JP4340606B2

JP4340606B2 - Self-bias circuit

Info

Publication number: JP4340606B2
Application number: JP2004249722A
Authority: JP
Inventors: 孝司森田
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2004-08-30
Filing date: 2004-08-30
Publication date: 2009-10-07
Anticipated expiration: 2024-08-30
Also published as: JP2006067416A

Description

本発明は、電子機器、通信機器などの電子回路において使用される自己バイアス回路、特に、スタートアップ機能とパワーダウン機能とを備えた自己バイアス回路に関する。 The present invention relates to a self-bias circuit used in an electronic circuit such as an electronic device or a communication device, and more particularly to a self-bias circuit having a startup function and a power-down function.

電子回路において回路動作の安定を図るためには、安定度が高く、起動時間が短い定電流回路が不可欠なものとなっている。
一般的な定電流回路の一つとして自己バイアス回路がある。図２は、従来の自己バイアス回路の概略構成を示している。図２の自己バイアス回路１０１は、パワーダウン回路１と、スタートアップ回路２と、定電流生成回路３と、高電位側電源端子４と、低電位側電源端子５と、パワーダウン信号入力端子６と、出力端子７とを備えている。 In order to stabilize the circuit operation in an electronic circuit, a constant current circuit with high stability and short start-up time is indispensable.
One common constant current circuit is a self-bias circuit. FIG. 2 shows a schematic configuration of a conventional self-bias circuit. The self-bias circuit 101 of FIG. 2 includes a power down circuit 1, a startup circuit 2, a constant current generation circuit 3, a high potential side power supply terminal 4, a low potential side power supply terminal 5, and a power down signal input terminal 6. And an output terminal 7.

パワーダウン回路１は、ＰＭＯＳトランジスタＭＰ１及びＭＰ２と、ＮＭＯＳトランジスタＭＮ１及びＭＮ２とを有し、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とによりインバータ１ａを構成している。スタートアップ回路２は、ＰＭＯＳトランジスタＭＰ３、ＭＰ４及びＭＰ５と、コンデンサＣ１とを有し、全てが直列に接続されている。定電流生成回路３は、ＰＭＯＳトランジスタＭＰ６、ＭＰ７及びＭＰ８と、ＮＭＯＳトランジスタＭＮ３、ＭＮ４及びＭＮ５と、抵抗Ｒ１とを有し、ＰＭＯＳトランジスタＭＰ６及びＭＰ７によりカレントミラー回路３ａを構成している。また、ＰＭＯＳトランジスタＭＰ８とＮＭＯＳトランジスタＭＮ３とにより、スタートアップ回路２の出力側、すなわち、ＰＭＯＳトランジスタＭＰ５のドレイン端子側であるノードＬ２と、ＮＭＯＳトランジスタＭＮ４のゲート端子側であるノードＬ３との間のスイッチであるトランスファーゲート３ｂを構成している。 The power-down circuit 1 includes PMOS transistors MP1 and MP2 and NMOS transistors MN1 and MN2. The PMOS transistor MP1 and the NMOS transistor MN1 constitute an inverter 1a. The start-up circuit 2 includes PMOS transistors MP3, MP4, and MP5 and a capacitor C1, all of which are connected in series. The constant current generation circuit 3 includes PMOS transistors MP6, MP7, and MP8, NMOS transistors MN3, MN4, and MN5, and a resistor R1, and the PMOS transistors MP6 and MP7 constitute a current mirror circuit 3a. The PMOS transistor MP8 and the NMOS transistor MN3 switch between the node L2 on the output side of the startup circuit 2, that is, the drain terminal side of the PMOS transistor MP5, and the node L3 on the gate terminal side of the NMOS transistor MN4. This constitutes a transfer gate 3b.

自己バイアス回路１０１は、低電位側電源端子５の電源電圧ＶＳＳを基準として高電位側電源端子４に電源電圧ＶＤＤが供給された状態において、パワーダウン信号入力端子６にＬレベルを与えると、定電流生成回路３で定電流を生成して出力端子７に出力する。具体的な動作を説明すると、パワーダウン信号入力端子６にＬレベルが与えられると、パワーダウン回路１のインバータ１ａの出力に相当するノードＬ１のレベルがＨレベルとなり、定電流生成回路３のＮＭＯＳトランジスタＭＮ３がＯＮする。同時に、定電流生成回路３のＰＭＯＳトランジスタＭＰ８もＯＮする。これにより、トランスファーゲート３ｂが導通してノードＬ２とノードＬ３が短絡される。ノードＬ２のレベルは、スタートアップ回路２のＰＭＯＳトランジスタＭＰ３、ＭＰ４及びＭＰ５がＯＮ状態であることからＨレベルとなっている。そのため、トランスファーゲート３ｂの導通によりノードＬ３の電位が上昇してＮＭＯＳトランジスタＭＮ４がＯＮとなる。さらに、ＮＭＯＳトランジスタＭＮ４がＯＮとなることにより、ＰＭＯＳトランジスタＭＰ６及びＭＰ７がＯＮとなり、カレントミラー回路３ａがトリガされる。そして、カレントミラー回路３ａの効果により、ＮＭＯＳトランジスタＭＮ５には抵抗Ｒ１と同じ電流が流れるように、ＰＭＯＳトランジスタＭＰ６及びＭＰ７と、ＮＭＯＳトランジスタＭＮ４とによりフィードバックがかかり、最終的にＰＭＯＳトランジスタＭＰ７にはＮＭＯＳトランジスタＭＮ５の閾値電圧Ｖｔｈと抵抗Ｒ１とで定まる定電流Ｉ（＝Ｖｔｈ／Ｒ１）が流れ、この定電流Ｉが出力端子７から出力される。 When the self-bias circuit 101 applies an L level to the power down signal input terminal 6 in a state where the power supply voltage VDD is supplied to the high potential side power supply terminal 4 with reference to the power supply voltage VSS of the low potential side power supply terminal 5, A constant current is generated by the current generation circuit 3 and output to the output terminal 7. Specifically, when the L level is applied to the power down signal input terminal 6, the level of the node L 1 corresponding to the output of the inverter 1 a of the power down circuit 1 becomes the H level, and the NMOS of the constant current generating circuit 3. The transistor MN3 is turned on. At the same time, the PMOS transistor MP8 of the constant current generating circuit 3 is also turned on. As a result, the transfer gate 3b becomes conductive and the nodes L2 and L3 are short-circuited. The level of the node L2 is H level because the PMOS transistors MP3, MP4 and MP5 of the startup circuit 2 are in the ON state. Therefore, the potential of the node L3 rises due to the conduction of the transfer gate 3b, and the NMOS transistor MN4 is turned on. Further, when the NMOS transistor MN4 is turned on, the PMOS transistors MP6 and MP7 are turned on, and the current mirror circuit 3a is triggered. Due to the effect of the current mirror circuit 3a, feedback is applied by the PMOS transistors MP6 and MP7 and the NMOS transistor MN4 so that the same current as that of the resistor R1 flows in the NMOS transistor MN5, and finally, the NMOS transistor MN5 has an NMOS. A constant current I (= Vth / R1) determined by the threshold voltage Vth of the transistor MN5 and the resistor R1 flows, and this constant current I is output from the output terminal 7.

次に、自己バイアス回路１０１は、低電位側電源端子５の電源電圧ＶＳＳを基準として高電位側電源端子４に電源電圧ＶＤＤが供給された状態において、パワーダウン信号入力端子６にＨレベルを与えるとパワーダウン状態となる。すなわち、定電流生成回路３では定電流を生成せず、出力端子７からは定電流を出力しない状態となる。具体的な動作を説明すると、パワーダウン信号入力端子６にＨレベルが与えられると、パワーダウン回路１のインバータ１ａの出力に相当するノードＬ１のレベルがＬレベルとなり、定電流生成回路３のＮＭＯＳトランジスタＭＮ３はＯＦＦとなる。同時に、定電流生成回路３のＰＭＯＳトランジスタＭＰ８もＯＦＦとなる。これにより、トランスファーゲート３ｂが非導通となってノードＬ２とノードＬ３が遮断される。また、ノードＬ１のレベルがＬレベルであることからＰＭＯＳトランジスタＭＰ２がＯＮとなり、ノードＬ４のレベルがＨレベルとなる。そのため、ＰＭＯＳトランジスタＭＰ６及びＭＰ７がＯＦＦとなり、カレントミラー回路３ａはトリガされない。また、ＮＭＯＳトランジスタＭＮ２がＯＮとなることからノードＬ３のレベルがＬレベルとなり、ＮＭＯＳトランジスタＭＮ４もＯＦＦとなる。さらに、ＮＭＯＳトランジスタＭＮ５のゲートには抵抗Ｒ１を介して低電位側の電源電圧ＶＳＳが印可されているため、ＮＭＯＳトランジスタＭＮ５もＯＦＦとなっている。従って、定電流生成回路３を構成する全てのトランジスタがＯＦＦとなるため、定電流が生成されないパワーダウン状態となる。 Next, the self-bias circuit 101 applies an H level to the power-down signal input terminal 6 in a state where the power supply voltage VDD is supplied to the high potential power supply terminal 4 with reference to the power supply voltage VSS of the low potential power supply terminal 5. And power down. That is, the constant current generation circuit 3 does not generate a constant current and does not output a constant current from the output terminal 7. Specifically, when an H level is applied to the power down signal input terminal 6, the level of the node L 1 corresponding to the output of the inverter 1 a of the power down circuit 1 becomes the L level, and the NMOS of the constant current generation circuit 3. The transistor MN3 is turned off. At the same time, the PMOS transistor MP8 of the constant current generating circuit 3 is also turned off. As a result, transfer gate 3b becomes non-conductive, and node L2 and node L3 are cut off. Further, since the level of the node L1 is L level, the PMOS transistor MP2 is turned ON, and the level of the node L4 is H level. Therefore, the PMOS transistors MP6 and MP7 are turned off and the current mirror circuit 3a is not triggered. Further, since the NMOS transistor MN2 is turned on, the level of the node L3 becomes L level, and the NMOS transistor MN4 is also turned off. Furthermore, since the low-potential-side power supply voltage VSS is applied to the gate of the NMOS transistor MN5 via the resistor R1, the NMOS transistor MN5 is also turned off. Therefore, since all the transistors constituting the constant current generating circuit 3 are turned off, a power-down state is generated in which no constant current is generated.

バイアス回路に関する発明が、例えば、特許文献１に記載されている。特許文献１に記載のバイアス回路は、電源電圧に基づき基準電圧を発生する基準電圧源回路と、電源投入時の基準電圧源回路の起動時間を短縮するための起動信号を出力するスタートアップ回路とを備えている。このバイアス回路は、電源電圧が変動するような場合、例えば、電源投入直後に電源ＯＦＦされ再度電源投入されるような場合であっても、スタートアップ回路から起動信号を出力して基準電源回路の起動時間を短縮できるようにしている。
特開２００３−１８８７１１号公報（第６−８頁、第１図） An invention relating to a bias circuit is described in, for example, Patent Document 1. The bias circuit described in Patent Document 1 includes a reference voltage source circuit that generates a reference voltage based on a power supply voltage, and a start-up circuit that outputs a start-up signal for shortening the start-up time of the reference voltage source circuit when the power is turned on. I have. This bias circuit outputs a start signal from the start-up circuit to start the reference power supply circuit even when the power supply voltage fluctuates, for example, when the power is turned off immediately after the power is turned on and then turned on again. The time can be shortened.
Japanese Patent Laid-Open No. 2003-188711 (page 6-8, FIG. 1)

図２に示す従来の自己バイアス回路１０１では、パワーダウン信号入力端子６にＬレベルを与えて定電流を生成する場合、トランスファーゲート３ｂが導通してノードＬ２とノードＬ３が短絡された直後にノードＬ２の急激な電位変動がノードＬ３に伝えられ、ノードＬ３の電位が所望の値になるまでに時間を要し、定電流が生成されるまでの起動時間に遅延を生じるという問題がある。これは、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３及びＰＭＯＳトランジスタＭＰ８の動作速度の違いによるものと考えられる。一般に、電子の移動度が正孔の移動度よりも大きいことから、ＰＭＯＳトランジスタよりもＮＭＯＳトランジスタの方が動作速度は速い。従って、ＮＭＯＳトランジスタＭＮ３の高速動作により、ノードＬ２の急激な電位変動がそのままノードＬ３に伝えられるのである。 In the conventional self-bias circuit 101 shown in FIG. 2, when an L level is applied to the power down signal input terminal 6 to generate a constant current, the node immediately after the transfer gate 3b becomes conductive and the nodes L2 and L3 are short-circuited. There is a problem that a rapid change in the potential of L2 is transmitted to the node L3, and it takes time until the potential of the node L3 reaches a desired value, causing a delay in the startup time until the constant current is generated. This is considered to be due to the difference in operating speed between the NMOS transistor MN3 and the PMOS transistor MP8 constituting the transfer gate 3b. In general, since the mobility of electrons is larger than the mobility of holes, the operating speed of the NMOS transistor is faster than that of the PMOS transistor. Accordingly, the rapid potential fluctuation of the node L2 is directly transmitted to the node L3 by the high speed operation of the NMOS transistor MN3.

特許文献１に記載のバイアス回路は、基準電源回路の起動時間を短縮するものであるが、電源電圧が変動するような場合、例えば、電源投入直後に電源ＯＦＦされ再度電源投入されるような場合を対象とするものであり、パワーダウン状態からの起動時間を短縮するものではない。 The bias circuit described in Patent Document 1 shortens the startup time of the reference power supply circuit. However, when the power supply voltage fluctuates, for example, when the power is turned off immediately after the power is turned on and the power is turned on again. It does not shorten the startup time from the power-down state.

定電流源として使用される自己バイアス回路であって、第１のＮＭＯＳトランジスタ及び第１のＰＭＯＳトランジスタで構成されるパワーダウン用のスイッチであるトランスファーゲートと、第２のＰＭＯＳトランジスタ及び第３のＰＭＯＳトランジスタで構成されるカレントミラー回路とを有する定電流生成回路と、定電流生成回路を起動するスタートアップ回路と、トランスファーゲートにパワーダウン信号を与えて定電流生成回路の動作状態を切り換えるパワーダウン回路と、トランスファーゲートが導通した状態において第１のＮＭＯＳトランジスタのゲートにＬレベルを与えて第１のＮＭＯＳトランジスタを遮断するトランスファーゲート制御回路と、トランスファーゲート制御回路の入力を切り換える切り換え回路と、を備え、トランスファーゲートは、第１のＮＭＯＳトランジスタのソースと第１のＰＭＯＳトランジスタのソースとが連結された第１端子と、第１のＮＭＯＳトランジスタのドレインと第１のＰＭＯＳトランジスタのドレインとが連結された第２端子とを有し、第１端子はスタートアップ回路の出力端子に接続され、第２端子は定電流生成回路の第３のＰＭＯＳトランジスタと直列に接続される第２のＮＭＯＳトランジスタのゲートに接続され、トランスファーゲート制御回路は、比較器と、第１抵抗と、第２抵抗とを有し、比較器の非反転入力端子は切り換え回路を介して第１端子と接続され、比較器の反転入力端子は基準電圧と接続され、比較器の出力は第１のＮＭＯＳトランジスタのゲートと接続され、比較器は、非反転入力端子に入力される第１端子の電位と、反転入力端子に入力される基準電圧とを比較し、第１端子の電位が基準電圧よりも低くなった場合にＬレベルを出力して第１のＮＭＯＳトランジスタを遮断することを特徴とする。 A self-bias circuit used as a constant current source, a transfer gate which is a power-down switch composed of a first NMOS transistor and a first PMOS transistor, a second PMOS transistor and a third PMOS A constant current generation circuit having a current mirror circuit composed of transistors, a startup circuit for starting the constant current generation circuit, and a power down circuit for switching the operation state of the constant current generation circuit by supplying a power down signal to the transfer gate; includes a transfer gate control circuit to shut off the first NMOS transistor giving L level to the gate of the first NMOS transistor in a state where the transfer gate is conductive, a switching circuit for switching the input of the transfer gate control circuit, a, The transfer gate has a first terminal in which the source of the first NMOS transistor and the source of the first PMOS transistor are connected, and a drain of the first NMOS transistor and a drain of the first PMOS transistor are connected. A first terminal connected to the output terminal of the startup circuit, and a second terminal connected to the gate of the second NMOS transistor connected in series with the third PMOS transistor of the constant current generation circuit. The transfer gate control circuit has a comparator, a first resistor, and a second resistor, and the non-inverting input terminal of the comparator is connected to the first terminal via the switching circuit, and the inverting input of the comparator The terminal is connected to the reference voltage, the output of the comparator is connected to the gate of the first NMOS transistor, and the comparator is input to the non-inverting input terminal The potential of the first terminal, compares the reference voltage inputted to the inverting input terminal, cut off the first NMOS transistor and outputs the L level when the potential of the first terminal is lower than the reference voltage It is characterized by that.

本発明によれば、トランスファーゲートが導通した状態において、動作速度が速い第１のＮＭＯＳトランジスタを遮断することで、トランスファーゲートの一端、すなわち第１のＮＭＯＳトランジスタのソースと第１のＰＭＯＳトランジスタのソースとが連結された第１端子の急激な電位変動が、トランスファーゲートの他端、すなわち第１のＮＭＯＳトランジスタのドレインと第１のＰＭＯＳトランジスタのドレインとが連結された第２端子に伝わりにくくなり、ノードＬ３が低電位側電源レベルＶＳＳに大きく引きずり込まれることが無くなる。これにより、トランスファーゲート両端の電位レベルが早く安定するため、パワーダウン状態からの定電流を生成するまでの起動時間を短縮することができる。 According to the present invention, when the transfer gate is in a conductive state, the first NMOS transistor having a high operating speed is cut off, so that one end of the transfer gate, that is, the source of the first NMOS transistor and the source of the first PMOS transistor. Is not easily transmitted to the other end of the transfer gate, that is, the second terminal to which the drain of the first NMOS transistor and the drain of the first PMOS transistor are connected , The node L3 is not greatly dragged to the low potential side power supply level VSS. As a result, the potential level at both ends of the transfer gate stabilizes quickly, so that the startup time until the constant current from the power-down state is generated can be shortened.

図１は、本発明の一実施形態に係る自己バイアス回路の概略構成を示している。図１の自己バイアス回路１００は、従来の自己バイアス回路１０１（図２）にトランスファーゲート制御回路８と、切り換え回路９とを付加したものとなっている。従って、図１では、自己バイアス回路１０１と同一の構造については、図２と同一符号を付してその説明を省略する。 FIG. 1 shows a schematic configuration of a self-bias circuit according to an embodiment of the present invention. The self-bias circuit 100 in FIG. 1 is obtained by adding a transfer gate control circuit 8 and a switching circuit 9 to the conventional self-bias circuit 101 (FIG. 2). Therefore, in FIG. 1, the same structure as that of the self-bias circuit 101 is denoted by the same reference numeral as in FIG.

トランスファーゲート制御回路８は、比較器８ａと、抵抗Ｒ２及びＲ３とを有している。比較器８ａの反転入力端子（−）には、低電位側電源端子５の電源電圧ＶＳＳを基準として高電位側電源端子４に供給される電源電圧ＶＤＤを抵抗Ｒ２及びＲ３で分圧して生成される基準電圧Ｖｒｅｆが入力される。なお、基準電圧Ｖｒｅｆは、Ｖｒｅｆ＝ＶＤＤ×Ｒ３／（Ｒ２＋Ｒ３）で与えられる。比較器８ａの非反転入力端子（＋）には、切り換え回路９を介してノードＬ２の電位が入力される。比較器８ａの出力は、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３のゲートに接続される。切り換え回路９は、ＰＭＯＳトランジスタＭＰ９と、ＮＭＯＳトランジスタＭＮ６とを有している。ＰＭＯＳトランジスタＭＰ９のゲート、及びＮＭＯＳトランジスタＭＮ６のゲートは共通で、パワーダウン信号入力端子６に接続される。ＰＭＯＳトランジスタＭＰ９のドレイン、及びＮＭＯＳトランジスタＭＮ６のドレインは共通で、比較器８ａの非反転入力端子（＋）に接続される。また、ＰＭＯＳトランジスタＭＰ９のソースはノードＬ２に接続され、ＮＭＯＳトランジスタＭＮ６のソースは低電位側電源端子５に接続される。 The transfer gate control circuit 8 includes a comparator 8a and resistors R2 and R3. The inverting input terminal (−) of the comparator 8a is generated by dividing the power supply voltage VDD supplied to the high potential side power supply terminal 4 by the resistors R2 and R3 with reference to the power supply voltage VSS of the low potential side power supply terminal 5. The reference voltage Vref is input. The reference voltage Vref is given by Vref = VDD × R3 / (R2 + R3). The potential of the node L2 is input to the non-inverting input terminal (+) of the comparator 8a through the switching circuit 9. The output of the comparator 8a is connected to the gate of the NMOS transistor MN3 constituting the transfer gate 3b. The switching circuit 9 includes a PMOS transistor MP9 and an NMOS transistor MN6. The gate of the PMOS transistor MP9 and the gate of the NMOS transistor MN6 are common and are connected to the power-down signal input terminal 6. The drain of the PMOS transistor MP9 and the drain of the NMOS transistor MN6 are common and are connected to the non-inverting input terminal (+) of the comparator 8a. The source of the PMOS transistor MP9 is connected to the node L2, and the source of the NMOS transistor MN6 is connected to the low potential side power supply terminal 5.

トランスファーゲート制御回路８の機能は、ノードＬ２の電位変動をモニタして、ノードＬ２の電位が所定のレベル、すなわち、基準電圧Ｖｒｅｆ以下になった場合にＮＭＯＳトランジスタＭＮ３のゲートにＬレベルを与えてＮＭＯＳトランジスタＭＮ３をＯＦＦ状態にするものである。上述したように、パワーダウン信号入力端子６にＬレベルを与えて定電流を生成する場合、トランスファーゲート３ｂが導通してノードＬ２とノードＬ３が短絡されると、ノードＬ２の急激な電位変動がノードＬ３に伝えられる。ノードＬ２の急激な電位変動は、ノードＬ３のレベルを一時的に低電位側電源レベルＶＳＳにまで引きずり込み、ノードＬ３の電位が所望の値になるまでに遅延を生じる。このノードＬ３の電位レベルの大幅な低下を緩和するためには、ノードＬ２の電位変動が緩やかにノードＬ３伝わることが望ましく、そのためには、トランスファーゲート３ｂの動作速度を遅らせることが有効となる。既に述べたが、電子の移動度は正孔の移動度よりも大きいことから、一般にＰＭＯＳトランジスタよりもＮＭＯＳトランジスタの方が動作速度は速い。そこで、動作速度の速いＮＭＯＳトランジスタＮＭ３をノードＬ２の電位低下に応じてＯＦＦすれば、トランスファーゲート３ｂ全体の動作速度が遅くなり、ノードＬ２の電位変動が緩やかにノードＬ３伝わるようになる。これにより、ノードＬ３のレベルが低電位側電源レベルＶＳＳに大きく引きずられることがなくなり、ノードＬ３の電位が早く収束するようになる。 The function of the transfer gate control circuit 8 is to monitor the potential fluctuation of the node L2, and apply the L level to the gate of the NMOS transistor MN3 when the potential of the node L2 becomes a predetermined level, that is, the reference voltage Vref or less. The NMOS transistor MN3 is turned off. As described above, when a constant current is generated by applying an L level to the power down signal input terminal 6, when the transfer gate 3b is turned on and the node L2 and the node L3 are short-circuited, a sudden potential fluctuation of the node L2 occurs. It is transmitted to the node L3. The sudden potential fluctuation of the node L2 temporarily drags the level of the node L3 to the low potential side power supply level VSS, causing a delay until the potential of the node L3 becomes a desired value. In order to alleviate the significant decrease in the potential level of the node L3, it is desirable that the potential fluctuation of the node L2 is gently transmitted to the node L3. For this purpose, it is effective to delay the operation speed of the transfer gate 3b. As described above, since the mobility of electrons is larger than the mobility of holes, the operation speed of the NMOS transistor is generally higher than that of the PMOS transistor. Therefore, when the NMOS transistor NM3 having a high operating speed is turned off in response to the potential drop of the node L2, the operating speed of the entire transfer gate 3b is slowed down, and the potential fluctuation of the node L2 is gradually transmitted to the node L3. As a result, the level of the node L3 is not greatly dragged to the low potential side power supply level VSS, and the potential of the node L3 converges quickly.

切り換え回路９の機能は、比較器８ａの非反転入力端子（＋）への入力信号を切り換えるものである。切り換え回路９を備えることにより、パワーダウン状態において確実にＮＭＯＳトランジスタＭＮ３をＯＦＦ状態にすることができる。具体的に説明すると、自己バイアス回路１００においては、パワーダウン時にはパワーダウン信号入力端子６にＨレベルが与えられる。この時、ＰＭＯＳトランジスタＭＰ９はＯＦＦ、ＮＭＯＳトランジスタＭＮ６はＯＮとなり、比較器８ａの非反転入力端子（＋）には低電位側電源レベルＶＳＳが入力される。これにより、比較器８ａの出力がＬレベルとなるため、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３が確実にＯＦＦ状態となる。一方、パワーダウン信号入力端子６にＬレベルが与えられると、ＰＭＯＳトランジスタＭＰ９はＯＮ、ＮＭＯＳトランジスタＭＮ６はＯＦＦ状態となり、比較器８ａの非反転入力端子（＋）にはノードＬ２の電位が入力される。次に、従来の自己バイアス回路１０１と、本実施形態に係る自己バイアス回路１００のそれぞれの場合におけるノードＬ２及びノードＬ３の電位変動について、タイムチャートを基に比較説明する。なお、タイムチャートには、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３及びＰＭＯＳトランジスタＭＰ８の動作状態も合わせて示している。 The function of the switching circuit 9 is to switch the input signal to the non-inverting input terminal (+) of the comparator 8a. By providing the switching circuit 9, the NMOS transistor MN3 can be reliably turned off in the power-down state. More specifically, in the self-bias circuit 100, the H level is applied to the power down signal input terminal 6 during power down. At this time, the PMOS transistor MP9 is turned off and the NMOS transistor MN6 is turned on, and the low potential side power supply level VSS is inputted to the non-inverting input terminal (+) of the comparator 8a. As a result, the output of the comparator 8a becomes L level, so that the NMOS transistor MN3 constituting the transfer gate 3b is surely turned off. On the other hand, when the L level is applied to the power down signal input terminal 6, the PMOS transistor MP9 is turned on and the NMOS transistor MN6 is turned off, and the potential of the node L2 is inputted to the non-inverting input terminal (+) of the comparator 8a. The Next, potential fluctuations of the node L2 and the node L3 in each case of the conventional self-bias circuit 101 and the self-bias circuit 100 according to the present embodiment will be compared and described based on time charts. The time chart also shows the operating states of the NMOS transistor MN3 and the PMOS transistor MP8 constituting the transfer gate 3b.

まず、従来の自己バイアス回路１０１におけるノードＬ２及びノードＬ３の電位変動について説明する。図４は、従来の自己バイアス回路１０１のタイムチャートである。時刻ｔ０において、パワーダウン信号入力端子６にはＨレベルが与えられているとする。この時、ノードＬ２の電位レベルは高電位側電源レベルＶＤＤとほぼ等しい電位Ｖ１、例えば、３Ｖになっており、ノードＬ３の電位レベルは低電位側電源レベルＶＳＳとほぼ等しい電位Ｖ４、例えば、０Ｖになっている。また、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３及びＰＭＯＳトランジスタＭＰ８は共にＯＦＦ状態となっている。次に、時刻ｔ１において、パワーダウン信号入力端子６にＬレベルが与えられたとする。この時、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３及びＰＭＯＳトランジスタＭＰ８は共にＯＮ状態となり、トランスファーゲート３ｂが導通してノードＬ２とノードＬ３が短絡される。ノードＬ２とノードＬ３が短絡されると、ノードＬ２の電位レベルが時刻ｔ１からｔ２にかけて一時的に低下していく。これにより、ＰＭＯＳトランジスタＭＰ８のゲート−ソース（ノードＬ２）間電圧Ｖｇｓが小さくなり、ＰＭＯＳトランジスタＭＰ８はＯＦＦ状態に近づく。そして、ＰＭＯＳトランジスタＭＰ８の閾値Ｖｔｈよりゲート−ソース（ノードＬ２）間電圧Ｖｇｓが小さくなる時刻ｔ２でＯＦＦ状態となる。一方、ＮＭＯＳトランジスタＭＮ３については、ノードＬ２の電位が低下することはＮＭＯＳトランジスタＭＮ３のゲート−ソース（ノードＬ２）間電圧Ｖｇｓ’が大きくなることなので、動作速度の速いＮＭＯＳトランジスタＭＮ３はそのままＯＮ状態が維持される。また、ノードＬ３の電位は、ノードＬ２とノードＬ３との短絡により一時的に高電位側電源レベルＶＤＤにほぼ等しい電位Ｖ５、例えば、３Ｖにまで上昇するが、動作速度の速いＮＭＯＳトランジスタＭＮ３がＯＮしていることから、ノードＬ２急激な電位変動がそのままノードＬ３に伝えられ、ノードＬ３のレベルは時刻ｔ２において低電位側電源レベルＶＳＳに近い電位Ｖ２、例えば、０．５Ｖにまで引きずり込まれる。このノードＬ２及びノードＬ３の電位が底を打つ時間、すなわち、時刻ｔ１から時刻ｔ２まで時間は、例えば、１５ｎｓである。その後、スタートアップ回路２の効果により、時刻ｔ２からノードＬ２及びノードＬ３のレベルが上昇し始め、所定の時刻でＰＭＯＳトランジスタＭＰ８が再度ＯＮし、続いて時刻ｔ３でノードＬ２及びノードＬ３のレベルが一定の電位Ｖ３、例えば、１．５Ｖに収束する。この時、自己バイアス回路１０１からなる定電流回路が安定動作となる。 First, potential fluctuations at the nodes L2 and L3 in the conventional self-bias circuit 101 will be described. FIG. 4 is a time chart of the conventional self-bias circuit 101. Assume that the H level is applied to the power down signal input terminal 6 at time t0. At this time, the potential level of the node L2 is a potential V1, which is substantially equal to the high potential side power supply level VDD, for example, 3V, and the potential level of the node L3 is a potential V4, for example, 0V, which is substantially equal to the low potential side power supply level VSS. It has become. Further, both the NMOS transistor MN3 and the PMOS transistor MP8 constituting the transfer gate 3b are in an OFF state. Next, assume that the L level is applied to the power down signal input terminal 6 at time t1. At this time, both the NMOS transistor MN3 and the PMOS transistor MP8 constituting the transfer gate 3b are turned on, the transfer gate 3b becomes conductive, and the nodes L2 and L3 are short-circuited. When the node L2 and the node L3 are short-circuited, the potential level of the node L2 temporarily decreases from time t1 to time t2. As a result, the gate-source (node L2) voltage Vgs of the PMOS transistor MP8 decreases, and the PMOS transistor MP8 approaches the OFF state. Then, the transistor is turned off at time t2 when the gate-source (node L2) voltage Vgs becomes lower than the threshold value Vth of the PMOS transistor MP8. On the other hand, for the NMOS transistor MN3, the decrease in the potential of the node L2 means that the gate-source (node L2) voltage Vgs ′ of the NMOS transistor MN3 increases. Maintained. Further, the potential of the node L3 temporarily rises to a potential V5 substantially equal to the high-potential side power supply level VDD, for example, 3V due to a short circuit between the node L2 and the node L3, but the NMOS transistor MN3 having a high operating speed is turned on. Therefore, the rapid potential fluctuation of the node L2 is transmitted to the node L3 as it is, and the level of the node L3 is dragged to the potential V2 close to the low potential side power supply level VSS at the time t2, for example, 0.5V. The time for the potentials of the nodes L2 and L3 to bottom out, that is, the time from the time t1 to the time t2, is, for example, 15 ns. After that, due to the effect of the startup circuit 2, the levels of the node L2 and the node L3 begin to rise from the time t2, the PMOS transistor MP8 is turned on again at a predetermined time, and then the levels of the nodes L2 and L3 are constant at the time t3. Converges to a potential V3 of, for example, 1.5V. At this time, the constant current circuit composed of the self-bias circuit 101 operates stably.

このように、従来の自己バイアス回路１０１では、ノードＬ３が低電位側電源レベルＶＳＳに近い電位Ｖ２にまで大きく引きずり込まれることから、時刻ｔ１でパワーダウン信号入力端子７にＬレベルが与えられてから、時刻ｔ３でノードＬ２及びノードＬ３のレベルが一定の電位Ｖ３に収束するまでに時間を要してしまう。自己バイアス回路１０１における起動時間、すなわち、時刻ｔ１から時刻ｔ３までに要する時間は、例えば、２３０ｎｓである。 As described above, in the conventional self-bias circuit 101, the node L3 is greatly dragged to the potential V2 close to the low potential side power supply level VSS, so that the L level is given to the power down signal input terminal 7 at time t1. Therefore, it takes time until the levels of the nodes L2 and L3 converge to the constant potential V3 at time t3. The startup time in the self-bias circuit 101, that is, the time required from time t1 to time t3 is, for example, 230 ns.

次に、本実施形態の自己バイアス回路１００におけるノードＬ２及びＬ３の電位変動について説明する。図３は、本実施形態に係る自己バイアス回路１００のタイムチャートである。時刻ｔ０において、パワーダウン信号入力端子６にはＨレベルが与えられているとする。この時、ノードＬ２の電位レベルは高電位側電源レベルＶＤＤとほぼ等しい電位Ｖ１、例えば、３Ｖになっており、ノードＬ３の電位レベルは低電位側電源レベルＶＳＳとほぼ等しい電位Ｖ４、例えば、０Ｖになっている。また、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３は、切り換え回路９の機能により、比較器８ａの非反転入力端子（＋）に低電位側電源レベルＶＳＳが入力されているため、ＯＦＦ状態となっている。また、ＰＭＯＳトランジスタＭＰ８もＯＦＦ状態となっている。次に、時刻ｔ１において、パワーダウン信号入力端子６にＬレベルが与えられたとする。この時、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３は、切り換え回路９の機能により、比較器８ａの非反転入力端子（＋）にノードＬ２の電位が入力されるため、ＯＮ状態となる。同時にＰＭＯＳトランジスタＭＰ８もＯＮ状態となり、トランスファーゲート３ｂが導通してノードＬ２とノードＬ３が短絡される。ノードＬ２とノードＬ３が短絡されると、ノードＬ２の電位レベルが時刻ｔ１からｔ５にかけて一時的に低下していく。これにより、ＰＭＯＳトランジスタＭＰ８のゲート−ソース（ノードＬ２）間電圧Ｖｇｓが小さくなり、ＰＭＯＳトランジスタＭＰ８はＯＦＦ状態に近づく。一方、ＮＭＯＳトランジスタＭＮ３については、トランスファーゲート制御回路８の比較器８ａの機能により、ノードＬ２の電位が時刻ｔ４において設定された基準電圧Ｖｒｅｆ、例えば、２Ｖ以下になった場合に、ＮＭＯＳトランジスタＭＮ３のゲートにＬレベルが与えられＯＦＦ状態となる。これにより、時刻ｔ１からｔ５にかけてノードＬ２の急激な電位変動がノードＬ３に伝わりにくくなる。時刻ｔ５におけるノードＬ３の電位Ｖ６は、例えば、１Ｖであり、従来の自己バイアス回路１０１における電位Ｖ２、例えば、０．５Ｖよりも大きく、ノードＬ３のレベルが低電位側電源レベルＶＳＳに大きく引きずり込まれることは無い。また、ノードＬ２及びノードＬ３の電位が底を打つ時間、すなわち、時刻ｔ１から時刻ｔ５まで時間は、例えば、１３ｎｓであり、従来の自己バイアス回路１０１においてノードＬ２及びノードＬ３の電位が底を打つ時間、すなわち、時刻ｔ１から時刻ｔ２までの時間１５ｎｓに比して早くなっている。その後、スタートアップ回路２の効果により、時刻ｔ５からノードＬ２及びノードＬ３のレベルが上昇し始め、所定の時刻でＰＭＯＳトランジスタＭＰ８が再度ＯＮし、続いて従来の自己バイアス回路１０１における時刻ｔ３よりも早いタイミングでの時刻ｔ６にて、ノードＬ２及びノードＬ３のレベルが一定の電位Ｖ３、例えば、１．５Ｖに収束する。この時、自己バイアス回路１００からなる定電流回路が安定動作となる。 Next, potential fluctuations at the nodes L2 and L3 in the self-bias circuit 100 of this embodiment will be described. FIG. 3 is a time chart of the self-bias circuit 100 according to the present embodiment. Assume that the H level is applied to the power down signal input terminal 6 at time t0. At this time, the potential level of the node L2 is a potential V1, which is substantially equal to the high potential side power supply level VDD, for example, 3V, and the potential level of the node L3 is a potential V4, for example, 0V, which is substantially equal to the low potential side power supply level VSS. It has become. The NMOS transistor MN3 constituting the transfer gate 3b is turned off because the function of the switching circuit 9 causes the low potential side power supply level VSS to be input to the non-inverting input terminal (+) of the comparator 8a. Yes. The PMOS transistor MP8 is also in the OFF state. Next, assume that the L level is applied to the power down signal input terminal 6 at time t1. At this time, the NMOS transistor MN3 constituting the transfer gate 3b is turned on because the potential of the node L2 is input to the non-inverting input terminal (+) of the comparator 8a by the function of the switching circuit 9. At the same time, the PMOS transistor MP8 is also turned on, the transfer gate 3b becomes conductive, and the nodes L2 and L3 are short-circuited. When the node L2 and the node L3 are short-circuited, the potential level of the node L2 temporarily decreases from time t1 to time t5. As a result, the gate-source (node L2) voltage Vgs of the PMOS transistor MP8 decreases, and the PMOS transistor MP8 approaches the OFF state. On the other hand, for the NMOS transistor MN3, when the potential of the node L2 becomes equal to or lower than the reference voltage Vref set at time t4, for example, 2V or less, by the function of the comparator 8a of the transfer gate control circuit 8, the NMOS transistor MN3 L level is given to the gate and the gate is turned off. This makes it difficult for the potential fluctuation of the node L2 to be transmitted to the node L3 from time t1 to time t5. The potential V6 of the node L3 at time t5 is, for example, 1V, which is higher than the potential V2, for example, 0.5V, in the conventional self-bias circuit 101, and the level of the node L3 is greatly pulled to the low potential side power supply level VSS. There is nothing to be done. The time at which the potentials of the nodes L2 and L3 bottom out, that is, the time from the time t1 to the time t5 is, for example, 13 ns, and the potentials at the nodes L2 and L3 bottom out in the conventional self-bias circuit 101. It is earlier than the time, that is, the time 15 ns from time t1 to time t2. After that, due to the effect of the startup circuit 2, the levels of the node L2 and the node L3 begin to rise from time t5, the PMOS transistor MP8 is turned on again at a predetermined time, and then earlier than the time t3 in the conventional self-bias circuit 101. At time t6 at the timing, the levels of the nodes L2 and L3 converge to a constant potential V3, for example, 1.5V. At this time, the constant current circuit composed of the self-bias circuit 100 operates stably.

このように、本実施形態の自己バイアス回路１００では、ノードＬ３が低電位側電源レベルＶＳＳに大きく引きずり込まれることが無くなるため、時刻ｔ１でパワーダウン信号入力端子６にＬレベルが与えられてから、時刻ｔ６でノードＬ２及びノードＬ３のレベルが一定の電位Ｖ３に収束するまでの時間が早くなる。自己バイアス回路１００における起動時間、すなわち、時刻ｔ１から時刻ｔ６まで要する時間は、例えば、１８０ｎｓであり、従来の自己バイアス回路１０１における起動時間２３０ｎｓに比して、約２０％の高速化が実現できる。 As described above, in the self-bias circuit 100 of the present embodiment, the node L3 is not greatly dragged to the low-potential-side power supply level VSS, so that the L level is given to the power-down signal input terminal 6 at time t1. The time until the levels of the nodes L2 and L3 converge to the constant potential V3 at time t6 is shortened. The start-up time in the self-bias circuit 100, that is, the time required from the time t1 to the time t6 is, for example, 180 ns, and about 20% faster than the start-up time 230 ns in the conventional self-bias circuit 101 can be realized. .

〔作用効果〕
本実施形態に係る自己バイアス回路は、ノードＬ２の電位レベルに応じて、トランスファーゲート３ｂを構成するＮＭＯＳトランジスタＭＮ３の動作を制御することができるトランスファーゲート制御回路８を備えている。トランスファーゲート３ｂが導通してノードＬ２とノードＬ３が短絡され、ノードＬ２の電位が所定のレベル（基準電圧Ｖｒｅｆ）より低下した場合に、トランスファーゲート制御回路８がＮＭＯＳトランジスタＭＮ３をＯＦＦすることで、ノードＬ２の急激な電位変動がノードＬ３に伝わりにくくなり、ノードＬ３が低電位側電源レベルＶＳＳに大きく引きずり込まれることが無くなる。これにより、ノードＬ２及びノードＬ３のレベルが早く安定するようになり、パワーダウン状態から定電流を生成するまでの起動時間を短縮することができる。 [Function and effect]
The self-bias circuit according to the present embodiment includes a transfer gate control circuit 8 that can control the operation of the NMOS transistor MN3 constituting the transfer gate 3b according to the potential level of the node L2. When the transfer gate 3b becomes conductive, the node L2 and the node L3 are short-circuited, and the potential of the node L2 falls below a predetermined level (reference voltage Vref), the transfer gate control circuit 8 turns off the NMOS transistor MN3, Abrupt potential fluctuation of the node L2 is not easily transmitted to the node L3, and the node L3 is not greatly dragged to the low potential side power supply level VSS. As a result, the levels of the node L2 and the node L3 are stabilized quickly, and the startup time from the power-down state to the generation of the constant current can be shortened.

一実施形態に係る自己バイアス回路の概略構成図。1 is a schematic configuration diagram of a self-bias circuit according to an embodiment. FIG. 従来の自己バイアス回路の概略構成図。1 is a schematic configuration diagram of a conventional self-bias circuit. 一実施形態に係る自己バイアス回路のタイムチャート。The time chart of the self-bias circuit which concerns on one Embodiment. 従来の自己バイアス回路のタイムチャート。The time chart of the conventional self-bias circuit.

Explanation of symbols

１・・・パワーダウン回路
１ａ・・・インバータ
２・・・スタートアップ回路
３・・・定電流生成回路
３ａ・・・カレントミラー回路
３ｂ・・・トランスファーゲート
４・・・高電位側電源端子
５・・・低電位側電源端子
６・・・パワーダウン信号入力端子
７・・・出力端子
８・・・トランスファーゲート制御回路
８ａ・・・比較器
９・・・切り換え回路
ＭＰ１〜９・・・ＰＭＯＳトランジスタ
ＭＮ１〜６・・・ＮＭＯＳトランジスタ
Ｃ１・・・コンデンサ
Ｒ１〜３・・・抵抗
１００、１０１・・・自己バイアス回路
DESCRIPTION OF SYMBOLS 1 ... Power down circuit 1a ... Inverter 2 ... Startup circuit 3 ... Constant current generation circuit 3a ... Current mirror circuit 3b ... Transfer gate 4 ... High potential side power supply terminal 5. ..Low potential side power supply terminal 6 ... Power down signal input terminal 7 ... Output terminal 8 ... Transfer gate control circuit 8a ... Comparator 9 ... Switching circuit MP1-9 ... PMOS transistor MN1-6 ... NMOS transistor C1 ... capacitor R1-3 ... resistor 100, 101 ... self-bias circuit

Claims

A self-bias circuit used as a constant current source,
Constant current generation having a transfer gate which is a power-down switch composed of a first NMOS transistor and a first PMOS transistor, and a current mirror circuit composed of a second PMOS transistor and a third PMOS transistor Circuit,
A startup circuit for starting the constant current generation circuit;
A power down circuit that provides a power down signal to the transfer gate to switch an operation state of the constant current generation circuit;
A transfer gate control circuit that applies an L level to the gate of the first NMOS transistor to shut off the first NMOS transistor in a state where the transfer gate is conductive;
A switching circuit for switching the input of the transfer gate control circuit;
Equipped with a,
The transfer gate includes a first terminal connected to a source of the first NMOS transistor and a source of the first PMOS transistor, a drain of the first NMOS transistor, and a drain of the first PMOS transistor. A first terminal connected to the output terminal of the startup circuit, and the second terminal connected in series to the third PMOS transistor of the constant current generation circuit. Connected to the gate of the second NMOS transistor;
The transfer gate control circuit includes a comparator, a first resistor, and a second resistor, and a non-inverting input terminal of the comparator is connected to the first terminal via the switching circuit, and the comparator An inverting input terminal of the first NMOS transistor is connected to a reference voltage, and an output of the comparator is connected to a gate of the first NMOS transistor.
The comparator compares the potential of the first terminal input to the non-inverting input terminal with a reference voltage input to the inverting input terminal, and the potential of the first terminal is lower than the reference voltage. A self-bias circuit which outputs an L level and shuts off the first NMOS transistor when it becomes .

The self-bias circuit according to claim 1, wherein the reference voltage is generated by dividing a power supply voltage supplied from the power supply terminal by the first resistor and the second resistor.

The switching circuit includes a fourth PMOS transistor and a third NMOS transistor. When the power-down signal is at an H level, a low-potential-side power supply voltage is input to the non-inverting input terminal of the comparator, 3. The self-bias circuit according to claim 2, wherein the potential of the first terminal is inputted to the non-inverting input terminal of the comparator when the power-down signal is at L level.