JP4330715B2

JP4330715B2 - Display panel drive method, display panel drive circuit, and liquid crystal display device

Info

Publication number: JP4330715B2
Application number: JP21733399A
Authority: JP
Inventors: 克良平木; 高英伊藤; 俊明鈴木; 誠二林本; 大樹宮原; 敏光峯村; 晃一形川; 哲関戸
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-12-15
Filing date: 1999-07-30
Publication date: 2009-09-16
Anticipated expiration: 2019-07-30
Also published as: JP2000235375A

Description

【０００１】
【発明の属する技術分野】
本発明は、表示パネルの個々の画素電極に印加するデータ信号の極性を一定の時間毎に反転させる、すなわち交流駆動を行う表示パネルの駆動方法、表示パネルの駆動回路及び液晶表示装置に関し、特にアクティブマトリクス型液晶表示パネルの駆動方法、液晶表示パネルの駆動回路及び液晶表示装置に関する。
【０００２】
【従来の技術】
アクティブマトリクス型液晶表示パネルは、２枚のガラス基板の間に液晶を封入した構造を有している。一方のガラス基板の上には水平方向及び垂直方向に配列した複数の画素電極と、各画素電極に印加する電圧をオンーオフするための複数のスイッチング素子とが形成されている。スイッチング素子としては、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）が使用されることが多い。
【０００３】
また、他方のガラス基板の上には、カラーフィルタ及び対向電極が形成されている。これら２枚のガラス基板は、画素電極が形成された面と対向電極が形成された面とを対向させて配置される。カラーフィルタには、赤（Ｒ）・緑（Ｇ）・青（Ｂ）の３色があり、各画素電極に対応してＲ・Ｇ・Ｂのカラーフィルタが一定の順番で配置される。以下、ＴＦＴを有する基板をＴＦＴ基板、対向電極を有する基板を対向基板という。
【０００４】
また、液晶を封入したＴＦＴ基板及び対向基板を挟むようにして、１対の偏光板が配置されている。この一対の偏光板は、一般的に、偏光軸を直交させて配置される。
アクティブマトリクス型液晶表示パネルは交流電圧で駆動する。例えば、対向電極に印加する電圧を基準電圧（０Ｖ）として、画素電極には一定時間毎に正極性（＋）及び負極性（−）に変化する電圧を供給する。液晶に印加される電圧は正の電圧波形と負の電圧波形とが対称形であることが好ましい。しかし、画素電極に正の電圧波形と負の電圧波形とが対称の交流電圧を印加しても、実際に液晶に印加される正の電圧波形と負の電圧波形とは対称形とはならない。このため、正の電圧を印加したときの光透過率と負の電圧を印加したときの光透過率が異なる。従って、画素電極に印加する交流電圧の周期で輝度が変動してちらつきが発生する。この現象はフリッカといわれている。
【０００５】
従来、フリッカを抑制する方法として、対向電極の電圧を変化させる方法、横方向又は縦方向に隣り合う画素電極に印加する電圧の極性が異なるようにする方法、及び極性反転の周波数を高くする方法が知られている。これらの技術は、例えば、特開昭６２−１１３１２９号公報、特開平２−３４８１８号公報、特開平６−１４９１７４号公報、特開平７−１７５４４８号公報、特開平９−２０４１５９号公報に開示されている。
【０００６】
隣り合う画素電極に極性が異なる電圧を印加する場合、▲１▼垂直方向に並ぶ各画素電極に同一極性の電圧を印加し、水平方向に隣接する画素電極に逆極性の電圧を印加する方法、▲２▼水平方向に並ぶ各画素電極に同一極性の電圧を印加し、垂直方向に隣接する画素電極に逆極性の電圧を印加する方法、▲３▼垂直方向及び水平方向に隣接する画素電極に相互に異なる極性の電圧を印加する方法などがある。液晶表示パネルの各画素電極に印加する電圧の極性を示すパターンを極性パターンという。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した▲１▼の極性パターンでは縦縞の模様（表示パターン）を表示したときに、▲２▼の極性パターンでは横縞の模様を表示したときに、▲３▼の極性パターンではモザイク状の模様（チェッカーパターン）を表示したときにフリッカが目立ってしまう。これらの模様（表示パターン）はコンピュータの表示では比較的よく使われる。
【０００８】
また、対向電極の電圧を変化させる方法では、制御が複雑になり、回路規模が増大する。更に、反転周波数を高くする方法では、回路構成が複雑になる。
本発明の目的は、比較的簡単な回路構成でフリッカの発生を低減又は防止できる表示パネルの駆動方法、駆動回路及び液晶表示装置を提供することである。
【０００９】
【課題を解決するための手段】
上記した課題は、請求項１に記載し、図１〜図３，図６に例示するように、画像信号ＲＧＢ、水平同期信号Ｈ-Sync 及び垂直同期信号Ｖ-Sync 、又はイネーブル信号を入力して、液晶表示パネル３０の各データバスライン１３に前記画像信号ＲＧＢから生成した正極性及び負極性に変化するデータ信号Ｏ₁〜Ｏ_nを供給する表示パネルの駆動方法において、極性パターンを極性パターン記憶部（ＲＯＭ３２ｂ）に記憶しておき、該極性パターン記憶部（ＲＯＭ３２ｂ）から読み出した極性パターンに従って前記各データバスライン１３に供給するデータ信号Ｏ₁〜Ｏ_nの極性を決定することを特徴とする表示パネルの駆動方法により解決する。
【００１０】
上記のように、極性パターンを極性パターン記憶部（ＲＯＭ３２ｂ）に記憶しておくことにより、ハードウェアの変更を行うことなく、表示パネル３０に表示する表示パターンに応じて極性パターンを容易に変更することができる。また、回路構成も比較的簡単である。なお、イネーブル信号は、画像信号が有効（表示）ときに“Ｈ”となる信号で、水平同期信号、垂直同期信号の代わりとなる信号である。
【００１１】
この場合、請求項２に記載するように、前記極性パターン記憶部に複数の極性パターンを記憶しておき、画像信号ＲＧＢに応じていずれか１つの極性パターンのみを前記極性パターン記憶部から出力させて、前記各データバスライン１３に供給するデータ信号Ｏ₁〜Ｏ_nの極性を決定することが好ましい。
また、請求項３に記載し、図１４に例示するように、複数の極性パターンを記憶した極性パターン記憶部（ＲＯＭ６２）からいずれか１つの極性パターンを出力させて、前記極性パターン記憶部（ＲＯＭ６２）から出力された極性パターンと画像信号ＲＧＢとの類似を判定し、類似と判定したときは前記極性パターン記憶部（ＲＯＭ６２）から出力する極性パターンを切替えるようにしてもよい。
【００１２】
これにより、フリッカの発生するおそれがある画像（表示パターン）を表示するときに、極性パターン記憶部（ＲＯＭ６２）から出力される極性パターンが自動的に切換わり、フリッカの発生を防止することができる。
請求項４に記載するように、極性パターンと画像信号ＲＧＢとの類似か否かの判定は、例えば単位時間内又は一定のデータ数毎に画像信号ＲＧＢの値と極性パターンの値との一致した数を計数し、その計数値と一定の値とを比較することにより実現することができる。
【００１３】
また、上記した課題は、請求項５に記載し、図１〜図３，図６，図７に例示するように、画像信号ＲＧＢ、水平同期信号Ｈ-Sync 及び垂直同期信号Ｖ-Sync 、又はイネーブル信号を入力して、表示パネル４０の各データバスライン１３に前記画像信号ＲＧＢから生成した正極性及び負極性に変化するデータ信号Ｏ₁〜Ｏ_nを供給する表示パネルの駆動回路において、極性パターンを記憶した極性パターン記憶部（ＲＯＭ３２ｂ）と、前記極性パターン記憶部（ＲＯＭ３２ｂ）から出力される前記極性パターンを記憶し、極性信号として出力する一時記憶部（シフトレジスタ４１）と、前記画像信号ＲＧＢを入力し、前記一時記憶部（シフトレジスタ４１）から出力される極性信号Ｐ₁〜Ｐ_nに応じた極性で前記データ信号Ｏ₁〜Ｏ_nを出力するデータ信号出力部（シフトレジスタ４２、データレジスタ４３、ラッチ回路部４４、レベルシフト回路部４５、Ｄ／Ａ変換回路部４６及びボルテージホロワ部４７）とを有することを特徴とする表示パネルの駆動回路により解決する。
【００１４】
本発明においては、上記のように、極性パターン記憶部（ＲＯＭ３２ｂ）に極性パターンを記憶しておくので、ハードウェアを変更することなく、表示パターンに応じて極性パターンを変更することができる。
請求項６に記載するように、前記極性パターン記憶部（ＲＯＭ３２ｂ）は、奇数番目のフレーム用のデータと、該奇数番目のフレーム用データの論理値を反転した偶数番目のフレーム用のデータとの２フレーム分のビット数のデータを１組の極性パターンとして記憶してもよい。液晶表示パネルでは、画素電極に供給するデータ信号の極性を一定の時間毎に反転させる必要がある。上記のように偶数番目のフレームのデータを奇数番目のフレームのデータの論理値を反転したデータとすることにより、１フレーム毎にデータ信号の極性が反転する。
【００１５】
なお、請求項５に記載の表示パネルの駆動回路において、前記極性パターン記憶部は、複数組の極性パターンを記憶するものであってもよい。
請求項７に記載し、図１４に例示するように、極性パターン記憶部（ＲＯＭ６２）から出力された極性パターンと画像信号ＲＧＢとが類似しているか否かを判定して極性パターン記憶部（ＲＯＭ６２）から出力する極性パターンを切換えるパターン切換え部（制御回路６１、比較器６３、計数回路６４、比較器６５及びしきい値設定部６６）を設けてもよい。これにより、表示パターンに応じて極性パターンを自動的に切換えることができる。
【００１６】
請求項８に記載し、図１６，１７に例示するように、極性パターン記憶部（ＲＯＭ７２）から出力される１水平同期期間分の極性パターンを記憶して極性信号Ａ₁〜Ａ_nとして出力する一時記憶部（シフトレジスタ回路部７７）と、前記極性信号Ａ₁〜Ａ_nの極性を水平同期信号Ｈ-Sync に同期して反転させる極性信号反転部（排他的論理和回路部７８）とを設けてもよい。
【００１７】
この場合は、極性パターン記憶部（ＲＯＭ７２）に１水平同期期間分の極性パターンを記憶すればよく、極性パターン記憶部（ＲＯＭ７２）の記憶容量を削減することができる。
この場合に、請求項９に記載するように、極性パターン記憶部には１水平同期期間分のビット数のデータを１組とし、複数組の極性パターンを記憶していることが好ましい。
【００１８】
上記した課題は、請求項１０に示し、図２１，図２２に例示するように、異なる複数の極性パターンを発生可能な極性パターン発生部（論理回路８５）と、前記極性パターン発生部から出力する極性パターンを決定するための選択信号SEL を出力する選択信号発生部（極性パターン制御部８０）と、前記極性パターン発生部（論理回路８５）から出力された極性パターンの各ビットの論理値を１水平同期期間毎及び１垂直同期期間毎に反転させて極性信号Ｐ₁〜Ｐ_nとして出力する極性信号反転部（排他的論理回路部８６）とを有する表示パネルの駆動回路により解決する。
【００１９】
この表示パネルの駆動回路においても、極性パターン発生部から表示パターンに応じた極性パターンを出力させることにより、フリッカの発生を防止することができる。
上記した課題は、請求項１１に記載し、図３，図６，図７に示すように、▲１▼液晶表示パネル４０と、▲２▼極性パターンを記憶した極性パターン記憶部（ＲＯＭ３２ｂ）と、前記極性パターン記憶部（ＲＯＭ３２ｂ）から出力される前記極性パターンを記憶して極性信号Ｐ₁〜Ｐ_nとして出力する一時記憶部（シフトレジスタ回路部４１）と、画像信号ＲＧＢを入力し、前記一時記憶部（シフトレジスタ回路部４１）から出力される極性信号Ｐ₁〜Ｐ_nに応じた極性で前記液晶表示パネル４０のデータバスラインにデータ信号を出力するデータ信号出力部（シフトレジスタ４２，データレジスタ回路部４３，ラッチ回路部４４，レベルシフト回路部４５，Ｄ／Ａ変換回路部４６及びボルテージホロワ部４７）とにより構成されるデータ駆動回路（極性パターン制御部３２及びデータドライバ３３）と、▲３▼前記液晶表示パネル４０のゲートバスラインに水平同期信号Ｈ-Sync 及び垂直同期信号Ｖ-Sync に同期したタイミングで走査信号SCANを供給するゲート駆動回路（ゲートドライバ３４）とを有することを特徴とする液晶表示装置により解決する。
【００２０】
上記のように、極性パターンを極性パターン記憶部（ＲＯＭ３２ｂ）に記憶しているので、ハードウェアを変更することなく、表示パターンに応じた極性パターンに変更することができる。これにより、簡単な構成でフリッカの発生を抑制することができる。
また、請求項１２に記載するように、上記のデータ駆動回路に代えて、図２１，図２２に例示するように、異なる複数の極性パターンを発生可能な極性パターン発生部（論理回路８５）と、前記極性パターン発生部（論理回路８５）から出力する極性パターンを決定するための選択信号SEL を発生する選択信号発生部（極性パターン制御部８０）と、前記極性パターン発生部（論理回路８５）から出力された極性パターンの各ビットの論理値を１水平同期期間毎及び１垂直同期期間毎に反転させて極性信号Ｐ₁〜Ｐ_nとして出力する極性信号反転部（排他的論理回路８６）と、画像信号を入力して前記極性信号に応じた極性でデータ信号を出力するデータ信号出力部とにより構成されるデータ駆動回路（シフトレジスタ４２，データレジスタ回路部４３，ラッチ回路部４４，レベルシフト回路部４５，Ｄ／Ａ変換回路部４６及びボルテージホロワ部４７）とにより構成されるデータ駆動回路を使用することもできる。
【００２１】
また、上記した課題は、請求項１３に記載し、図１〜図３、図２５〜図２７に示すように、画像信号ＲＧＢ、水平同期信号Ｈ-sync 及び垂直同期信号Ｖ-sync 、又はイネーブル信号を入力して、画像表示パネル４０の各データバスライン１３に前記画像信号ＲＧＢから生成した正極性及び負極性に変化するデータ信号Ｏ₁〜Ｏ_nを供給する表示パネルの駆動方法において、表示画面を複数のブロックに分割し、そのうちの少なくとも１つのブロック内に含まれるフリッカパターンの割合を算出して、一定の値を超えるときに前記データバスライン１３に供給するデータ信号Ｏ₁〜Ｏ_nの極性を決定する極性パターンを、第１の極性パターンから第２の極性パターンに変化させることを特徴とする表示パネルの駆動方法により解決する。
【００２２】
この場合、例えば、前記複数のブロックのうち前記フリッカパターンの割合が前記一定の値を超えるブロックの数が所定の値以上となったときに、前記第２の極性パターンに変化させる。
また、前記第１の極性パターンから前記第２の極性パターンに変化させた後、所定のフレーム期間にわたって前記ブロック内に含まれるフリッカパターンの割合が前記一定の値以下であるときに、前記第１の極性パターンに戻すことが好ましい。
【００２３】
ブロックの境目に存在するフリッカパターンを検出するために、前記ブロックの分割位置をフレーム毎に変化させることが好ましい。
前記フリッカパターンの検出は、例えば横方向に隣り合う一定数のピクセル分の画像信号毎に行う。一例を示せば、横方向に隣り合う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青（Ｂ）の６画素のうちの緑の画素について、一方のピクセルの緑画素が点灯し、他方のピクセルの緑画素が非点灯であるときにフリッカパターンとする。また、横方向に隣り合う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青（Ｂ）の６画素のうちの赤及び青の画素について、一方のピクセルの赤画素及び青画素の少なくとも一方の画素が点灯し、他方のピクセルの赤画素及び青画素がいずれも非点灯であるときにフリッカパターンとする。上記の例は２ピクセルを１つのエリアとしてフリッカパターンを判定する方法であるが、一般的に言えば、隣り合う２ピクセル以上を１エリアとし、１エリア内のＲ・Ｇ・Ｂの１色の画素について正極と負極がある極性の一方の極性データを書き込む画素が点灯し、他方の極性を書き込む画素の全てが非点灯であるときにフリッカパターンと判定する。
【００２４】
なお、請求項１３に記載の表示パネルの駆動方法において、前記フリッカパターンの検出は、横方向に隣り合う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青（Ｂ）の６画素のうちの１色の画素について、一方のピクセルの画素が点灯し、他方のピクセルの画素が非点灯であるときにフリッカパターンと判定することとしてもよい。
【００２５】
また、請求項１３に記載の表示パネルの駆動方法において、前記フリッカパターンの検出は、横方向に隣り合う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青（Ｂ）の６画素のうちの２色の画素について、一方のピクセルでは前記２色の画素の少なくとも一方の画素が点灯し、他方のピクセルでは前記２色の画素がいずれも非点灯であるときにフリッカパターンと判定することとしてもよい。
【００２６】
更に、請求項１３に記載の表示パネルの駆動方法において、横方向に並ぶ赤（Ｒ）・緑（Ｇ）・青（Ｂ）の画素のうちの１色の画素について点灯画素及び非点灯画素の数をそれぞれ計数し、Ｎ（Ｎは整数）行目の点灯画素及び非点灯画素の数とＮ＋１行目の点灯画素及び非点灯画素の数を比較し、その結果に基づいて前記フリッカパターンから除外するパターンを検出することとしてもよい。
【００２７】
更にまた、請求項１３に記載の表示パネルの駆動方法において、横方向に並ぶ赤（Ｒ）・緑（Ｇ）・青（Ｂ）の画素のうちの複数色の画素について点灯画素及び非点灯画素の数をそれぞれ計数し、Ｎ（Ｎは整数）行目の点灯画素及び非点灯画素の数とＮ＋１行目の点灯画素及び非点灯画素の数を比較して、その結果に基づいて前記フリッカパターンから除外するパターンを検出することとしてもよい。
【００２８】
更にまた、請求項１３に記載の表示パネルの駆動方法において、前記画像信号判定手段、前記フリッカ判定手段、前記動作範囲指定手段、前記フリッカ情報量判定手段及び前記駆動モード選択手段がいずれも論理回路により構成されていることが好ましい。
また、上記した課題は、請求項１８に記載し、図１〜図３，図２７に示すように、画像信号ＲＧＢ、水平同期信号Ｈ-sync 及び垂直同期信号Ｖ-sync 、又はイネーブル信号を入力して、表示パネル４０の各データバスライン１３に前記画像信号ＲＧＢから生成した正極性及び負極性に変化するデータ信号Ｏ₁〜Ｏ_nを個別に供給する表示パネルの駆動回路において、前記画像信号ＲＧＢを入力して点灯画素及び非点灯画素を判定する画像信号判定手段１０３と、前記画像信号判定手段１０３の判定結果を基にフリッカパターンか否かを判定するフリッカ判定手段１０４と、動作範囲を指定する動作範囲指定手段１０５と、前記動作範囲指定手段１０５で指定された動作範囲内に前記フリッカ判定手段１０４でフリッカパターンと判定されたパターンが含まれる割合を算出するフリッカ情報量判定手段１０６と、前記フリッカ情報量判定手段１０６の判定結果に応じて前記データ信号Ｏ₁〜Ｏ_nの極性パターンを決定する信号を出力する駆動モード選択手段１０８と、前記駆動モード選択手段１０８の出力に応じて前記データバスライン１３に供給するデータ信号Ｏ₁〜Ｏ_nの極性を決定する極性パターンを、第１の極性パターンから第２の極性パターンに変化させる極性パターン変更手段１０９とを有することを特徴とする表示パネルの駆動回路により解決する。
【００２９】
この場合、図２８〜図３３，図４４〜図４９に示すように、前記画像信号判定手段１０３、前記フリッカ判定手段１０４、前記動作範囲指定手段１０５、前記フリッカ情報量判定手段１０７及び前記駆動モード選択手段１０８は、いずれも論理回路により構成することができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
（１）液晶表示パネルの構造
図１は第１の実施の形態の駆動回路で駆動される液晶表示パネルの構造を示す断面図、図２は同じくそのＴＦＴ基板の平面図である。
【００３１】
液晶表示パネル４０は、対向して配置されたＴＦＴ基板１０及び対向基板２０と、これらのＴＦＴ基板１０と対向基板２０との間に封入された液晶３０とにより構成されている。
ＴＦＴ基板１０は、ガラス基板１１と、ガラス基板１１上に形成されたゲートバスライン１２、データバスライン１３、画素電極１４及びＴＦＴ１５等により構成される。ゲートバスライン１２及びデータバスライン１３は直角に交差しており、両者の間に形成された絶縁膜（図示せず）により電気的に絶縁されている。これらのゲートバスライン１２及びデータバスライン１３は、アルミニウム等の金属により形成されている。
【００３２】
ゲートバスライン１２とデータバスライン１３とにより区画された各矩形領域が画素である。各画素にはそれぞれインジウム酸化スズ（indium-tin oxide：以下、ＩＴＯという）からなる透明の画素電極１４が形成されている。また、ＴＦＴ１５は、ゲートバスライン１２から延びるゲート電極１２ａと、ゲート電極１２ａの上方にゲート絶縁膜（図示せず）を介して形成されたシリコン膜１６と、シリコン膜１６の上方に形成されたドレイン電極１３ａ及びソース電極１３ｂとからなる。ドレイン電極１３ａはデータバスライン１３と接続しており、ソース電極１３ｂは画素電極１４に接続している。また、画素電極１４の一部にオーバーラップして、図示しない蓄積容量電極が形成されている。
【００３３】
これらの画素電極１４の上には、例えばポリイミドからなる配向膜１７が形成されている。この配向膜１７の表面には、電圧を印加していないときの液晶分子の配向方向を決定するために、配向処理が施されている。配向処理の代表的な方法としては、布製のローラーにより配向膜の表面を一方向に擦るラビング法が知られている。
【００３４】
一方、対向基板２０は、ガラス基板２１と、ガラス基板２１の下面側に形成されたカラーフィルタ２２、ブラックマトリクス２３、対向電極２４及び配向膜２５等により構成されている。カラーフィルタ２２には、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）の３種類あり、１つの画素電極１４に１つのカラーフィルタ２２が対向している。本実施の形態では、カラーフィルタ２２は水平方向にＲ・Ｇ・Ｂの順番で並んでいる。これらのカラーフィルタ２２の間にはブラックマトリクス２３が形成されている。このブラックマトリクス２３は、例えばクロム（Ｃｒ）のように光が透過しない金属薄膜からなる。
【００３５】
カラーフィルタ２２及びブラックマトリクス２３の下には、ＩＴＯからなる透明の対向電極２４が形成されている。この対向電極２４の下には配向膜２５が形成されている。この配向膜２５の表面にも配向処理が施されている。
ＴＦＴ基板１０と対向基板２０との間には、球形のスペーサ（図示せず）が配置され、これによりＴＦＴ基板１０と対向基板２０との間隔が一定に維持される。また、ＴＦＴ基板１０の下及び対向基板２０の上にはそれぞれ偏光板（図示せず）が配置される。これらの偏光板は、偏光軸が相互に直交するように配置される。
【００３６】
データバスライン１３にデータ信号を供給し、ゲートバスライン１２に走査信号を供給すると、ＴＦＴ１５がオンになって画素電極１４にデータ信号が供給される。これにより、画素電極１４と対向電極２４との間に電界が発生する。この電界によって液晶３０中の液晶分子の向きが変化し、画素の光透過率が変化する。各画素毎に画素電極１４に印加する電圧を制御することにより、液晶表示パネル４０に所望の画像を表示することができる。
【００３７】
（２）駆動回路の構成
図３は第１の実施の形態の液晶表示装置を示すブロック図である。この液晶表示装置は、図１，図２に示す構造の液晶表示パネル４０と、タイミングコントローラ３１、極性パターン制御部３２、データドライバ３３及びゲートドライバ３４と、基準電圧発生回路３５とを有している。
【００３８】
タイミングコントローラ３１はパーソナルコンピュータ又はその他の画像信号RGB を出力する装置（以下、単に、パーソナルコンピュータという）３７に接続され、パーソナルコンピュータ３７から水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 、データクロックDCLK及び画像信号RGB を入力する。
画像信号RGB は、赤色の輝度を示すＲ信号、緑色の輝度を示すＧ信号及び青色の輝度を示すＢ信号の３つのデジタル信号（以下、Ｒ・Ｇ・Ｂ信号という）からなる。通常、Ｒ・Ｇ・Ｂ信号の各ビット数をいずれも８ビットとすることが多いが、ここでは説明を簡単にするために、Ｒ・Ｇ・Ｂ信号はいずれも３ビットの信号であるとする。これらのＲ・Ｇ・Ｂ信号はデータクロックDCLKに同期した信号である。
【００３９】
タイミングコントローラ３１は、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 及びデータクロックDCLKを入力して、これらの信号からシフトクロックSCLK、データスタート信号DSTIN 、ストローブ信号STB 、ゲートスタート信号GSTR及びゲートシフトクロックGCLKを生成する。
図４は垂直同期信号Ｖ-Sync 、水平同期信号Ｈ-Sync 、画像信号RGB 、ゲートスタート信号GSTR及びゲートクロックGCLKのタイミングを示すタイミングチャート、図５は水平同期信号Ｈ-Sync 、データクロックDCLK、Ｒ信号、Ｇ信号、Ｂ信号、データスタート信号DSTIN 、ストローブ信号STB 及びシフトクロックSCLKのタイミングを示すタイミングチャートである。
【００４０】
これらの図４，図５に示すように、ゲートスタート信号GSTRは垂直同期信号Ｖ-Sync の立ち上がりに同期した信号であり、ゲートクロックGCLKは水平同期信号Ｈ-Sync に同期した信号である。また、データスタート信号DSTIN は、画像信号RGB の送信開始のタイミングを示す信号である。画像信号RGB は、垂直同期信号Ｖ-Sync が“０”から“１”に変化した後の最初の水平同期信号Ｈ-Sync の立ち上がりに同期して送信が開始される。また、画像信号RGB は、１水平同期期間内に液晶表示パネル４０の水平方向の画素数（ｎ個）分のデータがデータクロックDCLKに同期して送られる。従って、１水平同期期間分のデータの送信が完了してから次の水平同期期間分のデータの送信を開始するまでの間と、１フレーム分のデータの送信が完了してから次のフレームのデータの送信を開始するまでの間の画像信号RGB の値は無効である。
【００４１】
ストローブ信号STB は水平同期信号Ｈ-Sync に同期した信号である。シフトクロックSCLKはデータクロックDCLKに同期した信号である。
極性パターン制御部３２は、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 及びシフトクロックSCLKを入力して、極性パターン信号POL を出力する。データドライバ３３は、タイミングコントローラ３１から入力した画像信号RGB 、シフトクロックSCLK、データスタート信号DSTIN 及びストローブ信号STB を入力し、極性パターン制御部３２から極性パターン信号POL を入力して、液晶表示パネル４０の各データバスライン１３にデータ信号Ｏ₁〜Ｏ_nを出力する。これらのデータ信号Ｏ₁〜Ｏ_nは一定の周期で極性が反転する信号である。
【００４２】
また、ゲートドライバ３４は、タイミングコントローラ３１からゲートスタート信号GSTR及びゲートシフトクロックGCLKを入力し、液晶表示パネル４０の各ゲートバスライン１１に順番に走査信号SCANを供給する。
ＴＦＴ型液晶表示パネルの駆動回路の場合、データドライバ３３及びゲートドライバ３４は液晶表示パネル４０のＴＦＴ基板上に形成することも可能である。
【００４３】
基準電圧発生回路３５は、液晶表示パネル４０の対向電極２４に印加する基準電圧を発生する。この基準電圧は、データ信号Ｏ₁〜Ｏ_nの中心電圧と、画素の容量成分による電圧シフト量とに応じて設定する。また、基準電圧発生回路３５は、タイミングコントローラ３１、極性パターン制御部３２、データドライバ３３及びゲートドライバ３４の動作に必要な所定の電圧を発生し、これらの電圧を図示しない配線を介して各回路に供給する。
【００４４】
なお、上記の例では駆動回路をコンピュータ３７に接続する場合について説明したが、本発明の液晶表示パネルの駆動回路は、ＴＶチューナ等のようにビデオ信号を出力する装置に接続することも可能である。その場合、ビデオ信号からＲ・Ｇ・Ｂ信号、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync を生成する回路が必要であるが、これらの回路は公知のものを使用することができる。
【００４５】
（３）極性パターン制御回路
図６は極性パターン制御部３２の構成を示すブロック図である。
極性パターン制御部３２は、制御回路３２ａと、極性パターンを記憶したＲＯＭ３２ｂとにより構成されている。
ＲＯＭ３２ｂに記憶されている極性パターンは、“０”と“１”との組み合わせにより構成され、例えば“０”のときは画素電極１４に正極性（＋）の電圧を印加し、“１”のときは画素電極１４に負極性（−）の電圧を印加することを示す。本実施の形態においては、１フレーム毎に液晶表示パネル４０に供給するデータ信号Ｏ₁〜Ｏ_nの極性を反転させる。このため、奇数番目のフレームに出力される極性パターンと、偶数番目のフレームに出力される極性パターンとは、“０”と“１”とがちょうど逆であることが必要である。ＲＯＭ３２ｂは、２フレーム分の極性パターン、すなわち液晶表示パネル４０の画素数の２倍のビット数の極性パターンを１組のデータとして記憶している。
【００４６】
制御回路３２ａは、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 及びシフトクロックSCLKを入力し、ＲＯＭ３２ｂのアドレスを設定する。すなわち、制御回路３２ａは、奇数番目の垂直同期信号Ｖ-Sync の立ち上がりに同期してＲＯＭ３２ｂのアドレスの初期値を設定し、その後、シフトクロックSCLKに同期してアドレスをインクリメントする。これにより、ＲＯＭ３２ｂからは、シフトクロックSCLKに同期して極性パターン信号POL が１ビットづつ出力される。但し、制御回路３２ａは、水平同期信号Ｈ-Sync の１周期間に表示パネル４０の水平方向の画素数（ｎ個）と同じ数だけＲＯＭ３２ｂのアドレスをインクリメントすると動作を一旦停止して、次の水平同期信号Ｈ-Sync の立ち上がりでインクリメントを再開する。
【００４７】
（４）データドライバの構成
図７はデータドライバ３３の構成を示すブロック図である。
データドライバ３３は、シフトレジスタ回路部４１，４２と、データレジスタ回路部４３と、ラッチ回路部４４と、レベルシフト回路部４５と、Ｄ／Ａ変換回路部４６と、ボルテージホロワ部４７とにより構成されている。
【００４８】
シフトレジスタ回路部４１は極性パターン制御部３２から入力した極性パターン信号POL を水平同期信号Ｈ-Sync に同期して読み込み開始する。そして、反転パターン信号POL をシフトクロックSCLKに同期してシフトし、ｎビット分の極性パターン信号POL をパラレルに出力する。以下、シフトレジスタ回路４１からパラレルに出力される信号を極性信号Ｐ1 〜Ｐn という。
【００４９】
データレジスタ回路部４３はｎ個のレジスタ４３ａにより構成されている。シフトレジスタ回路部４２は、データスタート信号DSTIN 、データクロックDCLK及びストローブ信号STB を入力して、データレジスタ回路４３のレジスタ４３ａのアドレスを設定する。すなわち、データレジスタ回路４３はデータスタート信号DATIN を入力するとレジスタ４３ａの先頭アドレスを設定し、データクロックDCLKに同期してアドレスをインクリメントする。データレジスタ回路４３は画像信号RGB を入力し、シフトレジスタ回路部４２により指定されたアドレスのレジスタ４３ａにＲ信号、Ｇ信号又はＢ信号を記憶する。
【００５０】
ラッチ回路部４４はｎ個のラッチ回路４４ａにより構成されている。各ラッチ回路４４ａはストローブ信号STB に同期してデータレジスタ回路部４３の出力及びシフトレジスタ回路部４１の出力をラッチする。このとき、各ラッチ回路４４ａは、３ビットのＲ信号、Ｇ信号又はＢ信号の最上位ビットに極性信号Ｐ1 〜Ｐn を加えて、４ビットの信号とする。
【００５１】
レベルシフト回路部４５は、ラッチ回路部４４から出力される信号のレベルを変換する。本実施の形態において、レベルシフト回路部４５はラッチ回路部４４から出力される波高値が３．３Ｖの信号を、波高値が１２Ｖの信号に変換してＤ／Ａ変換回路部４６に出力する。
Ｄ／Ａ変換回路部４６はｎ個のＤ／Ａ変換器４６ａにより構成されている。これらのＤ／Ａ変換器４６ａは、極性信号Ｐ1 〜Ｐn が付加された４ビットのＲ信号、Ｇ信号及びＢ信号を入力して、正極性（＋）又は負極性（−）のアナログのデータ信号Ｏ₁〜Ｏ_nを出力する。ボルテージホロワ部４７はｎ個のボルテージホロワ４７ａにより構成されている。これらのボルテージホロワ４７ａは、Ｄ／Ａ変換回路部４６から出力されたデータ信号Ｏ₁〜Ｏ_nを、ストローブ信号STB に同期して液晶表示パネル４０の各データバスライン１３に供給する。
【００５２】
図８はＤ／Ａ変換回路部４６内のＤ／Ａ変換器４６ａの構成を示す回路図である。
Ｄ／Ａ変換器４６ａは、デコーダ５１と、１７個の抵抗素子５２と、１６個のボルテージホロワ５３と、１６個のスイッチ素子５４とにより構成されている。抵抗素子５２は、高電位側電源線（＋１２Ｖ）と低電位側電源線（０Ｖ）との間に直列接続されている。各抵抗素子５２の接続点（ノード）にはそれぞれボルテージホロワ５３の入力が接続されている。これらのボルテージホロワ５３の出力は各スイッチ５４の一端側にそれぞれ接続されている。各スイッチ５４の他端側はいずれも出力端子５５に接続されている。
【００５３】
各スイッチ５４は、デコーダ５１から“１”が与えられるとオンになり、“０”が与えられるとオフになる。デコーダ５１は、３ビットのＲ信号、Ｇ信号又はＢ信号に１ビットの極性信号Ｐを加えた４ビットの信号を入力し、１６ビットの信号を出力する。
図９は、デコーダ５１の入力と出力との関係を示す図である。この図９に示すように、デコーダ５１から出力される１６ビットの信号は、いずれか１ビットが“１”で他のビットが“０”である。また、入力信号が“００００”のときの電圧が中心電圧（Ｖ0 ）であり、この中心電圧（Ｖ0 ）に応じた電圧を基準電圧として対向電極２４に印加する。
【００５４】
出力端子５５から出力される信号（データ信号Ｏ₁〜Ｏ_n）の電圧が基準電圧よりも高い場合（Ｖ1 〜Ｖ7 ）はデータ信号は正極性（＋）であり、基準電圧よりも低い場合（−Ｖ1 〜−Ｖ7 ）は負極性（−）である。すなわち、デコーダ５１に入力される最上位ビット（極性信号）が“０”のときは、ボルテージホロワ部４７から出力されるデータ信号Ｏ₁〜Ｏ_nは正極性となり、最上位ビットが“１”のときは負極性となる。
【００５５】
（５）印加電圧と透過率との関係及び極性パターン
図１０は、横軸に画素電極１４と対向電極２４との間に印加する電圧をとり、縦軸に光の透過率をとって両者の関係（電圧−透過率特性）を示す図である。この図１０に示すように、印加電圧が低い場合及び印加電圧が高い場合は、電圧が若干変化しても透過率の変動は小さい。しかし、印加電圧が中程度の場合は、印加電圧のわずかな変動により透過率が大きく変化する。前述の如く、画素電極には交流電圧を印加する。従って、中間階調（ハーフトーン）の表示のときに、正極性のときの印加電圧と負極性のときの印加電圧とが対称でないと、交流電圧の周期で輝度が変動して、フリッカが発生する。
【００５６】
図１１（Ａ）では、液晶表示パネル４０の全ての画素電極１４の極性を同一とし、１フレーム毎に極性を反転させる極性パターンとしている。この場合、例えば灰色を表示したときにフリッカが顕著になる。
また、図１１（Ｂ）では、奇数行目の各画素電極１４の極性を同一とし、偶数行目の各画素電極１４の極性を逆極性として、１フレーム毎に極性を反転させる極性パターンとしている。この場合、例えば灰色と黒の横縞を表示したときにフリッカが顕著になる。
【００５７】
図１１（Ｃ）では、奇数列目の各画素電極１４の極性を同一とし、偶数列目の各画素電極１４の極性を逆極性として、１フレーム毎に極性を反転させる極性パターンとしている。この場合、例えば中間階調（暗め）の緑と黒の縦縞を表示したときにフリッカが顕著になる。
図１１（Ｄ）では、水平方向及び垂直方向に隣り合う画素電極１４の極性を異ならせ、１フレーム毎に極性を反転させる極性パターンとしている。この場合は、中間階調（暗め）の緑と黒のドット毎のモザイク表示でフリッカが顕著になる。
【００５８】
従来、一般的に行われている上述の３種類の極性パターン（図１１（Ｂ）〜（Ｄ））では、極性パターンをどのように変えても、フリッカが顕著になる表示パターンが必ず存在する。上述の表示パターン、すなわち横縞、縦縞又はモザイク表示は、通常のパーソナルコンピュータの表示では頻繁に使用される。このように頻繁に使用される表示パターンでフリッカが顕著になることは好ましくない。
【００５９】
本実施の形態においては、極性パターンを、通常よく使用される表示パターンに対してフリッカの発生が極めて少ない極性パターンとする。例えば、図１２に示すように、水平方向に並んだ画素電極１４の極性を２ビット毎に反転させ、垂直方向に並んだ画素電極１４の極性を１ビット毎に反転させる。また、これらの画素電極１４の極性を１フレーム毎に反転させる。この場合、フリッカが顕著に表れるのは、図１３（Ａ）のように、中間輝度表示の画素と、低輝度表示の画素とが２ビットづつ交互に並んだときであり、例えば、図１３（Ｂ）に示すような暗い黄色、暗い水色、暗い青、暗い赤により構成されるモザイクパターンを表示するときである。パーソナルコンピュータでは、このようなモザイクパターンを表示する確率は少ないので、図１２に示すように極性パターンを設定することにより、通常の使用でフリッカが顕著に現われることはない。
【００６０】
（６）動作
以下、本実施の形態の液晶表示パネルの駆動回路の動作について説明する。
図３に示すように、タイミングコントローラ３１は、パーソナルコンピュータ３７から水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 、データクロックDCLK、画像信号RGB を入力し、これらの信号からシフトクロックSCLK、データスタート信号GCLK、ストローブ信号STB 、ゲートスタート信号GSTR及びゲートシフトクロックGCLKを生成する。
【００６１】
図６に示す極性パターン制御部３２の制御回路３２ａは、垂直同期信号Ｖ-Sync 及び水平同期信号Ｈ-Sync に同期してＲＯＭ３２ｂから極性パターンの読み出しを開始する。すなわち、制御回路３２ａは、垂直同期信号Ｖ-Sync が“０”から“１”に変化した後、水平同期信号Ｈ-Sync の最初の立ち上がりでＲＯＭ３２ｂの先頭アドレスを指定し、その後、シフトクロックSCLKに同期してアドレスをインクリメントする。これにより、ＲＯＭ３２ｂからシフトクロックSCLKに同期して極性パターン信号POL が１ビットづつ出力される。制御回路３２ａは、ＲＯＭ３２ｂから水平方向の画素数（ｎ個）分だけの極性パターン信号POL が出力されると、次の水平同期信号Ｈ-Sync の立ち上がりまで極性パターン信号POL の読み出しを一旦停止する。
【００６２】
本実施の形態では、１フレーム毎に画素電極の極性を反転させる。このため、ＲＯＭ３２ｂは２フレーム分のビット数の極性パターンを記憶しており、奇数番目のフレーム用の極性パターンと偶数番目のフレーム用極性パターンとは、“１”と“０”とがちょうど逆になっている。そして、制御回路３２ａは２垂直同期期間毎にＲＯＭ３２ｂの読み出し先を先頭アドレスに戻す。また、ＲＯＭ３２ｂに１フレーム分の極性パターン信号POL を記憶しておき、１フレーム毎にＲＯＭ３２ｂの出力を反転させてもよい。この場合は、ＲＯＭ３２ｂの出力先を１垂直同期期間毎に切換える切換えスイッチと、ＲＯＭ３２ｂから出力された信号を反転させるためのインバータとが必要になる。
【００６３】
図７に示すデータドライバ３３のシフトレジスタ回路部４１は、水平同期信号Ｈ-Sync に同期して極性パターン信号POL の読み込みを開始し、シフトクロックSCLKに同期して極性パターン信号POL を１ビットづつシフトする。そして、水平方向の画素数（ｎ個）分だけ極性パターン信号POL をシフトすると、シフト動作を停止し、極性信号Ｐ1 〜Ｐn を出力する。
【００６４】
一方、シフトレジスタ回路部４２は、タイミングコントローラ３１からデータスタート信号DSTIN 、データクロックDCLK及びストローブ信号STB を入力し、データレジスタ回路部４３のアドレス設定を開始する。すなわち、シフトレジスタ回路部４２は、データスタート信号DSTIN が“０”から“１”に変化すると、データレジスタ回路部４３の初期アドレスを設定する。そして、データクロックDCLKに同期してアドレスをインクリメントする。これにより、データレジスタ回路部４３の各レジスタ４３ａにＲ信号、Ｇ信号又はＢ信号が順に書き込まれる。すなわち、１番目のデータクロックDCLKで１番目のＲ信号（Ｄ1 ）、Ｇ信号（Ｄ2 ）及びＢ信号（Ｄ3 ）がデータレジスタ回路４３の１〜３番目のレジスタ４３ａに書き込まれ、また２番目のデータクロックDCLKで２番目のＲ信号（Ｄ4 ）、Ｇ信号（Ｄ5 ）及びＢ信号（Ｄ6 ）が４〜６番目のレジスタに書き込まれる。このようにして、１水平同期期間分のＲ信号、Ｇ信号及びＢ信号がデータレジスタ回路部４３に書き込まれる。
【００６５】
ラッチ回路部４４の各ラッチ回路４４ａは、データレジスタ回路部４３から出力される各３ビットのＲ・Ｇ・Ｂ信号に、シフトレジスタ回路部４１から出力される各１ビットの極性信号Ｐ1 〜Ｐn を加えて各４ビットのデータとし、ストローブ信号STB に同期してレベルシフト回路部４５に出力する。レベルシフト回路部４５は、これらの各４ビットの信号の電圧レベルを変換して出力する。
【００６６】
Ｄ／Ａ変換回路部４６は、レベルシフト回路部４５から出力された各４ビットの信号をＤ／Ａ変換して、アナログのデータ信号Ｏ₁〜Ｏ_nを出力する。この場合、図９に従って、デコーダ入力の最上位ビットが“０”のときは正極性の信号、“１”のときは負極性の信号を出力する。ボルテージホロワ部４７はストローブ信号STB に同期したタイミングでデータ信号Ｏ₁〜Ｏ_nを液晶表示パネル４０の各データバスライン１３に出力する。
【００６７】
一方、ゲートドライバ３４は、タイミングコントローラ３１からゲートスタート信号GSTRが入力されると、ゲートクロックGCLKに同期して最上位のゲートバスライン１２から最下位のゲートバスライン１２まで１本づつ順番に走査信号SCANを供給する。これにより、走査信号SCANが与えられているゲートバスライン１２に接続したＴＦＴ１５がオンになり、データドライバ３３から出力されたデータ信号Ｏ₁〜Ｏ_nが画素電極１４に供給される。そして、画素電極１４と対向電極２４との間に電界が発生し、液晶分子が電界によってその配列が変わるため、各画素の光の透過率が印加電圧に応じて変化する。この場合、各画素電極１４に印加される信号の極性はＲＯＭ３２ｂに記憶されている極性パターンにより決まり、１フレーム毎に極性が反転する。
【００６８】
（７）第１の実施の形態の効果
第１の実施の形態においては、ＲＯＭ３２ｂに記憶した極性パターンにより各画素電極に供給する信号の極性を決定するので、画像信号の複雑な処理等を行うことなく簡単な回路構成でフリッカの発生しずらい極性パターンとすることができる。例えば、コンピュータ用の液晶表示パネルの駆動回路に適用する場合、図１２に示すように極性パターンを設定することにより、通常の使用ではフリッカを大幅に低減できる。また、本実施の形態においては、ドライバ回路（データドライバ３３及びゲートドライバ３４）を液晶表示パネル４０の一方の側のみに配置するいわゆる片側駆動の液晶表示装置に適用することが可能である。
【００６９】
（第２の実施の形態）
以下、本発明の第２の実施の形態の液晶表示パネルの駆動回路について説明する。本実施の形態が第１の実施の形態と異なる点は、極性パターン制御部の構成が異なる点にあり、その他の構成は第１の実施の形態と同様であるので、重複する部分の説明は省略する。
【００７０】
図１４は本実施の形態の液晶表示パネルの駆動回路の極性パターン制御部６０の構成を示すブロック図である。極性パターン制御部６０は、制御回路６１と、ＲＯＭ６２と、比較器６３，６５と、計数回路６４と、しきい値設定部６６とにより構成されている。
ＲＯＭ６２には２組分の極性パターンが記憶されている。各極性パターンは、いずれも２フレーム分のビット数を有し、１フレーム毎に極性が反転するように設定されている。制御回路６３は、いずれか一方の組の極性パターンを選択し、ＲＯＭ６２の初期アドレスを設定して、シフトクロックSCLKに同期してアドレスをインクリメントする。これにより、ＲＯＭ３２から一方の組の極性パターンが１ビットづつ読み出されて、極性パターン信号POL として出力される。
【００７１】
比較器６３は、ＲＯＭ６２から読み出された極性パターン信号POL とタイミングコントローラ３１から出力される画像信号RGB とを比較する。そして、例えば画像信号RGB の最上位ビットと極性パターン信号POL とが一致している場合は“１”、異なる場合は“０”をシフトクロックSCLKに同期して出力する。計数回路６４は、比較器６３の出力を監視して、単位時間内に又は一定のデータ数毎（単位データ数毎）に、比較器６３の出力が“１”となる回数を計数する。比較器６５は、計数回路６４から出力される計数値がしきい値設定部６６に設定された値を超える場合は、選択信号SEL を“１”とし、超えない場合は“０”とする。
【００７２】
制御回路６１は、選択信号SEL が“０”のときは現在読み出している極性パターンの読み出しを継続し、選択信号SEL が“１”のときは、ＲＯＭ６２のアドレスにオフセットを加えて、他の極性パターンの読み出しを開始する。
第１の極性パターンとして、例えば図１２に示すように２ビットづつ極性が異なるパターンを記憶し、第２の極性パターンとして、連続する３ビットのデータのうち連続する２ビットを同一の論理値、他の１ビットを逆の論理値となる極性パターン、例えば図１５（Ａ）に示すように、水平方向に連続する６個の画素電極１４を１組とし、各組の画素電極１４が＋＋−＋−−となる極性パターンをＲＯＭ６２に記憶しておく。この場合、ＲＯＭ６２からシフトクロックSCLKに同期して図１５（Ｂ）に示す極性パターン信号POL が出力される。
【００７３】
本実施の形態においては、上述の如く、ＲＯＭ６２に２組分の極性パターンを記憶しておき、比較器６３、計数回路６４、比較器６５及びしきい値設定部６６により、ＲＯＭ６２から出力された極性パターン信号POL と画像信号RGB とが類似しているか否かを判定している。そして、両者が類似していると判定したときは、フリッカが発生するおそれがあるので、ＲＯＭ６２から読み出す極性パターンを切換える。これにより、表示する画像に応じて極性パターンが自動的に切換わり、フリッカの発生をより確実に防止することができる。また、本実施の形態においては、簡単な回路構成で画像信号に応じて極性パターンを切換える液晶表示装置が実現する。
【００７４】
（第３の実施の形態）
以下、本発明の第３の実施の形態の液晶表示パネルの駆動回路について説明する。本実施の形態が第１の実施の形態と異なる点は、極性パターン制御部及びデータドライバの構成が異なる点にあり、その他の構成は第１の実施の形態と同様であるので、重複する部分の図示は省略する。
【００７５】
（１）極性パターン制御部の構成
図１６は本実施の形態の液晶表示パネルの駆動回路の極性パターン制御部７０の構成を示すブロック図である。
極性パターン制御部７０は、制御回路７１、ＲＯＭ７２、Ｄ−フリップフロップ回路７３，７４及び排他的論理和回路（ＸＯＲ）７５により構成されている。ＲＯＭ７２には液晶表示パネル４０の水平方向の画素数（ｎ個）分のデータを１組とした極性パターンが記憶されている。
【００７６】
制御回路７１は、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 及びシフトクロックSCLKを入力し、ＲＯＭ７２のアドレスを設定するとともに、電源をオンにした後の最初の水平同期期間だけ“１”となり、その後“０”となる書き込み信号LOADを発生する。ＲＯＭ７２からは、シフトクロックSCLKに同期して極性パターン信号POL1が１ビットづつ出力される。
【００７７】
Ｄ−フリップフロップ７３は、水平同期信号Ｈ-Sync をクロック端子CLK に入力し、反転出力端子＊Ｑ（＊は反転信号を示す。以下、同じ）の出力は入力端子Ｄに帰還する。また、Ｄ−フリップフロップ回路７４のクロック端子CLK には、垂直同期信号Ｖ-Sync が入力される。このＤ−フリップフロップ回路７４の反転出力端子＊Ｑの出力は入力端子Ｄに帰還する。Ｄ−フリップフロップ回路７３，７４の各反転出力端子＊Ｑから出力された信号は、排他的論理和回路７５に入力され、この排他的論理和回路７５は２つの入力信号の排他的論理和を反転信号POL2として出力する。
【００７８】
排他的論理和回路７５から出力される反転信号POL2は、水平同期信号Ｈ-Sync の１周期毎に反転し、且つ垂直同期信号Ｖ-Sync の１周期毎に反転する。
（２）データドライバの構成
図１７は本実施の形態の液晶表示パネルの駆動回路のデータドライバの構成を示すブロック図である。但し、本実施の形態の液晶表示パネルの駆動回路のデータドライバ７９が図７に示すデータドライバと異なる点は、極性信号Ｐ1 〜Ｐn を出力する回路が異なることにあり、シフトレジスタ回路部４２からボルテージホロワ部４７までの構成は同じであるので、図１７において図７と重複する部分の図示を省略する。
【００７９】
ＡＮＤ回路７６は、書き込み信号LOADが“１”の期間だけ、シフトクロックSCLKをシフトレジスタ回路部７７に伝達する。
シフトレジスタ回路部７７は、極性パターン制御部７０から入力した極性パターン信号POL1をシフトクロックSCLKに同期してシフトし、１水平同期期間分の極性パターン信号POL1をパラレルに出力する。以下、シフトレジスタ回路部７７からパラレルに出力される信号を極性信号Ａ1 〜Ａn という。
【００８０】
排他的論理和回路部７８は、ｎ個の排他的論理和回路７８ａにより構成されている。そして、各排他的論理和回路７８ａは、極性信号Ａ1 〜Ａn と反転信号POL2との排他的論理和を極性信号Ｐ1 〜Ｐn として出力する。すなわち、排他的論理和回路７８ａは、反転信号POL2が“１”のときはシフトレジスタ回路部７７から出力された極性信号Ａ1 〜Ａn を極性信号Ｐ1 〜Ｐn として出力し、反転信号POL2が“０”のときは極性信号Ａ1 〜Ａn を反転した信号を極性信号Ｐ1 〜Ｐn として出力する。
【００８１】
（３）動作
以下、本実施の形態の液晶表示パネル駆動回路の動作について説明する。
図１６に示す極性パターン制御部７０の制御回路７１は、電源をオンにした後の最初の水平同期信号Ｈ-Sync の立ち上がりに同期して書き込み信号LOADを“１”にする。また、制御回路７１は、水平同期信号Ｈ-Sync に同期してＲＯＭ７２の初期アドレスを設定し、シフトクロックSCLKに同期してアドレスをインクリメントする。これにより、ＲＯＭ７２から極性パターン信号POL1がシフトクロックSCLKに同期して１ビットづつ出力される。
【００８２】
一方、排他的論理和回路７５は、１水平同期期間毎及び１垂直同期期間毎に論理値が反転する反転信号POL2を出力する。
図１７に示すデータドライバ７９のＡＮＤ回路７６は、書き込み信号LOADが“１”の期間はシフトクロックSCLKをシフトレジスタ回路部７７に伝達する。シフトレジスタ回路部７７は、水平同期信号Ｈ-Sync が“０”から“１”に変化した後、ＡＮＤ回路７５から入力されるシフトクロックSCLKに同期して極性パターン信号POL1をシフトし、ｎビット分の極性パターン信号POL1をシフトすると、これらのｎビット分の信号を極性信号Ａ1 〜Ａn としてパラレルに出力する。排他的論理和回路部７７の各排他的論理和回路７７ａは、反転信号POL2が“１”の期間は極性信号Ａ1 〜Ａn を極性信号Ｐ1 〜Ｐn として出力し、反転信号POL2が“０”の期間は極性信号Ａ1 〜Ａn を反転した信号を極性信号Ｐ1 〜Ｐn として出力する。
【００８３】
図１８は書き込み信号LOAD、シフトクロックSCLK及び極性パターン信号POL1のタイミングを示すタイミングチャートを示す図、図１９は反転信号POL2と極性パターンとの関係を示す図、図２０は液晶表示パネルの各画素電極に印加される電圧（極性）を示す図である。
これらの図１８〜図２０に示すように、書き込み信号LOADが“１”の期間は、シフトクロックSCLKに同期して極性パターン信号POL1がシフトレジスタ回路部７７に入力される。これにより、シフトレジスタ回路部７７にはｎビット分の極性パターン信号POL1が記憶される。その後、最初の１水平同期期間が終了すると書き込み信号LOADが“０”になり、シフトクロックSCLKがシフトレジスタ回路部７７に入力されなくなる。このため、シフトレジスタ回路部７７は、最初の１水平同期期間に入力された極性パターン信号POL1をその後も保持する。
【００８４】
一方、排他的論理和回路７５から出力される反転信号POL2は１水平同期期間毎に反転する。このため、図１９に示すように、排他的論理和回路部７８から出力される極性信号Ｐ1 〜Ｐn （図１９ではＰ01からＰ12までを示す）は１水平同期期間毎に反転する。従って、図２０に示すように、垂直方向に隣接する各画素電極の極性は相互に異なる。
【００８５】
更に、排他的論理和回路７５から出力される反転信号POL2は、１垂直同期期間毎に反転する。これにより、各画素電極の極性は１フレーム毎に反転する。
（４）第３の実施の形態の効果
本実施の形態においては、１水平同期期間分だけの極性パターンをＲＯＭ７２に記憶しておけばよいので、ＲＯＭ７２の記憶容量が少なくてすむ。
【００８６】
なお、本実施の形態においても、第２の実施の形態のように、ＲＯＭ７２に複数組の極性パターンを記憶しておき、データ信号TADAと極性パターン信号POL1とを比較器で比較して両者の類似を評価し、フリッカが発生するおそれがあるときにはＲＯＭ７２から読み出す極性パターン信号を切換えるようにしてもよい。
（第４の実施の形態）
以下、本発明の第４の実施の形態の液晶表示パネルの駆動回路について説明する。本実施の形態が第１の実施の形態と異なる点は、極性パターン制御部及びデータドライバの構成が異なる点にあり、その他の構成は第１の実施の形態と同様であるので、重複する部分の図示は省略する。
【００８７】
（１）極性パターン制御部の構成
図２１は本実施の形態の液晶表示パネルの駆動回路の極性パターン制御部の構成を示すブロック図である。
極性パターン制御部８０は、Ｄ−フリップフロップ回路８１，８２、排他的論理和回路８３及び切換えスイッチ８４とにより構成されている。Ｄ−フリップフロップ８１は、水平同期信号Ｈ-Sync をクロック端子CLK に入力し、反転出力端子＊Ｑの出力は入力端子Ｄに帰還する。また、Ｄ−フリップフロップ回路８２のクロック端子CLK には、垂直同期信号Ｖ-Sync が入力される。このＤ−フリップフロップ回路８２の反転出力端子＊Ｑの出力は入力端子Ｄに帰還する。Ｄ−フリップフロップ回路８１，８２の各反転出力端子＊Ｑから出力された信号は、排他的論理回路８３に入力される。この排他的論理和回路８３は２つの入力信号の排他的論理和を反転信号POL2として出力する。この排他的論理和回路８３から出力される反転信号POL2は、水平同期信号Ｈ-Sync の１周期毎に反転し、且つ垂直同期信号Ｖ-Sync の１周期毎に反転する。切換えスイッチ８４は、高電位側配線又は低電位側配線のいずれか一方に接続され、“１”又は“０”を出力する。
【００８８】
（２）データドライバの構成
図２２は本実施の形態の液晶表示パネルのデータドライバの構成を示すブロック図である。但し、本実施の形態の液晶表示パネルの駆動回路のデータドライバ８９が図７に示すデータドライバと異なる点は、極性信号Ｐ1 〜Ｐn を出力する回路が異なる点にあり、シフトレジスタ回路部４２からボルテージホロワ部４７までの構成は同じであるので、図２２において図７と重複する部分の図示を省略する。
【００８９】
データドライバ８９は、ｎ個の論理回路８５と、排他的論理回路部８６とを有している。各論理回路８５は、図２３に示すように、入力端子Ｃに入力される選択信号SEL が“０”のときは入力端子Ａの入力が出力端子Ｑに出力され、選択信号SEL が“１”のときは入力端子Ｂの入力が出力端子Ｑに出力される。
本実施の形態においては、図２２に示すように、４ｍ−３（但し、ｍ＝１，２，…）番目の論理回路８５は、入力端子Ａ，Ｂがいずれも“１”のラインに接続されている。また、４ｍ−２番目の論理回路８５は、端子Ａが“０”のライン、端子Ｂが“１”のラインに接続されている。４ｍ−１番目の論理回路８５は、端子Ａが“１”のラインに接続され、端子Ｂが“０”のラインに接続されている。４ｍ番目の論理回路８５は、端子Ａ，Ｂがいずれも“０”のラインに接続されている。
【００９０】
また、排他的論理和回路部８６は、ｎ個の排他的論理回路８６ａにより構成されている。各排他的論理回路８６ａの一方の入力端子には反転信号POL2が入力され、他方の入力端子は論理回路８５の出力端子Ｑに接続されている。
図２４（Ａ）は選択信号SEL が“０”のときの極性パターンを示す図、２４（Ｂ）は選択信号SEL が“１”のときの極性パターンの極性を示す図である。選択信号SEL が“０”のときは、水平方向及び垂直方向に隣り合う画素電極１４の極性はいずれも逆となる。また、選択信号SEL が“１”のときは、水平方向に並ぶ画素電極１４は２画素づつ極性が反転し、垂直方向に並ぶ画素電極は１画素毎に極性が反転する。
【００９１】
（３）動作
例えば、切換えスイッチ８４を切換えて選択信号SEL を“０”とする。そうすると、論理回路８５から排他的論理和回路部８６に、図２４（Ａ）に示す反転信号がパラレルに入力される。排他的論理和回路部８６は、論理回路８５から入力された信号と反転信号POL2との論理和を、極性信号Ｐ1 〜Ｐn として出力する。反転信号POL2は１水平同期期間毎に反転するので、液晶表示パネル４０の各画素電極の極性は図２４（Ａ）に示すようになる。また、反転信号POL2は１水平同期期間毎に反転するので、各画素電極の極性は１フレーム毎に反転する。
【００９２】
切換えスイッチ８４を切換えて選択信号SEL を“１”とすることにより、排他的論理和回路８６に入力される極性パターンが変化し、液晶表示パネル４０の各画素電極の極性は図２４（Ｂ）に示すようになる。
（４）第４の実施の形態の効果
本実施の形態においては、選択信号SEL により、極性パターンを変化させることができる。また、本実施の形態においては、第１乃至第３の実施の形態と異なり、極性パターンを記憶しておくためのＲＯＭが不要となる。
【００９３】
（第５の実施の形態）
図２５は、第５の実施の形態の概要を示す図である。本実施の形態では、表示範囲を横６４×３（Ｒ・Ｇ・Ｂ）画素、縦１２８画素の矩形のブロックに分割し、１つのブロック内にフリッカが発生するパターン（以下、フリッカパターンという）がどの程度含まれるかを最小転送単位毎に判定し、１ブロック内にフリッカパターンが一定数（この例では１ブロック内の２５％）以上含まれるときに、極性パターンを切り替えるものである。なお、以下の例では、水平方向に並ぶＲ・Ｇ・Ｂの３つの画素を１つの表示単位としており、この表示単位をピクセルと表記する。また、前記最小転送単位は２ピクセル分（６画素分）のデータとする。
【００９４】
本実施の形態では、初期状態において図２６（Ａ）に示すように、縦方向及び横方向に正極性と負極性が交互に交代する極性パターン（第１の極性パターンという）で表示し、第１の極性パターンでフリッカが発生すると判定したときに図２６（Ｂ）で示すように、横方向に１画素毎、縦方向に２画素毎に極性が交代する極性パターン（第２の極性パターンという）に変化させる動作を実現するものである。
【００９５】
（１）駆動回路の構成
図２７は本発明の第５の実施の形態の液晶表示パネルの駆動回路の構成を示すブロック図である。
本実施の形態の液晶表示パネルの駆動回路は、タイミングコントローラ１０１、駆動モード決定部１０２、データドライバ１０９、ゲートドライバ（図示せず）及び基準電圧発生回路（図示せず）により構成されている。また、駆動モード決定部１０２は、表示データ変換部１０３、フリッカ判定部１０４、動作範囲指定部１０５、フリッカ情報格納部１０６、フリッカ情報量判定部１０７及び駆動モード選択部１０８により構成されている。タイミングコントローラ１０１、ゲートドライバ及び基準電圧発生回路の構成は基本的に第１の実施の形態と同様であるので、ここでは説明を省略する。また、以下の説明では、タイミングコントローラ１０１から出力されるＲ・Ｇ・Ｂ信号はいずれも６ビットの信号であるとする。
【００９６】
（２）駆動モード決定部の回路
図２８〜図３３は駆動モード決定部１０２を構成する表示データ変換部１０３、フリッカ判定部１０４、動作範囲指定部１０５、フリッカ情報格納部１０６、フリッカ情報量判定部１０７及び駆動モード選択部１０８の回路図である。
表示データ変換部１０３は、図２８に示すように、６個の４入力ＯＲゲート１１１ａ〜１１１ｆにより構成されている。ＯＲゲート１１１ａ〜１１１ｃはそれぞれ奇数番目のピクセルのＲ・Ｇ・Ｂ信号を入力し、ＯＲゲート１１１ｄ〜１１１ｆは偶数番目のピクセルのＲ・Ｇ・Ｂ信号を入力して、入力信号を２値化した信号を出力する。
【００９７】
すなわち、ＯＲゲート１１１ａには奇数番目のピクセルのＲ信号の上位４ビット（RO2 〜RO5 ）が入力され、これらのビットRO2 〜RO5 のうちの少なくとも１つのビットが“１”であれば出力信号DRO を“１”とし、ビットRO2 〜RO5 がいずれも“０”のときは出力信号DRO を“０”とする。信号DRO が“１”のときは画素が点灯していることを示し、“０”のときは画素が非点灯であることを示している。ＯＲゲート１１１ｂ，１１１ｃの動作もこれに準じており、奇数番目のピクセルのＧ信号又はＢ信号の上位４ビットGO2 〜GO5 ，BO2 〜BO5 が入力され、これらの４ビットの少なくとも１つのビットが“１”であれば出力信号DGO ，DBO を“１”とし、入力された４ビットがいずれも“０”であれば出力信号DGO ，DBO を“０”とする。
【００９８】
これと同様に、ＯＲゲート１１１ｄ，１１１ｅ，１１１ｆは偶数番目のピクセルのＲ・Ｇ・Ｂデータの上位４ビットをそれぞれ入力し、入力された４ビット（RE2 〜RE5 ，GE2 〜GE5 ，BE2 〜BE5 ）のうちの少なくとも１つのビットが“１”であれば出力信号DRE ，DGE ，DBE を“１”とし、入力された４ビットがいずれも“０”であれば出力信号DRE ，DGE ，DBE を“０”とする。
【００９９】
フリッカ判定部１０４は、図２９に示すように、４つの加算器（アダー）１１２ａ〜１１２ｄと、２つのＮＯＲゲート１１３ａ，１１３ｄと、２つのＯＲゲート１１３ｂ，１１３ｃと、２つのＡＮＤゲート１１４ａ，１１４ｂとにより構成されている。このフリッカ判定部１０４は、水平方向に隣り合う２ピクセル（６画素）分のデータについて、フリッカパターンであるか否かを判定する。
【０１００】
すなわち、加算器１１２ａは、表示データ変換部１０３から出力される信号DRO ，DBO ，DGE を入力し、これらを加算した信号（２ビットの信号）を出力する。また、加算器１１２ｂは、表示データ変換部１１３から出力される信号DGO ，DRE ，DBE を入力し、これらを加算した信号（２ビットの信号）を出力する。ＮＯＲゲート１１３ａは加算器１１２ａから出力される２ビットの信号の少なくとも一方のビットが“１”のときに“０”を出力し、いずれも“０”のときに“１”を出力する。ＯＲゲート１１３ｂは、加算器１１２ｂから出力される２ビットの信号の少なくとも一方が“１”のときに“１”を出力し、いずれも“０”のときには“０”を出力する。ＡＮＤゲート１１４ａは、ＮＯＲゲート１１３ａ及びＯＲゲート１１３ｂの出力がいずれも“１”のときに出力信号FLDEL を“１”とし、少なくとも一方が“０”のときに出力信号FLDEL を“０”とする。このＡＮＤゲート１１４ａの出力信号FLDEL が“１”のときは、図３４（Ａ）に示すようなデータ配列となり、偶数番目の画素にフリッカが発生する偶数フリッカパターンであることを示している。なお、図３４において、図中Ｘ印で示す画素のうち少なくとも１つの画素は“１”である。
【０１０１】
加算器１１２ｃは、表示データ変換部１０３から出力される信号DRO ，DBO ，DGE を入力し、これらを加算した信号（２ビットの信号）を出力する。また、加算器１１２ｄは、表示データ変換部１０３から出力される信号DGO ，DRE ，DBE を入力し、これらを加算した信号（２ビットの信号）を出力する。ＯＲゲート１１３ｃは加算器１１２ｃから出力される２ビットの信号の少なくとも一方が“１”のときに“１”を出力し、いずれも“０”のときに“０”を出力する。また、ＮＯＲゲート１１３ｄは、加算器１１２ｄから出力される２ビットの信号の少なくとも一方のビットが“１”のときに“０”を出力し、いずれも“０”のときには“１”を出力する。ＡＮＤゲート１１４ｂは、ＯＲゲート１１３ｃ及びＮＯＲゲート１１３ｄの出力がいずれも“１”のときに出力信号FLDOL を“１”とし、少なくとも一方が“０”のときに出力信号FLDOL を“０”とする。ＡＮＤゲート１１４ｂの出力信号FLDOL が“１”のときは、図３４（Ｂ）に示すようなデータ配列となり、奇数番目の画素にフリッカが発生する奇数フリッカパターンであることを示している。
【０１０２】
動作範囲指定部１０５は、図３０に示すように、カウンタ１１５と、ＯＲゲート１１６と、カウンタ１１７と、ＲＳラッチ回路１１８ａ〜１１８ｈ（但し、ＲＳラッチ回路１１８ｃ〜１１８ｇの図示は省略している）と、セレクタ１１９とにより構成されている。この動作範囲指定部１０５は、フリッカパターンの発生割合を調べるブロック（動作範囲ともいう）を規定する部分である（図２５参照）。
【０１０３】
カウンタ１１５は水平同期信号Ｈ-sync のパルスをカウントし、垂直同期信号Ｖ-sync によりクリアされる。そして、カウント値が１２８，２５６，３８４，５１２，６４０又は７６８になると、それに応じた出力信号128L，256L，…，768Lのいずれか１つを“Ｈ”にする。ＯＲゲート１１６は、カウンタ１１５の出力信号128L，256L，…，768Lのうちのいずれか１つが“Ｈ”になると、出力信号CONTCLR を“Ｈ”とする。これにより、１２８ライン毎に“Ｈ”となる信号CONTCLR が得られる。
【０１０４】
また、カウンタ１１７は水平同期信号Ｈ-sync によりクリアされ、その後データクロックDCLKをカウントする。そして、カウント値が０のとき（カウンタ１１７がクリアされたとき）、又は６４，１２８，１９２，３２０，３８４，４４８，５１２番目のデータクロックDCLKがカウントされると、それに応じた出力信号0D，64D ，…，512Dが“Ｈ”になる。
【０１０５】
ラッチ回路１１８ａはカウンタ１１７の出力信号0Dによりセットされ、信号64D によりリセットされる。ラッチ回路１１８ａがセットされている間は、出力信号1/8Hが“Ｈ”となる。ラッチ回路１１８ｂはカウンタ１１７の出力信号64D によりセットされ、信号128Dによりリセットされる。ラッチ回路１１８ｂがセットされている間は、出力信号2/8Hが“Ｈ”となる。その他のラッチ回路１１８ｃ〜１１８ｈの動作も、これに準じる。
【０１０６】
セレクタ１１９は垂直同期信号Ｖ-sync が入力される毎に、ラッチ回路１１８ａ〜１１８ｈから出力された信号のいずれか１つを順番に選択し、動作範囲を規定する信号DEを出力する。このようにして、セレクタ１１９からは所定のブロックが選択されている間だけ“Ｈ”となる信号DEが出力される。
フリッカ情報格納部１０６は、図３１に示すように、ＡＮＤゲート１２０と、２つの６４段シフトレジスタ１２１ａ，１２１ｂと、ＡＮＤゲート１２２ａ，１２２ｂと、ＯＲゲート１２３により構成されている。このフリッカ情報格納部１０６は、縦方向に存在するフリッカパターンを検出する。
【０１０７】
すなわち、ＡＮＤゲート１２０はデータクロックDCLKを入力し、動作範囲を規定する信号DEが“Ｈ”の期間だけクロックPCLKとして出力する。６４段シフトレジスタ１２１ａは、フリッカ判定部１０４から出力される偶数フリッカパターン信号FLDEL をクロックPCLKに同期したタイミングで入力して順次シフトする。そして、最終段のレジスタの値が信号FLDEF として出力される。また、６４段シフトレジスタ１２１ｂは、フリッカ判定部１０４から出力される奇数フリッカパターン信号FLDOL をクロックPCLKに同期したタイミングで入力して順次シフトする。そして、最終段のレジスタの値が信号FLDOF として出力される。
【０１０８】
ＡＮＤゲート１２２ａは偶数フリッカパターンFLDEF 及びシフトレジスタ１２１ａの出力信号FLDEL がいずれも“Ｈ”のときに“Ｈ”を出力する。また、ＡＮＤゲート１２２ｂは奇数フリッカパターン信号FLDOF 及びシフトレジスタ１２１ｂの出力信号FLDOF がいずれも“Ｈ”のときに“Ｈ”を出力する。ＯＲゲート１２３は、ＡＮＤゲート１２２ａ及びＡＮＤゲート１２２ｂの少なくとも一方の出力が“Ｈ”のときに出力信号FLSED を“Ｈ”とする。すなわち、フリッカ情報格納部１０６は、縦方向に並ぶ画素がフリッカパターンであるときに出力信号FLSED を“Ｈ”にする。
【０１０９】
フリッカ情報量判定部１０７は、図３２に示すように、カウンタ１２４とＲＳラッチ回路１２５とにより構成されている。そして、動作範囲指定部１０５により規定された範囲内にフリッカパターンがどのくらいの割合で存在するのかを判定する。
すなわち、カウンタ１２４は、動作範囲指定部１０５のＯＲゲート１１６の出力信号CONTCLR が“Ｈ”になるとクリアされ、フリッカ情報格納部１０６のＡＮＤゲート１２０から出力されるクロックPCLKに同期したタイミングで、フリッカ情報格納部１０６のＯＲゲート１２３の出力信号FLSED の値を取り込み、カウント数を増していく。そして、カウント数が６１４４以上になると、カウンタ１２４の出力が“Ｈ”になる。カウンタ１２４は、垂直方向の動作範囲を超えると、動作範囲指定部１０５のＯＲゲート１１６の出力CNTCLRによりクリアされる。ＲＳラッチ回路１２５は、カウンタ１２４の出力によりセットされ、垂直同期信号Ｖ-sync によりリセットされる。ＲＳラッチ回路１２５の出力信号FLJDが“Ｈ”のときは動作範囲（６４×３×１２８画素）に６１４４個のフリッカパターンがあることを示す。
【０１１０】
駆動モード選択部１０８は、図３３に示すように、ＡＮＤゲート１２６と、カウンタ１２７と、ＲＳラッチ回路１２８とにより構成される。この駆動モード選択部１０６は、フリッカ情報量判定部１０７が一定数を超えるフリッカパターンを検出したときに出力信号FLPTを“Ｈ”とする。そして、フリッカパターンが前記一定数以下のフレームが一定期間にわたって続いたときに、出力信号FLPTを“Ｌ”に戻すという機能を有する。
【０１１１】
すなわち、ＡＮＤゲート１２６はフリッカ情報量判定部１０５のラッチ回路１２５の出力FLJDの反転信号と信号FRM とを入力する。信号FRM は垂直同期信号Ｖ-sync に同期した信号であり、Ｖ-sync のパルスよりも前でかつ画像データが空白となる期間に“Ｈ”となるパルスを有する信号である。ＡＮＤゲート１２６は、ＲＳラッチ回路１２５の出力信号FLJDが“Ｌ”であり、かつ信号FRM が“Ｈ”のときに“Ｈ”となる信号GCLKを出力する。
【０１１２】
カウンタ１２７はＡＮＤゲート１２６の出力信号GCLKをカウントし、カウント値が一定の値になると出力信号FLRST を“Ｈ”にしてカウンタの値をクリアする。すなわち、カウンタ１２７はフリッカのないフレームをカウントしており、フリッカのないフレームが一定の期間（例えば１５〜３０フレーム期間）続くと、出力信号FLRST を“Ｈ”とする。
【０１１３】
ＲＳラッチ回路１２８は、図３２のＲＳラッチ回路１２５の出力信号FLJDが“Ｈ”になるとリセットされ、カウンタ１２７の出力信号FLRDT でリセットされる。ＲＳラッチ回路１２８の出力信号FMODE が“Ｌ”のときは第１の極性パターンが選択され、“Ｈ”のときは第２の極性パターンが選択されることを示す。
（３）データドライバの構成
図３５はデータドライバ１０９を示すブロック図である。但し、このデータドライバ１０９が図７に示すデータドライバと異なる点はシフトレジスタ回路部４１に替えて極性パターン決定部１９１を有することにあり、その他の構成は基本的に同一であるので、重複する部分の図示及び説明を省略する。
【０１１４】
極性パターン決定部１９１は、ラッチ回路１２８の出力信号FMODE が“Ｌ”の期間は１水平同期期間毎に極性信号Ｐ₁，Ｐ₂，…，Ｐ_nの極性を変化させ、ラッチ回路１２８の出力信号FLPTが“Ｈ”の期間は２水平同期期間毎に極性信号Ｐ₁，Ｐ₂，…，Ｐ_nの極性を変化させる。この極性信号Ｐ₁，Ｐ₂，…，Ｐ_nにより、データドライバから出力されるデータ信号Ｏ₁〜Ｏ_nの極性が決定される（図２６参照）。
【０１１５】
（４）第５の実施の形態の効果
本実施の形態では、論理回路で形成された回路によりフリッカパターンの有無を検出して、フリッカが顕著となるときは極性パターンを第１の極性パターンから第２の極性パターンに自動的に変化させるので、フリッカにより画面が見にくくなることを防止できる。また、本実施の形態では、駆動モード決定部１０２を論理回路のみで形成し、ＲＯＭを使用しないので、製造コストが削減されるという利点もある。
【０１１６】
（５）変形例
上記の第５の実施の形態では、画面を複数のブロックに分割し、少なくとも１つのブロックに一定数以上のフリッカパターンが検出されたときに極性パターンを変化させる場合について説明したが、全ブロック数に対しフリッカパターンが一定数（例えば２５％）以上検出されたブロックの割合を求めて、その割合が予め設定された値（例えば、全ブロック数の２０％）を超えた場合に、極性パターンを変化させるようにしてもよい。
【０１１７】
また、分割したブロックの境目におけるフリッカの発生を検出するために、例えば１フレーム毎にブロック範囲を半分だけ上下方向又は左右方向にシフトさせてもよい。この場合、１フレーム毎に動作範囲指定部１０５内のカウンタ１１５，１１７にオフセット値を設定するようにすればよい。
（第６の実施の形態）
以下、本発明の第６の実施の形態について説明する。本実施の形態では、第５の実施の形態に比べてフリッカパターンを更に詳細に設定する。
【０１１８】
図３６〜図４２は本実施の形態の概要を説明する図である。本実施の形態においては、図３６に示すようなパターンが検出された場合をフリッカパターンとする。以下、これらをフリッカパターンとする理由を説明する。
Ｒ・Ｇ・Ｂ別に点灯画素の極性に偏りがあった場合にフリッカが発生する。このため、水平方向に隣り合う２つのピクセルのＲ・Ｇ・Ｂの１色について、一方の画素が点灯し、他方の画素が非点灯であるパターンを数え、一定量であればフリッカパターンとする。図３６のＢ，Ｃ，Ｄがこれに該当する。
【０１１９】
ところで、液晶表示パネルの画素を透過する光の量は、透過量とカラーフィルタの補正値との積に関係する。Ｒ・Ｇ・Ｂの各カラーフィルタの補正値は均一ではなく、Ｇが７０％、Ｒが２０％、Ｂが１０％程度である。従って、水平方向に並んだ２つのピクセルのＧ画素の一方のみが点灯し他方が非点灯の場合は、フリッカが顕著となる。そこで、本実施の形態においては、水平方向に隣り合う２つのピクセルのうち一方のピクセルのＧ画素が点灯、他方のピクセルのＧ画素が非点灯の場合、Ｒ画素及びＢ画素が点灯しているか否かに拘わらず、フリッカパターンとする。図３６のＡ，Ｆ〜Ｌがこれに該当する。また、本実施の形態では水平方向に隣り合う２つのピクセルのＧ画素がいずれも非点灯であり、且つ、一方のピクセルのＲ画素又はＢ画素のいずれか一方若しくは両方が点灯し、他方のピクセルのＲ画素及びＢ画素が非点灯である場合もフリッカパターンとする。図３６のＢ，Ｄ，Ｅがこれに該当する。
【０１２０】
上記の方法では、水平方向のみでフリッカパターンを検出するため、図３７（Ｂ）に示すような縦縞パターンなどのフリッカが発生しないパターンもフリッカパターンとして判定する。そこで、水平方向に並ぶ画素のうちＲ・Ｇ・Ｂのうちの１色について注目し、点灯している画素の数を奇数列の画素と偶数列の画素とに分けてカウントする回路を設け、カウント数が所定の値以上であればフラグを立てる。そして、奇数番目又は偶数番目の画素について、Ｎ（Ｎは整数）行目とＮ＋１行目とでフラグを比較し、一方の行のみにフラグが立っている場合は図３７（Ａ）のような状態であると判断する。また、Ｎ行目及びＮ＋１行目にいずれもフラグが立っていれば、図３７（Ｂ）に示すような状態になっており、このような状態が一定行あれば画面に縦縞を表示していると判断する。図３８を参照して更に詳細に説明する。図３８において、水平方向の奇数番目又は偶数番目の画素の総数をＸとし、そのうち点灯している画素の数をＹとする。ここで、Ｎ行目及びＮ＋１行目で前記一定のカウント数以上点灯していれば、必ず３Ｙ−２Ｙ以上の画素が縦に連続して点灯していることになる。このような原理で縦縞を検出することができる。
【０１２１】
また、上記の原理を応用して図３９に示すような縦方向に２画素連続する市松模様（チェッカーパターン：以下、２ドット市松パターンという））等の特殊パターンを検出することができる。例えば、ある色の奇数番目の画素について、Ｎ行目、Ｎ＋１行目は点灯画素の数が所定の数以上であることを示すフラグが立っており、Ｎ＋２行目、Ｎ＋３行目は点灯画素の数が所定の数以下であることを示すフラグが立っているとする。また、同時に、同一色の偶数番目の画素について、Ｎ行目、Ｎ＋１行目は点灯画素の数が所定の数以下であることを示すフラグが立っており、Ｎ＋２行目、Ｎ＋３行目は点灯画素の数が所定の数以上であることを示すフラグが立っているとする。このようなパターンを抽出することにより、２ドット市松パターンを検出することができる。
【０１２２】
なお、フリッカは正極性のときの輝度と負極性のときの輝度との差により発生するので、輝度が低い部分ではフリッカが認識しにくくなる。また、輝度が高い部分でも、印加電圧に対する透過率の変化が小さいため、フリッカが認識しにくくなる。更に、バックライトの輝度によってもフリッカの見え方は変わってくる。このため、画素の点灯又は非点灯は、上記の条件に合わせて適宜設定すればよい。
【０１２３】
図４０のようなパターンをフリッカパターンから除外するために、ある一定の条件では非点灯の画素を点灯画素と判定するようにしてもよい。図４０に示すパターンの場合、全体的には正極性と負極性が混在するためフリッカは発生しないが、Ｎ＋１行目のＲＯ画素とＮ＋２行目のＲＯ画素がいずれも非点灯であるため、縦縞又は２ドット市松パターンの検出も行われない。従って、Ｎ行目及びＮ＋２行目の奇数番目又は偶数番目の画素が点灯し、かつ、Ｎ＋１行目及びＮ＋２行目の奇数番目又は偶数番目の画素が非点灯のときは、Ｎ＋１行目及びＮ＋２行目の画素も点灯しているとする。これにより、図４０のようなパターンをフリッカパターンから除外することができる。
【０１２４】
上述したフリッカパターンの判定方法、及び除外パターンの判定方法を適宜組み合わせることにより、極性パターンに合わせた最適なフリッカパターン検出を実現することができる。例えば、極性パターンが図２６（Ａ）に示すようなドット反転パターンの場合、水平方向に隣り合う２つのピクセルの点灯画素を調べることによりフリッカパターンを抽出する。その後、縦縞パターンか否かの判定及び縦２ドット市松パターンか否かの判定を行い、縦縞パターン又は縦２ドット市松パターンの場合はフリッカパターンから除外する。そして、最終的にフリッカパターンを表示していると判定したときは極性パターンを例えば図２６（Ｂ）に示すような横２ライン縦１ライン反転パターンに切換える。
【０１２５】
また、極性パターンが図４１に示すような縦ライン反転極性パターンの場合、ある色の偶数番目の列が縦縞であり、奇数番目の列が縦縞でないときにフリッカパターンとして極性パターンを切換える。
更に、極性パターンが図４２に示すような横ライン反転極性パターンの場合、水平方向に並ぶ画素のうち点灯している画素の数をカウントし、所定数以上であることを示すフラグ又は所定数以下であることを示すフラグを立てて、ＮラインとＮ＋１ラインとで比較を行う。例えばＮラインの点灯画素の数が所定数以上であり、Ｎ＋１ラインの非点灯画素の数が所定数以上のパターンがフリッカパターンとなるため、このようなパターンが一定数以上であれば極性パターンを切換る。
【０１２６】
（１）第６の実施の形態の構成
図４３は本実施の形態の液晶表示パネルの駆動回路の構成を示すブロック図である。但し、図４３において、第５の実施の形態の図２７と同一物には同一符号を付してその詳しい説明は省略する。
本実施の形態の液晶表示パネルの駆動方法は、タイミングコントローラ１０１と、駆動モード決定部１０２ａと、データドライバ１０９とにより構成される。また、駆動モード決定部１０２ａは、表示データ変換部１０３と、動作範囲指定部１０５と、フリッカ判定／駆動モード選択部１４０とにより構成される。
【０１２７】
（２）フリッカ判定／駆動モード選択部の回路
図４４〜図４９はフリッカ判定／駆動モード選択部の回路図である。図４４に示す回路において、表示データ変換部１０３で２値化されたＲ・Ｇ・Ｂ信号（DR，DRE ，DGO ，DGE ，DBO ，DBE ）のうち、信号DGO ，DGE はＸＯＲゲート１４１に入力される。ＸＯＲゲート１４１は、信号DGO 又はDGE のいずれか一方のみが“Ｈ”のときに出力信号GFP を“Ｈ”とし、その他のときは出力信号GFP を“Ｌ”とする。一方、Ｄ−フリップフロップ１４２は、動作範囲指定部１０５から出力される信号CNTCLRとデータクロックDCLKとを入力し、信号CNTCLRから１クロック分遅延した信号DCNTCLR を出力する。
【０１２８】
ＡＮＤゲート１４３は、動作範囲指定部１０５から出力される動作範囲を規定する信号DEと、ＸＯＲゲート１４１から出力される信号GFP とがいずれも“Ｈ”のときに“Ｈ”となり、それ以外のときは“Ｌ”となる信号を出力する。カウンタ１４４は、ＡＮＤゲート１４３の出力をクロックDCLKに同期したタイミングでカウントする。そして、カウント値が２０４８（ブロック内のＧ画素の１／４）になると、出力を“Ｈ”とする。また、カウンタ１４４は、Ｄ−フリップフロップ１４２から出力される信号DCNTCLR によりクリアされる。ＲＳラッチ回路１４３は、カウンタ１４４の出力によりセットされ、信号DCNTCLR によりリセットされる。
【０１２９】
この図４４に示す回路は、Ｇ画素についてフリッカパターンか否かを判定するものである。すなわち、水平方向に並んだ２ピクセル（６画素）うち、一方のＧ画素が点灯し、他方のＧ画素が非点灯の場合をフリッカパターンとしている。そして、ＲＳラッチ回路１４５は、動作範囲指定部１０５で規定された動作範囲にＧ画素によるフリッカパターンが２０４８以上あるときに、出力信号GFを“Ｈ”とする。
【０１３０】
図４５に示す回路において、ＡＮＤゲート１４６は表示データ変換部１０３から出力される信号DGO と動作範囲指定部１０５から出力される動作範囲を規定する信号ＧＥとを入力し、これらの信号がいずれも“Ｈ”のときのみ“Ｈ”を出力する。カウンタ１４７は、ＡＮＤゲート１４６の出力をデータクロックDCLKに同期したタイミングでカウントし、カウント値が１１２になると“Ｈ”を出力する。このカウンタ１４７は、水平同期信号Ｈ-sync によりクリアされる。ＲＳラッチ回路１４８は、カウンタ１４７の出力が“Ｈ”になるとセットされて出力信号GOCNT を“Ｈ”とし、水平同期信号Ｈ-sync によりリセットされる。
【０１３１】
シフトレジスタ１４９〜１５２は、初段のシフトレジスタ１４９にＲＳラッチ回路１４８の出力信号GOCNT が入力され、信号LPによりデータをシフトする。なお、信号LPは、水平同期信号Ｈ-sync の有効データ範囲後に“Ｈ”となる信号である。ＡＮＤゲート１５２はシフトレジスタ１４９，１５０の出力と、シフトレジスタ１５１，１５２の反転出力とを入力し、これらがいずれも“Ｈ”のときに“Ｈ”となる信号GE2DOTを出力する。また、ＡＮＤゲート１５４は、シフトレジスタ１４９，１５０の出力を入力し、これらがいずれも“Ｈ”のときに“Ｈ”となる信号GET を出力する。
【０１３２】
図４６に示す回路においても、図４５の回路と同様に、ＡＮＤゲート１５５は表示データ変換部１０３から出力される信号DGE と動作範囲指定部１０５から出力される動作範囲を規定する信号DEとがいずれも“Ｈ”のときに“Ｈ”となる信号を出力する。カウンタ１５７は、ＡＮＤゲート１５６の出力をデータクロックDCLKに同期したタイミングでカウントする。そして、カウント値が１１２になると出力を“Ｈ”とする。このカウンタ１５７は水平同期信号Ｈ-sync によりクリアされる。ＲＳラッチ回路１５８は、カウンタ１５７の出力によりセットされて信号GECNT を出力し、水平同期信号Ｈ-sync によりリセットされる。
【０１３３】
シフトレジスタ１５９〜１６２は、初段のシフトレジスタ１５９にＲＳラッチ回路１５８の出力信号GECNT が入力され、信号LPによりデータをシフトする。ＡＮＤゲート１６１はシフトレジスタ１５９，１６０の出力と、シフトレジスタ１６１，１６２の反転出力とを入力し、これらがいずれも“Ｈ”のときに“Ｈ”となる信号GE2DOTを出力する。また、ＡＮＤゲート１６４は、シフトレジスタ１５９，１６０の出力を入力し、これらがいずれも“Ｈ”のときに“Ｈ”となる信号GET を出力する。
【０１３４】
上記の図４５，４６に示す回路は、フリッカパターンから除外するパターンを検出する回路である。例えば、水平方向に隣り合う２つのピクセルのうちの一方のＧ画素が点灯し、他方のＧ画素が非点灯の場合、ＸＯＲゲート１４１ではフリッカパターンと判定する。しかし、図３７（Ａ）に示すような場合はフリッカが顕著に現れるが、図３７（Ｂ）に示すように縦方向に点灯画素が並ぶ場合はフリッカが目立たなくなる。そこで、本実施の形態においては、縦方向にみて奇数及び偶数ライン別に点灯している画素の数をカウンタ１４７，１５７でカウントし、カウンタ値が１１２以上であれば、ＲＳラッチ回路１４８，１５８の出力信号GOCNT ，GECNT を“Ｈ”とする。Ｎ行目の信号GOCNT ，GECNT とＮ＋１行目のカウント値をＡＮＤゲート１５４，１６４で比較し、いずれも“Ｈ”のときは図３７（Ｂ）に示すように縦方向に点灯画素が並んでいると判断する。このとき、ＡＮＤゲート１５４，１６４の出力信号GOT ，GET が“Ｈ”になる。また、ＡＮＤゲート１５２，１６２の出力が“Ｈ”のときは、図３９に示すように、２ドット市松パターンであると判断する。このとき、ＡＮＤゲート１５２，１６２の出力信号GO2DOT，GE2DOTが“Ｈ”になる。
【０１３５】
図４７に示す回路において、Ｄ−フリップフロップ１７１は、信号LPを１クロック分遅延した信号DLP を出力する。ＯＲゲート１７２は図４５，図４６に示すＡＮＤゲート１５４，１６４から出力される信号GOT, GETを入力し、少なくとも一方が“Ｈ”のときに“Ｈ”となる信号を出力する。カウンタ１７３は、ＯＲゲート１７２の出力を、Ｄ−フリップフロップ１７１の出力信号DLP に同期したタイミングでカウントする。そして、カウント値が１０８になると“Ｈ”になる信号を出力する。このカウンタ１７３は図４４に示すＤ−フリップフロップ１４２の出力信号DCNTCLR によりクリアされる。ＲＳラッチ回路１７４は、カウンタ１７３の出力が“Ｈ”になるとセットされ、図４４のＤ−フリップフロップ１４２から出力される信号DCNTCLR が“Ｈ”になるとリセットされる。
【０１３６】
この図４７に示す回路は、選択されたブロック内の奇数番目のピクセルの緑画素又は偶数番目のピクセルの緑画素が縦方向に並んでいる数をカウントし、カウント値が１０８になると、ＲＳラッチ回路１７４の出力信号GTATE を“Ｈ”とする。
図４８に示す回路において、ＯＲゲート１７５は表示データ変換部１０３から出力される信号DRO ，DBO を入力し、これらの信号DRO ，DBO の少なくとも一方が“Ｈ”のときに“Ｈ”となる信号を出力する。また、ＯＲゲート１７６は表示データ変換部１０３から出力される信号DRE ，DBE を入力し、これらの信号DRE ，DBE の少なくとも一方が“Ｈ”のときに“Ｈ”となる信号を出力する。そして、図４４〜図４７に示す回路と同様の回路１７７により、信号RBF ，RBTATE，RBO2DOT ，RBE2DOT を生成して出力する。なお、信号RBF は１ブロック内にＲ画素又はＢ画素のフリッカパターンが２０４８以上存在するか否かを示す信号、信号RBTATEは赤（Ｒ）又は青（Ｂ）の縦縞パターンか否かを示す信号、信号RBO2DOT はＲ画素又はＢ画素について奇数列縦２ドットパターンか否かを示す信号、信号RBE2DOT はＲ画素又はＢ画素について偶数列縦２ドットパターンか否かを示す信号である。
【０１３７】
図４９に示す回路において、ＯＲゲート１８１はＧ画素の奇数列の縦２ドット市松パターンを示す信号GO2DOTとＲ画素及びＢ画素の奇数列の２ドット市松パターンを示す信号RBO2DOT とを入力し、少なくとも一方が“Ｈ”のときは“Ｈ”を出力する。また、ＯＲ回路１８２は、Ｇ画素の偶数列の２ドット市松パターンを示す信号GE2DOTとＲ画素及びＢ画素の偶数列の２ドット市松パターンを示す信号RBE2DOT とを入力し、少なくとも一方が“Ｈ”のときは“Ｈ”を出力する。ＡＮＤゲート１８３は、ＡＮＤゲート１８１，１８２の出力と、動作範囲を規定する信号DEとを入力し、これらがいずれも“Ｈ”のときのみに“Ｈ”を出力する。
【０１３８】
カウンタ１８４は、ＡＮＤゲート１８３の出力を図４７に示すＤ−フリップフロップ１７１から出力される信号DLP のタイミングでカウントし、カウント値が８になると“Ｈ”を出力する。このカウンタ１８４は、動作範囲指定部１０５から出力される信号CNTCLRによりクリアされる。ＲＳラッチ回路１８５は、カウンタ１８７の出力によりセットされ、動作範囲指定部１０５から出力される信号CNTCLRによりリセットされる。これにより、ＲＳラッチ回路１８５の出力信号2DOTは、縦縞パターンを８以上検出したときに“Ｈ”となる。
【０１３９】
ＡＮＤゲート１８６の出力は、図４８に示す回路から出力される信号RBF と信号RBTATEの反転信号とがいずれも“Ｈ”のときのみ“Ｈ”となる。ＡＮＤゲート１８７は、ＡＮＤゲート１８６の出力信号、図４４に示すＲＳラッチ回路１４５の出力信号GF、図４７に示すＲＳラッチ回路１７４の出力信号GTATE の反転信号、図４９のＲＳラッチ回路１８５の出力信号2DOTの反転信号、動作範囲指定部１０５から出力される信号CNTCLRがいずれも“Ｈ”のときのみ“Ｈ”を出力する。ＲＳラッチ回路１８８は、ＡＮＤゲート１８１の出力によりセットされ、動作モード選択部のカウンタ１２７（図３３参照）から出力される信号FLRST によりリセットされる。このＲＤラッチ回路１８８から出力される信号FMODE により、第５の実施の形態と同様に、極性パターンを切り替える。
【０１４０】
（３）第６の実施の形態の効果
本実施の形態においては、第５の実施の形態と同様の効果が得られるのに加えて、フリッカパターンやフリッカ除外パターンを適切に設定することにより、より細かい調整が可能であるという利点がある。
なお、上記した第１〜第６の実施の形態においては、いずれもタイミングコントローラ３１はパーソナルコンピュータに接続されるものとしたが、本発明はこれに限定されるものではない。タイミングコントローラに接続される機器としては、ＴＶチューナーやその他の映像機器がある。
【０１４１】
また、上述した第１〜第６の実施の形態はいずれも本発明の一例であり、本発明は上述した実施の形態の範囲に限定されるものではない。
【０１４２】
【発明の効果】
以上説明したように、本発明によれば、極性パターンをＲＯＭ等の極性パターン記憶部に記憶しているので、回路構成が簡単であり、ハードウェアの変更を行うことなく極性パターンを変更することができる。これにより、表示パネルの表示パターンに応じた極性パターンに設定することができて、例えば２ドット毎に極性が反転する極性パターンや、連続する３ドットのうち連続する２ドットが同じ極性、他の１ビットが逆の極性となる極性パターンとすることにより、フリッカの発生を低減することができる。
【０１４３】
また、本発明によれば、複数種類の極性パターンを極性パターン記憶部に記憶しておき、該極性パターン記憶部から出力された極性パターンと画像信号とを比較して、その結果に応じて極性パターン記憶部から出力する極性パターンを切換えるので、表示する画像に応じて極性パターンが自動的に切換わる。これにより、フリッカの発生をより確実に防止することができる。
【０１４４】
更に、本発明によれば、複数の極性パターンを発生可能な極性パターン発生部を例えば論理回路により構成し、選択信号発生部から出力される選択信号に応じていずれか１つの極性パターンを極性パターン発生部から出力させる。これにより、ハードウェアを変更することなく極性パターンを変更することができる。
更にまた、本発明によれば、表示画面を複数のブロックに分割し、少なくとも１つのブロックに含まれるフリッカパターンの割合を算出して、その結果に応じて極性パターンを変化させるので、フリッカの発生を低減することができる。この場合、フリッカパターンを検出する回路を論理回路のみで形成することが可能であり、ＲＯＭなどのメモリ等を使用する場合に比べて製品コストを低減することができる。
【図面の簡単な説明】
【図１】図１は液晶表示パネルの構造を示す断面図である。
【図２】図２は同じくその液晶表示パネルのＴＦＴ基板の平面図である。
【図３】図３は本発明の第１の実施の形態の液晶表示パネルの駆動回路を示すブロック図である。
【図４】図４は垂直同期信号Ｖ-Sync 、水平同期信号Ｈ-Sync 、画像信号RGB 、ゲートスタート信号GSTR及びゲートクロックGCLKのタイミングを示すタイミングチャートである。
【図５】図５は水平同期信号Ｈ-Sync 、データクロックDCLK、Ｒ信号、Ｇ信号、Ｂ信号、データスタート信号DSTIN 、ストローブ信号STB 及びシフトクロックSCLKのタイミングを示すタイミングチャートである。
【図６】図６は極性パターン制御部の構成を示すブロック図である。
【図７】図７はデータドライバの構成を示すブロック図である。
【図８】図８はＤ／Ａ変換器の構成を示す回路図である。
【図９】図９は同じくそのＤ／Ａ変換器のデコーダの入力と出力との関係を示す図である。
【図１０】図１０は画素電極に印加する電圧と光の透過率との関係を示す図である。
【図１１】図１１（Ａ）〜（Ｄ）はいずれも極性パターンの例を示す模式図である。
【図１２】図１２は極性パターンの他の例を示す模式図である。
【図１３】図１３（Ａ）は、図１２の極性パターンを使用したときにフリッカが顕著になる表示パターンを示す模式図、図１３（Ｂ）は同じくその表示パターンで表示される色を示した図である。
【図１４】図１４は第２の実施の形態の液晶表示パネルの駆動回路の極性パターン制御部の構成を示すブロック図である。
【図１５】図１５（Ａ）は極性パターンの例を示す図、図１５（Ｂ）はシフトクロック及び極性パターン信号のタイミングを示すタイミングチャートである。
【図１６】図１６は第３の実施の形態の液晶表示パネルの駆動回路の極性パターン制御部の構成を示すブロック図である。
【図１７】図１７は第３の実施の形態の液晶表示パネルの駆動回路のデータドライバの構成を示すブロック図である。
【図１８】図１８は書き込み信号LOAD、シフトクロックSCLK及び極性パターン信号POL1のタイミングを示すタイミングチャートを示す図である。
【図１９】図１９は反転信号POL2と極性パターンとの関係を示す図である。
【図２０】図２０は液晶表示パネルの各画素電極の極性を示す図である。
【図２１】図２１は第４の実施の形態の液晶表示パネルの駆動回路の極性パターン制御部の構成を示すブロック図である。
【図２２】図２２は第４の実施の形態の液晶表示パネルのデータドライバの構成を示すブロック図である。
【図２３】図２３はデータドライバ内の論理回路の入力と出力との関係を示す図である。
【図２４】図２４（Ａ）は選択信号SEL が“０”のときの極性パターンを示す図、２４（Ｂ）は選択信号SEL が“１”のときの極性パターンを示す図である。
【図２５】図２５は第５の実施の形態の概要を示す図である。
【図２６】図２６（Ａ）は第５の実施の形態の第１の極性パターンを示す図、図２６（Ｂ）は第２の極性パターンを示す図である。
【図２７】図２７は本発明の第５の実施の形態の液晶表示パネルの駆動回路の構成を示すブロック図である。
【図２８】図２８は第５の実施の形態の駆動回路の表示データ変換部の回路図である。
【図２９】図２９は第５の実施の形態の駆動回路のフリッカ判定部の回路図である。
【図３０】図３０は第５の実施の形態の駆動回路の動作範囲指定部の回路図である。
【図３１】図３１は第５の実施の形態の駆動回路のフリッカ情報格納部の回路図である。
【図３２】図３２は第５の実施の形態の駆動回路のフリッカ情報量判定部の回路図である。
【図３３】図３３は第５の実施の形態の駆動回路の動作モード選択部の回路図である。
【図３４】図３４（Ａ），（Ｂ）はいずれもフリッカパターンの例を示す模式図である。
【図３５】図３５は第５の実施の形態のデータドライバの構成を示す図である。
【図３６】図３６（Ａ）〜（Ｌ）は第６の実施の形態におけるフリッカパターンの例を示す模式図である。
【図３７】図３７（Ａ）はフリッカパターンの例を示す模式図、図３７（Ｂ）フリッカパターンから除外するパターンの例を示す模式図である。
【図３８】図３８は縦縞パターンの判定方法を説明する図である。
【図３９】図３９は２ドット市松パターンを示す図である。
【図４０】図４０は特殊パターンの例を示す図である。
【図４１】図４１は縦ライン反転極性パターンを示す図である。
【図４２】図４２は横ライン反転極性パターンを示す図である。
【図４３】図４３は第６の実施の形態の液晶表示パネル駆動回路を示すブロック図である。
【図４４】図４４は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その１）である。
【図４５】図４５は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その２）である。
【図４６】図４６は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その３）である。
【図４７】図４７は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その４）である。
【図４８】図４８は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その５）である。
【図４９】図４９は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その６）である。
【符号の説明】
１０ＴＦＴ基板、
１１，２１ガラス基板、
１２ゲートバスライン、
１３データバスライン、
１４画素電極、
１５ＴＦＴ、
２０対向基板、
２２カラーフィルタ、
２４対向電極、
３１，１０１タイミングコントローラ、
３２，６０，７０，８０極性パターン制御部、
３２ａ，６１，７１制御回路、
３２ｂ，６２，７２ＲＯＭ、
３３，７９，１０９データドライバ、
３４ゲートドライバ、
３５基準電圧発生回路、
３７パーソナルコンピュータ、
４０液晶表示パネル、
４１，４２，７７シフトレジスタ回路部、
４３データレジスタ部、
４４ラッチ回路部、
４５レベルシフト回路部、
４６Ｄ／Ａ変換回路部、
４７ボルテージホロワ部、
７９，８６排他的論理和回路部、
１０２，１０２ａ動作モード決定部
１０３表示データ変換部、
１０４フリッカ判定部、
１０５動作範囲指定部、
１０６フリッカ情報格納部、
１０７フリッカ情報判定部、
１０８駆動モード選択部、
１４０フリッカ判定／駆動モード選択部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display panel drive method, a display panel drive circuit, and a liquid crystal display device that inverts the polarity of a data signal applied to each pixel electrode of the display panel at regular intervals, that is, AC drive, The present invention relates to a driving method for an active matrix liquid crystal display panel, a driving circuit for the liquid crystal display panel, and a liquid crystal display device.
[0002]
[Prior art]
The active matrix type liquid crystal display panel has a structure in which liquid crystal is sealed between two glass substrates. On one glass substrate, a plurality of pixel electrodes arranged in the horizontal direction and the vertical direction and a plurality of switching elements for turning on and off the voltage applied to each pixel electrode are formed. As the switching element, a thin film transistor (hereinafter referred to as TFT) is often used.
[0003]
A color filter and a counter electrode are formed on the other glass substrate. These two glass substrates are disposed such that the surface on which the pixel electrode is formed and the surface on which the counter electrode is formed are opposed to each other. There are three color filters, red (R), green (G), and blue (B), and R, G, and B color filters are arranged in a predetermined order corresponding to each pixel electrode. Hereinafter, a substrate having a TFT is referred to as a TFT substrate, and a substrate having a counter electrode is referred to as a counter substrate.
[0004]
In addition, a pair of polarizing plates is disposed so as to sandwich the TFT substrate enclosing the liquid crystal and the counter substrate. In general, the pair of polarizing plates are arranged with their polarization axes orthogonal to each other.
The active matrix liquid crystal display panel is driven with an alternating voltage. For example, the voltage applied to the counter electrode is set as a reference voltage (0 V), and a voltage that changes to positive polarity (+) and negative polarity (−) is supplied to the pixel electrode at regular intervals. The voltage applied to the liquid crystal is preferably symmetric between a positive voltage waveform and a negative voltage waveform. However, even if an alternating voltage in which a positive voltage waveform and a negative voltage waveform are symmetrical is applied to the pixel electrode, the positive voltage waveform and the negative voltage waveform that are actually applied to the liquid crystal are not symmetrical. For this reason, the light transmittance when a positive voltage is applied is different from the light transmittance when a negative voltage is applied. Accordingly, the luminance varies with the period of the AC voltage applied to the pixel electrode, and flickering occurs. This phenomenon is called flicker.
[0005]
Conventionally, as a method of suppressing flicker, a method of changing the voltage of the counter electrode, a method of making the polarity of the voltage applied to the pixel electrodes adjacent in the horizontal direction or the vertical direction different, and a method of increasing the frequency of polarity inversion It has been known. These techniques are disclosed in, for example, JP-A-62-1131129, JP-A-2-34818, JP-A-6-149174, JP-A-7-175448, and JP-A-9-204159. ing.
[0006]
When applying voltages having different polarities to adjacent pixel electrodes, (1) applying the same polarity voltage to the pixel electrodes arranged in the vertical direction and applying reverse polarity voltages to the pixel electrodes adjacent in the horizontal direction; (2) A method of applying a voltage of the same polarity to the pixel electrodes arranged in the horizontal direction and applying a voltage of opposite polarity to the pixel electrodes adjacent in the vertical direction, and (3) A method of applying to the pixel electrodes adjacent in the vertical direction and the horizontal direction. There is a method of applying voltages having different polarities. A pattern indicating the polarity of the voltage applied to each pixel electrode of the liquid crystal display panel is called a polarity pattern.
[0007]
[Problems to be solved by the invention]
However, when the vertical pattern (display pattern) is displayed in the polarity pattern (1), the horizontal pattern is displayed in the polarity pattern (2), and the mosaic pattern is displayed in the polarity pattern (3). Flicker is noticeable when a pattern (checker pattern) is displayed. These patterns (display patterns) are relatively often used in computer displays.
[0008]
Further, in the method of changing the voltage of the counter electrode, the control becomes complicated and the circuit scale increases. Further, the method of increasing the inversion frequency complicates the circuit configuration.
An object of the present invention is to provide a display panel driving method, a driving circuit, and a liquid crystal display device that can reduce or prevent the occurrence of flicker with a relatively simple circuit configuration.
[0009]
[Means for Solving the Problems]
The above-described problem is described in claim 1 and, as illustrated in FIGS. 1 to 3 and 6, an image signal RGB, a horizontal synchronization signal H-Sync and a vertical synchronization signal V-Sync, or an enable signal is input. Thus, the data signal O that changes to the positive polarity and the negative polarity generated from the image signal RGB is applied to each data bus line 13 of the liquid crystal display panel 30. ₁ ~ O _n In the display panel drive method for supplying the data, the polarity pattern is stored in the polarity pattern storage unit (ROM 32b), and the data supplied to each data bus line 13 according to the polarity pattern read from the polarity pattern storage unit (ROM 32b). Signal O ₁ ~ O _n The display panel driving method is characterized in that the polarity is determined.
[0010]
As described above, by storing the polarity pattern in the polarity pattern storage unit (ROM 32b), the polarity pattern can be easily changed according to the display pattern displayed on the display panel 30 without changing the hardware. be able to. Also, the circuit configuration is relatively simple. The enable signal is a signal that becomes “H” when the image signal is valid (displayed), and is a signal that takes the place of the horizontal synchronizing signal and the vertical synchronizing signal.
[0011]
In this case, as described in claim 2, a plurality of polarity patterns are stored in the polarity pattern storage unit, and only one polarity pattern is output from the polarity pattern storage unit according to the image signal RGB. The data signal O supplied to each data bus line 13 ₁ ~ O _n It is preferable to determine the polarity.
Further, as described in claim 3 and exemplified in FIG. 14, any one polarity pattern is output from a polarity pattern storage unit (ROM 62) storing a plurality of polarity patterns, and the polarity pattern storage unit (ROM 62). ) And the polarity pattern output from the polarity pattern storage unit (ROM 62) may be switched.
[0012]
Thus, when displaying an image (display pattern) that may cause flicker, the polarity pattern output from the polarity pattern storage unit (ROM 62) is automatically switched, and flicker can be prevented. .
The determination as to whether or not the polarity pattern and the image signal RGB are similar is made, for example, when the value of the image signal RGB matches the value of the polarity pattern within a unit time or every fixed number of data. This can be realized by counting the number and comparing the counted value with a certain value.
[0013]
Further, the above-described problem is described in claim 5 and, as illustrated in FIGS. 1 to 3, 6, and 7, the image signal RGB, the horizontal synchronization signal H-Sync and the vertical synchronization signal V-Sync, or The enable signal is input, and the data signal O which changes to the positive polarity and the negative polarity generated from the image signal RGB to each data bus line 13 of the display panel 40. ₁ ~ O _n In the display panel drive circuit that supplies the polarity pattern, the polarity pattern storage unit (ROM 32b) that stores the polarity pattern, and the polarity pattern that is output from the polarity pattern storage unit (ROM 32b) are stored temporarily and output as a polarity signal. Unit (shift register 41) and the image signal RGB are input, and the polarity signal P output from the temporary storage unit (shift register 41) ₁ ~ P _n The data signal O with the polarity according to ₁ ~ O _n And a data signal output unit (shift register 42, data register 43, latch circuit unit 44, level shift circuit unit 45, D / A conversion circuit unit 46, and voltage follower unit 47). Solved by the panel drive circuit.
[0014]
In the present invention, as described above, since the polarity pattern is stored in the polarity pattern storage unit (ROM 32b), the polarity pattern can be changed according to the display pattern without changing the hardware.
According to a sixth aspect of the present invention, the polarity pattern storage unit (ROM 32b) includes an odd-numbered frame data and an even-numbered frame data obtained by inverting the logic value of the odd-numbered frame data. Data of the number of bits for two frames may be stored as a set of polarity patterns. In a liquid crystal display panel, it is necessary to invert the polarity of a data signal supplied to a pixel electrode at regular intervals. As described above, even-numbered frame data is converted to data obtained by inverting the logic value of odd-numbered frame data, so that the polarity of the data signal is inverted every frame.
[0015]
6. The display panel drive circuit according to claim 5, wherein the polarity pattern storage unit stores a plurality of sets of polarity patterns.
As described in claim 7 and exemplified in FIG. 14, it is determined whether the polarity pattern output from the polarity pattern storage unit (ROM 62) is similar to the image signal RGB, and the polarity pattern storage unit (ROM 62). A pattern switching unit (control circuit 61, comparator 63, counting circuit 64, comparator 65, and threshold setting unit 66) for switching the polarity pattern output from (1) may be provided. Thus, the polarity pattern can be automatically switched according to the display pattern.
[0016]
As described in claim 8 and exemplified in FIGS. 16 and 17, the polarity pattern for one horizontal synchronization period output from the polarity pattern storage unit (ROM 72) is stored and the polarity signal A ₁ ~ A _n As a temporary storage unit (shift register circuit unit 77) that outputs the signal and the polarity signal A ₁ ~ A _n A polarity signal inversion unit (exclusive OR circuit unit 78) for inverting the polarity of the signal in synchronization with the horizontal synchronization signal H-Sync may be provided.
[0017]
In this case, the polarity pattern storage unit (ROM 72) may store a polarity pattern for one horizontal synchronization period, and the storage capacity of the polarity pattern storage unit (ROM 72) can be reduced.
In this case, as described in claim 9, it is preferable that the polarity pattern storage unit stores data of the number of bits for one horizontal synchronization period as one set, and stores a plurality of sets of polarity patterns.
[0018]
The above-described problem is shown in claim 10 and, as illustrated in FIGS. 21 and 22, a polarity pattern generation unit (logic circuit 85) capable of generating a plurality of different polarity patterns, and outputs from the polarity pattern generation unit A selection signal generation unit (polarity pattern control unit 80) that outputs a selection signal SEL for determining a polarity pattern, and the logical value of each bit of the polarity pattern output from the polarity pattern generation unit (logic circuit 85) is 1 The polarity signal P is inverted every horizontal synchronizing period and every vertical synchronizing period. ₁ ~ P _n This is solved by a display panel drive circuit having a polarity signal reversing unit (exclusive logic circuit unit 86) that outputs as follows.
[0019]
Also in this display panel drive circuit, by generating a polarity pattern corresponding to the display pattern from the polarity pattern generator, it is possible to prevent the occurrence of flicker.
The above-mentioned problem is described in claim 11 and, as shown in FIGS. 3, 6, and 7, (1) a liquid crystal display panel 40, and (2) a polarity pattern storage unit (ROM 32b) storing polarity patterns. , Storing the polarity pattern output from the polarity pattern storage unit (ROM 32b) to store the polarity signal P ₁ ~ P _n As a temporary storage unit (shift register circuit unit 41), and the image signal RGB is input, and the polarity signal P output from the temporary storage unit (shift register circuit unit 41) ₁ ~ P _n A data signal output unit (shift register 42, data register circuit unit 43, latch circuit unit 44, level shift circuit unit 45, D / A conversion) for outputting a data signal to the data bus line of the liquid crystal display panel 40 with a polarity according to A data driving circuit (polarity pattern control unit 32 and data driver 33) composed of a circuit unit 46 and a voltage follower unit 47), and (3) a horizontal synchronizing signal H-Sync on the gate bus line of the liquid crystal display panel 40. And a gate driving circuit (gate driver 34) for supplying the scanning signal SCAN at a timing synchronized with the vertical synchronizing signal V-Sync.
[0020]
As described above, since the polarity pattern is stored in the polarity pattern storage unit (ROM 32b), the polarity pattern can be changed according to the display pattern without changing the hardware. Thereby, generation | occurrence | production of flicker can be suppressed with a simple structure.
According to a twelfth aspect of the present invention, instead of the data driving circuit, a polarity pattern generation unit (logic circuit 85) capable of generating a plurality of different polarity patterns as illustrated in FIGS. A selection signal generation unit (polarity pattern control unit 80) for generating a selection signal SEL for determining a polarity pattern output from the polarity pattern generation unit (logic circuit 85), and the polarity pattern generation unit (logic circuit 85) Invert the logical value of each bit of the polarity pattern output from the polarity signal P every horizontal synchronization period and every vertical synchronization period. ₁ ~ P _n A data drive circuit (shift register) composed of a polarity signal inverting unit (exclusive logic circuit 86) that outputs a data signal and a data signal output unit that inputs an image signal and outputs a data signal with a polarity corresponding to the polarity signal 42, a data driving circuit constituted by the data register circuit unit 43, the latch circuit unit 44, the level shift circuit unit 45, the D / A conversion circuit unit 46, and the voltage follower unit 47) can be used.
[0021]
The above-mentioned problem is described in claim 13, and as shown in FIGS. 1 to 3 and 25 to 27, the image signal RGB, the horizontal synchronization signal H-sync and the vertical synchronization signal V-sync, or the enable signal. The data signal O is input to each data bus line 13 of the image display panel 40 and changes to the positive polarity and the negative polarity generated from the image signal RGB. ₁ ~ O _n The display panel is divided into a plurality of blocks, and the ratio of the flicker pattern included in at least one of the blocks is calculated, and when the data bus line exceeds a certain value, the data bus line Data signal O supplied to 13 ₁ ~ O _n The display panel driving method is characterized in that the polarity pattern for determining the polarity of the display panel is changed from the first polarity pattern to the second polarity pattern.
[0022]
In this case, for example, when the number of blocks in which the flicker pattern ratio of the plurality of blocks exceeds the predetermined value becomes a predetermined value or more, the second polarity pattern is changed.
Further, after changing from the first polarity pattern to the second polarity pattern, when the ratio of the flicker pattern included in the block over a predetermined frame period is equal to or less than the predetermined value, the first polarity pattern It is preferable to return to the polar pattern.
[0023]
In order to detect a flicker pattern existing at a block boundary, it is preferable to change the division position of the block for each frame.
The flicker pattern is detected for each image signal of a certain number of pixels adjacent in the horizontal direction, for example. For example, one of the six pixels of red (R), green (G), and blue (B) adjacent to two pixels adjacent in the horizontal direction is turned on, and the other green pixel is lit. The flicker pattern is set when the green pixel of the pixel is not lit. Further, at least one of a red pixel and a blue pixel of one of the six pixels of red (R), green (G), and blue (B) for two pixels adjacent in the horizontal direction. The flicker pattern is set when the other pixel is lit and both the red and blue pixels of the other pixel are not lit. The above example is a method of determining a flicker pattern using two pixels as one area. Generally speaking, two or more adjacent pixels are regarded as one area, and one color of R, G, and B in one area is determined. When a pixel to which one polarity data having a polarity of a positive polarity and a negative polarity is turned on and all the pixels to which the other polarity is written are not illuminated, the flicker pattern is determined.
[0024]
14. The display panel driving method according to claim 13, wherein the flicker pattern is detected among six pixels of red (R), green (G), and blue (B) for two pixels adjacent in the horizontal direction. For one color pixel, the flicker pattern may be determined when the pixel of one pixel is lit and the pixel of the other pixel is not lit.
[0025]
14. The display panel driving method according to claim 13, wherein the flicker pattern is detected from six pixels of red (R), green (G), and blue (B) for two pixels adjacent in the horizontal direction. As for the two color pixels, at least one of the two color pixels is lit in one pixel and the flicker pattern is determined in the other pixel when both the two color pixels are not lit. Also good.
[0026]
The display panel driving method according to claim 13, wherein one of the red (R), green (G), and blue (B) pixels arranged in the horizontal direction is connected to a lit pixel and a non-lit pixel. The number is counted, and the number of lit pixels and non-lit pixels in the N (N is an integer) row is compared with the number of lit pixels and non-lit pixels in the N + 1 row, and is excluded from the flicker pattern based on the result. The pattern to be detected may be detected.
[0027]
Furthermore, in the display panel driving method according to claim 13, a lit pixel and a non-lit pixel for pixels of a plurality of colors among red (R), green (G), and blue (B) pixels arranged in a horizontal direction. And the number of lit pixels and non-lit pixels in the N (N is an integer) row are compared with the number of lit pixels and non-lit pixels in the N + 1 row, and the flicker pattern is calculated based on the result. It is good also as detecting the pattern excluded from.
[0028]
14. The display panel driving method according to claim 13, wherein the image signal determination unit, the flicker determination unit, the operation range designation unit, the flicker information amount determination unit, and the drive mode selection unit are all logic circuits. It is preferable that it is comprised.
Further, the above-mentioned problem is described in claim 18 and, as shown in FIGS. 1 to 3 and 27, the image signal RGB, the horizontal synchronizing signal H-sync and the vertical synchronizing signal V-sync, or the enable signal are inputted. Then, the data signal O that changes to the positive polarity and the negative polarity generated from the image signal RGB is applied to each data bus line 13 of the display panel 40. ₁ ~ O _n In the display panel driving circuit for supplying the image signal individually, the image signal RGB is inputted to determine the lit pixel and the non-lit pixel, and the flicker pattern is based on the determination result of the image signal determination unit 103. Flicker determination means 104 for determining whether or not, an operation range specification means 105 for specifying an operation range, and a flicker pattern determined by the flicker determination means 104 within the operation range specified by the operation range specification means 105. A flicker information amount determination unit 106 that calculates the ratio of the pattern included, and the data signal O according to the determination result of the flicker information amount determination unit 106. ₁ ~ O _n Drive mode selection means 108 for outputting a signal for determining the polarity pattern of the data, and a data signal O supplied to the data bus line 13 in accordance with the output of the drive mode selection means 108 ₁ ~ O _n This is solved by a display panel drive circuit having a polarity pattern changing means 109 for changing the polarity pattern for determining the polarity of the first polarity pattern from the first polarity pattern to the second polarity pattern.
[0029]
In this case, as shown in FIGS. 28 to 33 and 44 to 49, the image signal determination means 103, the flicker determination means 104, the operation range designation means 105, the flicker information amount determination means 107 and the drive mode. Any of the selection means 108 can be configured by a logic circuit.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
(First embodiment)
(1) Structure of liquid crystal display panel
FIG. 1 is a cross-sectional view showing the structure of a liquid crystal display panel driven by the drive circuit of the first embodiment, and FIG. 2 is a plan view of the TFT substrate.
[0031]
The liquid crystal display panel 40 includes a TFT substrate 10 and a counter substrate 20 that are disposed to face each other, and a liquid crystal 30 that is sealed between the TFT substrate 10 and the counter substrate 20.
The TFT substrate 10 includes a glass substrate 11, a gate bus line 12, a data bus line 13, a pixel electrode 14, and a TFT 15 formed on the glass substrate 11. The gate bus line 12 and the data bus line 13 intersect at right angles, and are electrically insulated by an insulating film (not shown) formed therebetween. These gate bus lines 12 and data bus lines 13 are formed of a metal such as aluminum.
[0032]
Each rectangular area defined by the gate bus line 12 and the data bus line 13 is a pixel. Each pixel has a transparent pixel electrode 14 made of indium-tin oxide (hereinafter referred to as ITO). The TFT 15 is formed on the gate electrode 12a extending from the gate bus line 12, the silicon film 16 formed above the gate electrode 12a via a gate insulating film (not shown), and above the silicon film 16. It consists of a drain electrode 13a and a source electrode 13b. The drain electrode 13 a is connected to the data bus line 13, and the source electrode 13 b is connected to the pixel electrode 14. Further, a storage capacitor electrode (not shown) is formed so as to overlap a part of the pixel electrode 14.
[0033]
On these pixel electrodes 14, an alignment film 17 made of, for example, polyimide is formed. The surface of the alignment film 17 is subjected to an alignment process in order to determine the alignment direction of the liquid crystal molecules when no voltage is applied. As a typical method of alignment treatment, a rubbing method is known in which the surface of an alignment film is rubbed in one direction with a cloth roller.
[0034]
On the other hand, the counter substrate 20 includes a glass substrate 21, a color filter 22 formed on the lower surface side of the glass substrate 21, a black matrix 23, a counter electrode 24, an alignment film 25, and the like. There are three types of color filters 22, red (R), green (G), and blue (B), and one color filter 22 faces one pixel electrode 14. In the present embodiment, the color filters 22 are arranged in the order of R, G, and B in the horizontal direction. A black matrix 23 is formed between the color filters 22. The black matrix 23 is made of a metal thin film that does not transmit light, such as chromium (Cr).
[0035]
A transparent counter electrode 24 made of ITO is formed below the color filter 22 and the black matrix 23. An alignment film 25 is formed under the counter electrode 24. An alignment process is also applied to the surface of the alignment film 25.
A spherical spacer (not shown) is disposed between the TFT substrate 10 and the counter substrate 20, so that the distance between the TFT substrate 10 and the counter substrate 20 is kept constant. Further, a polarizing plate (not shown) is disposed below the TFT substrate 10 and above the counter substrate 20. These polarizing plates are arranged such that the polarization axes are orthogonal to each other.
[0036]
When a data signal is supplied to the data bus line 13 and a scanning signal is supplied to the gate bus line 12, the TFT 15 is turned on and the data signal is supplied to the pixel electrode 14. As a result, an electric field is generated between the pixel electrode 14 and the counter electrode 24. This electric field changes the orientation of the liquid crystal molecules in the liquid crystal 30 and changes the light transmittance of the pixel. A desired image can be displayed on the liquid crystal display panel 40 by controlling the voltage applied to the pixel electrode 14 for each pixel.
[0037]
(2) Configuration of drive circuit
FIG. 3 is a block diagram showing the liquid crystal display device of the first embodiment. The liquid crystal display device includes a liquid crystal display panel 40 having the structure shown in FIGS. 1 and 2, a timing controller 31, a polarity pattern control unit 32, a data driver 33, a gate driver 34, and a reference voltage generation circuit 35. Yes.
[0038]
The timing controller 31 is connected to a personal computer or other device (hereinafter simply referred to as a personal computer) 37 for outputting an image signal RGB, and the personal computer 37 receives a horizontal synchronizing signal H-Sync, a vertical synchronizing signal V-Sync, a data clock. Input DCLK and image signal RGB.
The image signal RGB is composed of three digital signals (hereinafter referred to as R, G, and B signals) of an R signal indicating red luminance, a G signal indicating green luminance, and a B signal indicating blue luminance. Normally, the number of bits of each of the R, G, and B signals is often 8 bits, but for the sake of simplicity of explanation, the R, G, and B signals are all 3-bit signals. To do. These R, G, and B signals are signals synchronized with the data clock DCLK.
[0039]
The timing controller 31 receives a horizontal synchronization signal H-Sync, a vertical synchronization signal V-Sync, and a data clock DCLK, and from these signals, a shift clock SCLK, a data start signal DSTIN, a strobe signal STB, a gate start signal GSTR, and a gate A shift clock GCLK is generated.
4 is a timing chart showing the timing of the vertical synchronizing signal V-Sync, horizontal synchronizing signal H-Sync, image signal RGB, gate start signal GSTR and gate clock GCLK. FIG. 5 shows the horizontal synchronizing signal H-Sync, data clock DCLK, 4 is a timing chart showing timings of an R signal, a G signal, a B signal, a data start signal DSTIN, a strobe signal STB, and a shift clock SCLK.
[0040]
As shown in FIGS. 4 and 5, the gate start signal GSTR is a signal synchronized with the rising edge of the vertical synchronization signal V-Sync, and the gate clock GCLK is a signal synchronized with the horizontal synchronization signal H-Sync. The data start signal DSTIN is a signal indicating the transmission start timing of the image signal RGB. Transmission of the image signal RGB is started in synchronization with the rise of the first horizontal synchronization signal H-Sync after the vertical synchronization signal V-Sync has changed from “0” to “1”. The image signal RGB is sent in synchronization with the data clock DCLK for the number of pixels (n) in the horizontal direction of the liquid crystal display panel 40 within one horizontal synchronization period. Therefore, after the transmission of data for one horizontal synchronization period is completed until the transmission of data for the next horizontal synchronization period is started, and after the transmission of data for one frame is completed, The value of the image signal RGB until the start of data transmission is invalid.
[0041]
The strobe signal STB is a signal synchronized with the horizontal synchronization signal H-Sync. The shift clock SCLK is a signal synchronized with the data clock DCLK.
The polarity pattern control unit 32 receives the horizontal synchronization signal H-Sync, the vertical synchronization signal V-Sync, and the shift clock SCLK, and outputs the polarity pattern signal POL. The data driver 33 receives the image signal RGB, the shift clock SCLK, the data start signal DSTIN, and the strobe signal STB input from the timing controller 31 and the polarity pattern signal POL from the polarity pattern control unit 32 to input the liquid crystal display panel 40. The data signal O to each data bus line 13 of ₁ ~ O _n Is output. These data signals O ₁ ~ O _n Is a signal whose polarity is inverted at a constant period.
[0042]
Further, the gate driver 34 receives the gate start signal GSTR and the gate shift clock GCLK from the timing controller 31 and supplies the scanning signal SCAN to each gate bus line 11 of the liquid crystal display panel 40 in order.
In the case of a driving circuit for a TFT type liquid crystal display panel, the data driver 33 and the gate driver 34 can be formed on the TFT substrate of the liquid crystal display panel 40.
[0043]
The reference voltage generation circuit 35 generates a reference voltage to be applied to the counter electrode 24 of the liquid crystal display panel 40. This reference voltage is the data signal O ₁ ~ O _n Is set according to the center voltage and the voltage shift amount due to the capacitance component of the pixel. The reference voltage generation circuit 35 generates predetermined voltages necessary for the operation of the timing controller 31, the polarity pattern control unit 32, the data driver 33, and the gate driver 34, and these voltages are connected to each circuit via wiring (not shown). To supply.
[0044]
In the above example, the case where the drive circuit is connected to the computer 37 has been described. However, the drive circuit of the liquid crystal display panel of the present invention can be connected to a device that outputs a video signal, such as a TV tuner. is there. In that case, a circuit for generating the R, G, B signal, the horizontal synchronizing signal H-Sync, and the vertical synchronizing signal V-Sync from the video signal is necessary, but these circuits can be used.
[0045]
(3) Polarity pattern control circuit
FIG. 6 is a block diagram showing the configuration of the polarity pattern control unit 32.
The polarity pattern control unit 32 includes a control circuit 32a and a ROM 32b that stores the polarity pattern.
The polarity pattern stored in the ROM 32b is configured by a combination of “0” and “1”. For example, when the polarity pattern is “0”, a positive (+) voltage is applied to the pixel electrode 14 and the polarity pattern is “1”. In some cases, a negative (−) voltage is applied to the pixel electrode 14. In the present embodiment, the data signal O supplied to the liquid crystal display panel 40 every frame. ₁ ~ O _n Invert the polarity. For this reason, it is necessary that “0” and “1” are exactly opposite between the polarity pattern output in the odd-numbered frame and the polarity pattern output in the even-numbered frame. The ROM 32b stores a polarity pattern for two frames, that is, a polarity pattern having a bit number twice the number of pixels of the liquid crystal display panel 40 as a set of data.
[0046]
The control circuit 32a receives the horizontal synchronization signal H-Sync, the vertical synchronization signal V-Sync, and the shift clock SCLK, and sets the address of the ROM 32b. That is, the control circuit 32a sets the initial value of the address of the ROM 32b in synchronization with the rise of the odd-numbered vertical synchronization signal V-Sync, and then increments the address in synchronization with the shift clock SCLK. As a result, the polarity pattern signal POL is output bit by bit from the ROM 32b in synchronization with the shift clock SCLK. However, if the address of the ROM 32b is incremented by the same number as the number of pixels (n) in the horizontal direction of the display panel 40 during one cycle of the horizontal synchronization signal H-Sync, the control circuit 32a temporarily stops the operation and The increment is restarted at the rising edge of the horizontal sync signal H-Sync.
[0047]
(4) Data driver configuration
FIG. 7 is a block diagram showing the configuration of the data driver 33.
The data driver 33 includes shift register circuit units 41 and 42, a data register circuit unit 43, a latch circuit unit 44, a level shift circuit unit 45, a D / A conversion circuit unit 46, and a voltage follower unit 47. It is configured.
[0048]
The shift register circuit unit 41 starts reading the polarity pattern signal POL input from the polarity pattern control unit 32 in synchronization with the horizontal synchronization signal H-Sync. Then, the inversion pattern signal POL is shifted in synchronization with the shift clock SCLK, and the n-bit polarity pattern signal POL is output in parallel. Hereinafter, the signals output in parallel from the shift register circuit 41 are referred to as polarity signals P1 to Pn.
[0049]
The data register circuit unit 43 is composed of n registers 43a. The shift register circuit unit 42 inputs the data start signal DSTIN, the data clock DCLK, and the strobe signal STB, and sets the address of the register 43 a of the data register circuit 43. That is, when the data register circuit 43 receives the data start signal DATIN, the data register circuit 43 sets the head address of the register 43a and increments the address in synchronization with the data clock DCLK. The data register circuit 43 receives the image signal RGB and stores the R signal, G signal, or B signal in the register 43 a at the address designated by the shift register circuit unit 42.
[0050]
The latch circuit unit 44 includes n latch circuits 44a. Each latch circuit 44a latches the output of the data register circuit unit 43 and the output of the shift register circuit unit 41 in synchronization with the strobe signal STB. At this time, each latch circuit 44a adds the polarity signals P1 to Pn to the most significant bit of the 3-bit R signal, G signal, or B signal to form a 4-bit signal.
[0051]
The level shift circuit unit 45 converts the level of the signal output from the latch circuit unit 44. In the present embodiment, the level shift circuit unit 45 converts a signal having a peak value of 3.3V output from the latch circuit unit 44 into a signal having a peak value of 12V and outputs the signal to the D / A conversion circuit unit 46. .
The D / A conversion circuit unit 46 includes n D / A converters 46a. These D / A converters 46a input 4-bit R signal, G signal, and B signal to which polarity signals P1 to Pn are added, and have positive (+) or negative (-) analog data. Signal O ₁ ~ O _n Is output. The voltage follower 47 is composed of n voltage followers 47a. These voltage followers 47a are connected to the data signal O output from the D / A conversion circuit unit 46. ₁ ~ O _n Are supplied to each data bus line 13 of the liquid crystal display panel 40 in synchronization with the strobe signal STB.
[0052]
FIG. 8 is a circuit diagram showing the configuration of the D / A converter 46a in the D / A conversion circuit section 46. As shown in FIG.
The D / A converter 46 a includes a decoder 51, 17 resistance elements 52, 16 voltage followers 53, and 16 switch elements 54. The resistance element 52 is connected in series between the high potential side power supply line (+ 12V) and the low potential side power supply line (0V). An input of a voltage follower 53 is connected to a connection point (node) of each resistance element 52. The outputs of these voltage followers 53 are connected to one end side of each switch 54. The other end side of each switch 54 is connected to the output terminal 55.
[0053]
Each switch 54 is turned on when “1” is given from the decoder 51 and turned off when “0” is given. The decoder 51 inputs a 4-bit signal obtained by adding a 1-bit polarity signal P to a 3-bit R signal, G signal, or B signal, and outputs a 16-bit signal.
FIG. 9 is a diagram showing the relationship between the input and the output of the decoder 51. As shown in FIG. 9, in the 16-bit signal output from the decoder 51, one of the bits is “1” and the other bits are “0”. The voltage when the input signal is “0000” is the center voltage (V 0), and a voltage corresponding to the center voltage (V 0) is applied to the counter electrode 24 as a reference voltage.
[0054]
A signal output from the output terminal 55 (data signal O ₁ ~ O _n ) Is higher than the reference voltage (V1 to V7), the data signal is positive (+), and lower than the reference voltage (-V1 to -V7) is negative (-). That is, when the most significant bit (polarity signal) input to the decoder 51 is “0”, the data signal O output from the voltage follower unit 47. ₁ ~ O _n Is positive, and is negative when the most significant bit is “1”.
[0055]
(5) Relationship between applied voltage and transmittance and polarity pattern
FIG. 10 is a diagram showing the relationship (voltage-transmittance characteristics) with the voltage applied between the pixel electrode 14 and the counter electrode 24 on the horizontal axis and the light transmittance on the vertical axis. As shown in FIG. 10, when the applied voltage is low and when the applied voltage is high, the variation in transmittance is small even if the voltage changes slightly. However, when the applied voltage is medium, the transmittance changes greatly due to slight fluctuations in the applied voltage. As described above, an AC voltage is applied to the pixel electrode. Therefore, if the applied voltage at the positive polarity and the applied voltage at the negative polarity are not symmetric when displaying halftones, the luminance varies with the period of the AC voltage and flicker occurs. To do.
[0056]
In FIG. 11A, the polarity of all the pixel electrodes 14 of the liquid crystal display panel 40 is the same, and the polarity pattern is reversed every frame. In this case, for example, flicker becomes noticeable when gray is displayed.
Further, in FIG. 11B, the polarity of each pixel electrode 14 in the odd-numbered rows is the same, the polarity of each pixel electrode 14 in the even-numbered rows is reversed, and the polarity pattern is reversed every frame. . In this case, for example, flicker becomes prominent when gray and black horizontal stripes are displayed.
[0057]
In FIG. 11C, the polarity of each pixel electrode 14 in the odd-numbered column is the same, the polarity of each pixel electrode 14 in the even-numbered column is reversed, and the polarity pattern is reversed every frame. In this case, for example, flicker becomes conspicuous when vertical stripes of green and black of intermediate gradation (darker) are displayed.
In FIG. 11D, the polarity of the pixel electrodes 14 adjacent to each other in the horizontal direction and the vertical direction is made different so that the polarity pattern is inverted every frame. In this case, flicker becomes conspicuous in a mosaic display for each of green and black dots of intermediate gradation (darker).
[0058]
Conventionally, in the above-described three types of polarity patterns (FIGS. 11B to 11D) that are generally performed, there is always a display pattern in which flicker becomes conspicuous no matter how the polarity pattern is changed. . The above-described display patterns, that is, horizontal stripes, vertical stripes, or mosaic displays are frequently used in the display of a normal personal computer. It is not preferable that the flicker becomes conspicuous in such a frequently used display pattern.
[0059]
In the present embodiment, the polarity pattern is a polarity pattern that generates very little flicker with respect to the display pattern that is normally used. For example, as shown in FIG. 12, the polarity of the pixel electrodes 14 arranged in the horizontal direction is inverted every two bits, and the polarity of the pixel electrodes 14 arranged in the vertical direction is inverted every bit. Further, the polarities of these pixel electrodes 14 are inverted every frame. In this case, the flicker appears prominently when the intermediate luminance display pixels and the low luminance display pixels are alternately arranged in units of 2 bits as shown in FIG. 13A. For example, FIG. This is when displaying a mosaic pattern composed of dark yellow, dark light blue, dark blue, and dark red as shown in B). In a personal computer, since the probability of displaying such a mosaic pattern is small, flicker does not appear remarkably in normal use by setting a polarity pattern as shown in FIG.
[0060]
(6) Operation
Hereinafter, the operation of the drive circuit of the liquid crystal display panel of the present embodiment will be described.
As shown in FIG. 3, the timing controller 31 receives a horizontal synchronization signal H-Sync, a vertical synchronization signal V-Sync, a data clock DCLK, and an image signal RGB from the personal computer 37, and shifts SCLK and data from these signals. A start signal GCLK, a strobe signal STB, a gate start signal GSTR, and a gate shift clock GCLK are generated.
[0061]
The control circuit 32a of the polarity pattern control unit 32 shown in FIG. 6 starts reading the polarity pattern from the ROM 32b in synchronization with the vertical synchronization signal V-Sync and the horizontal synchronization signal H-Sync. That is, after the vertical synchronization signal V-Sync changes from “0” to “1”, the control circuit 32a designates the leading address of the ROM 32b at the first rising edge of the horizontal synchronization signal H-Sync, and then shift clock SCLK. The address is incremented in synchronization with. As a result, the polarity pattern signal POL is output bit by bit from the ROM 32b in synchronization with the shift clock SCLK. When the polarity pattern signal POL corresponding to the number of pixels in the horizontal direction (n) is output from the ROM 32b, the control circuit 32a temporarily stops reading the polarity pattern signal POL until the next rising edge of the horizontal synchronization signal H-Sync. .
[0062]
In this embodiment, the polarity of the pixel electrode is inverted every frame. For this reason, the ROM 32b stores the polarity pattern of the number of bits for two frames, and “1” and “0” are exactly opposite between the odd-numbered frame polarity pattern and the even-numbered frame polarity pattern. It has become. Then, the control circuit 32a returns the read destination of the ROM 32b to the top address every two vertical synchronization periods. Further, the polarity pattern signal POL for one frame may be stored in the ROM 32b, and the output of the ROM 32b may be inverted every frame. In this case, a changeover switch for switching the output destination of the ROM 32b every vertical synchronization period and an inverter for inverting the signal output from the ROM 32b are required.
[0063]
The shift register circuit section 41 of the data driver 33 shown in FIG. 7 starts reading the polarity pattern signal POL in synchronization with the horizontal synchronization signal H-Sync, and the polarity pattern signal POL is bit by bit in synchronization with the shift clock SCLK. shift. When the polarity pattern signal POL is shifted by the number of horizontal pixels (n), the shift operation is stopped and the polarity signals P1 to Pn are output.
[0064]
On the other hand, the shift register circuit unit 42 receives the data start signal DSTIN, the data clock DCLK, and the strobe signal STB from the timing controller 31, and starts the address setting of the data register circuit unit 43. That is, the shift register circuit unit 42 sets the initial address of the data register circuit unit 43 when the data start signal DSTIN changes from “0” to “1”. Then, the address is incremented in synchronization with the data clock DCLK. Thereby, the R signal, the G signal, or the B signal is sequentially written in each register 43 a of the data register circuit unit 43. That is, the first R signal (D1), G signal (D2), and B signal (D3) are written to the first to third registers 43a of the data register circuit 43 by the first data clock DCLK, and the second data clock DCLK. The second R signal (D4), G signal (D5) and B signal (D6) are written to the fourth to sixth registers by the data clock DCLK. In this way, the R signal, G signal, and B signal for one horizontal synchronization period are written into the data register circuit unit 43.
[0065]
Each latch circuit 44a of the latch circuit unit 44 receives each 1-bit polarity signal P1 to Pn output from the shift register circuit unit 41 in response to each 3-bit R, G, B signal output from the data register circuit unit 43. To 4-bit data and output to the level shift circuit 45 in synchronization with the strobe signal STB. The level shift circuit unit 45 converts the voltage level of each 4-bit signal and outputs it.
[0066]
The D / A conversion circuit unit 46 performs D / A conversion on each 4-bit signal output from the level shift circuit unit 45 to generate an analog data signal O ₁ ~ O _n Is output. In this case, according to FIG. 9, a positive signal is output when the most significant bit of the decoder input is “0”, and a negative signal is output when it is “1”. The voltage follower 47 receives the data signal O at a timing synchronized with the strobe signal STB. ₁ ~ O _n Is output to each data bus line 13 of the liquid crystal display panel 40.
[0067]
On the other hand, when the gate driver 34 receives the gate start signal GSTR from the timing controller 31, the gate driver 34 scans one by one from the highest gate bus line 12 to the lowest gate bus line 12 in synchronization with the gate clock GCLK. Supply signal SCAN. As a result, the TFT 15 connected to the gate bus line 12 to which the scanning signal SCAN is applied is turned on, and the data signal O output from the data driver 33 is turned on. ₁ ~ O _n Is supplied to the pixel electrode 14. An electric field is generated between the pixel electrode 14 and the counter electrode 24, and the arrangement of the liquid crystal molecules is changed by the electric field, so that the light transmittance of each pixel changes according to the applied voltage. In this case, the polarity of the signal applied to each pixel electrode 14 is determined by the polarity pattern stored in the ROM 32b, and the polarity is inverted every frame.
[0068]
(7) Effects of the first embodiment
In the first embodiment, since the polarity of the signal supplied to each pixel electrode is determined by the polarity pattern stored in the ROM 32b, flicker is generated with a simple circuit configuration without performing complicated processing of the image signal. It can be a staggered polar pattern. For example, when applied to a drive circuit of a liquid crystal display panel for a computer, flicker can be significantly reduced in normal use by setting a polarity pattern as shown in FIG. In the present embodiment, the driver circuit (data driver 33 and gate driver 34) can be applied to a so-called single-sided liquid crystal display device in which the driver circuit (data driver 33 and gate driver 34) is arranged only on one side of the liquid crystal display panel 40.
[0069]
(Second Embodiment)
The drive circuit for the liquid crystal display panel according to the second embodiment of the present invention will be described below. This embodiment is different from the first embodiment in that the configuration of the polarity pattern control unit is different, and other configurations are the same as those in the first embodiment. Omitted.
[0070]
FIG. 14 is a block diagram showing the configuration of the polarity pattern control unit 60 of the drive circuit of the liquid crystal display panel of the present embodiment. The polarity pattern control unit 60 includes a control circuit 61, a ROM 62, comparators 63 and 65, a counting circuit 64, and a threshold setting unit 66.
The ROM 62 stores two sets of polarity patterns. Each polarity pattern has the number of bits for two frames, and is set so that the polarity is inverted every frame. The control circuit 63 selects either one of the polarity patterns, sets the initial address of the ROM 62, and increments the address in synchronization with the shift clock SCLK. As a result, one set of polarity patterns is read bit by bit from the ROM 32 and output as the polarity pattern signal POL.
[0071]
The comparator 63 compares the polarity pattern signal POL read from the ROM 62 with the image signal RGB output from the timing controller 31. For example, when the most significant bit of the image signal RGB matches the polarity pattern signal POL, “1” is output in synchronization with the shift clock SCLK. The counting circuit 64 monitors the output of the comparator 63 and counts the number of times that the output of the comparator 63 becomes “1” within a unit time or for every fixed number of data (each number of unit data). The comparator 65 sets the selection signal SEL to “1” when the count value output from the counting circuit 64 exceeds the value set in the threshold setting unit 66, and sets it to “0” when it does not exceed.
[0072]
When the selection signal SEL is “0”, the control circuit 61 continues to read the currently read polarity pattern. When the selection signal SEL is “1”, the control circuit 61 adds an offset to the address of the ROM 62 to obtain another polarity. Start reading the pattern.
As the first polarity pattern, for example, as shown in FIG. 12, a pattern having different polarities by two bits is stored, and as the second polarity pattern, two consecutive bits of consecutive three bits of data have the same logical value, For example, as shown in FIG. 15A, the other one bit has a reverse logical value. For example, as shown in FIG. 15A, a set of six pixel electrodes 14 that are continuous in the horizontal direction is set as one set. A polarity pattern of + −− is stored in the ROM 62. In this case, the polarity pattern signal POL shown in FIG. 15B is output from the ROM 62 in synchronization with the shift clock SCLK.
[0073]
In the present embodiment, as described above, two sets of polarity patterns are stored in the ROM 62, and are output from the ROM 62 by the comparator 63, the counting circuit 64, the comparator 65, and the threshold value setting unit 66. It is determined whether or not the polarity pattern signal POL and the image signal RGB are similar. When it is determined that the two are similar, flicker may occur, so the polarity pattern read from the ROM 62 is switched. Thus, the polarity pattern is automatically switched according to the image to be displayed, and flicker can be prevented more reliably. Further, in the present embodiment, a liquid crystal display device that switches a polarity pattern according to an image signal with a simple circuit configuration is realized.
[0074]
(Third embodiment)
The drive circuit for the liquid crystal display panel according to the third embodiment of the present invention will be described below. This embodiment is different from the first embodiment in that the configuration of the polarity pattern control unit and the data driver is different, and the other configurations are the same as those in the first embodiment, so that the overlapping parts The illustration of is omitted.
[0075]
(1) Configuration of polarity pattern control unit
FIG. 16 is a block diagram showing the configuration of the polarity pattern control unit 70 of the drive circuit of the liquid crystal display panel of the present embodiment.
The polarity pattern control unit 70 includes a control circuit 71, a ROM 72, D-flip flop circuits 73 and 74, and an exclusive OR circuit (XOR) 75. The ROM 72 stores a polarity pattern in which data corresponding to the number of pixels (n) in the horizontal direction of the liquid crystal display panel 40 is set as one set.
[0076]
The control circuit 71 receives the horizontal synchronization signal H-Sync, the vertical synchronization signal V-Sync, and the shift clock SCLK, sets the address of the ROM 72, and “1” only for the first horizontal synchronization period after the power is turned on. Then, the write signal LOAD that becomes “0” is generated. From the ROM 72, the polarity pattern signal POL1 is output bit by bit in synchronization with the shift clock SCLK.
[0077]
The D-flip flop 73 inputs the horizontal synchronizing signal H-Sync to the clock terminal CLK, and the output of the inverted output terminal * Q (* indicates an inverted signal. The same applies hereinafter) is fed back to the input terminal D. The vertical synchronizing signal V-Sync is input to the clock terminal CLK of the D-flip flop circuit 74. The output of the inverting output terminal * Q of the D flip-flop circuit 74 is fed back to the input terminal D. The signals output from the inverting output terminals * Q of the D-flip flop circuits 73 and 74 are input to the exclusive OR circuit 75, and the exclusive OR circuit 75 calculates the exclusive OR of the two input signals. Output as inverted signal POL2.
[0078]
The inverted signal POL2 output from the exclusive OR circuit 75 is inverted every cycle of the horizontal synchronization signal H-Sync and inverted every cycle of the vertical synchronization signal V-Sync.
(2) Data driver configuration
FIG. 17 is a block diagram showing the configuration of the data driver of the drive circuit of the liquid crystal display panel of the present embodiment. However, the data driver 79 of the driving circuit of the liquid crystal display panel according to the present embodiment is different from the data driver shown in FIG. 7 in that the circuits that output the polarity signals P1 to Pn are different. Since the configuration up to the voltage follower unit 47 is the same, the illustration of the portion overlapping with FIG. 7 in FIG. 17 is omitted.
[0079]
The AND circuit 76 transmits the shift clock SCLK to the shift register circuit unit 77 only when the write signal LOAD is “1”.
The shift register circuit unit 77 shifts the polarity pattern signal POL1 input from the polarity pattern control unit 70 in synchronization with the shift clock SCLK, and outputs the polarity pattern signal POL1 for one horizontal synchronization period in parallel. Hereinafter, signals output in parallel from the shift register circuit unit 77 are referred to as polarity signals A1 to An.
[0080]
The exclusive OR circuit unit 78 is composed of n exclusive OR circuits 78a. Each exclusive OR circuit 78a outputs the exclusive OR of the polarity signals A1 to An and the inverted signal POL2 as the polarity signals P1 to Pn. That is, when the inverted signal POL2 is "1", the exclusive OR circuit 78a outputs the polarity signals A1 to An output from the shift register circuit unit 77 as the polarity signals P1 to Pn, and the inverted signal POL2 is "0". "", Signals obtained by inverting the polarity signals A1 to An are output as the polarity signals P1 to Pn.
[0081]
(3) Operation
Hereinafter, the operation of the liquid crystal display panel driving circuit of the present embodiment will be described.
The control circuit 71 of the polarity pattern control unit 70 shown in FIG. 16 sets the write signal LOAD to “1” in synchronization with the rise of the first horizontal synchronization signal H-Sync after turning on the power. The control circuit 71 sets an initial address of the ROM 72 in synchronization with the horizontal synchronization signal H-Sync, and increments the address in synchronization with the shift clock SCLK. As a result, the polarity pattern signal POL1 is output from the ROM 72 bit by bit in synchronization with the shift clock SCLK.
[0082]
On the other hand, the exclusive OR circuit 75 outputs an inverted signal POL2 whose logic value is inverted every horizontal synchronization period and every vertical synchronization period.
The AND circuit 76 of the data driver 79 shown in FIG. 17 transmits the shift clock SCLK to the shift register circuit unit 77 while the write signal LOAD is “1”. The shift register circuit 77 shifts the polarity pattern signal POL1 in synchronization with the shift clock SCLK input from the AND circuit 75 after the horizontal synchronization signal H-Sync changes from “0” to “1”, and n bits When the polarity pattern signal POL1 is shifted, the n-bit signals are output in parallel as the polarity signals A1 to An. Each exclusive OR circuit 77a of the exclusive OR circuit unit 77 outputs the polarity signals A1 to An as the polarity signals P1 to Pn while the inverted signal POL2 is "1", and the inverted signal POL2 is "0". During the period, signals obtained by inverting the polarity signals A1 to An are output as the polarity signals P1 to Pn.
[0083]
18 is a timing chart showing the timing of the write signal LOAD, the shift clock SCLK and the polarity pattern signal POL1, FIG. 19 is a diagram showing the relationship between the inverted signal POL2 and the polarity pattern, and FIG. 20 is each pixel of the liquid crystal display panel. It is a figure which shows the voltage (polarity) applied to an electrode.
As shown in FIGS. 18 to 20, during the period when the write signal LOAD is “1”, the polarity pattern signal POL1 is input to the shift register circuit unit 77 in synchronization with the shift clock SCLK. Thus, the n-bit polarity pattern signal POL1 is stored in the shift register circuit unit 77. Thereafter, when the first horizontal synchronization period ends, the write signal LOAD becomes “0”, and the shift clock SCLK is not input to the shift register circuit unit 77. Therefore, the shift register circuit unit 77 holds the polarity pattern signal POL1 input in the first one horizontal synchronization period thereafter.
[0084]
On the other hand, the inverted signal POL2 output from the exclusive OR circuit 75 is inverted every horizontal synchronization period. Therefore, as shown in FIG. 19, the polarity signals P1 to Pn (shown from P01 to P12 in FIG. 19) output from the exclusive OR circuit section 78 are inverted every horizontal synchronization period. Therefore, as shown in FIG. 20, the polarities of the pixel electrodes adjacent in the vertical direction are different from each other.
[0085]
Further, the inverted signal POL2 output from the exclusive OR circuit 75 is inverted every vertical synchronization period. As a result, the polarity of each pixel electrode is inverted every frame.
(4) Effects of the third embodiment
In this embodiment, the polarity pattern for one horizontal synchronization period only needs to be stored in the ROM 72, so that the storage capacity of the ROM 72 can be reduced.
[0086]
Also in this embodiment, as in the second embodiment, a plurality of sets of polarity patterns are stored in the ROM 72, and the data signal TADA and the polarity pattern signal POL1 are compared by a comparator. Similarity may be evaluated, and the polarity pattern signal read from the ROM 72 may be switched when there is a risk of flickering.
(Fourth embodiment)
Hereinafter, a driving circuit for a liquid crystal display panel according to a fourth embodiment of the present invention will be described. This embodiment is different from the first embodiment in that the configuration of the polarity pattern control unit and the data driver is different, and the other configurations are the same as those in the first embodiment, so that the overlapping parts The illustration of is omitted.
[0087]
(1) Configuration of polarity pattern control unit
FIG. 21 is a block diagram showing the configuration of the polarity pattern control unit of the drive circuit of the liquid crystal display panel of the present embodiment.
The polarity pattern control unit 80 includes D-flip flop circuits 81 and 82, an exclusive OR circuit 83, and a changeover switch 84. The D flip-flop 81 inputs the horizontal synchronizing signal H-Sync to the clock terminal CLK, and the output of the inverted output terminal * Q is fed back to the input terminal D. The vertical synchronization signal V-Sync is input to the clock terminal CLK of the D flip-flop circuit 82. The output of the inverting output terminal * Q of the D flip-flop circuit 82 is fed back to the input terminal D. The signals output from the inverting output terminals * Q of the D flip-flop circuits 81 and 82 are input to the exclusive logic circuit 83. The exclusive OR circuit 83 outputs an exclusive OR of two input signals as an inverted signal POL2. The inversion signal POL2 output from the exclusive OR circuit 83 is inverted every cycle of the horizontal synchronization signal H-Sync and inverted every cycle of the vertical synchronization signal V-Sync. The changeover switch 84 is connected to either the high potential side wiring or the low potential side wiring, and outputs “1” or “0”.
[0088]
(2) Data driver configuration
FIG. 22 is a block diagram showing the configuration of the data driver of the liquid crystal display panel of the present embodiment. However, the data driver 89 of the driving circuit of the liquid crystal display panel of the present embodiment is different from the data driver shown in FIG. 7 in that the circuits that output the polarity signals P1 to Pn are different. Since the configuration up to the voltage follower unit 47 is the same, the illustration of the portion overlapping with FIG. 7 in FIG. 22 is omitted.
[0089]
The data driver 89 includes n logic circuits 85 and an exclusive logic circuit unit 86. As shown in FIG. 23, in each logic circuit 85, when the selection signal SEL input to the input terminal C is "0", the input of the input terminal A is output to the output terminal Q, and the selection signal SEL is "1". In this case, the input of the input terminal B is output to the output terminal Q.
In this embodiment, as shown in FIG. 22, the 4m−3 (where m = 1, 2,...) Logic circuit 85 is connected to a line whose input terminals A and B are both “1”. Has been. In the 4m-2nd logic circuit 85, the terminal A is connected to the “0” line, and the terminal B is connected to the “1” line. In the 4m-1st logic circuit 85, the terminal A is connected to the “1” line, and the terminal B is connected to the “0” line. In the 4m-th logic circuit 85, the terminals A and B are both connected to the “0” line.
[0090]
The exclusive OR circuit unit 86 is composed of n exclusive logic circuits 86a. An inverted signal POL2 is input to one input terminal of each exclusive logic circuit 86a, and the other input terminal is connected to the output terminal Q of the logic circuit 85.
FIG. 24A shows a polarity pattern when the selection signal SEL is “0”, and FIG. 24B shows a polarity pattern when the selection signal SEL is “1”. When the selection signal SEL is “0”, the polarities of the pixel electrodes 14 adjacent in the horizontal direction and the vertical direction are reversed. When the selection signal SEL is “1”, the polarity of the pixel electrodes 14 arranged in the horizontal direction is inverted every two pixels, and the polarity of the pixel electrodes arranged in the vertical direction is inverted every pixel.
[0091]
(3) Operation
For example, the selector switch 84 is switched to set the selection signal SEL to “0”. Then, the inverted signal shown in FIG. 24A is input from the logic circuit 85 to the exclusive OR circuit unit 86 in parallel. The exclusive OR circuit unit 86 outputs the logical sum of the signal input from the logic circuit 85 and the inverted signal POL2 as the polarity signals P1 to Pn. Since the inversion signal POL2 is inverted every horizontal synchronization period, the polarities of the pixel electrodes of the liquid crystal display panel 40 are as shown in FIG. Further, since the inversion signal POL2 is inverted every horizontal synchronization period, the polarity of each pixel electrode is inverted every frame.
[0092]
By switching the changeover switch 84 and setting the selection signal SEL to “1”, the polarity pattern input to the exclusive OR circuit 86 changes, and the polarity of each pixel electrode of the liquid crystal display panel 40 is as shown in FIG. As shown.
(4) Effects of the fourth embodiment
In the present embodiment, the polarity pattern can be changed by the selection signal SEL. Further, in the present embodiment, unlike the first to third embodiments, a ROM for storing a polarity pattern is not necessary.
[0093]
(Fifth embodiment)
FIG. 25 is a diagram showing an outline of the fifth embodiment. In the present embodiment, the display range is divided into rectangular blocks of horizontal 64 × 3 (R, G, B) pixels and vertical 128 pixels, and a pattern in which flicker occurs in one block (hereinafter referred to as a flicker pattern). Is determined for each minimum transfer unit, and the polarity pattern is switched when a certain number or more of flicker patterns are contained in one block (25% in one block in this example). In the following example, three pixels of R, G, and B arranged in the horizontal direction are used as one display unit, and this display unit is expressed as a pixel. The minimum transfer unit is data of 2 pixels (6 pixels).
[0094]
In the present embodiment, as shown in FIG. 26A in the initial state, a polarity pattern in which the positive polarity and the negative polarity alternately alternate in the vertical direction and the horizontal direction (referred to as a first polarity pattern) is displayed. When it is determined that flicker occurs in one polarity pattern, as shown in FIG. 26B, a polarity pattern in which the polarity alternates every pixel in the horizontal direction and every two pixels in the vertical direction (referred to as a second polarity pattern). ) Is realized.
[0095]
(1) Configuration of drive circuit
FIG. 27 is a block diagram showing the configuration of the drive circuit of the liquid crystal display panel according to the fifth embodiment of the present invention.
The drive circuit of the liquid crystal display panel according to the present embodiment includes a timing controller 101, a drive mode determination unit 102, a data driver 109, a gate driver (not shown), and a reference voltage generation circuit (not shown). The drive mode determination unit 102 includes a display data conversion unit 103, a flicker determination unit 104, an operation range specification unit 105, a flicker information storage unit 106, a flicker information amount determination unit 107, and a drive mode selection unit 108. Since the configurations of the timing controller 101, the gate driver, and the reference voltage generation circuit are basically the same as those in the first embodiment, description thereof is omitted here. In the following description, it is assumed that the R, G, B signals output from the timing controller 101 are all 6-bit signals.
[0096]
(2) Circuit of drive mode determination unit
28 to 33 illustrate the display data conversion unit 103, flicker determination unit 104, operation range specification unit 105, flicker information storage unit 106, flicker information amount determination unit 107, and drive mode selection unit 108 that constitute the drive mode determination unit 102. It is a circuit diagram.
As shown in FIG. 28, the display data conversion unit 103 includes six 4-input OR gates 111a to 111f. Each of the OR gates 111a to 111c inputs an R / G / B signal of an odd-numbered pixel, and each of the OR gates 111d to 111f inputs an R / G / B signal of an even-numbered pixel to binarize the input signal. Output the signal.
[0097]
That is, the upper 4 bits (RO2 to RO5) of the R signal of the odd-numbered pixel are input to the OR gate 111a. If at least one of these bits RO2 to RO5 is "1", the output signal DRO Is set to "1", and when all of the bits RO2 to RO5 are "0", the output signal DRO is set to "0". When the signal DRO is “1”, it indicates that the pixel is lit, and when it is “0”, it indicates that the pixel is not lit. The operation of the OR gates 111b and 111c is based on this, and the upper 4 bits GO2 to GO5 and BO2 to BO5 of the G signal or B signal of the odd-numbered pixels are inputted, and at least one of these 4 bits is “ If it is “1”, the output signals DGO and DBO are set to “1”, and if all the input 4 bits are “0”, the output signals DGO and DBO are set to “0”.
[0098]
Similarly, the OR gates 111d, 111e, and 111f receive the upper 4 bits of the R, G, and B data of the even-numbered pixels, respectively, and input 4 bits (RE2 to RE5, GE2 to GE5, BE2 to BE5). ), The output signals DRE, DGE, DBE are set to “1” if at least one bit is “1”, and the output signals DRE, DGE, DBE are set if all the four input bits are “0”. Set to “0”.
[0099]
As shown in FIG. 29, the flicker determination unit 104 includes four adders (adders) 112a to 112d, two NOR gates 113a and 113d, two OR gates 113b and 113c, and two AND gates 114a and 114b. It is comprised by. The flicker determination unit 104 determines whether or not the data for two pixels (six pixels) adjacent in the horizontal direction is a flicker pattern.
[0100]
That is, the adder 112a receives the signals DRO, DBO, and DGE output from the display data conversion unit 103, and outputs a signal obtained by adding these signals (2-bit signal). The adder 112b receives the signals DGO, DRE and DBE output from the display data converter 113, and outputs a signal (2-bit signal) obtained by adding these signals. The NOR gate 113a outputs “0” when at least one bit of the 2-bit signal output from the adder 112a is “1”, and outputs “1” when both are “0”. The OR gate 113b outputs “1” when at least one of the 2-bit signals output from the adder 112b is “1”, and outputs “0” when both are “0”. The AND gate 114a sets the output signal FLDEL to "1" when both the outputs of the NOR gate 113a and the OR gate 113b are "1", and sets the output signal FLDEL to "0" when at least one of them is "0". . When the output signal FLDEL of the AND gate 114a is “1”, the data arrangement is as shown in FIG. 34A, which indicates an even flicker pattern in which flicker occurs in even numbered pixels. In FIG. 34, at least one of the pixels indicated by X in the drawing is “1”.
[0101]
The adder 112c receives the signals DRO, DBO, and DGE output from the display data conversion unit 103, and outputs a signal (2-bit signal) obtained by adding these signals. The adder 112d receives the signals DGO, DRE, and DBE output from the display data conversion unit 103, and outputs a signal obtained by adding these signals (2-bit signal). The OR gate 113c outputs “1” when at least one of the 2-bit signals output from the adder 112c is “1”, and outputs “0” when both are “0”. The NOR gate 113d outputs “0” when at least one bit of the 2-bit signal output from the adder 112d is “1”, and outputs “1” when both are “0”. . The AND gate 114b sets the output signal FLDOL to "1" when both the outputs of the OR gate 113c and the NOR gate 113d are "1", and sets the output signal FLDOL to "0" when at least one of them is "0". . When the output signal FLDOL of the AND gate 114b is “1”, the data arrangement is as shown in FIG. 34B, which indicates an odd flicker pattern in which flicker occurs in odd pixels.
[0102]
As shown in FIG. 30, the operation range specifying unit 105 includes a counter 115, an OR gate 116, a counter 117, and RS latch circuits 118a to 118h (however, illustration of the RS latch circuits 118c to 118g is omitted). And a selector 119. The operation range specifying unit 105 is a part that defines a block (also referred to as an operation range) for checking a flicker pattern occurrence rate (see FIG. 25).
[0103]
The counter 115 counts the pulses of the horizontal synchronization signal H-sync and is cleared by the vertical synchronization signal V-sync. When the count value reaches 128, 256, 384, 512, 640 or 768, any one of the output signals 128L, 256L,. The OR gate 116 sets the output signal CONTCLR to “H” when any one of the output signals 128L, 256L,..., 768L of the counter 115 becomes “H”. As a result, a signal CONTCLR that becomes “H” every 128 lines is obtained.
[0104]
The counter 117 is cleared by the horizontal synchronization signal H-sync, and then counts the data clock DCLK. When the count value is 0 (when the counter 117 is cleared) or when the 64th, 128th, 192th, 320th, 384th, 448th and 512th data clocks DCLK are counted, the corresponding output signal 0D, 64D, ..., 512D becomes "H".
[0105]
The latch circuit 118a is set by the output signal 0D of the counter 117 and reset by the signal 64D. While the latch circuit 118a is set, the output signal 1 / 8H is “H”. The latch circuit 118b is set by the output signal 64D of the counter 117 and reset by the signal 128D. While the latch circuit 118b is set, the output signal 2 / 8H is “H”. The operations of the other latch circuits 118c to 118h also conform to this.
[0106]
Each time the vertical synchronization signal V-sync is input, the selector 119 sequentially selects any one of the signals output from the latch circuits 118a to 118h, and outputs a signal DE that defines the operating range. In this way, the selector 119 outputs a signal DE that becomes “H” only while a predetermined block is selected.
As shown in FIG. 31, the flicker information storage unit 106 includes an AND gate 120, two 64-stage shift registers 121a and 121b, AND gates 122a and 122b, and an OR gate 123. The flicker information storage unit 106 detects a flicker pattern existing in the vertical direction.
[0107]
That is, the AND gate 120 receives the data clock DCLK and outputs it as the clock PCLK only when the signal DE defining the operating range is “H”. The 64-stage shift register 121a receives the even flicker pattern signal FLDEL output from the flicker determination unit 104 at a timing synchronized with the clock PCLK and sequentially shifts it. Then, the value of the final stage register is output as the signal FLDEF. The 64-stage shift register 121b receives the odd-number flicker pattern signal FLDOL output from the flicker determination unit 104 at a timing synchronized with the clock PCLK, and sequentially shifts it. Then, the value of the final stage register is output as a signal FLDOF.
[0108]
The AND gate 122a outputs “H” when both the even flicker pattern FLDEF and the output signal FLDEL of the shift register 121a are “H”. The AND gate 122b outputs “H” when both the odd flicker pattern signal FLDOF and the output signal FLDOF of the shift register 121b are “H”. The OR gate 123 sets the output signal FLSED to “H” when the output of at least one of the AND gate 122a and the AND gate 122b is “H”. That is, the flicker information storage unit 106 sets the output signal FLSED to “H” when the pixels arranged in the vertical direction have a flicker pattern.
[0109]
The flicker information amount determination unit 107 includes a counter 124 and an RS latch circuit 125 as shown in FIG. Then, it is determined at what rate the flicker pattern exists within the range defined by the operation range designation unit 105.
That is, the counter 124 is cleared when the output signal CONTCLR of the OR gate 116 of the operation range specifying unit 105 becomes “H”, and flickers at a timing synchronized with the clock PCLK output from the AND gate 120 of the flicker information storage unit 106. The value of the output signal FLSED of the OR gate 123 of the information storage unit 106 is taken in and the count number is increased. When the count number is 6144 or more, the output of the counter 124 becomes “H”. When the counter 124 exceeds the operating range in the vertical direction, the counter 124 is cleared by the output CNTCLR of the OR gate 116 of the operating range specifying unit 105. The RS latch circuit 125 is set by the output of the counter 124 and is reset by the vertical synchronization signal V-sync. When the output signal FLJD of the RS latch circuit 125 is “H”, this indicates that there are 6144 flicker patterns in the operating range (64 × 3 × 128 pixels).
[0110]
As shown in FIG. 33, the drive mode selection unit 108 includes an AND gate 126, a counter 127, and an RS latch circuit 128. The drive mode selection unit 106 sets the output signal FLPT to “H” when the flicker information amount determination unit 107 detects a flicker pattern exceeding a certain number. The output signal FLPT is returned to "L" when the flicker pattern has the predetermined number of frames or less continued for a predetermined period.
[0111]
That is, the AND gate 126 inputs the inverted signal of the output FLJD of the latch circuit 125 of the flicker information amount determination unit 105 and the signal FRM. The signal FRM is a signal synchronized with the vertical synchronization signal V-sync, and has a pulse that becomes “H” before the V-sync pulse and during a period when the image data is blank. The AND gate 126 outputs a signal GCLK that becomes “H” when the output signal FLJD of the RS latch circuit 125 is “L” and the signal FRM is “H”.
[0112]
The counter 127 counts the output signal GCLK of the AND gate 126, and when the count value becomes a constant value, the output signal FLRST is set to “H” to clear the value of the counter. That is, the counter 127 counts frames without flicker, and the output signal FLRST is set to “H” when a frame without flicker continues for a certain period (for example, 15 to 30 frame periods).
[0113]
The RS latch circuit 128 is reset when the output signal FLJD of the RS latch circuit 125 of FIG. 32 becomes “H”, and is reset by the output signal FLRDT of the counter 127. When the output signal FMODE of the RS latch circuit 128 is “L”, the first polarity pattern is selected, and when the output signal FMODE is “H”, the second polarity pattern is selected.
(3) Data driver configuration
FIG. 35 is a block diagram showing the data driver 109. However, the data driver 109 is different from the data driver shown in FIG. 7 in that it has a polarity pattern determining unit 191 in place of the shift register circuit unit 41, and other configurations are basically the same, so that they overlap. The illustration and description of the portions are omitted.
[0114]
The polarity pattern determination unit 191 performs the polarity signal P every horizontal synchronization period when the output signal FMODE of the latch circuit 128 is “L”. ₁ , P ₂ , ..., P _n The polarity signal P is changed every two horizontal synchronization periods while the output signal FLPT of the latch circuit 128 is “H”. ₁ , P ₂ , ..., P _n Change the polarity. This polarity signal P ₁ , P ₂ , ..., P _n The data signal O output from the data driver ₁ ~ O _n Is determined (see FIG. 26).
[0115]
(4) Effects of the fifth embodiment
In this embodiment, the presence or absence of a flicker pattern is detected by a circuit formed of a logic circuit, and when the flicker becomes significant, the polarity pattern is automatically changed from the first polarity pattern to the second polarity pattern. Therefore, it is possible to prevent the screen from becoming difficult to see due to flicker. Further, in this embodiment, since the drive mode determination unit 102 is formed only by a logic circuit and no ROM is used, there is an advantage that the manufacturing cost is reduced.
[0116]
(5) Modification
In the fifth embodiment, the case where the screen is divided into a plurality of blocks and the polarity pattern is changed when a certain number of flicker patterns are detected in at least one block has been described. When the ratio of blocks in which a flicker pattern is detected at a certain number (for example, 25%) or more is obtained and the ratio exceeds a preset value (for example, 20% of the total number of blocks), the polarity pattern is changed. It may be changed.
[0117]
Further, in order to detect the occurrence of flicker at the boundary between the divided blocks, for example, the block range may be shifted by half in the vertical direction or the horizontal direction for each frame. In this case, an offset value may be set in the counters 115 and 117 in the operation range designation unit 105 for each frame.
(Sixth embodiment)
The sixth embodiment of the present invention will be described below. In the present embodiment, the flicker pattern is set in more detail than in the fifth embodiment.
[0118]
36 to 42 are diagrams for explaining the outline of the present embodiment. In the present embodiment, a case where a pattern as shown in FIG. 36 is detected is assumed to be a flicker pattern. The reason why these are used as flicker patterns will be described below.
Flicker occurs when the polarity of the lit pixel is biased for each of R, G, and B. For this reason, for one color of R, G, and B of two pixels adjacent in the horizontal direction, a pattern in which one pixel is lit and the other pixel is not lit is counted. . This corresponds to B, C and D in FIG.
[0119]
Incidentally, the amount of light transmitted through the pixels of the liquid crystal display panel is related to the product of the transmission amount and the correction value of the color filter. The correction values of the R, G, and B color filters are not uniform, G is about 70%, R is about 20%, and B is about 10%. Therefore, when only one of the G pixels of the two pixels arranged in the horizontal direction is lit and the other is not lit, flicker becomes noticeable. Therefore, in the present embodiment, when the G pixel of one of the two pixels adjacent in the horizontal direction is lit and the G pixel of the other pixel is not lit, are the R and B pixels lit? Regardless of whether it is a flicker pattern. This corresponds to A and FL in FIG. In the present embodiment, the G pixels of two pixels adjacent in the horizontal direction are both unlit, and either one or both of the R pixel and B pixel of one pixel are lit, and the other pixel The flicker pattern is also used when the R and B pixels are not lit. This corresponds to B, D, E in FIG.
[0120]
In the above method, since the flicker pattern is detected only in the horizontal direction, a pattern that does not generate flicker such as a vertical stripe pattern as shown in FIG. 37B is also determined as the flicker pattern. Therefore, paying attention to one of R, G, and B among the pixels arranged in the horizontal direction, a circuit is provided that counts the number of lit pixels separately into odd-numbered pixels and even-numbered pixels, If the count number is equal to or greater than a predetermined value, a flag is set. Then, for the odd-numbered or even-numbered pixels, the flags are compared in the N (N is an integer) row and the (N + 1) th row, and when the flag is set only in one row, as shown in FIG. Judged to be in a state. If both the Nth and N + 1th lines are flagged, the state is as shown in FIG. 37B. If this state is constant, vertical stripes are displayed on the screen. Judge that This will be described in more detail with reference to FIG. In FIG. 38, X is the total number of odd-numbered or even-numbered pixels in the horizontal direction, and Y is the number of lit pixels. Here, if more than the predetermined count number is lit in the Nth and N + 1th rows, the pixels of 3Y-2Y or more are always lit continuously in the vertical direction. Vertical stripes can be detected based on this principle.
[0121]
Further, by applying the above principle, it is possible to detect a special pattern such as a checkered pattern (checker pattern: hereinafter referred to as a 2-dot checkered pattern) in which two pixels are continuous in the vertical direction as shown in FIG. For example, for an odd-numbered pixel of a certain color, a flag indicating that the number of lit pixels is equal to or greater than a predetermined number is set in the Nth and N + 1th rows, and the N + 2th and N + 3th rows are lit pixel numbers. Assume that a flag indicating that the number is equal to or less than a predetermined number is set. At the same time, for even-numbered pixels of the same color, a flag indicating that the number of lighting pixels is not more than a predetermined number is set in the Nth and N + 1th rows, and the N + 2th and N + 3th rows are lit. Assume that a flag indicating that the number of pixels is equal to or greater than a predetermined number is set. By extracting such a pattern, a 2-dot checkered pattern can be detected.
[0122]
Since flicker occurs due to the difference between the luminance at the positive polarity and the luminance at the negative polarity, it is difficult to recognize the flicker in a portion where the luminance is low. In addition, even in a portion with high luminance, since the change in transmittance with respect to the applied voltage is small, flicker is difficult to recognize. Furthermore, the appearance of flicker varies depending on the brightness of the backlight. For this reason, the lighting or non-lighting of the pixels may be set as appropriate in accordance with the above conditions.
[0123]
In order to exclude the pattern as shown in FIG. 40 from the flicker pattern, a non-lighted pixel may be determined as a lit pixel under a certain condition. In the case of the pattern shown in FIG. 40, flicker does not occur because the positive polarity and the negative polarity are mixed as a whole. However, since both the RO pixel in the (N + 1) th row and the RO pixel in the (N + 2) th row are not lit, vertical stripes Alternatively, the 2-dot checkered pattern is not detected. Therefore, when the odd-numbered or even-numbered pixels in the Nth row and the N + 2th row are lit and the odd-numbered or even-numbered pixels in the N + 1th row and the N + 2th row are not lit, the N + 1th row and the N + 2 Assume that the pixels in the row are also lit. Thereby, the pattern as shown in FIG. 40 can be excluded from the flicker pattern.
[0124]
By appropriately combining the above-described flicker pattern determination method and exclusion pattern determination method, optimal flicker pattern detection in accordance with the polarity pattern can be realized. For example, when the polarity pattern is a dot inversion pattern as shown in FIG. 26A, the flicker pattern is extracted by examining the lighting pixels of two pixels adjacent in the horizontal direction. Thereafter, it is determined whether or not the pattern is a vertical stripe pattern and whether or not the pattern is a vertical two-dot checkered pattern. When it is finally determined that the flicker pattern is displayed, the polarity pattern is switched to a horizontal 2 line vertical 1 line inversion pattern as shown in FIG. 26B, for example.
[0125]
When the polarity pattern is a vertical line inversion polarity pattern as shown in FIG. 41, the even pattern of a certain color is a vertical stripe, and the polarity pattern is switched as a flicker pattern when the odd number is not a vertical stripe.
Further, when the polarity pattern is a horizontal line inversion polarity pattern as shown in FIG. 42, the number of pixels that are lit among the pixels arranged in the horizontal direction is counted, and a flag indicating that it is equal to or greater than a predetermined number or less than a predetermined number A flag is set to indicate that N line and N + 1 line are compared. For example, a pattern in which the number of lit pixels in the N line is equal to or greater than a predetermined number and a pattern in which the number of non-lit pixels in the N + 1 line is equal to or greater than a predetermined number is a flicker pattern. Switch.
[0126]
(1) Configuration of the sixth embodiment
FIG. 43 is a block diagram showing the configuration of the drive circuit of the liquid crystal display panel of the present embodiment. However, in FIG. 43, the same components as those in FIG. 27 of the fifth embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
The liquid crystal display panel driving method according to the present embodiment includes a timing controller 101, a driving mode determination unit 102 a, and a data driver 109. The drive mode determination unit 102a includes a display data conversion unit 103, an operation range specification unit 105, and a flicker determination / drive mode selection unit 140.
[0127]
(2) Flicker judgment / drive mode selection circuit
44 to 49 are circuit diagrams of the flicker determination / drive mode selection unit. In the circuit shown in FIG. 44, signals DGO and DGE are input to the XOR gate 141 out of the R, G and B signals (DR, DRE, DGO, DGE, DBO, DBE) binarized by the display data converter 103. Is done. The XOR gate 141 sets the output signal GFP to “H” when only one of the signals DGO or DGE is “H”, and sets the output signal GFP to “L” otherwise. On the other hand, the D-flip-flop 142 receives the signal CNTCLR and the data clock DCLK output from the operation range specifying unit 105, and outputs a signal DCNTCLR delayed by one clock from the signal CNTCLR.
[0128]
The AND gate 143 becomes “H” when both the signal DE defining the operation range output from the operation range specifying unit 105 and the signal GFP output from the XOR gate 141 are “H”. If so, a signal that is "L" is output. The counter 144 counts the output of the AND gate 143 at a timing synchronized with the clock DCLK. When the count value reaches 2048 (1/4 of G pixel in the block), the output is set to “H”. The counter 144 is cleared by the signal DCNTCLR output from the D-flip flop 142. The RS latch circuit 143 is set by the output of the counter 144 and reset by the signal DCNTCLR.
[0129]
The circuit shown in FIG. 44 determines whether or not the G pixel has a flicker pattern. That is, of the two pixels (6 pixels) arranged in the horizontal direction, one G pixel is lit and the other G pixel is not lit, which is a flicker pattern. The RS latch circuit 145 sets the output signal GF to “H” when the flicker pattern of G pixels is 2048 or more in the operation range defined by the operation range specification unit 105.
[0130]
In the circuit shown in FIG. 45, an AND gate 146 receives a signal DGO output from the display data conversion unit 103 and a signal GE that defines an operation range output from the operation range specifying unit 105, and these signals are both Outputs “H” only when “H”. The counter 147 counts the output of the AND gate 146 at a timing synchronized with the data clock DCLK, and outputs “H” when the count value becomes 112. The counter 147 is cleared by the horizontal synchronization signal H-sync. The RS latch circuit 148 is set when the output of the counter 147 becomes “H”, sets the output signal GOCNT to “H”, and is reset by the horizontal synchronization signal H-sync.
[0131]
In the shift registers 149 to 152, the output signal GOCNT of the RS latch circuit 148 is input to the first-stage shift register 149, and data is shifted by the signal LP. The signal LP is a signal that becomes “H” after the effective data range of the horizontal synchronization signal H-sync. The AND gate 152 inputs the outputs of the shift registers 149 and 150 and the inverted outputs of the shift registers 151 and 152, and outputs a signal GE2DOT that becomes “H” when both are “H”. The AND gate 154 inputs the outputs of the shift registers 149 and 150, and outputs a signal GET that becomes “H” when both are “H”.
[0132]
46, similarly to the circuit of FIG. 45, the AND gate 155 has a signal DGE output from the display data conversion unit 103 and a signal DE defining the operation range output from the operation range specification unit 105. In both cases, a signal that is “H” is output when “H”. The counter 157 counts the output of the AND gate 156 at a timing synchronized with the data clock DCLK. When the count value reaches 112, the output is set to “H”. The counter 157 is cleared by the horizontal synchronization signal H-sync. The RS latch circuit 158 is set by the output of the counter 157, outputs the signal GECNT, and is reset by the horizontal synchronization signal H-sync.
[0133]
In the shift registers 159 to 162, the output signal GECNT of the RS latch circuit 158 is input to the first-stage shift register 159, and data is shifted by the signal LP. The AND gate 161 inputs the outputs of the shift registers 159 and 160 and the inverted outputs of the shift registers 161 and 162, and outputs a signal GE2DOT that becomes “H” when both are “H”. The AND gate 164 receives the outputs of the shift registers 159 and 160, and outputs a signal GET that becomes "H" when both are "H".
[0134]
The circuits shown in FIGS. 45 and 46 are circuits for detecting a pattern to be excluded from the flicker pattern. For example, when one G pixel of two pixels adjacent in the horizontal direction is lit and the other G pixel is not lit, the XOR gate 141 determines that the flicker pattern. However, in the case shown in FIG. 37A, flicker appears remarkably, but when the lit pixels are arranged in the vertical direction as shown in FIG. 37B, the flicker becomes inconspicuous. Therefore, in the present embodiment, the counters 147 and 157 count the number of pixels that are lit for odd and even lines as viewed in the vertical direction. If the counter value is 112 or more, the RS latch circuits 148 and 158 Set the output signals GOCNT and GECNT to “H”. The N-th row signals GOCNT and GECNT are compared with the N + 1-th row count values by AND gates 154 and 164. When both are “H”, the lighting pixels are arranged in the vertical direction as shown in FIG. Judge that At this time, the output signals GOT and GET of the AND gates 154 and 164 become “H”. When the outputs of the AND gates 152 and 162 are “H”, it is determined that the pattern is a 2-dot checkered pattern as shown in FIG. At this time, the output signals GO2DOT and GE2DOT of the AND gates 152 and 162 become “H”.
[0135]
In the circuit shown in FIG. 47, a D-flip flop 171 outputs a signal DLP obtained by delaying the signal LP by one clock. The OR gate 172 receives the signals GOT and GET output from the AND gates 154 and 164 shown in FIGS. 45 and 46, and outputs a signal that becomes “H” when at least one is “H”. The counter 173 counts the output of the OR gate 172 at a timing synchronized with the output signal DLP of the D-flip flop 171. When the count value reaches 108, a signal that becomes “H” is output. The counter 173 is cleared by the output signal DCNTCLR of the D-flip flop 142 shown in FIG. The RS latch circuit 174 is set when the output of the counter 173 becomes “H”, and is reset when the signal DCNTCLR output from the D-flip flop 142 of FIG. 44 becomes “H”.
[0136]
The circuit shown in FIG. 47 counts the number of green pixels of odd-numbered pixels or even-numbered pixels in the selected block arranged in the vertical direction, and when the count value becomes 108, the RS latch The output signal GTATE of the circuit 174 is set to “H”.
In the circuit shown in FIG. 48, an OR gate 175 receives signals DRO and DBO output from the display data conversion unit 103, and is a signal that becomes “H” when at least one of these signals DRO and DBO is “H”. Is output. The OR gate 176 receives the signals DRE and DBE output from the display data converter 103, and outputs a signal that becomes “H” when at least one of these signals DRE and DBE is “H”. Then, signals RBF, RBTATE, RBO2DOT, and RBE2DOT are generated and output by a circuit 177 similar to the circuits shown in FIGS. The signal RBF is a signal indicating whether there are 2048 or more flicker patterns of R pixels or B pixels in one block, and the signal RBTATE is a signal indicating whether it is a red (R) or blue (B) vertical stripe pattern. The signal RBO2DOT is a signal indicating whether or not the R pixel or the B pixel is an odd column vertical 2-dot pattern, and the signal RBE2DOT is a signal indicating whether the R pixel or the B pixel is an even column vertical 2 dot pattern.
[0137]
In the circuit shown in FIG. 49, an OR gate 181 inputs a signal GO2DOT indicating a vertical 2-dot checkered pattern of odd columns of G pixels and a signal RBO2DOT indicating a 2-dot checkered pattern of odd columns of R and B pixels, and at least When one is “H”, “H” is output. The OR circuit 182 receives a signal GE2DOT indicating a 2-dot checkered pattern of even columns of G pixels and a signal RBE2DOT indicating a 2-dot checkered pattern of even columns of R and B pixels, at least one of which is “H”. In this case, “H” is output. The AND gate 183 inputs the outputs of the AND gates 181 and 182 and the signal DE that defines the operation range, and outputs “H” only when both are “H”.
[0138]
The counter 184 counts the output of the AND gate 183 at the timing of the signal DLP output from the D-flip flop 171 shown in FIG. 47, and outputs “H” when the count value becomes 8. The counter 184 is cleared by the signal CNTCLR output from the operation range specifying unit 105. The RS latch circuit 185 is set by the output of the counter 187 and is reset by the signal CNTCLR output from the operation range specifying unit 105. As a result, the output signal 2DOT of the RS latch circuit 185 becomes “H” when eight or more vertical stripe patterns are detected.
[0139]
The output of the AND gate 186 becomes “H” only when both the signal RBF output from the circuit shown in FIG. 48 and the inverted signal of the signal RBTATE are “H”. The AND gate 187 outputs the output signal of the AND gate 186, the output signal GF of the RS latch circuit 145 shown in FIG. 44, the inverted signal of the output signal GTATE of the RS latch circuit 174 shown in FIG. 47, and the output of the RS latch circuit 185 of FIG. “H” is output only when the inverted signal of the signal 2DOT and the signal CNTCLR output from the operation range specifying unit 105 are both “H”. The RS latch circuit 188 is set by the output of the AND gate 181 and is reset by the signal FLRST output from the counter 127 (see FIG. 33) of the operation mode selection unit. The polarity pattern is switched by the signal FMODE output from the RD latch circuit 188 as in the fifth embodiment.
[0140]
(3) Effects of the sixth embodiment
In this embodiment, in addition to the same effects as those of the fifth embodiment, there is an advantage that fine adjustment is possible by appropriately setting the flicker pattern and the flicker exclusion pattern. .
In each of the first to sixth embodiments described above, the timing controller 31 is connected to a personal computer. However, the present invention is not limited to this. Devices connected to the timing controller include a TV tuner and other video devices.
[0141]
The first to sixth embodiments described above are examples of the present invention, and the present invention is not limited to the scope of the above-described embodiments.
[0142]
【The invention's effect】
As described above, according to the present invention, since the polarity pattern is stored in the polarity pattern storage unit such as the ROM, the circuit configuration is simple and the polarity pattern can be changed without changing the hardware. Can do. Thereby, the polarity pattern according to the display pattern of the display panel can be set. For example, the polarity pattern in which the polarity is reversed every two dots, the two consecutive dots out of three consecutive dots have the same polarity, By using a polarity pattern in which one bit has the opposite polarity, the occurrence of flicker can be reduced.
[0143]
According to the present invention, a plurality of types of polarity patterns are stored in the polarity pattern storage unit, the polarity pattern output from the polarity pattern storage unit is compared with the image signal, and the polarity is determined according to the result. Since the polarity pattern output from the pattern storage unit is switched, the polarity pattern is automatically switched according to the image to be displayed. Thereby, generation | occurrence | production of flicker can be prevented more reliably.
[0144]
Furthermore, according to the present invention, the polarity pattern generation unit capable of generating a plurality of polarity patterns is configured by, for example, a logic circuit, and any one polarity pattern is changed according to the selection signal output from the selection signal generation unit. Output from the generator. Thereby, the polarity pattern can be changed without changing the hardware.
Furthermore, according to the present invention, the display screen is divided into a plurality of blocks, the ratio of the flicker pattern included in at least one block is calculated, and the polarity pattern is changed according to the result, so that flicker occurs. Can be reduced. In this case, a circuit for detecting a flicker pattern can be formed only by a logic circuit, and the product cost can be reduced as compared with the case where a memory such as a ROM is used.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a structure of a liquid crystal display panel.
FIG. 2 is a plan view of the TFT substrate of the liquid crystal display panel.
FIG. 3 is a block diagram showing a driving circuit of the liquid crystal display panel according to the first embodiment of the present invention.
FIG. 4 is a timing chart showing timings of a vertical synchronization signal V-Sync, a horizontal synchronization signal H-Sync, an image signal RGB, a gate start signal GSTR, and a gate clock GCLK.
FIG. 5 is a timing chart showing timings of a horizontal synchronization signal H-Sync, a data clock DCLK, an R signal, a G signal, a B signal, a data start signal DSTIN, a strobe signal STB, and a shift clock SCLK.
FIG. 6 is a block diagram illustrating a configuration of a polarity pattern control unit.
FIG. 7 is a block diagram illustrating a configuration of a data driver.
FIG. 8 is a circuit diagram showing a configuration of a D / A converter.
FIG. 9 is a diagram showing the relationship between the input and output of the decoder of the D / A converter.
FIG. 10 is a diagram illustrating a relationship between a voltage applied to a pixel electrode and light transmittance.
FIGS. 11A to 11D are schematic views showing examples of polarity patterns.
FIG. 12 is a schematic diagram showing another example of a polarity pattern.
13A is a schematic diagram showing a display pattern in which flicker becomes conspicuous when the polarity pattern of FIG. 12 is used, and FIG. 13B shows colors displayed in the display pattern. It is a figure.
FIG. 14 is a block diagram illustrating a configuration of a polarity pattern control unit of a driving circuit of a liquid crystal display panel according to a second embodiment.
15A is a diagram showing an example of a polarity pattern, and FIG. 15B is a timing chart showing timings of a shift clock and a polarity pattern signal.
FIG. 16 is a block diagram illustrating a configuration of a polarity pattern control unit of a driving circuit of a liquid crystal display panel according to a third embodiment.
FIG. 17 is a block diagram illustrating a configuration of a data driver of a driving circuit of a liquid crystal display panel according to a third embodiment.
FIG. 18 is a timing chart showing timings of a write signal LOAD, a shift clock SCLK, and a polarity pattern signal POL1.
FIG. 19 is a diagram illustrating a relationship between an inversion signal POL2 and a polarity pattern.
FIG. 20 is a diagram illustrating the polarity of each pixel electrode of the liquid crystal display panel.
FIG. 21 is a block diagram illustrating a configuration of a polarity pattern control unit of a driving circuit of a liquid crystal display panel according to a fourth embodiment.
FIG. 22 is a block diagram showing a configuration of a data driver of the liquid crystal display panel according to the fourth embodiment.
FIG. 23 is a diagram illustrating a relationship between an input and an output of a logic circuit in the data driver.
24A is a diagram showing a polarity pattern when the selection signal SEL is “0”, and FIG. 24B is a diagram showing a polarity pattern when the selection signal SEL is “1”.
FIG. 25 is a diagram showing an outline of a fifth embodiment.
FIG. 26A shows a first polarity pattern according to the fifth embodiment, and FIG. 26B shows a second polarity pattern.
FIG. 27 is a block diagram showing a configuration of a drive circuit of a liquid crystal display panel according to a fifth embodiment of the present invention.
FIG. 28 is a circuit diagram of a display data conversion unit of the drive circuit according to the fifth embodiment.
FIG. 29 is a circuit diagram of a flicker determination unit of the drive circuit according to the fifth embodiment.
FIG. 30 is a circuit diagram of an operation range specifying unit of the drive circuit according to the fifth embodiment.
FIG. 31 is a circuit diagram of a flicker information storage unit of a drive circuit according to a fifth embodiment;
FIG. 32 is a circuit diagram of a flicker information amount determination unit of the drive circuit according to the fifth embodiment;
FIG. 33 is a circuit diagram of an operation mode selection unit of the drive circuit according to the fifth embodiment;
FIGS. 34A and 34B are schematic views showing examples of flicker patterns.
FIG. 35 is a diagram illustrating a configuration of a data driver according to a fifth embodiment;
FIGS. 36A to 36L are schematic views showing examples of flicker patterns in the sixth embodiment.
FIG. 37A is a schematic diagram illustrating an example of a flicker pattern, and FIG. 37B is a schematic diagram illustrating an example of a pattern excluded from the flicker pattern.
FIG. 38 is a diagram illustrating a method for determining a vertical stripe pattern.
FIG. 39 is a diagram showing a 2-dot checkerboard pattern.
FIG. 40 is a diagram illustrating an example of a special pattern.
FIG. 41 is a diagram showing a vertical line inversion polarity pattern.
FIG. 42 is a diagram showing a horizontal line inversion polarity pattern.
FIG. 43 is a block diagram showing a liquid crystal display panel drive circuit according to the sixth embodiment.
FIG. 44 is a circuit diagram (part 1) of the flicker determination / operation mode selection unit of the sixth embodiment;
FIG. 45 is a circuit diagram (part 2) of the flicker determination / operation mode selection unit of the sixth embodiment;
FIG. 46 is a circuit diagram (part 3) of the flicker determination / operation mode selection unit of the sixth embodiment;
FIG. 47 is a circuit diagram (part 4) of the flicker determination / operation mode selection unit of the sixth embodiment;
FIG. 48 is a circuit diagram (part 5) of the flicker determination / operation mode selection unit of the sixth embodiment;
FIG. 49 is a circuit diagram (part 6) of the flicker determination / operation mode selection unit of the sixth embodiment;
[Explanation of symbols]
10 TFT substrate,
11, 21 glass substrate,
12 Gate bus line,
13 Data bus line,
14 pixel electrodes,
15 TFT,
20 counter substrate,
22 color filters,
24 counter electrode,
31, 101 timing controller,
32, 60, 70, 80 Polarity pattern control unit,
32a, 61, 71 control circuit,
32b, 62, 72 ROM,
33, 79, 109 data driver,
34 Gate driver,
35 reference voltage generation circuit,
37 Personal computer,
40 LCD panel,
41, 42, 77 Shift register circuit section,
43 Data register section
44 latch circuit,
45 level shift circuit,
46 D / A conversion circuit section,
47 Voltage follower,
79,86 exclusive OR circuit section,
102, 102a Operation mode determination unit
103 display data converter,
104 Flicker determination unit,
105 operation range specification part,
106 Flicker information storage unit,
107 Flicker information determination unit,
108 drive mode selector,
140 Flicker determination / drive mode selection unit.

Claims

Driving a display panel that inputs an image signal, a horizontal synchronization signal and a vertical synchronization signal, or an enable signal, and supplies a data signal generated from the image signal to the positive polarity and the negative polarity to each data bus line of the display panel In the method
A display panel driving method comprising: storing a polarity pattern in a polarity pattern storage unit; and determining a polarity of a data signal to be supplied to each data bus line according to the polarity pattern read from the polarity pattern storage unit.

The display panel driving method according to claim 1,
A plurality of polarity patterns are stored in the polarity pattern storage unit, only one polarity pattern corresponding to an image signal is output from the polarity pattern storage unit, and a data signal supplied to each data bus line A method for driving a display panel, characterized by determining polarity.

The display panel driving method according to claim 2,
Outputting one of the plurality of polarity patterns from the polarity pattern storage unit, and supplying the data signal to each data bus line with a polarity according to the polarity pattern;
A display panel that determines whether the polarity pattern output from the polarity pattern storage unit is similar to the image signal and switches the polarity pattern output from the polarity pattern storage unit according to the determination result Driving method.

The display panel driving method according to claim 3,
Whether or not the polarity pattern output from the polarity pattern storage unit is similar to the image signal is determined by counting the number of values that coincide with each other within a unit time or every certain number of data. A display panel driving method, comprising: comparing a numerical value with a constant value.

Driving a display panel that inputs an image signal, a horizontal synchronization signal and a vertical synchronization signal, or an enable signal, and supplies a data signal generated from the image signal to the positive polarity and the negative polarity to each data bus line of the display panel In the circuit
A polarity pattern storage unit storing a polarity pattern;
A temporary storage unit that stores the polarity pattern output from the polarity pattern storage unit and outputs it as a polarity signal;
A display panel driving circuit comprising: a data signal output unit that inputs the image signal and outputs the data signal with a polarity corresponding to a polarity signal output from the temporary storage unit.

The display panel driving circuit according to claim 5,
The polarity pattern storage unit stores a set of data of the number of bits corresponding to two frames of odd-numbered frame data and even-numbered frame data obtained by inverting the logic value of the odd-numbered frame data. A drive circuit for a display panel, which is stored as a polar pattern.

The display panel drive circuit according to claim 6,
A polarity pattern switching unit that determines whether the polarity pattern output from the polarity pattern storage unit is similar to the image signal and switches the polarity pattern output from the polarity pattern storage unit according to the determination result; A display panel driving circuit.

The display panel driving circuit according to claim 5,
A temporary storage unit for storing the polarity pattern for one horizontal synchronization period output from the polarity pattern storage unit, and outputting it as a polarity signal;
A polarity signal inversion unit for inverting the polarity of the polarity signal in synchronization with the horizontal synchronization signal;
A display panel driving circuit comprising: a data signal output unit that inputs the image signal and outputs a data signal with a polarity corresponding to a polarity signal output from the polarity signal inversion unit.

The display panel drive circuit according to claim 8,
The drive circuit for a display panel, wherein the polarity pattern storage unit stores data of the number of bits for one horizontal synchronization period as one set and stores a plurality of sets of polarity patterns.

Driving a display panel that inputs an image signal, a horizontal synchronization signal and a vertical synchronization signal, or an enable signal, and supplies a data signal generated from the image signal to the positive polarity and the negative polarity to each data bus line of the display panel In the circuit
A polarity pattern generator capable of generating a plurality of different polarity patterns;
A selection signal generator for generating a selection signal for determining a polarity pattern to be output from the polarity pattern generator;
A polarity signal inversion unit that inverts the logical value of each bit of the polarity pattern output from the polarity pattern generation unit for each horizontal synchronization period and each vertical synchronization period and outputs the result as a polarity signal;
A display panel drive circuit comprising: a data signal output unit that inputs the image signal and outputs a data signal with a polarity corresponding to the polarity signal.

(1) Liquid crystal display panel,
(2) A polarity pattern storage unit storing a polarity pattern, a temporary storage unit for storing the polarity pattern output from the polarity pattern storage unit and outputting it as a polarity signal, an image signal being input, and the temporary storage unit A data driving circuit configured by a data signal output unit that outputs a data signal to the liquid crystal display panel with a polarity according to a polarity signal output from
(3) A liquid crystal display device comprising a gate driving circuit for supplying a scanning signal to the liquid crystal display panel at a timing synchronized with a horizontal synchronizing signal and a vertical synchronizing signal.

(1) Liquid crystal display panel,
(2) From a polarity pattern generator capable of generating a plurality of different polarity patterns, a selection signal generator for generating a selection signal for determining a polarity pattern output from the polarity pattern generator, and the polarity pattern generator A polarity signal inversion unit that inverts the logical value of each bit of the output polarity pattern for each horizontal synchronization period and each vertical synchronization period and outputs it as a polarity signal, and inputs an image signal in accordance with the polarity signal A data driving circuit configured by a data signal output unit that outputs a data signal to the liquid crystal display panel with polarity;
(3) A liquid crystal display device comprising a gate driving circuit for supplying a scanning signal to the gate bus line of the liquid crystal display panel at a timing synchronized with a horizontal synchronizing signal and a vertical synchronizing signal.

Driving a display panel that inputs an image signal, a horizontal synchronization signal and a vertical synchronization signal, or an enable signal, and supplies a data signal generated from the image signal to the positive polarity and the negative polarity to each data bus line of the display panel In the method
The display screen is divided into a plurality of blocks, the ratio of the flicker pattern included in at least one of the blocks is calculated, and the polarity of the data signal supplied to the data bus line is determined when a certain value is exceeded A display panel driving method, wherein the polarity pattern is changed from a first polarity pattern to a second polarity pattern.

The method of driving a display panel according to claim 13,
Driving the display panel, wherein the second polarity pattern is changed when the number of blocks in which the flicker pattern ratio of the plurality of blocks exceeds the predetermined value exceeds a predetermined value. Method.

The method of driving a display panel according to claim 13,
After changing from the first polarity pattern to the second polarity pattern, the first polarity when the ratio of the flicker pattern included in the block over the predetermined frame period is equal to or less than the predetermined value. A display panel driving method characterized by returning to a pattern.

The method of driving a display panel according to claim 13,
A method of driving a display panel, wherein the division position of the block is changed for each frame.

The method of driving a display panel according to claim 13,
The display panel driving method, wherein the flicker pattern is detected for each image signal of at least two pixels adjacent in the horizontal direction.

Driving a display panel that inputs an image signal, a horizontal synchronization signal and a vertical synchronization signal, or an enable signal, and supplies a data signal generated from the image signal to the positive polarity and the negative polarity to each data bus line of the display panel In the circuit
Image signal determining means for inputting the image signal and determining a lit pixel and a non-lit pixel;
Flicker determination means for determining whether or not the flicker pattern is based on the determination result of the image signal determination means;
An operation range specifying means for specifying an operation range;
Flicker information amount determination means for calculating a ratio in which the flicker pattern determined by the flicker determination means is included in the operation range specified by the operation range specification means;
Drive mode selection means for outputting a signal for determining a polarity pattern of the data signal in accordance with a determination result of the flicker information amount determination means;
Polarity pattern changing means for changing a polarity pattern for determining a polarity of a data signal supplied to the data bus line from the first polarity pattern to the second polarity pattern in accordance with the output of the drive mode selection means. A display panel driving circuit.

(1) Liquid crystal display panel,
(2) Image signal determining means for inputting an image signal and determining a lit pixel and a non-lit pixel;
(3) Flicker determination means for determining whether or not the flicker pattern is based on the determination result of the image signal determination means;
(4) An operation range specifying means for specifying an operation range;
(5) Flicker information amount determination means for calculating a ratio in which the flicker pattern determined by the flicker determination means is included in the operation range specified by the operation range specification means;
(6) Drive mode selection means for outputting a signal for determining the polarity pattern of the data signal according to the determination result of the flicker information amount determination means;
(7) Polarity pattern changing means for changing the polarity pattern for determining the polarity of the data signal supplied to the data bus line in accordance with the output of the drive mode selection means from the first polarity pattern to the second polarity pattern; A liquid crystal display device comprising:

The liquid crystal display device according to claim 19,
A liquid crystal display device comprising: an exclusion pattern detection means for detecting a pattern to be excluded from the flicker pattern among the patterns determined as the flicker pattern by the flicker determination means.