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JP4317826B2 - ジッタ検出装置 - Google Patents

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Description

本発明は、光記録媒体からデジタルデータを再生するための光ディスク装置に適用されるジッタ検出装置に関するものである。
より詳細には、再生ＲＦ信号からデジタル二値化信号を復調するリードチャネル技術の改良に関する。
光ディスク媒体にデジタルデータを記録する方式として、コンパクトディスク（Ｃｏｍｐａｃｔ Ｄｉｓｃ；以下、ＣＤと称す）、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）、および、ＤＶＤ−ＲＡＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ−Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に見られるように線速度を一定にして記録媒体上の記録密度を一様にする方式が多く用いられている。線記録密度が一定となるようにマーク幅変調してデジタル変調記録された再生ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｃｙ）信号に対してデジタル二値化信号を再生する場合、再生経路の最適化により再生能力を向上させるためにジッタ情報を精度良く抽出する必要がある。
近年、再生品質の向上を目的に、ＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）信号処理技術を適用する場合も増えてきている。その場合、再生ＲＦ信号が有するチャネルビット周波数に相当するクロック成分の位相を、振幅方向のオフセット成分を補正した信号から検出し、位相同期引き込みを実現してサンプリング信号の同期化を図る必要がある。その場合、前記サンプリング信号の有する振幅成分からジッタ情報を抽出することが必要となる。
以下、再生ＲＦ信号が有するチャネルビット周波数に相当するクロック成分の位相に同期した信号を用いて、デジタル二値化信号の検出とジッタ情報を抽出する方法について説明する。
図１５において、光ディスク媒体１から再生信号検出回路２により再生された再生ＲＦ信号３を、波形等化器５７に入力する。波形等化器５７は、出力信号を強調しつつ高域を強調するような補正をその入力信号に施すとともに復調信号以外の帯域に存在する雑音成分を除去することにより、再生ＲＦ信号に含まれるジッタの改善を図る。アナログ信号をデジタル信号に変換するアナログデジタルコンバータ（以下、Ａ／Ｄ変換器と称す）５は、波形等化器５７の出力信号を多ビットのデジタルＲＦ信号６に標本化する。Ａ／Ｄ変換器５はそのクロック信号として、電圧制御発振器（以下、ＶＣＯと称す）６３により生成される、チャネルビット周波数成分を有するサンプリングクロック５８を用いている。なお、チャネルビット周波数成分は、光ディスク媒体に実際に記録されているＮＲＺＩ（Non Return to Zero Invert）コードの１ビット分に相当する周波数成分であり、１チャネルビットはデジタルデータの“１”あるいは“０”に相当する。
Ａ／Ｄ変換器５により標本化された多ビットのデジタルＲＦ信号６は、これを帯域制限回路５９に入力することにより、デジタルＲＦ信号６に含まれる不要な低周波成分を除去する。帯域制限回路５９の出力信号は、位相比較処理ブロック６０およびデジタルフィルタ６４に出力される。
位相比較処理ブロック６０は、該ブロック６０に入力された信号に基づき位相誤差を検出して、デジタルＲＦ信号６とサンプリングクロック５８との位相成分を同期させるために、検出した位相誤差信号を低域通過型フィルタ（以下、ＬＰＦと称す）６１に出力する。位相誤差信号はＬＰＦ６１によりフィルタリングを行った後、デジタル信号をアナログ信号に変換するＤ／Ａ変換器６２により、アナログ制御量に変換される。このアナログ制御量に基づいてＶＣＯ６３を駆動させてサンプリングクロック５８を生成する。これら、Ａ／Ｄ変換器５のＡ／Ｄ変換出力→帯域制限回路５９→位相比較処理ブロック６０→ＬＰＦ６１→Ｄ／Ａ変換器６２→ＶＣＯ６３→アナログデジタルコンバータ５のサンプリングクロック入力、の一連のフィードバックループにより、再生ＲＦ信号３のクロック成分に同期したサンプリングクロック５８の生成と、デジタルＲＦ信号６の生成が可能となる。
一方、デジタルフィルタ６４は、その出力が、帯域制限回路５９からの出力信号に対して所定のパーシャルレスポンス等化（ＰＲ等化）されたものとなるように、波形等化を行う。デジタルフィルタ６４からの等化出力は、ビタビ復号器６５において復号され、最尤なデジタル二値化信号２７が生成される。
一方、位相比較処理ブロック６０から出力された位相誤差の絶対値６６と極性判定情報６７は、ジッタ検出処理ブロック６８に入力される。ジッタ検出処理ブロック６８では、入力された位相誤差の絶対値６６と極性判定情報６７とに基づいて、ジッタ情報６９を生成する（例えば、特許文献１参照）。
このような、再生ＲＦ信号のクロック成分に同期したデジタル信号処理に基づくデジタル二値化信号の復調と振幅成分から求めるジッタ情報の抽出により、光記録媒体からの再生品質を改善することが可能となる。
特開２００１−２５０３４１号公報（第７−１０頁、第２−６図）
しかしながら、前記従来の構成では、ジッタ検出処理ブロック６８内でジッタ検出演算を行うデジタル除算回路の高速動作が必要となるため、ジッタ情報を検出できる再生速度に限界が生じる。また、再生速度を向上させるためにはジッタ情報を抽出する回路の規模と消費電力が増加する問題があった。また、高速再生時に回路規模の削減と消費電力の低減に効果がある方式として、チャネルビットレートの２倍の周期でサンプリングを行う再生信号処理方式がある。しかしながら、この方式に対しては、前記従来の構成はそのままでは適用できないという課題を有していた。
また、前記従来の構成では、高速再生時にジッタ情報が抽出できない場合が発生するとともに、抽出された場合にもジッタ情報の精度が劣化する危険性を持っている。このため、ジッタ情報に基づいて最適化を行う調整が不十分となり、再生性能の劣化を引き起こす可能性が高くなる、という課題を有していた。
本発明は、前記従来の課題を解決するもので、高速再生時にチャネルビットレートの２倍の周期でサンプリングを行う再生信号処理方式において、ジッタ検出演算を行う除算回路の低速動作化や除算回路のソフトウエア化による装置の低コスト化が可能であるとともに、正確なジッタ情報の抽出が可能なジッタ検出装置を提供することを目的とする。
本発明の請求項１に係るジッタ検出装置は、同じ符号が少なくとも３つ以上連続する制約を有する記録符号によりデジタル記録されている光記録媒体を再生する際に生じるジッタを検出するジッタ検出装置において、前記光記録媒体から再生ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号を検出する再生信号検出回路と、前記再生ＲＦ信号に含まれるクロック成分の２倍の周期に同期したサンプリングクロックにより当該再生ＲＦ信号をサンプリングし、振幅方向のオフセットを除去した後のデジタルＲＦ信号を出力するＰＬＬループ回路と、前記オフセットを除去した後のデジタルＲＦ信号を入力信号として、該入力信号を一定時間遅延して出力する第１の復調前処理信号と時間方向に欠落した成分である第２の復調前処理信号を生成するナイキスト補間フィルタと、前記第１の復調前処理信号と前記第２の復調前処理信号の極性が反転する箇所において、光記録媒体の再生速度に応じた所定の間隔で該第１および第２の復調前処理信号を間引くことにより、ジッタ情報が抽出されるジッタ検出源信号および該ジッタ検出源信号の保持タイミングを示す取り込み信号を抽出して出力するジッタ検出前処理回路と、前記ジッタ検出源信号を前記取り込み信号の保持タイミングで保持し該ジッタ検出源信号よりジッタ情報を抽出するデジタル信号演算回路とを備えることを特徴とする。
本発明の請求項１に係るジッタ検出装置によれば、光記録媒体の再生速度に応じて第１および第２の復調前処理信号を間引くようにしたので、光記録媒体の再生速度が速く符号のパターンが高周波に相当するパターンにおいて、デジタル信号演算回路の演算処理が破綻するのを防止でき、デジタル信号演算回路の処理能力を上げることなく正確なジッタ情報が検出可能となる。
また、本発明の請求項２に係るジッタ検出装置は、請求項１に記載のジッタ検出装置において、前記再生信号検出回路と前記ＰＬＬループ回路との間に、前記再生ＲＦ信号の振幅の調整とジッタ調整を行う再生ＲＦ信号調整回路を有することを特徴とする。
本発明の請求項２に係るジッタ検出装置によれば、再生信号検出回路とＰＬＬループ回路との間に、再生ＲＦ信号の振幅の調整とジッタ調整を行う再生ＲＦ信号調整回路を有するように構成することで、よりジッタ検出性能が高いジッタ検出装置を実現できる。
また、本発明の請求項３に係るジッタ検出装置は、請求項２に記載のジッタ検出装置において、前記ＰＬＬループ回路は、前記再生ＲＦ信号に含まれるクロック成分の２倍の周期に同期したサンプリングクロックを生成するクロック生成回路と、前記再生ＲＦ信号調整回路の出力信号を前記サンプリングクロックでサンプリングすることにより、デジタルＲＦ信号を生成するアナログデジタルコンバータ（以下、Ａ／Ｄ変換器と称す）と、前記デジタルＲＦ信号の振幅方向のオフセット成分を補正するオフセット補正回路と、該オフセット補正回路の出力信号から位相誤差情報を抽出し、該位相誤差情報をゼロに近づけるように、前記クロック生成回路が生成する前記サンプリングクロックの位相同期制御を行う位相同期制御回路とを有することを特徴とする。
本発明の請求項３に係るジッタ検出装置によれば、請求項２に係るジッタ検出装置におけるＰＬＬループ回路を、クロック生成回路と、Ａ／Ｄ変換器と、オフセット補正回路と、位相同期制御回路とを有するように構成することで、正確なジッタ情報の抽出が可能なジッタ検出装置を実現できる。
また、本発明の請求項４に係るジッタ検出装置は、請求項１に記載のジッタ検出装置において、前記ジッタ検出前処理回路は、前記第１の復調前処理信号と前記第２の復調前処理信号の極性が反転する箇所における立ち上がりエッジあるいは立ち下がりエッジのいずれかを選択するエッジ選択回路と、前記エッジ選択回路により選択される記録符号のパターン長と光記録媒体の再生速度に応じて、前記デジタル信号演算回路がジッタ情報の抽出に要する演算時間、を計算して更新フラグを出力する演算時間管理回路と、前記第１の復調前処理信号と前記第２の復調前処理信号の極性が反転する位置において、該第１および第２の復調前処理信号を並列に前記ジッタ検出源信号として保持して出力する演算用保持回路と、該演算用保持回路の保持タイミングを遅延して、前記取り込み信号を生成する取り込み信号生成回路とにより構成されることを特徴とする。
本発明の請求項４に係るジッタ検出装置によれば、請求項１に係るジッタ検出装置におけるジッタ検出前処理回路を、エッジ選択回路と、演算時間管理回路と、演算用保持回路と、取り込み信号生成回路とを有するように構成することで、正確なジッタ情報の抽出が可能なジッタ検出装置を実現できる。
また、本発明の請求項５に係るジッタ検出装置は、請求項４に記載のジッタ検出装置において、前記演算時間管理回路は、光記録媒体の再生速度に応じて、前記エッジ選択回路の出力信号のＮ回（Ｎは正の整数）に一回のみ前記更新フラグを発生することを特徴とする。
本発明の請求項５に係るジッタ検出装置によれば、請求項４に係るジッタ検出装置における演算時間管理回路は、光記録媒体の再生速度に応じて、前記エッジ選択回路の出力信号のＮ回（Ｎは正の整数）に一回のみ前記更新フラグを発生するように構成することで、正確なジッタ情報の抽出が可能なジッタ検出装置を実現できる。
また、本発明の請求項６に係るジッタ検出装置は、請求項５に記載のジッタ検出装置において、前記演算時間管理回路は、光記録媒体の再生速度が遅い場合には、前記更新フラグの発生周期を短くし、再生速度が速い場合には、前記更新フラグの発生周期を長くすることを特徴とする。
本発明の請求項６に係るジッタ検出装置によれば、請求項５に係るジッタ検出装置における演算時間管理回路は、光記録媒体の再生速度が遅い場合には、前記更新フラグの発生周期を短くし、再生速度が速い場合には、前記更新フラグの発生周期を長くするように構成することで、正確なジッタ情報の抽出が可能なジッタ検出装置を実現できる。
また、本発明の請求項７に係るジッタ検出装置は、請求項１に記載のジッタ検出装置において、前記デジタル信号演算回路は、前記ジッタ検出源信号を前記取り込み信号の保持タイミングで保持する第１および第２のジッタ源信号保持回路と、前記第１および第２のジッタ源信号保持回路の出力信号を平均化する平均化回路と、前記第１のジッタ源信号保持回路の出力信号と前記第２のジッタ源信号保持回路の出力信号の差を演算する減算回路と、前記平均化回路の出力信号を前記減算回路の出力信号により除算する除算回路と、該除算回路の出力信号を二乗した後、前記取り込み信号の周期で、Ｍ回（Ｍは２以上の整数）加算して平均化し、１／２乗して前記ジッタ情報を検出するジッタ演算回路とを備えることを特徴とする。
本発明の請求項７に係るジッタ検出装置によれば、請求項１に係るジッタ検出装置におけるデジタル信号演算回路は、第１および第２のジッタ源信号保持回路と、平均化回路と、減算回路と、除算回路と、ジッタ演算回路とを有するように構成することで、正確なジッタ情報の抽出が可能なジッタ検出装置を実現できる。
また、本発明の請求項８に係るジッタ検出装置は、請求項１に記載のジッタ検出装置において、前記ジッタ検出前処理回路は、前記第１の復調前処理信号と前記第２の復調前処理信号の極性が反転する箇所における立ち上がりエッジあるいは立ち下がりエッジのいずれかを選択するエッジ選択回路と、該エッジ選択回路により選択される記録符号のパターン長と光記録媒体の再生速度に応じて、前記デジタル信号演算回路がジッタ情報の抽出に要する演算時間、を計算して更新フラグを出力する演算時間管理回路と、該演算時間管理回路から出力される更新フラグと前記エッジ選択回路の出力信号が一致する位置において極性が反転する前記第１の復調前処理信号と前記第２の復調前処理信号を時間軸に対して直列に前記ジッタ検出源信号として保持して出力する演算用直列保持回路と、前記演算用直列保持回路の保持タイミングを遅延して、前記取り込み信号を生成する取り込み信号生成回路とを有することを特徴とする。
本発明の請求項８に係るジッタ検出装置によれば、請求項１に記載のジッタ検出装置におけるジッタ検出前処理回路は、エッジ選択回路と、演算時間管理回路と、演算用直列保持回路と、取り込み信号生成回路とを有するように構成したので、光記録媒体の再生速度が速く符号のパターンが高周波に相当するパターンにおいて、デジタル信号演算回路の演算処理が破綻するのを防止でき、デジタル信号演算回路の処理能力を上げることなく正確なジッタ情報が検出可能となる。また、演算用直列保持回路とデジタル信号演算回路との間で信号をシリアルで伝送できるので、この間のインターフェースを簡潔に構成できる。
また、本発明の請求項９に係るジッタ検出装置は、請求項８に記載のジッタ検出装置において、前記演算時間管理回路は、光記録媒体の再生速度に応じて、前記エッジ選択回路の出力信号の２×Ｌ倍回（Ｌは正の整数）に一回のみ前記更新フラグを発生することを特徴とする。
本発明の請求項９に係るジッタ検出装置によれば、請求項８に記載のジッタ検出装置における演算時間管理回路は、光記録媒体の再生速度に応じて、前記エッジ選択回路の出力信号の２×Ｌ倍回（Ｌは正の整数）に一回のみ前記更新フラグを発生するように構成することで、正確なジッタ情報の抽出が可能なジッタ検出装置を実現できる。
また、本発明の請求項１０に係るジッタ検出装置は、請求項９に記載のジッタ検出装置にいて、前記演算時間管理回路を、光記録媒体の再生速度が遅い場合には、前記更新フラグの発生周期を短くし、再生速度が速い場合には、前記更新フラグの発生周期を長くすることを特徴とする。
本発明の請求項１０に係るジッタ検出装置によれば、請求項９に記載のジッタ検出装置における演算時間管理回路は、光記録媒体の再生速度が遅い場合には、前記更新フラグの発生周期を短くし、再生速度が速い場合には、前記更新フラグの発生周期を長くするように構成することで、正確なジッタ情報の抽出が可能なジッタ検出装置を実現できる。
また、本発明の請求項１１に係るジッタ検出装置は、請求項８に記載のジッタ検出装置において、前記デジタル信号演算回路は、前記取り込み信号の極性と前記ジッタ検出源信号の極性から取り込み基準タイミングを判断するタイミング検出回路と、該タイミング検出回路の出力信号を基準に、前記ジッタ検出源信号を前記取り込み信号で保持する第１のジッタ源信号保持回路と、前記取り込み信号の極性が反転する位置で前記ジッタ検出源信号を前記取り込み信号で保持する第２のジッタ源信号保持回路と、前記第１のジッタ源信号保持回路の出力信号と前記第２のジッタ源信号保持回路の出力信号を平均化する平均化回路と、前記第１のジッタ源信号保持回路の出力信号と前記第２のジッタ源信号保持回路の出力信号の差を演算する減算回路と、前記平均化回路の出力信号を前記減算回路の出力信号で除算する除算回路と、該除算回路の出力信号を二乗した後、前記取り込み信号の周期で、Ｍ回（Ｍは２以上の整数）加算して平均化し、１／２乗してジッタ情報を検出するジッタ演算回路とを備えることを特徴とする。
本発明の請求項１１に係るジッタ検出装置によれば、請求項８に記載のジッタ検出装置におけるデジタル信号演算回路は、タイミング検出回路と、第１のジッタ源信号保持回路と、第２のジッタ源信号保持回路と、平均化回路と、減算回路と、除算回路と、ジッタ演算回路とを有するように構成することで、正確なジッタ情報の抽出が可能なジッタ検出装置を実現できる。
本発明に係るジッタ検出装置によれば、欠落した時間成分を復調するナイキスト補間フィルタと、ジッタ検出源信号よりジッタ情報を抽出するデジタル信号演算回路と、前記デジタル信号演算回路の能力を考慮して、光記録媒体の再生速度や記録符号のパターン長に応じて、ジッタ検出源信号の出力レートを制御する機能を備えることにより、高速再生時にチャネルビットレートの２倍の周期でサンプリングを行う再生信号処理方式において、正確なジッタ情報の抽出が可能となる。
また、本発明に係るジッタ検出装置によれば、高倍速時にも再生信号品質の指標となるジッタの検出が高精度で行えるため、再生ＲＦ信号のジッタを良好にするためのアナログイコライザのカットオフ周波数やブースト学習の調整、および再生ＲＦ信号の性能に関係するフォーカスサーボにおけるバランス学習の最良点の調整等が高精度で行えるため、高倍速再生時等でも再生信号品質の向上が可能となる。
また、本発明に係るジッタ検出装置によれば、正確なジッタ情報の抽出が可能となり大規模集積回路内で検出システムを構築することが可能となるため、容易に光記録媒体に記録されたデジタルデータの記録品質を確認できる。また、得られたジッタ情報は記録データの品質の改善の指標にもなる。さらに、製造過程における光ディスク装置の不良品のスクリーニング等の工程も容易になる。
以下に、本発明の実施の形態を図面を用いて詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１におけるジッタ検出装置を有する光ディスク装置の構成を示すブロック図である。
この実施の形態１は、本発明の請求項１ないし請求項７に対応するものであり、欠落した時間成分を復調するナイキスト補間フィルタと、デジタル信号演算回路と、前記デジタル信号演算回路の能力を考慮して、再生速度や記録符号のパターン長に応じて、ジッタ検出源信号の出力レートを制御する機能を備えることにより、高速再生時にチャネルビットレートの２倍の周期でサンプリングを行う再生信号処理方式において、正確なジッタ情報の抽出が可能なようにしたものである。
図１において、本発明の実施の形態１における光ディスク装置は、再生信号検出回路２，再生ＲＦ信号調整回路４，ＰＬＬループ回路１００，ナイキスト補間フィルタ２３，データ復調回路２６，ジッタ検出前処理回路２８，デジタル信号演算回路２９およびシステムコントローラ２００から構成されている。
ＰＬＬループ回路１００は、Ａ／Ｄ変換器５，オフセット補正回路９，位相同期制御回路１７，クロック生成回路７から構成されている。
また、ジッタ検出前処理回路２８は、エッジ選択回路３１，演算時間管理回路３３，演算用保持回路３５，取り込み信号生成回路３８から構成されている。
本発明の実施の形態１における光ディスク装置は、データが記録された光ディスク媒体（光記録媒体）１から再生信号検出回路２により再生された再生ＲＦ信号３を再生ＲＦ信号調整回路４により、出力信号を強調しつつ高域を強調するような補正を施すとともに、復調信号以外の帯域に存在する雑音成分を除去することにより、ジッタの改善を図る。ここで、再生ＲＦ信号調整回路４は、ブースト量とカットオフ周波数とを任意に設定できるフィルタにより構成される。このフィルタは、例えば、図２の実線で示すような周波数特性を有する高次等リップルフィルタ等であってもよい。この図２において、点線で示した特性は、高域のブーストを行わない場合の特性である。
Ａ／Ｄ変換器５はクロック生成回路７により生成されるサンプリングクロック８を用いてアナログ信号をデジタル信号に変換する。このＡ／Ｄ変換器５は再生ＲＦ信号調整回路４の出力信号を多ビットのデジタルＲＦ信号６に標本化する。このとき、復調されるべきデジタル二値化信号２７の符号が、例えば、ＤＶＤで用いられているような８−１６変調符号のように、同じ符号が少なくとも３つ以上連続する制約を有する記録符号、即ち最小ランレングスが２で制限された符号、を用いており、信号成分がチャネルビット周波数のほぼ１／４以下の帯域で分布している場合、標本化定理により、チャネルビット周波数の半分の周波数成分を有するサンプリングクロック８を用いて、Ａ／Ｄ変換器５で標本化した場合において、理論上は、デジタル二値化信号２７を復調することが可能である。
このチャネルビット周波数の半分の周波数成分を有するサンプリングクロック８、すなわち、チャネルビットレートの２倍の周期のサンプリングクロック８により標本化を行った場合に、特に、高倍速再生時の消費電力の低減や、回路規模の削減による光ディスク装置のコスト削減に効果がある。
この標本化された多ビットのデジタルＲＦ信号６をオフセット補正回路９に入力することにより、デジタルＲＦ信号６に含まれる振幅方向のオフセット成分を補正する。このオフセット補正回路９は従来例の帯域制限回路５９に相当するものである。
以下、オフセット補正回路９の詳細な回路構成、および、動作原理について、図３（ａ）および図３（ｂ）を用いて説明する。なお、ここで図示する回路はあくまでも一例であり、本発明のオフセット補正回路９は図３（ａ）の回路構成に限定されるものではない。
図３（ａ）は、オフセット補正回路９の構成を示すブロック図である。また、図３（ｂ）は、オフセット補正回路９の動作原理を示す説明図である。
図３（ａ）および図３（ｂ）において、チャネルビット周波数の半分の周波数を基準に生成されたサンプリングクロック８により標本化された、図中の“○”で示すようなデジタルＲＦ信号６Ａないし６Ｌから、補間フィルタ１０により、デジタルＲＦ信号６を入力信号として、ナイキスト帯域を復元することにより、チャネルビットレートで見た場合に欠落した時間方向の成分情報である補間信号１１（図中の“●”で示す１１Ａないし１１Ｌ）を復元する。
補間フィルタ１０は、図４に示すようなナイキスト帯域を復元するフィルタ係数を持った有限インパルス応答（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタにより構成される。ここで、Ｔｃｈは、チャネルビットレートを示しており、縦軸は、有限インパルス応答フィルタのフィルタ係数である。有限長が長いフィルタほどナイキスト補間の精度が向上するが、例えば、ハミング窓などの窓関数を用いて、有限タップの打ち切り演算誤差の影響を軽減することにより回路規模を削減することも可能である。ここで図示する構成とフィルタ係数はあくまでも一例であり、本発明の補間フィルタ１０はこの回路構成に限定されるものではない。
例えば、図３（ａ）のオフセット情報検出回路１２により、デジタルＲＦ信号６と補間信号１１を用いて、図３（ｂ）に示すゼロレベルに対して符号の極性が異なるゼロクロス位置を検出するとともに、そのゼロクロス位置におけるオフセット情報１３（図中の“△”で示す１３Ａないし１３Ｅ）を検出する。このとき、オフセット情報検出回路１２の動作原理は、例えばデジタルＲＦ信号６Ｆと次に出現する補間信号１１Ｇとで符号の極性が異なるため、その間にゼロクロス位置が存在すると推定できる、ことに基づく。このように、ゼロクロス位置が存在すると推定された箇所において、これを挟む２つの信号、例えばデジタルＲＦ信号６Ｆと補間信号１１Ｇ、を加算して平均することにより、即ち、直線補間を行うことにより、オフセット情報１３Ｄを生成する。オフセット情報１３は、オフセットレベル平滑化回路１４により平滑化され、制御ゲイン調整回路１５によりオフセット補正の目的の応答特性に合わせたゲイン調整が行われた後、減算回路１６によりデジタルＲＦ信号６から該平滑化されゲイン調整された後のオフセット情報を減算することにより、デジタルＲＦ信号６に含まれる振幅方向のオフセット成分を低減するものである。
このようにオフセット補正回路９では、デジタルＲＦ信号６が有する振幅方向のオフセット成分を、ゼロレベルに合わせるようにフィードバック制御を行うものである。
一方、デジタル信号処理方式を適用する場合に、特に、高速再生時などにおいて消費電力の低減を行うために、再生ＲＦ信号３から、それに含まれるクロック成分の半分の周波数の位相と同期したデジタルＲＦ信号６を生成することが必要である。それを実現するために、位相同期制御回路１７を用いて、Ａ／Ｄ変換器５からオフセット補正回路９を経て生成された出力信号と、その信号から時間方向に欠落した信号を補間処理により復元した信号を用いて図５（ａ）に示す位相誤差情報２０を検出した後、位相同期制御を行うための位相同期制御信号に加工して、クロック生成回路７に入力することにより、サンプリングクロック８の位相と再生ＲＦ信号調整回路４の出力信号が有するクロック成分の半分の周波数の位相が同期するように制御する。ここで、クロック生成回路７は、入力される電圧値に応じてサンプリングクロック８を生成するものであり、電圧制御発振器（以下、ＶＣＯと称す）により構成されるものであっても良い。また、位相同期制御回路１７は、直線補間フィルタ１８，位相誤差情報検出回路１９，位相同期ループフィルタ２１およびＤ／Ａ変換器２２により構成されるものであってもよい。このように、Ａ／Ｄ変換器５のＡ／Ｄ変換出力→オフセット補正回路９→位相同期制御回路１７→クロック生成回路７→Ａ／Ｄ変換器５のサンプリングクロック入力、の一連のフィードバック回路動作を行うことにより、位相同期制御が実現できる。
以下、位相同期制御回路１７の詳細な回路構成、および、動作原理について、図５（ａ）、及び、図５（ｂ）を用いて説明する。なお、ここで図示する回路はあくまでも一例であり、本発明の位相同期制御回路１７はこの回路構成に限定されるものではない。
図５（ａ）は、位相同期制御回路１７の構成を示すブロック図である。また、図５（ｂ）は、位相同期制御回路１７における位相誤差情報２０の生成原理を示す説明図である。
図５（ａ）および図５（ｂ）において、“○”で示すようなオフセット補正回路９の出力信号から、隣接データ間で平均化を行う機能を備えた直線補間フィルタ１８により、“●”で示すようなチャネルビットレートで見た場合に欠落した時間方向の成分である補間信号を復元する。例えば、互いに隣接するオフセット補正回路９の出力信号同士を加算して平均することにより、直線補間フィルタ１８の出力信号が生成される。次に、位相誤差情報検出回路１９により、オフセット補正回路９の出力信号と直線補間フィルタ１８の出力信号を用いて、図５（ｂ）に示すゼロレベルに対して符号の極性が異なるゼロクロス位置を検出するとともに、そのゼロクロス位置における位相誤差情報２０（図中の“△”で示す２０Ａないし２０Ｄ）を検出する。このとき、位相誤差情報検出回路１９の動作原理は次のようになる。即ち、位相誤差情報検出回路１９は、ゼロクロス位置と推定された箇所において、立ち上がりエッジに関しては、オフセット補正回路９の出力信号と直線補間フィルタ１８の出力信号を加算して平均することにより位相誤差情報２０Ａおよび２０Ｃを生成する。一方、立下りエッジに関しては、オフセット補正回路９の出力信号と直線補間フィルタ１８の出力信号を加算して平均することにより、図中の“▲”で示すような位相誤差情報前処理信号を生成し、その極性を反転させることによって、位相誤差情報２０Ｂおよび２０Ｄを生成する。このように、位相誤差情報２０Ａないし２０Ｄを結んだ位相誤差曲線は、ゼロレベルに対して正の極性を示しており、これにより、位相が遅れていることを示している。位相同期ループフィルタ２１は、上記のようにして検出された位相誤差情報２０に対してフィルタ処理を施して出力する。Ｄ／Ａ変換器２２は、上記位相同期ループフィルタ２１の出力信号をアナログ制御信号である位相同期制御信号に変換する。なお、位相同期ループフィルタ２１は、比例成分と積分成分のゲインを調整し、これらゲイン調整後の成分同士の加算処理を行うような構成のものでも良い。
次に、図１のナイキスト補間フィルタ２３により、オフセット補正回路９の出力信号を入力信号として、直線補間よりも高精度にナイキスト帯域を復元することにより、チャネルビットレートで見た場合に欠落した時間方向の成分である第２の復調前処理信号２５を復元する。同時に、ナイキスト補間フィルタ２３により、オフセット補正回路９の出力信号をナイキスト補間フィルタ２３での第２の復調前処理信号２５の演算遅延時間に相当する時間分を遅延して、第１の復調前処理信号２４を生成する。
このナイキスト補間フィルタ２３は、図３（ａ）に示す補間フィルタ１０と同様に、図４に示すようなナイキスト帯域を復元するフィルタ係数を持った有限インパルス応答フィルタにより構成される。ここで図示する構成とフィルタ係数はあくまでも一例であり、本発明のナイキスト補間フィルタ２３はこの回路構成に限定されるものではない。
次に、ナイキスト補間フィルタ２３により生成される第１の復調前処理信号２４と第２の復調前処理信号２５は、データ復調回路２６に交互に入力されて、それぞれゼロレベルに対して、極性が正か負かを判別される。一例として、正の極性であった場合は判別結果を“１”に、負の極性であった場合は“０”にそれぞれ確定することにより、デジタル二値化信号２７を復調する。また、上記ゼロレベルではなく、任意のスレッショルドレベルにより二値に判別しても良い。ここでの復調方法は、一例であり、本発明はこの復調方法に限定されるものではない。
ここで、光ディスク装置の製造過程で、装置の品質を判定する場合や、光ディスク媒体１に記録された記録データの品質を検査する場合、また、再生ＲＦ信号３をより良い信号にするためのフォーカスサーボのバランス調整や、再生ＲＦ信号調整回路４における等リップルフィルタのカットオフ周波数とブースト量を最適化して、再生ＲＦ信号３のジッタを良化させる調整の指標として、ジッタ情報を抽出することが望ましい。特に、光ディスク装置でサポートするメディアは、多種多様であり、記録再生速度も幅広く保証する必要がある。この点からも、メディアや再生速度に依存しないように、より正確に精度良くジッタ情報３０を抽出できれば、光ディスク装置における記録性能と再生性能を、より良くすることが可能となる。
ナイキスト補間フィルタ２３により生成される第１の復調前処理信号２４と第２の復調前処理信号２５は、ジッタ検出前処理回路２８に入力された後、ジッタ検出源信号３６，３７と取り込み信号３９に変換される。ジッタ検出源信号３６，３７と取り込み信号３９は、乗算機能や除算機能などの演算素子を有するデジタル信号演算回路２９に入力された後、それらの信号を元に、ジッタ情報３０が検出されることになる。
ここで、ジッタ検出前処理回路２８の回路構成と、ジッタ検出源信号３６，３７と取り込み信号３９の生成原理について、図１、および、図６ないし図７を用いて説明する。なお、ここで図示する回路と生成原理はあくまでも一例であり、本発明のジッタ検出前処理回路２８はこの回路構成と生成原理に限定されるものではない。
第１の復調前処理信号２４と第２の復調前処理信号２５とは、エッジ選択回路３１に入力される。エッジ選択回路３１は、第１の復調前処理信号２４と第２の復調前処理信号２５の極性が反転する位置において、立ち上がりエッジか立ち下がりエッジかを判別して、どちらかのエッジを選択してエッジ選択フラグ３２を出力する機能を有するものである。
例えば、図６（ｅ），図６（ｆ）および図７に示すように、エッジ選択回路３１が立ち上がりエッジを選択した場合は、第１の復調前処理信号２４Ａと第２の復調前処理信号２５Ａとを１組として、第１の復調前処理信号２４Ａないし２４Ｆと、第２の復調前処理信号２５Ａないし２５Ｆまでの立ち上がりエッジに対して、サンプリングクロック８に合わせて、エッジ選択フラグ３２を出力するものである。次に、演算時間管理回路３３に、エッジ選択フラグ３２と光記録媒体１の再生速度情報２０１およびデジタル信号演算回路２９の演算性能情報２０２を入力して、選択されたエッジ選択フラグ３２の中で、実際にジッタ抽出を行うためのジッタ検出源信号３６とジッタ検出源信号３７を選別するための更新フラグ３４を生成する。この時、ジッタ検出源信号３６とジッタ検出源信号３７は、実際のサンプリングポイントの位相と、ナイキスト補間フィルタ２３により復元された欠落位相のデータが、１組でサンプリングクロック８のタイミングに対して並列に処理されるデータとなる。
再生速度情報２０１は、光ディスク装置を制御する手段、即ちシステムコントローラ２００から与えられる光ディスクの再生速度のことを意味する。例えば、ＣＬＶ（Ｃｏｎｓｔａｎｔ Ｌｉｎｅａｒ Ｖｅｌｏｃｉｔｙ；線速度一定）方式により再生している場合には、例えば、光ディスクの再生倍速が、１倍ないし１６倍などであることを示す。一方、ＣＡＶ（Ｃｏｎｓｔａｎｔ Ａｎｇｕｌａｒ Ｖｅｌｏｃｉｔｙ；角速度一定）方式により再生している場合には、実際の再生速度情報を指標化したものを示す。
ここで、演算時間管理回路３３は、図６（ｅ）と図６（ｆ）に示すように、エッジ選択フラグ３２と更新フラグ３４がともに“１”となる場合に、カウント値をリセットして、サンプリングクロック８に合わせてインクリメントする更新周期管理カウンタ３３ａを有するものである。前記更新周期管理カウンタ３３ａは、例えば、デジタル信号演算回路２９の演算能力は、４Ｔｈ×Ｎ倍速（Ｔｈはチャネルビットレートの２倍の周期、Ｎは正の整数である）より長い周期が最低限演算に必要とすれば、１倍速の再生（Ｎ＝１）の場合、４Ｔｈ×１＝４Ｔｈよりも長い、更新許可カウント値“５”を設定する。図６（ｅ）は、更新許可カウント値“５”の場合を示しており、前記更新周期管理カウンタが“５”に達した場合は、そのカウント値をホールドした後、更新フラグ３４を“０”から“１”にアサートして、前記更新周期管理カウンタが、“１”にリセットされた時点で、更新フラグ３４を“１”から“０”にネゲートするものであっても良い。エッジ選択フラグ３２と更新フラグ３４が、ともに“１”であった場合に、演算用保持回路３５により、第１の復調前処理信号２４と第２の復調前処理信号２５から、ジッタ検出源信号３６とジッタ検出源信号３７を保持して出力する。図６（ｅ）の場合には、復調前処理信号２４Ａと２５Ａ、復調前処理信号２４Ｃと２５Ｃ、復調前処理信号２４Ｄと２５Ｄ、および、復調前処理信号２４Ｅと２５Ｅが、ジッタ情報３０を抽出する対象となる。取り込み信号生成回路３８は、エッジ選択フラグ３２と更新フラグ３４から、デジタル信号演算回路２９におけるジッタ検出源信号３６とジッタ検出源信号３７の取り込み信号３９を生成する。
このように、光記録媒体の再生速度と光記録媒体に記録された符号のパターン（記録信号が高周波か低周波かを反映）に応じて、精度良いジッタ検出を、デジタル信号演算回路２９の演算処理能力を補強することなしに可能とするための、最適なジッタ検出用の源信号の生成が可能となる。
また、図６（ｅ）で示した場合に対して、再生速度が２倍速になった場合は、前記更新許可カウント値を４Ｔｈ×２＝８Ｔｈより長い、“９”または“１０”に設定すれば良い。図６（ｆ）は、前記更新許可カウント値を“１０”に設定した場合を示しており、デジタル信号演算回路２９の演算性能に合わせて、ジッタ検出源信号３６とジッタ検出源信号３７を更新することが可能となる。図６（ｆ）の場合には、復調前処理信号２４Ａと２５Ａ、および、復調前処理信号２４Ｄと２５Ｄが、ジッタ情報３０を抽出する対象となる。
通常は、再生速度が速くなると、デジタル信号演算回路２９における乗算器や除算器の演算性能により、ジッタ検出用の源信号からジッタ情報３０に変換するための処理能力が限界を迎えるため、精度の良いジッタ情報３０を抽出できる再生速度に限界が発生することになる。しかしながら、図６（ｅ）および図６（ｆ）に示すように、再生速度情報と演算性能情報からジッタ検出用の源信号の生成タイミングを制御することにより、再生速度と記録符号のパターンに対して、最も効率良く、つまり精度良くジッタ情報３０を抽出することが可能となる。
これは、図６（ｅ）の図面中央部に示すように、周波数が低い部分では全てのエッジ選択フラグに対し更新フラグが出現し、ゼロクロス点に対応したタイミングで第１および第２の復調前処理信号をサンプリングするが、図６（ｅ）の左側および右側のように、周波数が高い部分においては、各エッジ選択フラグ毎に発生すべき更新フラグの一部の発生を抑えることで実現している。
即ち、例えば図６（ｅ）において、その左側の復調前処理信号２４Ａ，２５Ａ付近から復調前処理信号２４Ｃ，２５Ｃ付近にかけて、およびその右側の復調前処理信号２４Ｅ，２５Ｅ付近から復調前処理信号２４Ｆ，２５Ｆ付近にかけて、はその中央部の復調前処理信号２４Ｃ，２５Ｃ付近から復調前処理信号２４Ｅ，２５Ｅ付近にかけて、より周波数が高い。しかしながら、この左，右側ではジッタ検出源信号３６，３７を獲得する際、間引きを行うようにしており、例えば復調前処理信号２４Ａ，２５Ａと復調前処理信号２４Ｃ，２５Ｃ間の復調前処理信号２４Ｂ，２５Ｂは間引かれている。これにより、デジタル演算処理回路２９の処理能力を高めることなく、正確なジッタ情報を算出することが可能となる。
本実施の形態１におけるジッタ検出前処理回路２８は、高周波時に第1の復調前処理信号２４と第２の復調前処理信号２５のサンプリングの間引き、つまり第1，第２の復調前処理信号２４，２５をサンプリングする周期の拡大を可能とするものである。即ち、ジッタ検出前処理回路２８において、エッジ選択回路３１は第１，第２の復調前処理信号２４，２５のエッジを選択し、エッジ選択フラグ３２を発生する。演算時間管理回路３３はシステムコントローラ２００から提供される再生速度情報２０１および演算性能情報２０２に応じて、更新フラグ３４を、低周波時には全てのエッジ選択フラグ３２に対して、高周波時には一部のエッジ選択フラグ３２に対して発生する。演算用保持回路３５はエッジ選択フラグ３２と更新フラグ３４とが同時に供給されている場合に限り新たな第１の復調前処理信号２４および第２の復調前処理信号２５を取得する。これにより、デジタル信号演算回路２９に供給するジッタ検出源信号３６，３７を高周波時に間引くことができる。取り込み信号生成回路３８はエッジ選択フラグ３２および更新フラグ３４に基づいて取り込み信号３９を発生し、デジタル信号演算回路２９が第１の復調前処理信号２４および第２の復調前処理信号２５を取り込むタイミングを制御する。なお、再生速度情報２０１および演算性能情報２０２は、図示しないＣＰＵのソフトウエアにより、メモリ、例えばＲＯＭ、等から提供されるようにしてもよい。
このエッジ選択回路３１は例えば図６（ａ）のように構成してもよい。即ち、エッジ選択回路３１はゼロクロス点検出回路３１ａおよびワンショットパルス発生回路３１ｂを有する。
ゼロクロス点検出回路３１ａは、図５（ａ）に示す直線補間フィルタ１８と同様の動作により第１，第２の復調前処理信号２４，２５のゼロクロス点を検出する。ワンショットパルス発生回路３１ｂはゼロクロス点検出回路３１ａからのゼロクロス点検出信号をトリガとしてサンプリングクロック８の１周期に相当するワンショットパルスを発生する。
演算時間管理回路３３は例えば図６（ｂ）のように構成してもよい。即ち、演算時間管理回路３３は更新周期管理カウンタ３３ａ，カウント上限値算出回路３３ｂ，ＪＫフリップフロップ３３ｃおよびＤフリップフロップ３３ｄを有する。
更新周期管理カウンタ３３ａはカウンタ３３１，セレクタ３３２，比較回路３３３およびカウント上限値設定回路３３４を有する。
カウント上限値算出回路３３ｂはシステムコントローラ２００から再生速度情報２０１および演算性能情報２０２を受信する。再生速度情報２０１は既述したように光記録媒体の再生倍速を示す数値である。演算性能情報２０２は例えば図６（ｄ）に示すように、デジタル信号演算回路２９の命令とその実行所要時間との関係を示す表に相当するデータ、あるいはこの関係より予め算出しておいたＭＩＰＳ（Ｍｉｌｌｉｏｎ Ｉｎｓｔｒｕｃｔｉｏｎｓ Ｐｅｒ Ｓｅｃｏｎｄ）値やＦＬＯＰＳ（ＦLｏａｔｉｎｇ ｐｏｉｎｔ ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎｓ Ｐｅｒ Ｓｅｃｏｎｄ）値等の、デジタル信号演算回路２９の性能指標などであってもよい。
カウント上限値算出回路３３ｂは再生速度情報２０１および演算性能情報２０２に基づき算出したカウント上限値をカウント上限値設定回路３３４に送信する。このカウント上限値は、既述したように、演算性能情報２０２により再生速度情報２０１を上回るように補正した値を算出するようにしてもよい。
カウンタ３３１はサンプリングクロック８を“１”からカウントし、比較回路３３３はカウント上限値設定回路３３４に設定された上限値とカウント値とを比較する。比較回路３３３はカウント値がカウント上限値と一致したときのみ、セレクタ３３２をカウント上限値設定回路３３４側に切り替える。これにより、カウント値が上限に達した後は、更新周期管理カウンタ３３ａの出力は上限値を維持する。
ＪＫフリップフロップ３３ｃは比較回路３３３の出力信号とエッジ選択フラグ３２とがともに“Ｈ”になった時点でＱ出力より“Ｈ”を出力する。このＱ出力“Ｈ”はＤフリップフロップ３３ｄにより、サンプリングクロック８の１周期分遅れてカウンタ３３１をリセットする。また、エッジ選択フラグ３２が“Ｌ”となった時点でＪＫフリップフロップ３３ｃのＱ出力は“Ｌ”となる。更新フラグ３４はＪＫフリップフロップ３３ｃのＱ出力であるため、カウンタ３３１のカウント値がカウント上限値に達した時点で“Ｈ”となり、エッジ選択フラグ３２が“Ｌ”となった時点で“Ｌ”となる。
なお、エッジ選択回路３１が、立下りエッジを選択する場合においては、図６（ｇ）に示すように、第１の復調前処理信号２４Ｇと第２の復調前処理信号２５Ｇを１組として、第１の復調前処理信号２４Ｇないし２４Ｋと、第２の復調前処理信号２５Ｇないし２５Ｋまでの立ち下がりエッジに対して、サンプリングクロック８に合わせて、エッジ選択フラグ３２を出力するものである。ここでは、図６（ｅ）と同様に、更新許可カウント値を“５”に設定した場合に関して示している。図６（ｇ）の場合には、立ち下がりエッジである復調前処理信号２４Ｇと２５Ｇ、復調前処理信号２４Ｉと２５Ｉ、および、復調前処理信号２４Ｊと２５Ｊが、ジッタ情報３０を抽出する対象となる。
このように、立ち上がりエッジと立ち下がりエッジに対して、それぞれのジッタ情報３０を検出し、立ち上がりエッジでのジッタ情報３０と立ち下がりエッジに対するジッタ情報３０を比較することにより、光ディスク媒体１の回転信号方向、即ちトラック方向への前後傾斜により発生するタンジェンシャルチルトを検出することが可能となる。このため、事前にタンジェンシャルチルトの抑制、さらにはこれによりもたらされる波形の左右非対称歪、コマ歪み等に対して、その影響が現れないような調整を施すことが可能となる。
取り込み信号生成回路３８は図６（ｃ）のように構成してもよい。即ち、取り込み信号生成回路３８はＡＮＤゲート３８ａおよびＤフリップフロップ３８ｂを有する。
エッジ選択フラグ３２と更新フラグ３４との論理積をＡＮＤゲート３８ａで生成し、その“Ｈ”出力をＤフリップフロップ３８ｂでサンプリングクロック８の１周期分遅延することで、取り込み信号３９を生成する。
このように、光記録媒体の再生速度と光記録媒体に記録された符号のパターンに応じてジッタ検出前処理回路２８により生成されたジッタ検出源信号３６とジッタ検出源信号３７、および、取り込み信号３９を入力信号として、デジタル信号演算回路２９により、ジッタ情報３０を検出する。
以下、デジタル信号演算回路２９の回路構成と、ジッタ情報３０の生成原理について、図８および図９を用いて説明する。なお、ここで図示する回路と生成原理はあくまでも一例であり、本発明はこの図示の回路構成と生成原理に限定されるものではない。
図８に示すように、デジタル信号演算回路２９は、第１のジッタ源信号保持回路４０，第２のジッタ源信号保持回路４２，平均化回路４４，減算回路４６，除算回路４８，ジッタ演算回路４９を有する。
第１のジッタ源信号保持回路４０は、取り込み信号３９の立ち下がりエッジで、ジッタ検出源信号３６を保持して第１のジッタ源信号４１を出力する。同時に、第２のジッタ源信号保持回路４２は、取り込み信号３９の立ち下がりエッジで、ジッタ検出源信号３７を保持して第２のジッタ源信号４３を出力する。ここで、例えば、図９において、第１のジッタ源信号４１は“○”を、第２のジッタ源信号４３は“●”を示している。第１のジッタ源信号４１と第２のジッタ源信号４３は、平均化回路４４に入力されて、図９の“△”で示すような瞬時ジッタ前情報４５を生成する。この時の、瞬時ジッタ前情報４５のゼロレベルからの振幅方向の距離を瞬時振幅ジッタ情報とした場合に、この信号を時間方向に射影すると、瞬時時間ジッタ情報に相当することになる。一方で、第１のジッタ源信号４１と第２のジッタ源信号４３は、減算回路４６に入力されて、瞬時傾き成分４７を生成する。これは、ジッタ検出対象となる信号のセンターレベル近傍が線形性を有している場合に、時間方向に射影すると、チャネルビット周期に相当する。次に、除算回路４８により、瞬時ジッタ前情報４５を瞬時傾き成分４７で除算した後、ジッタ演算回路４９により、除算回路４８の出力信号の２乗平均平方根(Root Mean Square;ＲＭＳ)を演算することで、すなわち、除算回路４８の出力信号を二乗した後、取り込み信号３９の周期で、Ｍ（Ｍは正の整数）回加算して平均化した後、その１／２乗を演算することで、ジッタ情報３０を検出する。
時間方向の情報を振幅方向の情報に展開する場合に、以下の関係が導き出せる。
Figure 0004317826
したがって、ゼロクロス位置での瞬時ジッタ情報の二乗は、以下の関係から、計算することが可能となる。
Figure 0004317826
このようにして抽出されたジッタ情報３０は、再生ＲＦ信号３の品質やデジタルＲＦ信号６の品質を示す指標となるため、光ディスク媒体１に記載されている記録データの品質を正確に認識可能であり、ジッタ情報３０の値を最小にするようにフォーカスサーボのバランス学習や、再生ＲＦ信号調整回路４における等リップルフィルタのブースト量とカットオフ周波数の調整を行う際に、より高精度に調整が可能となるため、再生性能が向上する。
以上のような一連の動作により、高速再生時およびチャネルビットレートの２倍の周期でサンプリングを行う再生信号処理方式において、正確なジッタ情報３０の抽出が可能となる。
また、高倍速時にも再生信号品質の指標となるジッタの検出が高精度で行えるため、再生ＲＦ信号３のジッタを良好にするためのアナログイコライザのカットオフ周波数やブースト学習の調整、および再生ＲＦ信号３の性能に関係するフォーカスサーボにおけるバランス学習の最良点の調整等が高精度で行えるため、高倍速再生時等でも再生信号品質の向上が可能となる。
また、正確なジッタ情報３０の抽出が大規模集積回路内で検出システムを構築することが可能となるため、容易に光記録媒体１に記録されたデジタルデータの記録品質を確認できる。これにより、検出されたジッタ情報３０は記録データの品質の改善の指標にもなり得る。また、製造過程における光ディスク装置の駆動系やサーボ系等の不良品のスクリーニング等の工程が容易になる。
なお、一例として、ジッタ検出源信号３６とジッタ検出源信号３７の生成周期を、記録符号のパターンに依存せず、光記録媒体の再生速度のみに依存して発生する場合、例えば、第１，第２の復調前処理信号の立ち上がりエッジ、または、立ち下がりエッジを基準に、演算時間管理回路３３における更新管理周期カウンタを動作させることで発生する場合を、図７に示す。この方式によれば立ち上がりエッジ、または、立ち下がりエッジを、第１，第２の復調前処理信号の周波数に依存せずに取得できる。
なお、ここで図示する回路と生成原理はあくまでも一例であり、本発明はこの図示回路と生成原理に限定されるものではない。
この図７の場合、演算時間管理回路３３は図７（ａ）に示すように構成してもよい。即ち、演算時間管理回路３３は更新周期管理カウンタ３３ｅ，カウント上限値算出回路３３ｂ，および１ビットカウンタ３３ｆを有する。
更新周期管理カウンタ３３ｅはカウンタ３３５と、比較回路３３６と、ＡＮＤゲート３３７と、Ｄフリップフロップ３３８と、カウント上限値設定回路３３９とを有する。
カウンタ３３５はエッジ選択フラグ３２を順次カウントする。比較回路３３６はカウント値とカウント上限値設定回路３３９に設定されたカウント上限値とを比較する。カウント値とカウント上限値とが一致した時点で比較回路３３６が“Ｈ”を出力し、かつエッジ選択フラグ３２が“Ｈ”となった時点で、ＡＮＤゲート３３７は論理積“Ｈ”を出力する。１ビットカウンタ３３ｆはエッジ選択フラグ３２を１ビットでカウントしており、エッジ選択フラグ３２が１つ入力する毎にその出力（１ビット）が反転する。ＡＮＤゲート３３７の出力“Ｈ”はＤフリップフロップ３３８によりサンプリングクロック８の１周期分遅れてカウンタ３３５および１ビットカウンタ３３ｆをリセットする。１ビットカウンタ３３ｆの出力は更新フラグ３４となる。
エッジ選択回路３１および取り込み信号生成回路３８の構成は図６（ａ）および図６（ｃ）と同様である。
図７（ｂ）に示すように、演算時間管理回路３３における更新周期管理カウンタ３３ｅは、エッジ選択フラグ３２に対してカウントを行う方式でも良い。この場合、更新許可カウント値は“２”に設定した場合を示しているが、２×Ｌ（Ｌは正の整数）に設定してもよい。前記更新周期管理カウンタ３３ｅが、“２”に達した場合は、その値をホールドした後、更新フラグ３４を“０”から“１”にアサートして、前記更新周期管理カウンタ３３ｅが、“１”にリセットされた時点で、更新フラグ３４を“１”から“０”にネゲートするものであっても良い。エッジ選択フラグ３２と更新フラグ３４が、ともに“１”であった場合に、演算用保持回路３５により、第１の復調前処理信号２４と第２の復調前処理信号２５から、ジッタ検出源信号３６とジッタ検出源信号３７を保持して出力する。
図７の場合には、復調前処理信号２４Ａと２５Ａ、復調前処理信号２４Ｃと２５Ｃ、および、復調前処理信号２４Ｅと２５Ｅが、ジッタ情報３０を抽出する対象となる。取り込み信号生成回路３８は、エッジ選択フラグ３２と更新フラグ３４から、デジタル信号演算回路２９におけるジッタ検出源信号３６とジッタ検出源信号３７の取り込み信号３９を生成する。
このように、ジッタの検出対象となるエッジに対して、間引き処理を行う方式を用いることにより、図1に示す記録符号のパターン長までを考慮する方式に比べて、各パターンに対してジッタを抽出する個数にバラツキがなくなるため、長いパターンに偏らず、全体の特性を反映したジッタ情報３０の検出が可能となる。
上述したように、本実施の形態１によれば、光ディスク媒体１から再生された再生ＲＦ信号３をデジタル化してデジタル二値化信号２７を復調する際に、チャネルビット周期の２倍の周期のサンプリングクロック８に同期してデジタル信号に変換した後、オフセット補正回路９を通過した信号と、その信号から欠落した時間成分を復調した信号とをそれぞれ保持することで生成したジッタ検出源信号３６，３７に基づきジッタ情報を抽出する際に、ジッタ情報を抽出するデジタル信号演算回路２９の能力を考慮して、光記録媒体の再生速度、あるいは再生速度および記録符号のパターン長に応じて、ジッタ検出源信号３６およびジッタ検出源信号３７の出力レートを制御するようにしたので、高速再生時にチャネルビットレートの２倍の周期でサンプリングを行う再生信号処理方式において、正確なジッタ情報３０の抽出を実現することが可能となる。また、デジタル信号演算回路内の除算回路を低速で動作させることが可能となる結果、再生速度を向上するために除算回路の回路規模が増加したり、除算回路が高速動作するために消費電力が増加したりするのを抑えることができる。
（実施の形態２）
図１０は、本発明の実施の形態２におけるジッタ検出装置を有する光ディスク装置の構成を示すブロック図である。
この実施の形態２は、本発明の請求項８ないし請求項１１に対応するものである。実施の形態１と異なる箇所は、ジッタ検出前処理回路２８において、ジッタ検出源信号５１をパラレル信号としてではなく、シリアル信号として生成するという点、それに応じて、ジッタ検出源信号５１の取り込み信号５３の生成方法を、シリアル信号の取り込みに合わせている点、デジタル信号演算回路５４のインターフェースがシリアルインターフェースに変わっている点である。
このデジタル信号演算回路のインターフェースに関し、実施の形態１では、ジッタ検出源信号３６とジッタ検出源信号３７をパラレル信号として生成していたのに対して、実施の形態２においては、ジッタを抽出する対象となる第１の復調前処理信号２４と第２の復調前処理信号２５を、エッジ選択フラグ３２毎に時間方向に直列に展開して保持することによりジッタ検出源信号５１の１系統にまとめた後、デジタル信号演算回路５４に取り込んでジッタ情報３０を抽出する方式としている。
この方式は、デジタル信号演算回路５４を大規模集積回路の外部に設け、プローブ針などの治具により大規模集積回路の端子と接続することでジッタ検出装置を構築する場合に、回路間のインターフェースを簡略化することが可能となる。
以下、実施の形態２について、図１０、図１１（ａ）、および、図１１（ｂ）を用いて説明する。なお、ここで図示する回路と原理はあくまでも一例であり、本発明はこの図示回路と原理に限定されるものではない。
図１０に示す中で、図１で示した実施の形態１と異なる回路は、具体的には以下の箇所である。
即ち、ジッタ検出前処理回路２８における、演算用直列保持回路５０と、取り込み信号生成回路５２、および、デジタル信号演算回路５４である。それ以外の回路は、実施の形態１と同じあるため、詳細な説明は省略する。
図１０に示すジッタ検出前処理回路２８において、例えば、エッジ選択回路３１が、立ち上がりエッジを選択した場合は、第１の復調前処理信号２４Ａと第２の復調前処理信号２５Ａを１組として、第１の復調前処理信号２４Ａないし２４Ｆと、第２の復調前処理信号２５Ａないし２５Ｆまでの立ち上がりエッジに対して、サンプリングクロック８に合わせて、エッジ選択フラグ３２を出力する。次に、演算時間管理回路３３に、エッジ選択フラグ３２と再生速度情報２０１、および、デジタル信号演算回路５４の演算性能情報２０２を入力して、選択されたエッジ選択フラグ３２の中で、実際にジッタ抽出を行うためのジッタ検出源信号５１を選別するための更新フラグ３４を生成する。ここで、演算時間管理回路３３は、図１１（ａ）に示すように、エッジ選択フラグ３２と更新フラグ３４が、ともに“１”となる場合に、カウント値をリセットして、サンプリングクロック８に合わせてカウント値をインクリメントする更新周期管理カウンタ３３ａを有するものである。前記更新周期管理カウンタ３３ａは、例えば、図１１（ａ）に示す場合は、前記再生速度情報２０１と前記演算性能情報２０２から、更新許可カウント値を“３”に設定した場合を示しており、前記更新周期管理カウンタ３３ａが、“３”に達した場合は、値をホールドした後、更新フラグ３４を“０”から“１”にアサートして、前記更新周期管理カウンタ３３ａが、“１”にリセットされた時点で、更新フラグ３４を“１”から“０”にネゲートするものであっても良い。取り込み信号生成回路５２は、エッジ選択フラグ３２と更新フラグ３４から、デジタル信号演算回路５４におけるジッタ検出源信号５１の取り込み信号５３を生成する。この取り込み信号５３は、エッジ選択フラグ３２と更新フラグ３４が、ともに“１”であった場合に、符号が反転する信号を、サンプリングクロック８の１クロック分遅延させた信号であっても良い。エッジ選択フラグ３２と更新フラグ３４が、ともに“１”であり、かつ、取り込み信号５３が“１”であった場合は、演算用直列保持回路５０により、ジッタを抽出する位置における第１の復調前処理信号２４を保持し、エッジ選択フラグ３２と更新フラグ３４が、ともに“１”であり、かつ、取り込み信号５３が“０”であった場合は、演算用直列保持回路５０により、ジッタを抽出する位置における第２の復調前処理信号２５を保持することにより、直列にジッタ検出源信号５１を保持して出力する。図１１（ａ）の場合には、復調前処理信号２４Ａと２５Ａ、復調前処理信号２４Ｃと２５Ｃ、および、復調前処理信号２４Ｅと２５Ｅが、ジッタ情報３０を抽出する対象となる。
このように、光記録媒体の再生速度と光記録媒体に記録された符号のパターンが信号が高周波か低周波かを反映することを利用し、この符号のパターンに応じてジッタ検出前処理回路２８により生成されたジッタ検出源信号５１、および、取り込み信号５３を入力信号として、デジタル信号演算回路５４により、ジッタ情報３０を検出する。
以下、デジタル信号演算回路５４の回路構成と、ジッタ情報３０の生成原理について、図９および図１２を用いて説明する。なお、ここで図示する回路と生成原理はあくまでも一例であり、本発明はこの図示の回路構成と生成原理に限定されるものではない。
図１２に示すように、第１のジッタ源信号保持回路５５は、取り込み信号５３の立ち下がりエッジで、ジッタ検出源信号５１を保持して第１のジッタ源信号４１を出力する。また、第２のジッタ源信号保持回路５６は、取り込み信号５３の立ち上がりエッジで、ジッタ検出源信号３７を保持して第２のジッタ源信号４３を出力する。ここで、例えば、図９において、第１のジッタ源信号４１は“○”によって、第２のジッタ源信号４３は“●”によって、それぞれを示している。第１のジッタ源信号４１と第２のジッタ源信号４３は、平均化回路４４に入力されて、図９の“△”で示すような瞬時ジッタ前情報４５を生成する。この時の、瞬時ジッタ前情報４５のゼロレベルからの振幅方向の距離を瞬時振幅ジッタ情報とした場合に、この信号を時間方向に射影すると、瞬時時間ジッタ情報に相当することになる。一方で、第１のジッタ源信号４１と第２のジッタ源信号４３は、減算回路４６に入力されて、瞬時傾き成分４７を生成する。これは、ジッタ検出対象となる信号のセンターレベル近傍が線形性を有している場合に、時間軸方向に射影すると、その斜影はチャネルビット周期に相当することによる。次に、除算回路４８により、瞬時ジッタ前情報４５を瞬時傾き成分４７で除算した後、ジッタ演算回路４９により、除算回路４８の出力信号のＲＭＳを演算することで、すなわち、除算回路４８の出力信号を二乗した後、取り込み信号５３の周期で、Ｍ（Ｍは正の整数）回加算して平均化した後、その１／２乗を演算することで、ジッタ情報３０を検出する。
このように、ジッタを抽出するための第１の復調前処理信号２４と第２の復調前処理信号２５を、時間方向に直列に保持しながら、デジタル信号演算回路５４に取り込んでジッタ情報３０を抽出する方式を適用することにより、回路間のインターフェースがシリアル接続となり、デジタル信号演算回路５４を大規模集積回路の外部に設け、プローブ針などの治具により大規模集積回路と接続するような場合は、そのインターフェースを簡略化することが可能となり、有用である。
また、演算時間管理回路３３の更新周期管理カウンタの更新許可カウント値を大きくすることにより、高速再生時にも、装置間の信号の変化を少なく抑え込むことが可能となるため、精度良いジッタ情報３０の抽出の妨げとなる、装置間のインターフェースで発生する雑音成分も抑制することが可能となる。
なお、一例として、ジッタ検出源信号５１の生成周期を、記録符号のパターンに依存せず、光記録媒体の再生速度のみに依存して発生する場合、例えば、第１，第２の復調前処理信号の立ち上がりエッジ、または、立ち下がりエッジを基準とし、演算時間管理回路３３における更新管理周期カウンタを動作させることで発生する場合を、図１１（ｂ）に示す。
なお、ここで図示する回路と生成原理はあくまでも一例であり、本発明はこの図示回路と生成原理に限定されるものではない。
図１１（ｂ）に示すように、演算時間管理回路３３における更新周期管理カウンタ３３ｅは、エッジ選択フラグ３２に対してカウントを行う方式でも良い。この場合、更新許可カウント値を“４”に設定した場合を示している。前記更新周期管理カウンタ３３ｅが、“２”に達した場合は、更新フラグ３４を“０”から“１”にアサートして、次のカウント値“３”で、更新フラグ３４を“１”から“０”にネゲートして、前記更新周期管理カウンタ３３ｅが、“４”に達した場合は、更新フラグ３４を“０”から“１”にアサートして、前記更新周期管理カウンタ３３ｅが、“１”にリセットされた時点で、更新フラグ３４を“１”から“０”にネゲートするものであっても良い。取り込み信号生成回路５２は、エッジ選択フラグ３２と更新フラグ３４から、デジタル信号演算回路５４におけるジッタ検出源信号５１の取り込み信号５３を生成する。この取り込み信号５３は、エッジ選択フラグ３２と更新フラグ３４が、ともに“１”であった場合に、符号が反転する信号を、サンプリングクロック８の１クロック分遅延させた信号であっても良い。エッジ選択フラグ３２と更新フラグ３４が、ともに“１”であり、かつ、取り込み信号５３が“１”であった場合は、演算用直列保持回路５０により、ジッタを抽出する位置における第１の復調前処理信号２４を保持し、エッジ選択フラグ３２と更新フラグ３４が、ともに“１”であり、かつ、取り込み信号５３が“０”であった場合は、演算用直列保持回路５０により、ジッタを抽出する位置における第２の復調前処理信号２５を保持することにより、直列にジッタ検出源信号５１を保持して出力する。図１１（ｂ）の場合には、第１の復調前処理信号２４Ａと第２の復調前処理信号２５Ａ、および、第１の復調前処理信号２４Ｅが、ジッタ情報３０を抽出する対象となる。
このように、ジッタの検出対象となるエッジに対して、間引き処理を行う方式を用いることにより、図１１（ａ）に示す記録符号のパターン長までを考慮する方式に比べて、各パターンに対してジッタを抽出する個数に、バラツキがなくなるため、長いパターンに偏らず、全体の特性を反映したジッタ情報３０の検出が可能となる。
上述したように、本実施の形態２によれば、光ディスク媒体１から再生された再生ＲＦ信号３をデジタル化してデジタル二値化信号２７を復調する際に、チャネルビット周期の２倍の周期のサンプリングクロック８に同期してデジタル信号に変換した後、オフセット補正回路９を通過した信号と、その信号から欠落した時間成分を復調した信号とをそれぞれ保持することで生成したジッタ検出源信号５１に基づきジッタ情報を抽出する際に、ジッタ情報を抽出するデジタル信号演算回路５４の能力を考慮して、光記録媒体の再生速度、あるいは再生速度および記録符号のパターン長に応じて、ジッタ検出源信号５１の出力レートを制御するようにしたので、高速再生時にチャネルビットレートの２倍の周期でサンプリングを行う再生信号処理方式において、正確なジッタ情報３０の抽出を実現することが可能となる。
また、デジタル信号演算回路５４をジッタ検出前処理回路２８の外部に設け、該ジッタ検出前処理回路２８とデジタル信号演算回路５４との間をシリアル伝送で接続するようにしたので、これらの間をパラレル伝送で接続するよりもインターフェースを簡略化できる。
このため、例えば、デジタル信号演算回路５４を計測用回路として大規模集積回路の外に設け、工程ジッタ等を計測する場合であって、デジタル信号演算回路５４と大規模集積回路とをプローブ針等の治具で接続するなどの場合に、その治具の製造コストを低減できる等の効果がある。
（実施の形態３）
図１３は、本発明の実施の形態３におけるジッタ検出装置を有する光ディスク装置の構成を示すブロック図である。
この実施の形態３は、本発明の請求項１ないし請求項７に対応するものである。この実施の形態３は実施の形態１とＰＬＬループ回路の構成が異なるものである。即ち、実施の形態１では、そのＰＬＬループ回路１００として、Ａ／Ｄ変換器５,オフセット補正回路９，位相同期制御回路１７およびクロック生成回路７からなるものを使用したが、このＰＬＬループ回路に代えて、図１５に示す、Ａ／Ｄ変換器５,帯域制限回路５９，位相比較処理ブロック６０，ＬＰＦ６１，Ｄ／Ａ変換器６２およびＶＣＯ６３からなるものを使用することも可能である。
本実施の形態３はそのＰＬＬループ回路として、実施の形態１のＰＬＬループ回路１００に代えて図１５に示すものと同様に構成されたＰＬＬループ回路を使用するようにしたものである。従って、実施の形態３の動作，効果は実施の形態１と同様である。なお、ＶＣＯ６３が生成するサンプリングクロック８は実施の形態１と同様、チャネルクロックの２倍に設定する。
（実施の形態４）
図１４は、本発明の実施の形態４におけるジッタ検出装置を有する光ディスク装置の構成を示すブロック図である。
この実施の形態４は、本発明の請求項８ないし請求項１１に対応するものである。この実施の形態４は実施の形態２とＰＬＬループ回路の構成が異なるものである。即ち、実施の形態２では、そのＰＬＬループ回路１００として、Ａ／Ｄ変換器５,オフセット補正回路９，位相同期制御回路１７およびクロック生成回路７からなるものを使用したが、実施の形態３の場合と同様、このＰＬＬループ回路に代えて、図１５に示す、Ａ／Ｄ変換器５,帯域制限回路５９，位相比較処理ブロック６０，ＬＰＦ６１，Ｄ／Ａ変換器６２およびＶＣＯ６３からなるものを使用することも可能である。
本実施の形態４はそのＰＬＬループ回路として、実施の形態２のＰＬＬループ回路１００に代えてこの図１５に示すものと同様に構成されたＰＬＬループ回路を使用するようにしたものである。従って、実施の形態４の動作，効果は実施の形態２と同様である。なお、ＶＣＯ６３が生成するサンプリングクロック８は実施の形態２と同様、チャネルクロックの２倍に設定する。
なお、上記実施の形態１ないし４では、データ復調回路２６を設けたものを示したが、単にジッタ情報のみが必要な場合は、省略してもよい。
また、デジタル信号演算回路２９，５４は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等の各種情報処理装置により構成するようにしてもよく、さらにはＡ/Ｄ変換器以降の全ての回路を、ＤＳＰ等の各種の情報処理装置により構成してもよい。
さらに、再生専用の光ディスク装置に適用した例を示したが、記録,再生が可能な光ディスク装置の再生系や光磁気ディスク装置の再生系等、各種のディスク装置に適用してもよい。
以上のように、本発明のジッタ検出装置は、光記録媒体の高速再生時においても、正確なジッタ検出が容易に可能になるため、それに基づいて最適な信号再生やサーボ調整が可能となり、ＤＶＤプレーヤーや、ＤＶＤレコーダーなどに適用して有用である。
また、高速再生時においても低消費電力で正確なジッタ検出が可能であるため、記録型光ディスクを搭載したデジタルビデオハンディームービーや、ノート型パーソナルコンピュータ用等の、低消費電力が要求される光ディスクドライブにも有用である。
本発明の実施の形態１によるジッタ検出装置を有する光ディスク装置の構成を示すブロック図である。 高次等リップルフィルタの周波数特性の説明図である。 上記実施の形態１におけるオフセット補正回路９の構成を示すブロック図である。 上記実施の形態１におけるオフセット補正回路９の動作原理を説明する図である。 ナイキスト特性を説明する図である。 上記実施の形態１における位相同期制御回路１７の構成を示すブロック図である。 上記実施の形態１における位相誤差情報２０の検出原理を説明する図である。 上記実施の形態１におけるエッジ選択回路３１の構成を示す図である。 上記実施の形態１における演算時間管理回路３３の構成を示す図である。 上記実施の形態１における取り込み信号生成回路３８の構成を示す図である。 上記実施の形態１における演算性能情報２０２の一例を示す図である。 低速再生時用の上記実施の形態１におけるジッタ検出前処理回路２８の立ち上がりエッジを選択した場合の動作原理を説明する図である。 高速再生時用の上記実施の形態１におけるジッタ検出前処理回路２８の立ち上がりエッジを選択した場合の動作原理を説明する図である。 上記実施の形態１におけるジッタ検出前処理回路２８の立ち下がりエッジを選択した場合の動作原理を説明する図である。 上記実施の形態１における演算時間管理回路３３の他の構成を説明する図である。 上記実施の形態１におけるジッタ検出前処理回路２８の立ち上がりエッジを選択した場合の動作原理を説明する図である。 上記実施の形態１におけるデジタル信号演算回路２９の構成を示すブロック図である。 上記実施の形態１におけるジッタ情報３０の検出原理を説明する図である。 本発明の実施の形態２による、光ディスク装置の構成を示すブロック図である。 上記実施の形態２におけるジッタ検出前処理回路２８の立ち上がりエッジを選択した場合の動作原理を説明する図である。 上記実施の形態２におけるジッタ検出前処理回路２８の立ち上がりエッジを選択した場合の動作原理を説明する図である。 上記実施の形態２におけるデジタル信号演算回路５４の構成を示すブロック図である。 本発明の実施の形態３によるジッタ検出装置を有する光ディスク装置の構成を示すブロック図である。 本発明の実施の形態４によるジッタ検出装置を有する光ディスク装置の構成を示すブロック図である。 従来の光ディスク装置の構成を示すブロック図である。
符号の説明
１ 光ディスク媒体
２ 再生信号検出回路
３ 再生ＲＦ信号
４ 再生ＲＦ信号調整回路
５ Ａ／Ｄ変換器
６ デジタルＲＦ信号
６Ａ〜６Ｌ デジタルＲＦ信号
７ クロック生成回路
８ サンプリングクロック
９ オフセット補正回路
１０ 補間フィルタ
１１ 補間信号
１１Ａ〜１１Ｌ 補間信号
１２ オフセット情報検出回路
１３ オフセット情報
１３Ａ〜１３Ｅ オフセット情報
１４ オフセットレベル平滑化回路
１５ 制御ゲイン調整回路
１６ 減算回路
１７ 位相同期制御回路
１８ 直線補間フィルタ
１９ 位相誤差情報検出回路
２０ 位相誤差情報
２０Ａ〜２０Ｄ 位相誤差情報
２１ 位相同期ループフィルタ
２２ Ｄ／Ａ変換器
２３ ナイキスト補間フィルタ
２４ 第１の復調前処理信号
２４Ａ〜２４Ｇ 第１の復調前処理信号
２５ 第２の復調前処理信号
２５Ａ〜２５Ｌ 第２の復調前処理信号
２６ データ復調回路
２７ デジタル二値化信号
２８ ジッタ検出前処理回路
２９ デジタル信号演算回路
３０ ジッタ情報
３１ エッジ選択回路
３１ａ ゼロクロス点検出回路
３１ｂ ワンショットパルス発生回路
３２ エッジ選択フラグ
３３ 演算時間管理回路
３３ａ 更新周期管理カウンタ
３３ｂ カウント上限値算出回路
３３ｃ ＪＫフリップフロップ
３３ｄ Ｄフリップフロップ
３３ｅ 更新周期管理カウンタ
３３ｆ １ビットカウンタ
３４ 更新フラグ
３５ 演算用保持回路
３６ ジッタ検出源信号
３７ ジッタ検出源信号
３８ 取り込み信号生成回路
３８ａ ＡＮＤゲート
３８ｂ Ｄフリップフロップ
３９ 取り込み信号
４０ 第１のジッタ源信号保持回路
４１ 第１のジッタ源信号
４２ 第２のジッタ源信号保持回路
４３ 第２のジッタ源信号
４４ 平均化回路
４５ 瞬時ジッタ前情報
４６ 減算回路
４７ 瞬時傾き成分
４８ 除算回路
４９ ジッタ演算回路
５０ 演算用直列保持回路
５１ ジッタ検出源信号
５２ 取り込み信号生成回路
５３ 取り込み信号
５４ デジタル信号演算回路
５５ 第１のジッタ源信号保持回路
５６ 第２のジッタ源信号保持回路
５７ 波形等化器
５８ サンプリングクロック
５９ 帯域制限回路
６０ 位相比較処理ブロック
６１ ＬＰＦ
６２ Ｄ／Ａ変換器
６３ ＶＣＯ
６４ デジタルフィルタ
６５ ビタビ復号器
６６ 位相誤差の絶対値
６７ 極性判定情報
６８ ジッタ検出処理ブロック
６９ ジッタ情報
１００ ＰＬＬループ回路
２００ システムコントローラ
３３１ カウンタ
３３２ セレクタ
３３３，３３６ 比較回路
３３４ カウント上限値設定回路
３３５ カウンタ
３３７ ＡＮＤゲート
３３８ Ｄフリップフロップ

Claims (11)

  1. 同じ符号が少なくとも３つ以上連続する制約を有する記録符号によりデジタル記録されている光記録媒体を再生する際に生じるジッタを検出するジッタ検出装置において、
    前記光記録媒体から再生ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号を検出する再生信号検出回路と、
    前記再生ＲＦ信号に含まれるクロック成分の２倍の周期に同期したサンプリングクロックにより当該再生ＲＦ信号をサンプリングし、振幅方向のオフセットを除去した後のデジタルＲＦ信号を出力するＰＬＬループ回路と、
    前記オフセットを除去した後のデジタルＲＦ信号を入力信号として、該入力信号を一定時間遅延して出力する第１の復調前処理信号と時間方向に欠落した成分である第２の復調前処理信号を生成するナイキスト補間フィルタと、
    前記第１の復調前処理信号と前記第２の復調前処理信号の極性が反転する箇所において、光記録媒体の再生速度に応じた所定の間隔で該第１および第２の復調前処理信号を間引くことにより、ジッタ情報が抽出されるジッタ検出源信号および該ジッタ検出源信号の保持タイミングを示す取り込み信号を抽出して出力するジッタ検出前処理回路と、
    前記ジッタ検出源信号を前記取り込み信号の保持タイミングで保持し該ジッタ検出源信号よりジッタ情報を抽出するデジタル信号演算回路とを備える、
    ことを特徴とするジッタ検出装置。
  2. 請求項１に記載のジッタ検出装置において、
    前記再生信号検出回路と前記ＰＬＬループ回路との間に、前記再生ＲＦ信号の振幅の調整とジッタ調整を行う再生ＲＦ信号調整回路を有する、
    ことを特徴とするジッタ検出装置。
  3. 請求項２に記載のジッタ検出装置において、
    前記ＰＬＬループ回路は、
    前記再生ＲＦ信号に含まれるクロック成分の２倍の周期に同期したサンプリングクロックを生成するクロック生成回路と、
    前記再生ＲＦ信号調整回路の出力信号を前記サンプリングクロックでサンプリングすることにより、デジタルＲＦ信号を生成するアナログデジタルコンバータ（以下、Ａ／Ｄ変換器と称す）と、
    前記デジタルＲＦ信号の振幅方向のオフセット成分を補正するオフセット補正回路と、
    該オフセット補正回路の出力信号から位相誤差情報を抽出し、該位相誤差情報をゼロに近づけるように、前記クロック生成回路が生成する前記サンプリングクロックの位相同期制御を行う位相同期制御回路とを有する、
    ことを特徴とするジッタ検出装置。
  4. 請求項１に記載のジッタ検出装置において、
    前記ジッタ検出前処理回路は、
    前記第１の復調前処理信号と前記第２の復調前処理信号の極性が反転する箇所における立ち上がりエッジあるいは立ち下がりエッジのいずれかを選択するエッジ選択回路と、
    前記エッジ選択回路により選択される記録符号のパターン長と光記録媒体の再生速度に応じて、前記デジタル信号演算回路がジッタ情報の抽出に要する演算時間、を計算して更新フラグを出力する演算時間管理回路と、
    前記第１の復調前処理信号と前記第２の復調前処理信号の極性が反転する位置において、該第１および第２の復調前処理信号を並列に前記ジッタ検出源信号として保持して出力する演算用保持回路と、
    該演算用保持回路の保持タイミングを遅延して、前記取り込み信号を生成する取り込み信号生成回路とを有する、
    ことを特徴とするジッタ検出装置。
  5. 請求項４に記載のジッタ検出装置において、
    前記演算時間管理回路は、
    光記録媒体の再生速度に応じて、前記エッジ選択回路の出力信号のＮ回（Ｎは正の整数）に一回のみ前記更新フラグを発生する、
    ことを特徴とするジッタ検出装置。
  6. 請求項５に記載のジッタ検出装置において、
    前記演算時間管理回路は、
    光記録媒体の再生速度が遅い場合には、前記更新フラグの発生周期を短くし、再生速度が速い場合には、前記更新フラグの発生周期を長くする、
    ことを特徴とするジッタ検出装置。
  7. 請求項１に記載のジッタ検出装置において、
    前記デジタル信号演算回路は、
    前記ジッタ検出源信号を前記取り込み信号の保持タイミングで保持する第１および第２のジッタ源信号保持回路と、
    前記第１および第２のジッタ源信号保持回路の出力信号を平均化する平均化回路と、
    前記第１のジッタ源信号保持回路の出力信号と前記第２のジッタ源信号保持回路の出力信号の差を演算する減算回路と、
    前記平均化回路の出力信号を前記減算回路の出力信号により除算する除算回路と、
    該除算回路の出力信号を二乗した後、前記取り込み信号の周期で、Ｍ回（Ｍは２以上の整数）加算して平均化し、１／２乗して前記ジッタ情報を検出するジッタ演算回路とを備える、
    ことを特徴とするジッタ検出装置。
  8. 請求項１に記載のジッタ検出装置において、
    前記ジッタ検出前処理回路は、
    前記第１の復調前処理信号と前記第２の復調前処理信号の極性が反転する箇所における立ち上がりエッジあるいは立ち下がりエッジのいずれかを選択するエッジ選択回路と、
    該エッジ選択回路により選択される記録符号のパターン長と光記録媒体の再生速度に応じて、前記デジタル信号演算回路がジッタ情報の抽出に要する演算時間、を計算して更新フラグを出力する演算時間管理回路と、
    該演算時間管理回路から出力される更新フラグと前記エッジ選択回路の出力信号が一致する位置において極性が反転する前記第１の復調前処理信号と前記第２の復調前処理信号を時間軸に対して直列に前記ジッタ検出源信号として保持して出力する演算用直列保持回路と、
    前記演算用直列保持回路の保持タイミングを遅延して、前記取り込み信号を生成する取り込み信号生成回路とを有する、
    ことを特徴とするジッタ検出装置。
  9. 請求項８に記載のジッタ検出装置において、
    前記演算時間管理回路は、
    光記録媒体の再生速度に応じて、前記エッジ選択回路の出力信号の２×Ｌ倍回（Ｌは正の整数）に一回のみ前記更新フラグを発生する、
    ことを特徴とするジッタ検出装置。
  10. 請求項９に記載のジッタ検出装置において、
    前記演算時間管理回路は、
    光記録媒体の再生速度が遅い場合には、前記更新フラグの発生周期を短くし、再生速度が速い場合には、前記更新フラグの発生周期を長くする、
    ことを特徴とするジッタ検出装置。
  11. 請求項８に記載のジッタ検出装置において、
    前記デジタル信号演算回路は、
    前記取り込み信号の極性と前記ジッタ検出源信号の極性から取り込み基準タイミングを判断するタイミング検出回路と、
    該タイミング検出回路の出力信号を基準に、前記ジッタ検出源信号を前記取り込み信号で保持する第１のジッタ源信号保持回路と、
    前記取り込み信号の極性が反転する位置で前記ジッタ検出源信号を前記取り込み信号で保持する第２のジッタ源信号保持回路と、
    前記第１のジッタ源信号保持回路の出力信号と前記第２のジッタ源信号保持回路の出力信号を平均化する平均化回路と、
    前記第１のジッタ源信号保持回路の出力信号と前記第２のジッタ源信号保持回路の出力信号の差を演算する減算回路と、
    前記平均化回路の出力信号を前記減算回路の出力信号で除算する除算回路と、
    該除算回路の出力信号を二乗した後、前記取り込み信号の周期で、Ｍ回（Ｍは２以上の整数）加算して平均化し、１／２乗してジッタ情報を検出するジッタ演算回路とを備える、
    ことを特徴とするジッタ検出装置。
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