JP4312420B2

JP4312420B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP4312420B2
Application number: JP2002142027A
Authority: JP
Inventors: 達也荒尾; 好文棚田; 寛柴田
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2001-05-18
Filing date: 2002-05-16
Publication date: 2009-08-12
Anticipated expiration: 2022-05-16
Also published as: JP2003037271A

Description

【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。特に、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００２】
【従来の技術】
近年、絶縁表面を有する基板上に形成された薄膜（厚さ数〜数百ｎｍ程度）を用いてＴＦＴを構成し、このＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。その代表例として、アクティブマトリクス型の液晶表示装置が知られている。特に、結晶質珪素膜を活性領域として用いるＴＦＴは電界効果移動度が高いことから、いろいろな機能回路を形成することも可能である。
【０００３】
例えば、アクティブマトリクス型の液晶表示装置には、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路が一枚の基板上に形成される。
【０００４】
前記ＴＦＴは、少なくとも半導体膜と、酸化珪素膜や酸化窒化珪素膜等からなる絶縁膜と、各種金属材料等からなる配線と、画素電極とを有している。前記配線には、ソース配線やゲート配線（ゲート電極を含む）などがあり、ソース配線と、ソース領域に接続するソース電極は他の配線を介して接続する場合が多い。
【０００５】
また、アクティブマトリクス型の液晶表示装置のなかでも、小型の液晶パネルを用いる液晶プロジェクタの普及が急速に進んでおり、使用される場がますます広がっている。それに伴い、便利性が求められ、小型化、高輝度化、高精細化ならびに低価格化などを進めるための開発が続けられている。
【０００６】
液晶プロジェクタや電子装置の表示部に用いられるアクティブマトリクス型液晶表示装置の画素部は数百万個の画素により構成されている。各画素にはＴＦＴが形成されており、各画素のＴＦＴには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられ、液晶を誘電体とした一種のコンデンサを形成している。そして、各画素に印加する電位をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動して透過光量を制御して画像を表示する仕組みになっている。
【０００７】
このコンデンサはリーク電流により次第にその容量が減少するため、透過光量が変化して画像表示のコントラストを低下させる原因となっていた。そこで、従来では容量配線を設けて、液晶を誘電体とするコンデンサとは別のコンデンサ（保持容量）を並列に設けてあった。この保持容量は、液晶を誘電体とするコンデンサが損失する容量を補う働きをしている。
【０００８】
【発明が解決しようとする課題】
しかしながら、画素部に容量配線を用いた保持容量を形成して十分な容量を確保しようとすると、開口率を犠牲にしなければならない。特に、液晶プロジェクタに用いられるような小型の高精細な液晶表示装置において、小型化と同時に高精細化が求められる限り、画素サイズの縮小化が続くことは十分予想される。例えば、対角０．７インチ型の液晶表示装置で、ＸＧＡ（１０２４×７６８画素）という高精細な表示を実現するためには、画素のひとつひとつのサイズが、１４μｍ×１４μｍと言う極めて小さな面積となっている。また、コンタクトホールの面積を１μｍ角とする場合でも、コンタクトの一辺は、カバレッジの問題等を考慮すると、少なくともコンタクトホールの一辺を１μｍずつ延長して、３μｍ角の面積を確保しなければならない。１画素の一辺が１４μｍの場合、３μｍ角のコンタクトを１つ形成すると、開口率は少なくとも４．６％低下することになる。コンタクト数は、画素サイズが小型化し続ける中で非常に重要な問題となっている。
【０００９】
現在、高輝度化のためには開口率を上げ、また高精細化のためには画素数を増やして対応してきているが、画素サイズが小型化し続けるなかで、開口率の向上および画素数の向上を同時に満たし、かつ十分な容量を確保する画素構造の設計をすることは、極めて難しい問題である。このような画素構造を実現しようとすれば、当然工程数が増え、工程も複雑になるため、歩留まりが悪くなり、半導体装置の製造コストがあがってしまうという問題がある。
【００１０】
また、透過型液晶表示装置の基板のＴＦＴが形成されていない面（以下、基板裏面という）側からの光や、上面から入射した光が基板中を乱反射した光によって、光リーク電流が増えてしまいオフ電流（ＴＦＴがオフ状態にある時に流れるドレイン電流値）が高くなってしまう場合がある。リーク電流が高くなれば、補償するための保持容量を大きくしなければならず、画素部における開口率の低下が問題になる。
【００１１】
本発明はこのような課題を解決するための技術であり、ＴＦＴと保持容量の構成に関し、従来より工程数を削減し、開口率が高く、高精細な表示を行うことができ、さらに、信頼性の高いアクティブマトリクス型液晶表示装置を実現することを課題としている。また、十数μm角という非常に小さな画素サイズで設計された液晶表示装置および該液晶表示装置を表示部に用いた電子装置においても明るい高精細な画像表示を実現することを課題とする。
【００１２】
【課題を解決するための手段】
本発明は、ゲート電極、ソース配線およびドレイン配線を同一工程で形成し、ゲート電極、ソース配線およびドレイン配線を覆って第１の絶縁膜を形成し、前記第１の絶縁膜上に上部遮光膜を形成し、該上部遮光膜上に第２の絶縁膜を形成し、前記第１の絶縁膜および前記第２の絶縁膜を部分的にエッチングして前記ドレイン配線に達するコンタクトホールを形成して、前記第２の絶縁膜上に前記ドレイン配線に接続する画素電極を形成することを特徴としている。また、前記ドレイン配線、前記第１の絶縁膜および前記上部遮光膜、並びに前記上部遮光膜、前記第２の絶縁膜および前記画素電極により保持容量を形成していることを特徴としている。
【００１３】
また、ＴＦＴは、チャネル形成領域、ソース領域およびドレイン領域を含む半導体膜、ゲート絶縁膜およびゲート電極を有し、ゲート電極は半導体膜より下層（基板側）に形成された下部遮光膜をかねるゲート配線に接続されている。
【００１４】
このように、ゲート電極、ソース配線およびドレイン配線を同一の工程で形成しているため、工程数を削減することを可能としている。具体的には、ＴＦＴの作製に要するフォトマスクの枚数を削減している。フォトマスクはフォトリソグラフィの技術において、エッチング工程の際に、マスクとするレジストパターンを基板上に形成するために用いる。従って、フォトマスクを１枚使用することは、その前後の工程において、被膜の成膜およびエッチングなどの工程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィの工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークなどの煩雑な工程が行われることを意味する。
【００１５】
また、ゲート電極、ソース配線およびドレイン配線を同一の工程で形成することにより、従来より積層の数を削減することが可能となる。そのため、半導体膜と遮光膜との物理的な距離が縮まり、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。
【００１６】
また、ソース配線とソース領域を直接接続することで、コンタクトの数を削減し、開口率を向上させることを可能としている。画素のサイズが小型化し続ける中で開口率を向上させるために、コンタクトの数を少しでも削減することは非常に有用である。
【００１７】
また、ドレイン配線、第１の絶縁膜および上部遮光膜、並びに上部遮光膜、第２の絶縁膜および画素電極により保持容量を形成することで、十分な保持容量の確保することを可能としている。また、前記第１の絶縁膜および前記第２の絶縁膜を誘電率の高い膜としたり、できるだけ薄く形成することで、保持容量をさらに十分なものとすることができる。
【００１８】
本明細書で開示する本発明の作製方法は、絶縁表面上に第１の遮光膜を形成し、該第１の遮光膜上に下地絶縁膜を形成し、該下地絶縁膜を介して前記第１の遮光膜上に半導体膜を形成し、該半導体膜に選択的に不純物元素を導入して、ソース領域およびドレイン領域を形成し、前記半導体膜上に第１の絶縁膜を形成し、該第１の絶縁膜を部分的にエッチングして前記第１の遮光膜、前記ソース領域およびドレイン領域の一部を露呈させ、前記第1の絶縁膜上に導電膜を形成し、該導電膜をエッチングして、ゲート電極、ソース配線およびドレイン配線を形成し、前記第１の絶縁膜、前記ゲート電極、前記ソース配線および前記ドレイン配線に接して第２の絶縁膜を形成し、該第２の絶縁膜上に前記第１の遮光膜と重なる第２の遮光膜を形成し、該第２の遮光膜を覆って第３の絶縁膜を形成し、該第３の絶縁膜を部分的にエッチングして前記ドレイン配線の一部を露呈させて画素電極を形成することを特徴としている。
【００１９】
上記作製方法において、導電膜を形成する材料としては、耐熱性導電性材料を用い、代表的にはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素を導入した結晶質珪素膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、導電膜は単層ではなく、２層以上の積層構造としても良いし、耐熱性の低い導電性材料を耐熱性の高い導電性材料で挟む構造としてもよい。
【００２０】
また、上記作製方法において、前記不純物元素は、ｎ型を付与する不純物元素およびｐ型を付与する不純物元素から選ばれた一種または複数種の元素とする。
【００２１】
また、上記作製方法により作製される半導体装置は、半導体膜上に第１の絶縁膜を介して形成されているゲート電極と、前記半導体膜に接続するソース配線およびドレイン配線は、同一導電材料により形成されており、前記ゲート電極、前記ソース配線および前記ドレイン配線上に第２の絶縁膜を介して形成された遮光膜と、該遮光膜上に形成された第３の絶縁膜と、該第３の絶縁膜上に形成され、かつ、前記ドレイン配線と電気的に接続する画素電極とにより保持容量が形成されていることを特徴とする半導体装置である。
【００２２】
また、上記作製方法により作製される他の半導体装置は、半導体膜上に第１の絶縁膜を介して形成されているゲート電極と、前記半導体膜に接続するソース配線およびドレイン配線は、同一導電材料により形成されており、前記ゲート電極、前記ソース配線および前記ドレイン配線上に第２の絶縁膜を介して形成された遮光膜と、該遮光膜上に形成された第３の絶縁膜と、該第３の絶縁膜上に形成され、かつ、前記ドレイン配線と電気的に接続する画素電極とにより第１の保持容量が形成され、前記ドレイン配線と、前記第２の絶縁膜と、前記遮光膜とにより第２の保持容量が形成されていることを特徴とする半導体装置である。
【００２３】
上記各半導体装置において、導電膜を形成する材料としては、耐熱性導電性材料を用い、代表的にはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成されている。また、リン等の不純物元素を導入した結晶質珪素膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、導電膜は単層ではなく、２層以上の積層構造としても良いし、耐熱性の低い導電性材料を耐熱性の高い導電性材料で挟む構造としてもよい。
【００２４】
このように、本発明は、ゲート電極、ソース配線およびドレイン配線を同一の工程で形成することにより、従来より工程数を削減することが可能となり、歩留まりが向上し、半導体装置の製造コストが低減される。また、積層の数を削減することが可能となるため、半導体膜と上部遮光膜との物理的な距離が縮まり、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。さらに、ソース配線とソース領域を直接接続することで、コンタクトの数を削減し、開口率を向上させることを可能としている。また、ドレイン配線、層間絶縁膜および上部遮光膜、並びに上部遮光膜、第１の絶縁膜および画素電極により保持容量を形成することで、十分な保持容量を確保することを可能としている。
【００２５】
また、本発明の他の構成は、絶縁表面上に画素部と駆動回路とを有する半導体装置であって、
前記画素部のＴＦＴにおいて、第１の半導体膜上に第１の絶縁膜を介して形成されている第１のゲート電極と、前記半導体膜に接続する第１のソース配線および第１のドレイン配線は、同一導電材料により形成されており、
前記第１のゲート電極は、前記半導体膜の下方に形成されている導電材料からなる下部遮光膜に接続しており、
前記第１のゲート電極、前記第１のソース配線および前記第１のドレイン配線上に第２の絶縁膜を介して形成された上部遮光膜と、該上部遮光膜上に形成された第３の絶縁膜と、該第３の絶縁膜上に形成され、かつ、前記ドレイン配線と電気的に接続する画素電極とにより保持容量が形成され、
前記駆動回路のＴＦＴにおいて、第２の半導体膜上に第１の絶縁膜を介して形成されている第２のゲート電極と、前記半導体膜に接続する第２のソース配線および第２のドレイン配線は、同一導電材料により形成されており、前記下部遮光膜と同一材料からなる配線が前記第２のゲート電極と接続していることを特徴とする半導体装置である。
【００２６】
また、上記構成において、前記絶縁表面上に形成するＴＦＴは全てｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴとしてもよい。また、上記構成において、前記下部遮光膜は、画素ＴＦＴの第１の半導体膜の下方とし、駆動回路に設けられる前記下部遮光膜と同一材料からなる配線は、第２のソース配線や第２のドレイン配線と交差しないようにする引き回し配線（第２のゲート電極と接続するゲート配線）であることを特徴としている。
【００２７】
【発明の実施の形態】
図５の断面図を用いて、本発明の画素構造について説明する。
【００２８】
基板５０１上にゲート配線としても機能する下部遮光膜５０２、５０３が形成されている。ゲート配線５０３上には下地絶縁膜５０４、半導体層５１１、ゲート絶縁膜５２５の順に形成されている。前記ゲート絶縁膜５２５上のゲート電極５３８はゲート配線５０３と接続されている。ソース配線５３７およびドレイン配線５４０は半導体層５１１の不純物領域にそれぞれ接続されている。ゲート電極５３８、ソース配線５３７およびドレイン配線５４０上には第１層間絶縁膜５４１、第２層間絶縁膜５４２が積層されており、前記第２層間絶縁膜５４２上にＴＦＴ（特にチャネル形成領域）の上部遮光膜５４３が形成されている。前記上部遮光膜５４３上には第３の層間絶縁膜５４４が形成されている。前記第３層間絶縁膜５４４上には、画素電極５４６が形成される。
【００２９】
ゲート電極５３８、ソース配線５３７およびドレイン配線５４０は同一工程において形成されている点に特徴がある。これにより、工程数を削減することを実現している。また、ソース配線とソース領域とを直接接続することでコンタクトホールの数を減らし、液晶表示装置を作製したときの開口率を向上させることを可能としている。
【００３０】
本発明で開示する画素構造は、下部遮光膜（ゲート配線）５０２、５０３および上部遮光膜５４３を有し、また、積層構造を少なくすることで上部遮光膜５４３と半導体層との物理的な距離を縮め、半導体層にあたる可能性があった基板裏面側の光や、上面から入射した光が基板中を乱反射した光を遮ることを可能とする。
【００３１】
また、本発明で開示する画素構造における保持容量は、上部遮光膜５４３と画素電極５４６を電極とし、第３の層間絶縁膜５４４を誘電体とする容量５４７と、ドレイン配線５４０と上部遮光膜５４３を電極とし、第１の層間絶縁膜５４１を誘電体とする容量５４８とがあり、工程数を増やすことなく、十分な容量を確保することができる。
【００３２】
以上の構成でなる本発明について、以下に示す実施例によりさらに詳細な説明を行うこととする。
【００３３】
【実施例】
［実施例１］
本実施例ではアクティブマトリクス基板の作製方法について図１〜図８を用いて説明する。本明細書ではＣＭＯＳ回路、及び駆動回路と、画素ＴＦＴ、保持容量とを有する画素部を同一基板上に形成された基板を、便宜上アクティブマトリクス基板と呼ぶ。
【００３４】
まず、本実施例ではコーニング社の７０５９ガラスや１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板５０１を用いる。なお、基板５０１としては、石英基板や単結晶シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。本実施例では石英ガラス基板を用いる。
【００３５】
次いで、石英基板５０１上に下部遮光膜を形成する。まず、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る膜厚１０〜１５０ｎｍ（好ましくは５０〜１００ｎｍ）の下地膜を形成する。そして、本実施例の処理温度に耐え得るＴａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料およびその積層構造により３００nm程度の膜厚で下部遮光膜を形成する。前記下部遮光膜は画素部または駆動回路のゲート配線、または引き回し配線としての機能も有する。本実施例では膜厚７５ｎｍの結晶質珪素膜５０２を形成し、続いて膜厚１５０ｎｍのＷＳｉｘ（x＝２．０〜２．８）を成膜した後、不要な部分をエッチングして下部遮光膜５０３を形成する。なお、本実施例では、下部遮光膜として積層構造を用いるが、前記下部遮光膜として単層構造を用いても良い。また、図では画素部のみに下部遮光膜を示しているが、駆動回路においても下部遮光膜と同じ材料で配線を形成し、ゲート配線、または引き回し配線の一部として形成する。
【００３６】
そして基板５０１および下部遮光膜５０３上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る膜厚１０〜６５０ｎｍ（好ましくは５０〜６００ｎｍ）の下地膜５０４を形成する。本実施例では下地膜５０４として単層構造を用いるが、前記絶縁膜を２層以上積層させた構造を用いても良い。本実施例では、下地膜５０４としては、プラズマＣＶＤ法を用い、ＳｉＨ₄、ＮＨ₃、及びＮ₂Ｏを反応ガスとして成膜される膜厚５８０ｎｍの酸化窒化珪素膜５０４（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を３５０℃にて形成する。
【００３７】
次いで、下地膜５０４上に半導体膜５０５を形成する。（図１（Ａ））半導体膜５０５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。半導体膜の材料に限定はないが、好ましくは珪素または珪素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００３８】
そして、ニッケルなどの触媒を用いた熱結晶化法を行って、半導体膜を結晶化する。（図１（Ｂ））また、ニッケルなどの触媒を用いた熱結晶化法の他に、公知の結晶化処理（レーザ結晶化法、熱結晶化法等）を組み合わせて行ってもよい。本実施例では、酢酸ニッケル溶液（重量換算濃度１０ｐｐｍ、体積５ｍｌ）をスピンコートにより膜上全面に塗布して金属含有層５０６を形成し、温度６００度の窒素雰囲気中に１２時間曝す。
【００３９】
また、レーザ結晶化法も適用する場合には、パルス発振型または連続発振型のエキシマレーザやＹＡＧレーザ、ＹＶＯ₄レーザ等を用いることができる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザ光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜８００mJ/cm²(代表的には２００〜７００mJ/cm²)とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜１０００mJ/cm²(代表的には３５０〜８００mJ/cm²)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザ光を基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を５０〜９８％として行ってもよい。
【００４０】
続いて、活性領域となる半導体層から、結晶化を助長するために用いた金属元素を除去または低減するために、ゲッタリングを行う。ゲッタリングについては特開平１０−２７０３６３号公報に開示している方法を適用すればよい。或いは、半導体膜上にエッチングストッパーとなる極薄い酸化層を形成した後、該酸化層上にゲッタリングサイトとしてリンまたは希ガスを含むアモルファスシリコン膜を積層した後、熱処理を行ってゲッタリングを行い、活性領域となる半導体層から金属元素を除去または低減させた後、ゲッタリングサイトを除去すればよい。本実施例では、上記公報に記載の技術を用い、マスクとして、膜厚５０ｎｍの酸化珪素膜を形成し、パターニングを行って、所望の形状の酸化珪素膜５０７ａ〜５０７ｃを得る。そして、半導体膜に選択的に１５族に属する元素（代表的にはＰ（リン））を導入して不純物領域５０８ａ〜５０８ｅを形成する。なお、不純物元素の導入の方法は、プラズマドーピング法、イオン注入法、イオンシャワードーピング法から選ばれた一種または複数種の方法により導入すればよい。そして、第２の熱処理を行うことで、活性領域となる半導体層から不純物領域５０８ａ〜５０８ｅへ金属元素を移動させ、前記半導体層から前記金属元素を除去または半導体特性に影響しない程度にまで低減することができる。（図１（Ｃ））このようにして作製した活性領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００４１】
そして、酸化珪素膜５０７ａ〜５０７ｃをマスクとして結晶質半導体膜にエッチングを行った後、酸化珪素膜５０７ａ〜５０７ｃを除去して半導体層５０９〜５１１を形成する。（図２（Ａ））
【００４２】
ここで、絶縁膜を形成して半導体膜の結晶性を向上させるために熱処理を行って、半導体層の上部を熱酸化させるのが望ましい。例えば、減圧ＣＶＤ装置で２０ｎｍの酸化珪素膜を成膜した後、ファーネスアニール炉で熱処理を行う。この処理により、半導体層の上部は酸化される。そして、酸化珪素膜および半導体層の酸化した部分をエッチングすると、結晶性の向上した半導体層が得られる。
【００４３】
また、半導体層５０９〜５１１を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）を導入してもよい。
【００４４】
そして、レジストからなるマスク５１２ａ〜５１２ｃを形成し、第２の不純物元素の導入（第２のドーピング処理）を行って、半導体層にｎ型を付与する不純物元素を導入する。（図２（Ｂ））不純物元素を導入するときの条件は１×１０¹³〜５×１０¹⁴/cm²とし、加速電圧を５〜８０ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０¹³/cm²とし、加速電圧を１０ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。このとき、マスク５１２ａ、５１２ｃが形成されているため、選択的に低濃度不純物領域５１３、５１４が形成される。低濃度不純物領域５１３、５１４には１×１０¹⁸〜１×１０²⁰/cm³の濃度範囲でｎ型を付与する不純物元素を添加する。ここで、ｐチャネル型ＴＦＴを形成する半導体層にはレジストによるマスク５１２ｂが形成されており、ｎ型を付与する不純物元素は導入されない。
【００４５】
次いで、レジストからなるマスクを除去し、新たにマスク５１５ａ〜５１５ｃを形成して、図２（Ｃ）に示すように、第３の不純物元素の導入（第３のドーピング処理）を行う。不純物元素を導入するときの条件はドーズ量を１×１０¹³〜１×１０¹⁵/cm²とし、加速電圧を５〜８０ｋｅＶとして行う。このとき、ｐチャネル型ＴＦＴを形成する半導体層にｎ型を付与する不純物元素を導入しないためにマスク５１５ｂを形成し、また、ｎチャネル型ＴＦＴを形成するための半導体層に選択的に高濃度不純物領域を形成するためにマスク５１５ａ、５１５ｃを形成する。本実施例ではドーズ量を２×１０¹⁵/ｃｍ²とし、加速電圧を３０ｋｅＶとして行う。こうして、高濃度不純物領域５１６、５１８と低濃度不純物領域５１７、５１９が形成される。なお、第２のドーピング処理と第３のドーピング処理の順序は特に限定されず、高濃度不純物領域を形成した後、低濃度不純物領域を形成してもよい。
【００４６】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク５２０ａ〜５２０ｃを形成して、図３（Ａ）に示すように、第４の不純物元素の導入（第４のドーピング処理）を行う。この第４の不純物元素の導入により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加される。このとき、マスク５２０ｂが形成されているため、選択的に低濃度不純物領域５２１が形成される。本実施例では、低濃度不純物領域５２１はジボラン（Ｂ₂Ｈ₆）を用いたイオンシャワードーピング法で形成する。イオンシャワードーピング法の条件はドーズ量を１×１０¹³〜１×１０¹⁴/cm²とし、加速電圧を５〜８０ｋｅＶとして行う。この第４の不純物元素の導入の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５２０ａ、５２０ｃで覆われているため、ｐ型を付与する不純物元素は導入されない。
【００４７】
次いで、レジストからなるマスクを除去し、新たにマスク５２２ａ〜５２２ｃを形成して、図３（Ｂ）に示すように、第５の不純物元素の導入（第５のドーピング処理）を行う。不純物元素を導入するときの条件はドーズ量を１×１０¹³〜１×１０¹⁵/cm²とし、加速電圧を５〜８０ｋｅＶとして行う。このとき、ｎチャネル型ＴＦＴを形成する半導体層にｐ型を付与する不純物元素を導入しないためにマスク５２２ａ、５２２ｃを形成し、また、ｐチャネル型ＴＦＴを形成するための半導体層に選択的に高濃度不純物領域を形成するためにマスク５２２ｂを形成する。本実施例ではドーズ量を１×１０¹⁵/ｃｍ²とし、加速電圧を２０ｋｅＶとして行う。こうして、高濃度不純物領域５２３と低濃度不純物領域５２４が形成される。なお、第４のドーピング処理と第５のドーピング処理の順序は特に限定されず、高濃度不純物領域を形成した後、低濃度不純物領域を形成してもよい。
【００４８】
また、本実施例では、ｐチャネル型ＴＦＴを形成するための半導体層に２度のｐ型を付与する不純物元素のドーピングを行い、低濃度不純物領域と高濃度不純物領域を形成した例を示したが、特に限定されず、高濃度不純物領域のみとしてもよい。また、第２乃至５のドーピング処理の順序は特に限定されない。
【００４９】
以上までの工程で、それぞれの半導体層に高濃度不純物領域および低濃度不純物領域が形成される。
【００５０】
次いで、半導体層５０９〜５１１を覆う絶縁膜５２５を形成する。絶縁膜５２５はプラズマＣＶＤ法またはスパッタ法を用い、厚さを２０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により３５ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。もちろん、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を用いても良い。
【００５１】
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho Silicate）とＯ₂とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm²で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００５２】
なお、絶縁膜５２５を形成してから、第２乃至第５の不純物元素の導入を行って、高濃度不純物領域および低濃度不純物領域を形成してもよい。
【００５３】
そして、半導体層と接続するコンタクト５２６〜５２９および下部遮光膜５０３と接続するコンタクト５３０を形成した後、膜厚１００〜５００ｎｍの耐熱性を有する導電膜５３１を形成する。本実施例では、Ｗのターゲットを用いたスパッタ法で膜厚４００ｎｍのＷ膜を形成する。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することもできる。
【００５４】
なお、本実施例では、導電膜５３１をＷとしているが、特に限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素を導入した結晶質珪素膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、本実施例では単層構造としたが、導電膜を２層以上積層して形成してもよい。また、Ａｌ等の耐熱性の低い導電膜を耐熱性の高い導電膜で挟んだ３層構造としてもよい。
【００５５】
次に、フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成し、電極及び配線を形成するためのエッチング処理を行う。本実施例ではエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０ＷのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。こうしてゲート電極５３３、５３５、５３８、ソース配線５３２、５３７、ドレイン配線５３６、５４０、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを接続する配線５３４を形成する。
【００５６】
図６にここまで作製された状態の上面図を示す。なお、図１（Ａ）〜図４（Ａ）に対応する部分には同じ符号を用いている。図４（Ａ）中の鎖線Ａ−Ａ’は図６中の鎖線Ａ―Ａ’で切断した断面図に対応している。
【００５７】
次いで、電極および配線５３２〜５４０を覆って、第１の層間絶縁膜５４１を形成する。この第１の層間絶縁膜５４１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形成する。もちろん、第１の層間絶縁膜５３８は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００５８】
次いで、熱処理を行って、半導体層の結晶性の回復、それぞれの半導体層に添加された不純物元素の活性化を行う。この熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、ＹＡＧレーザ等を用いたレーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００５９】
また、第１の層間絶縁膜を形成する前に熱処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜を形成した後で熱処理を行うことが好ましい。
【００６０】
さらに、熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行って、水素化処理を行う。この工程は第１の層間絶縁膜５４１に含まれる水素により半導体層のダングリングボンドを終端する工程である。もちろん、第１の層間絶縁膜の存在に関係なく半導体層を水素化することもできる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）や、３〜１００％の水素を含む雰囲気中で３００〜４５０℃で１〜１２時間の熱処理を行っても良い。
【００６１】
次いで、第１の層間絶縁膜５４１上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜５４２を形成する。保持容量の一方の電極と他方の電極との距離が場所により異なるよりも均一である方が、容量が大きくなる場合が多い。つまり、ドレイン配線と、後工程で形成される上部遮光膜とが平行に形成される方が望ましい。そのため、前記第２の層間絶縁膜５４２は表面が平坦化する膜を用いるのが望ましい。また、表面の平坦性を向上させる公知の技術、例えばＣＭＰ（ケミカルメカニカルポリッシング）と呼ばれる研磨工程を用いてもよい。さらに、保持容量の一方の電極と他方の電極との距離が近い方が、容量を大きくすることができる。そのため、平坦性を有する絶縁膜を形成した後、さらにエッチバックや研磨工程等を行って、前記第２の絶縁膜の表面と、前記ドレイン配線との距離とをできるだけ近付けることが望ましい。このとき、ドレイン配線上に形成されている第１の層間絶縁膜５４１を露呈させるのが望ましい。また、容量は誘電体の誘電率にも比例して大きくなる。そのため、第１の層間絶縁膜が第２の層間絶縁膜より高い誘電率を有する膜により形成されていれば、ドレイン配線、層間絶縁膜および上部遮光膜により形成される保持容量をさらに大きくすることが可能である。本実施例では、第２の層間絶縁膜５４２として膜厚１μｍのアクリル樹脂膜を形成し、エッチングを行って、ゲート電極、ソース配線およびドレイン配線上に形成されている前記第１の層間絶縁膜５４１の一部を露呈させ、前記第１の層間絶縁膜および前記第２の層間絶縁膜とにより表面が平坦化している。（図４（Ｂ））
【００６２】
なお、本実施例では、第１の層間絶縁膜および第２の層間絶縁膜を形成しているが、もちろん、単層構造としてもよい。この場合においても、表面が平坦化する膜を用いるのが望ましい。
【００６３】
そして、第２の層間絶縁膜５４１上にＡｌ、Ｔｉ、Ｗ、Ｃｒ、または黒色樹脂等の高い遮光性を持つ膜を所望の形状にパターニングして上部遮光膜５４３を形成する。この遮光膜５４３は画素の開口部以外を遮光するように網目状に配置する。
【００６４】
図７にここまで作製された状態の上面図を示す。なお、図１〜図４（Ｂ）に対応する部分には同じ符号を用いている。図４（Ｂ）中の鎖線Ａ−Ａ’は図７中の鎖線Ａ―Ａ’で切断した断面図に対応している。
【００６５】
さらに、この上部遮光膜５４３を覆うように第３の層間絶縁膜５４４を無機絶縁材料や有機絶縁材料により形成する。上部遮光膜と、第３の層間絶縁膜と、後工程で形成される画素電極とにより構成される保持容量を十分なものとするため、前記第３の層間絶縁膜５４４は表面が平坦化する膜を用いるのが望ましい。また、絶縁膜を形成した後エッチバックや研磨工程を行って表面を平坦化させて第３の層間絶縁膜５４４を形成してもよい。さらに、容量を大きくするため、誘電率の高い膜を用いたり、できるだけ薄く形成するのが望ましい。
【００６６】
そして、ドレイン配線５４０に通じるコンタクトホール５４５を形成し、ＩＴＯ等の透明導電膜を１００nm厚形成し、所望の形状にパターニングすることで画素電極５４６を形成する。
【００６７】
なお、保持容量は、上部遮光膜５４３と画素電極５４６を電極とし、第３の層間絶縁膜５４４を誘電体とする容量５４７と、ドレイン配線５４０と画素電極５４６を電極とし、第１の層間絶縁膜５４１を誘電体とする容量５４８とがあり、工程数を増やすことなく、十分な容量を確保することができる。
【００６８】
図８にここまで作製された状態の上面図を示す。なお、図１〜図４に対応する部分には同じ符号を用いている。図５中の鎖線Ａ−Ａ’は図８中の鎖線Ａ―Ａ’で切断した断面図に対応している。
【００６９】
また、図９で示すように、ドレイン配線に通じるコンタクトホール７４５をドレイン領域とドレイン配線を接続するコンタクトホール上に作製すれば、さらに開口率を向上させることが可能となる。なお、図９（Ａ）中の鎖線Ｂ−Ｂ’は図９（Ｂ）中の鎖線Ｂ−Ｂ’で切断した断面図に対応している。このとき、保持容量は上部遮光膜５４３と画素電極７４６を電極とし、第３の層間絶縁膜７４４を誘電体とする容量７４７となる。
【００７０】
以上の様にして、ｎチャネル型ＴＦＴ５５１とｐチャネル型ＴＦＴ５５２を有する駆動回路５５５と、画素ＴＦＴ５５３、保持容量５４６、５４７とを有する画素部５５６が同一基板上に形成されたアクティブマトリクス基板が完成する。
【００７１】
このようにして形成されたアクティブマトリクス基板はゲート電極、ソース配線およびドレイン配線が同一工程で形成されているため、従来よりも工程数を削減することを可能としている。そのため、歩留まりが向上し、コストの低減も実現できる。また、上部遮光膜と半導体膜との物理的な距離が短縮されるため、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。さらに、ソース配線が直接半導体膜と接続することでコンタクトホールの数を最小限に留め、液晶表示装置を作製したときの開口率を向上させることが可能となる。
【００７２】
［実施例２］
本実施例では、画素部における保持容量を実施例１とは異なる方法で作製する方法について説明する。なお、実施例１の図４（Ｂ）で示す第２の層間絶縁膜の形成までは同一であるので、説明は省略する。
【００７３】
前記第２の層間絶縁膜上に上部遮光膜を形成する。本実施例では上部遮光膜としてチタンを主成分とする膜６４３ａとアルミニウムを主成分とする膜６４３ｂとを積層して用いる。そして、上部遮光膜の表面に陽極酸化法またはプラズマ酸化法を行うと、アルミニウムを主成分とする膜６４３ｂとがチタンを主成分とする膜６４３ａの一部が陽極酸化され、酸化絶縁膜６４４ｂとして酸化アルミニウム膜（アルミナ膜）が形成される。この酸化絶縁膜６４４ｂを保持容量の誘電体として用いる。なお、タンタル（Ｔａ）またはチタン（Ｔｉ）を陽極酸化して得られる酸化絶縁膜も誘電率が高いため、保持容量の誘電体として好適に用いることができる。また、酸化絶縁膜は２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さであるのが望ましい。（図１０（Ａ））
【００７４】
この陽極酸化処理に際して、まず十分にアルカリイオン濃度の小さい酒石酸エチレングリコール溶液を作製する。これは１５％の酒石酸アンモニウム水溶液とエチレングリコールとを２：８で混合した溶液であり、これにアンモニア水を加え、ｐＨが７±０．５となるように調節する。そして、この溶液中に陰極となる白金電極を設け、遮光膜１２２が形成されている基板を溶液に浸し、遮光膜１２２を陽極として、一定（数ｍＡ〜数十ｍＡ）の直流電流を流す。本実施例では１枚の基板に200ｍＡの電流を流す。
【００７５】
溶液中の陰極と陽極との間の電圧は陽極酸化物の成長に従い時間と共に変化するが、定電流のまま一定の昇圧レートで電圧を上昇させて、到達電圧４５Ｖに達したところで陽極酸化処理を終了させる。このようにして上部遮光膜の表面には厚さ約５０ｎｍの酸化絶縁膜６４５を形成することができる。なお、ここで示した陽極酸化法に係わる数値は一例にすぎず、作製する素子の大きさ等によって当然最適値は変化しうるものである。
【００７６】
また、ここでは陽極酸化法を用いて遮光膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成する膜や、ＤＬＣ（Diamond Like Carbon）膜、酸化タンタル膜、有機絶縁膜から選ばれた一種または複数種の膜とを組み合わせた積層膜を用いても良い。
【００７７】
次いで、第３層間絶縁膜６４６を形成する。第３層間絶縁膜６４６は、向き絶縁材料や有機絶縁膜を用いて形成する。本実施例ではポリイミドを膜厚１．５μmで形成する。続いて、保持容量となる領域の層間絶縁膜はエッチングして除去し、酸化絶縁膜６４４ｂを露出させる。
【００７８】
続いて、実施例１に従って画素電極６４８を作製すれば、図１０（Ｃ）で示すアクティブマトリクス型基板が完成する。
【００７９】
なお、保持容量は、上部遮光膜６４３と画素電極５４６を電極とし、酸化絶縁膜６４５を誘電体とする容量６４９と、ドレイン配線５４０と上部遮光膜６４３を電極とし、第１及び第２の層間絶縁膜５４１、５４２を誘電体とする容量６５０とがあり、工程数を増やすことなく、十分な容量を確保することができる。
【００８０】
このようにして形成されるアクティブマトリクス基板はゲート電極、ソース配線およびドレイン配線が同一工程で形成されているため、従来よりも工程数を削減することを可能としている。そのため、歩留まりが向上し、コストの低減も実現できる。また、上部遮光膜と半導体膜との物理的な距離が短縮されるため、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。さらに、ソース配線が直接半導体膜と接続することでコンタクトホールの数を最小限に留め、液晶表示装置を作製したときの開口率を向上させることが可能となる。
【００８１】
［実施例３］
本実施例では、本発明を用いて形成されたＧＯＬＤ構造のＴＦＴを有するアクティブマトリクス基板の作製方法について、説明する。なお、実施例１の図３（Ｃ）で示す導電膜の形成までは同一であるので、説明は省略する。
【００８２】
ここで、フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成し、電極及び配線を形成するためのエッチング処理を行う。このとき、低濃度不純物領域の一部がゲート電極と重なるようにして、エッチング処理を行う。こうしてゲート電極６３３、６３５、６３８、ソース配線６３２、６３７、ドレイン配線６３６、６４０、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを接続する配線６３４を形成する。（図１１（Ａ））
【００８３】
そして、実施例１に従って画素電極５４６まで形成すれば、アクティブマトリクス型基板が完成する。（図１１（Ｂ））
【００８４】
このようにして形成されたアクティブマトリクス基板はゲート電極、ソース配線およびドレイン配線が同一工程で形成されているため、従来よりも工程数を削減することを可能としている。そのため、歩留まりが向上し、コストの低減も実現できる。また、上部遮光膜と半導体膜との物理的な距離が短縮されるため、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。さらに、ソース配線が直接半導体膜と接続することでコンタクトホールの数を最小限に留め、液晶表示装置を作製したときの開口率を向上させることが可能となる。また、ＴＦＴをＧＯＬＤ構造としたことで、オフ電流を低減することが可能となり、ＴＦＴの信頼性を向上させることが出来る。
【００８５】
また、本実施例では、画素部のＴＦＴと駆動回路のＴＦＴの両方をＧＯＬＤ構造とした例を示したが、特に限定されず、駆動回路のＴＦＴ（ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴ）のみをＧＯＬＤ構造としてもよいし、駆動回路の一部のｎチャネル型ＴＦＴのみをＧＯＬＤ構造としてもよい。
【００８６】
［実施例４］
本実施例では、実施例１で作製したアクティブマトリクス基板から、透過型液晶表示装置を作製する工程を以下に説明する。説明には図１２を用いる。
【００８７】
まず、実施例１に従い、図５の状態のアクティブマトリクス基板を得た後、前記アクティブマトリクス基板上、少なくとも画素電極５４７上に配向膜５６７を形成しラビング処理を行う。なお、本実施例では配向膜５６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ（図示せず）を所望の位置に形成する。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００８８】
次いで、対向基板５６９を用意する。次いで、対向基板５６９上に着色層５７０、平坦化膜５７３を形成する。
【００８９】
次いで、平坦化膜５７３上に透明導電膜からなる対向電極５７６を少なくとも画素部に形成し、対向基板の全面に配向膜５７４を形成し、ラビング処理を施す。
【００９０】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５６８で貼り合わせる。シール材５６８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５７５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５７５には公知の液晶材料を用いれば良い。このようにして図１２に示す反射型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、対向基板のみに偏光板（図示しない）を貼りつけた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【００９１】
以上のようにして作製される液晶表示装置は、上部遮光膜と半導体膜との物理的な距離が短縮されるため、光漏れや光の回折などによるリーク電流の発生を防ぐことが可能となる。さらに、ソース配線が直接半導体膜と接続することでコンタクトホールの数を最小限に留めてあるので、開口率が向上することを可能とする。また、ドレイン配線、層間絶縁膜および遮光膜、並びに遮光膜、第３の絶縁膜および画素電極により保持容量を形成することで、十分な保持容量の確保することを可能とする。このように、液晶表示装置の信頼性を向上させ、高精細な表示を実現することが可能となる。そして、このような液晶表示装置は各種電子機器の表示部として用いることができる。
【００９２】
なお、本実施例は実施例１乃至３のいずれか一と自由に組み合わせることが可能である。
【００９３】
［実施例５］
本発明を適用して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶表示装置、アクティブマトリクス型ＥＣ表示装置）に用いることが出来る。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施出来る。
【００９４】
その様な電子機器としては、プロジェクタなどが挙げられる。例として、図１３に示す。
【００９５】
図１３（Ａ）はフロント型プロジェクタであり、投射装置３６０１、スクリーン３６０２等を含む。本発明は投射装置３６０１の一部を構成する液晶表示装置３８０８やその他の駆動回路に適用することができる。
【００９６】
図１３（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置３８０８やその他の駆動回路に適用することができる。
【００９７】
なお、図１３（Ｃ）は、図１３（Ａ）及び図１３（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示装置３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【００９８】
また、図１３（Ｄ）は、図１３（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図１３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【００９９】
［実施例６］
本実施例では希ガスを含む非晶質半導体膜を用いてゲッタリングする例を図１４に示す。
【０１００】
まず、実施例１に従って、図１（Ｂ）と同じ工程で半導体膜を結晶化する。（図１４（Ａ））なお、図１４（Ａ）は、図１（Ｂ）と同一であるのでここでは詳細な説明は省略する。
【０１０１】
次いで、オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸化膜からなるバリア層を形成する。本実施例ではオゾン水を用いてバリア層１４０１を形成したが、酸素雰囲気下の紫外線の照射で結晶構造を有する半導体膜の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体膜の表面を酸化する方法やプラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層を形成してもよい。
【０１０２】
本明細書中、バリア層とは、ゲッタリング工程において金属元素が通過可能な膜質または膜厚を有し、且つ、ゲッタリングサイトとなる層の除去工程においてエッチングストッパーとなる層を指している。
【０１０３】
次いで、上記バリア層１４０１上にプラズマＣＶＤ法またはスパッタ法でゲッタリングサイトとなるアルゴン元素を含む非晶質シリコン膜１４０２を５０ｎｍ〜４００ｎｍ、ここでは膜厚１５０ｎｍで形成する。（図１４（Ｂ））本実施例では、スパッタ法でシリコンターゲットを用い、アルゴン雰囲気下、圧力０．３Ｐａで成膜する。本実施例では安価なガスであるアルゴンを用いたが、特に限定されず、希ガス元素を含む非晶質シリコン膜をゲッタリングサイトとしてもよい。
【０１０４】
その後、６５０℃に加熱された炉に入れて３分の熱処理を行いゲッタリングして、結晶構造を有する半導体膜５０５中のニッケル濃度を低減する。炉に代えてランプアニール装置を用いてもよい。
【０１０５】
次いで、バリア層１４０１をエッチングストッパーとして、ゲッタリングサイトであるアルゴン元素を含む非晶質シリコン膜１４０２を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。
【０１０６】
次いで、得られた結晶構造を有するシリコン膜（ポリシリコン膜とも呼ばれる）の表面にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体層５０９、５１０、５１１を形成する。半導体層を形成した後、レジストからなるマスクを除去する。
【０１０７】
ここまでの状態が図２（Ａ）とほぼ同一となる。以降の工程は、実施例１に従えばよい。
【０１０８】
本実施例に示したゲッタリング方法は、結晶構造を有するシリコン膜とゲッタリングサイトとなる領域との距離が１〜１０ｎｍ程度と短いため、実施例１に示したゲッタリング方法よりも効率よく半導体膜中の金属元素を除去または低減することができる。
【０１０９】
また、本実施例は、実施例１乃至５のいずれか一と自由に組み合わせることができる。
【０１１０】
［実施例７］
本実施例ではｎチャネル型ＴＦＴのみで駆動回路を形成する例を図１５に示す。また、実施例１とはドーピング順序を変えて自己整合的に低濃度不純物領域を形成する例を示す。なお、図１５において、実施例１と同じ部分には同一の符号を用いる。
【０１１１】
まず、実施例１に従って、図２（Ａ）と同じ状態を得る。図２（Ａ）と同じ状態を得るためには、下部遮光膜を形成する第１マスク、酸化膜を形成する第２マスクを用いる。
【０１１２】
次いで、実施例１での第２のドーピング処理を行わず、本実施例の第２のドーピング処理として、実施例１の第３のドーピング処理と同じマスクを行い、高濃度不純物領域を形成する。ここで第２のドーピング処理として第３マスクを用いる。
【０１１３】
次いで、半導体層を覆う絶縁膜を形成する。この絶縁膜はプラズマＣＶＤ法またはスパッタ法を用い、厚さを２０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。
【０１１４】
そして、第４マスクを用い、絶縁膜を選択的にエッチングして半導体層または下部遮光膜に達する開口（コンタクトホール）を形成した後、膜厚１００〜５００ｎｍの耐熱性を有する導電膜を形成する。本実施例では、Ｗのターゲットを用いたスパッタ法で膜厚４００ｎｍのＷ膜を形成する。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することもできる。
【０１１５】
次いで、第５マスクを用い、電極及び配線を形成するためのエッチング処理を行う。こうして電極１５００と接続するゲート電極５３３、下部遮光膜５０３と接続するゲート電極５３８、ソース配線５３２、５３７、ドレイン配線１５３４、５４０を形成する。また、本実施例において、駆動回路にはｎチャネルＴＦＴのみで構成し、駆動回路におけるゲート電極と接続する配線１５００を図示している。駆動回路において、この配線１５００を用いてゲート配線とソース配線とドレイン配線とが互いに交差しないようにする。
【０１１６】
次いで、第３のドーピング処理を行う。この第３のドーピング処理は、マスクを用いず、自己整合的に低濃度不純物領域を形成する。（図１５（Ａ））ここでのドーピング条件は、実施例１での第２のドーピング処理と同じ条件とすればよい。自己整合的に低濃度不純物領域を形成することは、マスクの合わせ精度によらないため、さらなる微細化にも対応することができる。
【０１１７】
次いで、実施例１と同様に、電極および配線を覆って、第１の層間絶縁膜５４１を形成する。
【０１１８】
以降の工程は、実施例１に従って、図１５（Ｂ）に示すｎチャネル型ＴＦＴ１５５１を有する駆動回路１５５５、画素ＴＦＴ１５５３が形成されたアクティブマトリクス基板を形成すればよい。図５（Ｂ）と同じ状態を得るためには、黒色樹脂等の高い遮光性を持つ膜からなる上部遮光膜を形成する第６マスク、ドレイン配線に達するコンタクトホールを形成する第７マスク、透明導電膜からなる画素電極５４６を形成する第８マスクを用いる。
【０１１９】
本実施例は、ｎチャネル型ＴＦＴのみとし、低濃度不純物領域を自己整合的に形成することによってトータルのマスクを８枚とすることができる。
【０１２０】
また、本実施例は、実施例１乃至６のいずれか一と自由に組み合わせることができる。
【０１２１】
【発明の効果】
本発明の構成を採用することにより、以下に示すような基本的有意性を得ることが出来る。
【０１２２】
（ａ）従来より工程数を削減することを可能とする。
【０１２３】
（ｂ）工程数を削減することにより、階層の数が従来より削減されて上部遮光膜と半導体膜との物理的な距離が縮まり、前記半導体膜に対する遮光性が向上する。
【０１２４】
（ｃ）ソース配線とソース領域とを直接接続するため、コンタクトホールの数を削減することが可能となり、開口率が向上する。
【０１２５】
（ｄ）上部遮光膜、該上部遮光膜上に形成された絶縁膜および該絶縁膜上に形成された画素電極により保持容量を形成することで十分な容量が確保できる。さらに、ドレイン配線、該ドレイン配線上に形成された絶縁膜および上部遮光膜により保持容量を形成することもできる。さらに、絶縁膜を薄く形成したり、誘電率の高い膜により形成すれば、容量をさらに十分なものとすることができる。
【０１２６】
（ｅ）ゲート電極とソース配線とドレイン配線とを同一材料、且つ、同一マスクで形成することによって、これらの電極および配線のアライメントマージンが少なくてすむため、微細化に適している。
【０１２７】
上記（ａ）〜（ｅ）の利点を満たした上で、アクティブマトリクス型の液晶表示装置に代表される半導体装置において、半導体装置の動作特性および信頼性を向上させ、歩留まりの向上を実現することができる。さらに、半導体装置の製造コストを低減することを実現することができる。
【図面の簡単な説明】
【図１】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図２】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図３】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図４】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図５】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図６】画素ＴＦＴの構成を示す上面図。
【図７】画素ＴＦＴの構成を示す上面図。
【図８】画素ＴＦＴの構成を示す上面図。
【図９】画素ＴＦＴの作製工程を示す断面図および上面図。
【図１０】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１１】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１２】アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図１３】半導体装置の例を示す図。
【図１４】実施例６を示す図。
【図１５】実施例７を示す図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a circuit formed of a thin film transistor (hereinafter referred to as TFT) and a manufacturing method thereof. In particular, the present invention relates to an electro-optical device typified by a liquid crystal display panel and an electronic apparatus in which such an electro-optical device is mounted as a component. Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and an electro-optical device, a semiconductor circuit, and an electronic device are all semiconductor devices.
[0002]
[Prior art]
In recent years, development of a semiconductor device having a large area integrated circuit in which a TFT is formed using a thin film (thickness of about several to several hundreds of nanometers) formed on a substrate having an insulating surface is progressing. . A typical example is an active matrix liquid crystal display device. In particular, since a TFT using a crystalline silicon film as an active region has high field effect mobility, various functional circuits can be formed.
[0003]
For example, in an active matrix liquid crystal display device, a pixel circuit that displays an image for each functional block, or a pixel circuit such as a shift register circuit based on a CMOS circuit, a level shifter circuit, a buffer circuit, or a sampling circuit is controlled. Are formed on a single substrate.
[0004]
The TFT includes at least a semiconductor film, an insulating film made of a silicon oxide film, a silicon oxynitride film, or the like, a wiring made of various metal materials, and a pixel electrode. The wiring includes a source wiring, a gate wiring (including a gate electrode), and the like, and the source wiring and the source electrode connected to the source region are often connected via another wiring.
[0005]
In addition, among active matrix liquid crystal display devices, liquid crystal projectors using small liquid crystal panels are rapidly spreading, and the places where they are used are expanding. Along with this, convenience is demanded, and development is ongoing to reduce size, increase brightness, increase definition, and reduce costs.
[0006]
A pixel portion of an active matrix liquid crystal display device used for a display portion of a liquid crystal projector or an electronic device is composed of millions of pixels. A TFT is formed in each pixel, and a pixel electrode is provided in the TFT of each pixel. A counter electrode is provided on the counter substrate side with the liquid crystal interposed therebetween, and a kind of capacitor using the liquid crystal as a dielectric is formed. Then, the potential applied to each pixel is controlled by the switching function of the TFT, and the liquid crystal is driven by controlling the charge to this capacitor to control the amount of transmitted light and display an image.
[0007]
Since the capacity of this capacitor gradually decreases due to a leak current, the amount of transmitted light is changed, which causes a decrease in image display contrast. Therefore, conventionally, a capacitor wiring is provided, and a capacitor (holding capacitor) different from a capacitor using liquid crystal as a dielectric is provided in parallel. This holding capacity serves to compensate for the capacity lost by the capacitor whose dielectric is liquid crystal.
[0008]
[Problems to be solved by the invention]
However, if a storage capacitor using a capacitor wiring is formed in the pixel portion to secure a sufficient capacitance, the aperture ratio must be sacrificed. In particular, in a small and high-definition liquid crystal display device used for a liquid crystal projector, it is sufficiently expected that the pixel size will continue to be reduced as long as downsizing and high definition are required. For example, in order to realize a high-definition display of XGA (1024 × 768 pixels) in a 0.7 inch diagonal liquid crystal display device, each pixel has a very small area of 14 μm × 14 μm. It has become. Even when the area of the contact hole is 1 μm square, it is necessary to secure an area of 3 μm square by extending at least one side of the contact hole by 1 μm in consideration of the problem of coverage and the like. In the case where one side of one pixel is 14 μm, if one contact of 3 μm square is formed, the aperture ratio is reduced by at least 4.6%. The number of contacts is a very important problem as the pixel size continues to be reduced.
[0009]
Currently, the aperture ratio has been increased for higher brightness, and the number of pixels has been increased for higher definition. However, as the pixel size continues to be reduced, the aperture ratio is improved and the number of pixels is increased. It is extremely difficult to design a pixel structure that satisfies the improvement and secures sufficient capacity. If an attempt is made to realize such a pixel structure, the number of processes naturally increases and the process becomes complicated, resulting in a problem that the yield deteriorates and the manufacturing cost of the semiconductor device increases.
[0010]
Further, light leakage current increases due to light from the surface of the substrate of the transmissive liquid crystal display device where the TFT is not formed (hereinafter referred to as the back surface of the substrate) or light that is incident from the top surface and diffusely reflected in the substrate. In some cases, the off current (the drain current value that flows when the TFT is in the off state) may increase. If the leakage current is increased, the storage capacity for compensation must be increased, and a decrease in the aperture ratio in the pixel portion becomes a problem.
[0011]
The present invention is a technique for solving such a problem. Regarding the configuration of a TFT and a storage capacitor, the number of processes can be reduced as compared with the prior art, an aperture ratio can be high, and high-definition display can be performed. It is an object to realize an active matrix liquid crystal display device with high performance. Another object of the present invention is to realize bright and high-definition image display even in a liquid crystal display device designed with a very small pixel size of ten and several μm square and an electronic device using the liquid crystal display device as a display unit.
[0012]
[Means for Solving the Problems]
In the present invention, the gate electrode, the source wiring, and the drain wiring are formed in the same process, a first insulating film is formed to cover the gate electrode, the source wiring, and the drain wiring, and the upper light shielding film is formed on the first insulating film. Forming a second insulating film on the upper light shielding film, and partially etching the first insulating film and the second insulating film to form a contact hole reaching the drain wiring. A pixel electrode connected to the drain wiring is formed on the second insulating film. The drain wiring, the first insulating film, the upper light shielding film, the upper light shielding film, the second insulating film, and the pixel electrode form a storage capacitor.
[0013]
The TFT has a channel formation region, a semiconductor film including a source region and a drain region, a gate insulating film, and a gate electrode. The gate electrode serves as a lower light-shielding film formed in a lower layer (substrate side) than the semiconductor film. Connected to wiring.
[0014]
Thus, since the gate electrode, the source wiring, and the drain wiring are formed in the same process, the number of processes can be reduced. Specifically, the number of photomasks required for manufacturing TFTs is reduced. A photomask is used in photolithography to form a resist pattern as a mask on a substrate during an etching process. Therefore, the use of a single photomask means that in addition to processes such as film formation and etching in the processes before and after that, resist stripping, washing and drying processes are added, and also in the photolithography process, It means that complicated steps such as resist coating, pre-baking, exposure, development, and post-baking are performed.
[0015]
In addition, by forming the gate electrode, the source wiring, and the drain wiring in the same process, the number of stacked layers can be reduced as compared with the related art. Therefore, the physical distance between the semiconductor film and the light shielding film is shortened, and it is possible to prevent the occurrence of leakage current due to light leakage or light diffraction.
[0016]
Further, by directly connecting the source wiring and the source region, it is possible to reduce the number of contacts and improve the aperture ratio. It is very useful to reduce the number of contacts as much as possible in order to improve the aperture ratio as the pixel size continues to be reduced.
[0017]
Further, by forming a storage capacitor with the drain wiring, the first insulating film, the upper light shielding film, the upper light shielding film, the second insulating film, and the pixel electrode, it is possible to ensure a sufficient storage capacity. The first insulating film and the second insulating film can be made to have a high dielectric constant, or can be formed as thin as possible, so that the storage capacitor can be further sufficient.
[0018]
In the manufacturing method of the present invention disclosed in this specification, a first light-shielding film is formed over an insulating surface, a base insulating film is formed over the first light-shielding film, and the first insulating film is interposed through the base insulating film. A semiconductor film is formed over the one light-shielding film, an impurity element is selectively introduced into the semiconductor film, a source region and a drain region are formed, a first insulating film is formed over the semiconductor film, The first insulating film is partially etched to expose part of the first light-shielding film and the source and drain regions, and a conductive film is formed on the first insulating film. Etching is performed to form a gate electrode, a source wiring, and a drain wiring, and a second insulating film is formed in contact with the first insulating film, the gate electrode, the source wiring, and the drain wiring. Forming a second light-shielding film overlying the first light-shielding film on the insulating film; A pixel electrode is formed by forming a third insulating film so as to cover the second light-shielding film and partially etching the third insulating film to expose a part of the drain wiring. Yes.
[0019]
In the above manufacturing method, a heat-resistant conductive material is used as a material for forming the conductive film. Typically, an element selected from Ta, W, Ti, Mo, Cu, Cr, and Nd, or the aforementioned element is mainly used. You may form with the alloy material or compound material which is a component. Alternatively, a semiconductor film typified by a crystalline silicon film into which an impurity element such as phosphorus is introduced may be used. Further, an AgPdCu alloy may be used. Further, the conductive film is not a single layer but may have a stacked structure of two or more layers, or a structure in which a conductive material with low heat resistance is sandwiched between conductive materials with high heat resistance.
[0020]
In the above manufacturing method, the impurity element is one or a plurality of elements selected from an impurity element imparting n-type conductivity and an impurity element imparting p-type conductivity.
[0021]
In the semiconductor device manufactured by the above manufacturing method, the gate electrode formed over the semiconductor film with the first insulating film interposed therebetween, and the source wiring and the drain wiring connected to the semiconductor film are made of the same conductive material. A light-shielding film formed on the gate electrode, the source wiring and the drain wiring via a second insulating film, a third insulating film formed on the light-shielding film, 3, and a storage capacitor is formed by a pixel electrode that is electrically connected to the drain wiring.
[0022]
In another semiconductor device manufactured by the above manufacturing method, the gate electrode formed over the semiconductor film with the first insulating film interposed therebetween, and the source wiring and the drain wiring connected to the semiconductor film have the same conductivity. A light-shielding film formed of a material, formed on the gate electrode, the source wiring, and the drain wiring via a second insulating film; and a third insulating film formed on the light-shielding film; A first storage capacitor is formed by the pixel electrode formed on the third insulating film and electrically connected to the drain wiring, and the drain wiring, the second insulating film, and the light shielding A semiconductor device is characterized in that a second storage capacitor is formed by the film.
[0023]
In each of the above semiconductor devices, a heat-resistant conductive material is used as a material for forming the conductive film. Typically, an element selected from Ta, W, Ti, Mo, Cu, Cr, and Nd, or the above element is used. It is formed of an alloy material or a compound material as a main component. Alternatively, a semiconductor film typified by a crystalline silicon film into which an impurity element such as phosphorus is introduced may be used. Further, an AgPdCu alloy may be used. Further, the conductive film is not a single layer but may have a stacked structure of two or more layers, or a structure in which a conductive material with low heat resistance is sandwiched between conductive materials with high heat resistance.
[0024]
Thus, in the present invention, by forming the gate electrode, the source wiring, and the drain wiring in the same process, the number of processes can be reduced as compared with the conventional process, the yield is improved, and the manufacturing cost of the semiconductor device is reduced. Is done. Further, since the number of stacked layers can be reduced, the physical distance between the semiconductor film and the upper light shielding film is shortened, and it is possible to prevent the occurrence of leakage current due to light leakage or light diffraction. Further, by directly connecting the source wiring and the source region, the number of contacts can be reduced and the aperture ratio can be improved. In addition, by forming a storage capacitor with the drain wiring, the interlayer insulating film, the upper light shielding film, the upper light shielding film, the first insulating film, and the pixel electrode, it is possible to ensure a sufficient storage capacity.
[0025]
Another structure of the present invention is a semiconductor device having a pixel portion and a driver circuit over an insulating surface,
In the TFT of the pixel portion, a first gate electrode formed on a first semiconductor film via a first insulating film, and a first source wiring and a first drain wiring connected to the semiconductor film Are made of the same conductive material,
The first gate electrode is connected to a lower light-shielding film made of a conductive material formed below the semiconductor film,
An upper light shielding film formed on the first gate electrode, the first source wiring, and the first drain wiring through a second insulating film, and a third light shielding film formed on the upper light shielding film A storage capacitor is formed by the insulating film and the pixel electrode formed on the third insulating film and electrically connected to the drain wiring,
In the TFT of the driving circuit, a second gate electrode formed on the second semiconductor film via a first insulating film, and a second source wiring and a second drain wiring connected to the semiconductor film Is a semiconductor device characterized in that it is made of the same conductive material, and a wiring made of the same material as that of the lower light-shielding film is connected to the second gate electrode.
[0026]
In the above structure, all TFTs formed over the insulating surface may be n-channel TFTs or p-channel TFTs. In the above structure, the lower light-shielding film is located below the first semiconductor film of the pixel TFT, and the wiring made of the same material as the lower light-shielding film provided in the driver circuit is a second source wiring or a second source wiring. It is characterized in that it is a routing wiring (a gate wiring connected to the second gate electrode) so as not to cross the drain wiring.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
The pixel structure of the present invention will be described with reference to the cross-sectional view of FIG.
[0028]
Lower light shielding films 502 and 503 that also function as gate wirings are formed on the substrate 501. Over the gate wiring 503, a base insulating film 504, a semiconductor layer 511, and a gate insulating film 525 are formed in this order. A gate electrode 538 on the gate insulating film 525 is connected to a gate wiring 503. The source wiring 537 and the drain wiring 540 are connected to the impurity regions of the semiconductor layer 511, respectively. A first interlayer insulating film 541 and a second interlayer insulating film 542 are stacked on the gate electrode 538, the source wiring 537, and the drain wiring 540, and a TFT (particularly a channel formation region) of the TFT is formed on the second interlayer insulating film 542. An upper light shielding film 543 is formed. A third interlayer insulating film 544 is formed on the upper light shielding film 543. A pixel electrode 546 is formed on the third interlayer insulating layer 544.
[0029]
The gate electrode 538, the source wiring 537, and the drain wiring 540 are characterized in that they are formed in the same process. As a result, the number of processes is reduced. Further, by directly connecting the source wiring and the source region, the number of contact holes can be reduced, and the aperture ratio when a liquid crystal display device is manufactured can be improved.
[0030]
The pixel structure disclosed in the present invention includes lower light-shielding films (gate wirings) 502 and 503 and an upper light-shielding film 543, and the physical distance between the upper light-shielding film 543 and the semiconductor layer is reduced by reducing the stacked structure. Thus, it is possible to block the light on the back side of the substrate that may have hit the semiconductor layer and the light that is incident on the upper surface and diffused in the substrate.
[0031]
Further, the storage capacitor in the pixel structure disclosed in the present invention includes a capacitor 547 having the upper light-shielding film 543 and the pixel electrode 546 as electrodes and a third interlayer insulating film 544 as a dielectric, a drain wiring 540 and an upper light-shielding film 543. The electrode 1 Interlayer insulating film 54 1 And a capacitor 548 having a dielectric as a dielectric, a sufficient capacitance can be ensured without increasing the number of steps.
[0032]
The present invention configured as described above will be described in more detail with reference to the following examples.
[0033]
【Example】
[Example 1]
In this embodiment, a method for manufacturing an active matrix substrate will be described with reference to FIGS. In this specification, a substrate in which a pixel portion having a CMOS circuit, a driver circuit, a pixel TFT, and a storage capacitor is formed over the same substrate is referred to as an active matrix substrate for convenience.
[0034]
First, in this embodiment, a substrate 501 made of glass such as barium borosilicate glass typified by Corning 7059 glass or 1737 glass or alumino borosilicate glass is used. Note that the substrate 501 may be a quartz substrate, a single crystal silicon substrate, a metal substrate, or a stainless substrate on which an insulating film is formed. Further, a plastic substrate having heat resistance that can withstand the processing temperature of this embodiment may be used. In this embodiment, a quartz glass substrate is used.
[0035]
Next, a lower light shielding film is formed on the quartz substrate 501. First, a base film having a thickness of 10 to 150 nm (preferably 50 to 100 nm) made of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed. Then, a lower light-shielding film is formed with a film thickness of about 300 nm using a conductive material such as Ta, W, Cr, and Mo that can withstand the processing temperature of this embodiment and its laminated structure. The lower light shielding film also has a function as a gate wiring or a lead wiring of a pixel portion or a driving circuit. In this embodiment, a crystalline silicon film 502 having a thickness of 75 nm is formed, and then a WSix (x = 2.0 to 2.8) having a thickness of 150 nm is formed. A film 503 is formed. In this embodiment, a laminated structure is used as the lower light shielding film, but a single layer structure may be used as the lower light shielding film. In the drawing, the lower light shielding film is shown only in the pixel portion, but the wiring is also formed in the drive circuit using the same material as the lower light shielding film, and is formed as part of the gate wiring or the lead wiring.
[0036]
Then, a base film 504 having a thickness of 10 to 650 nm (preferably 50 to 600 nm) made of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed over the substrate 501 and the lower light shielding film 503. Although a single layer structure is used as the base film 504 in this embodiment, a structure in which two or more insulating films are stacked may be used. In this embodiment, a plasma CVD method is used as the base film 504, and SiH is used. _Four , NH _Three And N ₂ A silicon oxynitride film 504 (composition ratio Si = 32%, O = 27%, N = 24%, H = 17%) having a thickness of 580 nm formed using O as a reaction gas is formed at 350 ° C.
[0037]
Next, a semiconductor film 505 is formed over the base film 504. (FIG. 1A) The semiconductor film 505 is a semiconductor film having an amorphous structure with a thickness of 25 to 80 nm (preferably 30 to 60 nm) by a known means (sputtering method, LPCVD method, plasma CVD method, or the like). Form with thickness. There is no limitation on the material of the semiconductor film, but it is preferably formed of silicon or a silicon germanium (SiGe) alloy.
[0038]
Then, a thermal crystallization method using a catalyst such as nickel is performed to crystallize the semiconductor film. (FIG. 1B) In addition to the thermal crystallization method using a catalyst such as nickel, a known crystallization treatment (laser crystallization method, thermal crystallization method, etc.) may be performed in combination. In this embodiment, a nickel acetate solution (weight conversion concentration 10 ppm, volume 5 ml) is applied onto the entire surface of the film by spin coating to form a metal-containing layer 506, which is exposed to a nitrogen atmosphere at a temperature of 600 degrees for 12 hours.
[0039]
When laser crystallization is also applied, a pulsed or continuous wave excimer laser, YAG laser, YVO, _Four A laser or the like can be used. In the case of using these lasers, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. Crystallization conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 300 Hz, and the laser energy density is 100 to 800 mJ / cm. ² (Typically 200-700mJ / cm ² ). When a YAG laser is used, the second harmonic is used and the pulse oscillation frequency is 1 to 300 Hz, and the laser energy density is 300 to 1000 mJ / cm. ² (Typically 350-800mJ / cm ² ) Then, laser light condensed linearly with a width of 100 to 1000 μm, for example 400 μm, is irradiated over the entire surface of the substrate, and the linear beam superposition ratio (overlap ratio) at this time is 50 to 98%. Good.
[0040]
Subsequently, gettering is performed in order to remove or reduce the metal element used to promote crystallization from the semiconductor layer serving as the active region. For the gettering, a method disclosed in JP-A-10-270363 may be applied. Alternatively, after forming an extremely thin oxide layer as an etching stopper on the semiconductor film, an amorphous silicon film containing phosphorus or a rare gas is stacked as a gettering site on the oxide layer, and then heat treatment is performed to perform gettering. After the metal element is removed or reduced from the semiconductor layer that becomes the active region, the gettering site may be removed. In this embodiment, a silicon oxide film having a thickness of 50 nm is formed as a mask using the technique described in the above publication, and patterning is performed to obtain silicon oxide films 507a to 507c having desired shapes. Then, an impurity element 508a to 508e is formed by selectively introducing an element belonging to Group 15 (typically P (phosphorus)) into the semiconductor film. Note that the impurity element may be introduced by one or a plurality of methods selected from a plasma doping method, an ion implantation method, and an ion shower doping method. Then, by performing the second heat treatment, the metal element is moved from the semiconductor layer serving as the active region to the impurity regions 508a to 508e, and the metal element is removed from the semiconductor layer or reduced to a level that does not affect the semiconductor characteristics. be able to. (FIG. 1C) A TFT having an active region manufactured in this manner has a low off-current value and good crystallinity, so that high field-effect mobility can be obtained and good characteristics can be achieved.
[0041]
Then, after etching the crystalline semiconductor film using the silicon oxide films 507a to 507c as a mask, the silicon oxide films 507a to 507c are removed to form semiconductor layers 509 to 511. (Fig. 2 (A))
[0042]
Here, it is desirable to thermally oxidize the upper portion of the semiconductor layer by performing heat treatment to form an insulating film and improve the crystallinity of the semiconductor film. For example, after forming a 20 nm silicon oxide film with a low pressure CVD apparatus, heat treatment is performed in a furnace annealing furnace. By this treatment, the upper portion of the semiconductor layer is oxidized. Then, when the oxidized portion of the silicon oxide film and the semiconductor layer is etched, a semiconductor layer with improved crystallinity is obtained.
[0043]
In addition, after forming the semiconductor layers 509 to 511, a trace amount of an impurity element (boron or phosphorus) may be introduced in order to control the threshold value of the TFT.
[0044]
Then, masks 512a to 512c made of resist are formed and a second impurity element is introduced (second doping treatment) to introduce an impurity element imparting n-type into the semiconductor layer. (FIG. 2B) The condition for introducing the impurity element is 1 × 10 ¹³ ~ 5x10 ¹⁴ /cm ² The acceleration voltage is set to 5 to 80 keV. In this embodiment, the dose is 1.5 × 10 ¹³ /cm ² And the acceleration voltage is 10 keV. As an impurity element imparting n-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As), is used here, but phosphorus (P) is used. At this time, since the masks 512a and 512c are formed, the low-concentration impurity regions 513 and 514 are selectively formed. The low concentration impurity regions 513 and 514 have 1 × 10 ¹⁸ ~ 1x10 ²⁰ /cm ^Three An impurity element imparting n-type is added in a concentration range of. Here, a resist mask 512b is formed in the semiconductor layer for forming the p-channel TFT, and an impurity element imparting n-type conductivity is not introduced.
[0045]
Next, the resist mask is removed, new masks 515a to 515c are formed, and a third impurity element is introduced (third doping treatment) as shown in FIG. 2C. The condition for introducing the impurity element is that the dose is 1 × 10 ¹³ ~ 1x10 ¹⁵ /cm ² The acceleration voltage is set to 5 to 80 keV. At this time, a mask 515b is formed so as not to introduce an impurity element imparting n-type into the semiconductor layer for forming the p-channel TFT, and a high concentration is selectively applied to the semiconductor layer for forming the n-channel TFT. Masks 515a and 515c are formed to form impurity regions. In this embodiment, the dose amount is 2 × 10. ¹⁵ / cm ² And the acceleration voltage is 30 keV. Thus, high concentration impurity regions 516 and 518 and low concentration impurity regions 517 and 519 are formed. Note that the order of the second doping process and the third doping process is not particularly limited, and the low concentration impurity region may be formed after the high concentration impurity region is formed.
[0046]
Next, after removing the resist mask, new resist masks 520a to 520c are formed, and a fourth impurity element is introduced (fourth doping treatment) as shown in FIG. Do. By the introduction of the fourth impurity element, an impurity element imparting a conductivity type opposite to the one conductivity type is added to the semiconductor layer serving as an active layer of the p-channel TFT. At this time, since the mask 520b is formed, the low-concentration impurity region 521 is selectively formed. In this embodiment, the low concentration impurity region 521 is diborane (B ₂ H ₆ ) Using an ion shower doping method. The condition of the ion shower doping method is a dose of 1 × 10 ¹³ ~ 1x10 ¹⁴ /cm ² The acceleration voltage is set to 5 to 80 keV. When the fourth impurity element is introduced, the semiconductor layer forming the n-channel TFT is covered with the resist masks 520a and 520c, so that the impurity element imparting p-type is not introduced.
[0047]
Next, the resist mask is removed, new masks 522a to 522c are formed, and a fifth impurity element is introduced (fifth doping treatment) as shown in FIG. 3B. The condition for introducing the impurity element is that the dose is 1 × 10 ¹³ ~ 1x10 ¹⁵ /cm ² The acceleration voltage is set to 5 to 80 keV. At this time, masks 522a and 522c are formed so as not to introduce an impurity element imparting p-type into the semiconductor layer for forming the n-channel TFT, and the semiconductor layer for forming the p-channel TFT is selectively formed. A mask 522b is formed to form a high concentration impurity region. In this embodiment, the dose amount is 1 × 10. ¹⁵ / cm ² And the acceleration voltage is 20 keV. Thus, a high concentration impurity region 523 and a low concentration impurity region 524 are formed. Note that the order of the fourth doping process and the fifth doping process is not particularly limited, and the low concentration impurity region may be formed after the high concentration impurity region is formed.
[0048]
Further, in this embodiment, an example in which a low concentration impurity region and a high concentration impurity region are formed by doping a semiconductor layer for forming a p-channel TFT twice with an impurity element imparting p-type conductivity is shown. However, it is not particularly limited, and only the high concentration impurity region may be used. Further, the order of the second to fifth doping processes is not particularly limited.
[0049]
Through the above steps, a high concentration impurity region and a low concentration impurity region are formed in each semiconductor layer.
[0050]
Next, an insulating film 525 that covers the semiconductor layers 509 to 511 is formed. The insulating film 525 is formed of an insulating film containing silicon with a thickness of 20 to 150 nm by a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film (composition ratio Si = 32%, O = 59%, N = 7%, H = 2%) is formed to a thickness of 35 nm by plasma CVD. Needless to say, the gate insulating film is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used.
[0051]
When a silicon oxide film is used, TEOS (Tetraethyl Ortho Silicate) and O ₂ The reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm. ² And can be formed by discharging. The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by thermal annealing at 400 to 500 ° C. thereafter.
[0052]
Note that the high concentration impurity region and the low concentration impurity region may be formed by introducing the second to fifth impurity elements after the insulating film 525 is formed.
[0053]
Then, after forming contacts 526 to 529 connected to the semiconductor layer and the contact 530 connected to the lower light-shielding film 503, a conductive film 531 having a heat resistance of 100 to 500 nm is formed. In this embodiment, a 400 nm-thick W film is formed by sputtering using a W target. In addition, tungsten hexafluoride (WF ₆ It can also be formed by a thermal CVD method using
[0054]
Note that although the conductive film 531 is W in this embodiment, it is not particularly limited, and an element selected from Ta, W, Ti, Mo, Cu, Cr, and Nd, or an alloy material containing the element as a main component Or you may form with a compound material. Alternatively, a semiconductor film typified by a crystalline silicon film into which an impurity element such as phosphorus is introduced may be used. Further, an AgPdCu alloy may be used. Further, although a single layer structure is used in this embodiment, two or more conductive films may be stacked. Alternatively, a three-layer structure in which a conductive film with low heat resistance such as Al is sandwiched between conductive films with high heat resistance may be used.
[0055]
Next, a resist mask (not shown) is formed by photolithography, and an etching process is performed to form electrodes and wirings. In this embodiment, ICP (Inductively Coupled Plasma) etching is used as an etching condition, and CF is used as an etching gas. _Four And Cl ₂ And O ₂ The gas flow ratio was 25:25:10 (sccm) and 500 W RF (13.56 MHz) power was applied to the coil-type electrode at a pressure of 1 Pa to generate plasma and perform etching. . 150 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. Thus, gate electrodes 533, 535, and 538, source wirings 532 and 537, drain wirings 536 and 540, and a wiring 534 for connecting the n-channel TFT and the p-channel TFT are formed.
[0056]
FIG. 6 shows a top view of the state manufactured so far. In addition, the same code | symbol is used for the part corresponding to FIG. 1 (A)-FIG. 4 (A). A chain line AA ′ in FIG. 4A corresponds to a cross-sectional view taken along the chain line AA ′ in FIG.
[0057]
Next, a first interlayer insulating film 541 is formed to cover the electrodes and wirings 532 to 540. The first interlayer insulating film 541 is formed of an insulating film containing silicon with a thickness of 100 to 200 nm by using a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film with a thickness of 150 nm is formed by a plasma CVD method. Needless to say, the first interlayer insulating film 538 is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.
[0058]
Next, heat treatment is performed to recover the crystallinity of the semiconductor layer and activate the impurity element added to each semiconductor layer. This heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method, it may be performed at 400 to 700 ° C., typically 500 to 550 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. The activation treatment was performed by heat treatment. In addition to the thermal annealing method, a laser annealing method using a YAG laser or the like, or a rapid thermal annealing method (RTA method) can be applied.
[0059]
Further, heat treatment may be performed before forming the first interlayer insulating film. However, when the wiring material used is weak to heat, it is preferable to perform heat treatment after forming the first interlayer insulating film in order to protect the wiring and the like as in this embodiment.
[0060]
Further, a hydrogenation treatment is performed by performing a heat treatment (heat treatment at 300 to 550 ° C. for 1 to 12 hours). This step is a step of terminating dangling bonds in the semiconductor layer with hydrogen contained in the first interlayer insulating film 541. Of course, the semiconductor layer can be hydrogenated regardless of the presence of the first interlayer insulating film. As other means for hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) or heat treatment at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen may be performed. .
[0061]
Next, a second interlayer insulating film 542 made of an inorganic insulating film material or an organic insulating material is formed over the first interlayer insulating film 541. In many cases, the capacity increases when the distance between one electrode of the storage capacitor and the other electrode is uniform rather than different depending on the location. That is, it is desirable that the drain wiring and the upper light shielding film formed in a later process are formed in parallel. Therefore, the second interlayer insulating film 542 is preferably a film whose surface is planarized. Also, a known technique for improving the flatness of the surface, for example, a polishing process called CMP (Chemical Mechanical Polishing) may be used. Furthermore, the capacity can be increased as the distance between one electrode of the storage capacitor and the other electrode is shorter. For this reason, it is desirable to form an insulating film having flatness and then perform an etch back, a polishing process or the like to make the distance between the surface of the second insulating film and the drain wiring as close as possible. At this time, it is desirable to expose the first interlayer insulating film 541 formed on the drain wiring. Further, the capacity increases in proportion to the dielectric constant of the dielectric. Therefore, if the first interlayer insulating film is formed of a film having a higher dielectric constant than the second interlayer insulating film, the storage capacitance formed by the drain wiring, the interlayer insulating film, and the upper light shielding film is further increased. Is possible. In this embodiment, an acrylic resin film having a thickness of 1 μm is formed as the second interlayer insulating film 542, and etching is performed, so that the first interlayer insulating film formed on the gate electrode, the source wiring, and the drain wiring is formed. A part of 541 is exposed, and the surface is flattened by the first interlayer insulating film and the second interlayer insulating film. (Fig. 4 (B))
[0062]
In this embodiment, the first interlayer insulating film and the second interlayer insulating film are formed, but of course, a single layer structure may be used. Even in this case, it is desirable to use a film having a flat surface.
[0063]
Then, an upper light shielding film 543 is formed on the second interlayer insulating film 541 by patterning a film having high light shielding properties such as Al, Ti, W, Cr, or black resin into a desired shape. The light shielding film 543 is arranged in a mesh shape so as to shield light other than the opening of the pixel.
[0064]
FIG. 7 shows a top view of the state manufactured so far. In addition, the same code | symbol is used for the part corresponding to FIGS. 1-4 (B). A chain line AA ′ in FIG. 4B corresponds to a cross-sectional view taken along the chain line AA ′ in FIG.
[0065]
Further, a third interlayer insulating film 544 is formed of an inorganic insulating material or an organic insulating material so as to cover the upper light shielding film 543. The surface of the third interlayer insulating film 544 is flattened so that the storage capacitor formed by the upper light shielding film, the third interlayer insulating film, and the pixel electrode formed in a later process is sufficient. It is desirable to use a membrane. Alternatively, after the insulating film is formed, the third interlayer insulating film 544 may be formed by performing an etch back process or a polishing process to planarize the surface. Furthermore, in order to increase the capacitance, it is desirable to use a film having a high dielectric constant or to make it as thin as possible.
[0066]
Then, a contact hole 545 leading to the drain wiring 540 is formed, a transparent conductive film such as ITO is formed to a thickness of 100 nm, and a pixel electrode 546 is formed by patterning into a desired shape.
[0067]
Note that the storage capacitor includes the upper light-shielding film 543 and the pixel electrode 546 as electrodes, the capacitor 547 using the third interlayer insulating film 544 as a dielectric, the drain wiring 540 and the pixel electrode 546 as electrodes, 1 Interlayer insulating film 54 1 And a capacitor 548 having a dielectric as a dielectric, a sufficient capacitance can be ensured without increasing the number of steps.
[0068]
FIG. 8 shows a top view of the state thus far prepared. In addition, the same code | symbol is used for the part corresponding to FIGS. 1-4. A chain line AA ′ in FIG. 5 corresponds to a cross-sectional view taken along the chain line AA ′ in FIG.
[0069]
Further, as shown in FIG. 9, if the contact hole 745 leading to the drain wiring is formed on the contact hole connecting the drain region and the drain wiring, the aperture ratio can be further improved. Note that a chain line BB ′ in FIG. 9A corresponds to a cross-sectional view taken along the chain line BB ′ in FIG. At this time, the storage capacitor is a capacitor 747 having the upper light-shielding film 543 and the pixel electrode 746 as electrodes and the third interlayer insulating film 744 as a dielectric.
[0070]
As described above, an active matrix substrate in which a driver circuit 555 having an n-channel TFT 551 and a p-channel TFT 552 and a pixel portion 556 having a pixel TFT 553 and storage capacitors 546 and 547 is formed over the same substrate is completed. .
[0071]
Since the gate electrode, the source wiring, and the drain wiring are formed in the same process, the active matrix substrate formed in this way can reduce the number of processes compared to the conventional process. Therefore, the yield can be improved and the cost can be reduced. Further, since the physical distance between the upper light-shielding film and the semiconductor film is shortened, it is possible to prevent the occurrence of leakage current due to light leakage or light diffraction. Further, since the source wiring is directly connected to the semiconductor film, the number of contact holes can be minimized and the aperture ratio when the liquid crystal display device is manufactured can be improved.
[0072]
[Example 2]
In this embodiment, a method for manufacturing a storage capacitor in a pixel portion by a method different from that in Embodiment 1 will be described. Note that the steps up to the formation of the second interlayer insulating film shown in FIG.
[0073]
An upper light shielding film is formed on the second interlayer insulating film. In this embodiment, a film 643a containing titanium as a main component and a film 643b containing aluminum as a main component are stacked and used as the upper light-shielding film. Then, when an anodic oxidation method or a plasma oxidation method is performed on the surface of the upper light-shielding film, a part of the film 643a containing titanium as a main component is anodized to form an oxide insulating film 644b. An aluminum oxide film (alumina film) is formed. This oxide insulating film 644b is used as a dielectric of a storage capacitor. Note that an oxide insulating film obtained by anodizing tantalum (Ta) or titanium (Ti) also has a high dielectric constant, and thus can be suitably used as a dielectric for a storage capacitor. Further, it is desirable that the oxide insulating film has a thickness of 20 to 100 nm (preferably 30 to 50 nm). (Fig. 10 (A))
[0074]
In this anodizing treatment, first, an ethylene glycol tartrate solution having a sufficiently low alkali ion concentration is prepared. This is a solution of 15% ammonium tartrate aqueous solution and ethylene glycol mixed at 2: 8, and ammonia water is added to this to adjust the pH to 7 ± 0.5. Then, a platinum electrode serving as a cathode is provided in the solution, the substrate on which the light shielding film 122 is formed is immersed in the solution, and a constant (several mA to several tens mA) direct current is passed using the light shielding film 122 as an anode. In this embodiment, a current of 200 mA is passed through one substrate.
[0075]
The voltage between the cathode and the anode in the solution changes with time according to the growth of the anodic oxide, but the voltage is increased at a constant step-up rate while maintaining a constant current. Terminate. In this manner, an oxide insulating film 645 having a thickness of about 50 nm can be formed on the surface of the upper light shielding film. The numerical values related to the anodic oxidation method shown here are only examples, and the optimum values can naturally vary depending on the size of the element to be manufactured.
[0076]
Here, an insulating film is provided only on the surface of the light-shielding film by using an anodic oxidation method, but a film formed by a vapor phase method such as a plasma CVD method, a thermal CVD method, or a sputtering method, or a DLC ( A laminated film in which one or more kinds of films selected from a diamond like carbon film, a tantalum oxide film, and an organic insulating film are combined may be used.
[0077]
Next, a third interlayer insulating film 646 is formed. The third interlayer insulating film 646 is formed using a facing insulating material or an organic insulating film. In this embodiment, polyimide is formed with a film thickness of 1.5 μm. Subsequently, the interlayer insulating film in a region serving as a storage capacitor is removed by etching to expose the oxide insulating film 644b.
[0078]
Subsequently, when the pixel electrode 648 is manufactured according to Embodiment 1, the active matrix substrate shown in FIG. 10C is completed.
[0079]
Note that the storage capacitor has an upper light-shielding film 643 and a pixel electrode 546 as electrodes, a capacitor 649 using an oxide insulating film 645 as a dielectric, a drain wiring 540 and an upper light-shielding film 643 as electrodes, 1 and 2 Interlayer insulation film 541, 542 And a capacitor 650 having a dielectric as a dielectric, and a sufficient capacitance can be secured without increasing the number of steps.
[0080]
In the active matrix substrate formed in this way, the gate electrode, the source wiring, and the drain wiring are formed in the same process, so that the number of processes can be reduced as compared with the conventional process. Therefore, the yield can be improved and the cost can be reduced. Further, since the physical distance between the upper light-shielding film and the semiconductor film is shortened, it is possible to prevent the occurrence of leakage current due to light leakage or light diffraction. Further, since the source wiring is directly connected to the semiconductor film, the number of contact holes can be minimized and the aperture ratio when the liquid crystal display device is manufactured can be improved.
[0081]
[Example 3]
In this embodiment, a method for manufacturing an active matrix substrate having a GOLD structure TFT formed using the present invention will be described. Note that the process is the same up to the formation of the conductive film shown in FIG.
[0082]
Here, a mask (not shown) made of a resist is formed by using a photolithography method, and an etching process for forming electrodes and wirings is performed. At this time, the etching process is performed so that a part of the low concentration impurity region overlaps with the gate electrode. Thus, gate electrodes 633, 635, and 638, source wirings 632 and 637, drain wirings 636 and 640, and a wiring 634 that connects the n-channel TFT and the p-channel TFT are formed. (Fig. 11 (A))
[0083]
When the pixel electrodes 546 are formed according to the first embodiment, an active matrix substrate is completed. (Fig. 11 (B))
[0084]
Since the gate electrode, the source wiring, and the drain wiring are formed in the same process, the active matrix substrate formed in this way can reduce the number of processes compared to the conventional process. Therefore, the yield can be improved and the cost can be reduced. Further, since the physical distance between the upper light-shielding film and the semiconductor film is shortened, it is possible to prevent the occurrence of leakage current due to light leakage or light diffraction. Further, since the source wiring is directly connected to the semiconductor film, the number of contact holes can be minimized and the aperture ratio when the liquid crystal display device is manufactured can be improved. In addition, since the TFT has a GOLD structure, off current can be reduced, and the reliability of the TFT can be improved.
[0085]
In this embodiment, an example in which both the TFT of the pixel portion and the TFT of the driver circuit have a GOLD structure is shown, but there is no particular limitation, and only the TFT of the driver circuit (n-channel TFT or p-channel TFT) is used. May have a GOLD structure, or only a part of the n-channel TFTs of the driver circuit may have a GOLD structure.
[0086]
[Example 4]
In this embodiment, a process for manufacturing a transmissive liquid crystal display device from the active matrix substrate manufactured in Embodiment 1 will be described below. FIG. 12 is used for the description.
[0087]
First, after obtaining the active matrix substrate in the state shown in FIG. 5 according to the first embodiment, an alignment film 567 is formed on the active matrix substrate at least on the pixel electrode 547 and a rubbing process is performed. In this embodiment, before the alignment film 567 is formed, a columnar spacer (not shown) for maintaining the distance between the substrates is formed at a desired position by patterning an organic resin film such as an acrylic resin film. . Further, instead of the columnar spacers, spherical spacers may be scattered over the entire surface of the substrate.
[0088]
Next, a counter substrate 569 is prepared. Next, a colored layer 570 and a planarization film 573 are formed over the counter substrate 569.
[0089]
Next, a counter electrode 576 made of a transparent conductive film is formed over the planarization film 573 in at least the pixel portion, an alignment film 574 is formed over the entire surface of the counter substrate, and a rubbing process is performed.
[0090]
Then, the active matrix substrate on which the pixel portion and the driver circuit are formed and the counter substrate are attached to each other with a sealant 568. A filler is mixed in the sealing material 568, and two substrates are bonded to each other with a uniform interval by the filler and the columnar spacer. Thereafter, a liquid crystal material 575 is injected between both substrates and completely sealed with a sealant (not shown). A known liquid crystal material may be used for the liquid crystal material 575. In this way, the reflection type liquid crystal display device shown in FIG. 12 is completed. If necessary, the active matrix substrate or the counter substrate is divided into a desired shape. Further, a polarizing plate (not shown) was attached only to the counter substrate. And FPC was affixed using the well-known technique.
[0091]
In the liquid crystal display device manufactured as described above, the physical distance between the upper light-shielding film and the semiconductor film is shortened, so that it is possible to prevent the occurrence of leakage current due to light leakage or light diffraction. . Furthermore, since the number of contact holes is kept to a minimum by connecting the source wiring directly to the semiconductor film, the aperture ratio can be improved. In addition, drain wiring, interlayer insulating film and light shielding film, and light shielding film, 3 By forming the storage capacitor with the insulating film and the pixel electrode, it is possible to secure a sufficient storage capacitor. In this way, it is possible to improve the reliability of the liquid crystal display device and realize high-definition display. And such a liquid crystal display device can be used as a display part of various electronic devices.
[0092]
Note that this embodiment can be freely combined with any one of Embodiments 1 to 3.
[0093]
[Example 5]
The CMOS circuit and the pixel portion formed by applying the present invention can be used for various electro-optical devices (active matrix liquid crystal display devices, active matrix EC display devices). That is, the present invention can be implemented in all electronic devices in which these electro-optical devices are incorporated in the display unit.
[0094]
An example of such an electronic device is a projector. An example is shown in FIG.
[0095]
FIG. 13A shows a front type projector, which includes a projection device 3601, a screen 3602, and the like. The present invention can be applied to a liquid crystal display device 3808 constituting a part of the projection device 3601 and other driving circuits.
[0096]
FIG. 13B illustrates a rear projector, which includes a main body 3701, a projection device 3702, a mirror 3703, a screen 3704, and the like. The present invention can be applied to the liquid crystal display device 3808 constituting a part of the projection device 2702 and other driving circuits.
[0097]
Note that FIG. 13C is a diagram illustrating an example of the structure of the projection devices 3601 and 3702 in FIGS. 13A and 13B. The projection devices 3601 and 3702 include a light source optical system 3801, mirrors 3802 and 3804 to 3806, a dichroic mirror 3803, a prism 3807, a liquid crystal display device 3808, a phase difference plate 3809, and a projection optical system 3810. Projection optical system 2810 includes an optical system including a projection lens. Although the present embodiment shows a three-plate type example, it is not particularly limited, and for example, a single-plate type may be used. In addition, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarization function, a film for adjusting a phase difference, or an IR film in the optical path indicated by an arrow in FIG. Good.
[0098]
FIG. 13D illustrates an example of the structure of the light source optical system 3801 in FIG. In this embodiment, the light source optical system 3801 includes a reflector 3811, a light source 3812, lens arrays 3813 and 3814, a polarization conversion element 3815, and a condenser lens 3816. Note that the light source optical system illustrated in FIG. 13D is an example and is not particularly limited. For example, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarization function, a film for adjusting a phase difference, or an IR film in the light source optical system.
[0099]
[Example 6]
In this embodiment, an example of gettering using an amorphous semiconductor film containing a rare gas is shown in FIG.
[0100]
First, in accordance with the first embodiment, the semiconductor film is crystallized in the same process as FIG. (FIG. 14A) Note that FIG. 14A is the same as FIG. 1B, so detailed description thereof is omitted here.
[0101]
Next, the surface is treated with ozone water for 120 seconds to form a barrier layer made of an oxide film having a total thickness of 1 to 5 nm. In this embodiment, the barrier layer 1401 is formed using ozone water. However, the surface of the semiconductor film having a crystal structure by a method of oxidizing the surface of the semiconductor film having a crystal structure by irradiation with ultraviolet rays in an oxygen atmosphere or the oxygen plasma treatment is used. A barrier layer may be formed by depositing an oxide film having a thickness of about 1 to 10 nm by a method such as oxidation, plasma CVD, sputtering, or vapor deposition.
[0102]
In this specification, a barrier layer refers to a layer that has a film quality or a film thickness that allows a metal element to pass in a gettering step and that serves as an etching stopper in a step of removing a layer that becomes a gettering site.
[0103]
Next, an amorphous silicon film 1402 containing an argon element serving as a gettering site is formed with a thickness of 50 nm to 400 nm, here 150 nm, over the barrier layer 1401 by plasma CVD or sputtering. (FIG. 14B) In this example, a silicon target is used by sputtering, and a film is formed at a pressure of 0.3 Pa in an argon atmosphere. In this embodiment, argon, which is an inexpensive gas, is used. However, the present invention is not particularly limited, and an amorphous silicon film containing a rare gas element may be used as the gettering site.
[0104]
After that, heat treatment is performed for 3 minutes in a furnace heated to 650 ° C., and gettering is performed to reduce the nickel concentration in the semiconductor film 505 having a crystal structure. A lamp annealing apparatus may be used instead of the furnace.
[0105]
Next, the amorphous silicon film 1402 containing an argon element which is a gettering site is selectively removed using the barrier layer 1401 as an etching stopper, and then the barrier layer is selectively removed with dilute hydrofluoric acid. Note that during gettering, nickel tends to move to a region with a high oxygen concentration, and thus it is desirable to remove the barrier layer made of an oxide film after gettering.
[0106]
Next, after forming a thin oxide film with ozone water on the surface of the obtained silicon film having a crystal structure (also called a polysilicon film), a mask made of resist is formed and etched into a desired shape to form islands. The semiconductor layers 509, 510, and 511 separated into two are formed. After the semiconductor layer is formed, the resist mask is removed.
[0107]
The state up to this point is almost the same as FIG. The subsequent steps may be performed according to the first embodiment.
[0108]
In the gettering method shown in this embodiment, since the distance between the silicon film having a crystal structure and the region to be a gettering site is as short as about 1 to 10 nm, the semiconductor is more efficient than the gettering method shown in Embodiment 1. Metal elements in the film can be removed or reduced.
[0109]
In addition, this embodiment can be freely combined with any one of Embodiments 1 to 5.
[0110]
[Example 7]
In this embodiment, an example in which a driver circuit is formed by only n-channel TFTs is shown in FIG. In addition, the first embodiment shows an example in which a low concentration impurity region is formed in a self-aligned manner by changing the doping order. In FIG. 15, the same reference numerals are used for the same parts as those in the first embodiment.
[0111]
First, according to the first embodiment, the same state as in FIG. In order to obtain the same state as in FIG. 2A, a first mask for forming a lower light-shielding film and a second mask for forming an oxide film are used.
[0112]
Next, the second doping process in Example 1 is not performed, and as the second doping process in this example, the same mask as in the third doping process in Example 1 is performed to form a high-concentration impurity region. Here, a third mask is used as the second doping process.
[0113]
Next, an insulating film covering the semiconductor layer is formed. This insulating film is formed of an insulating film containing silicon with a thickness of 20 to 150 nm by using a plasma CVD method or a sputtering method.
[0114]
Then, using the fourth mask, the insulating film is selectively etched to form an opening (contact hole) reaching the semiconductor layer or the lower light-shielding film, and then a conductive film having a heat resistance of 100 to 500 nm is formed. . In this embodiment, a 400 nm-thick W film is formed by sputtering using a W target. In addition, tungsten hexafluoride (WF ₆ It can also be formed by a thermal CVD method using
[0115]
Next, using a fifth mask, an etching process for forming electrodes and wirings is performed. Thus, the gate electrode 533 connected to the electrode 1500, the gate electrode 538 connected to the lower light shielding film 503, the source wirings 532 and 537, and the drain wirings 1534 and 540 are formed. Further, in this embodiment, a wiring 1500 that includes only n-channel TFTs in the driving circuit and is connected to the gate electrode in the driving circuit is illustrated. In the driver circuit, the wiring 1500 is used so that the gate wiring, the source wiring, and the drain wiring do not cross each other.
[0116]
Next, a third doping process is performed. In this third doping process, a low concentration impurity region is formed in a self-aligning manner without using a mask. (FIG. 15A) The doping conditions here may be the same as those in the second doping process in the first embodiment. The formation of the low-concentration impurity region in a self-aligned manner does not depend on the alignment accuracy of the mask, and therefore can cope with further miniaturization.
[0117]
Next, as in Example 1, a first interlayer insulating film 541 is formed to cover the electrodes and wiring.
[0118]
In the subsequent steps, an active matrix substrate on which the driver circuit 1555 having the n-channel TFT 1551 and the pixel TFT 1553 shown in FIG. In order to obtain the same state as FIG. 5B, a sixth mask for forming an upper light shielding film made of a film having a high light shielding property such as a black resin, a seventh mask for forming a contact hole reaching the drain wiring, transparent An eighth mask for forming the pixel electrode 546 made of a conductive film is used.
[0119]
In this embodiment, only n-channel TFTs are used, and a total of eight masks can be formed by forming low-concentration impurity regions in a self-aligned manner.
[0120]
In addition, this embodiment can be freely combined with any one of Embodiments 1 to 6.
[0121]
【The invention's effect】
By adopting the configuration of the present invention, the following basic significance can be obtained.
[0122]
(A) The number of processes can be reduced as compared with the prior art.
[0123]
(B) By reducing the number of steps, the number of layers is reduced as compared with the prior art, the physical distance between the upper light shielding film and the semiconductor film is shortened, and the light shielding property to the semiconductor film is improved.
[0124]
(C) Since the source wiring and the source region are directly connected, the number of contact holes can be reduced, and the aperture ratio is improved.
[0125]
(D) Sufficient capacity can be ensured by forming a storage capacitor with the upper light shielding film, the insulating film formed on the upper light shielding film, and the pixel electrode formed on the insulating film. Further, a storage capacitor can be formed by the drain wiring, the insulating film formed on the drain wiring, and the upper light shielding film. Furthermore, if the insulating film is formed thin or formed of a film having a high dielectric constant, the capacity can be further increased.
[0126]
(E) Since the gate electrode, the source wiring, and the drain wiring are formed using the same material and the same mask, the alignment margin of these electrodes and wiring can be reduced, which is suitable for miniaturization.
[0127]
In a semiconductor device typified by an active matrix liquid crystal display device, the operating characteristics and reliability of the semiconductor device are improved and the yield is improved while satisfying the advantages (a) to (e). Can do. Furthermore, it is possible to reduce the manufacturing cost of the semiconductor device.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
FIG. 2 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
FIG. 3 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a driver circuit TFT;
FIG. 4 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
FIG. 5 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
FIG. 6 is a top view illustrating a structure of a pixel TFT.
FIG. 7 is a top view illustrating a structure of a pixel TFT.
FIG. 8 is a top view illustrating a structure of a pixel TFT.
9A and 9B are a cross-sectional view and a top view illustrating a manufacturing process of a pixel TFT.
FIG. 10 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
FIG. 11 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
12 is a cross-sectional view illustrating a manufacturing process of an active matrix liquid crystal display device. FIG.
FIG 13 illustrates an example of a semiconductor device.
14 is a diagram showing Example 6. FIG.
15 is a diagram showing Example 7. FIG.

Claims

Forming a semiconductor film on the insulating surface;
Selectively introducing an impurity element into the semiconductor film to form a source region and a drain region;
Forming a first insulating film on the semiconductor film;
Partially etching the first insulating film to expose part of the source and drain regions;
Forming a conductive film on the first insulating film in contact with the exposed source region and drain region;
Etching the conductive film to form a gate electrode, a source wiring, and a drain wiring;
Forming a second insulating film covering the first insulating film, the gate electrode, the source wiring, and the drain wiring;
Forming a light shielding film that covers the semiconductor film and overlaps the drain wiring through the second insulating film;
Forming a third insulating film so as to cover the second insulating film and the light shielding film;
Partially etching the second insulating film and the third insulating film to expose a part of the drain wiring;
Forming a pixel electrode on the third insulating film in contact with the exposed drain wiring;
A first storage capacitor is formed by the light shielding film, the third insulating film, and the pixel electrode, and a second storage capacitor is formed by the drain wiring, the second insulating film, and the light shielding film. A method for manufacturing a semiconductor device, wherein:

Forming a semiconductor film on the insulating surface;
Selectively introducing an impurity element into the semiconductor film to form a source region and a drain region;
Forming a first insulating film on the semiconductor film;
Partially etching the first insulating film to expose part of the source and drain regions;
Forming a conductive film on the first insulating film in contact with the exposed source region and drain region;
Etching the conductive film to form a gate electrode, a source wiring, and a drain wiring;
Forming a second insulating film covering the first insulating film, the gate electrode, the source wiring, and the drain wiring;
Covering the second insulating film and forming a third insulating film;
Partially etching the third insulating film to expose a part of the second insulating film formed on the drain wiring;
Covering the semiconductor film and forming a light shielding film on the second insulating film and the third insulating film;
Forming a fourth insulating film covering the second insulating film, the third insulating film and the light shielding film;
Partially etching the second insulating film, the third insulating film, and the fourth insulating film to expose a part of the drain wiring;
The exposed drain is in contact with the wiring and forming a pixel electrode on the fourth insulating film;
A first storage capacitor is formed by the light shielding film, the fourth insulating film, and the pixel electrode, and a second storage capacitor is formed by the drain wiring, the second insulating film, and the light shielding film. A method for manufacturing a semiconductor device, wherein:

Forming a semiconductor film on the insulating surface;
Selectively introducing an impurity element into the semiconductor film to form a source region and a drain region;
Forming a first insulating film on the semiconductor film;
Partially etching the first insulating film to expose part of the source and drain regions;
Forming a conductive film in contact and the first insulating film before Symbol dew exhibited source and drain regions,
Etching the conductive film to form a gate electrode, a source wiring, and a drain wiring;
Forming a second insulating film covering the first insulating film, the gate electrode, the source wiring, and the drain wiring;
Covering the second insulating film and forming a third insulating film;
The third insulating film is partially etched to expose a part of the second insulating film formed on the gate electrode, the source wiring, and the drain wiring, and the second insulating film And planarizing the surface of the third insulating film;
Forming a light shielding film that covers the semiconductor film and overlaps the drain wiring through the second insulating film;
Forming a fourth insulating film covering the second insulating film, the third insulating film and the light shielding film;
Partially etching the second insulating film, the third insulating film, and the fourth insulating film to expose a part of the drain wiring;
Forming a pixel electrode on the fourth insulating film in contact with the exposed drain wiring;
A first storage capacitor is formed by the light shielding film, the fourth insulating film, and the pixel electrode, and a second storage capacitor is formed by the drain wiring, the second insulating film, and the light shielding film. A method for manufacturing a semiconductor device, wherein:

Forming a semiconductor film on the insulating surface;
Selectively introducing an impurity element into the semiconductor film to form a source region and a drain region;
Forming a first insulating film on the semiconductor film;
Partially etching the first insulating film to expose part of the source and drain regions;
Forming a conductive film on the first insulating film in contact with the exposed source region and drain region;
Etching the conductive film to form a gate electrode, a source wiring, and a drain wiring;
Forming a second insulating film covering the first insulating film, the gate electrode, the source wiring, and the drain wiring;
Forming a light shielding film that covers the semiconductor film and overlaps the drain wiring through the second insulating film;
Oxidizing a part of the light shielding film to form an oxide insulating film;
Forming a third insulating film so as to cover the second insulating film and the light shielding film;
Partially etching the second insulating film and the third insulating film to expose part of the drain wiring and part of the oxide insulating film ;
Forming a pixel electrode on the third insulating film in contact with the exposed drain wiring and the exposed oxide insulating film ;
A first storage capacitor is formed by the light shielding film, the oxide insulating film, and the pixel electrode,
A method for manufacturing a semiconductor device, wherein a second storage capacitor is formed by the drain wiring, the second insulating film, and the light shielding film.

Forming a semiconductor film on the insulating surface;
Selectively introducing an impurity element into the semiconductor film to form a source region and a drain region;
Forming a first insulating film on the semiconductor film;
Partially etching the first insulating film to expose part of the source and drain regions;
Forming a conductive film on the first insulating film in contact with the exposed source region and drain region;
Etching the conductive film to form a gate electrode, a source wiring, and a drain wiring;
Forming a second insulating film covering the first insulating film, the gate electrode, the source wiring, and the drain wiring;
Covering the second insulating film and forming a third insulating film;
Partially etching the third insulating film to expose a part of the second insulating film formed on the drain wiring;
Covering the semiconductor film and forming a light shielding film on the second insulating film and the third insulating film;
Oxidizing a part of the light shielding film to form an oxide insulating film;
Forming a fourth insulating film covering the second insulating film, the third insulating film and the light shielding film;
Partially etching the second insulating film, the third insulating film, and the fourth insulating film to expose a part of the drain wiring and a part of the oxide insulating film ;
Forming a pixel electrode on the fourth insulating film in contact with the exposed drain wiring and the exposed oxide insulating film ;
A first storage capacitor is formed by the light shielding film, the oxide insulating film, and the pixel electrode,
A method for manufacturing a semiconductor device, wherein a second storage capacitor is formed by the drain wiring, the exposed portion of the second insulating film , and the light shielding film.

Forming a semiconductor film on the insulating surface;
Selectively introducing an impurity element into the semiconductor film to form a source region and a drain region;
Forming a first insulating film on the semiconductor film;
Partially etching the first insulating film to expose part of the source and drain regions;
Forming a conductive film on the first insulating film in contact with the exposed source region and drain region;
Etching the conductive film to form a gate electrode, a source wiring, and a drain wiring;
Forming a second insulating film covering the first insulating film, the gate electrode, the source wiring, and the drain wiring;
Covering the second insulating film and forming a third insulating film;
The third insulating film is partially etched to expose a part of the second insulating film formed on the gate electrode, the source wiring, and the drain wiring, and the second insulating film And planarizing the surface of the third insulating film;
Forming a light shielding film that covers the semiconductor film and overlaps the drain wiring through the second insulating film;
Oxidizing a part of the light shielding film to form an oxide insulating film;
Forming a fourth insulating film covering the second insulating film, the third insulating film and the light shielding film;
Partially etching the second insulating film, the third insulating film, and the fourth insulating film to expose a part of the drain wiring and a part of the oxide insulating film ;
Forming a pixel electrode on the fourth insulating film in contact with the exposed drain wiring and the exposed oxide insulating film ;
A first storage capacitor is formed by the light shielding film, the oxide insulating film, and the pixel electrode,
A method for manufacturing a semiconductor device, wherein a second storage capacitor is formed by the drain wiring, the flattened portion of the second insulating film , and the light shielding film.

In any one of Claims 1 thru | or 6,
The conductive film is formed of an element selected from Ta, W, Ti, Mo, Cu, Cr, Nd, and Al, or an alloy material or a compound material containing the element as a main component. Manufacturing method.

In any one of Claims 1 thru | or 6,
The method for manufacturing a semiconductor device, wherein the conductive film is formed using a semiconductor film into which an impurity element is introduced.

In any one of Claims 1 thru | or 8,
The method for manufacturing a semiconductor device is characterized in that the conductive film has a stacked structure.

In any one of Claims 1 to 6 and Claim 8,
The method for manufacturing a semiconductor device, wherein the impurity element is one or a plurality of elements selected from an impurity element imparting n-type conductivity and an impurity element imparting p-type conductivity.

A gate electrode formed on a semiconductor film including a source region and a drain region via a first insulating film, and a contact hole formed in the first insulating film , respectively, on the source region and the drain region the electrically connected to the source wiring and the drain wiring are formed by the same conductive material,
A light-shielding film formed on the gate electrode, the source wiring, and the drain wiring via a second insulating film; a third insulating film formed on the light-shielding film; and the third insulating film And a first storage capacitor is formed by the pixel electrode electrically connected to the drain wiring,
A semiconductor device, wherein a second storage capacitor is formed by the drain wiring, the second insulating film, and the light shielding film.

A gate electrode formed on a semiconductor film including a source region and a drain region via a first insulating film, and a contact hole formed in the first insulating film , respectively, on the source region and the drain region the electrically connected to the source wiring and the drain wiring are formed by the same conductive material,
The gate electrode is connected to a gate wiring formed below the semiconductor film,
A light-shielding film formed on the gate electrode, the source wiring, and the drain wiring via a second insulating film; a third insulating film formed on the light-shielding film; and the third insulating film And a first storage capacitor is formed by the pixel electrode electrically connected to the drain wiring,
A semiconductor device, wherein a second storage capacitor is formed by the drain wiring, the second insulating film, and the light shielding film.

A gate electrode formed on a semiconductor film including a source region and a drain region through a first insulating film, and a contact hole formed in the first insulating film through the source region and the drain region. the electrically connected to the source wiring and the drain wiring, respectively, are formed of the same conductive material,
A light shielding film in contact with the second insulating film and the third insulating film on the gate electrode, the source wiring, and the drain wiring, a fourth insulating film formed on the light shielding film, and the fourth insulation A first storage capacitor is formed by a pixel electrode formed on the film and electrically connected to the drain wiring;
A semiconductor device, wherein a second storage capacitor is formed by the drain wiring, a portion of the second insulating film in contact with the light shielding film, and the light shielding film.

A gate electrode formed on a semiconductor film including a source region and a drain region through a first insulating film, and a contact hole formed in the first insulating film through the source region and the drain region. The source wiring and drain wiring that are electrically connected to each other are formed of the same conductive material,
The gate electrode is connected to a gate wiring formed below the semiconductor film,
A light shielding film in contact with the second insulating film and the third insulating film on the gate electrode, the source wiring, and the drain wiring, a fourth insulating film formed on the light shielding film, and the fourth insulation A first storage capacitor is formed by a pixel electrode formed on the film and electrically connected to the drain wiring;
A semiconductor device, wherein a second storage capacitor is formed by the drain wiring, a portion of the second insulating film in contact with the light shielding film, and the light shielding film.

In any one of Claims 11 thru | or 14,
The gate electrode, the source wiring, and the drain wiring are formed of an element selected from Ta, W, Ti, Mo, Cu, Cr, Nd, and Al, or an alloy material or a compound material containing the element as a main component. A semiconductor device characterized by that.

In any one of Claims 11 thru | or 14,
The gate electrode, the source wiring, and the drain wiring are formed of a semiconductor film into which an impurity element is introduced.

In claim 16,
The semiconductor device is characterized in that the impurity element is one or a plurality of elements selected from an impurity element imparting n-type conductivity and an impurity element imparting p-type conductivity.

In any one of Claims 11 thru | or 16,
The semiconductor device, wherein the gate electrode, the source wiring, and the drain wiring have a stacked structure.

In claim 11 or 12,
The semiconductor device, wherein the third insulating film is an oxide of the light shielding film.

In claim 13 or 14,
The semiconductor device, wherein the fourth insulating film is an oxide of the light shielding film.

A semiconductor device having a pixel portion and a driver circuit on an insulating surface,
In TFT of the pixel portion, and a first gate electrode formed via a first insulating film on the first semiconductor film including a first source region and first drain region, said first The first source wiring and the first drain wiring that are electrically connected to the first source region and the second drain region through the first contact hole formed in the insulating film, respectively , have the same conductivity. Made of material,
A light-shielding film formed on the first gate electrode, the first source wiring, and the first drain wiring via a second insulating film, and a third insulating film formed on the light-shielding film And a first storage capacitor formed by the pixel electrode formed on the third insulating film and electrically connected to the drain wiring,
A second storage capacitor is formed by the first drain wiring, the second insulating film, and the light shielding film,
In the TFT of the driving circuit, a second gate electrode formed on the second semiconductor film including the second source region and the second drain region via the first insulating film, and the first and the second source line and the second drain wiring, respectively through a second contact hole formed in said second source region and said second drain region being electrically connected to the insulating film, A semiconductor device characterized by being formed of the same conductive material.

In any one of claims 11 to 21,
The semiconductor device is a liquid crystal display device.