JP4285036B2

JP4285036B2 - Power supply backflow prevention circuit

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Publication number: JP4285036B2
Application number: JP2003074221A
Authority: JP
Inventors: 範和塚原; 仁志松井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-18
Filing date: 2003-03-18
Publication date: 2009-06-24
Anticipated expiration: 2023-03-18
Also published as: JP2004280704A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば、ＵＳＢ（Universal Serial Bus) を使用してコンピュータと周辺機器などを接続する場合に、その周辺機器などの電源装置に適用される電源装置の逆流防止回路に関するものである。
【０００２】
【従来の技術】
ＵＳＢは、コンピュータと周辺機器とを接続するインタフェースであり、その両者を接続するＵＳＢケーブルには、電源線も含まれている。このため、ＵＳＢケーブルを通じてコンピュータから周辺機器、または逆に周辺機器からコンピュータに電源（電圧）を供給できるようになっている。
【０００３】
このようなＵＳＢを使用する周辺機器や各種の機器の電源装置として、例えば図５に示すようなボルテージレギュレータ（リニア・レギュレータ）が知られている。
このボルテージレギュレータは、図５に示すように、入力端子１と、出力制御用のＭＯＳトランジスタ２と、逆流防止ダイオード３と、出力端子４と、分圧抵抗５、６と、基準電圧発生回路７と、差動増幅器８とを備えている。
【０００４】
次に、このような構成からなるボルテージレギュレータの動作について説明する。
差動増幅器８は、出力電圧Ｖｏを分圧抵抗５、６で分圧した分圧電圧と基準電圧発生回路７で発生される基準電圧との差の電圧を増幅する。その差動増幅器８の出力により、ＭＯＳトランジスタ２の導通が制御され、これにより出力端子４の出力電圧Ｖｏが一定に制御される。
【０００５】
一方、このボルテージレギュレータは、出力端子４に外部電源から第２入力電圧が供給されるようになっている。この場合に、第２入力電圧が入力端子１に供給される第１入力電圧ＶＤＤよりも高い場合には、出力端子４から入力端子１に向けて電流が逆流するので、この逆流を防止するために逆流防止ダイオード３が設けられている。なお、逆流防止ダイオード３に代えて、電流を制限する電流制限抵抗が設けられている場合もある。
【０００６】
【発明が解決しようとする課題】
しかし、従来のボルテージレギュレータは、逆流防止ダイオードまたは電流制限抵抗が、入力端子１と出力端子４との間に常に接続された状態にある。
このため、逆流防止ダイオードを使用する場合には、順方向電圧降下により出力電圧が低下するので、出力電圧の低下を招き、電源の効率が低下するという不具合がある。また、電流制限抵抗を使用する場合には、電力の消費がある上に出力電力の低下を招くので、電源の効率が低下するという不具合がある。
【０００７】
このような不具合は、出力電圧が例えば５〔Ｖ〕のように低い場合には、その影響が大きいといえる。
そこで、本発明の目的は、出力電圧の低下、および電源の効率の低下をさせることなく、電流の逆流防止を実現できる電源装置の逆流防止回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のように構成した。
すなわち、第１の発明は、第１入力電圧が供給される入力端子と、前記第１入力電圧に基づいて生成される出力電圧を出力させる出力端子と、前記入力端子と前記出力端子との間に設けられ前記出力電圧が一定になるように制御する出力制御用の第１ＭＯＳトランジスタとを少なくとも有し、かつ、前記出力端子に外部から第２入力電圧を供給できる電源装置において、前記第１ＭＯＳトランジスタの前記入力端子側の端子と前記第１ＭＯＳトランジスタのサブストレートとの間に形成される第１寄生ダイオードに並列接続する第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタの前記出力端子側の端子と前記第１ＭＯＳトランジスタのサブストレートとの間に形成される第２寄生ダイオードに並列接続する第３ＭＯＳトランジスタと、前記第１入力電圧と前記第２入力電圧との大きさを比較して比較信号を出力するコンパレータと、前記比較信号に基づいて前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタおよび前記第３ＭＯＳトランジスタをオンまたはオフにする制御信号を生成するオンオフ信号生成手段と、を含み、前記コンパレータおよび前記オンオフ信号生成手段は、前記第１入力電圧または前記第２入力電圧のうちの高い方の電圧で動作するようになっている。
【０００９】
ここで、電源装置としては、例えば、リニア・レギュレータや、スイッチング・レギュレータが挙げられる。
第２の発明は、第１の発明の電源装置の逆流防止回路において、前記オンオフ信号生成手段は、前記第２入力電圧が前記第１入力電圧よりも大きい場合には前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタをオフし、前記第３ＭＯＳトランジスタをオンする制御信号を出力し、前記第１入力電圧が前記第２入力電圧よりも大きい場合には前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタをオンし、前記第３ＭＯＳトランジスタをオフする制御信号を出力する。
【００１０】
第３の発明は、第１または第２の発明の電源装置の逆流防止回路において、前記第２ＭＯＳトランジスタをオフにする信号を前記第２入力電圧までレベルシフトして前記第２ＭＯＳトランジスタのゲートに供給する第１レベルシフト回路と、前記第３ＭＯＳトランジスタをオフにする信号を前記第１入力電圧までレベルシフトして前記第３ＭＯＳトランジスタのゲートに供給する第２レベルシフト回路と、をさらに含む。
【００１１】
第４の発明は、第１乃至第３のうちのいずれかの発明の電源装置の逆流防止回路において、前記第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタ、および前記第３ＭＯＳトランジスタは、Ｐ型のＭＯＳトランジスタからなる。
このような構成からなる本発明によれば、出力電圧の低下および電源の効率を低下させることなく、出力端子から入力端子側に向けて流れる電流の逆流防止を実現できる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
図１は、本発明の第１実施形態に係る逆流防止回路を適用した電源装置の回路図である。
この電源装置は、例えばＵＳＢを使用する各種の電子機器の電源として使用されるものであり、図１に示すように、このリニア・レギュレータ１１と、逆流防止回路１２とを備えている。
【００１３】
リニア・レギュレータ１１は、第１電源（図示せず）からの第１入力電圧ＶＩＮが供給される入力端子１３と、出力電圧を出力する出力端子１４とを有し、出力電圧を一定に制御するようになっている。また、リニア・レギュレータ１１の出力端子１４には、例えばＵＳＢケーブルを介して他の電子機器の第２電源（図示せず）から第２入力電圧ＶＢＵＳが供給できるようになっている。
【００１４】
これを実現するために、リニア・レギュレータ１１は、図１に示すように、入力端子１３と、Ｐ型のＭＯＳトランジスタＴｒ１と、出力端子１４と、分圧抵抗Ｒ１、Ｒ２と、基準電圧発生回路１５と、差動増幅回路１６とを備えている。
さらに詳述すると、入力端子１３にＭＯＳトランジスタＴｒ１のソース（もしくはドレイン）が接続され、出力端子１４にＭＯＳトランジスタＴｒ１のドレイン（もしくはソース）が接続されている。ＭＯＳトランジスタＴｒ１は入力端子１３及び出力端子１４の電圧関係によってソースとドレインの位置づけは入れ替わる。ＭＯＳトランジスタＴｒ１のゲートは、差動増幅回路１６の出力端子と接続されている。
【００１５】
ここで、ＭＯＳトランジスタＴｒ１には、図示のように、入力端子１３とサブストレートとの間で形成される寄生ダイオードＤ１と、出力端子１４とサブストレートとの間で形成される寄生ダイオードＤ２とが存在する。
出力端子１４とグランドとの間には、コンデンサＣ１が接続されている。また、出力端子１４とグランドとの間に、出力端子１４の出力電圧を分圧する分圧抵抗Ｒ１と分圧抵抗Ｒ２とが直列に接続されている。分圧抵抗Ｒ１と分圧抵抗Ｒ２の共通接続点が、差動増幅回路１６の−入力端子に接続されている。
【００１６】
基準電圧発生回路１５は、電流源１７と基準電圧１８とを電源ＶＤＤとグランドとの間に直列接続したものからなり、電流源１７と基準電圧１８との共通接続点が差動増幅回路１６の＋入力端子に接続されている。差動増幅回路１６の出力端子は、ＭＯＳトランジスタＴｒ１のゲートに接続されている。また、差動増幅回路１６は、第１入力電圧ＶＩＮで動作するようになっているとともに、定電流源１９を含んでいる。
【００１７】
逆流防止回路１２は、入力端子１３に供給される第１入力電圧ＶＩＮと、出力端子１４に供給される第２入力電圧ＶＢＵＳとを比較し、第２入力電圧ＶＢＵＳが第１入力電圧ＶＩＮよりも大きな場合には、ＭＯＳトランジスタＴｒ４をオンにしてＭＯＳトランジスタＴｒ１をオフ、ＭＯＳトランジスタＴｒ２をオフ、およびＭＯＳトランジスタＴｒ３をオンするようになっている。
【００１８】
また、逆流防止回路１２は、第１入力電圧ＶＩＮが第２入力電圧ＶＢＵＳよりも大きな場合には、ＭＯＳトランジスタＴｒ４をオフにしてＭＯＳトランジスタＴｒ１をオン、ＭＯＳトランジスタＴｒ２をオン、およびＭＯＳトランジスタＴｒ３をオフにするようになっている。
これを実現するために、逆流防止回路１２は、図１に示すように、Ｐ型のＭＯＳトランジスタＴｒ２、Ｔｒ３、Ｔｒ４と、分圧抵抗Ｒ１３、Ｒ１４と、分圧抵抗Ｒ１５、Ｒ１６と、コンパレータ２０と、インバータ２１と、インバータ２２と、ダイオードＤ５、Ｄ６と、を備えている。
【００１９】
ここで、ＭＯＳトランジスタＴｒ２、Ｔｒ３、Ｔｒ４のサイズは、ＭＯＳトランジスタＴｒ１よりも小さくすることができる。
さらに詳述すると、ＭＯＳトランジスタＴｒ２は、ＭＯＳトランジスタＴｒ１のソースとサブストレートとの間で形成される寄生ダイオードＤ１に並列に接続させ、ＭＯＳトランジスタＴｒ３は、ＭＯＳトランジスタＴｒ１のドレインとサブストレートとの間に形成される寄生ダイオードＤ２に並列に接続させるようにした。
【００２０】
すなわち、ＭＯＳトランジスタＴｒ２のドレインを入力端子１３に接続させ、ＭＯＳトランジスタＴｒ２のソースをＭＯＳトランジスタＴｒ１のサブストレートに接続させるようにした。そして、ＭＯＳトランジスタＴｒ２のゲートはインバータ２２の出力端子に接続されている。
さらに、ＭＯＳトランジスタＴｒ３のソースをＭＯＳトランジスタＴｒ１のサブストレートに接続させ、ＭＯＳトランジスタＴｒ３のドレインを出力端子１４ＢＵＳに接続させるようにした。そして、ＭＯＳトランジスタＴｒ３のゲートはインバータ２１の出力端子に接続されている。
【００２１】
ここで、ＭＯＳトランジスタＴｒ２には、自己のドレインとサブストレートとの間で形成される寄生ダイオードＤ３が存在する。また、ＭＯＳトランジスタＴｒ３には、自己のドレインとサブストレートとの間で形成される寄生ダイオードＤ４が存在する。
ＭＯＳトランジスタＴｒ４のソースには、出力端子１４に供給される第２入力電圧ＶＢＵＳがダイオードＤ５を介して供給され、または入力端子１３に供給される第１入力電圧ＶＩＮがダイオードＤ６を介して供給されるようになっている。また、ＭＯＳトランジスタＴｒ４のゲートはインバータ２１の出力端子に接続され、ＭＯＳトランジスタＴｒ４のドレインはＭＯＳトランジスタＴｒ１のゲートに接続されている。
【００２２】
入力端子１３とグランドとの間に、第１入力電圧ＶＩＮを分圧する分圧抵抗Ｒ１３と分圧抵抗Ｒ１４とが直列に接続され、その共通接続点がコンパレータ２０の−入力端子に接続されている。また、出力端子１４とグランドとの間に、第２入力電圧ＶＢＵＳを分圧する分圧抵抗Ｒ１５と分圧抵抗Ｒ１６とが直列に接続され、その共通接続点がコンパレータ２０の＋入力端子に接続されている。
【００２３】
コンパレータ２０は、入力端子１３に供給される第１入力電圧ＶＩＮと出力端子１４に供給される第２入力電圧ＶＢＵＳを比較し、第２入力電圧ＶＢＵＳが第１入力電圧ＶＩＮよりも大きな場合には「Ｈ」レベルの出力信号を出力し、逆に、第１入力電圧ＶＩＮが第２入力電圧ＶＢＵＳよりも大きな場合には、「Ｌ」レベルの出力信号を出力するようになっている。
【００２４】
このコンパレータ２０には、出力端子１４に供給される第２入力電圧ＶＢＵＳがダイオードＤ５を介して供給され、または入力端子１３に供給される第１入力電圧ＶＩＮがダイオードＤ６を介して供給されるようになっている。このため、コンパレータ２０は、第１入力電圧ＶＩＮまたは第２入力電圧ＶＢＵＳのうちの高い方の電圧で動作し、この電圧で動作する電流源２３を含んでいる。
【００２５】
コンパレータ２０の出力信号は、インバータ２１で反転されるようになっている。このインバータ２１の出力は、ＭＯＳトランジスタＴｒ３のゲート、ＭＯＳトランジスタＴｒ４のゲート、および差動増幅回路１６にそれぞれ供給され、そのオンオフ制御を行うようになっている。
さらに、インバータ２１の出力は、インバータ２２で反転されるようになっている。そのインバータ２２の出力はＭＯＳトランジスタＴｒ２のゲートに供給され、そのオンオフ制御を行うようになっている。
【００２６】
インバータ２１、２２には、出力端子１４に供給される第２入力電圧ＶＢＵＳがダイオードＤ５を介して供給され、または入力端子１３に供給される第１入力電圧ＶＩＮがダイオードＤ６を介して供給されるようになっている。このため、インバータ２１、２２は、第１入力電圧ＶＩＮまたは第２入力電圧ＶＢＵＳのうちの高い方の電圧で動作するようになっている。
【００２７】
次に、このような構成からなる電源装置の動作について、図１を参照して説明する。
この電源装置では、逆流防止回路１２が、入力端子１３に供給される第１入力電圧ＶＩＮと、出力端子１４に供給される第２入力電圧ＶＢＵＳとを比較し、この比較の結果に応じてリニア・レギュレータ１１を以下のように制御する。
【００２８】
すなわち、逆流防止回路１２を構成するコンパレータ２０が、入力端子１３に供給される第１入力電圧ＶＩＮを分圧抵抗Ｒ１３、Ｒ１４で分圧した分圧電圧と、出力端子１４に供給される第２入力電圧ＶＢＵＳを分圧抵抗Ｒ１５、Ｒ１６で分圧した分圧電圧とを比較し、その比較結果に応じて「Ｈ」レベルまたは「Ｌ」レベルの出力信号を出力する。
【００２９】
換言すると、コンパレータ２０は、第１入力電圧ＶＩＮと第２入力電圧ＶＢＵＳとを比較し、第２入力電圧ＶＢＵＳが第１入力電圧ＶＩＮよりも大きな場合には、「Ｈ」レベルの出力信号を出力し、逆に、第１入力電圧ＶＩＮが第２入力電圧ＶＢＵＳよりも大きな場合には、「Ｌ」レベルの出力信号を出力する。
従って、第２入力電圧ＶＢＵＳが第１入力電圧ＶＩＮよりも大きな場合（ＶＢＵＳ＞ＶＩＮの場合）には、コンパレータ２０からは「Ｈ」レベルの出力信号が出力されるので、インバータ２１の出力は「Ｌ」レベルとなり、インバータ２２の出力は「Ｈ」レベルとなる。
【００３０】
この結果、インバータ２１の出力が供給されるＭＯＳトランジスタＴｒ３、Ｔｒ４の各ゲートは「Ｌ」レベルになり、ＭＯＳトランジスタＴｒ３、Ｔｒ４はオン状態になる。また、インバータ２２の出力が供給されるＭＯＳトランジスタＴｒ２のゲートは「Ｈ」レベルになり、ＭＯＳトランジスタＴｒ２はオフ状態になる。
【００３１】
上記のようにＭＯＳトランジスタＴｒ４がオンすると、ＭＯＳトランジスタＴｒ１のゲートに、出力端子１４に供給されている第２入力電圧ＶＢＵＳがダイオードＤ５およびＭＯＳトランジスタＴｒ４を経由して印加されるので、ＭＯＳトランジスタＴｒ１はオフとなる。
このようにしてＭＯＳトランジスタＴｒ１はオフになるので、入力端子１３に供給される第１入力電圧ＶＩＮの出力端子１４への出力経路が遮断される。
【００３２】
しかし、ＭＯＳトランジスタＴｒ１に寄生ダイオードＤ１、Ｄ２が存在し、その各アノード側に第１入力電圧ＶＩＮまたは第２入力電圧ＶＢＵＳが印加される。このため、各アノードへの印加状況により寄生ダイオードＤ１、Ｄ２がそれぞれ順方向バイアスされて、逆流電流が生じるおそれがある。
ところが、Ｔｒ２がオフでＴｒ３がオンの場合、ＭＯＳトランジスタＴｒ１のサブストレートに第２入力電圧ＶＢＵＳが印加される。この結果、寄生ダイオードＤ１は逆方向にバイアスされ、寄生ダイオードＤ２の両端には同じ第２入力電圧ＶＢＵＳが印加されるので、寄生ダイオードＤ２による逆流は生じない。
【００３３】
また、このときには、ＭＯＳトランジスタＴｒ２に存在する寄生ダイオードＤ３は、カソード側が高電位でアノード側が低電位となって逆方向のバイアスになる。このため、第２入力電圧ＶＢＵＳ側が高いことに伴う、入力端子１３から出力端子１４に向けて逆流する電流を防止することができる。
これに対して、第１入力電圧ＶＩＮが第２入力電圧ＶＢＵＳよりも大きな場合（ＶＩＮ＞ＶＢＵＳの場合）には、コンパレータ２０からは「Ｌ」レベルの出力信号が出力されるので、インバータ２１の出力は「Ｈ」レベルとなり、インバータ２２の出力は「Ｌ」レベルとなる。
【００３４】
この結果、インバータ２１の出力が供給されるＭＯＳトランジスタＴｒ３、Ｔｒ４の各ゲートは「Ｈ」レベルになり、ＭＯＳトランジスタＴｒ３、Ｔｒ４はオフ状態になる。また、インバータ２２の出力が供給されるＭＯＳトランジスタＴｒ２のゲートは「Ｌ」レベルになり、ＭＯＳトランジスタＴｒ２はオン状態になる。
【００３５】
ＭＯＳトランジスタＴｒ４がオフすると、ＭＯＳトランジスタＴｒ１のゲートには差動増幅回路１６の出力のみが供給され、ＭＯＳトランジスタＴｒ１はリニア・レギュレータ１１の出力制御用のトランジスタとして機能する。
すなわち、このときには、差動増幅回路１６は、出力端子１４の出力電圧を抵抗Ｒ１、Ｒ２で分圧した分圧電圧と基準電圧発生回路１５で発生する基準電圧との差の電圧を増幅する。その差動増幅回路１６の出力により、ＭＯＳトランジスタＴｒ１の導通が制御され、これにより出力端子１４の出力電圧が一定に制御される。
【００３６】
この場合にも、ＭＯＳトランジスタＴｒ１の寄生ダイオードＤ１、Ｄ２により、漏れ電流が生じるおそれがある。
しかし、このときには、ＭＯＳトランジスタＴｒ２がオンになり、ＭＯＳトランジスタＴｒ１のサブストレートに第１入力電圧ＶＩＮが印加される。この結果、寄生ダイオードＤ２は逆方向にバイアスされ、寄生ダイオードＤ１の両端には同じ第１入力電圧ＶＩＮが印加されるので、寄生ダイオードＤ１、Ｄ２による漏れ電流は生じない。
【００３７】
なお、このときには、ＭＯＳトランジスタＴｒ３はオフ状態にあるので、ＭＯＳトランジスタＴｒ１の動作に何ら悪影響を及ぼすことはない。
以上説明したように、この第１実施形態によれば、リニア・レギュレータの出力ライン上に従来のように逆流防止ダイオードや電流制限抵抗を設ける必要がないので、出力電圧の低下や電源の効率を低下させることなく、出力端子側から入力端子側への逆流防止を実現できる。
【００３８】
次に、本発明の第２実施形態に係る逆流防止回路を適用した電源装置について、図２を参照して説明する。
この電源装置は、図１に示す電源装置のＭＯＳトランジスタＴｒ２、Ｔｒ３のオフ動作を確実にするようにしたものであり、図１に示すように、リニア・レギュレータ１１と、逆流防止回路１２Ａとを備えている。
【００３９】
すなわち、この電源装置は、ＭＯＳトランジスタＴｒ２、Ｔｒ３のオフ動作を確実にするために、図１に示す逆流防止回路１１にレベルシフト回路３１、３２を追加することにより、逆流防止回路１１を図２に示す逆流防止回路１２Ａに置き換えるようにしたものである。
レベルシフト回路３１は、図２に示すように、インバータ２２の「Ｈ」レベルの出力を、出力端子１４に供給される第２入力電圧ＶＢＵＳを用いてその第２入力電圧ＶＢＵＳまでレベルシフトさせ、そのレベルシフトさせた第２入力電圧ＶＢＵＳをＭＯＳトランジスタＴｒ２のゲートに供給するようになっている。
【００４０】
また、レベルシフト回路３２は、図２に示すように、インバータ２１の「Ｈ」レベルの出力を、入力端子１３に供給される第１入力電圧ＶＩＮを用いてその第１入力電圧ＶＩＮまでレベルシフトさせ、そのレベルシフトさせた第１入力電圧ＶＩＮをＭＯＳトランジスタＴｒ３のゲートに供給するようになっている。
なお、図２に示す電源装置の構成は、図１に示す電源装置に上記のレベルシフト回路３１、３２を追加させた点を除けば、図１に示す電源装置の構成と同じである。従って、その構成要素が同じ部分には同じ符号を付して、その構成の説明は省略する。
【００４１】
次に、図２に示すＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３を集積回路で実現した場合の断面構造の一例を示すと、図３（ａ）に示すようになる。
この図３（ａ）からわかるように、図中の中央のＭＯＳトランジスタＴｒ１は、Ｐ型のソースとＮ型のサブストレート（基板）との間で形成される寄生ダイオードＤ１と、Ｐ型のドレインとＮ型のサブストレートとの間で形成される寄生ダイオードＤ２とが存在している。その寄生ダイオードＤ１、Ｄ２は、図２に示す寄生ダイオードＤ１、Ｄ２に対応する。
【００４２】
また、図中の右側のＭＯＳトランジスタＴｒ２は、Ｐ型のソースとＮ型のサブストレートとの間で形成される寄生ダイオードＤ３と、Ｐ型のドレインとＮ型のサブストレートとの間で形成される寄生ダイオードとが存在している。その寄生ダイオードＤ３は、図２に示す寄生ダイオードＤ３に対応する。
さらに、図中の左側のＭＯＳトランジスタＴｒ３は、Ｐ型のドレインとＮ型のサブストレートとの間で形成される寄生ダイオードＤ４と、Ｐ型のソースとＮ型のサブストレートとの間で形成される寄生ダイオードとが存在している。その寄生ダイオードＤ４は、図２に示す寄生ダイオードＤ４に対応する。
【００４３】
なお、図３（ａ）に示すＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３の各断面の構造は、図１に示すＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３の場合も同様である。
次に、このような構成からなる電源装置の動作について、図２〜図４を参照して説明する。
【００４４】
この電源装置では、逆流防止回路１２Ａが、入力端子１３に供給される第１入力電圧ＶＩＮと、出力端子１４に供給される第２入力電圧ＶＢＵＳとを比較し、この比較の結果に応じてリニア・レギュレータ１１を以下のように制御する。
すなわち、コンパレータ２０は、第１入力電圧ＶＩＮと第２入力電圧ＶＢＵＳとを比較し、第２入力電圧ＶＢＵＳが第１入力電圧ＶＩＮよりも大きな場合には、「Ｈ」レベルの出力信号を出力し、逆に、第１入力電圧ＶＩＮが外部電圧ＶＢＵＳよりも大きな場合には、「Ｌ」レベルの出力信号を出力する。
【００４５】
従って、第２入力電圧ＶＢＵＳが第１入力電圧ＶＩＮよりも大きな場合（図４参照）、例えば、第２入力電圧ＶＢＵＳ＝３ＶＤＤで、第１入力電圧ＶＩＮ＝２ＶＤＤの場合には、コンパレータ２０からは「Ｈ」レベルの出力信号が出力されるので、インバータ２１の出力は「Ｌ」レベルとなり、インバータ２２の出力は「Ｈ」レベルとなる。
【００４６】
この結果、インバータ２１の出力が供給されるＭＯＳトランジスタＴｒ３、Ｔｒ４の各ゲートは「Ｌ」レベルになり、ＭＯＳトランジスタＴｒ３、Ｔｒ４はオン状態になる。また、インバータ２２の「Ｈ」レベルの出力は、レベルシフト回路３１で第２入力電圧ＶＢＵＳ＝３ＶＤＤまでレベルシフトされ、このレベルシフトされた電圧３ＶＤＤがＭＯＳトランジスタＴｒ２のゲートのゲートに供給されるので、ＭＯＳトランジスタＴｒ２はオフ状態になる。
【００４７】
ＭＯＳトランジスタＴｒ４がオンすると、ＭＯＳトランジスタＴｒ１のゲートに、出力端子１４に供給されている第２入力電圧ＶＢＵＳ＝３ＶＤＤが、ダイオードＤ５およびＭＯＳトランジスタＴｒ４を経由して印加されるので、ＭＯＳトランジスタＴｒ１はオフとなる。
このようにしてＭＯＳトランジスタＴｒ１はオフになるので、入力端子１３に供給される第１入力電圧ＶＩＮの出力端子１４への出力経路が遮断される。
【００４８】
しかし、ＭＯＳトランジスタＴｒ１に寄生ダイオードＤ１、Ｄ２が存在し、その各アノード側に第１入力電圧ＶＩＮ＝２ＶＤＤまたは第２入力電圧ＶＢＵＳ＝３ＶＤＤが印加される（図３（ｂ）参照）。このためＴｒ２がオン、Ｔｒ３がオフの場合、寄生ダイオードＤ２が順方向バイアスされて、逆流が生じるおそれがある。
【００４９】
ところが、このときには、ＭＯＳトランジスタＴｒ３がオンになり、ＭＯＳトランジスタＴｒ１のサブストレートに第２入力電圧ＶＢＵＳ＝３ＶＤＤが印加される（図３（ｂ）参照）。この結果、寄生ダイオードＤ１は逆方向にバイアスされ、寄生ダイオードＤ２の両端には同じ電圧の３ＶＤＤが印加されるので（図３（ｂ）参照）、寄生ダイオードＤ１、Ｄ２による逆流は生じない。
【００５０】
また、このときには、ＭＯＳトランジスタＴｒ２に存在する寄生ダイオードＤ３は、カソード側が高電位３ＶＤＤでアノード側が低電位２ＶＤＤとなって逆バイアス状態になる。このため、第２入力電圧ＶＢＵＳ側が高いことに伴う、出力端子１４から入力端子１３に向けて逆流する電流を防止することができる。
これに対して、第１入力電圧ＶＩＮが第２入力電圧ＶＢＵＳよりも大きな場合（図４参照）、例えば、第１入力電圧ＶＩＮ＝２ＶＤＤで第２入力電圧ＶＢＵＳ＝ＶＤＤの場合には、コンパレータ２０からは「Ｌ」レベルの出力信号が出力されるので、インバータ２１の出力は「Ｈ」レベルとなり、インバータ２２の出力は「Ｌ」レベルとなる。
【００５１】
この結果、インバータ２１の出力が供給されるＭＯＳトランジスタＴｒ４のゲートは「Ｈ」レベルになり、ＭＯＳトランジスタＴｒ４はオフ状態になる。また、インバータ２１の「Ｈ」レベルの出力は、レベルシフト回路３２で第１入力電圧ＶＩＮ＝２ＶＤＤまでレベルシフトされ、このレベルシフトされた電圧２ＶＤＤがＭＯＳトランジスタＴｒ３のゲートに供給され、ＭＯＳトランジスタＴｒ３はオフとなる。さらに、インバータ２２の出力が供給されるＭＯＳトランジスタＴｒ２のゲートは「Ｌ」レベルになり、ＭＯＳトランジスタＴｒ２はオン状態になる。
【００５２】
ＭＯＳトランジスタＴｒ４がオフすると、ＭＯＳトランジスタＴｒ１のゲートには差動増幅回路１６の出力のみが供給され、ＭＯＳトランジスタＴｒ１はリニア・レギュレータ１１の出力制御用のトランジスタとして機能する。
すなわち、このときには、差動増幅回路１６は、出力端子１４の出力電圧を抵抗Ｒ１、Ｒ２で分圧した分圧電圧と基準電圧発生回路１５で発生する基準電圧との差の電圧を増幅する。その差動増幅回路１６の出力により、ＭＯＳトランジスタＴｒ１の導通が制御され、これにより出力端子１４の出力電圧が一定に制御される。
【００５３】
しかし、ＭＯＳトランジスタＴｒ１に寄生ダイオードＤ１、Ｄ２が存在し、その各アノード側に第１入力電圧ＶＩＮ＝２ＶＤＤまたは第２入力電圧ＶＢＵＳ＝ＶＤＤが印加される（図３（ｃ）参照）。このため、寄生ダイオードＤ１、Ｄ２がそれぞれ順方向バイアスされて、漏れ電流が生じるおそれがある。
ところが、このときには、ＭＯＳトランジスタＴｒ２がオンになり、ＭＯＳトランジスタＴｒ１のサブストレートに第１入力電圧ＶＩＮ＝２ＶＤＤが印加される（図３（ｃ）参照）。この結果、寄生ダイオードＤ２は逆方向にバイアスされ、寄生ダイオードＤ１の両端には同じ電圧２ＶＤＤが印加されるので、寄生ダイオードＤ１、Ｄ２による漏れ電流は生じない。
【００５４】
なお、このときには、ＭＯＳトランジスタＴｒ３はオフ状態にあるので、ＭＯＳトランジスタＴｒ１の動作に何ら悪影響を及ぼすことはない。
以上説明した動作を主要部のまとめると、図４に示すようになる。
図４において、（ａ）は第１入力電圧ＶＩＮ、（ｂ）は第２入力電圧ＶＢＵＳを示す。また、（ｃ）〜（ｅ）は、ＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３の各ゲート電圧を示し、図中の「ＯＮ」、「ＯＦＦ」はそのＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のオンオフの状態を示す。
【００５５】
以上説明したように、この第２実施形態によれば、レベルシフト回路３１、３２を追加するようにしたので、ＭＯＳトランジスタＴｒ２、Ｔｒ３のオフ動作を確実に行うことができる。
なお、上記の実施形態では、リニア・レギュレータ１１に適用した場合について説明したが、これに代えてスイッチング・レギュレータなどの電源に適用するようにしても良い。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、出力電圧の低下、および電源の効率の低下をさせることなく、出力端子から入力端子側に向けて流れる電流の逆流防止を実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を適用した電源装置の構成例を示す回路図である。
【図２】本発明の第２実施形態を適用した他の電源装置の構成例を示す回路図である。
【図３】図２に示す逆流防止回路を構成するＭＯＳトランジスタを集積回路で形成した場合の断面構造の一例を示す断面図である。
【図４】図２に示す電源装置の動作を説明する説明図である。
【図５】従来回路の構成を示す回路図である。
【符号の説明】
１１はリニア・レギュレータ、１２は逆流防止回路、１３は入力端子、１４は出力端子、１５は基準電圧発生回路、１６は差動増幅回路、２０はコンパレータ、２１、２２はインバータ、３１、３２はレベルシフト回路、Ｔｒ１〜Ｔｒ４はＭＯＳトランジスタ、Ｒ１、Ｒ２、Ｒ１３〜Ｒ１６は分圧抵抗、Ｄ１〜Ｄ４は寄生ダイオードである。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a backflow prevention circuit for a power supply device that is applied to a power supply device such as a peripheral device when the computer and the peripheral device are connected using, for example, a USB (Universal Serial Bus).
[0002]
[Prior art]
USB is an interface that connects a computer and peripheral devices, and a USB cable that connects the two includes a power line. Therefore, power (voltage) can be supplied from the computer to the peripheral device, or conversely, from the peripheral device to the computer through the USB cable.
[0003]
For example, a voltage regulator (linear regulator) as shown in FIG. 5 is known as a power supply device for such peripheral devices and various devices using the USB.
As shown in FIG. 5, the voltage regulator includes an input terminal 1, an output control MOS transistor 2, a backflow prevention diode 3, an output terminal 4, voltage dividing resistors 5 and 6, and a reference voltage generation circuit 7. And a differential amplifier 8.
[0004]
Next, the operation of the voltage regulator having such a configuration will be described.
The differential amplifier 8 amplifies the difference voltage between the divided voltage obtained by dividing the output voltage Vo by the voltage dividing resistors 5 and 6 and the reference voltage generated by the reference voltage generating circuit 7. The conduction of the MOS transistor 2 is controlled by the output of the differential amplifier 8, whereby the output voltage Vo of the output terminal 4 is controlled to be constant.
[0005]
On the other hand, this voltage regulator is configured such that a second input voltage is supplied to the output terminal 4 from an external power supply. In this case, when the second input voltage is higher than the first input voltage VDD supplied to the input terminal 1, a current flows backward from the output terminal 4 toward the input terminal 1, so that this reverse flow is prevented. The backflow prevention diode 3 is provided. Note that a current limiting resistor for limiting the current may be provided instead of the backflow preventing diode 3.
[0006]
[Problems to be solved by the invention]
However, in the conventional voltage regulator, the backflow prevention diode or the current limiting resistor is always connected between the input terminal 1 and the output terminal 4.
For this reason, when the backflow prevention diode is used, the output voltage is lowered due to the forward voltage drop, which causes a problem that the output voltage is lowered and the efficiency of the power supply is lowered. In addition, when the current limiting resistor is used, there is a problem that power consumption is reduced and output power is reduced, so that the efficiency of the power source is reduced.
[0007]
Such a problem can be said to be greatly affected when the output voltage is as low as 5 [V], for example.
SUMMARY OF THE INVENTION An object of the present invention is to provide a backflow prevention circuit for a power supply apparatus capable of preventing current backflow without reducing output voltage and power supply efficiency.
[0008]
[Means for Solving the Problems]
In order to solve the above-mentioned problems and achieve the object of the present invention, each invention is configured as follows.
That is, the first invention is an input terminal to which a first input voltage is supplied, an output terminal for outputting an output voltage generated based on the first input voltage, and between the input terminal and the output terminal. And a first MOS transistor for controlling output so that the output voltage is constant, and the first MOS transistor can supply the second input voltage to the output terminal from the outside. A second MOS transistor connected in parallel to a first parasitic diode formed between the input terminal side of the first MOS transistor and the substrate of the first MOS transistor; the output terminal side terminal of the first MOS transistor; and the first MOS transistor A third MOS transistor connected in parallel to a second parasitic diode formed between the transistor substrate and A comparator that compares the magnitudes of the first input voltage and the second input voltage and outputs a comparison signal; and, based on the comparison signal, turns on the first MOS transistor, the second MOS transistor, and the third MOS transistor. An on / off signal generating means for generating a control signal to be turned off, wherein the comparator and the on / off signal generating means operate at a higher one of the first input voltage and the second input voltage. Has become .
[0009]
Here, examples of the power supply device include a linear regulator and a switching regulator.
A second invention is a backflow prevention circuit for a power supply device according to the first invention. The on / off signal generating means outputs a control signal for turning off the first MOS transistor and the second MOS transistor and turning on the third MOS transistor when the second input voltage is larger than the first input voltage. When the first input voltage is larger than the second input voltage, a control signal for turning on the first MOS transistor and the second MOS transistor and turning off the third MOS transistor is output. .
[0010]
The third invention is First or In the backflow prevention circuit of the power supply device of the second invention ,in front A first level shift circuit for level-shifting a signal for turning off the second MOS transistor to the second input voltage and supplying it to the gate of the second MOS transistor, and a signal for turning off the third MOS transistor as the first input A second level shift circuit that shifts the level to a voltage and supplies it to the gate of the third MOS transistor; Include .
[0011]
According to a fourth aspect of the present invention, in the backflow prevention circuit for the power supply device according to any one of the first to third aspects, the first MOS transistor, the second MOS transistor, and the third MOS transistor are P-type MOS transistors. .
According to the present invention having such a configuration, it is possible to prevent backflow of current flowing from the output terminal toward the input terminal without lowering the output voltage and reducing the efficiency of the power supply.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below.
FIG. 1 is a circuit diagram of a power supply device to which a backflow prevention circuit according to a first embodiment of the present invention is applied.
This power supply device is used as a power supply for various electronic devices using, for example, a USB, and includes a linear regulator 11 and a backflow prevention circuit 12 as shown in FIG.
[0013]
The linear regulator 11 has an input terminal 13 to which a first input voltage VIN from a first power supply (not shown) is supplied and an output terminal 14 that outputs an output voltage, and controls the output voltage to be constant. It is like that. The output terminal 14 of the linear regulator 11 can be supplied with a second input voltage VBUS from a second power source (not shown) of another electronic device via, for example, a USB cable.
[0014]
In order to realize this, as shown in FIG. 1, the linear regulator 11 includes an input terminal 13, a P-type MOS transistor Tr1, an output terminal 14, voltage dividing resistors R1 and R2, and a reference voltage generating circuit. 15 and a differential amplifier circuit 16.
More specifically, the source (or drain) of the MOS transistor Tr1 is connected to the input terminal 13, and the drain (or source) of the MOS transistor Tr1 is connected to the output terminal 14. The position of the source and the drain of the MOS transistor Tr1 is switched depending on the voltage relationship between the input terminal 13 and the output terminal 14. The gate of the MOS transistor Tr1 is connected to the output terminal of the differential amplifier circuit 16.
[0015]
Here, the MOS transistor Tr1 includes a parasitic diode D1 formed between the input terminal 13 and the substrate and a parasitic diode D2 formed between the output terminal 14 and the substrate, as shown in the figure. Exists.
A capacitor C1 is connected between the output terminal 14 and the ground. Further, a voltage dividing resistor R1 and a voltage dividing resistor R2 for dividing the output voltage of the output terminal 14 are connected in series between the output terminal 14 and the ground. A common connection point of the voltage dividing resistor R1 and the voltage dividing resistor R2 is connected to the negative input terminal of the differential amplifier circuit 16.
[0016]
The reference voltage generation circuit 15 is formed by connecting a current source 17 and a reference voltage 18 in series between a power supply VDD and a ground, and a common connection point between the current source 17 and the reference voltage 18 is the differential amplifier circuit 16. Connected to the + input terminal. The output terminal of the differential amplifier circuit 16 is connected to the gate of the MOS transistor Tr1. The differential amplifier circuit 16 operates with the first input voltage VIN and includes a constant current source 19.
[0017]
The backflow prevention circuit 12 compares the first input voltage VIN supplied to the input terminal 13 with the second input voltage VBUS supplied to the output terminal 14, and the second input voltage VBUS is higher than the first input voltage VIN. In a large case, the MOS transistor Tr4 is turned on, the MOS transistor Tr1 is turned off, the MOS transistor Tr2 is turned off, and the MOS transistor Tr3 is turned on.
[0018]
Further, when the first input voltage VIN is larger than the second input voltage VBUS, the backflow prevention circuit 12 turns off the MOS transistor Tr4, turns on the MOS transistor Tr1, turns on the MOS transistor Tr2, and turns on the MOS transistor Tr3. It is supposed to turn off.
In order to realize this, as shown in FIG. 1, the backflow prevention circuit 12 includes P-type MOS transistors Tr2, Tr3, Tr4, voltage dividing resistors R13, R14, voltage dividing resistors R15, R16, and a comparator 20 And inverter 21, inverter 22, and diodes D5 and D6.
[0019]
Here, the size of the MOS transistors Tr2, Tr3, Tr4 can be made smaller than that of the MOS transistor Tr1.
More specifically, the MOS transistor Tr2 is connected in parallel to a parasitic diode D1 formed between the source of the MOS transistor Tr1 and the substrate, and the MOS transistor Tr3 is connected between the drain of the MOS transistor Tr1 and the substrate. It was made to connect in parallel with the parasitic diode D2 formed.
[0020]
That is, the drain of the MOS transistor Tr2 is connected to the input terminal 13, and the source of the MOS transistor Tr2 is connected to the substrate of the MOS transistor Tr1. The gate of the MOS transistor Tr2 is connected to the output terminal of the inverter 22.
Further, the source of the MOS transistor Tr3 is connected to the substrate of the MOS transistor Tr1, and the drain of the MOS transistor Tr3 is connected to the output terminal 14BUS. The gate of the MOS transistor Tr3 is connected to the output terminal of the inverter 21.
[0021]
Here, the MOS transistor Tr2 has a parasitic diode D3 formed between its own drain and the substrate. The MOS transistor Tr3 has a parasitic diode D4 formed between its own drain and the substrate.
The second input voltage VBUS supplied to the output terminal 14 is supplied to the source of the MOS transistor Tr4 via the diode D5, or the first input voltage VIN supplied to the input terminal 13 is supplied via the diode D6. It has become so. The gate of the MOS transistor Tr4 is connected to the output terminal of the inverter 21, and the drain of the MOS transistor Tr4 is connected to the gate of the MOS transistor Tr1.
[0022]
A voltage dividing resistor R13 and a voltage dividing resistor R14 that divide the first input voltage VIN are connected in series between the input terminal 13 and the ground, and the common connection point is connected to the negative input terminal of the comparator 20. . A voltage dividing resistor R15 and a voltage dividing resistor R16 that divide the second input voltage VBUS are connected in series between the output terminal 14 and the ground, and the common connection point is connected to the + input terminal of the comparator 20. ing.
[0023]
The comparator 20 compares the first input voltage VIN supplied to the input terminal 13 with the second input voltage VBUS supplied to the output terminal 14, and if the second input voltage VBUS is larger than the first input voltage VIN. An “H” level output signal is output. Conversely, when the first input voltage VIN is greater than the second input voltage VBUS, an “L” level output signal is output.
[0024]
The second input voltage VBUS supplied to the output terminal 14 is supplied to the comparator 20 via the diode D5, or the first input voltage VIN supplied to the input terminal 13 is supplied via the diode D6. It has become. For this reason, the comparator 20 includes a current source 23 that operates at the higher one of the first input voltage VIN and the second input voltage VBUS and operates at this voltage.
[0025]
The output signal of the comparator 20 is inverted by the inverter 21. The output of the inverter 21 is supplied to the gate of the MOS transistor Tr3, the gate of the MOS transistor Tr4, and the differential amplifier circuit 16 to perform on / off control thereof.
Further, the output of the inverter 21 is inverted by the inverter 22. The output of the inverter 22 is supplied to the gate of the MOS transistor Tr2, and its on / off control is performed.
[0026]
The inverters 21 and 22 are supplied with the second input voltage VBUS supplied to the output terminal 14 via the diode D5, or supplied with the first input voltage VIN supplied to the input terminal 13 via the diode D6. It is like that. For this reason, the inverters 21 and 22 operate | move by the higher voltage of the 1st input voltage VIN or the 2nd input voltage VBUS.
[0027]
Next, the operation of the power supply device having such a configuration will be described with reference to FIG.
In this power supply device, the backflow prevention circuit 12 compares the first input voltage VIN supplied to the input terminal 13 with the second input voltage VBUS supplied to the output terminal 14, and linearly depends on the result of this comparison. -The regulator 11 is controlled as follows.
[0028]
That is, the comparator 20 constituting the backflow prevention circuit 12 divides the first input voltage VIN supplied to the input terminal 13 by the voltage dividing resistors R13 and R14, and the second voltage supplied to the output terminal 14. The divided voltage obtained by dividing the input voltage VBUS by the voltage dividing resistors R15 and R16 is compared, and an output signal of “H” level or “L” level is output according to the comparison result.
[0029]
In other words, the comparator 20 compares the first input voltage VIN and the second input voltage VBUS, and outputs an “H” level output signal when the second input voltage VBUS is larger than the first input voltage VIN. On the other hand, when the first input voltage VIN is higher than the second input voltage VBUS, an “L” level output signal is output.
Accordingly, when the second input voltage VBUS is higher than the first input voltage VIN (when VBUS> VIN), an output signal of “H” level is output from the comparator 20, and the output of the inverter 21 is “ “L” level, and the output of the inverter 22 becomes “H” level.
[0030]
As a result, the gates of the MOS transistors Tr3 and Tr4 to which the output of the inverter 21 is supplied are set to the “L” level, and the MOS transistors Tr3 and Tr4 are turned on. Further, the gate of the MOS transistor Tr2 to which the output of the inverter 22 is supplied is at the “H” level, and the MOS transistor Tr2 is turned off.
[0031]
When the MOS transistor Tr4 is turned on as described above, the second input voltage VBUS supplied to the output terminal 14 is applied to the gate of the MOS transistor Tr1 via the diode D5 and the MOS transistor Tr4. Is turned off.
Since the MOS transistor Tr1 is thus turned off, the output path to the output terminal 14 of the first input voltage VIN supplied to the input terminal 13 is blocked.
[0032]
However, parasitic diodes D1 and D2 exist in the MOS transistor Tr1, and the first input voltage VIN or the second input voltage VBUS is applied to each anode side thereof. For this reason, the parasitic diodes D1 and D2 are forward-biased depending on the application state to each anode, and there is a possibility that a backflow current is generated.
However, when Tr2 is off and Tr3 is on, the second input voltage VBUS is applied to the substrate of the MOS transistor Tr1. As a result, the parasitic diode D1 is biased in the reverse direction, and the same second input voltage VBUS is applied to both ends of the parasitic diode D2, so that no reverse flow due to the parasitic diode D2 occurs.
[0033]
At this time, the parasitic diode D3 present in the MOS transistor Tr2 is biased in the reverse direction with the cathode side having a high potential and the anode side having a low potential. For this reason, it is possible to prevent a current flowing backward from the input terminal 13 toward the output terminal 14 due to the high second input voltage VBUS side.
On the other hand, when the first input voltage VIN is larger than the second input voltage VBUS (when VIN> VBUS), an output signal of “L” level is output from the comparator 20. The output becomes “H” level, and the output of the inverter 22 becomes “L” level.
[0034]
As a result, the gates of the MOS transistors Tr3 and Tr4 to which the output of the inverter 21 is supplied become "H" level, and the MOS transistors Tr3 and Tr4 are turned off. Further, the gate of the MOS transistor Tr2 to which the output of the inverter 22 is supplied is at the “L” level, and the MOS transistor Tr2 is turned on.
[0035]
When the MOS transistor Tr4 is turned off, only the output of the differential amplifier circuit 16 is supplied to the gate of the MOS transistor Tr1, and the MOS transistor Tr1 functions as an output control transistor of the linear regulator 11.
That is, at this time, the differential amplifier circuit 16 amplifies the voltage difference between the divided voltage obtained by dividing the output voltage of the output terminal 14 by the resistors R1 and R2 and the reference voltage generated by the reference voltage generating circuit 15. The conduction of the MOS transistor Tr1 is controlled by the output of the differential amplifier circuit 16, whereby the output voltage of the output terminal 14 is controlled to be constant.
[0036]
Also in this case, there is a risk of leakage current due to the parasitic diodes D1 and D2 of the MOS transistor Tr1.
However, at this time, the MOS transistor Tr2 is turned on, and the first input voltage VIN is applied to the substrate of the MOS transistor Tr1. As a result, the parasitic diode D2 is biased in the reverse direction, and the same first input voltage VIN is applied to both ends of the parasitic diode D1, so that leakage current due to the parasitic diodes D1 and D2 does not occur.
[0037]
At this time, since the MOS transistor Tr3 is in the OFF state, the operation of the MOS transistor Tr1 is not adversely affected.
As described above, according to the first embodiment, it is not necessary to provide a backflow prevention diode and a current limiting resistor on the output line of the linear regulator as in the prior art. Backflow prevention from the output terminal side to the input terminal side can be realized without lowering.
[0038]
Next, a power supply device to which the backflow prevention circuit according to the second embodiment of the present invention is applied will be described with reference to FIG.
This power supply device is designed to ensure the off operation of the MOS transistors Tr2 and Tr3 of the power supply device shown in FIG. 1, and includes a linear regulator 11 and a backflow prevention circuit 12A as shown in FIG. I have.
[0039]
That is, this power supply device adds the level shift circuits 31 and 32 to the backflow prevention circuit 11 shown in FIG. 1 in order to ensure the off operation of the MOS transistors Tr2 and Tr3. The backflow prevention circuit 12A shown in FIG.
As shown in FIG. 2, the level shift circuit 31 shifts the output of the “H” level of the inverter 22 to the second input voltage VBUS using the second input voltage VBUS supplied to the output terminal 14, The level-shifted second input voltage VBUS is supplied to the gate of the MOS transistor Tr2.
[0040]
Further, as shown in FIG. 2, the level shift circuit 32 shifts the output of the “H” level of the inverter 21 to the first input voltage VIN using the first input voltage VIN supplied to the input terminal 13. The level-shifted first input voltage VIN is supplied to the gate of the MOS transistor Tr3.
The configuration of the power supply device shown in FIG. 2 is the same as that of the power supply device shown in FIG. 1 except that the level shift circuits 31 and 32 are added to the power supply device shown in FIG. Therefore, the same reference numerals are given to the same components, and the description of the configuration is omitted.
[0041]
Next, an example of a cross-sectional structure when the MOS transistors Tr1, Tr2, Tr3 shown in FIG. 2 are realized by an integrated circuit is shown in FIG.
As can be seen from FIG. 3A, the central MOS transistor Tr1 in the figure includes a parasitic diode D1 formed between a P-type source and an N-type substrate (substrate), and a P-type drain. And a parasitic diode D2 formed between the N-type substrate and the N-type substrate. The parasitic diodes D1 and D2 correspond to the parasitic diodes D1 and D2 shown in FIG.
[0042]
The right MOS transistor Tr2 in the figure is formed between a parasitic diode D3 formed between a P-type source and an N-type substrate, and between a P-type drain and an N-type substrate. Parasitic diodes exist. The parasitic diode D3 corresponds to the parasitic diode D3 shown in FIG.
Further, the left MOS transistor Tr3 in the figure is formed between a parasitic diode D4 formed between the P-type drain and the N-type substrate, and between the P-type source and the N-type substrate. Parasitic diodes exist. The parasitic diode D4 corresponds to the parasitic diode D4 shown in FIG.
[0043]
The cross-sectional structures of the MOS transistors Tr1, Tr2, and Tr3 shown in FIG. 3A are the same as those of the MOS transistors Tr1, Tr2, and Tr3 shown in FIG.
Next, the operation of the power supply device having such a configuration will be described with reference to FIGS.
[0044]
In this power supply device, the backflow prevention circuit 12A compares the first input voltage VIN supplied to the input terminal 13 with the second input voltage VBUS supplied to the output terminal 14, and linearly depends on the result of this comparison. -The regulator 11 is controlled as follows.
That is, the comparator 20 compares the first input voltage VIN and the second input voltage VBUS, and outputs an “H” level output signal when the second input voltage VBUS is larger than the first input voltage VIN. Conversely, when the first input voltage VIN is larger than the external voltage VBUS, an output signal of “L” level is output.
[0045]
Therefore, when the second input voltage VBUS is larger than the first input voltage VIN (see FIG. 4), for example, when the second input voltage VBUS = 3VDD and the first input voltage VIN = 2VDD, the comparator 20 Since the “H” level output signal is output, the output of the inverter 21 becomes the “L” level, and the output of the inverter 22 becomes the “H” level.
[0046]
As a result, the gates of the MOS transistors Tr3 and Tr4 to which the output of the inverter 21 is supplied are set to the “L” level, and the MOS transistors Tr3 and Tr4 are turned on. Further, the “H” level output of the inverter 22 is level-shifted by the level shift circuit 31 to the second input voltage VBUS = 3VDD, and this level-shifted voltage 3VDD is supplied to the gate of the gate of the MOS transistor Tr2. The MOS transistor Tr2 is turned off.
[0047]
When the MOS transistor Tr4 is turned on, the second input voltage VBUS = 3VDD supplied to the output terminal 14 is applied to the gate of the MOS transistor Tr1 via the diode D5 and the MOS transistor Tr4. Turn off.
Since the MOS transistor Tr1 is thus turned off, the output path to the output terminal 14 of the first input voltage VIN supplied to the input terminal 13 is blocked.
[0048]
However, the parasitic diodes D1 and D2 exist in the MOS transistor Tr1, and the first input voltage VIN = 2VDD or the second input voltage VBUS = 3VDD is applied to each anode side (see FIG. 3B). For this reason, when Tr2 is on and Tr3 is off, the parasitic diode D2 is forward-biased, and there is a risk of backflow.
[0049]
However, at this time, the MOS transistor Tr3 is turned on, and the second input voltage VBUS = 3VDD is applied to the substrate of the MOS transistor Tr1 (see FIG. 3B). As a result, the parasitic diode D1 is biased in the reverse direction, and 3VDD having the same voltage is applied to both ends of the parasitic diode D2 (see FIG. 3B), so that no backflow occurs due to the parasitic diodes D1 and D2.
[0050]
At this time, the parasitic diode D3 present in the MOS transistor Tr2 is in a reverse bias state with the cathode side at the high potential 3VDD and the anode side at the low potential 2VDD. For this reason, it is possible to prevent a current flowing backward from the output terminal 14 toward the input terminal 13 due to the high second input voltage VBUS side.
On the other hand, when the first input voltage VIN is larger than the second input voltage VBUS (see FIG. 4), for example, when the first input voltage VIN = 2VDD and the second input voltage VBUS = VDD, the comparator 20 Since an output signal of “L” level is output from, the output of the inverter 21 becomes “H” level and the output of the inverter 22 becomes “L” level.
[0051]
As a result, the gate of the MOS transistor Tr4 to which the output of the inverter 21 is supplied becomes "H" level, and the MOS transistor Tr4 is turned off. Further, the “H” level output of the inverter 21 is level-shifted by the level shift circuit 32 to the first input voltage VIN = 2VDD, and this level-shifted voltage 2VDD is supplied to the gate of the MOS transistor Tr3, and the MOS transistor Tr3 Is turned off. Further, the gate of the MOS transistor Tr2 to which the output of the inverter 22 is supplied becomes "L" level, and the MOS transistor Tr2 is turned on.
[0052]
When the MOS transistor Tr4 is turned off, only the output of the differential amplifier circuit 16 is supplied to the gate of the MOS transistor Tr1, and the MOS transistor Tr1 functions as an output control transistor of the linear regulator 11.
That is, at this time, the differential amplifier circuit 16 amplifies the voltage difference between the divided voltage obtained by dividing the output voltage of the output terminal 14 by the resistors R1 and R2 and the reference voltage generated by the reference voltage generating circuit 15. The conduction of the MOS transistor Tr1 is controlled by the output of the differential amplifier circuit 16, whereby the output voltage of the output terminal 14 is controlled to be constant.
[0053]
However, the parasitic diodes D1 and D2 exist in the MOS transistor Tr1, and the first input voltage VIN = 2VDD or the second input voltage VBUS = VDD is applied to each anode side (see FIG. 3C). For this reason, the parasitic diodes D1 and D2 may be forward-biased to cause leakage current.
However, at this time, the MOS transistor Tr2 is turned on, and the first input voltage VIN = 2VDD is applied to the substrate of the MOS transistor Tr1 (see FIG. 3C). As a result, the parasitic diode D2 is biased in the reverse direction, and the same voltage 2VDD is applied to both ends of the parasitic diode D1, so that leakage current due to the parasitic diodes D1 and D2 does not occur.
[0054]
At this time, since the MOS transistor Tr3 is in the OFF state, the operation of the MOS transistor Tr1 is not adversely affected.
The operations described above are summarized in the main part as shown in FIG.
4A shows the first input voltage VIN, and FIG. 4B shows the second input voltage VBUS. Further, (c) to (e) indicate gate voltages of the MOS transistors Tr1, Tr2, and Tr3, and “ON” and “OFF” in the drawing indicate ON / OFF states of the MOS transistors Tr1, Tr2, and Tr3. .
[0055]
As described above, according to the second embodiment, since the level shift circuits 31 and 32 are added, the off operation of the MOS transistors Tr2 and Tr3 can be reliably performed.
In the above embodiment, the case where the present invention is applied to the linear regulator 11 has been described. However, the present invention may be applied to a power source such as a switching regulator instead.
[0056]
【The invention's effect】
As described above, according to the present invention, it is possible to prevent the backflow of current flowing from the output terminal toward the input terminal without reducing the output voltage and the power supply efficiency.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration example of a power supply device to which a first embodiment of the present invention is applied.
FIG. 2 is a circuit diagram showing a configuration example of another power supply apparatus to which the second embodiment of the present invention is applied.
3 is a cross-sectional view showing an example of a cross-sectional structure when a MOS transistor constituting the backflow prevention circuit shown in FIG. 2 is formed by an integrated circuit.
4 is an explanatory diagram for explaining the operation of the power supply device shown in FIG. 2;
FIG. 5 is a circuit diagram showing a configuration of a conventional circuit.
[Explanation of symbols]
11 is a linear regulator, 12 is a backflow prevention circuit, 13 is an input terminal, 14 is an output terminal, 15 is a reference voltage generation circuit, 16 is a differential amplifier circuit, 20 is a comparator, 21 and 22 are inverters, and 31 and 32 are Level shift circuits, Tr1 to Tr4 are MOS transistors, R1, R2, and R13 to R16 are voltage dividing resistors, and D1 to D4 are parasitic diodes.

Claims

An input terminal to which a first input voltage is supplied, an output terminal for outputting an output voltage generated based on the first input voltage, and the output voltage provided between the input terminal and the output terminal are constant. A power supply device having at least a first MOS transistor for output control that is controlled so that the second input voltage can be supplied to the output terminal from the outside,
A second MOS transistor connected in parallel to a first parasitic diode formed between a terminal on the input terminal side of the first MOS transistor and a substrate of the first MOS transistor;
A third MOS transistor connected in parallel to a second parasitic diode formed between the terminal on the output terminal side of the first MOS transistor and the substrate of the first MOS transistor;
A comparator for comparing the magnitudes of the first input voltage and the second input voltage and outputting a comparison signal;
On / off signal generating means for generating a control signal for turning on or off the first MOS transistor, the second MOS transistor, and the third MOS transistor based on the comparison signal;
The backflow prevention circuit for a power supply device, wherein the comparator and the on / off signal generation means operate at a higher voltage of the first input voltage or the second input voltage .

The on / off signal generating means includes:
When the second input voltage is larger than the first input voltage, the first MOS transistor and the second MOS transistor are turned off, and a control signal for turning on the third MOS transistor is output.
2. The control signal for turning on the first MOS transistor and the second MOS transistor and turning off the third MOS transistor when the first input voltage is larger than the second input voltage. The backflow prevention circuit of the power supply device described in 1.

A first level shift circuit to the gate of the first 2MOS transistor and the level shifting a signal to turn off the front Symbol first 2MOS transistor to said second input voltage,
A second level shift circuit for level-shifting a signal for turning off the third MOS transistor to the first input voltage and supplying the signal to the gate of the third MOS transistor;
The backflow prevention circuit for a power supply device according to claim 1 or 2, further comprising:

The backflow prevention circuit for a power supply device according to any one of claims 1 to 3, wherein the first MOS transistor, the second MOS transistor, and the third MOS transistor are P-type MOS transistors.