JP4282437B2 - 集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム - Google Patents
集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム Download PDFInfo
- Publication number
- JP4282437B2 JP4282437B2 JP2003376266A JP2003376266A JP4282437B2 JP 4282437 B2 JP4282437 B2 JP 4282437B2 JP 2003376266 A JP2003376266 A JP 2003376266A JP 2003376266 A JP2003376266 A JP 2003376266A JP 4282437 B2 JP4282437 B2 JP 4282437B2
- Authority
- JP
- Japan
- Prior art keywords
- delay time
- pass
- path
- stage
- relative
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/3312—Timing analysis
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
図12において、各ステージの遅延時間が、TP11=TP12=・・・=TP1nの場合、
パスの最大遅延時間TP1maxは以下の式(a)によって得られる。
ここで、定数VRは分散和として考えられるので、以下の式(b)が成り立つ。
ソース側のクロックパスP1及びデータパスDについて最大の遅延時間を用い、ターゲット側のクロックパスP2について最小遅延時間を用いた場合のSETUP解析をする。
Dmax+(TP1max(L,n)−TP2min(L,m))+ts ≦ Tc
式(4)
一方、HOLD解析においては、ソース側のクロックパスP1及びデータパスDについて最小の遅延時間を用い、ターゲット側のクロックパスP2について最大遅延時間を用いる。
th ≦ Dmin−(TP1min(L,n)−TP2max(L,m)) 式(5)
P11〜P1n、P21〜P2m:素子
10:遅延算出部
20:パス特定部
30:位置情報抽出部
40:ステージ段数抽出部
50:遅延変動分算出部
60:タイミング解析部
100:回路データ
200:レイアウトデータ
300:タイミング解析プログラム
Claims (3)
- 集積回路のパスの遅延時間を計算する遅延時間計算方法であって、
前記集積回路の回路データから相対関係にある第1パスと第2パスを特定するステップと、
前記相対関係にある第1パスと第2パスの各ステージ段数nとm(ここでnとmは共に1以上の整数)を抽出するステップと、
前記相対関係にある第1パスと第2パスのステージの遅延時間、すなわち当該第1パスのi段目のステージの遅延時間TP1i(ここでiは1以上でn以下の整数)と当該第2パスのj段目のステージの遅延時間TP2j(ここでiは1以上でm以下の整数)を算出するステップと、
前記集積回路のレイアウトデータから当該相対関係にある第1パスと第2パスのステージ相互の距離、すなわち第1パスのi段目のステージと第2パスのj段目のステージとの距離Lp1i−p2jと第2パスのj段目のステージと第1パスのi段目のステージとの距離Lp2j−p1iを算出するステップと、
前記相対関係にある第1パスと第2パスのステージ相互の距離と当該相対関係にある第1パスと第2パスのステージの遅延時間を用いた、前記システマティック成分による遅延時間の相対ばらつき、すなわち当該第1パスのn段目のシステマティック成分VS(Lp1n−p2j)による遅延時間の相対ばらつきRTSnと当該第2パスのm段目のシステマティック成分VS(Lp2m−p1i)による遅延時間の相対ばらつきRTSmを、
前記相対関係にある第1パスと第2パスにおける各ステージにおいて独立した正規分布として前記ステージの段数に依存する、前記ランダム成分による遅延時間の相対ばらつき、すなわち当該第1パス及び当該第2パスの各ステージに対して定められたランダム成分VRによる当該第1パスのn段目のランダム成分による相対ばらつきRTRnと当該第2パスのm段目のランダム成分による相対ばらつきRTRmを、
前記システマティック成分による遅延時間の相対ばらつきと前記ランダム成分による遅延時間の相対ばらつきとの2乗和平方根を用いた遅延時間、すなわち前期第1パスの最大遅延時間TP1max、前期第1パスの最小遅延時間TP1min、前期第2パスの最大遅延時間TP2max、前期第2パスの最小遅延時間TP2minを、
を備えることを特徴とする遅延時間計算方法。
- 集積回路のタイミング解析を行うタイミング解析システムにおいて、
前記集積回路の回路データから相対関係にある第1パスと第2パスを特定するパス特定部と、
前記相対関係にある第1パスと第2パスの各ステージ段数nとm(ここでnとmは共に1以上の整数)を抽出するステージ段数抽出部と、
前記相対関係にある第1パスと第2パスのステージの遅延時間、すなわち当該第1パスのi段目のステージの遅延時間TP1i(ここでiは1以上でn以下の整数)と当該第2パスのj段目のステージの遅延時間TP2j(ここでiは1以上でm以下の整数)を算出する遅延計算部と、
前記集積回路のレイアウトデータから当該相対関係にある第1パスと第2パスのステージ相互の距離、すなわち第1パスのi段目のステージと第2パスのj段目のステージとの距離Lp1i−p2jと第2パスのj段目のステージと第1パスのi段目のステージとの距離Lp2j−p1iを算出する位置情報抽出部と、
前記相対関係にある第1パスと第2パスのステージ相互の距離と当該相対関係にある第1パスと第2パスのステージの遅延時間を用いた、前記システマティック成分による遅延時間の相対ばらつき、すなわち当該第1パスのn段目のシステマティック成分VS(Lp1n−p2j)による遅延時間の相対ばらつきRTSnと当該第2パスのm段目のシステマティック成分VS(Lp2m−p1i)による遅延時間の相対ばらつきRTSmを、
前記相対関係にある第1パスと第2パスにおける各ステージにおいて独立した正規分布として前記ステージの段数に依存する、前記ランダム成分による遅延時間の相対ばらつき、すなわち当該第1パス及び当該第2パスの各ステージに対して定められたランダム成分VRによる当該第1パスのn段目のランダム成分による相対ばらつきRTRnと当該第2パスのm段目のランダム成分による相対ばらつきRTRmを、
前記システマティック成分による遅延時間の相対ばらつきと前記ランダム成分による遅延時間の相対ばらつきとの2乗和平方根を用いた遅延時間、すなわち前期第1パスの最大遅延時間TP1max、前期第1パスの最小遅延時間TP1min、前期第2パスの最大遅延時間TP2max、前期第2パスの最小遅延時間TP2minを含む相対パス遅延時間を、
当該遅延時間を用いたタイミング解析を行うタイミング解析部と、
を備えることを特徴とするタイミング解析システム。
- コンピュータ上で実行され、集積回路のパスの遅延時間を計算する遅延時間計算プログラムであって、
前記集積回路の回路データから相対関係にある第1パスと第2パスを特定するステップと、
前記相対関係にある第1パスと第2パスの各ステージ段数nとm(ここでnとmは共に1以上の整数)を抽出するステップと、
前記相対関係にある第1パスと第2パスのステージの遅延時間、すなわち当該第1パスのi段目のステージの遅延時間TP1i(ここでiは1以上でn以下の整数)と当該第2パスのj段目のステージの遅延時間TP2j(ここでiは1以上でm以下の整数)を算出するステップと、
前記集積回路のレイアウトデータから当該相対関係にある第1パスと第2パスのステージ相互の距離、すなわち第1パスのi段目のステージと第2パスのj段目のステージとの距離Lp1i−p2jと第2パスのj段目のステージと第1パスのi段目のステージとの距離Lp2j−p1iを算出するステップと、
前記相対関係にある第1パスと第2パスのステージ相互の距離と当該相対関係にある第1パスと第2パスのステージの遅延時間を用いた、前記システマティック成分による遅延時間の相対ばらつき、すなわち当該第1パスのn段目のシステマティック成分VS(Lp1n−p2j)による遅延時間の相対ばらつきRTSnと当該第2パスのm段目のシステマティック成分VS(Lp2m−p1i)による遅延時間の相対ばらつきRTSmを、
前記相対関係にある第1パスと第2パスにおける各ステージにおいて独立した正規分布として前記ステージの段数に依存する、前記ランダム成分による遅延時間の相対ばらつき、すなわち当該第1パス及び当該第2パスの各ステージに対して定められたランダム成分VRによる当該第1パスのn段目のランダム成分による相対ばらつきRTRnと当該第2パスのm段目のランダム成分による相対ばらつきRTRmを、
前記システマティック成分による遅延時間の相対ばらつきと前記ランダム成分による遅延時間の相対ばらつきとの2乗和平方根を用いた遅延時間、すなわち前期第1パスの最大遅延時間TP1max、前期第1パスの最小遅延時間TP1min、前期第2パスの最大遅延時間TP2max、前期第2パスの最小遅延時間TP2minを、
をコンピュータに実行させることを特徴とする遅延時間計算プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003376266A JP4282437B2 (ja) | 2003-09-02 | 2003-11-05 | 集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム |
US10/931,047 US7526399B2 (en) | 2003-09-02 | 2004-09-01 | Method of delay calculation in integrated circuit, and timing analysis system using the same |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003309872 | 2003-09-02 | ||
JP2003376266A JP4282437B2 (ja) | 2003-09-02 | 2003-11-05 | 集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007211632A Division JP2007323673A (ja) | 2003-09-02 | 2007-08-15 | 集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005100310A JP2005100310A (ja) | 2005-04-14 |
JP4282437B2 true JP4282437B2 (ja) | 2009-06-24 |
Family
ID=34220793
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003376266A Expired - Fee Related JP4282437B2 (ja) | 2003-09-02 | 2003-11-05 | 集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US7526399B2 (ja) |
JP (1) | JP4282437B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005352787A (ja) | 2004-06-10 | 2005-12-22 | Matsushita Electric Ind Co Ltd | タイミング解析方法およびタイミング解析装置 |
JP4619172B2 (ja) * | 2005-03-29 | 2011-01-26 | 富士通セミコンダクター株式会社 | タイミング解析方法、タイミング解析プログラム、およびタイミング解析装置 |
JP4351245B2 (ja) | 2006-12-19 | 2009-10-28 | 富士通株式会社 | 遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法 |
JP4391540B2 (ja) | 2007-03-08 | 2009-12-24 | 富士通株式会社 | 遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法 |
JP5304088B2 (ja) * | 2008-07-31 | 2013-10-02 | 富士通株式会社 | 遅延時間分布を解析する解析方法および解析装置 |
US8117575B2 (en) * | 2009-08-10 | 2012-02-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | System and method for on-chip-variation analysis |
JP5512227B2 (ja) | 2009-10-29 | 2014-06-04 | ルネサスエレクトロニクス株式会社 | タイミング解析装置、タイミング解析方法、及びタイミング解析プログラム |
KR101710395B1 (ko) * | 2010-02-01 | 2017-02-28 | 엘지전자 주식회사 | 무선랜 시스템에서 다중 채널 운영 방법 및 장치 |
CN114692531A (zh) * | 2020-12-29 | 2022-07-01 | 华邦电子股份有限公司 | 一种计数方法以及计数装置 |
US11301606B1 (en) * | 2021-05-11 | 2022-04-12 | Windbond Electronics Corp. | Counting method for counting the stage number passing through a signal path on a graphical user interface |
JP2023000028A (ja) * | 2021-06-17 | 2023-01-04 | 富士通株式会社 | タイミングライブラリ作成プログラム、タイミングライブラリ作成方法及びタイミング解析装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3440652A (en) * | 1967-10-02 | 1969-04-22 | Sierra Research Corp | Hierarchy clock synchronization |
US5309371A (en) * | 1989-06-28 | 1994-05-03 | Kawasaki Steel Corporation | Method of and apparatus for designing circuit block layout in integrated circuit |
US5206861A (en) * | 1990-08-28 | 1993-04-27 | International Business Machines Corporation | System timing analysis by self-timing logic and clock paths |
WO1993008598A1 (fr) * | 1991-10-17 | 1993-04-29 | Fujitsu Limited | Procede d'optimisation du temps de retard |
JPH08221456A (ja) | 1995-02-17 | 1996-08-30 | Hitachi Ltd | タイミング検証方法及びタイミング検証システム |
JPH09311877A (ja) | 1996-05-22 | 1997-12-02 | Matsushita Electric Ind Co Ltd | 遅延時間計算方法及び論理シミュレーション装置 |
JP2000048053A (ja) * | 1998-07-27 | 2000-02-18 | Toshiba Corp | タイミング解析方法 |
JP2001306647A (ja) * | 2000-04-21 | 2001-11-02 | Matsushita Electric Ind Co Ltd | タイミング検証方法 |
JP2002279012A (ja) | 2000-11-22 | 2002-09-27 | Matsushita Electric Ind Co Ltd | 遅延分布計算方法、回路評価方法およびフォールスパス抽出方法 |
US6684375B2 (en) | 2000-11-22 | 2004-01-27 | Matsushita Electric Industrial Co., Ltd. | Delay distribution calculation method, circuit evaluation method and false path extraction method |
JP2003196341A (ja) | 2001-12-25 | 2003-07-11 | Nec Electronics Corp | 半導体装置の設計方法 |
WO2003060776A1 (fr) | 2002-01-11 | 2003-07-24 | Fujitsu Limited | Procede et systeme de calcul du temps de retard d'un circuit integre a semi-conducteurs |
-
2003
- 2003-11-05 JP JP2003376266A patent/JP4282437B2/ja not_active Expired - Fee Related
-
2004
- 2004-09-01 US US10/931,047 patent/US7526399B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20050050499A1 (en) | 2005-03-03 |
US7526399B2 (en) | 2009-04-28 |
JP2005100310A (ja) | 2005-04-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4282437B2 (ja) | 集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム | |
US8453085B2 (en) | Method for estimating the latency time of a clock tree in an ASIC design | |
US7793244B2 (en) | Timing analysis method and timing analysis apparatus | |
US20080034338A1 (en) | Timing analysis method and device | |
US7219320B2 (en) | Semiconductor integrated circuit timing analysis apparatus timing analysis method and timing analysis program | |
US8418107B2 (en) | Performing statistical timing analysis with non-separable statistical and deterministic variations | |
US10606970B2 (en) | Selection of corners and/or margins using statistical static timing analysis of an integrated circuit | |
US10740520B2 (en) | Pessimism in static timing analysis | |
US20090222780A1 (en) | Half cycle common path pessimism removal method | |
US7562266B2 (en) | Method and device for verifying timing in a semiconductor integrated circuit | |
US9576085B2 (en) | Selective importance sampling | |
US9922149B2 (en) | Integration of functional analysis and common path pessimism removal in static timing analysis | |
JP5040625B2 (ja) | Lsiの電力見積方法及びその装置 | |
US6871329B2 (en) | Design system of integrated circuit and its design method and program | |
US7257789B2 (en) | LSI design method | |
US9489478B2 (en) | Simplifying modes of an electronic circuit by reducing constraints | |
JP2007323673A (ja) | 集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム | |
US8332201B1 (en) | Innovative verification methodology for deeply embedded computational element | |
US8701063B1 (en) | Compressing scenarios of electronic circuits | |
US20050183051A1 (en) | Apparatus and method for performing static timing analysis of an integrated circuit design | |
US6965853B2 (en) | Back annotation apparatus for carrying out a simulation based on the extraction result in regard to parasitic elements | |
US9405871B1 (en) | Determination of path delays in circuit designs | |
JP2006004228A (ja) | スラック値設定方法,スラック値設定装置,スラック値設定プログラムおよび同プログラムを記録したコンピュータ読取可能な記録媒体 | |
CN112257379B (zh) | 电路时钟延迟的校正方法 | |
US7467366B2 (en) | Method for generating a timing path software monitor for identifying a critical timing path in hardware devices coupled between components |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070302 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070427 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070614 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070717 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070717 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070717 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070815 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070827 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20071012 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090202 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090317 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4282437 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130327 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130327 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140327 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |