[go: up one dir, main page]

JP4282437B2 - 集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム - Google Patents

集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム Download PDF

Info

Publication number
JP4282437B2
JP4282437B2 JP2003376266A JP2003376266A JP4282437B2 JP 4282437 B2 JP4282437 B2 JP 4282437B2 JP 2003376266 A JP2003376266 A JP 2003376266A JP 2003376266 A JP2003376266 A JP 2003376266A JP 4282437 B2 JP4282437 B2 JP 4282437B2
Authority
JP
Japan
Prior art keywords
delay time
pass
path
stage
relative
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003376266A
Other languages
English (en)
Other versions
JP2005100310A (ja
Inventor
淳子 松本
哲也 秋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2003376266A priority Critical patent/JP4282437B2/ja
Priority to US10/931,047 priority patent/US7526399B2/en
Publication of JP2005100310A publication Critical patent/JP2005100310A/ja
Application granted granted Critical
Publication of JP4282437B2 publication Critical patent/JP4282437B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/32Circuit design at the digital level
    • G06F30/33Design verification, e.g. functional simulation or model checking
    • G06F30/3308Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/3312Timing analysis

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

本発明は、集積回路の遅延時間計算方法及びタイミング解析システムに関し、特に、相対するパスに対する相対的ばらつきを考慮した遅延時間計算方法及びタイミング解析システムに関する。
従来、集積回路のタイミング検証(解析)において遅延時間を計算する場合、相対するパスに対して、分岐から先のパスの遅延時間に対して、一律の係数(遅延変動分)を乗じることによりばらつきによる遅延が最大となるmax遅延時間もしくは最小となるmin遅延時間を計算していた。
ここで乗じる一律の係数(遅延変動分)は、遅延時間の成分となる、システマティック成分とランダム成分を加算したものであり、システマティック成分は、チップの端から端までを考慮した最大の値で定義し、ランダム成分はパス上のステージ1段あたりで計算しており、正確な遅延変動分ではないことが多い。
図10は、従来の集積回路に対するタイミング解析の手順を示すフローチャートである。
検証対象である集積回路(論理回路)の回路データ100を入力しパスの各ステージにおける遅延時間TPを計算する(ステップS801)。算出して得られた遅延時間TPを遅延時間情報として格納する(ステップS802)。
ついで、算出した遅延時間に対して一律の係数(遅延変動分)を乗じることにより、最大遅延時間と最小遅延時間を算出し(ステップS803)、最大・最小遅延時間情報として格納する(ステップS804)。
回路データ100から論理的につながりのある2本の相対するパスを特定する(ステップS805)。その特定した相対するパスを相対パス情報として格納する(ステップS806)。
そして、最大遅延時間及び最小遅延時間を用いて、当該相対パスに対してSETUP解析とHOLD解析のタイミング解析を行う(ステップS807)。
図11から図13に集積回路のあるパスにおける遅延時間の従来の計算方法を示す。相対する他のパスとの間における相対ばらつきがない場合、すなわち図11のようにばらつき’0’の場合には、パスの遅延時間TP1は、各ステージ(各素子)の遅延時間TP1の総和となる。
相対ばらつきが’0’ではない場合は、図12及び図13に示すように、パスの遅延時間TP1は、パスの全てのステージ(素子)の遅延時間TP1が最小(−α)、あるいは、最大(+α)になる遅延時間の総和となり、最小遅延時間TP1min、最大遅延時間TP1maxとなる。この最小遅延時間TP1min、最大遅延時間TP1maxは、式(7)で示すように、一律の係数(α)を用いることにより算出される。
Figure 0004282437
従来の遅延時間算出方法としては、例えば特開平9−311877号公報(特許文献1)に開示されているセルの遅延時間算出方法がある。この特許文献1に示される遅延時間の計算においては、算出したセルと遅延時間に、セルごとに設定された最大誤差を乗じることにより、最大遅延時間又は最小遅延時間を算出する。この計算方法は、上述した一律の係数を乗じる方法と同じである。
特開平9−311877号公報
従来の遅延時間計算方法では、分岐から先のパス遅延時間に対して一律の係数を乗じる方法であるため、近距離にある相対パスや、ステージ段数の大きいパスに対して精度の高い遅延時間の計算が行えないという欠点があった。その理由は、パスを特定しないことでパスに含まれる素子の段数とその配置位置を特定できないため、システマティック成分とランダム成分とを正確に計算できないためである。
また、精度の高い遅延時間が得られないことから、集積回路のタイミング解析において、高精度で信頼性の高い解析が行えないという問題があった。
本発明の目的は、特定の2つのパス間の相対ばらつきによって発生する遅延変動分を精度よく計算することができる遅延時間計算方法を提供することにある。
また、本発明の他の目的は、相対ばらつきを考慮した精度のよい遅延時間(最大、最小遅延時間)を用いて上記タイミング解析を行うことにより、従来の一律に係数を乗じて求めた遅延時間を用いる場合より、より高精度で信頼性の高い解析を可能とするタイミング解析システムを提供することにある。
本発明の特徴は、相対ばらつきを、システマティック成分と、ホワイトガウシアンノイズ成分(以下、ランダム成分と称す。)に分離して、考慮することを特徴とする遅延時間計算方法であり、前記集積回路の回路データから相対するパスを特定し、レイアウトデータから当該相対するパスのステージ相互の距離を算出し、前記相対するパスのステージ段数を抽出すると共に、前記相対するパスにおけるステージ相互の距離と、当該ステージの遅延時間を用いて前記システマティック成分による遅延時間の相対ばらつきを算出し、前記相対するパスにおける各ステージにおいて独立した正規分布として前記ステージの段数に依存した計算により前記ランダム成分による遅延時間の相対ばらつきを算出する。
本発明の遅延時間計算方法によれば、以下に述べるような優れた効果が得られる。
集積回路の遅延時間計算において、特定の2つのパス間の相対ばらつきによって発生する遅延変動分を精度よく計算することができる。
また、これにより、従来の一律に係数を乗じて求めた遅延時間を用いる場合より、より高精度で信頼性の高い集積回路の解析が可能となる。
以下、本発明の好ましい実施例について図面を参照して詳細に説明する。
まず、本発明の遅延時間計算方法について、図1を用いて説明する。
図1は、集積回路中における相対する2本のパスの例を示している。図1において、パスP1は、トランジスタ等の半導体素子である素子P1〜P1を含むn(1以上の整数)段のステージで構成され、パスP2は、素子P2〜P2を含むm(1以上の整数)段のステージで構成されている。
このステージとは、図1に示すような素子P1〜P1、P2〜P2と次段の素子の入力までの配線部分(配線系素子)を含む領域を指している。また、配線部分(配線系素子)を考慮せずに素子P1〜P1、P2〜P2そのものをステージとして定義付けてもよい。
以下の説明では、パスP1、P2の各ステージがそれぞれ素子を指すものとして説明する。
パスP1のn段目の素子P1(ステージ)の遅延時間をTP1、パスp2のm段目の素子P2の遅延時間をTP2とする。
本発明では、各パスにおける遅延時間の相対ばらつき(遅延変動分)を、システマティック成分と、ホワイトガウシアンノイズ成分(以下、ランダム成分と称す。)に分離して考慮する。システマティック成分による遅延変動分については、相対するパスに存在する素子(ステージ)の配置位置(距離)、及び、遅延時間を用いて算出する。ランダム成分による遅延変動分については、各素子(ステージ)において独立した正規分布としてステージの段数に依存した計算をする。
遅延時間の相対ばらつきにおけるシステマティック成分は、チップ内での素子間の位置関係を考慮するもので、例えば、相対する素子(ステージ)間の距離Lに依存する関数(例えば、多次元多項式)として定められ、VS(L)で表される。システマティック成分を示す素子(ステージ)間の距離Lに依存する関数VSについては、実際の計測によって得られる多数のサンプルに基づいて定められる。
相対ばらつきにおけるランダム成分は、各素子(ステージ)毎に定められた定数VRで表される。
システマティック成分による遅延変動分(RTS)の遅延時間計算式を式(1)に示す。式(1)では、相対するパスの各素子に対する距離をLP1n−P2m及び、LP2m−P1nとする。ここでは、パスP1のn段目及びパスP2のm段目のステージのシステマティック成分による遅延変動分を算出している。
Figure 0004282437
パス上の各ステージ毎に上記式(1)による計算を行い、システマティック成分による遅延変動分を算出する。
ランダム成分による遅延変動分(RTR)については、以下に説明する式(2−1)または式(2−2)によって計算される。
図12において、各ステージの遅延時間が、TP1=TP1=・・・=TP1の場合、
パスの最大遅延時間TP1maxは以下の式(a)によって得られる。
Figure 0004282437

ここで、定数VRは分散和として考えられるので、以下の式(b)が成り立つ。
Figure 0004282437
式(a)、式(b)の右辺第2項が、遅延時間の変動分を表している。
ここで、基準となる遅延時間をパスの最大遅延時間TP1maxとした場合、ランダム成分を考慮したステージ1段あたりの平均遅延時間の変動分は、以下の式(c)となる。
Figure 0004282437
式(c)において、α・TP1=VRすると、以下の式(2−1)となる。
Figure 0004282437
また、基準となる遅延時間を、TP1(=TP1+TP1+・・・+TP1)とした場合、ランダム成分を考慮したステージ1段あたりの平均遅延時間の増分は、式(b)とα・TP1=VRにより、以下の式(2−2)となる。
Figure 0004282437
パス上の各ステージ毎に上記式(2−1)または式(2−2)による計算を行い、ランダム成分による遅延変動分を算出する。式(2−1)と式(2−2)の何れによって計算するかは、基準となる遅延時間を、最大遅延時間TP1maxまたはTP1としたかによって決めるものとする。
相対ばらつきであるシステマティック成分による遅延変動分とランダム成分による遅延変動分を考慮した後の遅延時間は、上記のようにして算出されるシステマティック成分による遅延変動分(RTS)とランダム成分による遅延変動分(RTR)の2乗和平方根を用いて、式(3)によって算出する。
Figure 0004282437

以上によって、特定の2つのパス間の相対ばらつきによって発生する遅延時間を精度よく計算することができるものである。
図2に相対ばらつきを考慮した遅延時間の計算結果例を示す。VS(L)、VR(N)を遅延ワーストで考えると距離L=max、段数N=1となる。図2に示すように、L=max、N=1での式(3)とL≠max、N>1での式(3)での遅延時間計算結果は、必ず、L≠max、N>1の方が、L=max、N=1の内側になることにより過大評価をしなくてすむことになる。
なお、上記説明では、図1に示すような素子P1〜P1、P2〜P2と次段の素子の入力までの配線部分(配線系素子)を含む領域を1つのステージとして遅延時間を計算する場合を説明したが、図3に示すように、半導体等の素子と配線系の素子とに分け、それぞれをステージとして上記式(1)〜(3)に基づく遅延時間の相対ばらつき(遅延変動分)を考慮した遅延時間の計算を行えば、配線系素子を考慮したより高精度な遅延時間の算出が可能となる。
本発明の遅延時間計算方法を適用したタイミング解析システムの実施例について図4を参照して説明する。
本実施例によるタイミング解析システムは、図4に示すように、遅延算出部10、パス特定部20、位置情報抽出部30、ステージ段数抽出部40、ばらつき算出部50、タイミング解析部60を備えて構成されている。
遅延算出部10は、検証対象である集積回路(論理回路)の回路データ100を入力しパスの各ステージにおける遅延時間を計算する。
パス特定部20は、タイミング解析を行う集積回路のパスを抽出して特定する。
位置情報抽出部30は、特定されたパスに関して、レイアウトデータ30から位置情報を抽出する。具体的には、パス相互の距離情報を抽出する。
ステージ段数抽出部40は、特定した上記パスに含まれるステージの段数を抽出する。ここで、ステージとは、トランジスタ等の半導体素子そのもの、あるいは素子から次段の素子の入力までの配線部分(配線系素子)を含む領域を指す。
遅延変動分算出部50は、パスの遅延時間における相対ばらつきを、システマティック成分と、ホワイトガウシアンノイズ成分(以下、ランダム成分と称す。)に分離して算出する。
タイミング解析部60は、相対パスを考慮した遅延データに基づいてSETUPやHOLDのタイミング解析を行う。
本実施例によるタイミング解析システムは、上記各構成要素をハードウェア的に実現することは勿論として、例えば、プログラム制御可能なコンピュータ処理装置(CPU)上で、遅延時間計算プログラムを含むタイミング解析プログラム300(アプリケーション)をロードして実行することにより、上記各構成要素の機能をソフトウェア的に実現し、以下に述べる処理を実行するシステムとして提供することができる。このタイミング解析プログラム(遅延時間計算プログラム)300は、磁気ディスク、半導体メモリその他の記録媒体に格納され、その記録媒体からコンピュータ処理装置にロードされ、コンピュータ処理装置の動作を制御することにより、遅延時間計算を含むタイミング解析に必要な各機能を実現する。
図5は、上記のように構成される本実施例のタイミング解析システムの動作を説明するフローチャートである。
遅延算出部10が、検証対象である集積回路(論理回路)の回路データ100を入力しパスの各ステージにおける遅延時間TPを計算する(ステップS501)。算出して得られた遅延時間TPを遅延時間情報として格納する(ステップS502)。
次いで、パス特定部20が、回路データ100から論理的につながりのある2本の相対するパスを特定する(ステップS503)。その特定した相対するパスを相対パス情報として格納する(ステップS504)。
位置情報抽出部30が、図6に示されるような集積回路のレイアウトデータ200と上記相対パス情報に基づいて、相対するパスに含まれる素子(ステージ)のチップ内での位置情報(配置座標情報)を抽出すると共に、相対するパスに含まれる素子(ステージ)相互の距離を求め(ステップS505)、配置位置情報として格納する(ステップS506)。
ステージ段数抽出部40が、相対パス情報に基づいて、パスに含まれるステージ(素子)の段数を抽出し(ステップS507)、ステージ段数情報として格納する(ステップS508)。
そして、遅延変動分算出部50が、相対パス情報に格納された相対するパスについて、配置位置情報(距離)とステージ段数情報を参照し、上述した計算式(1)〜(3)に基づいた計算を行うことにより、システマティック成分による遅延変動分とランダム成分による遅延変動分を考慮した遅延時間を算出する(ステップS509)。この算出した遅延時間を相対遅延情報として格納する(ステップS510)。
最後に、タイミング解析部60が、相対遅延情報に基づいて、当該相対パスに対して以下に説明するようなSETUP解析とHOLD解析のタイミング解析を行う(ステップS511)。
なお、図5において、ステップS505、S506による配置位置情報の抽出と格納処理を省略し、かつステップS509における遅延時間の計算で、ランダム成分による遅延変動分を考慮した遅延時間のみを計算するようにしてもよい。この場合、システマティック成分による遅延変動分が考慮されないので、精度は低下するがタイミング解析システムの構成及び処理内容を簡単にすることができる。
ここで、本発明による遅延時間計算方法を用いたタイミング解析システムによるタイミング解析について説明する。
ここでは、図7に示す構成の相対パスに対するSETUP解析とHOLD解析について説明する。SETUP解析及びHOLD解析を行う相対パスは、図7に示すように、ソース側のクロックパスP1とターゲット側のクロックパスP2、順序回路FF1、FF2からなる。
(1)SETUP解析
ソース側のクロックパスP1及びデータパスDについて最大の遅延時間を用い、ターゲット側のクロックパスP2について最小遅延時間を用いた場合のSETUP解析をする。
SETUP解析では、サイクルタイムをTc、順序回路のSETUP時間をtsとした場合、下記の式(4)が満足することを確認する。
式(4)中のTP1max、TP1min、TP2max、TP2minは、式(3)によって算出された遅延時間である。
max+(TP1max(L,n)−TP2min(L,m))+ts ≦ Tc
式(4)
(2)HOLD解析
一方、HOLD解析においては、ソース側のクロックパスP1及びデータパスDについて最小の遅延時間を用い、ターゲット側のクロックパスP2について最大遅延時間を用いる。
HOLD解析では、順序回路のHOLD時間をthとした場合、下記の式(5)が満足することを確認する。
th ≦ Dmin−(TP1min(L,n)−TP2max(L,m)) 式(5)
相対ばらつきを考慮した精度のよい遅延時間を用いて上記タイミング解析を行うことにより、従来の一律に係数を乗じて求めた遅延時間を用いる場合より、より高精度で信頼性の高い解析が可能となる。
以上が本発明による遅延時間計算方法を用いたタイミング解析であるが、次に、本発明による遅延時間計算方法を用いたタイミング解析の他の例について説明する。
以下の例では、図10に示す従来の手順によってタイミング解析を行い、その解析結果に対して本発明による遅延時間計算方法による遅延時間の補正を加えて検証するものである。
図8において、ステップS801からステップS807については、図10のステップS801からステップS807に示した従来のタイミング解析と同じ処理が実行されるので、ここでは説明を省略する。
ステップS807において、最大遅延時間及び最小遅延時間を用いて、相対パスに対するSETUP解析とHOLD解析のタイミング解析が行われると、当該タイミング解析の解析ログが出力される(ステップS808)。
図9に、図7に示した構成の相対パスに対するHOLD解析によるタイミング解析ログの例を示す。図9において、(a)はソース側クロックパスP1の各ステージ毎の遅延時間、(b)はターゲット側パスP2の各ステージ毎の遅延時間を示している。
また、HOLD解析結果が示されており、HOLD時間thが「50ps」で、Dmin−(TP1min−TP2max)が「20ps」であり、式(5)を満足しない旨の結果(NG)が示されている。
タイミング解析の解析ログにおいて、SETUP解析結果とHOLD解析結果について式(4)、式(5)を満足しない旨(NG)が示されている場合、解析結果についてNGが示された当該相対パスのステージ段数を抽出する(ステップS809)と共に、当該相対パスについてランダム成分による遅延変動分を求める式(2−1)または式(2−2)と以下のランダム成分による遅延変動分のみを考慮した遅延時間の式(6)を用いることによりステップ801で計算された遅延時間の補正を行う(ステップS810)。
Figure 0004282437
図9の例の場合、ソース側パスP1の遅延時間TP1minとターゲット側パスP2の遅延時間TP2maxの項がランダム成分による遅延変動分のみを考慮した遅延時間の式(6)によって補正される。
補正後の遅延時間によって式(4)、式(5)を満足するかどうかが再度計算され、その結果が補正後のタイミング解析ログとして出力される(ステップS811)。
例えば、図9の例において、遅延時間に対するランダム成分による遅延変動分を考慮した補正を行うことにより、(TP1min−TP2max)が「50ps」となった場合には、式(5)が満足される旨が補正後のタイミング解析ログとして出力される。
上記のように、相対ばらつきを予め考慮した遅延時間の計算を行うことなく、タイミング解析ログにおいてSETUP解析結果とHOLD解析結果が式(4)、式(5)を満足しない場合に、遅延時間に対してランダム成分による遅延変動分を考慮した補正を行なって再度チェックするようにしたので、解析精度についてはシステマティック成分とランダム成分による遅延変動分を考慮した場合より落ちるものの、タイミング解析システムを簡素に実現することができる。
以上説明した本発明の遅延時間計算方法によれば、特定の2つのパス間の相対ばらつきによって発生する遅延差を精度よく計算することができる。
論理的につながりのある2本の相対するパスを特定することで、各々のパスに含まれるステージ(素子)のチップ内での配置位置情報(配置座標情報)と、パスの段数とを得ることができる。配置位置情報を得ることでステージ(素子)間の距離が求まり、パス遅延時間計算について式(1)を適用することができ、段数を得ることでパス遅延時間計算について式(2−1)または式(2−2)が適用できる。
従って、配置位置情報とパスの段数を得ることで、式(3)が適用できるためシステマティック成分とランダム成分とを正確に計算することができる。
以上好ましい実施例をあげて本発明を説明したが、本発明は必ずしも上記実施例に限定されるものではなく、その技術的思想の範囲内において様々に変形して実施することができる。
本発明の遅延時間計算方法を適用する相対する2本のパス例を示す図である。 本発明の遅延時間計算方法による遅延時間計算結果例を示す図である。 本発明の遅延時間計算方法を適用する相対する2本のパスの他の例を示す図である。 本発明の遅延時間計算方法を適用したタイミング解析システムの実施例を示すブロック図である。 本発明の実施例によるタイミング解析システムにおけるタイミング解析の動作を説明するフローチャートである。 本発明の遅延時間計算に用いられるレイアウトデータの一例を示す図である。 本発明による遅延時間計算方法の計算結果を適用したタイミング解析の方法を説明する図である。 本発明による遅延時間計算方法を用いたタイミング解析の他の例を説明する図である。 図8に示すタイミング解析において出力されるタイミング解析ログの内容例を示す図である。 従来の集積回路のタイミング解析の動作を説明するフローチャートである。 従来のパスのばらつきがない場合の遅延時間計算例を示す図である。 従来のパスのばらつきがある場合の遅延時間計算例を示す図である。 従来のパスのばらつきがある場合の遅延時間計算例を示す図である。
符号の説明
P1、P2:パス
P1〜P1、P2〜P2:素子
10:遅延算出部
20:パス特定部
30:位置情報抽出部
40:ステージ段数抽出部
50:遅延変動分算出部
60:タイミング解析部
100:回路データ
200:レイアウトデータ
300:タイミング解析プログラム

Claims (3)

  1. 集積回路のパスの遅延時間を計算する遅延時間計算方法であって、

    前記集積回路の回路データから相対関係にある第1パスと第2パスを特定するステップと、
    前記相対関係にある第1パスと第2パスの各ステージ段数nとm(ここでnとmは共に1以上の整数)を抽出するステップと、

    前記相対関係にある第1パスと第2パスのステージの遅延時間、すなわち当該第1パスのi段目のステージの遅延時間TP1i(ここでiは1以上でn以下の整数)と当該第2パスのj段目のステージの遅延時間TP2j(ここでiは1以上でm以下の整数)を算出するステップと、

    前記集積回路のレイアウトデータから当該相対関係にある第1パスと第2パスのステージ相互の距離、すなわち第1パスのi段目のステージと第2パスのj段目のステージとの距離Lp1i−p2jと第2パスのj段目のステージと第1パスのi段目のステージとの距離Lp2j−p1iを算出するステップと、

    前記相対関係にある第1パスと第2パスのステージ相互の距離と当該相対関係にある第1パスと第2パスのステージの遅延時間を用いた、前記システマティック成分による遅延時間の相対ばらつき、すなわち当該第1パスのn段目のシステマティック成分VS(Lp1n−p2j)による遅延時間の相対ばらつきRTSnと当該第2パスのm段目のシステマティック成分VS(Lp2m−p1i)による遅延時間の相対ばらつきRTSmを、
    Figure 0004282437
    当該式に基づいて算出するステップと、

    前記相対関係にある第1パスと第2パスにおける各ステージにおいて独立した正規分布として前記ステージの段数に依存する、前記ランダム成分による遅延時間の相対ばらつき、すなわち当該第1パス及び当該第2パスの各ステージに対して定められたランダム成分VRによる当該第1パスのn段目のランダム成分による相対ばらつきRTRnと当該第2パスのm段目のランダム成分による相対ばらつきRTRmを、
    Figure 0004282437
    当該式に基づいて算出するステップと、

    前記システマティック成分による遅延時間の相対ばらつきと前記ランダム成分による遅延時間の相対ばらつきとの2乗和平方根を用いた遅延時間、すなわち前期第1パスの最大遅延時間TP1max、前期第1パスの最小遅延時間TP1min、前期第2パスの最大遅延時間TP2max、前期第2パスの最小遅延時間TP2minを、
    Figure 0004282437
    当該式に基づいて計算するステップと、

    を備えることを特徴とする遅延時間計算方法。

  2. 集積回路のタイミング解析を行うタイミング解析システムにおいて、

    前記集積回路の回路データから相対関係にある第1パスと第2パスを特定するパス特定部と、

    前記相対関係にある第1パスと第2パスの各ステージ段数nとm(ここでnとmは共に1以上の整数)を抽出するステージ段数抽出部と、

    前記相対関係にある第1パスと第2パスのステージの遅延時間、すなわち当該第1パスのi段目のステージの遅延時間TP1i(ここでiは1以上でn以下の整数)と当該第2パスのj段目のステージの遅延時間TP2j(ここでiは1以上でm以下の整数)を算出する遅延計算部と、

    前記集積回路のレイアウトデータから当該相対関係にある第1パスと第2パスのステージ相互の距離、すなわち第1パスのi段目のステージと第2パスのj段目のステージとの距離Lp1i−p2jと第2パスのj段目のステージと第1パスのi段目のステージとの距離Lp2j−p1iを算出する位置情報抽出部と、

    前記相対関係にある第1パスと第2パスのステージ相互の距離と当該相対関係にある第1パスと第2パスのステージの遅延時間を用いた、前記システマティック成分による遅延時間の相対ばらつき、すなわち当該第1パスのn段目のシステマティック成分VS(Lp1n−p2j)による遅延時間の相対ばらつきRTSnと当該第2パスのm段目のシステマティック成分VS(Lp2m−p1i)による遅延時間の相対ばらつきRTSmを、
    Figure 0004282437
    当該式に基づいて算出する手段と、

    前記相対関係にある第1パスと第2パスにおける各ステージにおいて独立した正規分布として前記ステージの段数に依存する、前記ランダム成分による遅延時間の相対ばらつき、すなわち当該第1パス及び当該第2パスの各ステージに対して定められたランダム成分VRによる当該第1パスのn段目のランダム成分による相対ばらつきRTRnと当該第2パスのm段目のランダム成分による相対ばらつきRTRmを、
    Figure 0004282437
    当該式に基づいて算出する手段と、

    前記システマティック成分による遅延時間の相対ばらつきと前記ランダム成分による遅延時間の相対ばらつきとの2乗和平方根を用いた遅延時間、すなわち前期第1パスの最大遅延時間TP1max、前期第1パスの最小遅延時間TP1min、前期第2パスの最大遅延時間TP2max、前期第2パスの最小遅延時間TP2minを含む相対パス遅延時間を、
    Figure 0004282437
    当該式に基づいて計算する手段と、を備えた相対ばらつき算出部と、

    当該遅延時間を用いたタイミング解析を行うタイミング解析部と、

    を備えることを特徴とするタイミング解析システム。

  3. コンピュータ上で実行され、集積回路のパスの遅延時間を計算する遅延時間計算プログラムであって、

    前記集積回路の回路データから相対関係にある第1パスと第2パスを特定するステップと、

    前記相対関係にある第1パスと第2パスの各ステージ段数nとm(ここでnとmは共に1以上の整数)を抽出するステップと、

    前記相対関係にある第1パスと第2パスのステージの遅延時間、すなわち当該第1パスのi段目のステージの遅延時間TP1i(ここでiは1以上でn以下の整数)と当該第2パスのj段目のステージの遅延時間TP2j(ここでiは1以上でm以下の整数)を算出するステップと、

    前記集積回路のレイアウトデータから当該相対関係にある第1パスと第2パスのステージ相互の距離、すなわち第1パスのi段目のステージと第2パスのj段目のステージとの距離Lp1i−p2jと第2パスのj段目のステージと第1パスのi段目のステージとの距離Lp2j−p1iを算出するステップと、

    前記相対関係にある第1パスと第2パスのステージ相互の距離と当該相対関係にある第1パスと第2パスのステージの遅延時間を用いた、前記システマティック成分による遅延時間の相対ばらつき、すなわち当該第1パスのn段目のシステマティック成分VS(Lp1n−p2j)による遅延時間の相対ばらつきRTSnと当該第2パスのm段目のシステマティック成分VS(Lp2m−p1i)による遅延時間の相対ばらつきRTSmを、
    Figure 0004282437
    当該式に基づいて算出するステップと、

    前記相対関係にある第1パスと第2パスにおける各ステージにおいて独立した正規分布として前記ステージの段数に依存する、前記ランダム成分による遅延時間の相対ばらつき、すなわち当該第1パス及び当該第2パスの各ステージに対して定められたランダム成分VRによる当該第1パスのn段目のランダム成分による相対ばらつきRTRnと当該第2パスのm段目のランダム成分による相対ばらつきRTRmを、
    Figure 0004282437
    当該式に基づいて算出するステップと、

    前記システマティック成分による遅延時間の相対ばらつきと前記ランダム成分による遅延時間の相対ばらつきとの2乗和平方根を用いた遅延時間、すなわち前期第1パスの最大遅延時間TP1max、前期第1パスの最小遅延時間TP1min、前期第2パスの最大遅延時間TP2max、前期第2パスの最小遅延時間TP2minを、
    Figure 0004282437
    当該式に基づいて計算するステップと、

    をコンピュータに実行させることを特徴とする遅延時間計算プログラム。
JP2003376266A 2003-09-02 2003-11-05 集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム Expired - Fee Related JP4282437B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003376266A JP4282437B2 (ja) 2003-09-02 2003-11-05 集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム
US10/931,047 US7526399B2 (en) 2003-09-02 2004-09-01 Method of delay calculation in integrated circuit, and timing analysis system using the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003309872 2003-09-02
JP2003376266A JP4282437B2 (ja) 2003-09-02 2003-11-05 集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2007211632A Division JP2007323673A (ja) 2003-09-02 2007-08-15 集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム

Publications (2)

Publication Number Publication Date
JP2005100310A JP2005100310A (ja) 2005-04-14
JP4282437B2 true JP4282437B2 (ja) 2009-06-24

Family

ID=34220793

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003376266A Expired - Fee Related JP4282437B2 (ja) 2003-09-02 2003-11-05 集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム

Country Status (2)

Country Link
US (1) US7526399B2 (ja)
JP (1) JP4282437B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005352787A (ja) 2004-06-10 2005-12-22 Matsushita Electric Ind Co Ltd タイミング解析方法およびタイミング解析装置
JP4619172B2 (ja) * 2005-03-29 2011-01-26 富士通セミコンダクター株式会社 タイミング解析方法、タイミング解析プログラム、およびタイミング解析装置
JP4351245B2 (ja) 2006-12-19 2009-10-28 富士通株式会社 遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法
JP4391540B2 (ja) 2007-03-08 2009-12-24 富士通株式会社 遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法
JP5304088B2 (ja) * 2008-07-31 2013-10-02 富士通株式会社 遅延時間分布を解析する解析方法および解析装置
US8117575B2 (en) * 2009-08-10 2012-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for on-chip-variation analysis
JP5512227B2 (ja) 2009-10-29 2014-06-04 ルネサスエレクトロニクス株式会社 タイミング解析装置、タイミング解析方法、及びタイミング解析プログラム
KR101710395B1 (ko) * 2010-02-01 2017-02-28 엘지전자 주식회사 무선랜 시스템에서 다중 채널 운영 방법 및 장치
CN114692531A (zh) * 2020-12-29 2022-07-01 华邦电子股份有限公司 一种计数方法以及计数装置
US11301606B1 (en) * 2021-05-11 2022-04-12 Windbond Electronics Corp. Counting method for counting the stage number passing through a signal path on a graphical user interface
JP2023000028A (ja) * 2021-06-17 2023-01-04 富士通株式会社 タイミングライブラリ作成プログラム、タイミングライブラリ作成方法及びタイミング解析装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3440652A (en) * 1967-10-02 1969-04-22 Sierra Research Corp Hierarchy clock synchronization
US5309371A (en) * 1989-06-28 1994-05-03 Kawasaki Steel Corporation Method of and apparatus for designing circuit block layout in integrated circuit
US5206861A (en) * 1990-08-28 1993-04-27 International Business Machines Corporation System timing analysis by self-timing logic and clock paths
WO1993008598A1 (fr) * 1991-10-17 1993-04-29 Fujitsu Limited Procede d'optimisation du temps de retard
JPH08221456A (ja) 1995-02-17 1996-08-30 Hitachi Ltd タイミング検証方法及びタイミング検証システム
JPH09311877A (ja) 1996-05-22 1997-12-02 Matsushita Electric Ind Co Ltd 遅延時間計算方法及び論理シミュレーション装置
JP2000048053A (ja) * 1998-07-27 2000-02-18 Toshiba Corp タイミング解析方法
JP2001306647A (ja) * 2000-04-21 2001-11-02 Matsushita Electric Ind Co Ltd タイミング検証方法
JP2002279012A (ja) 2000-11-22 2002-09-27 Matsushita Electric Ind Co Ltd 遅延分布計算方法、回路評価方法およびフォールスパス抽出方法
US6684375B2 (en) 2000-11-22 2004-01-27 Matsushita Electric Industrial Co., Ltd. Delay distribution calculation method, circuit evaluation method and false path extraction method
JP2003196341A (ja) 2001-12-25 2003-07-11 Nec Electronics Corp 半導体装置の設計方法
WO2003060776A1 (fr) 2002-01-11 2003-07-24 Fujitsu Limited Procede et systeme de calcul du temps de retard d'un circuit integre a semi-conducteurs

Also Published As

Publication number Publication date
US20050050499A1 (en) 2005-03-03
US7526399B2 (en) 2009-04-28
JP2005100310A (ja) 2005-04-14

Similar Documents

Publication Publication Date Title
JP4282437B2 (ja) 集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム
US8453085B2 (en) Method for estimating the latency time of a clock tree in an ASIC design
US7793244B2 (en) Timing analysis method and timing analysis apparatus
US20080034338A1 (en) Timing analysis method and device
US7219320B2 (en) Semiconductor integrated circuit timing analysis apparatus timing analysis method and timing analysis program
US8418107B2 (en) Performing statistical timing analysis with non-separable statistical and deterministic variations
US10606970B2 (en) Selection of corners and/or margins using statistical static timing analysis of an integrated circuit
US10740520B2 (en) Pessimism in static timing analysis
US20090222780A1 (en) Half cycle common path pessimism removal method
US7562266B2 (en) Method and device for verifying timing in a semiconductor integrated circuit
US9576085B2 (en) Selective importance sampling
US9922149B2 (en) Integration of functional analysis and common path pessimism removal in static timing analysis
JP5040625B2 (ja) Lsiの電力見積方法及びその装置
US6871329B2 (en) Design system of integrated circuit and its design method and program
US7257789B2 (en) LSI design method
US9489478B2 (en) Simplifying modes of an electronic circuit by reducing constraints
JP2007323673A (ja) 集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム
US8332201B1 (en) Innovative verification methodology for deeply embedded computational element
US8701063B1 (en) Compressing scenarios of electronic circuits
US20050183051A1 (en) Apparatus and method for performing static timing analysis of an integrated circuit design
US6965853B2 (en) Back annotation apparatus for carrying out a simulation based on the extraction result in regard to parasitic elements
US9405871B1 (en) Determination of path delays in circuit designs
JP2006004228A (ja) スラック値設定方法,スラック値設定装置,スラック値設定プログラムおよび同プログラムを記録したコンピュータ読取可能な記録媒体
CN112257379B (zh) 电路时钟延迟的校正方法
US7467366B2 (en) Method for generating a timing path software monitor for identifying a critical timing path in hardware devices coupled between components

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070302

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070427

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070614

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070717

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20070717

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20070717

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070815

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070827

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20071012

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090202

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090317

R150 Certificate of patent or registration of utility model

Ref document number: 4282437

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120327

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120327

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120327

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130327

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130327

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140327

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees