JP4280102B2

JP4280102B2 - OFDM receiver and control apparatus therefor

Info

Publication number: JP4280102B2
Application number: JP2003110741A
Authority: JP
Inventors: 実岡田; 敏博正城; 俊匡松岡
Original assignee: 株式会社シンセシス
Priority date: 2003-04-15
Filing date: 2003-04-15
Publication date: 2009-06-17
Anticipated expiration: 2023-04-15
Also published as: JP2004320377A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＯＦＤＭ方式の信号を受信するＯＦＤＭ受信機及びその制御装置に関するものである。
【０００２】
【従来の技術】
テレビジョンの地上波ディジタル放送では、キャリアの変調方式として、直交周波数分割多重（ＯＦＤＭ；Orthogonal Frequency Division Multiple access）方式が採用されている。
ＯＦＤＭでは、ガード期間ＧＩが設けられているので、フェージングに強いという利点があるものの、電波の伝搬条件が非常に悪い場合は、受信信号のＣ／Ｎ(Carrier-to-Noise ratio)が劣化して、ビット誤り率が増加する。したがって、チューナー部に、高利得、低雑音など高性能が要求される。
【０００３】
またＯＦＤＭでは、１シンボル長が最大１msecと、他のディジタル伝送に比べて非常に長いシンボルが用いられる。この場合、受信機内の局部発振器では、シンボル長にわたって一定の周波数の正弦波を発生させる必要があるため、局部発振器に位相雑音の少ないことと、高い安定性が要求される。
また、各サブチャンネルの変調方式として、変調多値数の多い64QAM(Quadrature Amplitude Modulation)などが採用される場合、受信機内の低雑音増幅器(Low Noise Amplifier)、周波数変換部、ローパスフィルタ、中間周波増幅器により発生する熱雑音を低く抑える必要がある。さらに、Ａ／Ｄ(Analog-to-Digital)変換器の量子化ビット幅を大きくとる必要がある。
【０００４】
【特許文献１】
特開2002-16578号公報
【０００５】
【発明が解決しようとする課題】
受信信号のＣ／Ｎが劣化している場合、長いシンボル長が用いられている場合、変調多値数の多い方式が採用されている場合は、前記のように優れた受信性能は必要であるが、そうでない場合は、受信性能を過度に向上させなくても、誤り訂正などで十分実用的な信号が得られる。
かえって、安定性の高い局部発振器、熱雑音の小さい低雑音増幅器、量子化ビット幅の大きなＡ／Ｄ変換器等は、その消費電力が大きくなるため、受信機全体の消費電力を増大させる。
【０００６】
特に、受信機を携帯端末装置へ実装する場合、携帯端末装置の電池容量は限られているため、受信機の消費電力低減は大きな課題となる。
そこで、本発明は、受信条件に応じて、チューナーを構成する低雑音増幅器、周波数変換部、中間周波増幅器、局部発振器、Ａ／Ｄ変換器等の消費電力を低減し、これにより受信機全体の消費電力を削減できるＯＦＤＭ受信機及びその制御装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明のＯＦＤＭ受信機は、受信信号を、中間周波数に変換して増幅する機能と、直交信号に変換する機能と、ディジタル信号に変換する機能とを有するチューナー部と、チューナー部から出力されたディジタル直交信号を、高速フーリエ変換アルゴリズムを用いてもとのサブチャンネルごとのシンボル列に復調するＯＦＤＭ復調部と、受信信号に基づいて伝送モード（シンボル長）を判定し、判定されたシンボル長に応じて、シンボル長が長い値である場合は、チューナー部内を比較的消費電力は大きいが低雑音のモードに切替え、シンボル長が短い値である場合は、チューナー部内を雑音は多くても比較的消費電力の少ないモードに切替えることにより、チューナー部内各部の消費電力を抑制する制御部とを備えるものである（請求項１）。
【００１２】
ＯＦＤＭ受信機は、シンボル長が長い場合は、安定性が要求されるという特性があるので比較的消費電力は大きいが低雑音のモードに切替えるが、シンボル長が短い場合は、安定性の要求が緩やかなので雑音は多くても比較的消費電力の少ないモードに切替えることができる。したがって、チューナー部内の消費電力を低減し、これにより受信機全体の消費電力を削減することができる。
比較的消費電力は大きいが低雑音のモード、雑音は多くても比較的消費電力の少ないモードのいずれかに応じてチューナー部の消費電力を切替える場合、チューナー部のどの素子を切替えの対象にできるかを、次項の本発明の実施の形態に例示している。具体的に言えば、性能の違うチューナーを用意して切替える（請求項２）、チューナー部の低雑音増幅器又は中間周波増幅器の性能を制御信号により選択する（請求項３，４）、チューナー部の局部発振器の周波数安定度を切替える（請求項５）、チューナー部の局部発振器内の電圧制御型発振器の周波数安定度を切替える（請求項６）、チューナー部内のＡ／Ｄ変換器の変換ビット数を切替える（請求項７）。
【００１３】
モード切替えのタイミングは、ＯＦＤＭ信号のガード期間中に行うことが、切替えの衝撃で復調信号の劣化をもたらさないためには、好ましい（請求項８）。
請求項９記載のＯＦＤＭ受信機の制御装置は、請求項１記載のＯＦＤＭ受信機の制御部を独立して規定したものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。
―ＯＦＤＭ受信機の全体構成―
図１は、本実施の形態におけるＯＦＤＭ受信機１の構成を示すブロック図である。受信アンテナから入力された信号は、チューナー部２に入力され、ここで中間周波数に変換されて増幅され、直交信号Ｉ，Ｑに変換され、ディジタル信号に変換されてチューナー部２から出力される。出力されたディジタルＩ，Ｑ信号は、ＯＦＤＭ復調部３に入力される。ＯＦＤＭ復調部３では、高速フーリエ変換(FFT; Fast Fourier Transform)アルゴリズムを用いて受信信号をもとのサブチャンネルごとのシンボルに復調する。復調されたシンボル列は、画像信号処理部（図示せず）に入力され、所定の画像処理が行われて、テレビ画面に表示される。
【００１５】
伝搬路推定部４は、特定のサブチャンネルに含まれている振幅及び位相同期のための既知シンボル(ＱＡＭ判定シンボル)を用いて、受信信号の瞬時Ｃ／Ｎ(Carrier-to-Noise ratio)を推定する。
また制御部５は、変調方式や多重化の情報を規定するＴＭＣＣ(Transmission Multiplexing Configuration Control)情報を伝送するサブチャンネル信号を復調し、サブチャンネルの変調方式（64QAM,16QAM,QPSK）を判定する。さらに制御部５は、受信機に入力された信号の伝送モード（シンボル長）を判定する。
【００１６】
そして制御部５は、伝送モード、変調方式の判定結果、推定された受信電波のＣ／Ｎに応じてチューナー部２内各部の消費電力を制御する。この制御方法については、次に説明する。
以上の制御部５の機能の全部又は一部は、ＣＤ−ＲＯＭやハードディスクなど所定の媒体に記録されたプログラムを、ＯＦＤＭ受信機１のコンピュータが実行することにより実現される。
【００１７】
―ＯＦＤＭ受信機１各部の構成と、消費電力の制御方法―
図２は、ダイレクトコンバージョン切替え型のチューナー部２の詳細な構成を示すブロック図である。
チューナー部２は、２つのチューナーＡ，Ｂを備えている。それらのチューナーＡ，Ｂは、入力側スイッチＳＷ１及び出力側スイッチＳＷ２でいずれかに切替えられる。チューナーＡは、低雑音増幅器ＬＮＡ、周波数変換器ＣＶ、パンドパスフィルタＢＰＦ及び中間周波増幅器ＩＦＡで構成され、チューナーＢは、低雑音増幅器ＬＮＡを除いた、周波数変換器ＣＶ、パンドパスフィルタＢＰＦ及び中間周波増幅器ＩＦＡで構成されている。チューナーＡ又はＢの出力は、周波数変換器ＣＶにおいて、直交する正弦波信号によりアナログＩ，Ｑ信号に変換され、ローパスフィルタＬＰＦを通して、Ａ／Ｄ変換器によりディジタル信号に変換され、それぞれＯＦＤＭ復調部３に入力される。
【００１８】
前記周波数変換器ＣＶには、ＰＬＬシンセサイザなどで構成される局部発振器ＬＯから所定周波数の信号が送られて、高周波から中間周波への周波数変換が行われる。
前記入力側スイッチＳＷ１及び出力側スイッチＳＷ２は、ＦＥＴ素子などで構成され、ＦＥＴ素子のゲート電圧をオンオフすることによって切替えを行うことができる。
【００１９】
図３は、ダイレクトコンバージョン切替え型のチューナー部２の詳細な構成を示すブロック図である。図２のチューナー部２との相違は、チューナーＡ又はＢの出力を、後段の周波数変換器ＣＶにおいて周波数変換し、Ａ／Ｄ変換器によりディジタル信号に変換した後に、ヒルベルト変換してディジタルＩ，Ｑ信号を直接取得していることである。チューナーＡ，Ｂの構成は図２と同じであるので、説明を省略する。
【００２０】
図２、図３において、制御信号ＣＮＴ１により、入力側スイッチＳＷ１及び出力側スイッチＳＷ２を、チューナーＡ側に切替えた場合、連動するスイッチ（図示せず）により不要なチューナーＢの電源を切断するようにしている。チューナーＢ側に切替えた場合、連動するスイッチ（図示せず）により不要なチューナーＡの電源を切断するようにしている。チューナーＡの消費電力は、低雑音増幅器ＬＮＡを持っている分、チューナーＢの消費電力よりも大きくなる。
【００２１】
チューナーＡ側に切替えた場合、入力信号は、低雑音増幅器ＬＮＡを通るので、それだけ大きく増幅されるが、消費電力は、比較的大きくなる。チューナーＢ側に切替えた場合、入力信号は、低雑音増幅器ＬＮＡを通らないで直接周波数変換器ＣＶに入るので増幅率は低くなる。しかし、消費電力は小さくて済む。
図４は、伝搬路推定部４のＣ／Ｎ推定機能を説明するための図であり、(ａ)はＩ，Ｑ平面上で、受信したシンボルｒkとＱＡＭ判定シンボルＳkとの距離ｄkを求める様子を示している。ここで添え字ｋは各シンボルを表す。(ｂ)は、伝搬路推定部４の機能ブロック図であり、伝搬路推定部４は、ＱＡＭ判定シンボルＳkを求めるＱＡＭ判定部と、ＱＡＭ判定シンボルＳkと受信したシンボルｒkとの距離ｄkを求める距離計算部と、各距離を添え字ｋについて加算して平均をとる平均部とを備えている。
【００２２】
図５は、低雑音増幅器ＬＮＡの回路図である。低雑音増幅器ＬＮＡは、入力端子ＩＮ、４つのトランジスタＱ１〜Ｑ４及び出力端子ＯＵＴを備えている。トランジスタＱ１は増幅を行い、トランジスタＱ２，Ｑ３は負荷抵抗Ｒ２，Ｒ３をそれぞれ接続するものであり、トランジスタＱ４は入力端子・出力端子間をバイパスするためにある。なおＲ２＜Ｒ３の関係にある。
制御信号ＣＮＴ３は、ＳＥＬ１〜ＳＥＬ３の３つの制御信号からなる。ＳＥＬ１によりトランジスタＱ４をオンすれば、入力端子・出力端子間はバイパスされ増幅率は１になる。このときＳＥＬ２，ＳＥＬ３をローにして消費電流を削減する。ＳＥＬ１をローにするとともに、制御信号ＳＥＬ２によりトランジスタＱ２をオンすれば、負荷抵抗Ｒ２が接続され増幅率は１より大きいが比較的小さな値になる。ＳＥＬ１をローにするとともに、制御信号ＳＥＬ３によりトランジスタＱ３をオンすれば、負荷抵抗Ｒ３が接続され増幅率は比較的大きくなる。
【００２３】
消費電力を小さくしたい場合、雑音は多くても比較的消費電力の少ないモード（省電力モードという）を選ぶ。このためには、制御信号ＳＥＬ１を選択する。消費電力が大きくてもよいから、増幅率を上げたい場合、比較的消費電力は大きいが低雑音のモード（低雑音モードという）を選ぶ。このときは制御信号ＳＥＬ３を選択する。
図６は、中間周波増幅器ＩＦＡの回路図である。中間周波増幅器ＩＦＡは、入力端子ＩＮ、４つのトランジスタＱ５〜Ｑ８及び出力端子ＯＵＴを備えている。トランジスタＱ５は増幅を行い、トランジスタＱ６，Ｑ７は負荷抵抗Ｒ４，Ｒ５をそれぞれ接続するものであり、トランジスタＱ８は入力端子・出力端子間をバイパスするためにある。なおＲ４＜Ｒ５の関係にある。
【００２４】
制御信号ＣＮＴ４は、ＳＥＬ１〜ＳＥＬ３の３つの制御信号からなる。制御信号ＳＥＬ１によりトランジスタＱ８をオンすれば、入力端子・出力端子間はバイパスされ増幅率は１になる。このときＳＥＬ２，ＳＥＬ３をローにして消費電流を削減する。ＳＥＬ１をローにするとともに、制御信号ＳＥＬ２によりトランジスタＱ６をオンすれば、負荷抵抗Ｒ４が接続され増幅率は１より大きいが比較的小さな値になる。ＳＥＬ１をローにするとともに、制御信号ＳＥＬ３によりトランジスタＱ７をオンすれば、負荷抵抗Ｒ５が接続され増幅率は比較的大きくなる。
【００２５】
消費電力を小さくしたい場合、省電力モードを選ぶ。このためには、制御信号ＳＥＬ１を選択する。消費電力が大きくてもよいから、増幅率を上げたい場合、低雑音モードを選ぶ。このときは制御信号ＳＥＬ３を選択する。
図７は、ＰＬＬシンセサイザで構成される局部発振器ＬＯのブロック図である。この局部発振器ＬＯは、基準発振器、ローパスフィルタＬＰＦ、電圧制御型発振器ＶＣＯ、出力周波数信号を取り込むプリスケーラ、可変分周器、可変分周器から出力される周波数信号と、基準発振器の周波数信号とを位相比較する位相比較器、位相比較器の出力とＯＦＤＭ復調部３から提供される周波数オフセット値とを切替える切替えスイッチＳＷ３を備えている。
【００２６】
省電力モードで働かせる場合は、破線で囲まれているプリスケーラ、可変分周器、位相比較器、基準発振器の電源をオフにする。この場合、切替えスイッチＳＷ３で周波数オフセット値を選択する。電圧制御型発振器ＶＣＯは、周波数オフセット値より周波数制御が行なわれる。
低雑音モードで働かせる場合は、破線で囲まれているプリスケーラ、可変分周器、位相比較器、基準発振器の電源をオンにする。この場合、切替えスイッチＳＷ３は位相比較器の出力を選択する。これにより、通常のＰＬＬとして動作する。
【００２７】
図８は、電圧制御型発振器ＶＣＯの回路図である。図７のローパスフィルタＬＰＦからの制御電圧信号をＶcont1で表している。この電圧制御型発振器ＶＣＯは、制御電圧信号Ｖcont1に応じた周波数の信号を発振する。その信号は差動増幅器１１に供給され、差動増幅器１１から周波数信号が取り出される。
電源端子に接続されたトランジスタＱ９は、負荷電流Ｉを流すためのものである。負荷電流Ｉの大きさは、トランジスタＱ９のゲートに印加される制御電圧信号Ｖcont2に応じて変化する。一方、制御電圧信号Ｖcont2と出力周波数信号に含まれる位相雑音との関係は、図９のようになる。図９から分かるように、一般に、制御電圧信号Ｖcont2が増加すると、位相雑音は減る傾向にある。
【００２８】
したがって、省電力モードで働かせる場合は、制御電圧信号Ｖcont2を下げると、負荷電流Ｉが減り消費電力は小さくなる。しかし、出力周波数信号に含まれる位相雑音は多くなる。
低雑音モードで働かせる場合は、制御電圧信号Ｖcont2を上げると、出力周波数信号に含まれる位相雑音は少なくなる。しかし、負荷電流Ｉが増え消費電力は大きくなる。
【００２９】
図１０は、Ａ／Ｄ変換器のブロック図である。Ａ／Ｄ変換器は、ステージ１からステージ９までの９つの変換段を備えている。入力アナログ信号Ｖin+，Ｖin-は、前段のステージから入力され、各段で２ビットずつのディジタル信号に変換されていく。ステージ１〜８の出力部には、遅延素子Ｄが挿入され、各ステージからの変換信号が同一時刻でディジタル補正に入力されるようになっている。
通常、前段の方が高精度のために消費電力が大きいので、前段の２つのステージ１，２に対して、受信状態に応じて、スルーにして消費電力を削減する。その結果、省電力モードで働かせる場合は、段数は７となり、各段の出力ビット数は２であるから、アナログ信号は、２×７−７＋１＝８ビットでディジタル変換されることになる。通常の低雑音モードで働かせる場合は、段数は９となり、各段の出力ビット数は２であるから、アナログ信号は、２×９−９＋１＝１０ビットでディジタル変換されることになる。
【００３０】
ステージ１，２をスルーにする制御信号ＣＮＴ５は、ＰＤＮ１，ＰＤＮ２の２つの制御信号からなる。
図１１(ａ)は、Ａ／Ｄ変換器のステージ１，２の構成図であり、図１１(ｂ)は、Ａ／Ｄ変換器のステージ３〜９の構成図である。
ステージ１では、制御信号ＰＤＮ１により、ステージ１のサンプルホールド回路、ＡＤ変換器をパワーオフにするとともに、スイッチＳＷ１，ＳＷ２をオンにしてステージ１をスルーにしてしまう。ステージ２でも、制御信号ＰＤＮ２を使って同様のことをする。
【００３１】
ステージ３〜９には、制御信号ＰＤＮを作用させないので、ステージ３〜９の構成は、省電力モードでも低雑音モードでも同じである。
以上をまとめると、省電力モードで働かせる場合は、前段２つのステージ１，２をスルーにして、２ビット削減して８ビットで動作させる。低雑音モードで働かせる場合は、すべてのステージを使って１０ビットで動作させる。
以上に説明したチューナー構成、低雑音増幅器ＬＮＡ、中間周波増幅器ＩＦＡ、局部発振器ＬＯ、電圧制御型発振器ＶＣＯ、Ａ／Ｄ変換器の制御と、消費電力との関係をまとめると、次の表１のようになる。
【００３２】
【表１】

【００３３】
(a)チューナー構成：省電力モードで働かせる場合は、切替えスイッチＳＷ１，２をチューナーＢ側に切替える。入力信号は、低雑音増幅器ＬＮＡを通らないで直接周波数変換器ＣＶに入るので利得は低くなるが、消費電力は小さくて済む。低雑音モードで働かせる場合は、切替えスイッチＳＷ１，２をチューナーＡ側に切替える。入力信号は、低雑音増幅器ＬＮＡを通るので、利得は高くなるが、消費電力は、比較的大きくなる。
【００３４】
(b)低雑音増幅器ＬＮＡ：省電力モードで働かせる場合は、制御信号ＳＥＬ１をＨにして、入力端子・出力端子間をバイパスさせ低利得にすることもできる。低雑音モードで働かせる場合は、制御信号ＳＥＬ３をＨにしてトランジスタＱ３をオンする。これにより、負荷抵抗Ｒ３が接続され増幅率は比較的大きくなり、高利得になる。
(c)中間周波増幅器ＩＦＡ：省電力モードで働かせる場合は、制御信号ＳＥＬ１をＨにして、入力端子・出力端子間をバイパスさせ低利得にする。低雑音モードで働かせる場合は、制御信号ＳＥＬ３をＨにしてトランジスタＱ７をオンする。これにより、負荷抵抗Ｒ５が接続され増幅率は比較的大きくなり、高利得になる。
【００３５】
(d)局部発振器ＬＯ：省電力モードで働かせる場合は、プリスケーラ、可変分周器、位相比較器、基準発振器の電源をオフにし、切替えスイッチＳＷ３で、電圧制御型発振器ＶＣＯが、周波数オフセット値により周波数制御が行なわれるようにする。低雑音モードで働かせる場合は、プリスケーラ、可変分周器、位相比較器、基準発振器の電源をオンにし、切替えスイッチＳＷ３で位相比較器の出力により周波数制御が行なわれるようにする。
【００３６】
(e)電圧制御型発振器ＶＣＯ：省電力モードで働かせる場合は、制御電圧信号Ｖcont2を下げる。これにより、負荷電流Ｉが減り消費電力は小さくなるが、出力周波数信号に含まれる位相雑音は多くなる。低雑音モードで働かせる場合は、制御電圧信号Ｖcont2を上げる。これにより、出力周波数信号に含まれる位相雑音は少なくなるが、負荷電流Ｉが増え消費電力は大きくなる。
(f)Ａ／Ｄ変換器：省電力モードで働かせる場合は、制御信号ＰＤＮ１，ＰＤＮ２をＬにして、２ビット削減して８ビットで動作させる。これにより、消費電力は小さくなるが、変換の精度は低下する。低雑音モードで働かせる場合は、制御信号ＰＤＮ１，ＰＤＮ２をＨにして、すべてのステージを使って１０ビットで動作させる。これにより、変換精度は向上するが、消費電力は多くなる。
【００３７】
―モード選択基準―
次に、省電力モードと低雑音モードとの選択基準を説明する。
モード選択は、受信信号のＣ／Ｎ又は各サブチャンネルの変調方式若しくは伝送モード（シンボル長）に基づいて行う。
図１２は、受信信号の瞬時Ｃ／Ｎとビット誤り率との関係を示すグラフである。ビット誤り率が所要のしきい値以下であれば、後段の誤り訂正により実用上はエラーフリーの伝送が可能になる。
【００３８】
破線Ａは、チューナーＡを選択し、低雑音増幅器ＬＮＡを高利得に設定し、中間周波増幅器ＩＦＡを高利得に設定し、局部発振器ＬＯを高安定に設定し、電圧制御型発振器ＶＣＯの位相雑音が小さくなるように設定し、Ａ／Ｄ変換器をフルスケールに設定した場合の瞬時Ｃ／Ｎとビット誤り率の特性を示す。この条件を「低雑音モード」という。
破線Ｂは、チューナーＢを選択し、低雑音増幅器ＬＮＡを低利得に設定し、中間周波増幅器ＩＦＡを低利得に設定し、局部発振器ＬＯを低安定に設定し、電圧制御型発振器ＶＣＯの位相雑音が大きくなるように設定し、Ａ／Ｄ変換器をダウンスケールに設定した場合の瞬時Ｃ／Ｎとビット誤り率の特性を示す。この条件を「省電力モード」という。
【００３９】
省電力モードで、ビット誤り率が所要のしきい値と等しくなる瞬時Ｃ／ＮをＣ／Ｎ0で示している。受信機の伝搬路推定部４によって推定された瞬時Ｃ／ＮがＣ／Ｎ0以上となる領域では、低雑音モード、省電力モードのいずれを選択してもビット誤り率がしきい値以下となるので、消費電力の少ない省電力モードを選択する。瞬時Ｃ／ＮがＣ／Ｎ0以下となる領域では、省電力モードを選択するとビット誤り率がしきい値を超えるので、低雑音モードを選択する。
【００４０】
図１３は、変調方式、シンボル長と、動作モードとの関係を示すグラフである。変調多値数の少ないＱＰＳＫが選択された場合や、シンボル長として短いモード(250μs)が選択された場合は、図１３の白地で示すように、受信機を安定度は低いが消費電力の小さな省電力モードで動作させる。一方、変調多値数の多い６４ＱＡＭ又は長いシンボル長のモードが選択された場合は、図１３のクロスハッチングで示すように、局部発振器ＬＯを、消費電力は大きいが安定度の高い低雑音モードで動作させる。それ以外の図１３の破線ハッチングで示す領域では、省電力モード、低雑音モードのいずれかで動作させる。省電力モード、低雑音モードのどちらを選定するかは、実際に受信機を運用してから決定することが好ましい。
【００４１】
―切替えタイミング―
図１４は、モード切替えタイミングを説明するためのグラフである。図１４(a)は、伝搬路推定部４によって推定された瞬時Ｃ／Ｎの時間経過を示し、図１４(a)は、ＯＦＤＭ信号のガード期間ＧＩとシンボル期間ｄａｔａの関係を示す。
瞬時Ｃ／Ｎが閾値Ｃ／Ｎ0を越えた時点がシンボル期間中である場合、省電力モードに切替えるとデータの欠落が生じるおそれがあるので、図１４(c)に示すように、次のガード期間ＧＩまで待って、省電力モードに切替える。瞬時Ｃ／Ｎが閾値Ｃ／Ｎ0を下回った時点がシンボル期間中である場合、低雑音モードに切替えるとデータの欠落が生じるおそれがあるので、図１４(c)に示すように、次のガード期間ＧＩまで待って、低雑音モードに切替える。
【００４２】
このように、ガード期間中にモードを切替えることにより、データの連続性を保つことができる。
―モード切替えの効果―
図１５は、フェージング伝搬路における瞬時Ｃ／Ｎの変化と、瞬時消費電力との関係を模式的に示すグラフである。瞬時Ｃ／Ｎがしきい値Ｃ／Ｎ0を超える場合は省電力モードが選択され、瞬時Ｃ／Ｎがしきい値Ｃ／Ｎ0以下に低下した場合、低雑音モードに切替えられる。瞬時消費電力は、省電力モード時は低下し、低雑音モード時は上昇するが、瞬時Ｃ／Ｎは変動しており、しきい値Ｃ／Ｎ0以下なる時間率は１より低いので、平均的には、消費電力を削減することが可能となる。
【００４３】
以上で、本発明の実施の形態を説明したが、本発明の実施は、前記の形態に限定されるものではない。例えば、低雑音モード、省電力モードの２段階の切替え以外に、標準的な消費電力のモード（標準モード）を設定して、低雑音モード、標準モード、省電力モードの３段階に切替えることも考えられる。本発明では一般に、消費電力量に応じた複数段階のモードを設けることが可能である。その他、本発明の範囲内で種々の変更を施すことが可能である。
【００４４】
【実施例】
移動型のＯＦＤＭ受信機１を想定して、平均消費電力と、平均ビット誤り率のシミュレーションを行った。サブチャンネルの変調方式はＤＱＰＳＫとした。電波の伝搬路特性はレイリーフェージング型を仮定し、モード切替えの閾値Ｃ／Ｎ0を１０ｄＢとした。省電力モード時は、低雑音モード時の０.５倍の消費電力であるとした。
【００４５】
図１６は、平均の消費電力特性と、時間平均Ｃ／Ｎとの関係を示すグラフである。時間平均Ｃ／Ｎが高いほど省電力モードの時間率が高いため、平均の消費電力は省電力モードの消費電力に近くなっている。時間平均Ｃ／Ｎが低いほど低雑音モードの時間率が高いため、平均の消費電力は低雑音モードの消費電力に近くなっている。時間平均Ｃ／Ｎがモード切替えの閾値１０ｄＢであれば、省電力モード時と低雑音モード時との時間比率は０.５となるため、平均の消費電力は省電力モードの消費電力と低雑音モードの消費電力との中間の値になっている。
【００４６】
図１７は、平均ビット誤り率と、時間平均Ｃ／Ｎとの関係を示すグラフである。破線は、省電力モードのみで運用した場合の平均ビット誤り率、実線は低雑音モードのみで運用した場合の平均ビット誤り率を示す。点線は、モード切替えの閾値Ｃ／Ｎ0を１０ｄＢとして省電力モードと低雑音モードとを切替える本発明の方式を採用した場合の、平均ビット誤り率を示す。
グラフから分かるように、低雑音モードのみで運用した場合の平均ビット誤り率は、低雑音モードのみで運用した場合の平均ビット誤り率と比べて３ｄＢ劣化している。しかし、本発明の方式の平均ビット誤り率は、低雑音モードのみで運用した場合の平均ビット誤り率とほとんど変わりないことが分かる。
【００４７】
【発明の効果】
以上のように本発明によれば、受信特性が劣化するおそれのない場合は、チューナー部内を比較的消費電力は大きいが低雑音のモードから雑音は多くても比較的消費電力の少ないモードに切り替ることにより、チューナー部内各部の瞬時的な消費電力を抑制することができる。したがって、時間平均的にみても、チューナー部内の消費電力を低減し、これにより受信機全体の消費電力を削減することができる。
【図面の簡単な説明】
【図１】本実施の形態におけるＯＦＤＭ受信機１の構成を示すブロック図である。
【図２】ダイレクトコンバージョン切替え型のチューナー部２の詳細な構成を示すブロック図である。
【図３】ダイレクトコンバージョン切替え型のチューナー部２の詳細な構成を示すブロック図である。
【図４】伝搬路推定部４のＣ／Ｎ推定機能を説明するための図である。
【図５】低雑音増幅器ＬＮＡの回路図である。
【図６】中間周波増幅器ＩＦＡの回路図である。
【図７】ＰＬＬシンセサイザで構成される局部発振器ＬＯのブロック図である。
【図８】電圧制御型発振器ＶＣＯの回路図である。
【図９】制御電圧信号Ｖcont2と出力周波数信号に含まれる位相雑音との関係を示すグラフである。
【図１０】Ａ／Ｄ変換器のブロック図である。
【図１１】Ａ／Ｄ変換器のビット数切替え方法を説明するための図である。
【図１２】受信信号のＣ／Ｎに基づくモード選択方法を説明するためのグラフである。
【図１３】変調方式、シンボル長と、動作モードとの関係を示すグラフである。
【図１４】モード切替えタイミングを説明するためのグラフである。
【図１５】フェージング伝搬路における瞬時Ｃ／Ｎの変化と、瞬時消費電力との関係を模式的に示すグラフである。
【図１６】平均の消費電力特性と、時間平均Ｃ／Ｎとの関係を示すグラフである。
【図１７】平均ビット誤り率と、時間平均Ｃ／Ｎとの関係を示すグラフである。
【符号の説明】
１ＯＦＤＭ受信機
２チューナー部
３ＯＦＤＭ復調部
４伝搬路推定部
５制御部
１１差動増幅器
ＡＤＣＡ／Ｄ変換器
ＢＰＦパンドパスフィルタ
ＣＶ周波数変換器
ＩＦＡ中間周波増幅器
ＬＮＡ低雑音増幅器
ＬＯ局部発振器
ＳＷ１，２，３切替えスイッチ
ＶＣＯ電圧制御型発振器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an OFDM receiver that receives an OFDM signal and a control apparatus therefor.
[0002]
[Prior art]
In terrestrial digital broadcasting of television, an Orthogonal Frequency Division Multiple Access (OFDM) system is adopted as a carrier modulation system.
In OFDM, since the guard period GI is provided, there is an advantage that it is strong against fading. However, when radio wave propagation conditions are very bad, the C / N (Carrier-to-Noise ratio) of the received signal is deteriorated. As a result, the bit error rate increases. Therefore, the tuner unit is required to have high performance such as high gain and low noise.
[0003]
In OFDM, a symbol having a maximum length of 1 msec, which is much longer than other digital transmissions, is used. In this case, since the local oscillator in the receiver needs to generate a sine wave having a constant frequency over the symbol length, the local oscillator is required to have low phase noise and high stability.
In addition, when 64QAM (Quadrature Amplitude Modulation) with a large number of modulation levels is adopted as the modulation method for each subchannel, a low noise amplifier, a frequency converter, a low pass filter, an intermediate frequency in the receiver It is necessary to keep the thermal noise generated by the amplifier low. Furthermore, it is necessary to increase the quantization bit width of the A / D (Analog-to-Digital) converter.
[0004]
[Patent Document 1]
JP 2002-16578 A
[0005]
[Problems to be solved by the invention]
When the C / N of the received signal is deteriorated, when a long symbol length is used, or when a method with a large number of modulation multi-values is adopted, the above-described excellent reception performance is necessary. However, if this is not the case, a sufficiently practical signal can be obtained by error correction without excessively improving the reception performance.
In contrast, a highly stable local oscillator, a low-noise amplifier with low thermal noise, an A / D converter with a large quantization bit width, and the like increase in power consumption, so that the power consumption of the entire receiver is increased.
[0006]
In particular, when a receiver is mounted on a mobile terminal device, the battery capacity of the mobile terminal device is limited, and thus reducing the power consumption of the receiver is a major issue.
Therefore, the present invention reduces the power consumption of a low noise amplifier, a frequency converter, an intermediate frequency amplifier, a local oscillator, an A / D converter, and the like constituting the tuner according to the reception conditions, thereby reducing the entire receiver. An object of the present invention is to provide an OFDM receiver that can reduce power consumption and a control device thereof.
[0007]
[Means for Solving the Problems]
The OFDM receiver of the present invention A tuner unit having a function of converting a received signal to an intermediate frequency and amplifying, a function of converting to a quadrature signal, and a function of converting to a digital signal, and a fast quadrature transform of the digital quadrature signal output from the tuner unit An OFDM demodulator that demodulates a symbol string for each subchannel using an algorithm, and determines a transmission mode (symbol length) based on a received signal, and a long symbol length according to the determined symbol length If this is the case, switch to a mode with relatively large power consumption but low noise in the tuner unit, and switch to a mode with relatively low power consumption even if there is a lot of noise in the tuner unit if the symbol length is a short value. And a control unit for suppressing power consumption of each unit in the tuner unit. (Claim 1).
[0012]
The OFDM receiver has the characteristic that stability is required when the symbol length is long, so it switches to a low noise mode with relatively high power consumption, but when the symbol length is short, the stability requirement is Since it is moderate, even if there is a lot of noise, it can be switched to a mode with relatively low power consumption. Therefore, it is possible to reduce the power consumption in the tuner unit, thereby reducing the power consumption of the entire receiver.
When switching the power consumption of the tuner unit according to either the mode with relatively high power consumption but low noise, or mode with much noise but relatively low power consumption, which element of the tuner unit can be switched This is illustrated in the embodiment of the present invention in the next section. Specifically, a tuner with a different performance is prepared and switched (claims) 2 ), The performance of the low noise amplifier or the intermediate frequency amplifier of the tuner unit is selected by a control signal (claim) 3, 4 ), Switching the frequency stability of the local oscillator of the tuner section (claims) 5 ), Switching the frequency stability of the voltage controlled oscillator in the local oscillator of the tuner section (claims) 6 ), Switching the number of conversion bits of the A / D converter in the tuner section (claims) 7 ).
[0013]
The mode switching timing is preferably performed during the guard period of the OFDM signal so that the demodulated signal does not deteriorate due to the switching impact. 8 ).
Claim 9 description The OFDM receiver controller is , Contract

Claim

1 description The control unit of the OFDM receiver is independently defined.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
-Overall configuration of OFDM receiver-
FIG. 1 is a block diagram showing a configuration of OFDM receiver 1 in the present embodiment. A signal input from the receiving antenna is input to the tuner unit 2, where it is converted to an intermediate frequency and amplified, converted into orthogonal signals I and Q, converted into a digital signal, and output from the tuner unit 2. The output digital I and Q signals are input to the OFDM demodulator 3. The OFDM demodulator 3 demodulates the received signal into symbols for each subchannel using a fast Fourier transform (FFT) algorithm. The demodulated symbol string is input to an image signal processing unit (not shown), subjected to predetermined image processing, and displayed on the television screen.
[0015]
The propagation path estimation unit 4 uses a known symbol (QAM determination symbol) for amplitude and phase synchronization included in a specific subchannel to calculate an instantaneous C / N (Carrier-to-Noise ratio) of the received signal. presume.
The control unit 5 demodulates a subchannel signal that transmits TMCC (Transmission Multiplexing Configuration Control) information that defines modulation scheme and multiplexing information, and determines a subchannel modulation scheme (64QAM, 16QAM, QPSK). Further, the control unit 5 determines the transmission mode (symbol length) of the signal input to the receiver.
[0016]
And the control part 5 controls the power consumption of each part in the tuner part 2 according to the determination result of a transmission mode and a modulation system, and C / N of the estimated received radio wave. This control method will be described next.
All or part of the functions of the control unit 5 described above is realized by the computer of the OFDM receiver 1 executing a program recorded on a predetermined medium such as a CD-ROM or a hard disk.
[0017]
-Configuration of each part of OFDM receiver 1 and power consumption control method-
FIG. 2 is a block diagram showing a detailed configuration of the direct conversion switching type tuner unit 2.
The tuner unit 2 includes two tuners A and B. The tuners A and B are switched to either the input side switch SW1 or the output side switch SW2. The tuner A is composed of a low noise amplifier LNA, a frequency converter CV, a pan-pass filter BPF, and an intermediate frequency amplifier IFA, and the tuner B is a frequency converter CV, a pan-pass filter BPF, and an intermediate, excluding the low noise amplifier LNA. It is composed of a frequency amplifier IFA. In the frequency converter CV, the output of the tuner A or B is converted into analog I and Q signals by orthogonal sine wave signals, converted to digital signals by an A / D converter through a low-pass filter LPF, and OFDM demodulating units, respectively. 3 is input.
[0018]
The frequency converter CV receives a signal of a predetermined frequency from a local oscillator LO configured by a PLL synthesizer or the like, and performs frequency conversion from a high frequency to an intermediate frequency.
The input side switch SW1 and the output side switch SW2 are composed of FET elements or the like, and can be switched by turning on and off the gate voltage of the FET elements.
[0019]
FIG. 3 is a block diagram showing a detailed configuration of the direct conversion switching type tuner unit 2. The difference from the tuner unit 2 in FIG. 2 is that the output of the tuner A or B is frequency-converted by a frequency converter CV at a subsequent stage, converted into a digital signal by an A / D converter, and then converted into a digital signal by Hilbert conversion. The Q signal is directly acquired. The configuration of tuners A and B is the same as that shown in FIG.
[0020]
2 and 3, when the input side switch SW1 and the output side switch SW2 are switched to the tuner A side by the control signal CNT1, the power supply of the unnecessary tuner B is cut off by the interlocked switch (not shown). I have to. When switching to the tuner B side, an unnecessary tuner A is powered off by a linked switch (not shown). The power consumption of the tuner A is larger than the power consumption of the tuner B because the low noise amplifier LNA is included.
[0021]
When switched to the tuner A side, the input signal passes through the low-noise amplifier LNA and is thus amplified by a large amount, but the power consumption becomes relatively large. When switching to the tuner B side, the input signal directly enters the frequency converter CV without passing through the low-noise amplifier LNA, so that the amplification factor becomes low. However, power consumption is small.
FIG. 4 is a diagram for explaining the C / N estimation function of the propagation path estimation unit 4. FIG. 4A shows the distance dk between the received symbol rk and the QAM determination symbol Sk on the I and Q planes. It shows a state. Here, the subscript k represents each symbol. (b) is a functional block diagram of the propagation path estimation unit 4, and the propagation path estimation unit 4 obtains a QAM determination unit for obtaining a QAM determination symbol Sk and a distance dk between the QAM determination symbol Sk and the received symbol rk. A distance calculation unit and an average unit that adds each distance with respect to the subscript k and averages the distances are provided.
[0022]
FIG. 5 is a circuit diagram of the low noise amplifier LNA. The low noise amplifier LNA includes an input terminal IN, four transistors Q1 to Q4, and an output terminal OUT. The transistor Q1 performs amplification, the transistors Q2 and Q3 connect the load resistors R2 and R3, respectively, and the transistor Q4 is for bypassing between the input terminal and the output terminal. Note that R2 <R3.
The control signal CNT3 includes three control signals SEL1 to SEL3. When the transistor Q4 is turned on by SEL1, the input terminal and the output terminal are bypassed and the amplification factor becomes 1. At this time, the current consumption is reduced by setting SEL2 and SEL3 to low. If SEL1 is set to low and the transistor Q2 is turned on by the control signal SEL2, the load resistor R2 is connected and the amplification factor is larger than 1, but a relatively small value. If SEL1 is set to low and the transistor Q3 is turned on by the control signal SEL3, the load resistor R3 is connected and the amplification factor becomes relatively large.
[0023]
When it is desired to reduce the power consumption, a mode with a relatively low power consumption (called a power saving mode) is selected even if there is a lot of noise. For this purpose, the control signal SEL1 is selected. Since the power consumption may be large, when it is desired to increase the amplification factor, a mode with a relatively large power consumption but a low noise (referred to as a low noise mode) is selected. At this time, the control signal SEL3 is selected.
FIG. 6 is a circuit diagram of the intermediate frequency amplifier IFA. The intermediate frequency amplifier IFA includes an input terminal IN, four transistors Q5 to Q8, and an output terminal OUT. The transistor Q5 performs amplification, the transistors Q6 and Q7 are connected to the load resistors R4 and R5, respectively, and the transistor Q8 is for bypassing between the input terminal and the output terminal. Note that R4 <R5.
[0024]
The control signal CNT4 includes three control signals SEL1 to SEL3. When the transistor Q8 is turned on by the control signal SEL1, the input terminal and the output terminal are bypassed and the amplification factor becomes 1. At this time, the current consumption is reduced by setting SEL2 and SEL3 to low. When SEL1 is set to low and the transistor Q6 is turned on by the control signal SEL2, the load resistor R4 is connected and the amplification factor is larger than 1, but a relatively small value. If SEL1 is set to low and the transistor Q7 is turned on by the control signal SEL3, the load resistor R5 is connected and the amplification factor becomes relatively large.
[0025]
If you want to reduce power consumption, select the power saving mode. For this purpose, the control signal SEL1 is selected. Since the power consumption may be large, the low noise mode is selected when increasing the amplification factor. At this time, the control signal SEL3 is selected.
FIG. 7 is a block diagram of a local oscillator LO composed of a PLL synthesizer. The local oscillator LO includes a reference oscillator, a low-pass filter LPF, a voltage controlled oscillator VCO, a prescaler that takes in an output frequency signal, a variable frequency divider, a frequency signal output from the variable frequency divider, and a frequency signal of the reference oscillator. A phase comparator for phase comparison, and a selector switch SW3 for switching between the output of the phase comparator and the frequency offset value provided from the OFDM demodulator 3 are provided.
[0026]
When operating in the power saving mode, the power supply of the prescaler, variable frequency divider, phase comparator, and reference oscillator surrounded by a broken line is turned off. In this case, the frequency offset value is selected by the changeover switch SW3. The voltage controlled oscillator VCO is frequency controlled by a frequency offset value.
When working in the low noise mode, the prescaler, variable frequency divider, phase comparator, and reference oscillator surrounded by a broken line are turned on. In this case, the changeover switch SW3 selects the output of the phase comparator. Thereby, it operates as a normal PLL.
[0027]
FIG. 8 is a circuit diagram of the voltage controlled oscillator VCO. A control voltage signal from the low-pass filter LPF in FIG. 7 is represented by Vcont1. This voltage controlled oscillator VCO oscillates a signal having a frequency corresponding to the control voltage signal Vcont1. The signal is supplied to the differential amplifier 11, and the frequency signal is extracted from the differential amplifier 11.
The transistor Q9 connected to the power supply terminal is for flowing a load current I. The magnitude of the load current I changes according to the control voltage signal Vcont2 applied to the gate of the transistor Q9. On the other hand, the relationship between the control voltage signal Vcont2 and the phase noise included in the output frequency signal is as shown in FIG. As can be seen from FIG. 9, generally, when the control voltage signal Vcont2 increases, the phase noise tends to decrease.
[0028]
Therefore, when operating in the power saving mode, if the control voltage signal Vcont2 is lowered, the load current I is reduced and the power consumption is reduced. However, the phase noise included in the output frequency signal increases.
When operating in the low noise mode, increasing the control voltage signal Vcont2 reduces the phase noise contained in the output frequency signal. However, the load current I increases and the power consumption increases.
[0029]
FIG. 10 is a block diagram of the A / D converter. The A / D converter includes nine conversion stages from stage 1 to stage 9. The input analog signals Vin + and Vin− are input from the previous stage, and are converted into 2-bit digital signals at each stage. Delay elements D are inserted in the output sections of stages 1 to 8, and converted signals from the respective stages are input to digital correction at the same time.
Usually, the power consumption is larger in the former stage because of higher accuracy, so the power consumption is reduced by setting the through-stage to the first two

stages

1 and 2 according to the reception state. As a result, when operating in the power saving mode, the number of stages is 7, and since the number of output bits of each stage is 2, the analog signal is digitally converted with 2 × 7−7 + 1 = 8 bits. When operating in the normal low noise mode, the number of stages is 9, and the number of output bits of each stage is 2. Therefore, the analog signal is digitally converted with 2 × 9−9 + 1 = 10 bits.
[0030]
The control signal CNT5 for passing through the

stages

1 and 2 includes two control signals PDN1 and PDN2.
FIG. 11A is a configuration diagram of

stages

1 and 2 of the A / D converter, and FIG. 11B is a configuration diagram of stages 3 to 9 of the A / D converter.
In stage 1, the control signal PDN1 turns off the sample hold circuit and AD converter of stage 1 and turns on switches SW1 and SW2 to make stage 1 through. In stage 2, the same operation is performed using the control signal PDN2.
[0031]
Since the control signal PDN is not applied to the stages 3 to 9, the configuration of the stages 3 to 9 is the same in both the power saving mode and the low noise mode.
In summary, when operating in the power saving mode, the previous two

stages

1 and 2 are made through, and the operation is performed with 8 bits by reducing 2 bits. When working in low noise mode, it operates with 10 bits using all stages.
Table 1 below summarizes the relationship between the tuner configuration, the low noise amplifier LNA, the intermediate frequency amplifier IFA, the local oscillator LO, the voltage controlled oscillator VCO, the A / D converter control, and the power consumption described above. It becomes like this.
[0032]
[Table 1]

[0033]
(a) Tuner configuration: When operating in the power saving mode, the selector switches SW1 and SW2 are switched to the tuner B side. Since the input signal directly enters the frequency converter CV without passing through the low noise amplifier LNA, the gain is reduced, but the power consumption is small. When operating in the low noise mode, the selector switches SW1 and SW2 are switched to the tuner A side. Since the input signal passes through the low noise amplifier LNA, the gain is increased, but the power consumption is relatively large.
[0034]
(b) Low noise amplifier LNA: When operating in the power saving mode, the control signal SEL1 can be set to H so that the input terminal and the output terminal are bypassed to achieve a low gain. When operating in the low noise mode, the control signal SEL3 is set to H to turn on the transistor Q3. Thereby, the load resistor R3 is connected, the amplification factor becomes relatively large, and the gain becomes high.
(c) Intermediate frequency amplifier IFA: When operating in the power saving mode, the control signal SEL1 is set to H, and the input terminal and the output terminal are bypassed to obtain a low gain. When operating in the low noise mode, the control signal SEL3 is set to H to turn on the transistor Q7. Thereby, the load resistor R5 is connected, the amplification factor becomes relatively large, and the gain becomes high.
[0035]
(d) Local oscillator LO: When operating in the power saving mode, the power supply of the prescaler, variable frequency divider, phase comparator, and reference oscillator is turned off, and the voltage switch type oscillator VCO is changed by the frequency offset value by the changeover switch SW3. Frequency control is performed. When operating in the low noise mode, the prescaler, variable frequency divider, phase comparator, and reference oscillator are powered on, and the frequency is controlled by the output of the phase comparator at the changeover switch SW3.
[0036]
(e) Voltage controlled oscillator VCO: When operating in the power saving mode, the control voltage signal Vcont2 is lowered. As a result, the load current I is reduced and the power consumption is reduced, but the phase noise included in the output frequency signal is increased. When operating in the low noise mode, the control voltage signal Vcont2 is raised. As a result, the phase noise contained in the output frequency signal is reduced, but the load current I is increased and the power consumption is increased.
(f) A / D converter: When operating in the power saving mode, the control signals PDN1 and PDN2 are set to L to reduce the number of bits by 2 and operate with 8 bits. This reduces power consumption but reduces conversion accuracy. When operating in the low noise mode, the control signals PDN1 and PDN2 are set to H and the operation is performed with 10 bits using all the stages. This improves the conversion accuracy but increases the power consumption.
[0037]
―Mode selection criteria―
Next, selection criteria for the power saving mode and the low noise mode will be described.
The mode is selected based on the C / N of the received signal, the modulation scheme of each subchannel, or the transmission mode (symbol length).
FIG. 12 is a graph showing the relationship between the instantaneous C / N of the received signal and the bit error rate. If the bit error rate is less than the required threshold, error-free transmission is practically possible by error correction at the subsequent stage.
[0038]
The broken line A selects the tuner A, sets the low noise amplifier LNA to high gain, sets the intermediate frequency amplifier IFA to high gain, sets the local oscillator LO to high stability, and sets the phase noise of the voltage controlled oscillator VCO. The characteristics of the instantaneous C / N and bit error rate when the A / D converter is set to full scale are shown. This condition is called “low noise mode”.
The broken line B selects the tuner B, sets the low noise amplifier LNA to a low gain, sets the intermediate frequency amplifier IFA to a low gain, sets the local oscillator LO to a low stability, and sets the phase noise of the voltage controlled oscillator VCO. The characteristics of the instantaneous C / N and the bit error rate when the A / D converter is set to downscale are shown. This condition is called “power saving mode”.
[0039]
In the power saving mode, the instantaneous C / N at which the bit error rate becomes equal to the required threshold is indicated by C / N0. In the region where the instantaneous C / N estimated by the propagation path estimation unit 4 of the receiver is C / N0 or more, the bit error rate is below the threshold value regardless of whether the low noise mode or the power saving mode is selected. Therefore, a power saving mode with low power consumption is selected. In the region where the instantaneous C / N is C / N0 or less, the bit error rate exceeds the threshold when the power saving mode is selected, so the low noise mode is selected.
[0040]
FIG. 13 is a graph showing the relationship between the modulation method, symbol length, and operation mode. When QPSK with a small number of modulation multi-values is selected, or when a short mode (250 μs) is selected as the symbol length, the receiver has low stability but low power consumption as shown by the white background in FIG. Operate in power saving mode. On the other hand, when the 64QAM mode with a large number of modulation levels or the long symbol length mode is selected, the local oscillator LO is operated in the low noise mode with high power consumption but high stability as shown by cross-hatching in FIG. Make it work. In other regions indicated by hatching in FIG. 13, the operation is performed in either the power saving mode or the low noise mode. It is preferable to decide whether to select the power saving mode or the low noise mode after actually operating the receiver.
[0041]
―Switching timing―
FIG. 14 is a graph for explaining the mode switching timing. FIG. 14A shows the time lapse of the instantaneous C / N estimated by the propagation path estimation unit 4, and FIG. 14A shows the relationship between the guard period GI of the OFDM signal and the symbol period data.
If the instant C / N exceeds the threshold C / N0 during the symbol period, there is a risk of data loss when switching to the power saving mode. Therefore, as shown in FIG. Wait until the period GI and switch to the power saving mode. When the instant C / N falls below the threshold C / N0 during the symbol period, there is a risk of data loss when switching to the low noise mode. Therefore, as shown in FIG. Wait until period GI and switch to low noise mode.
[0042]
In this way, data continuity can be maintained by switching modes during the guard period.
―Effect of mode switching―
FIG. 15 is a graph schematically showing the relationship between the instantaneous C / N change in the fading propagation path and the instantaneous power consumption. When the instantaneous C / N exceeds the threshold C / N0, the power saving mode is selected, and when the instantaneous C / N drops below the threshold C / N0, the mode is switched to the low noise mode. Instantaneous power consumption decreases in the power saving mode and increases in the low noise mode, but the instantaneous C / N is fluctuating and the time ratio below the threshold C / N0 is lower than 1. Therefore, it is possible to reduce power consumption.
[0043]
Although the embodiments of the present invention have been described above, the embodiments of the present invention are not limited to the above-described embodiments. For example, in addition to the two-stage switching between the low noise mode and the power saving mode, a standard power consumption mode (standard mode) may be set to switch to the three stages of the low noise mode, the standard mode, and the power saving mode. Conceivable. In the present invention, it is generally possible to provide a multi-stage mode according to the power consumption. In addition, various modifications can be made within the scope of the present invention.
[0044]
【Example】
Assuming the mobile OFDM receiver 1, the average power consumption and the average bit error rate were simulated. The sub-channel modulation method was DQPSK. The propagation path characteristic of the radio wave is assumed to be a Rayleigh fading type, and the mode switching threshold C / N0 is set to 10 dB. In the power saving mode, the power consumption is 0.5 times that in the low noise mode.
[0045]
FIG. 16 is a graph showing the relationship between the average power consumption characteristic and the time average C / N. The higher the time average C / N is, the higher the time rate of the power saving mode is, so the average power consumption is close to the power consumption of the power saving mode. Since the time ratio of the low noise mode is higher as the time average C / N is lower, the average power consumption is closer to the power consumption of the low noise mode. If the time average C / N is a mode switching threshold of 10 dB, the time ratio between the power saving mode and the low noise mode is 0.5, so the average power consumption is the same as the power saving mode power consumption and the low noise. It is an intermediate value with the power consumption of the mode.
[0046]
FIG. 17 is a graph showing the relationship between the average bit error rate and the time average C / N. The broken line indicates the average bit error rate when operating only in the power saving mode, and the solid line indicates the average bit error rate when operating only in the low noise mode. A dotted line indicates an average bit error rate when the method of the present invention for switching between the power saving mode and the low noise mode with the mode switching threshold C / N0 as 10 dB is adopted.
As can be seen from the graph, the average bit error rate when operating only in the low noise mode is 3 dB lower than the average bit error rate when operating only in the low noise mode. However, it can be seen that the average bit error rate of the method of the present invention is almost the same as the average bit error rate when operating only in the low noise mode.
[0047]
【The invention's effect】
As described above, according to the present invention, when there is no possibility that the reception characteristics are deteriorated, the tuner unit is switched from a low noise mode to a mode with a relatively low power consumption even if there is a lot of noise although the power consumption is relatively large. Thus, instantaneous power consumption of each part in the tuner part can be suppressed. Therefore, even in terms of time average, the power consumption in the tuner unit can be reduced, thereby reducing the power consumption of the entire receiver.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an OFDM receiver 1 in the present embodiment.
FIG. 2 is a block diagram showing a detailed configuration of a direct conversion switching type tuner unit 2;
FIG. 3 is a block diagram showing a detailed configuration of a direct conversion switching type tuner unit 2;
FIG. 4 is a diagram for explaining a C / N estimation function of a propagation path estimation unit 4;
FIG. 5 is a circuit diagram of a low noise amplifier LNA.
FIG. 6 is a circuit diagram of an intermediate frequency amplifier IFA.
FIG. 7 is a block diagram of a local oscillator LO composed of a PLL synthesizer.
FIG. 8 is a circuit diagram of a voltage controlled oscillator VCO.
FIG. 9 is a graph showing a relationship between a control voltage signal Vcont2 and phase noise included in an output frequency signal.
FIG. 10 is a block diagram of an A / D converter.
FIG. 11 is a diagram for explaining a method of switching the number of bits of an A / D converter.
FIG. 12 is a graph for explaining a mode selection method based on C / N of a received signal.
FIG. 13 is a graph showing a relationship between a modulation method, a symbol length, and an operation mode.
FIG. 14 is a graph for explaining mode switching timing;
FIG. 15 is a graph schematically showing the relationship between the instantaneous C / N change in the fading propagation path and the instantaneous power consumption.
FIG. 16 is a graph showing a relationship between average power consumption characteristics and time average C / N.
FIG. 17 is a graph showing the relationship between average bit error rate and time average C / N.
[Explanation of symbols]
1 OFDM receiver
2 Tuner section
3 OFDM demodulator
4 Propagation path estimation unit
5 Control unit
11 Differential amplifier
ADC A / D converter
BPF Pand pass filter
CV frequency converter
IFA Intermediate Frequency Amplifier
LNA low noise amplifier
LO Local oscillator
SW1,2,3 selector switch
VCO Voltage controlled oscillator

Claims

A tuner unit having a function of converting a received signal to an intermediate frequency and amplifying, a function of converting to a quadrature signal, and a function of converting to a digital signal;
An OFDM demodulator that demodulates the digital orthogonal signal output from the tuner unit into a symbol sequence for each subchannel using a fast Fourier transform algorithm;
The transmission mode (symbol length) is determined based on the received signal. If the symbol length is a long value according to the determined symbol length, the tuner is switched to a mode with relatively high power consumption but low noise. And a control unit that suppresses power consumption of each part in the tuner unit by switching the mode in the tuner unit to a mode with relatively low power consumption even if there is a lot of noise when the symbol length is a short value. OFDM receiver.

The tuner unit has two types of tuners, a high-performance tuner A and a low-performance tuner B. The control unit has a relatively large power consumption but a low noise mode, and a relatively large amount of noise. depending on whether the power consumption low modes, tuner a, OFDM receiver of claim 1 Symbol placement selectively switch one of the B.

The control unit selectively switches the performance of the low-noise amplifier of the tuner unit according to one of a mode with relatively high power consumption but low noise and a mode with high noise and relatively low power consumption. 1 Symbol placement of the OFDM receiver section.

The control unit selectively switches the performance of the intermediate frequency amplifier of the tuner unit according to one of a mode of relatively high power consumption but low noise and a mode of high noise and relatively low power consumption. 1 Symbol placement of the OFDM receiver section.

Wherein the control unit is relatively power consumption large but low-noise mode, the noise depending on any of a number with fewer relatively power consumption even mode, claim 1 of switching the frequency stability of the local oscillator of the tuner serial mounting of the OFDM receiver.

The control unit stabilizes the frequency of the voltage-controlled oscillator in the local oscillator of the tuner unit according to either a mode with relatively high power consumption but low noise, or a mode with relatively high power consumption but little noise. OFDM receiver of claim 1 Symbol mounting switches in degrees.

The control unit switches the number of conversion bits of the A / D converter in the tuner unit in accordance with either a mode with relatively high power consumption but low noise or a mode with much noise but relatively low power consumption. OFDM receiver of claim 1 Symbol placement.

Wherein the control unit, the switching mode, OFDM receiver according to any one of claims 1 to 7 performed during the guard period of the OFDM signal.

The transmission mode (symbol length) is determined based on the received signal of the OFDM receiver, and if the symbol length is a long value according to the determined symbol length, the power consumption in the tuner section of the OFDM receiver is relatively low. Switch to a mode that is large but low noise, and if the symbol length is short, the power consumption of each part in the tuner unit can be suppressed by switching the mode in the tuner part to a mode that consumes relatively little power even if there is a lot of noise. A control apparatus for an OFDM receiver.