JP4275993B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ等のように浮遊ゲートに高電圧を印加してデータの書込みや消去を行う半導体記憶装置、特にその動作中のリセットによる破損防止技術に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開２０００−１００１８３号公報
【０００４】
フラッシュメモリ（電気的に書換え可能な不揮発性メモリ、ＥＥＰＲＯＭともいう）は、浮遊ゲートを有する電界効果トランジスタをメモリセルとして用い、選択したメモリセルに高電圧を印加して、その浮遊ゲートに電荷を蓄積したり或いは蓄積された電荷を放電させることによって、記憶内容を書換えることができる不揮発性のメモリである。
【０００５】
フラッシュメモリは、データを記憶するメモリセルがマトリクス状に配置されたメモリセルアレイの他、記憶内容の書換え時に必要な高電圧を発生する昇圧回路、書換えの終了タイミングを決定するタイマー回路、書換え終了後に高電圧を放電する放電回路、高電圧が放電されたことを検出するセンサー回路、アドレス信号に基づいてワード線を選択してデータの書換え時に高電圧を出力するワード線デコーダ、及びこれらの回路全体の動作を制御する制御回路等で構成されている。
【０００６】
このようなフラッシュメモリにおいて、読み書きが行われていない待機状態では、昇圧回路の動作は行われず出力される昇圧電圧は通常の電源電圧となり、ワード線デコーダの動作は停止され、すべてのワード線には基準電位（接地電位）が出力されている。
【０００７】
このフラッシュメモリの制御回路に、例えば消去命令が与えられると、この制御回路から消去開始信号が出力され、消去動作が開始される。消去開始信号は、昇圧回路、タイマー回路、放電回路及びワード線デコーダに与えられ、これらの各回路の待機状態が解除される。これにより、ワード線デコーダでは、昇圧回路から出力された昇圧電圧（この時点では電源電圧）がアドレス信号に基づいて選択されたワード線に出力される。
【０００８】
更に、所定時間の経過後、制御回路から昇圧回路とタイマー回路に消去実行信号が与えられる。これにより、昇圧回路では昇圧動作が開始され、出力される昇圧電圧が時間と共に所定の高電圧（消去電圧）まで上昇する。また、タイマー回路では、消去動作の終了タイミングを決定するための時間監視が開始される。
【０００９】
昇圧回路から出力される昇圧電圧が、消去電圧まで上昇して更に一定時間が経過すると、選択されたワード線に接続されたメモリセルの記憶内容は、このワード線から与えられる消去電圧によって消去される。
【００１０】
タイマー回路の監視時間が経過すると、このタイマー回路から制御回路に消去終了信号が出力される。これにより、制御回路から出力されていた消去実行信号が停止され、これに代わって放電制御信号が出力される。消去実行信号が停止されることにより、昇圧回路における昇圧動作とタイマー回路における時間監視が停止する。また、放電制御信号が出力されることにより、放電回路によって、昇圧回路の出力側の配線やワード線デコーダ中の電荷の放電が開始されると共に、センサー回路による昇圧電圧の電圧監視が開始される。
【００１１】
昇圧電圧が放電されて所定の電源電圧に戻ると、センサー回路から制御回路に放電終了信号が出力される。これにより、制御回路から出力されていた消去開始信号が停止され、昇圧回路、タイマー回路、放電回路及びワード線デコーダの各回路は待機状態となる。
【００１２】
【発明が解決しようとする課題】
しかしながら、従来のフラッシュメモリでは、次のような課題があった。
例えばマイクロコントローラのようなＬＳＩ（大規模集積回路）では、ＣＰＵ（中央処理装置）の他、メモリや入出力回路等を１チップにまとめ、このメモリに所定のプログラムを格納することによって所定の動作を行わせるようにしている。マイクロコントローラに組込まれるメモリとして、プログラムや固定データを格納するためにフラッシュメモリが使用される。
【００１３】
一方、マイクロコントローラでは、外部からリセット信号が与えられたときに、そのリセット時の動作状態にかかわらず、ＣＰＵを含むすべての回路を待機状態に戻すように構成している。従って、マイクロコントローラに組込まれたフラッシュメモリでは、リセット信号が与えられたときに、制御回路から出力される消去開始信号、消去実行信号及び放電制御信号が直ちに停止されるようになっている。
【００１４】
このため、例えばフラッシュメモリの消去動作中にリセット信号が与えられると、昇圧回路が動作した状態で、放電回路が起動されることなく、直ちに待機状態への移行が行われる。このような高電圧から基準電位への直接遷移により、基準電位に流れ込む電流をトリガーにして、大電流が流れ続けるダイナミック・ラッチアップが発生する危険性がある。更に、トランジスタの微細化並びに電源の低電圧化に伴い、トランジスタ自体の耐圧が低下しており、高電圧から基準電位への直接遷移時に、この高電圧が印加されるトランジスタが破壊するおそれがあるという問題があった。
【００１５】
前記課題を解決するために、請求項１の発明では、半導体記憶装置を、高電圧を印加することによって記憶内容の書換えが可能な不揮発性のメモリセルを有する記憶部と、書換え命令に従って書換え動作を指示する書換実行信号を出力し、書換えの終了を示す書換終了信号が与えられたときに該書換実行信号を停止すると共に高電圧の放電を指示する放電制御信号を出力し、放電の終了を示す放電終了信号が与えられたときに該放電制御信号を停止し、リセット信号が与えられたときにはこれらの書換実行信号及び放電制御信号を停止する制御回路と、前記書換実行信号に従って前記記憶内容の書換えに必要な高電圧を出力する昇圧回路と、前記書換実行信号に従って書換え動作の終了時期を決定するための時間監視を行い、所定の監視時間が経過した時に前記書換終了信号を出力するタイマー回路と、前記放電制御信号または前記リセット信号が与えられたときに前記昇圧回路の高電圧を放電させる放電回路と、前記放電制御信号または前記リセット信号が与えられたときに前記昇圧回路の出力電圧を監視し、該出力電圧が前記高電圧より低く、基準電圧より高い所定の電圧まで低下したときに前記放電終了信号を出力するセンサー回路とを備えた構成にしている。
【００１６】
請求項１の発明によれば、以上のように半導体記憶装置を構成したので、次のような作用が行われる。
通常の書換え動作では、制御回路に書換え命令が与えられると、書換実行信号が出力されて昇圧回路とタイマー回路に与えられる。これにより、昇圧回路から高電圧が出力され、タイマー回路では書換えの終了時期を決定するための時間監視が開始される。昇圧回路から出力された高電圧で記憶部のメモリセルの記憶内容が書替えられた頃を見計らって、タイマー回路から制御回路に対して書換終了信号が出力される。制御回路では書換実行信号が停止され、これに代わって放電制御信号が出力され、放電回路によって昇圧回路の高電圧の放電が行われる。昇圧回路の出力電圧はセンサー回路で監視され、所定の電圧まで低下すると放電終了信号が出力される。これにより、制御回路の放電制御信号が停止され、待機状態に復旧する。
書換え動作中にリセット信号が与えられると、制御回路は待機状態に復旧されて書換実行信号が停止され、これに伴ってタイマー回路の動作も停止される。一方、リセット信号が与えられたことにより、放電回路とセンサー回路の動作が開始され、昇圧回路の高電圧の放電が行われる。
【００１７】
請求項２の発明では、半導体記憶装置を、高電圧を印加することによって記憶内容の書換えが可能な不揮発性のメモリセルを有する記憶部と、書換え命令に従って書換え動作を指示する書換実行信号を出力し、書換えの終了を示す書換終了信号が与えられたときに該書換実行信号を停止すると共に高電圧の放電を指示する放電制御信号を出力し、放電の終了を示す放電終了信号が与えられたときに該放電制御信号を停止し、リセット信号が与えられたときにはこれらの書換実行信号及び放電制御信号を停止する制御回路と、前記リセット信号が与えられたときに、所定のパルス幅を有するパルス信号を出力するパルス回路と、前記書換実行信号に従って前記記憶内容の書換えに必要な高電圧を出力する昇圧回路と、前記書換実行信号に従って書換え動作の終了時期を決定するための時間監視を行い、所定の監視時間が経過した時に前記書換終了信号を出力するタイマー回路と、 前記放電制御信号または前記パルス信号が与えられたときに前記昇圧回路の高電圧を放電させる放電回路と、前記放電制御信号または前記パルス信号が与えられたときに前記昇圧回路の出力電圧を監視し、該出力電圧が前記高電圧より低く、基準電圧より高い所定の電圧まで低下したときに前記放電終了信号を出力するセンサー回路とを備えた構成にしている。
【００１８】
請求項２の発明によれば、請求項１の発明とほぼ同様の作用が行われる。
【００１９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すフラッシュメモリの消去回路の構成図である。
【００２０】
この消去回路は、図示しないメモリセルアレイに対する消去動作を行うための制御回路１０、昇圧回路２０、タイマー回路３０、センサー回路４０、放電回路６０及びワード線デコーダ８０に加えて、消去動作中のリセットに対応するためのインバータ９１と２入力のＯＲ（論理和ゲート）９２，９３を備えている。
【００２１】
制御回路１０は、消去命令ＣＭＤが与えられたときに、消去開始信号ＥＲＡと消去実行信号ＥＲＡ０を所定の時間をおいて順次出力し、消去終了信号ＴＭＯが与えられたときに、消去実行信号ＥＲＡ０を停止すると共に放電制御信号ＤＩＳを出力し、放電終了信号ＥＮＤが与えられたときに、消去開始信号ＥＲＡを停止するものである。更に、この制御回路１０は、外部からリセット信号／ＲＳＴ（但し、「／」は反転論理を示す）が与えられたときには、その状態にかかわらず、消去開始信号ＥＲＡ、消去実行信号ＥＲＡ０及び放電制御信号ＤＩＳを停止するようになっている。
【００２２】
例えば、この制御回路１０は、リセット信号／ＲＳＴが与えられるインバータ１１を有し、このインバータ１１の出力側が２入力のＯＲ１２の一方の入力側に接続され、このＯＲ１２の他方の入力側には、センサー回路４０から放電終了信号ＥＮＤが与えられるようになっている。ＯＲ１２の出力側は、セットリセット型のＦＦ（フリップフロップ）１３のリセット端子Ｒに接続されている。ＦＦ１３のセット端子Ｓには、タイマー回路３０から消去終了信号ＴＭＯが与えられ、このＦＦ１３の出力端子Ｑから、放電制御信号ＤＩＳが出力されるようになっている。
【００２３】
ＦＦ１３の反転出力端子／Ｑは、２入力のＡＮＤ（論理積ゲート）１４の一方の入力側に接続され、このＡＮＤ１４の他方の入力側に、消去命令ＣＭＤが与えられるようになっている。ＡＮＤ１４とＯＲ１２の出力側は、それぞれセットリセット型のＦＦ１５のセット端子Ｓとリセット端子Ｒに接続されている。
【００２４】
ＦＦ１５の出力端子Ｑから、消去開始信号ＥＲＡが出力され、この消去開始信号ＥＲＡが遅延素子（ＤＬＹ）１６を介して２入力のＡＮＤ１７の一方の入力側に与えられるようになっている。ＡＮＤ１７の他方の入力側は、ＦＦ１３の反転出力端子／Ｑが接続されている。インバータ１１の出力側には、更に２入力のＯＲ１８の一方の入力側に接続され、このＯＲ１８の他方の入力側には、ＦＦ１３の出力端子Ｑが接続されている。
【００２５】
ＡＮＤ１７とＯＲ１８の出力側は、それぞれセットリセット型のＦＦ１９のセット端子Ｓとリセット端子Ｒに接続され、このＦＦ１９の出力端子Ｑから、消去実行信号ＥＲＡ０が出力されるようになっている。
【００２６】
消去開始信号ＥＲＡと放電制御信号ＤＩＳは、それぞれＯＲ９２，９３の一方の入力側に与えられ、これらのＯＲ９２，９３の他方の入力側には、リセット信号／ＲＳＴがインバータ９１で反転されて与えられるようになっている。そして、消去開始信号ＥＲＡ２と放電制御信号ＤＩＳ２が、ＯＲ９２，９３からそれぞれ出力されるようになっている。
【００２７】
即ち、ＯＲ９２は、消去開始信号ＥＲＡがレベル“Ｈ”、またはリセット信号／ＲＳＴがレベル“Ｌ”のときに、消去開始信号ＥＲＡ２を“Ｈ”にして昇圧回路２０、タイマー回路３０、センサー回路４０、放電回路６０及びワード線デコーダ８０へ与えるものである。また、ＯＲ９３は、放電制御信号ＤＩＳが“Ｈ”、またはリセット信号／ＲＳＴが“Ｌ”のときに、放電制御信号ＤＩＳ２を“Ｈ”にして、センサー回路４０と放電回路６０に与えるものである。
【００２８】
昇圧回路２０は、例えばチャージポンプで構成され、制御回路１０から与えられる消去実行信号ＥＲＡ０に従って、記憶内容の書換えに必要な昇圧電圧ＶＰＰを出力するものである。昇圧回路２０の出力側には、センサー回路４０、放電回路６０及びワード線デコーダ８０が接続されている。
【００２９】
タイマー回路３０は、消去開始信号ＥＲＡ０が与えられたときに、消去動作の終了タイミングを決定するための時間監視を開始し、所定の監視時間が経過した時に、消去終了信号ＴＭＯを制御回路１０に出力するものである。
【００３０】
例えば、このタイマー回路３０は、消去開始信号ＥＲＡ２で起動される発振部（ＯＳＣ）３１、消去実行信号ＥＲＡ０が与えられた時にこの発振部３１から出力されるクロック信号を計数するカウンタ（ＣＮＴ）３２、及びこの消去実行信号ＥＲＡ０とカウンタ３２のカウントオーバー出力の論理積を消去終了信号ＴＭＯとして出力するＡＮＤ３３で構成されている。
【００３１】
センサー回路４０は、消去動作が終了して放電制御信号ＤＩＳ２に従って昇圧電圧ＶＰＰの放電が開始されたときに、この昇圧電圧ＶＰＰを電源電圧ＶＣＣと比較し、昇圧電圧ＶＰＰが放電されて所定の電源電圧ＶＣＣに戻ったときに、制御回路１０に対して放電終了信号ＥＮＤを出力するものである。
【００３２】
例えば、このセンサー回路４０は、昇圧回路２０の出力側と接地電位ＧＮＤとの間に直列に順次接続された、ＮＭＯＳ（ＮチャンネルＭＯＳトランジスタ）４１，ＰＭＯＳ（ＰチャンネルＭＯＳトランジスタ）４２及びＮＭＯＳ４３，４４を有し、このＮＭＯＳ４４のゲートに、放電制御信号ＤＩＳ２が与えられるようになっている。電源電圧ＶＣＣとＮＭＯＳ４１のソース間には、ＮＭＯＳ４５が接続されている。更に、このセンサー回路４０は、電源電圧ＶＣＣと接地電位ＧＮＤとの間に、直列に順次接続されたＰＭＯＳ４６とＮＭＯＳ４７，４８を有し、これらのＰＭＯＳ４６とＮＭＯＳ４７のゲートが、ＮＭＯＳ４４のドレインに接続されている。
【００３３】
また、ＰＭＯＳ４６と並列にＰＭＯＳ４９が接続され、このＰＭＯＳ４９とＮＭＯＳ４８のゲートに、消去開始信号ＥＲＡ２が与えられるようになっている。ＰＭＯＳ４９のドレインは、２入力のＡＮＤ５０の一方の入力側に接続され、このＡＮＤ５０の他方の入力側に、放電制御信号ＤＩＳ２が与えられるようになっている。そして、ＡＮＤ５０の出力側には遅延素子５１が接続され、この遅延素子５１から放電終了信号ＥＮＤが出力されるようになっている。
【００３４】
放電回路６０は、書換え終了後に放電制御信号ＤＩＳが与えられたときに、昇圧回路２０の出力側の配線やワード線デコーダ８０中の電荷を放電させて、昇圧電圧ＶＰＰを急速に電源電圧ＶＣＣまで低下させるものである。
【００３５】
例えば、この放電回路６０は、電源電圧ＶＣＣと昇圧電圧ＶＰＰの間にダイオード接続されたＮＭＯＳ６１、この昇圧電圧ＶＰＰと接地電位ＧＮＤとの間に直列に接続されたＮＭＯＳ６２〜６７を有している。更にこの放電回路６０は、昇圧電圧ＶＰＰと接地電位ＧＮＤとの間に直列に接続されたＮＭＯＳ６８〜７１を有している。ＮＭＯＳ６３，６８のゲート同士、及びＮＭＯＳ６４，６９のゲート同士は、それぞれ接続されている。また、ＮＭＯＳ６６，７０のゲートには放電制御信号ＤＩＳ２が与えられ、ＮＭＯＳ６７，７１のゲートには消去開始信号ＥＲＡ２が与えられるようになっている。
【００３６】
図２は、図１の動作を示す信号波形図である。以下、この図２を参照しつつ、図１の動作を、通常の消去動作（１）と、消去動作中のリセット（２）に分けて説明する。
【００３７】
（１） 通常の消去動作
通常の消去動作では、リセット信号／ＲＳＴは、常に“Ｈ”となっている。
待機状態では、消去命令ＣＭＤは“Ｌ”で、制御回路１０から出力される消去開始信号ＥＲＡ、消去実行信号ＥＲＡ０及び放電制御信号ＤＩＳは、すべて“Ｌ”である。従って、ＯＲ９２，９３からそれぞれ出力される消去開始信号ＥＲＡ２と放電制御信号ＤＩＳ２も“Ｌ”である。これにより、タイマー回路３０から出力される消去終了信号ＴＭＯと、センサー回路４０から出力される放電終了信号ＥＮＤは“Ｌ”となり、ワード線デコーダ８０のワード線ＷＬはすべて接地電位ＧＮＤとなる。また、昇圧回路２０から出力される昇圧電圧ＶＰＰは、電源電圧ＶＣＣである。
【００３８】
図２の時刻Ｔ１において、消去動作が開始され、制御回路１０に与えられる消去命令ＣＭＤが一時的に“Ｈ”になると、消去開始信号ＥＲＡは“Ｈ”となり、消去開始信号ＥＲＡ２も“Ｈ”となる。これにより、各回路の待機状態が解除され、消去動作が開始される。ワード線デコーダ８０では、アドレス信号ＡＤＲで選択されたワード線ＷＬに、電源電圧ＶＣＣが出力される。
【００３９】
時刻Ｔ１から所定の時間ｔＥＩが経過すると、時刻Ｔ２において、消去実行信号ＥＲＡ０が“Ｈ”となる。これにより、昇圧回路２０の動作が開始され、昇圧電圧ＶＰＰは、時間の経過と共に電源電圧ＶＣＣから消去電圧ＶＥＰまで上昇する。従って、選択されたワード線ＷＬの電圧も、時間の経過と共に電源電圧ＶＣＣから消去電圧ＶＥＰまで上昇する。一方、タイマー回路３０では、時間監視が開始される。
【００４０】
時刻Ｔ２からタイマー回路３０による監視時間ｔＥＲが経過すると、時刻Ｔ３において、消去終了信号ＴＭＯが“Ｈ”となる。これにより、消去実行信号ＥＲＡ０が“Ｌ”となり、放電制御信号ＤＩＳ，ＤＩＳ２が“Ｈ”となる。消去実行信号ＥＲＡ０が“Ｌ”になったことにより、昇圧回路２０の動作が停止する。また、放電制御信号ＤＩＳ２が“Ｈ”になったことにより、放電回路６０の動作が開始される。これにより、昇圧回路２０から出力される昇圧電圧ＶＰＰと、選択されたワード線ＷＬの電圧が、時間の経過と共に消去電圧ＶＥＰから電源電圧ＶＣＣに低下する。消去実行信号ＥＲＡ０が“Ｌ”になったことに伴い、時刻Ｔ４において、消去終了信号ＴＭＯは“Ｌ”となる。
【００４１】
時刻Ｔ５において、昇圧電圧ＶＰＰが放電されてほぼ電源電圧ＶＣＣまで低下すると、放電終了信号ＥＮＤが“Ｈ”となる。これにより、消去開始信号ＥＲＡと放電制御信号ＤＩＳは“Ｌ”となり、消去開始信号ＥＲＡ２と放電制御信号ＤＩＳ２も“Ｌ”となる。ワード線デコーダ８０では、すべてのワード線ＷＬが接地電位ＧＮＤとなる。
【００４２】
時刻Ｔ６において、放電制御信号ＤＩＳ２が“Ｌ”になったことに伴って、放電終了信号ＥＮＤは“Ｌ”となる。これにより、制御回路１０を含むすべての回路が待機状態に戻る。
【００４３】
（２） 消去動作中のリセット
時刻Ｔ１１において、消去動作が開始されて消去命令ＣＭＤが一時的に“Ｈ”になると、消去開始信号ＥＲＡは“Ｈ”となり、消去開始信号ＥＲＡ２も“Ｈ”となる。これにより、各回路の待機状態が解除され、消去動作が開始される。ワード線デコーダ８０では、アドレス信号ＡＤＲで選択されたワード線ＷＬに、電源電圧ＶＣＣが出力される。
【００４４】
時刻Ｔ１１から所定の時間ｔＥＩが経過すると、時刻Ｔ１２において、消去実行信号ＥＲＡ０が“Ｈ”となり、昇圧回路２０の動作が開始される。昇圧電圧ＶＰＰは、時間の経過と共に電源電圧ＶＣＣから消去電圧ＶＥＰまで上昇し、選択されたワード線ＷＬの電圧も、時間の経過と共に電源電圧ＶＣＣから消去電圧ＶＥＰまで上昇する。一方、タイマー回路３０では、時間監視が開始される。
【００４５】
時刻Ｔ１３において、消去動作中（即ち、タイマー回路３０による監視時間ｔＥＲが経過する前）に、リセット信号／ＲＳＴが“Ｌ”になると、制御回路１０がリセットされ、消去開始信号ＥＲＡと消去実行信号ＥＲＡ０が強制的に“Ｌ”となる。これにより、昇圧回路２０とタイマー回路３０の動作は停止する。
【００４６】
一方、リセット信号／ＲＳＴは、インバータ９１で反転されてＯＲ９２，９３に与えられるので、これらのＯＲ９２，９３から出力される消去開始信号ＥＲＡ２と放電制御信号ＤＩＳ２が“Ｈ”となる。これにより、センサー回路４０と放電回路６０の動作が開始され、昇圧電圧ＶＰＰは放電されて時間の経過と共に電源電圧ＶＣＣまで低下する。
【００４７】
時刻Ｔ１４において、リセット信号／ＲＳＴが解除されて“Ｈ”に戻ると、消去開始信号ＥＲＡ２と放電制御信号ＤＩＳ２は“Ｌ”となる。これにより、制御回路１０を含むすべての回路が待機状態に戻る。
【００４８】
以上のように、この第１の実施形態の消去回路は、リセット信号／ＲＳＴが“Ｌ”の期間中、放電回路６０を強制的に動作させるように構成している。従って、リセット信号／ＲＳＴのパルス幅を、放電に必要な時間よりも長く設定しておけば、消去動作中にこのリセット信号／ＲＳＴが与えられた場合でも、昇圧電圧ＶＰＰを完全に放電してから待機状態に戻すことが可能になり、ダイナミックラッチアップの発生やトランジスタの破壊を低減させることができる。
【００４９】
（第２の実施形態）
図３は、本発明の第２の実施形態を示すフラッシュメモリの消去回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００５０】
この消去回路は、図１中のインバータ９１に代えて、パルス回路９４を設けたものである。パルス回路９４は、例えばモノステーブル・マルチバイブレータで構成され、リセット信号／ＲＳＴが“Ｈ”から“Ｌ”に変化した時に、一定時間ｔＤＰＬだけ“Ｈ”となるパルス信号ＰＬＳを出力するものである。従って、消去開始信号ＥＲＡまたはパルス信号ＰＬＳが与えられたときに、ＯＲ９２から消去開始信号ＥＲＡ２が出力され、放電制御信号ＤＩＳまたはパルス信号ＰＬＳが与えられたときに、ＯＲ９３から放電制御信号ＤＩＳ２が出力されるようになっている。その他の構成は、図１と同様である。
【００５１】
図４は、図３の消去動作中のリセット動作を示す信号波形図である。以下、この図４を参照しつつ、図３の消去回路の消去動作中に、リセットが行われた場合の動作を説明する。なお、通常の消去動作は、第１の実施形態と同様であるので、説明は省略する。
【００５２】
待機状態では、リセット信号／ＲＳＴと消去命令ＣＭＤは、それぞれ“Ｈ”，“Ｌ”で、制御回路１０から出力される消去開始信号ＥＲＡ、消去実行信号ＥＲＡ０及び放電制御信号ＤＩＳは、すべて“Ｌ”である。従って、ＯＲ９２，９３からそれぞれ出力される消去開始信号ＥＲＡ２と放電制御信号ＤＩＳ２も“Ｌ”である。これにより、タイマー回路３０から出力される消去終了信号ＴＭＯと、センサー回路４０から出力される放電終了信号ＥＮＤは“Ｌ”となり、ワード線デコーダ８０のワード線ＷＬはすべて接地電位ＧＮＤとなる。また、昇圧回路２０から出力される昇圧電圧ＶＰＰは、電源電圧ＶＣＣである。
【００５３】
時刻Ｔ２１において，消去命令ＣＭＤが一時的に“Ｈ”になると、消去開始信号ＥＲＡは“Ｈ”となり、消去開始信号ＥＲＡ２も“Ｈ”となる。これにより、各回路の待機状態が解除され、消去動作が開始される。ワード線デコーダ８０では、アドレス信号ＡＤＲで選択されたワード線ＷＬに、電源電圧ＶＣＣが出力される。
【００５４】
時刻Ｔ２１から所定の時間ｔＥＩが経過すると、時刻Ｔ２２において、消去実行信号ＥＲＡ０が“Ｈ”となる。これにより、昇圧回路２０の動作が開始され、昇圧電圧ＶＰＰは、時間の経過と共に電源電圧ＶＣＣから消去電圧ＶＥＰまで上昇する。従って、選択されたワード線ＷＬの電圧も、時間の経過と共に電源電圧ＶＣＣから消去電圧ＶＥＰまで上昇する。一方、タイマー回路３０では、時間監視が開始される。
【００５５】
時刻Ｔ２３において、消去動作中にリセット信号／ＲＳＴが“Ｌ”になると、制御回路１０がリセットされ、消去開始信号ＥＲＡと消去実行信号ＥＲＡ０が強制的に“Ｌ”となる。これにより、昇圧回路２０とタイマー回路３０の動作は停止させられる。
【００５６】
一方、リセット信号／ＲＳＴが“Ｈ”から“Ｌ”に変化することにより、パルス回路９４から一定時間ｔＤＰＬだけ“Ｈ”となるパルス信号ＰＬＳが出力される。なお、パルス信号ＰＬＳは、その後のリセット信号／ＲＳＴの状態に関係なく（例えば、その直後の時刻Ｔ２４にリセット信号信号／ＲＳＴが“Ｈ”となっても）継続して出力される。
【００５７】
パルス信号ＰＬＳは、ＯＲ９２，９３に与えられているので、これらのＯＲ９２，９３から出力される消去開始信号ＥＲＡ２と放電制御信号ＤＩＳ２も、一定時間ｔＤＰＬだけ“Ｈ”となる。これにより、放電回路６０の動作が開始され、昇圧電圧ＶＰＰは時間の経過と共に電源電圧ＶＣＣまで低下する。
【００５８】
時刻Ｔ２５において、パルス信号ＰＬＳが“Ｌ”に戻ると、消去開始信号ＥＲＡ２と放電制御信号ＤＩＳ２も“Ｌ”となる。これにより、制御回路１０を含むすべての回路が待機状態に戻る。
【００５９】
以上のように、この第２の実施形態の消去回路は、リセット信号／ＲＳＴの“Ｈ”から“Ｌ”への変化を検出して、一定時間ｔＤＰＬだけ“Ｈ”となるパルス信号ＰＬＳを出力するパルス回路９４を有している。これにより、消去動作中にリセット信号／ＲＳＴが与えられた時に、このリセット信号のパルス幅に関係なく、一定時間ｔＤＰＬをかけて昇圧電圧ＶＰＰを放電してから待機状態に戻すことが可能になるので、ダイナミックラッチアップの発生やトランジスタの破壊を確実に低減させることができる。
【００６０】
（第３の実施形態）
図５は、本発明の第３の実施形態を示すフラッシュメモリの消去回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００６１】
この消去回路は、図１の消去回路における制御回路１０、インバータ９１及びＯＲ９２，９３に代えて、若干構成の異なる制御回路１０Ａ、インバータ９５及びＯＲ９６を設けたものである。
【００６２】
これらの制御回路１０Ａ等は、消去命令ＣＭＤが与えられたときに、消去開始信号ＥＲＡと消去実行信号ＥＲＡ０を所定の時間間隔で順次出力し、消去終了信号ＴＭＯまたはリセット信号／ＲＳＴが与えられたときに、消去実行信号ＥＲＡ０を停止すると共に放電制御信号ＤＩＳを出力し、放電終了信号ＥＮＤが与えられたときに、消去開始信号ＥＲＡ、消去実行信号ＥＲＡ０及び放電制御信号ＤＩＳを停止するものである。
【００６３】
例えば、制御回路１０Ａは、セットリセット型のＦＦ１３を有し、そのセット端子Ｓに消去終了信号ＴＭＯ２が、リセット端子Ｒには放電終了信号ＥＮＤが、それぞれ与えられるようになっている。なお、消去終了信号ＴＭＯ２は、インバータ９５で反転されたリセット信号／ＲＳＴと消去終了信号ＴＭＯの論理和を、ＯＲ９６でとったものである。
【００６４】
この制御回路１０Ａは、消去命令ＣＭＤとＦＦ１３の反転出力信号の論理積をとるＡＮＤ１４を有し、この論理積がＦＦ１５のセット端子Ｓに与えられるようになっている。ＦＦ１５のリセット端子Ｒには放電終了信号ＥＮＤが与えられ、その出力端子Ｑから消去開始信号ＥＲＡが出力されるようになっている。ＦＦ１５の出力端子Ｑは、更に遅延素子１６を介してＡＮＤ１７の一方の入力側に接続されている。ＡＮＤ１７の他方の入力側には、ＦＦ１３の反転出力端子／Ｑが接続されている。
【００６５】
ＦＦ１３の出力端子Ｑから、放電制御信号ＤＩＳが出力されるようになっており、この出力端子ＱはＯＲ１８の一方の入力側に接続されている。また、ＯＲ１８の他方の入力側には、放電終了信号ＥＮＤが与えられるようになっている。ＡＮＤ１７とＯＲ１８の出力側は、それぞれＦＦ１９のセット端子Ｓとリセット端子Ｒに接続されている。
【００６６】
ＦＦ１９の出力端子Ｑから消去実行信号ＥＲＡ０が出力され、昇圧回路２０とタイマー回路３０に与えられるようになっている。また、消去開始信号ＥＲＡは、昇圧回路２０、タイマー回路３０、センサー回路４０、放電回路６０及びワード線デコーダ８０に与えられ、放電制御信号ＤＩＳは、センサー回路４０及び放電回路６０に与えられるようになっている。その他の構成は、図１と同様である。
【００６７】
図６は、図５の消去動作中のリセット動作を示す信号波形図である。以下、この図６を参照しつつ、図５の消去回路の消去動作中に、リセットが行われた場合の動作を説明する。なお、通常の消去動作は、第１の実施形態と同様であるので、説明は省略する。
【００６８】
待機状態では、リセット信号／ＲＳＴと消去命令ＣＭＤは、それぞれ“Ｈ”，“Ｌ”で、制御回路１０Ａから出力される消去開始信号ＥＲＡ、消去実行信号ＥＲＡ０及び放電制御信号ＤＩＳは、すべて“Ｌ”である。従って、タイマー回路３０から出力される消去終了信号ＴＭＯと、センサー回路４０から出力される放電終了信号ＥＮＤは“Ｌ”となり、ワード線デコーダ８０のワード線ＷＬはすべて接地電位ＧＮＤとなる。また、昇圧回路２０から出力される昇圧電圧ＶＰＰは、電源電圧ＶＣＣである。
【００６９】
時刻Ｔ３１において、消去動作が開始されて消去命令ＣＭＤが一時的に“Ｈ”になると、消去開始信号ＥＲＡは“Ｈ”となり、各回路の待機状態が解除されて消去動作が開始される。ワード線デコーダ８０では、アドレス信号ＡＤＲで選択されたワード線ＷＬに、電源電圧ＶＣＣが出力される。
【００７０】
時刻Ｔ３１から所定の時間ｔＥＩが経過すると、時刻Ｔ３２において、消去実行信号ＥＲＡ０が“Ｈ”となる。これにより、昇圧回路２０の動作が開始され、昇圧電圧ＶＰＰは、時間の経過と共に電源電圧ＶＣＣから消去電圧ＶＥＰまで上昇し、選択されたワード線ＷＬの電圧も、時間の経過と共に電源電圧ＶＣＣから消去電圧ＶＥＰまで上昇する。一方、タイマー回路３０では、時間監視が開始される。
【００７１】
時刻Ｔ３３において、消去動作中にリセット信号／ＲＳＴが“Ｌ”になると、制御回路１０Ａから出力される消去実行信号ＥＲＡ０が“Ｌ”になり、これに代わって、放電制御信号ＤＩＳが“Ｈ”となる。これにより、昇圧回路２０とタイマー回路３０の動作が停止されると共に、センサー回路４０と放電回路６０の動作が開始される。
【００７２】
時刻Ｔ３４において、リセット信号／ＲＳＴが“Ｈ”に戻っても、制御回路１０Ａの状態は変化しない。
【００７３】
時刻Ｔ３５において、放電が完了してセンサー回路４０から出力される放電終了信号ＥＮＤが“Ｈ”になると、制御回路１０Ａから出力される消去開始信号ＥＲＡが“Ｌ”となる。これにより、制御回路１０Ａを含むすべての回路が待機状態に戻る。
【００７４】
以上のように、この第３の実施形態の消去回路は、リセット信号／ＲＳＴまたは消去終了信号ＴＭＯが与えられたときに、消去実行信号ＥＲＡ０を停止すると共に放電制御信号ＤＩＳを出力する制御回路１０Ａを有している。これにより、消去動作中にリセット信号／ＲＳＴが与えられたときにも、消去動作が終了したときと同じ処理が行われるので、第２の実施形態の消去回路よりも簡単な回路構成で、同様の効果が得られる。
【００７５】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００７６】
（ａ） 制御回路１０，１０Ａ、タイマー回路２０、センサー回路３０及び放電回路６０の回路構成は、図１及び図５に例示したものに限定されない。同様の機能を有するものであれば、いかなる回路構成でも同様に適用可能である。
【００７７】
（ｂ） 消去回路について説明したが、高電圧を使用する書込み回路にも同様に適用可能である。
【００７８】
（ｃ） 制御回路１０，１０Ａでは、消去命令ＣＭＤに従って、まず消去開始信号ＥＲＡを出力して昇圧回路２０等を動作可能な状態にし、更に所定の時間後に消去実行信号ＥＲＡ０によって、昇圧回路２０とタイマー回路３０の動作を開始させるようにしている。起動時間を短縮するために、これらの昇圧回路２０等を常に動作可能な状態にしておく場合には、消去開始信号ＥＲＡを制御信号として使用する必要はない。
【００７９】
【発明の効果】
請求項１の発明によれば、放電回路は、制御回路からの放電制御信号の他、リセット信号が与えられたときにも、昇圧回路の高電圧を放電させるように構成されている。これにより、書換え動作中にリセット信号が与えられて制御回路が待機状態に復旧されても、放電回路による高電圧の放電動作が行われるので、書換え動作中のリセットによるダイナミック・ラッチアップ等の発生が抑制され、トランジスタ等の破損を防止することができる。
【００８０】
請求項２の発明によれば、リセット信号が与えられたときに、所定のパルス幅を有するパルス信号を出力するパルス回路を有すると共に、放電回路は、制御回路からの放電制御信号の他、パルス信号が与えられたときにも、昇圧回路の高電圧を放電させるように構成されている。これにより、より確実に書換え動作中のリセットによるダイナミック・ラッチアップ等の発生が抑制され、トランジスタ等の破損を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すフラッシュメモリの消去回路の構成図である。
【図２】図１の動作を示す信号波形図である。
【図３】本発明の第２の実施形態を示すフラッシュメモリの消去回路の構成図である。
【図４】図３の動作を示す信号波形図である。
【図５】本発明の第３の実施形態を示すフラッシュメモリの消去回路の構成図である。
【図６】図５の動作を示す信号波形図である。
【符号の説明】
１０，１０Ａ 制御回路
２０ 昇圧回路
３０ タイマー回路
４０ センサー回路
６０ 放電回路
８０ ワード線デコーダ
９１，９５ インバータ
９２，９３，９６ ＯＲ
９４ パルス回路
【発明の属する技術分野】
本発明は、フラッシュメモリ等のように浮遊ゲートに高電圧を印加してデータの書込みや消去を行う半導体記憶装置、特にその動作中のリセットによる破損防止技術に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開２０００−１００１８３号公報
【０００４】
フラッシュメモリ（電気的に書換え可能な不揮発性メモリ、ＥＥＰＲＯＭともいう）は、浮遊ゲートを有する電界効果トランジスタをメモリセルとして用い、選択したメモリセルに高電圧を印加して、その浮遊ゲートに電荷を蓄積したり或いは蓄積された電荷を放電させることによって、記憶内容を書換えることができる不揮発性のメモリである。
【０００５】
フラッシュメモリは、データを記憶するメモリセルがマトリクス状に配置されたメモリセルアレイの他、記憶内容の書換え時に必要な高電圧を発生する昇圧回路、書換えの終了タイミングを決定するタイマー回路、書換え終了後に高電圧を放電する放電回路、高電圧が放電されたことを検出するセンサー回路、アドレス信号に基づいてワード線を選択してデータの書換え時に高電圧を出力するワード線デコーダ、及びこれらの回路全体の動作を制御する制御回路等で構成されている。
【０００６】
このようなフラッシュメモリにおいて、読み書きが行われていない待機状態では、昇圧回路の動作は行われず出力される昇圧電圧は通常の電源電圧となり、ワード線デコーダの動作は停止され、すべてのワード線には基準電位（接地電位）が出力されている。
【０００７】
このフラッシュメモリの制御回路に、例えば消去命令が与えられると、この制御回路から消去開始信号が出力され、消去動作が開始される。消去開始信号は、昇圧回路、タイマー回路、放電回路及びワード線デコーダに与えられ、これらの各回路の待機状態が解除される。これにより、ワード線デコーダでは、昇圧回路から出力された昇圧電圧（この時点では電源電圧）がアドレス信号に基づいて選択されたワード線に出力される。
【０００８】
更に、所定時間の経過後、制御回路から昇圧回路とタイマー回路に消去実行信号が与えられる。これにより、昇圧回路では昇圧動作が開始され、出力される昇圧電圧が時間と共に所定の高電圧（消去電圧）まで上昇する。また、タイマー回路では、消去動作の終了タイミングを決定するための時間監視が開始される。
【０００９】
昇圧回路から出力される昇圧電圧が、消去電圧まで上昇して更に一定時間が経過すると、選択されたワード線に接続されたメモリセルの記憶内容は、このワード線から与えられる消去電圧によって消去される。
【００１０】
タイマー回路の監視時間が経過すると、このタイマー回路から制御回路に消去終了信号が出力される。これにより、制御回路から出力されていた消去実行信号が停止され、これに代わって放電制御信号が出力される。消去実行信号が停止されることにより、昇圧回路における昇圧動作とタイマー回路における時間監視が停止する。また、放電制御信号が出力されることにより、放電回路によって、昇圧回路の出力側の配線やワード線デコーダ中の電荷の放電が開始されると共に、センサー回路による昇圧電圧の電圧監視が開始される。
【００１１】
昇圧電圧が放電されて所定の電源電圧に戻ると、センサー回路から制御回路に放電終了信号が出力される。これにより、制御回路から出力されていた消去開始信号が停止され、昇圧回路、タイマー回路、放電回路及びワード線デコーダの各回路は待機状態となる。
【００１２】
【発明が解決しようとする課題】
しかしながら、従来のフラッシュメモリでは、次のような課題があった。
例えばマイクロコントローラのようなＬＳＩ（大規模集積回路）では、ＣＰＵ（中央処理装置）の他、メモリや入出力回路等を１チップにまとめ、このメモリに所定のプログラムを格納することによって所定の動作を行わせるようにしている。マイクロコントローラに組込まれるメモリとして、プログラムや固定データを格納するためにフラッシュメモリが使用される。
【００１３】
一方、マイクロコントローラでは、外部からリセット信号が与えられたときに、そのリセット時の動作状態にかかわらず、ＣＰＵを含むすべての回路を待機状態に戻すように構成している。従って、マイクロコントローラに組込まれたフラッシュメモリでは、リセット信号が与えられたときに、制御回路から出力される消去開始信号、消去実行信号及び放電制御信号が直ちに停止されるようになっている。
【００１４】
このため、例えばフラッシュメモリの消去動作中にリセット信号が与えられると、昇圧回路が動作した状態で、放電回路が起動されることなく、直ちに待機状態への移行が行われる。このような高電圧から基準電位への直接遷移により、基準電位に流れ込む電流をトリガーにして、大電流が流れ続けるダイナミック・ラッチアップが発生する危険性がある。更に、トランジスタの微細化並びに電源の低電圧化に伴い、トランジスタ自体の耐圧が低下しており、高電圧から基準電位への直接遷移時に、この高電圧が印加されるトランジスタが破壊するおそれがあるという問題があった。
【００１５】
前記課題を解決するために、請求項１の発明では、半導体記憶装置を、高電圧を印加することによって記憶内容の書換えが可能な不揮発性のメモリセルを有する記憶部と、書換え命令に従って書換え動作を指示する書換実行信号を出力し、書換えの終了を示す書換終了信号が与えられたときに該書換実行信号を停止すると共に高電圧の放電を指示する放電制御信号を出力し、放電の終了を示す放電終了信号が与えられたときに該放電制御信号を停止し、リセット信号が与えられたときにはこれらの書換実行信号及び放電制御信号を停止する制御回路と、前記書換実行信号に従って前記記憶内容の書換えに必要な高電圧を出力する昇圧回路と、前記書換実行信号に従って書換え動作の終了時期を決定するための時間監視を行い、所定の監視時間が経過した時に前記書換終了信号を出力するタイマー回路と、前記放電制御信号または前記リセット信号が与えられたときに前記昇圧回路の高電圧を放電させる放電回路と、前記放電制御信号または前記リセット信号が与えられたときに前記昇圧回路の出力電圧を監視し、該出力電圧が前記高電圧より低く、基準電圧より高い所定の電圧まで低下したときに前記放電終了信号を出力するセンサー回路とを備えた構成にしている。
【００１６】
請求項１の発明によれば、以上のように半導体記憶装置を構成したので、次のような作用が行われる。
通常の書換え動作では、制御回路に書換え命令が与えられると、書換実行信号が出力されて昇圧回路とタイマー回路に与えられる。これにより、昇圧回路から高電圧が出力され、タイマー回路では書換えの終了時期を決定するための時間監視が開始される。昇圧回路から出力された高電圧で記憶部のメモリセルの記憶内容が書替えられた頃を見計らって、タイマー回路から制御回路に対して書換終了信号が出力される。制御回路では書換実行信号が停止され、これに代わって放電制御信号が出力され、放電回路によって昇圧回路の高電圧の放電が行われる。昇圧回路の出力電圧はセンサー回路で監視され、所定の電圧まで低下すると放電終了信号が出力される。これにより、制御回路の放電制御信号が停止され、待機状態に復旧する。
書換え動作中にリセット信号が与えられると、制御回路は待機状態に復旧されて書換実行信号が停止され、これに伴ってタイマー回路の動作も停止される。一方、リセット信号が与えられたことにより、放電回路とセンサー回路の動作が開始され、昇圧回路の高電圧の放電が行われる。
【００１７】
請求項２の発明では、半導体記憶装置を、高電圧を印加することによって記憶内容の書換えが可能な不揮発性のメモリセルを有する記憶部と、書換え命令に従って書換え動作を指示する書換実行信号を出力し、書換えの終了を示す書換終了信号が与えられたときに該書換実行信号を停止すると共に高電圧の放電を指示する放電制御信号を出力し、放電の終了を示す放電終了信号が与えられたときに該放電制御信号を停止し、リセット信号が与えられたときにはこれらの書換実行信号及び放電制御信号を停止する制御回路と、前記リセット信号が与えられたときに、所定のパルス幅を有するパルス信号を出力するパルス回路と、前記書換実行信号に従って前記記憶内容の書換えに必要な高電圧を出力する昇圧回路と、前記書換実行信号に従って書換え動作の終了時期を決定するための時間監視を行い、所定の監視時間が経過した時に前記書換終了信号を出力するタイマー回路と、 前記放電制御信号または前記パルス信号が与えられたときに前記昇圧回路の高電圧を放電させる放電回路と、前記放電制御信号または前記パルス信号が与えられたときに前記昇圧回路の出力電圧を監視し、該出力電圧が前記高電圧より低く、基準電圧より高い所定の電圧まで低下したときに前記放電終了信号を出力するセンサー回路とを備えた構成にしている。
【００１８】
請求項２の発明によれば、請求項１の発明とほぼ同様の作用が行われる。
【００１９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すフラッシュメモリの消去回路の構成図である。
【００２０】
この消去回路は、図示しないメモリセルアレイに対する消去動作を行うための制御回路１０、昇圧回路２０、タイマー回路３０、センサー回路４０、放電回路６０及びワード線デコーダ８０に加えて、消去動作中のリセットに対応するためのインバータ９１と２入力のＯＲ（論理和ゲート）９２，９３を備えている。
【００２１】
制御回路１０は、消去命令ＣＭＤが与えられたときに、消去開始信号ＥＲＡと消去実行信号ＥＲＡ０を所定の時間をおいて順次出力し、消去終了信号ＴＭＯが与えられたときに、消去実行信号ＥＲＡ０を停止すると共に放電制御信号ＤＩＳを出力し、放電終了信号ＥＮＤが与えられたときに、消去開始信号ＥＲＡを停止するものである。更に、この制御回路１０は、外部からリセット信号／ＲＳＴ（但し、「／」は反転論理を示す）が与えられたときには、その状態にかかわらず、消去開始信号ＥＲＡ、消去実行信号ＥＲＡ０及び放電制御信号ＤＩＳを停止するようになっている。
【００２２】
例えば、この制御回路１０は、リセット信号／ＲＳＴが与えられるインバータ１１を有し、このインバータ１１の出力側が２入力のＯＲ１２の一方の入力側に接続され、このＯＲ１２の他方の入力側には、センサー回路４０から放電終了信号ＥＮＤが与えられるようになっている。ＯＲ１２の出力側は、セットリセット型のＦＦ（フリップフロップ）１３のリセット端子Ｒに接続されている。ＦＦ１３のセット端子Ｓには、タイマー回路３０から消去終了信号ＴＭＯが与えられ、このＦＦ１３の出力端子Ｑから、放電制御信号ＤＩＳが出力されるようになっている。
【００２３】
ＦＦ１３の反転出力端子／Ｑは、２入力のＡＮＤ（論理積ゲート）１４の一方の入力側に接続され、このＡＮＤ１４の他方の入力側に、消去命令ＣＭＤが与えられるようになっている。ＡＮＤ１４とＯＲ１２の出力側は、それぞれセットリセット型のＦＦ１５のセット端子Ｓとリセット端子Ｒに接続されている。
【００２４】
ＦＦ１５の出力端子Ｑから、消去開始信号ＥＲＡが出力され、この消去開始信号ＥＲＡが遅延素子（ＤＬＹ）１６を介して２入力のＡＮＤ１７の一方の入力側に与えられるようになっている。ＡＮＤ１７の他方の入力側は、ＦＦ１３の反転出力端子／Ｑが接続されている。インバータ１１の出力側には、更に２入力のＯＲ１８の一方の入力側に接続され、このＯＲ１８の他方の入力側には、ＦＦ１３の出力端子Ｑが接続されている。
【００２５】
ＡＮＤ１７とＯＲ１８の出力側は、それぞれセットリセット型のＦＦ１９のセット端子Ｓとリセット端子Ｒに接続され、このＦＦ１９の出力端子Ｑから、消去実行信号ＥＲＡ０が出力されるようになっている。
【００２６】
消去開始信号ＥＲＡと放電制御信号ＤＩＳは、それぞれＯＲ９２，９３の一方の入力側に与えられ、これらのＯＲ９２，９３の他方の入力側には、リセット信号／ＲＳＴがインバータ９１で反転されて与えられるようになっている。そして、消去開始信号ＥＲＡ２と放電制御信号ＤＩＳ２が、ＯＲ９２，９３からそれぞれ出力されるようになっている。
【００２７】
即ち、ＯＲ９２は、消去開始信号ＥＲＡがレベル“Ｈ”、またはリセット信号／ＲＳＴがレベル“Ｌ”のときに、消去開始信号ＥＲＡ２を“Ｈ”にして昇圧回路２０、タイマー回路３０、センサー回路４０、放電回路６０及びワード線デコーダ８０へ与えるものである。また、ＯＲ９３は、放電制御信号ＤＩＳが“Ｈ”、またはリセット信号／ＲＳＴが“Ｌ”のときに、放電制御信号ＤＩＳ２を“Ｈ”にして、センサー回路４０と放電回路６０に与えるものである。
【００２８】
昇圧回路２０は、例えばチャージポンプで構成され、制御回路１０から与えられる消去実行信号ＥＲＡ０に従って、記憶内容の書換えに必要な昇圧電圧ＶＰＰを出力するものである。昇圧回路２０の出力側には、センサー回路４０、放電回路６０及びワード線デコーダ８０が接続されている。
【００２９】
タイマー回路３０は、消去開始信号ＥＲＡ０が与えられたときに、消去動作の終了タイミングを決定するための時間監視を開始し、所定の監視時間が経過した時に、消去終了信号ＴＭＯを制御回路１０に出力するものである。
【００３０】
例えば、このタイマー回路３０は、消去開始信号ＥＲＡ２で起動される発振部（ＯＳＣ）３１、消去実行信号ＥＲＡ０が与えられた時にこの発振部３１から出力されるクロック信号を計数するカウンタ（ＣＮＴ）３２、及びこの消去実行信号ＥＲＡ０とカウンタ３２のカウントオーバー出力の論理積を消去終了信号ＴＭＯとして出力するＡＮＤ３３で構成されている。
【００３１】
センサー回路４０は、消去動作が終了して放電制御信号ＤＩＳ２に従って昇圧電圧ＶＰＰの放電が開始されたときに、この昇圧電圧ＶＰＰを電源電圧ＶＣＣと比較し、昇圧電圧ＶＰＰが放電されて所定の電源電圧ＶＣＣに戻ったときに、制御回路１０に対して放電終了信号ＥＮＤを出力するものである。
【００３２】
例えば、このセンサー回路４０は、昇圧回路２０の出力側と接地電位ＧＮＤとの間に直列に順次接続された、ＮＭＯＳ（ＮチャンネルＭＯＳトランジスタ）４１，ＰＭＯＳ（ＰチャンネルＭＯＳトランジスタ）４２及びＮＭＯＳ４３，４４を有し、このＮＭＯＳ４４のゲートに、放電制御信号ＤＩＳ２が与えられるようになっている。電源電圧ＶＣＣとＮＭＯＳ４１のソース間には、ＮＭＯＳ４５が接続されている。更に、このセンサー回路４０は、電源電圧ＶＣＣと接地電位ＧＮＤとの間に、直列に順次接続されたＰＭＯＳ４６とＮＭＯＳ４７，４８を有し、これらのＰＭＯＳ４６とＮＭＯＳ４７のゲートが、ＮＭＯＳ４４のドレインに接続されている。
【００３３】
また、ＰＭＯＳ４６と並列にＰＭＯＳ４９が接続され、このＰＭＯＳ４９とＮＭＯＳ４８のゲートに、消去開始信号ＥＲＡ２が与えられるようになっている。ＰＭＯＳ４９のドレインは、２入力のＡＮＤ５０の一方の入力側に接続され、このＡＮＤ５０の他方の入力側に、放電制御信号ＤＩＳ２が与えられるようになっている。そして、ＡＮＤ５０の出力側には遅延素子５１が接続され、この遅延素子５１から放電終了信号ＥＮＤが出力されるようになっている。
【００３４】
放電回路６０は、書換え終了後に放電制御信号ＤＩＳが与えられたときに、昇圧回路２０の出力側の配線やワード線デコーダ８０中の電荷を放電させて、昇圧電圧ＶＰＰを急速に電源電圧ＶＣＣまで低下させるものである。
【００３５】
例えば、この放電回路６０は、電源電圧ＶＣＣと昇圧電圧ＶＰＰの間にダイオード接続されたＮＭＯＳ６１、この昇圧電圧ＶＰＰと接地電位ＧＮＤとの間に直列に接続されたＮＭＯＳ６２〜６７を有している。更にこの放電回路６０は、昇圧電圧ＶＰＰと接地電位ＧＮＤとの間に直列に接続されたＮＭＯＳ６８〜７１を有している。ＮＭＯＳ６３，６８のゲート同士、及びＮＭＯＳ６４，６９のゲート同士は、それぞれ接続されている。また、ＮＭＯＳ６６，７０のゲートには放電制御信号ＤＩＳ２が与えられ、ＮＭＯＳ６７，７１のゲートには消去開始信号ＥＲＡ２が与えられるようになっている。
【００３６】
図２は、図１の動作を示す信号波形図である。以下、この図２を参照しつつ、図１の動作を、通常の消去動作（１）と、消去動作中のリセット（２）に分けて説明する。
【００３７】
（１） 通常の消去動作
通常の消去動作では、リセット信号／ＲＳＴは、常に“Ｈ”となっている。
待機状態では、消去命令ＣＭＤは“Ｌ”で、制御回路１０から出力される消去開始信号ＥＲＡ、消去実行信号ＥＲＡ０及び放電制御信号ＤＩＳは、すべて“Ｌ”である。従って、ＯＲ９２，９３からそれぞれ出力される消去開始信号ＥＲＡ２と放電制御信号ＤＩＳ２も“Ｌ”である。これにより、タイマー回路３０から出力される消去終了信号ＴＭＯと、センサー回路４０から出力される放電終了信号ＥＮＤは“Ｌ”となり、ワード線デコーダ８０のワード線ＷＬはすべて接地電位ＧＮＤとなる。また、昇圧回路２０から出力される昇圧電圧ＶＰＰは、電源電圧ＶＣＣである。
【００３８】
図２の時刻Ｔ１において、消去動作が開始され、制御回路１０に与えられる消去命令ＣＭＤが一時的に“Ｈ”になると、消去開始信号ＥＲＡは“Ｈ”となり、消去開始信号ＥＲＡ２も“Ｈ”となる。これにより、各回路の待機状態が解除され、消去動作が開始される。ワード線デコーダ８０では、アドレス信号ＡＤＲで選択されたワード線ＷＬに、電源電圧ＶＣＣが出力される。
【００３９】
時刻Ｔ１から所定の時間ｔＥＩが経過すると、時刻Ｔ２において、消去実行信号ＥＲＡ０が“Ｈ”となる。これにより、昇圧回路２０の動作が開始され、昇圧電圧ＶＰＰは、時間の経過と共に電源電圧ＶＣＣから消去電圧ＶＥＰまで上昇する。従って、選択されたワード線ＷＬの電圧も、時間の経過と共に電源電圧ＶＣＣから消去電圧ＶＥＰまで上昇する。一方、タイマー回路３０では、時間監視が開始される。
【００４０】
時刻Ｔ２からタイマー回路３０による監視時間ｔＥＲが経過すると、時刻Ｔ３において、消去終了信号ＴＭＯが“Ｈ”となる。これにより、消去実行信号ＥＲＡ０が“Ｌ”となり、放電制御信号ＤＩＳ，ＤＩＳ２が“Ｈ”となる。消去実行信号ＥＲＡ０が“Ｌ”になったことにより、昇圧回路２０の動作が停止する。また、放電制御信号ＤＩＳ２が“Ｈ”になったことにより、放電回路６０の動作が開始される。これにより、昇圧回路２０から出力される昇圧電圧ＶＰＰと、選択されたワード線ＷＬの電圧が、時間の経過と共に消去電圧ＶＥＰから電源電圧ＶＣＣに低下する。消去実行信号ＥＲＡ０が“Ｌ”になったことに伴い、時刻Ｔ４において、消去終了信号ＴＭＯは“Ｌ”となる。
【００４１】
時刻Ｔ５において、昇圧電圧ＶＰＰが放電されてほぼ電源電圧ＶＣＣまで低下すると、放電終了信号ＥＮＤが“Ｈ”となる。これにより、消去開始信号ＥＲＡと放電制御信号ＤＩＳは“Ｌ”となり、消去開始信号ＥＲＡ２と放電制御信号ＤＩＳ２も“Ｌ”となる。ワード線デコーダ８０では、すべてのワード線ＷＬが接地電位ＧＮＤとなる。
【００４２】
時刻Ｔ６において、放電制御信号ＤＩＳ２が“Ｌ”になったことに伴って、放電終了信号ＥＮＤは“Ｌ”となる。これにより、制御回路１０を含むすべての回路が待機状態に戻る。
【００４３】
（２） 消去動作中のリセット
時刻Ｔ１１において、消去動作が開始されて消去命令ＣＭＤが一時的に“Ｈ”になると、消去開始信号ＥＲＡは“Ｈ”となり、消去開始信号ＥＲＡ２も“Ｈ”となる。これにより、各回路の待機状態が解除され、消去動作が開始される。ワード線デコーダ８０では、アドレス信号ＡＤＲで選択されたワード線ＷＬに、電源電圧ＶＣＣが出力される。
【００４４】
時刻Ｔ１１から所定の時間ｔＥＩが経過すると、時刻Ｔ１２において、消去実行信号ＥＲＡ０が“Ｈ”となり、昇圧回路２０の動作が開始される。昇圧電圧ＶＰＰは、時間の経過と共に電源電圧ＶＣＣから消去電圧ＶＥＰまで上昇し、選択されたワード線ＷＬの電圧も、時間の経過と共に電源電圧ＶＣＣから消去電圧ＶＥＰまで上昇する。一方、タイマー回路３０では、時間監視が開始される。
【００４５】
時刻Ｔ１３において、消去動作中（即ち、タイマー回路３０による監視時間ｔＥＲが経過する前）に、リセット信号／ＲＳＴが“Ｌ”になると、制御回路１０がリセットされ、消去開始信号ＥＲＡと消去実行信号ＥＲＡ０が強制的に“Ｌ”となる。これにより、昇圧回路２０とタイマー回路３０の動作は停止する。
【００４６】
一方、リセット信号／ＲＳＴは、インバータ９１で反転されてＯＲ９２，９３に与えられるので、これらのＯＲ９２，９３から出力される消去開始信号ＥＲＡ２と放電制御信号ＤＩＳ２が“Ｈ”となる。これにより、センサー回路４０と放電回路６０の動作が開始され、昇圧電圧ＶＰＰは放電されて時間の経過と共に電源電圧ＶＣＣまで低下する。
【００４７】
時刻Ｔ１４において、リセット信号／ＲＳＴが解除されて“Ｈ”に戻ると、消去開始信号ＥＲＡ２と放電制御信号ＤＩＳ２は“Ｌ”となる。これにより、制御回路１０を含むすべての回路が待機状態に戻る。
【００４８】
以上のように、この第１の実施形態の消去回路は、リセット信号／ＲＳＴが“Ｌ”の期間中、放電回路６０を強制的に動作させるように構成している。従って、リセット信号／ＲＳＴのパルス幅を、放電に必要な時間よりも長く設定しておけば、消去動作中にこのリセット信号／ＲＳＴが与えられた場合でも、昇圧電圧ＶＰＰを完全に放電してから待機状態に戻すことが可能になり、ダイナミックラッチアップの発生やトランジスタの破壊を低減させることができる。
【００４９】
（第２の実施形態）
図３は、本発明の第２の実施形態を示すフラッシュメモリの消去回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００５０】
この消去回路は、図１中のインバータ９１に代えて、パルス回路９４を設けたものである。パルス回路９４は、例えばモノステーブル・マルチバイブレータで構成され、リセット信号／ＲＳＴが“Ｈ”から“Ｌ”に変化した時に、一定時間ｔＤＰＬだけ“Ｈ”となるパルス信号ＰＬＳを出力するものである。従って、消去開始信号ＥＲＡまたはパルス信号ＰＬＳが与えられたときに、ＯＲ９２から消去開始信号ＥＲＡ２が出力され、放電制御信号ＤＩＳまたはパルス信号ＰＬＳが与えられたときに、ＯＲ９３から放電制御信号ＤＩＳ２が出力されるようになっている。その他の構成は、図１と同様である。
【００５１】
図４は、図３の消去動作中のリセット動作を示す信号波形図である。以下、この図４を参照しつつ、図３の消去回路の消去動作中に、リセットが行われた場合の動作を説明する。なお、通常の消去動作は、第１の実施形態と同様であるので、説明は省略する。
【００５２】
待機状態では、リセット信号／ＲＳＴと消去命令ＣＭＤは、それぞれ“Ｈ”，“Ｌ”で、制御回路１０から出力される消去開始信号ＥＲＡ、消去実行信号ＥＲＡ０及び放電制御信号ＤＩＳは、すべて“Ｌ”である。従って、ＯＲ９２，９３からそれぞれ出力される消去開始信号ＥＲＡ２と放電制御信号ＤＩＳ２も“Ｌ”である。これにより、タイマー回路３０から出力される消去終了信号ＴＭＯと、センサー回路４０から出力される放電終了信号ＥＮＤは“Ｌ”となり、ワード線デコーダ８０のワード線ＷＬはすべて接地電位ＧＮＤとなる。また、昇圧回路２０から出力される昇圧電圧ＶＰＰは、電源電圧ＶＣＣである。
【００５３】
時刻Ｔ２１において，消去命令ＣＭＤが一時的に“Ｈ”になると、消去開始信号ＥＲＡは“Ｈ”となり、消去開始信号ＥＲＡ２も“Ｈ”となる。これにより、各回路の待機状態が解除され、消去動作が開始される。ワード線デコーダ８０では、アドレス信号ＡＤＲで選択されたワード線ＷＬに、電源電圧ＶＣＣが出力される。
【００５４】
時刻Ｔ２１から所定の時間ｔＥＩが経過すると、時刻Ｔ２２において、消去実行信号ＥＲＡ０が“Ｈ”となる。これにより、昇圧回路２０の動作が開始され、昇圧電圧ＶＰＰは、時間の経過と共に電源電圧ＶＣＣから消去電圧ＶＥＰまで上昇する。従って、選択されたワード線ＷＬの電圧も、時間の経過と共に電源電圧ＶＣＣから消去電圧ＶＥＰまで上昇する。一方、タイマー回路３０では、時間監視が開始される。
【００５５】
時刻Ｔ２３において、消去動作中にリセット信号／ＲＳＴが“Ｌ”になると、制御回路１０がリセットされ、消去開始信号ＥＲＡと消去実行信号ＥＲＡ０が強制的に“Ｌ”となる。これにより、昇圧回路２０とタイマー回路３０の動作は停止させられる。
【００５６】
一方、リセット信号／ＲＳＴが“Ｈ”から“Ｌ”に変化することにより、パルス回路９４から一定時間ｔＤＰＬだけ“Ｈ”となるパルス信号ＰＬＳが出力される。なお、パルス信号ＰＬＳは、その後のリセット信号／ＲＳＴの状態に関係なく（例えば、その直後の時刻Ｔ２４にリセット信号信号／ＲＳＴが“Ｈ”となっても）継続して出力される。
【００５７】
パルス信号ＰＬＳは、ＯＲ９２，９３に与えられているので、これらのＯＲ９２，９３から出力される消去開始信号ＥＲＡ２と放電制御信号ＤＩＳ２も、一定時間ｔＤＰＬだけ“Ｈ”となる。これにより、放電回路６０の動作が開始され、昇圧電圧ＶＰＰは時間の経過と共に電源電圧ＶＣＣまで低下する。
【００５８】
時刻Ｔ２５において、パルス信号ＰＬＳが“Ｌ”に戻ると、消去開始信号ＥＲＡ２と放電制御信号ＤＩＳ２も“Ｌ”となる。これにより、制御回路１０を含むすべての回路が待機状態に戻る。
【００５９】
以上のように、この第２の実施形態の消去回路は、リセット信号／ＲＳＴの“Ｈ”から“Ｌ”への変化を検出して、一定時間ｔＤＰＬだけ“Ｈ”となるパルス信号ＰＬＳを出力するパルス回路９４を有している。これにより、消去動作中にリセット信号／ＲＳＴが与えられた時に、このリセット信号のパルス幅に関係なく、一定時間ｔＤＰＬをかけて昇圧電圧ＶＰＰを放電してから待機状態に戻すことが可能になるので、ダイナミックラッチアップの発生やトランジスタの破壊を確実に低減させることができる。
【００６０】
（第３の実施形態）
図５は、本発明の第３の実施形態を示すフラッシュメモリの消去回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００６１】
この消去回路は、図１の消去回路における制御回路１０、インバータ９１及びＯＲ９２，９３に代えて、若干構成の異なる制御回路１０Ａ、インバータ９５及びＯＲ９６を設けたものである。
【００６２】
これらの制御回路１０Ａ等は、消去命令ＣＭＤが与えられたときに、消去開始信号ＥＲＡと消去実行信号ＥＲＡ０を所定の時間間隔で順次出力し、消去終了信号ＴＭＯまたはリセット信号／ＲＳＴが与えられたときに、消去実行信号ＥＲＡ０を停止すると共に放電制御信号ＤＩＳを出力し、放電終了信号ＥＮＤが与えられたときに、消去開始信号ＥＲＡ、消去実行信号ＥＲＡ０及び放電制御信号ＤＩＳを停止するものである。
【００６３】
例えば、制御回路１０Ａは、セットリセット型のＦＦ１３を有し、そのセット端子Ｓに消去終了信号ＴＭＯ２が、リセット端子Ｒには放電終了信号ＥＮＤが、それぞれ与えられるようになっている。なお、消去終了信号ＴＭＯ２は、インバータ９５で反転されたリセット信号／ＲＳＴと消去終了信号ＴＭＯの論理和を、ＯＲ９６でとったものである。
【００６４】
この制御回路１０Ａは、消去命令ＣＭＤとＦＦ１３の反転出力信号の論理積をとるＡＮＤ１４を有し、この論理積がＦＦ１５のセット端子Ｓに与えられるようになっている。ＦＦ１５のリセット端子Ｒには放電終了信号ＥＮＤが与えられ、その出力端子Ｑから消去開始信号ＥＲＡが出力されるようになっている。ＦＦ１５の出力端子Ｑは、更に遅延素子１６を介してＡＮＤ１７の一方の入力側に接続されている。ＡＮＤ１７の他方の入力側には、ＦＦ１３の反転出力端子／Ｑが接続されている。
【００６５】
ＦＦ１３の出力端子Ｑから、放電制御信号ＤＩＳが出力されるようになっており、この出力端子ＱはＯＲ１８の一方の入力側に接続されている。また、ＯＲ１８の他方の入力側には、放電終了信号ＥＮＤが与えられるようになっている。ＡＮＤ１７とＯＲ１８の出力側は、それぞれＦＦ１９のセット端子Ｓとリセット端子Ｒに接続されている。
【００６６】
ＦＦ１９の出力端子Ｑから消去実行信号ＥＲＡ０が出力され、昇圧回路２０とタイマー回路３０に与えられるようになっている。また、消去開始信号ＥＲＡは、昇圧回路２０、タイマー回路３０、センサー回路４０、放電回路６０及びワード線デコーダ８０に与えられ、放電制御信号ＤＩＳは、センサー回路４０及び放電回路６０に与えられるようになっている。その他の構成は、図１と同様である。
【００６７】
図６は、図５の消去動作中のリセット動作を示す信号波形図である。以下、この図６を参照しつつ、図５の消去回路の消去動作中に、リセットが行われた場合の動作を説明する。なお、通常の消去動作は、第１の実施形態と同様であるので、説明は省略する。
【００６８】
待機状態では、リセット信号／ＲＳＴと消去命令ＣＭＤは、それぞれ“Ｈ”，“Ｌ”で、制御回路１０Ａから出力される消去開始信号ＥＲＡ、消去実行信号ＥＲＡ０及び放電制御信号ＤＩＳは、すべて“Ｌ”である。従って、タイマー回路３０から出力される消去終了信号ＴＭＯと、センサー回路４０から出力される放電終了信号ＥＮＤは“Ｌ”となり、ワード線デコーダ８０のワード線ＷＬはすべて接地電位ＧＮＤとなる。また、昇圧回路２０から出力される昇圧電圧ＶＰＰは、電源電圧ＶＣＣである。
【００６９】
時刻Ｔ３１において、消去動作が開始されて消去命令ＣＭＤが一時的に“Ｈ”になると、消去開始信号ＥＲＡは“Ｈ”となり、各回路の待機状態が解除されて消去動作が開始される。ワード線デコーダ８０では、アドレス信号ＡＤＲで選択されたワード線ＷＬに、電源電圧ＶＣＣが出力される。
【００７０】
時刻Ｔ３１から所定の時間ｔＥＩが経過すると、時刻Ｔ３２において、消去実行信号ＥＲＡ０が“Ｈ”となる。これにより、昇圧回路２０の動作が開始され、昇圧電圧ＶＰＰは、時間の経過と共に電源電圧ＶＣＣから消去電圧ＶＥＰまで上昇し、選択されたワード線ＷＬの電圧も、時間の経過と共に電源電圧ＶＣＣから消去電圧ＶＥＰまで上昇する。一方、タイマー回路３０では、時間監視が開始される。
【００７１】
時刻Ｔ３３において、消去動作中にリセット信号／ＲＳＴが“Ｌ”になると、制御回路１０Ａから出力される消去実行信号ＥＲＡ０が“Ｌ”になり、これに代わって、放電制御信号ＤＩＳが“Ｈ”となる。これにより、昇圧回路２０とタイマー回路３０の動作が停止されると共に、センサー回路４０と放電回路６０の動作が開始される。
【００７２】
時刻Ｔ３４において、リセット信号／ＲＳＴが“Ｈ”に戻っても、制御回路１０Ａの状態は変化しない。
【００７３】
時刻Ｔ３５において、放電が完了してセンサー回路４０から出力される放電終了信号ＥＮＤが“Ｈ”になると、制御回路１０Ａから出力される消去開始信号ＥＲＡが“Ｌ”となる。これにより、制御回路１０Ａを含むすべての回路が待機状態に戻る。
【００７４】
以上のように、この第３の実施形態の消去回路は、リセット信号／ＲＳＴまたは消去終了信号ＴＭＯが与えられたときに、消去実行信号ＥＲＡ０を停止すると共に放電制御信号ＤＩＳを出力する制御回路１０Ａを有している。これにより、消去動作中にリセット信号／ＲＳＴが与えられたときにも、消去動作が終了したときと同じ処理が行われるので、第２の実施形態の消去回路よりも簡単な回路構成で、同様の効果が得られる。
【００７５】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００７６】
（ａ） 制御回路１０，１０Ａ、タイマー回路２０、センサー回路３０及び放電回路６０の回路構成は、図１及び図５に例示したものに限定されない。同様の機能を有するものであれば、いかなる回路構成でも同様に適用可能である。
【００７７】
（ｂ） 消去回路について説明したが、高電圧を使用する書込み回路にも同様に適用可能である。
【００７８】
（ｃ） 制御回路１０，１０Ａでは、消去命令ＣＭＤに従って、まず消去開始信号ＥＲＡを出力して昇圧回路２０等を動作可能な状態にし、更に所定の時間後に消去実行信号ＥＲＡ０によって、昇圧回路２０とタイマー回路３０の動作を開始させるようにしている。起動時間を短縮するために、これらの昇圧回路２０等を常に動作可能な状態にしておく場合には、消去開始信号ＥＲＡを制御信号として使用する必要はない。
【００７９】
【発明の効果】
請求項１の発明によれば、放電回路は、制御回路からの放電制御信号の他、リセット信号が与えられたときにも、昇圧回路の高電圧を放電させるように構成されている。これにより、書換え動作中にリセット信号が与えられて制御回路が待機状態に復旧されても、放電回路による高電圧の放電動作が行われるので、書換え動作中のリセットによるダイナミック・ラッチアップ等の発生が抑制され、トランジスタ等の破損を防止することができる。
【００８０】
請求項２の発明によれば、リセット信号が与えられたときに、所定のパルス幅を有するパルス信号を出力するパルス回路を有すると共に、放電回路は、制御回路からの放電制御信号の他、パルス信号が与えられたときにも、昇圧回路の高電圧を放電させるように構成されている。これにより、より確実に書換え動作中のリセットによるダイナミック・ラッチアップ等の発生が抑制され、トランジスタ等の破損を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すフラッシュメモリの消去回路の構成図である。
【図２】図１の動作を示す信号波形図である。
【図３】本発明の第２の実施形態を示すフラッシュメモリの消去回路の構成図である。
【図４】図３の動作を示す信号波形図である。
【図５】本発明の第３の実施形態を示すフラッシュメモリの消去回路の構成図である。
【図６】図５の動作を示す信号波形図である。
【符号の説明】
１０，１０Ａ 制御回路
２０ 昇圧回路
３０ タイマー回路
４０ センサー回路
６０ 放電回路
８０ ワード線デコーダ
９１，９５ インバータ
９２，９３，９６ ＯＲ
９４ パルス回路
Claims (2)
- 高電圧を印加することによって記憶内容の書換えが可能な不揮発性のメモリセルを有する記憶部と、
書換え命令に従って書換え動作を指示する書換実行信号を出力し、書換えの終了を示す書換終了信号が与えられたときに該書換実行信号を停止すると共に高電圧の放電を指示する放電制御信号を出力し、放電の終了を示す放電終了信号が与えられたときに該放電制御信号を停止し、リセット信号が与えられたときにはこれらの書換実行信号及び放電制御信号を停止する制御回路と、
前記書換実行信号に従って前記記憶内容の書換えに必要な高電圧を出力する昇圧回路と、
前記書換実行信号に従って書換え動作の終了時期を決定するための時間監視を行い、所定の監視時間が経過した時に前記書換終了信号を出力するタイマー回路と、
前記放電制御信号または前記リセット信号が与えられたときに前記昇圧回路の高電圧を放電させる放電回路と、
前記放電制御信号または前記リセット信号が与えられたときに前記昇圧回路の出力電圧を監視し、該出力電圧が前記高電圧より低く、基準電圧より高い所定の電圧まで低下したときに前記放電終了信号を出力するセンサー回路とを、
備えたことを特徴とする半導体記憶装置。 - 高電圧を印加することによって記憶内容の書換えが可能な不揮発性のメモリセルを有する記憶部と、
書換え命令に従って書換え動作を指示する書換実行信号を出力し、書換えの終了を示す書換終了信号が与えられたときに該書換実行信号を停止すると共に高電圧の放電を指示する放電制御信号を出力し、放電の終了を示す放電終了信号が与えられたときに該放電制御信号を停止し、リセット信号が与えられたときにはこれらの書換実行信号及び放電制御信号を停止する制御回路と、
前記リセット信号が与えられたときに、所定のパルス幅を有するパルス信号を出力するパルス回路と、
前記書換実行信号に従って前記記憶内容の書換えに必要な高電圧を出力する昇圧回路と、
前記書換実行信号に従って書換え動作の終了時期を決定するための時間監視を行い、所定の監視時間が経過した時に前記書換終了信号を出力するタイマー回路と、
前記放電制御信号または前記パルス信号が与えられたときに前記昇圧回路の高電圧を放電させる放電回路と、
前記放電制御信号または前記パルス信号が与えられたときに前記昇圧回路の出力電圧を監視し、該出力電圧が前記高電圧より低く、基準電圧より高い所定の電圧まで低下したときに前記放電終了信号を出力するセンサー回路とを、
備えたことを特徴とする半導体記憶装置。
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