JP4272726B2 - Ｉｃ試験方法及び装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は例えば半導体集積回路によって構成されるメモリ、或いはロジック回路とメモリを混載した混載集積回路素子等のＩＣを試験するＩＣ試験装置に関する。
【０００２】
【従来の技術】
図３にＩＣ試験装置の概略を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥＳは主制御器１１１と、パターン発生器１１２、タイミング発生器１１３、波形フォーマッタ１１４、論理比較器１１５、ドライバ群１１６、アナログ比較器群１１７、不良解析メモリ１１８、応答時間測定手段１２０、論理振幅基準電圧源１２１、比較基準電圧源１２２、デバイス電源１２３等により構成される。
【０００３】
主制御器１１１は一般にコンピュータシステムによって構成され、利用者が作成した試験プログラムにしたがって主にパターン発生器１１２とタイミング発生器１１３を制御し、パターン発生器１１２から試験パターンデータを発生させ、この試験パターンデータを波形フォーマッタ１１４で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源１２１で設定した振幅値を持った波形に電圧増幅するドライバ群１１６を通じて被試験ＩＣ１１９に印加する。被試験ＩＣ１１９がメモリの場合は、この試験パターン信号を被試験ＩＣ１１９に記憶させ、その記憶を読み出して応答信号として取り出す。被試験ＩＣ１１９が論理演算回路を混載したＩＣの場合は、与えた試験パターン信号を論理演算した結果を応答信号として取り出す。
【０００４】
被試験ＩＣ１１９から取り出した応答信号はアナログ比較器群１１７で比較基準電圧源１２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ理論の電圧、Ｌ理論の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１１５でパターン発生器１１２から出力される期待値と比較し、期待値と不一致が発生した場合、被試験ＩＣ１１９がメモリの場合はメモリセルに不良があるものと判定し、不良発生毎に不良解析メモリ１１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。被試験ＩＣ１１９が混載ＩＣの場合は不良が発生した試験パターン信号と、その試験パターン信号の発生アドレス等を不良解析メモリ１１８に取り込み不良発生メカニズムの原因解析等に利用する。
【０００５】
応答時間測定手段１２０は被試験ＩＣ１１９に読み出し指令又は応答指令を与えたタイミングから実際に応答信号を出力するまでの時間を計測して被試験ＩＣ１１９の応答速度を測定するために設けられている。
被試験ＩＣ１１９が応答信号を出力したことを検出する動作はアナログ比較器群１１７で行われる。つまり、アナログ比較器群１１７では各アナログ比較器にストローブパルスを与え、このストローブパルスの印加タイミングにおいて被試験ＩＣ１１９の出力端子がＨ理論を出力しているか、Ｌ論理を出力しているかを判定する。
【０００６】
応答時間を測定する場合は複数回のテストサイクルを実行して測定される。つまり被試験ＩＣ１１９が読み出しサイクルに設定される毎にアナログ被試験比較器群１１７に与えるストローブパルスの印加タイミングを基準となるテストサイクルの初期位相位置から例えば遅れ位相方向に順次ずらし、被試験ＩＣ１１９の出力端子の状況がＬ論理からＨ論理にまたはその逆の論理状態に反転することを検出した時点で印加したストローブパルスの位相位置と初期位相位置との間の時間を応答時間として検出している。
【０００７】
以上により、ＩＣ試験装置ＴＥＳの概要が理解されよう。ところでＩＣには高速化がますます要求され、ＩＣ試験装置ＴＥＳにも高速化が要求されている。
ここで高速ＩＣを試験する場合の問題点を提示する。その一つはドライバ群１１６から被試験ＩＣ１１９に試験パターン信号を与える駆動方法にある。高速テストで特に問題になる点は被試験ＩＣ１１９の端子が入力兼出力端子（以下Ｉ／Ｏピンと称す）の場合に発生する。
【０００８】
図４を用いてその理由を説明する。図４においてＤＲはドライバ群１１６の中の一つのドライバを示す。ドライバＤＲの出力端子にはアナログ比較器ＣＰの入力端子が接続され、この共通接続点PをケーブルＢＬで被試験ＩＣ１１９のＩ／Ｏピン１１９Ａに接続し、１本のケーブルＢＬを介して被試験ＩＣ１１９に試験パターン信号を供給する動作と、被試験ＩＣ１１９の応答信号をアナログ比較器ＣＰに取り込む動作を達する構成とした場合を示す。尚、図４に示すＶＴは終端電圧を示す。この終端電圧ＶＴはドライバＤＲが出力する試験パターン信号の振幅の中央値に設定される。
【０００９】
この構成の場合、ケーブルＢＬを信号が伝搬する伝搬遅延時間ＴｐｄがＴｐｄ＝Ｔａであったとすると、読み出しサイクルではアナログ比較器ＣＰの入力端子には図５Ｂに示すように応答信号ＤＯはケーブルＢＬの伝搬遅延時間Ｔａだけ遅延して供給される。
これに対し、試験パターン信号ＰＡＴを書き込みサイクルの初頭からＩ／Ｏピン１１９Ａに供給する為には、書き込みサイクルの開始のタイミングから伝搬遅延時間Ｔａ分だけ先行してドライバＤＲから出力させなければならない。
【００１０】
ドライバＤＲから伝搬遅延時間Ｔａ分だけ先行して試験パターン信号ＰＡＴを出力したとすると、その試験パターン信号ＰＡＴは直ちにアナログ比較器ＣＰに入力される。この結果アナログ比較器ＣＰはドライバＤＲが試験パターンＰＡＴを出力した直後からは被試験ＩＣ１１９の応答信号ＤＯを取り込むことができなくなる。アナログ比較器ＣＰで応答信号ＤＯを取り込むことができない時間を一般にデッドタイムＤＴと称し、その時間は図５Ｄに示すようにケーブルＢＬの伝搬遅延時間Ｔａの２倍となる。
【００１１】
アナログ比較器ＣＰは応答信号ＤＯの取り込みをストローブパルスＳＴＢ（図５Ｃ）の供給タイミングによって決定している。応答時間測定手段１２０は上述したようにストローブパルスＳＴＢの供給タイミングを応答信号ＤＯが存在する時間の全範囲にわたってテストサイクル毎に順次位相をずらし、被試験ＩＣ１１９が応答信号ＤＯを出力し始めるタイミングを検出し、被試験ＩＣ１１９の応答が速い遅いを測定している。
【００１２】
従って、上述したデッドタイムＤＴが存在すると、このデッドタイムＤＴの時間の範囲では動作速度の判定試験を行うことができない不都合が生じる。特にデッドタイムＤＴの時間の範囲ではアナログ比較器ＣＰが応答出力信号ＤＯを正しく取り込むことができないから、このデッドタイムＤＴ内では被試験ＩＣ１１９が正しく動作しているか否かも判定できないことになる。
【００１３】
被試験ＩＣ１１９を高速動作させる場合は図５に示した読み出しサイクルと書き込みサイクルを高速で繰り返し実行しなければならないから、デッドタイムＤＴの存在は高速テストの実現に大きな障害となる。
この欠点を解消する為に、図６に示す駆動方法が考えられた。
この駆動方法はドライバＤＲ１と被試験ＩＣ１１９のＩ／Ｏピン１１９Ａとの間に駆動信号線ＢＬ１を接続し、被試験ＩＣ１１９のＩ／Ｏピン１１９Ａからアナログ比較器ＣＰ２の入力端子との間には応答信号線ＢＬ２を敷設し、駆動信号線ＢＬ１と応答信号線ＢＬ２とを分離し、駆動と応答信号の取り込みを別の線路で実行させる構成としたものである。
【００１４】
ここで、駆動信号線ＢＬ１の伝搬遅延時間をＴｂ、応答信号線ＢＬ２の伝搬遅延時間をＴｃとする。
この構成の場合、ドライバＤＲ１が試験パターン信号ＰＡＴを出力すると、この試験パターン信号ＰＡＴは駆動信号線ＢＬ１の伝搬遅延時間Ｔｂを経過するタイミングで被試験ＩＣ１１９のＩ／Ｏピン１１９Ａに到達すると共に駆動信号線ＢＬ１の伝搬遅延時間Ｔｂと応答信号線ＢＬ２の伝搬遅延時間Ｔｃの和Ｔｂ＋Ｔｃの時間が経過したタイミングでアナログ比較器ＣＰ２の入力端子に到達する。
【００１５】
従ってこの場合には図７に示すように、試験パターン信号ＰＡＴを書き込みサイクルの初頭から被試験ＩＣ１１９に与える為に、書き込みサイクルの開始のタイミングより伝搬遅延時間Ｔｂだけ先行して出力させても、アナログ比較器ＣＰ２の入力端子には応答信号ＤＯだけを供給し続けることができる。つまり、図５に示したデッドタイムＤＴが存在しないことになる。この結果、アナログ比較器ＣＰ２は被試験ＩＣ１１９が出力する応答信号ＤＯが存在する時間の全範囲にわたってストローブパルスＳＴＢのタイミングが設定されても、どのタイミングでの応答信号ＤＯを取り込むことができる。
【００１６】
従って、図６に示す駆動方式によればデッドタイムＤＴが存在しないことからテストサイクルＴを短くし、高速化しても、アナログ比較器ＣＰは確実に被試験ＩＣ１１９の応答信号を取り込むことができ、高速テストを実現できることになる。
上述したように、高速ＩＣ試験装置を実現するには図６に示したＩＣ駆動方法が必要不可欠となる。また、高速化を達成するにはテストサイクルＴを短くする為、、ストローブパルスＳＴＢの設定及び試験パターン信号ＰＡＴの発生タイミングも厳密に微小な時間の範囲で管理されなければならない。
【００１７】
このためには駆動信号線ＢＬ１と応答信号線ＢＬ２の伝搬遅延時間ＴｂとＴｃも正確な値を把握していなければならない。ＩＣ試験装置の構造から駆動信号線ＢＬ１と応答信号線ＢＬ２の伝搬遅延時間の和Ｔｂ＋Ｔｃを測定することは応答時間測定手段１２０の機能を利用することにより簡単に行うことができる。
つまり、ドライバＤＲ１からパルスを出力させ、このパルスがアナログ比較器ＣＰ２に入力されろまでの時間を測定すればよいから、アナログ比較器ＣＰ２に与えるストローブパルスＳＴＢの位相を順次遅れ方向にずらしながらアナログ比較器ＣＰの出力がＨ論理に立ち上がるタイミングを検出すればよい。
【００１８】
上述したように、伝搬遅延時間Ｔｂ＋Ｔｃを測定することはＩＣ試験装置にとっては容易である。然し乍ら伝搬遅延時間ＴｂとＴｃを別々に測定することはできない。被試験ＩＣ１１９の応答時間を正確に測定するにはストローブパルスＳＴＢのタイミング及び試験パターン信号ＰＡＴの発生タイミングを正確に管理しなければならない。この点から伝搬遅延時間ＴｂとＴｃは個別にその数値を正確に把握していなければならない。
【００１９】
この問題を解決する一つの方法として本出願人は「特開平８−３６０３７号公報」で開示するように「伝送経路の伝搬遅延時間測定回路」を提案した。この先に提案した伝搬遅延時間測定回路は図８に示すように被試験ＩＣ１１９のＩ／Ｏピン１１９Ａの部分を接地し、ドライバＤＲ１又はＤＲ２からそれぞれ駆動パルスを出力させ、その反射をそれぞれ各ドライバＤＲ１及びＤＲ２と共通接続したアナログ比較器ＣＰ１又はＣＰ２で検出し、駆動信号線ＢＬ１と応答信号線ＢＬ２のそれぞれの伝搬遅延時間ＴｂとＴｃをそれぞれ測定する方法を採った。
【００２０】
【発明が解決しようとする課題】
先に提案した伝送経路の伝搬遅延時間測定回路は被試験ＩＣ１１９のＩ／Ｏピン１１９Ａの部分を接地しなければならない。この接地する作業は手作業で行うことは不可能である。つまり、ＩＣ試験装置はハンドラと呼ばれるＩＣ搬送装置によって被試験ＩＣを自動搬送し、一度に約１０個程度のＩＣをテストヘッドに設けたＩＣソケットに装着し、これらを一度にテストする構造とされる。
【００２１】
このような構造のＩＣ試験装置では伝搬遅延時間ＴｂとＴｃを測定する場合に限ってＩ／Ｏピンの部分を接地することは難しい。然し乍ら取り得る一つの方法としてはＩ／Ｏピンの部分を内部で接地回路に接続したダミーＩＣをハンドラに流し、ダミーＩＣがテストヘッドの各ＩＣソケットに装着された状態で測定を実行する方法が考えられる。
【００２２】
ところでＩＣ試験装置のテストヘッドは図９に示すようにドライバ群１１６及びアナログ比較器群１１７等を格納したピンエレクトロニクス部１２４と、パフォーマンスボード１２５とによって構成される。パフォーマンスボード１２５には被試験ＩＣ１１９のピン数に対応したＩＣソケットＳＫが実装される。つまり、試験しようとするＩＣの種類を変更するにはこのパフォーマンスボード１２５を交換しなければならない。
【００２３】
このためにＩＣ試験装置には複数のパフォーマンスボードが付属品として付加される。従って、ＩＣ試験装置に付属する各パフォーマンスボード毎に伝搬遅延時間ＴｂとＴｃを測定しておく必要がある。この測定はパフォーマンスボード１２５を組み立てた状態で１度だけ実行すれば済むが、パフォーマンスボード１２５に搭載される駆動信号線ＢＬ２のチャンネル数は１０００チャンネル程度存在する為、その測定には時間と人手を要し、大変な作業となる。
【００２４】
この発明の目的は被試験ＩＣのＩ／Ｏピンを接地しなくても駆動信号線ＢＬ１と応答信号線ＢＬ２の各伝搬遅延時間ＴｂとＴｃを別々に測定することができるＩＣ試験装置を提供しようとするものである。
【００２５】
【課題を解決するための手段】
この発明ではドライバから駆動信号線を通じて被試験ＩＣのＩ／Ｏピンに試験パターン信号を供給すると共に、Ｉ／Ｏピンから出力される被試験ＩＣの応答信号を、このＩ／Ｏピンとアナログ比較器との間に敷設した応答信号線を通じてアナログ比較器に入力し、このアナログ比較器の出力側に接続された論理比較器において被試験ＩＣが出力する応答信号が予め予定した期待値と一致するか否かを試験するＩＣ試験装置において、
駆動信号線と応答信号線との線路長を可及的に１対１の比率に製造したＩＣ試験装置のＩＣ駆動方法を提案するものである。
【００２６】
この発明のＩＣ駆動方法によれば、駆動信号線と応答信号線の各伝搬遅延時間ＴｂとＴｃの和を測定すれば、その測定値の１／２が各伝搬遅延時間ＴｂとＴｃの値として決定することができる。
従って、この発明によれば特別に被試験ＩＣのＩ／Ｏピンの部分を接地しなくても、単に駆動信号線または応答信号線の何れか一方からパルスを出力させ、このパルスを駆動信号線と応答信号線を通じて他端側に接続したアナログ比較器に入力し、アナログ比較器でパルスの受信タイミングをストローブパルスの供給タイミングによって検出すればよい。
【００２７】
【発明の実施の形態】
図１にこの発明によるＩＣ駆動方法の一実施例を示す。図６と対応する部分には同一符号を付して示す。この発明では駆動信号線ＢＬ１と応答信号線ＢＬ２の線路長を１対１の比率、つまり互いに等しい線路長に製造し、このように製造した駆動信号線ＢＬ１と応答信号線ＢＬ２を用いて被試験ＩＣを駆動するＩＣ駆動方法を提案するものである。
【００２８】
駆動信号線ＢＬ１と応答信号線ＢＬ２の線路長を１対１の比率で製造する為には例えばパフォーマンスボード１２５を製造する場合、パフォーマンスボード１２５は多層化されたプリント配線基板によって作られるが、この多層化されたプリンと配線基板の、例えば最上面の導電層に駆動信号線ＢＬ１の配線パターンを形成し、この配線パターンを第２層にコピー（ＣＡＤのソフト上でのコピー）して同一形状の配線パターンを２層目にも形成し、この最上層の配線パターンとその次の層の配線パターンを用いて駆動信号線ＢＬ１と応答信号線ＢＬ２とを形成すればこれらの信号線の線路長は可及的に等しい状態で作ることができる。
【００２９】
各チャンネル間の伝搬遅延時間は特に等しい関係を保つ必要はなく、各チャンネルにおいて駆動信号線ＢＬ１と応答信号線ＢＬ２の線路長を等しくすればよい。
尚、駆動信号線ＢＬ１と応答信号線ＢＬ２は必ずしも多層のプリント配線板として形成する場合に限らず、パフォーマンスボード上でケーブルを配線して構成する場合にも、各チャンネル毎に駆動信号線ＢＬ１と応答信号線ＢＬ２の線路長を等しい関係に製造すればよい。
【００３０】
上述したこの発明によるＩＣ駆動方法によれば図１に示すドライバＤＲ１から予め発生タイミングが既知のパルスを出力させ、このパルスを応答信号線ＢＬ２に接続されたアナログ比較器ＣＰ２に入力し、このアナログ比較器ＣＰ２に到来するパルスの立ち上がりを応答時間測定手段１２０で検出すれば駆動信号線ＢＬ１と応答信号線ＢＬ２の伝搬遅延時間ＴｂとＴｃの和の遅延時間を測定することができる。尚、この遅延時間を測定する場合は特別に被試験ＩＣ１１９を接続しておく必要はない。
【００３１】
この発明によるＩＣ駆動方法ではＴｂ＝Ｔｃとなるように駆動信号線ＢＬ１と応答信号ＢＬ２を製造したから測定された遅延時間を１／２にするだけで各駆動信号線ＢＬ１と応答信号線ＢＬ２の値を決定することができる。この決定は図２に示す伝搬時間決定手段１３０で実行される。
尚、図１においてドライバＤＲ１から出力したパルスをドライバＤＲ２の出力端子で反射させ、その反射波をアナログ比較器ＣＰ１で捕らえて遅延時間を測定することもできる。この場合にはその測定された遅延時間を１／４にすれば求める伝搬遅延時間ＴｂとＴｃを決定することができる。
【００３２】
また、上述ではパフォーマンスボード上に敷設した駆動信号線ＢＬ１と応答信号ＢＬ２をＩＣ試験装置に備えた遅延時間測定機能を用いて測定した場合を説明したが、例えばパルス発生機能と、このパルス発生から反射が戻るまでの様子を波形表示器に表示する機能を備えたいわゆるＴＤＲ機能を具備したサンプリングオンロスコープによってパフォーマンスボード上の各チャンネルの駆動信号線と応答信号線の伝搬遅延時間を測定することもできる。
【００３３】
【発明の効果】
以上説明したようにこの発明によるＩＣ駆動方法によれば被試験ＩＣのＩ／Ｏピンを接地しなくても、また被試験ＩＣをＩＣソケットに接続しなくても駆動信号線ＢＬ１と応答信号線ＢＬ２の伝搬遅延時間を測定することができる。特にＩＣ試験装置に備えられた応答時間測定手段１２０の機能を用いて測定する場合には他に測定器を全く必要としないので、簡単に然も短時間に駆動信号線ＢＬ１と応答信号線ＢＬ２の伝搬遅延時間を測定することができ、その効果は実用に供して頗る大である。
【図面の簡単な説明】
【図１】この発明によるＩＣ駆動方法を適用した場合の駆動信号線と応答信号線の伝搬遅延時間を測定する様子を説明する為の接続図。
【図２】この発明によるＩＣ試験装置の構成を説明する為のブロック図。
【図３】従来のＩＣ試験装置の概略の構成を説明する為のブロック図。
【図４】従来のＩＣ試験装置に用いられている被試験ＩＣのＩＣ駆動方法を説明する為の接続図。
【図５】図４の動作を説明する為の波形図。
【図６】従来のＩＣ駆動方法の他の例を説明する為の接続図
【図７】図６の動作をへ説明する為の波形図。
【図８】従来の被試験ＩＣを駆動する部分の伝搬遅延時間を測定する方法を説明する為の接続図。
【図９】ＩＣ試験装置のテストヘッドの部分の構造の概略を説明する為の側面図。
【符号の説明】
ＤＲ ドライバ
ＣＰ アナログ比較器
ＢＬ１ 駆動信号線
ＢＬ２ 応答信号線
１１９ 被試験ＩＣ
１１９Ａ 被試験ＩＣのＩ／Ｏピン
【発明の属する技術分野】
この発明は例えば半導体集積回路によって構成されるメモリ、或いはロジック回路とメモリを混載した混載集積回路素子等のＩＣを試験するＩＣ試験装置に関する。
【０００２】
【従来の技術】
図３にＩＣ試験装置の概略を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥＳは主制御器１１１と、パターン発生器１１２、タイミング発生器１１３、波形フォーマッタ１１４、論理比較器１１５、ドライバ群１１６、アナログ比較器群１１７、不良解析メモリ１１８、応答時間測定手段１２０、論理振幅基準電圧源１２１、比較基準電圧源１２２、デバイス電源１２３等により構成される。
【０００３】
主制御器１１１は一般にコンピュータシステムによって構成され、利用者が作成した試験プログラムにしたがって主にパターン発生器１１２とタイミング発生器１１３を制御し、パターン発生器１１２から試験パターンデータを発生させ、この試験パターンデータを波形フォーマッタ１１４で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源１２１で設定した振幅値を持った波形に電圧増幅するドライバ群１１６を通じて被試験ＩＣ１１９に印加する。被試験ＩＣ１１９がメモリの場合は、この試験パターン信号を被試験ＩＣ１１９に記憶させ、その記憶を読み出して応答信号として取り出す。被試験ＩＣ１１９が論理演算回路を混載したＩＣの場合は、与えた試験パターン信号を論理演算した結果を応答信号として取り出す。
【０００４】
被試験ＩＣ１１９から取り出した応答信号はアナログ比較器群１１７で比較基準電圧源１２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ理論の電圧、Ｌ理論の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１１５でパターン発生器１１２から出力される期待値と比較し、期待値と不一致が発生した場合、被試験ＩＣ１１９がメモリの場合はメモリセルに不良があるものと判定し、不良発生毎に不良解析メモリ１１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。被試験ＩＣ１１９が混載ＩＣの場合は不良が発生した試験パターン信号と、その試験パターン信号の発生アドレス等を不良解析メモリ１１８に取り込み不良発生メカニズムの原因解析等に利用する。
【０００５】
応答時間測定手段１２０は被試験ＩＣ１１９に読み出し指令又は応答指令を与えたタイミングから実際に応答信号を出力するまでの時間を計測して被試験ＩＣ１１９の応答速度を測定するために設けられている。
被試験ＩＣ１１９が応答信号を出力したことを検出する動作はアナログ比較器群１１７で行われる。つまり、アナログ比較器群１１７では各アナログ比較器にストローブパルスを与え、このストローブパルスの印加タイミングにおいて被試験ＩＣ１１９の出力端子がＨ理論を出力しているか、Ｌ論理を出力しているかを判定する。
【０００６】
応答時間を測定する場合は複数回のテストサイクルを実行して測定される。つまり被試験ＩＣ１１９が読み出しサイクルに設定される毎にアナログ被試験比較器群１１７に与えるストローブパルスの印加タイミングを基準となるテストサイクルの初期位相位置から例えば遅れ位相方向に順次ずらし、被試験ＩＣ１１９の出力端子の状況がＬ論理からＨ論理にまたはその逆の論理状態に反転することを検出した時点で印加したストローブパルスの位相位置と初期位相位置との間の時間を応答時間として検出している。
【０００７】
以上により、ＩＣ試験装置ＴＥＳの概要が理解されよう。ところでＩＣには高速化がますます要求され、ＩＣ試験装置ＴＥＳにも高速化が要求されている。
ここで高速ＩＣを試験する場合の問題点を提示する。その一つはドライバ群１１６から被試験ＩＣ１１９に試験パターン信号を与える駆動方法にある。高速テストで特に問題になる点は被試験ＩＣ１１９の端子が入力兼出力端子（以下Ｉ／Ｏピンと称す）の場合に発生する。
【０００８】
図４を用いてその理由を説明する。図４においてＤＲはドライバ群１１６の中の一つのドライバを示す。ドライバＤＲの出力端子にはアナログ比較器ＣＰの入力端子が接続され、この共通接続点PをケーブルＢＬで被試験ＩＣ１１９のＩ／Ｏピン１１９Ａに接続し、１本のケーブルＢＬを介して被試験ＩＣ１１９に試験パターン信号を供給する動作と、被試験ＩＣ１１９の応答信号をアナログ比較器ＣＰに取り込む動作を達する構成とした場合を示す。尚、図４に示すＶＴは終端電圧を示す。この終端電圧ＶＴはドライバＤＲが出力する試験パターン信号の振幅の中央値に設定される。
【０００９】
この構成の場合、ケーブルＢＬを信号が伝搬する伝搬遅延時間ＴｐｄがＴｐｄ＝Ｔａであったとすると、読み出しサイクルではアナログ比較器ＣＰの入力端子には図５Ｂに示すように応答信号ＤＯはケーブルＢＬの伝搬遅延時間Ｔａだけ遅延して供給される。
これに対し、試験パターン信号ＰＡＴを書き込みサイクルの初頭からＩ／Ｏピン１１９Ａに供給する為には、書き込みサイクルの開始のタイミングから伝搬遅延時間Ｔａ分だけ先行してドライバＤＲから出力させなければならない。
【００１０】
ドライバＤＲから伝搬遅延時間Ｔａ分だけ先行して試験パターン信号ＰＡＴを出力したとすると、その試験パターン信号ＰＡＴは直ちにアナログ比較器ＣＰに入力される。この結果アナログ比較器ＣＰはドライバＤＲが試験パターンＰＡＴを出力した直後からは被試験ＩＣ１１９の応答信号ＤＯを取り込むことができなくなる。アナログ比較器ＣＰで応答信号ＤＯを取り込むことができない時間を一般にデッドタイムＤＴと称し、その時間は図５Ｄに示すようにケーブルＢＬの伝搬遅延時間Ｔａの２倍となる。
【００１１】
アナログ比較器ＣＰは応答信号ＤＯの取り込みをストローブパルスＳＴＢ（図５Ｃ）の供給タイミングによって決定している。応答時間測定手段１２０は上述したようにストローブパルスＳＴＢの供給タイミングを応答信号ＤＯが存在する時間の全範囲にわたってテストサイクル毎に順次位相をずらし、被試験ＩＣ１１９が応答信号ＤＯを出力し始めるタイミングを検出し、被試験ＩＣ１１９の応答が速い遅いを測定している。
【００１２】
従って、上述したデッドタイムＤＴが存在すると、このデッドタイムＤＴの時間の範囲では動作速度の判定試験を行うことができない不都合が生じる。特にデッドタイムＤＴの時間の範囲ではアナログ比較器ＣＰが応答出力信号ＤＯを正しく取り込むことができないから、このデッドタイムＤＴ内では被試験ＩＣ１１９が正しく動作しているか否かも判定できないことになる。
【００１３】
被試験ＩＣ１１９を高速動作させる場合は図５に示した読み出しサイクルと書き込みサイクルを高速で繰り返し実行しなければならないから、デッドタイムＤＴの存在は高速テストの実現に大きな障害となる。
この欠点を解消する為に、図６に示す駆動方法が考えられた。
この駆動方法はドライバＤＲ１と被試験ＩＣ１１９のＩ／Ｏピン１１９Ａとの間に駆動信号線ＢＬ１を接続し、被試験ＩＣ１１９のＩ／Ｏピン１１９Ａからアナログ比較器ＣＰ２の入力端子との間には応答信号線ＢＬ２を敷設し、駆動信号線ＢＬ１と応答信号線ＢＬ２とを分離し、駆動と応答信号の取り込みを別の線路で実行させる構成としたものである。
【００１４】
ここで、駆動信号線ＢＬ１の伝搬遅延時間をＴｂ、応答信号線ＢＬ２の伝搬遅延時間をＴｃとする。
この構成の場合、ドライバＤＲ１が試験パターン信号ＰＡＴを出力すると、この試験パターン信号ＰＡＴは駆動信号線ＢＬ１の伝搬遅延時間Ｔｂを経過するタイミングで被試験ＩＣ１１９のＩ／Ｏピン１１９Ａに到達すると共に駆動信号線ＢＬ１の伝搬遅延時間Ｔｂと応答信号線ＢＬ２の伝搬遅延時間Ｔｃの和Ｔｂ＋Ｔｃの時間が経過したタイミングでアナログ比較器ＣＰ２の入力端子に到達する。
【００１５】
従ってこの場合には図７に示すように、試験パターン信号ＰＡＴを書き込みサイクルの初頭から被試験ＩＣ１１９に与える為に、書き込みサイクルの開始のタイミングより伝搬遅延時間Ｔｂだけ先行して出力させても、アナログ比較器ＣＰ２の入力端子には応答信号ＤＯだけを供給し続けることができる。つまり、図５に示したデッドタイムＤＴが存在しないことになる。この結果、アナログ比較器ＣＰ２は被試験ＩＣ１１９が出力する応答信号ＤＯが存在する時間の全範囲にわたってストローブパルスＳＴＢのタイミングが設定されても、どのタイミングでの応答信号ＤＯを取り込むことができる。
【００１６】
従って、図６に示す駆動方式によればデッドタイムＤＴが存在しないことからテストサイクルＴを短くし、高速化しても、アナログ比較器ＣＰは確実に被試験ＩＣ１１９の応答信号を取り込むことができ、高速テストを実現できることになる。
上述したように、高速ＩＣ試験装置を実現するには図６に示したＩＣ駆動方法が必要不可欠となる。また、高速化を達成するにはテストサイクルＴを短くする為、、ストローブパルスＳＴＢの設定及び試験パターン信号ＰＡＴの発生タイミングも厳密に微小な時間の範囲で管理されなければならない。
【００１７】
このためには駆動信号線ＢＬ１と応答信号線ＢＬ２の伝搬遅延時間ＴｂとＴｃも正確な値を把握していなければならない。ＩＣ試験装置の構造から駆動信号線ＢＬ１と応答信号線ＢＬ２の伝搬遅延時間の和Ｔｂ＋Ｔｃを測定することは応答時間測定手段１２０の機能を利用することにより簡単に行うことができる。
つまり、ドライバＤＲ１からパルスを出力させ、このパルスがアナログ比較器ＣＰ２に入力されろまでの時間を測定すればよいから、アナログ比較器ＣＰ２に与えるストローブパルスＳＴＢの位相を順次遅れ方向にずらしながらアナログ比較器ＣＰの出力がＨ論理に立ち上がるタイミングを検出すればよい。
【００１８】
上述したように、伝搬遅延時間Ｔｂ＋Ｔｃを測定することはＩＣ試験装置にとっては容易である。然し乍ら伝搬遅延時間ＴｂとＴｃを別々に測定することはできない。被試験ＩＣ１１９の応答時間を正確に測定するにはストローブパルスＳＴＢのタイミング及び試験パターン信号ＰＡＴの発生タイミングを正確に管理しなければならない。この点から伝搬遅延時間ＴｂとＴｃは個別にその数値を正確に把握していなければならない。
【００１９】
この問題を解決する一つの方法として本出願人は「特開平８−３６０３７号公報」で開示するように「伝送経路の伝搬遅延時間測定回路」を提案した。この先に提案した伝搬遅延時間測定回路は図８に示すように被試験ＩＣ１１９のＩ／Ｏピン１１９Ａの部分を接地し、ドライバＤＲ１又はＤＲ２からそれぞれ駆動パルスを出力させ、その反射をそれぞれ各ドライバＤＲ１及びＤＲ２と共通接続したアナログ比較器ＣＰ１又はＣＰ２で検出し、駆動信号線ＢＬ１と応答信号線ＢＬ２のそれぞれの伝搬遅延時間ＴｂとＴｃをそれぞれ測定する方法を採った。
【００２０】
【発明が解決しようとする課題】
先に提案した伝送経路の伝搬遅延時間測定回路は被試験ＩＣ１１９のＩ／Ｏピン１１９Ａの部分を接地しなければならない。この接地する作業は手作業で行うことは不可能である。つまり、ＩＣ試験装置はハンドラと呼ばれるＩＣ搬送装置によって被試験ＩＣを自動搬送し、一度に約１０個程度のＩＣをテストヘッドに設けたＩＣソケットに装着し、これらを一度にテストする構造とされる。
【００２１】
このような構造のＩＣ試験装置では伝搬遅延時間ＴｂとＴｃを測定する場合に限ってＩ／Ｏピンの部分を接地することは難しい。然し乍ら取り得る一つの方法としてはＩ／Ｏピンの部分を内部で接地回路に接続したダミーＩＣをハンドラに流し、ダミーＩＣがテストヘッドの各ＩＣソケットに装着された状態で測定を実行する方法が考えられる。
【００２２】
ところでＩＣ試験装置のテストヘッドは図９に示すようにドライバ群１１６及びアナログ比較器群１１７等を格納したピンエレクトロニクス部１２４と、パフォーマンスボード１２５とによって構成される。パフォーマンスボード１２５には被試験ＩＣ１１９のピン数に対応したＩＣソケットＳＫが実装される。つまり、試験しようとするＩＣの種類を変更するにはこのパフォーマンスボード１２５を交換しなければならない。
【００２３】
このためにＩＣ試験装置には複数のパフォーマンスボードが付属品として付加される。従って、ＩＣ試験装置に付属する各パフォーマンスボード毎に伝搬遅延時間ＴｂとＴｃを測定しておく必要がある。この測定はパフォーマンスボード１２５を組み立てた状態で１度だけ実行すれば済むが、パフォーマンスボード１２５に搭載される駆動信号線ＢＬ２のチャンネル数は１０００チャンネル程度存在する為、その測定には時間と人手を要し、大変な作業となる。
【００２４】
この発明の目的は被試験ＩＣのＩ／Ｏピンを接地しなくても駆動信号線ＢＬ１と応答信号線ＢＬ２の各伝搬遅延時間ＴｂとＴｃを別々に測定することができるＩＣ試験装置を提供しようとするものである。
【００２５】
【課題を解決するための手段】
この発明ではドライバから駆動信号線を通じて被試験ＩＣのＩ／Ｏピンに試験パターン信号を供給すると共に、Ｉ／Ｏピンから出力される被試験ＩＣの応答信号を、このＩ／Ｏピンとアナログ比較器との間に敷設した応答信号線を通じてアナログ比較器に入力し、このアナログ比較器の出力側に接続された論理比較器において被試験ＩＣが出力する応答信号が予め予定した期待値と一致するか否かを試験するＩＣ試験装置において、
駆動信号線と応答信号線との線路長を可及的に１対１の比率に製造したＩＣ試験装置のＩＣ駆動方法を提案するものである。
【００２６】
この発明のＩＣ駆動方法によれば、駆動信号線と応答信号線の各伝搬遅延時間ＴｂとＴｃの和を測定すれば、その測定値の１／２が各伝搬遅延時間ＴｂとＴｃの値として決定することができる。
従って、この発明によれば特別に被試験ＩＣのＩ／Ｏピンの部分を接地しなくても、単に駆動信号線または応答信号線の何れか一方からパルスを出力させ、このパルスを駆動信号線と応答信号線を通じて他端側に接続したアナログ比較器に入力し、アナログ比較器でパルスの受信タイミングをストローブパルスの供給タイミングによって検出すればよい。
【００２７】
【発明の実施の形態】
図１にこの発明によるＩＣ駆動方法の一実施例を示す。図６と対応する部分には同一符号を付して示す。この発明では駆動信号線ＢＬ１と応答信号線ＢＬ２の線路長を１対１の比率、つまり互いに等しい線路長に製造し、このように製造した駆動信号線ＢＬ１と応答信号線ＢＬ２を用いて被試験ＩＣを駆動するＩＣ駆動方法を提案するものである。
【００２８】
駆動信号線ＢＬ１と応答信号線ＢＬ２の線路長を１対１の比率で製造する為には例えばパフォーマンスボード１２５を製造する場合、パフォーマンスボード１２５は多層化されたプリント配線基板によって作られるが、この多層化されたプリンと配線基板の、例えば最上面の導電層に駆動信号線ＢＬ１の配線パターンを形成し、この配線パターンを第２層にコピー（ＣＡＤのソフト上でのコピー）して同一形状の配線パターンを２層目にも形成し、この最上層の配線パターンとその次の層の配線パターンを用いて駆動信号線ＢＬ１と応答信号線ＢＬ２とを形成すればこれらの信号線の線路長は可及的に等しい状態で作ることができる。
【００２９】
各チャンネル間の伝搬遅延時間は特に等しい関係を保つ必要はなく、各チャンネルにおいて駆動信号線ＢＬ１と応答信号線ＢＬ２の線路長を等しくすればよい。
尚、駆動信号線ＢＬ１と応答信号線ＢＬ２は必ずしも多層のプリント配線板として形成する場合に限らず、パフォーマンスボード上でケーブルを配線して構成する場合にも、各チャンネル毎に駆動信号線ＢＬ１と応答信号線ＢＬ２の線路長を等しい関係に製造すればよい。
【００３０】
上述したこの発明によるＩＣ駆動方法によれば図１に示すドライバＤＲ１から予め発生タイミングが既知のパルスを出力させ、このパルスを応答信号線ＢＬ２に接続されたアナログ比較器ＣＰ２に入力し、このアナログ比較器ＣＰ２に到来するパルスの立ち上がりを応答時間測定手段１２０で検出すれば駆動信号線ＢＬ１と応答信号線ＢＬ２の伝搬遅延時間ＴｂとＴｃの和の遅延時間を測定することができる。尚、この遅延時間を測定する場合は特別に被試験ＩＣ１１９を接続しておく必要はない。
【００３１】
この発明によるＩＣ駆動方法ではＴｂ＝Ｔｃとなるように駆動信号線ＢＬ１と応答信号ＢＬ２を製造したから測定された遅延時間を１／２にするだけで各駆動信号線ＢＬ１と応答信号線ＢＬ２の値を決定することができる。この決定は図２に示す伝搬時間決定手段１３０で実行される。
尚、図１においてドライバＤＲ１から出力したパルスをドライバＤＲ２の出力端子で反射させ、その反射波をアナログ比較器ＣＰ１で捕らえて遅延時間を測定することもできる。この場合にはその測定された遅延時間を１／４にすれば求める伝搬遅延時間ＴｂとＴｃを決定することができる。
【００３２】
また、上述ではパフォーマンスボード上に敷設した駆動信号線ＢＬ１と応答信号ＢＬ２をＩＣ試験装置に備えた遅延時間測定機能を用いて測定した場合を説明したが、例えばパルス発生機能と、このパルス発生から反射が戻るまでの様子を波形表示器に表示する機能を備えたいわゆるＴＤＲ機能を具備したサンプリングオンロスコープによってパフォーマンスボード上の各チャンネルの駆動信号線と応答信号線の伝搬遅延時間を測定することもできる。
【００３３】
【発明の効果】
以上説明したようにこの発明によるＩＣ駆動方法によれば被試験ＩＣのＩ／Ｏピンを接地しなくても、また被試験ＩＣをＩＣソケットに接続しなくても駆動信号線ＢＬ１と応答信号線ＢＬ２の伝搬遅延時間を測定することができる。特にＩＣ試験装置に備えられた応答時間測定手段１２０の機能を用いて測定する場合には他に測定器を全く必要としないので、簡単に然も短時間に駆動信号線ＢＬ１と応答信号線ＢＬ２の伝搬遅延時間を測定することができ、その効果は実用に供して頗る大である。
【図面の簡単な説明】
【図１】この発明によるＩＣ駆動方法を適用した場合の駆動信号線と応答信号線の伝搬遅延時間を測定する様子を説明する為の接続図。
【図２】この発明によるＩＣ試験装置の構成を説明する為のブロック図。
【図３】従来のＩＣ試験装置の概略の構成を説明する為のブロック図。
【図４】従来のＩＣ試験装置に用いられている被試験ＩＣのＩＣ駆動方法を説明する為の接続図。
【図５】図４の動作を説明する為の波形図。
【図６】従来のＩＣ駆動方法の他の例を説明する為の接続図
【図７】図６の動作をへ説明する為の波形図。
【図８】従来の被試験ＩＣを駆動する部分の伝搬遅延時間を測定する方法を説明する為の接続図。
【図９】ＩＣ試験装置のテストヘッドの部分の構造の概略を説明する為の側面図。
【符号の説明】
ＤＲ ドライバ
ＣＰ アナログ比較器
ＢＬ１ 駆動信号線
ＢＬ２ 応答信号線
１１９ 被試験ＩＣ
１１９Ａ 被試験ＩＣのＩ／Ｏピン
Claims (3)
- ドライバから駆動信号線を通じて被試験ＩＣのＩ／Ｏピンに試験パターン信号を供給すると共に、上記Ｉ／Ｏピンから出力される被試験ＩＣの応答信号を、このＩ／Ｏ ピンとアナログ比較器との間に敷設した応答信号線を通じてアナログ比較器に入力し、このアナログ比較器の出力側に設けられる論理比較器において被試験ＩＣが出力する応答信号が予め予定した期待値と一致するか否かを判定してＩＣを試験するＩＣ試験方法において、
上記駆動信号線と上記応答信号線との線路長を可及的に１対１の比率に製造し、上記駆動信号線と応答信号線を通じる電気信号の遅延時間を測定し、その遅延時間の１／２の時間を上記駆動信号線と応答信号線の各伝搬遅延時間と決定することを特徴とするＩＣ試験方法。 - ドライバから駆動信号線を通じて被試験ＩＣのＩ／Ｏ ピンに試験パターン信号を供給すると共に、上記Ｉ／Ｏ ピンから出力される被試験ＩＣの応答出力信号を、このＩ／Ｏピンとアナログ応答出力信号との間に敷接した応答信号線を通じてアナログ比較器に入力し、このアナログ比較器の出力側に接続された論理比較器において被試験ＩＣが出力する応答出力信号が予め予定した期待値と一致するか否かを試験するＩＣ試験装置において、
上記駆動信号線と上記応答信号線との線路長を可及的に１対１の比率に製造し、上記駆動信号線と応答信号線を通じる電気信号の遅延時間を測定し、その遅延時間の１／２の時間を上記駆動信号線と応答信号線の各伝搬遅延時間と決定する伝搬遅延時間決定手段を備えた構成としたことを特徴とするＩＣ試験装置。 - ドライバから駆動信号線を通じて被試験ＩＣのＩ／Ｏピンに試験パターン信号を供給すると共に、上記Ｉ／Ｏ ピンから出力される被試験ＩＣの応答出力信号を、このＩ／Ｏピンとアナログ応答出力信号との間に敷接した応答信号線を通じてアナログ比較器に入力し、このアナログ比較器の出力側に接続された論理比較器において被試験ＩＣが出力する応答出力信号が予め予定した期待値と一致するか否かを試験するＩＣ試験装置において、
上記駆動信号線と上記応答信号線との線路長を可及的に１対１の比率に製造し、上記駆動信号線と応答出力信号の直列回路を往復する電気信号の遅延時間を測定し、その遅延時間の１／４の時間を上記駆動信号線と応答信号線の各伝搬遅延時間と決定する伝搬遅延時間決定手段を備えた構成としたことを特徴とするＩＣ試験装置。
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