JP4270945B2

JP4270945B2 - Power supply

Info

Publication number: JP4270945B2
Application number: JP2003154819A
Authority: JP
Inventors: 耕介坪内; 治木下
Original assignee: Fujitsu Telecom Networks Ltd
Current assignee: Fujitsu Telecom Networks Ltd
Priority date: 2003-05-30
Filing date: 2003-05-30
Publication date: 2009-06-03
Anticipated expiration: 2023-05-30
Also published as: JP2004357465A

Description

【０００１】
【発明の属する技術分野】
本発明は外部同期信号と内部同期信号を切替可能なＰＷＭ方式を用いた電源において、電源の内部に設けられた内部発振器から出力される内部同期信号と電源の外部から供給される外部同期信号とを切り替て用いることが可能な電源に関する。
特に、複数台の電源を外部同期信号を用いて並列運転している最中に、外部同期信号が何らかの原因によって入力停止した電源について、複数台の電源の間で干渉ノイズ等の問題、及び電源破壊を防止するのに適したＰＷＭ制御を用いた電源に関する。
【０００２】
【従来の技術】
図９は、並列運転されている３台のＰＷＭ制御方式の電源１、２、３の一例を示す図である。
電源１と電源２、３とは同一の内部構成を有しており、電源１と同一部分については図示を省略している。
【０００３】
最初に、電源１の単独運転について説明する。図９に示すように、電源１の入力はＤＣ−ＤＣコンバータ１１に入力され、ＤＣ−ＤＣコンバータ１１において適正な電圧に変換されて出力される。
ＤＣ−ＤＣコンバータ１１は、よく知られているようにスイッチング素子を備えている。このスイッチング素子のオン／オフ（デューイ比）を制御することにより、入力から所望の出力を得ている。
【０００４】
すなわち、電源１において、内部発振器１４から出力される内部同期信号が同期／非同期切替回路１３に入力される。電源１の同期／非同期切替回路１３は、設定切替信号の指示に応じて、内部同期信号に基づいて三角波信号を出力するように設定されている。したがって、ＰＷＭ制御部１２は、前記内部同期信号に基づいて生成された三角波信号を受けて、ＰＷＭ信号を出力する。その結果、前記ＤＣ−ＤＣコンバータ１１内のスイッチング素子は、ＰＷＭ制御部１２から出力されるＰＷＭ信号により、一定のスイッチング周波数によってスイッチング素子をオン／オフ制御し、かつＤＣ−ＤＣコンバータ１１の出力が一定になるように出力を検出し（フィードバック信号）、ＰＷＭ制御部１２に入力してフィードバック制御している。
【０００５】
このように、電源１を単独で運転する場合、特に問題は生じない。
しかし、電源１、２、３を各々の内部同期信号を用いて互いに独立に運転すると、次のような問題が生じる。すなわち、各々の電源１、２、３のスイッチング周波数の周波数誤差や位相差が原因となって、各電源１、２、３の出力にビートのような干渉ノイズ等が発生し、電源１、２、３の各出力に悪影響を及ぼす。
【０００６】
そこで、このような場合、図９に示すように、電源１、２、３を同一周波数の外部同期信号（電源１の内部発振器１４から出力される内部同期信号）で動作させる同期運転が行われる。図９では、電源１をマスター装置とし、電源２、３をスレーブ装置として、電源１の内部発振器１４から出力される内部同期信号を電源２、３へ外部同期信号として出力している。
【０００７】
【特許文献１】
特開平１１−１１２３３９号公報
【０００８】
【発明が解決しようとする課題】
図９に示す従来技術においては、外部同期信号が停止した場合、自動的に電源２、３に具備されている内部発振器１４に切り替わるか、又はＰＷＭ制御部１３用の三角波信号の出力が無くなることにより制御が停止する。
【０００９】
電源が自動的に内部発振に切り替わった場合には、オペレータは外部同期信号の入力が停止したことを検出できず、オペレータが知らないうちに複数台の電源（１、２、３）の間で相互に干渉ノイズ等が発生するという問題点がある。
三角波信号の出力が無くなった場合には、ＤＣ−ＤＣコンバータが一石式の場合はスイッチング素子をＯＦＦ状態で停止させることは容易に行える。
【００１０】
しかし、ＤＣ−ＤＣコンバータのスイッチング素子がＨ型ブリッジ回路を構成している場合は、三角波信号がなくなると次のような現象が生じる。すなわち、２対のスイッチング素子（計４個）のうち、１対はオン、他の１対はオフという状態で停止してしまい、オン状態の１対のスイッチング素子が導通状態を保持するため、電源が破損してしまう。
【００１１】
図１０、図１１を用いて、前記した問題点について説明する。
図１０（ａ）は、一石式のＤＣ−ＤＣコンバータを用いた電源の一部を示す回路図である。図１０（ａ）において、Ｔはトランス、Ｑはトランジスタ、１２はＰＷＭ制御部を示している。
図１０（ｂ）は、図１０（ａ）に示す一石式のＤＣ−ＤＣコンバータを用いた電源において、外部同期信号が停止したときの動作を示す波形図である。図１０（ｂ）に示すように、外部同期信号の停止に起因して三角波信号が停止し、電源の出力であるフィードバック信号が三角波信号の上限又は下限でクランプされる。図１０（ｂ）に示す例では、三角波信号が停止し、三角波信号の上限でクランプされている。これによって、電源はその動作を停止する。
【００１２】
図１１（ａ）は、ＤＣ−ＤＣコンバータにＨ型ブリッジ回路を用いた電源の一部を示す回路図である。図１１（ａ）において、Ｑ１〜Ｑ４はトランジスタ、１５はコンパレータ、１６はインバータ、ＤＴ１、ＤＴ２はデッドタイム生成回路である。図１１（ａ）に示す電源は、トランジスタＱ１、Ｑ４がオンのときトランジスタＱ２、Ｑ３がオフになり、トランジスタＱ２、Ｑ３がオンのときトランジスタＱ１、Ｑ４がオフになるように動作する。デッドタイム生成回路ＤＴ１、ＤＴ２は、トランジスタＱ１、Ｑ４の組みとトランジスタＱ２、Ｑ３の組みが同時にオンとなるのを防止するために設けられている。すなわち、コンパレータ１５がフィードバック信号と三角波信号とを比較し、比較結果がデッドタイム生成回路ＤＴ１に直接入力され、デッドタイム生成回路ＤＴ２にはインバータ１６により反転されて入力される。トランジスタＱ２、Ｑ３をオンするときには、デッドタイム生成回路ＤＴ１がコンパレータ１５からの信号の立ち上がりを所定時間だけ遅延して出力する。同様に、トランジスタＱ１、Ｑ４をオンするときには、デッドタイム生成回路ＤＴ２がインバータ１６からの信号の立ち上がりを所定時間だけ遅延して出力する。
【００１３】
図１１（ｂ）は、図１１（ａ）に示すＨ型ブリッジ回路を用いた電源において、外部同期信号が停止したときの動作を示す波形図である。図１１（ｂ）に示すように、外部同期信号の停止に起因して三角波信号が停止し、電源の出力であるフィードバック信号が三角波信号の上限又は下限でクランプされる。
図１１（ｂ）に示す例では、三角波信号が停止し、三角波信号の上限でクランプされている。これによって、第１ＰＷＭ信号はオン状態を保持し、第２ＰＷＭ信号はオフ状態を保持する。その結果、図１１（ａ）に示すトランジスタＱ２、Ｑ３がオン状態を保持し、トランジスタＱ１、Ｑ４がオフ状態を保持する。したがって、トランジスタＱ２、Ｑ３が導通状態を保持するため、電源が破損してしまう。
【００１４】
本発明は、前記した従来技術の問題点に鑑み為されたもので、外部同期信号が停止して内部同期信号に切り替わった場合でも、複数台の電源の間で干渉ノイズ等の問題が発生することを防止し、かつＨ型ブリッジ回路を有する電源において、三角波信号が出力されなくなった状態においても、電源破壊を防止することが可能なＰＷＭ制御を用いた電源を提供することにある。
【００１５】
【課題を解決するための手段】
請求項１記載の発明によれば、外部同期信号と内部同期信号を切り替えていずれか一方に同期させるＰＷＭ制御部により動作するスイッチング素子を有するＤＣ−ＤＣコンバータを備えた電源において、外部同期信号を分周する分周器と、分周器の出力を遅延させる複数段の遅延回路と、複数段の遅延回路の出力を内部同期信号の立ち上がり又は立ち下がりのタイミングで検出し、各遅延回路の出力が一定の条件を満たしたときアラーム信号を出力するアラーム出力回路とから構成される２個並列に設けられた外部同期信号監視回路と、いずれか一方の外部同期信号監視回路に入力される内部同期信号の位相をシフトする位相シフト回路と、一方の外部同期信号監視回路が第１アラーム信号を、他方の外部同期信号監視回路が第２アラーム信号を略同一タイミングでそれぞれ出力したとき、外部同期信号が停止したことを示す第３アラーム信号を出力するアラーム発生回路とを備え、ＰＷＭ制御部は、アラーム発生回路が出力する第３アラーム信号に基づいてスイッチング素子を停止させることを特徴とする。
【００１６】
本発明によれば、外部同期信号監視回路がアラーム信号を出力することにより、ＤＣ−ＤＣコンバータに設けられているスイッチング素子を破壊することなく動作を停止させることができる。
【００１８】
また、本発明によれば、不定値が含まれていた場合、外部同期信号監視回路は外部同期信号の入力があると判断する。これにより、外部同期信号が入力されているにも拘わらず、外部同期信号が入力されていないという誤った判断を防止できる。
【００２０】
また、本発明によれば、複数段の遅延回路を用い、かつ内部同期信号の立ち上がり又は立ち下がりのタイミングで外部同期信号の有無を検出するので、検出精度が向上する。また、各遅延回路の出力が一定の条件を満たしたときとは、例えば全て「１」又は全て「０」を意味する。
【００２１】
また、本発明によれば、不定値が含まれていた場合、外部同期信号監視回路は外部同期信号の入力があると判断する。これにより、外部同期信号が入力されているにも拘わらず、外部同期信号が入力されていないという誤った判断を防止できる。
【００２２】
また、本発明によれば、外部同期信号監視回路を２個並列に設けたので、アラーム信号が誤って出力されることを有効に防止できる。
【００２３】
【発明の実施の形態】
以下、添付の図面を用いて、本発明の実施の形態について説明する。
【００２４】
図１は、本発明の第１の実施の形態を示すブロック図である。図１において、図９に示す従来技術と同一部分には同一符号を付してその説明を省略する。図１に示す第１の実施の形態が図９に示す従来技術と異なるのは、外部同期信号を監視する監視回路１７が新たに設けられている点である。
【００２５】
監視回路１７は、入力される設定切替信号によって、監視機能をアクティブにするか非アクティブにするかを切り替える。この設定切替信号は、例えば電源の操作盤等（図示せず）に設けられている切替スイッチにより設定可能に構成され、図示するように同期／非同期切替回路１３にも入力されている。
電源１はマスター装置であるので、監視回路１７は設定切替信号により非アクティブにされ、内部発振器１４の内部同期信号（クロック）を同期／非同期切替回路１３を通してＰＷＭ制御部１２に入力し、自らのＤＣ−ＤＣコンバータのＰＷＭ制御に用いると共に、内部同期信号を外部同期信号として出力している。
【００２６】
電源２、３はスレーブ装置であるので、監視回路１７は設定切替信号によってアクティブに設定される。これによって、監視回路１７は外部同期信号を監視する。ここで、監視回路１７は内部発振器１４から出力される内部同期信号（クロック）を受けて、これを基準クロックとして外部同期信号の有無を監視する。監視回路１７は、外部同期信号の停止を検出した場合、ＰＷＭ制御部１２へアラーム信号を出力し、ＰＷＭ制御部１２は前記アラーム信号を受けて、ＤＣ−ＤＣコンバータに設けられているスイッチング素子（例えば、Ｈ型ブリッジ回路）を破壊することなく動作を停止する。
【００２７】
図２は、図１に示す監視回路１７の一例を示すブロック図である。図示するように、監視回路１７は、１／２分周器１７１とＤ−ＦＦ（Ｄ型フリップフロップ）１７２とＤ−ＦＦ１７３とＤ−ＦＦ１７４とアラーム出力回路１７５から構成されている。
１／２分周器１７１は外部同期信号Ｓ１を受けて、１／２分周した信号Ｓ２を出力する。Ｄ−ＦＦ１７２は、前記分周信号Ｓ２を内部同期信号Ｓ３の立ち上がりエッジで取り込み、１周期経過後に検出信号Ｄ３として出力する。
【００２８】
同様に、Ｄ−ＦＦ１７３は、Ｄ−ＦＦ１７２から出力される検出信号Ｄ３を内部同期信号Ｓ３の立ち上がりエッジで取り込み、１周期経過後に検出信号Ｄ２として出力する。
同様に、Ｄ−ＦＦ１７４は、Ｄ−ＦＦ１７３から出力される検出信号Ｄ２を内部同期信号Ｓ３の立ち上がりエッジで取り込み、１周期経過後に検出信号Ｄ１として出力する。
【００２９】
すなわち、Ｄ−ＦＦ１７２〜Ｄ−ＦＦ１７４は、１周期づつ遅れたタイミングで検出信号Ｄ３、Ｄ２、Ｄ１を出力する。
図３は、図２に示すアラーム出力回路１７５の動作を示す説明図である。アラーム出力回路１７５は、検出信号Ｄ３、Ｄ２、Ｄ１を受けて、図３に示すように（Ｄ３、Ｄ２、Ｄ１）が（１、１、１）又は（０、０、０）の組み合わせのとき、アラーム信号を出力する。これ以外の組み合わせのときには、アラーム信号を出力しない。これには、不定値を含むものとする。不定値については、図４を用いて説明する。
【００３０】
図４は、図２に示す監視回路１７の動作を示すタイムチャートである。
図４に示すように、外部同期信号Ｓ１は、１／２分周器１７１によって１／２分周された信号Ｓ２に変換される。
【００３１】
Ｄ−ＦＦ１７２〜Ｄ−ＦＦ１７４は、内部同期信号Ｓ３の立ち上がりエッジにおいて、各々の入力された信号（Ｓ２、Ｄ３、Ｄ２）がオンかオフかを判定する。そして、３回連続してオンと判定されたり、又は３回連続してオフと判定された場合、アラーム出力回路１７５からアラーム信号が出力される。それ以外は、不定値の場合を含んで、アラーム信号は出力されない。
【００３２】
ここで、不定値とは、次のような状態を意味する。すなわち、Ｄ型フリップフロップへのデータ入力時と内部同期信号Ｓ３の立ち上がりエッジとがほぼ一致したとき、次のような現象がＤ型フリップフロップに生じる。すなわち、Ｄ型フロップフロップには、よく知られているようにセットアップタイムとホールドタイムと呼ばれる時間が存在する。セットアップタイムは入力される信号を取り込む前の数ナノ秒程度の時間であり、ホールドタイムは取り込んだ後の数ナノ秒程度の時間である。このセットアップタイム期間中又はホールドタイム期間中に、Ｄ型フリップフロップの入力信号が変化すると、Ｄ型フリップフロップの出力信号が確定されずに不定値となることがある（図４参照）。したがって、検出信号Ｄ１〜Ｄ３に不定値が含まれる場合、アラーム出力回路１７５はアラーム信号を出力しないようにしている。図４に示す例では、不定値が１つ存在するので、この時点ではアラーム信号は出力されない。
【００３３】
また、図４に示す例では、外部同期信号Ｓ１が停止した後、３回の検出（Ｄ３、Ｄ２、Ｄ１）を経て、検出信号Ｄ３、Ｄ２、Ｄ１が全て「０」になったときアラーム信号が出力される。
以上に説明した実施の形態においては、Ｄ型フリップフロップを３つ設けた例を示したが、本発明はこれに限定されるものでなく、Ｄ型フリップフロップの数は任意でよい。ただし、多くのＤ型フリップフロップを設けると、アラーム信号が出力されるまでに多大の時間がかかるので、電源動作が停止するのに遅れが生じることになる。
【００３４】
また、以上に説明した実施の形態においては、Ｄ型フリップフロップを用いて検出タイミングをずらせたが、本発明はこれに限定されるものではなく、公知の他の遅延素子を用いてもよい。
また、以上に説明した実施の形態においては、Ｄ型フリップフロップの立ち上がりエッジでＤ型フリップフロッの出力を検出したが、立ち下がりエッジで検出してもよい。
【００３５】
さらに、以上に説明した実施の形態においては、Ｄ型フリップフロップ等のハードウェアを用いて構成したが、本発明はこれに限定されるものではなく、マイコンやプログラマブル・ロジック・デバイス（ＰＬＤ）などを使用して、プログラムの変更により、実現することができる。
また、ＤＣ−ＤＣコンバータにおいて用いられるスイッチング素子（Ｑ、Ｑ１〜Ｑ４等）は、トランジスタに限定されるものではなく、言うまでもなく、ＭＯＳＦＥＴ等を用いてもよい。
【００３６】
図５は、図１に示す監視回路１７の他の例を示すブロック図である。
図５に示す監視回路１７は、位相シフト回路１７６と第１監視回路１７−１と第２監視回路１７−２とアラーム出力回路１７７から構成されている。ここで、第１、第２監視回路１７−１、１７−２は、各々図２に示す監視回路１７と同一の構成であるが、図３に示す不定値の取り扱いは考慮しなくてよい（不定値により誤動作してもよい）。
【００３７】
図６は、図５に示す位相シフト回路１７６の具体例を示す回路図である。図６に示す位相シフト回路１７６は、ＲＣ時定数によって、位相シフト量を定めることができる。
図７は、図５に示す監視回路１７の動作を説明するためのタイムチャートである。
【００３８】
図７に示す信号のうち、１／２分周された信号Ｓ２は、第１監視回路１７−１及び第２監視回路１７−２内に設けられている１／２分周器（図２の符号１７１参照）の出力信号を意味する。第１監視回路１７−１と第２監視回路１７−２にそれぞれ設けられている１／２分周器によって各々１／２分周された信号は、同一周波数、同一位相であるので、１つの信号Ｓ２として表示している。
【００３９】
また、信号Ｓ３は内部発振器１４から出力される内部同期信号であり、信号ＰＳ３は前記内部同期信号Ｓ３を位相シフト回路１７６によって位相シフトさせた信号である。
信号ＡＬＭ１は第１監視回路１７−１から出力される第１アラーム信号を示し、信号ＡＬＭ２は第２監視回路１７−２から出力される第２アラーム信号を示す。また、アラーム信号とは、アラーム出力回路１７７から出力されるアラーム信号を意味する。
【００４０】
次に、図５に示す監視回路１７の動作を説明する。
第１監視回路１７−１には、外部同期信号Ｓ１と内部同期信号Ｓ３が入力される。第１監視回路１７−１は、入力される外部同期信号Ｓ１を受けて、内部に設けられている１／２分周器により、外部同期信号Ｓ１を１／２分周した信号Ｓ２を出力する（図２参照）。
【００４１】
第２監視回路１７−２には、外部同期信号Ｓ１の他に、内部同期信号Ｓ３を位相シフトさせた信号ＰＳ３が入力される。第２監視回路１７−２は、内部に設けられている１／２分周器により、外部同期信号Ｓ１を１／２分周した信号Ｓ２を形成する（図２参照）。
第１監視回路１７−１に設けられている３つのＤ−ＦＦ（１７２〜１７４、図２参照）は、各Ｄ−ＦＦに入力される信号（Ｓ２、Ｄ３、Ｄ２、図２参照）がオンかオフかを前記内部同期信号Ｓ３の立ち上がりエッジにおいて判定する。
【００４２】
そして、３回連続してオンと判定されたり、３回連続してオフと判定された場合、アラーム出力回路（１７５、図２参照）から第１アラーム信号を出力する。第２監視回路１７−２に設けられている３つのＤ−ＦＦ（１７２〜１７４、図２参照）は、各Ｄ−ＦＦに入力される信号（Ｓ２、Ｄ３、Ｄ２、図２参照）がオンかオフかを前記信号ＰＳ３の立ち上がりエッジにおいて判定する。
【００４３】
そして、３回連続してオンと判定されたり、３回連続してオフと判定された場合、アラーム出力回路（１７５、図２参照）から第２アラーム信号を出力する。図５に示す監視回路１７は、第１アラーム信号と第２アラーム信号が３回連続（図７の１回、２回、３回参照）してほぼ同じタイミングで出力された場合に限って、アラーム出力回路１７７からアラーム信号を出力する。
【００４４】
図８は、図５に示す監視回路１７の他の動作を説明するためのタイムチャートである。図８においては、信号Ｓ２と信号Ｓ３の位相が重なってしまい、第１監視回路１７−１が不定値による誤動作により信号ＡＬＭ１がアラームとなってしまった場合、信号ＰＳ３は信号Ｓ３と位相をずらしてあるので、信号Ｓ２と位相が重なることはなく、第２監視回路１７−２では誤動作が起こらない。
【００４５】
つまり、第１監視回路１７−１と第２監視回路１７−２が同時に不定値による誤動作を発生することはないので、監視回路１７全体として、不定値によりアラーム信号を出力することは防止される。
以上に説明した実施の形態においては、位相をずらした２つの信号Ｓ３、ＰＳ３を用いて外部同期信号Ｓ１を監視するため、内部発振器１４の周波数と外部同期信号Ｓ１の周波数が多少ずれていたり、位相が重なった場合にも、誤動作することなく、アラーム信号を出力することができる。ただし、Ｄ型フリップフロップの段数は、３段に限らず、任意でよい。
【００４６】
また、以上に説明した実施の形態においては、第１、第２監視回路にＤ型フリップフロップを用いて検出タイミングをずらせたが、本発明はこれに限定されるものではなく、公知の他の遅延素子を用いてもよい。
【００４７】
また、以上に説明した実施の形態においては、Ｄ型フリップフロップの立ち上がりエッジでＤ型フリップフロッの出力を検出したが、立ち下がりエッジで検出してもよい。
さらに、以上に説明した実施の形態は、電源にかぎらず、外部同期信号に同期して動作するあらゆるアナロクグ回路、デジタル回路に適用することができる。
【００４８】
さらに、以上に説明した実施の形態においては、Ｄ型フリップフロップ等のハードウェアを用いて構成したが、本発明はこれに限定されるものではなく、マイコンやプログラマブル・ロジック・デバイス（ＰＬＤ）などを使用して、プログラムの変更により、実現することができる。
また、ＤＣ−ＤＣコンバータにおいて用いられるスイッチング素子（Ｑ、Ｑ１〜Ｑ４等）は、トランジスタに限定されるものではなく、言うまでもなく、ＭＯＳＦＥＴ等を用いてもよい。
【００４９】
【発明の効果】
本発明によれば、外部同期信号が停止すると、アラーム信号が出力されるので、オペレータは内部同期信号に切り替わった場合でも、また運転を停止した場合でも、直ちに事態を把握することが可能になる。したがって、複数台の電源の間で干渉ノイズ等の問題が発生することを防止しできる。
【００５０】
また、Ｈ型ブリッジ回路を有する電源において、三角波信号が出力されなくなった状態においても、電源破壊を防止することことが可能なＰＷＭ制御を用いた電源を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すブロック図である。
【図２】図１に示す監視回路１７の一例を示すブロック図である。
【図３】図２に示すアラーム出力回路１７５の動作を示す説明図である。
【図４】図２に示す監視回路１７の動作を示すタイムチャートである。
【図５】図１に示す監視回路１７の他の例を示すブロック図である。
【図６】図５に示す位相シフト回路１７６の具体例を示す回路図である。
【図７】図５に示す監視回路１７の動作を説明するためのタイムチャートである。
【図８】図５に示す監視回路１７の他の動作を説明するためのタイムチャートである。
【図９】並列運転されている３台のＰＷＭ制御方式の電源１、２、３の一例を示す図である。
【図１０】図１０は、一石式のＤＣ−ＤＣコンバータを用いた電源の一部を示す回路図、及び外部同期信号が停止したときの動作を示す波形図である。
【図１１】図１１は、ＤＣ−ＤＣコンバータにＨ型ブリッジ回路を用いた電源の一部を示す回路図、及び外部同期信号が停止したときの動作を示す波形図である。
【符号の説明】
１電源（マスター）
２、３電源（スレーブ）
１１ＤＣ−ＤＣコンバータ
１２ＰＷＭ制御部
１３同期／非同期切替回路
１４内部発振器
１５コンパレータ
１６インバータ
１７監視回路
１７−１第１監視回路
１７−２第２監視回路
１７１２／１分周器
１７２〜１７４Ｄ型フリップフロップ
１７５アラーム出力回路
１７６位相シフト回路
Ｓ１外部同期信号
Ｓ２１／２分周信号
Ｓ３内部同期信号
ＡＬＭ１第１アラーム信号
ＡＬＭ２第２アラーム信号
ＤＴ１、ＤＴ２デッドタイム生成回路
Ｑ、Ｑ１、Ｑ２、Ｑ３、Ｑ４トランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power supply using a PWM method capable of switching between an external synchronization signal and an internal synchronization signal, an internal synchronization signal output from an internal oscillator provided inside the power supply, and an external synchronization signal supplied from the outside of the power supply. It is related with the power supply which can be used switching.
In particular, for the power supply whose external synchronization signal has been stopped for some reason while operating multiple power supplies in parallel using an external synchronization signal, problems such as interference noise among the multiple power supplies, and the power supply The present invention relates to a power supply using PWM control suitable for preventing destruction.
[0002]
[Prior art]
FIG. 9 is a diagram illustrating an example of three PWM control power supplies 1, 2, and 3 that are operated in parallel.
The power source 1 and the power sources 2 and 3 have the same internal configuration, and the same parts as the power source 1 are not shown.
[0003]
First, the single operation of the power source 1 will be described. As shown in FIG. 9, the input of the power source 1 is input to the DC-DC converter 11, converted into an appropriate voltage by the DC-DC converter 11, and output.
The DC-DC converter 11 includes a switching element as is well known. A desired output is obtained from the input by controlling on / off (Dewey ratio) of the switching element.
[0004]
That is, in the power supply 1, an internal synchronization signal output from the internal oscillator 14 is input to the synchronous / asynchronous switching circuit 13. The synchronous / asynchronous switching circuit 13 of the power supply 1 is set to output a triangular wave signal based on the internal synchronous signal in response to an instruction of the setting switching signal. Therefore, the PWM control unit 12 receives the triangular wave signal generated based on the internal synchronization signal and outputs a PWM signal. As a result, the switching element in the DC-DC converter 11 performs on / off control of the switching element at a constant switching frequency by the PWM signal output from the PWM control unit 12, and the output of the DC-DC converter 11 is The output is detected so as to be constant (feedback signal) and input to the PWM control unit 12 for feedback control.
[0005]
Thus, when operating the power supply 1 independently, a problem does not arise in particular.
However, when the power supplies 1, 2, and 3 are operated independently from each other using their internal synchronization signals, the following problems occur. That is, due to the frequency error and phase difference of the switching frequency of each of the power supplies 1, 2 and 3, interference noise such as a beat occurs at the output of each of the power supplies 1, 2 and 3, and 3 are adversely affected.
[0006]
Therefore, in such a case, as shown in FIG. 9, a synchronous operation is performed in which the power supplies 1, 2, and 3 are operated with an external synchronization signal having the same frequency (an internal synchronization signal output from the internal oscillator 14 of the power supply 1). . In FIG. 9, the power source 1 is a master device, the power sources 2 and 3 are slave devices, and an internal synchronization signal output from the internal oscillator 14 of the power source 1 is output to the power sources 2 and 3 as an external synchronization signal.
[0007]
[Patent Document 1]
JP-A-11-112339
[Problems to be solved by the invention]
In the prior art shown in FIG. 9, when the external synchronization signal is stopped, the power is automatically switched to the internal oscillator 14 provided in the power supplies 2 and 3, or the output of the triangular wave signal for the PWM control unit 13 is lost. Control stops.
[0009]
When the power supply is automatically switched to internal oscillation, the operator cannot detect that the input of the external synchronization signal has stopped, and the operator cannot know between the multiple power supplies (1, 2, 3) without knowing it. There is a problem that interference noise and the like are generated.
When the output of the triangular wave signal is lost, it is easy to stop the switching element in the OFF state when the DC-DC converter is of a single stone type.
[0010]
However, when the switching element of the DC-DC converter forms an H-type bridge circuit, the following phenomenon occurs when the triangular wave signal disappears. That is, among the two pairs of switching elements (a total of four), one pair is on and the other pair is off, and the pair of switching elements in the on state maintains the conductive state. The power supply will be damaged.
[0011]
The above-described problem will be described with reference to FIGS.
FIG. 10A is a circuit diagram showing a part of a power source using a one-stone DC-DC converter. In FIG. 10A, T is a transformer, Q is a transistor, and 12 is a PWM control unit.
FIG. 10B is a waveform diagram showing an operation when the external synchronization signal is stopped in the power source using the one-stone DC-DC converter shown in FIG. As shown in FIG. 10B, the triangular wave signal stops due to the stop of the external synchronization signal, and the feedback signal that is the output of the power supply is clamped at the upper limit or the lower limit of the triangular wave signal. In the example shown in FIG. 10B, the triangular wave signal is stopped and clamped at the upper limit of the triangular wave signal. As a result, the power supply stops its operation.
[0012]
FIG. 11A is a circuit diagram showing a part of a power supply using an H-type bridge circuit for a DC-DC converter. In FIG. 11A, Q1 to Q4 are transistors, 15 is a comparator, 16 is an inverter, and DT1 and DT2 are dead time generation circuits. The power source shown in FIG. 11A operates so that the transistors Q2 and Q3 are turned off when the transistors Q1 and Q4 are turned on, and the transistors Q1 and Q4 are turned off when the transistors Q2 and Q3 are turned on. Dead time generation circuits DT1 and DT2 are provided to prevent the pair of transistors Q1 and Q4 and the pair of transistors Q2 and Q3 from being turned on simultaneously. That is, the comparator 15 compares the feedback signal and the triangular wave signal, and the comparison result is directly input to the dead time generation circuit DT1, and is input to the dead time generation circuit DT2 by being inverted by the inverter 16. When the transistors Q2 and Q3 are turned on, the dead time generation circuit DT1 delays the rise of the signal from the comparator 15 by a predetermined time and outputs the delayed signal. Similarly, when the transistors Q1 and Q4 are turned on, the dead time generation circuit DT2 delays the rise of the signal from the inverter 16 by a predetermined time and outputs it.
[0013]
FIG. 11B is a waveform diagram showing an operation when the external synchronization signal is stopped in the power source using the H-type bridge circuit shown in FIG. As shown in FIG. 11B, the triangular wave signal is stopped due to the stop of the external synchronization signal, and the feedback signal that is the output of the power supply is clamped at the upper limit or the lower limit of the triangular wave signal.
In the example shown in FIG. 11B, the triangular wave signal is stopped and clamped at the upper limit of the triangular wave signal. As a result, the first PWM signal is kept on, and the second PWM signal is kept off. As a result, the transistors Q2 and Q3 shown in FIG. 11A are kept on, and the transistors Q1 and Q4 are kept off. Therefore, since the transistors Q2 and Q3 are kept in a conductive state, the power supply is damaged.
[0014]
The present invention has been made in view of the above-described problems of the prior art. Even when the external synchronization signal is stopped and switched to the internal synchronization signal, problems such as interference noise occur between a plurality of power supplies. An object of the present invention is to provide a power supply using PWM control that can prevent power supply breakdown even when a triangular wave signal is not output in a power supply having an H-type bridge circuit.
[0015]
[Means for Solving the Problems]
According to the invention of claim 1, wherein, in the power supply with a DC-DC converter having a switching element that operates by PWM control unit for synchronizing to one switches the external synchronization signal and an internal synchronizing signal, the external synchronizing signal Dividers that divide the frequency, multiple stages of delay circuits that delay the output of the dividers, and outputs of the multiple stages of delay circuits are detected at the rising or falling timing of the internal synchronization signal, and the output of each delay circuit Two external synchronization signal monitoring circuits configured to output an alarm signal when the signal satisfies a certain condition, and an internal synchronization signal input to one of the external synchronization signal monitoring circuits A phase shift circuit for shifting the phase of the signal, one external synchronization signal monitoring circuit for the first alarm signal, and the other external synchronization signal monitoring circuit for the second alarm signal. Are output at substantially the same timing, and an alarm generation circuit that outputs a third alarm signal indicating that the external synchronization signal has stopped is provided, and the PWM controller is based on the third alarm signal output by the alarm generation circuit. And the switching element is stopped .
[0016]
According to the present invention , the external synchronization signal monitoring circuit outputs an alarm signal, so that the operation can be stopped without destroying the switching element provided in the DC-DC converter .
[0018]
According to the present invention, when an indefinite value is included, the external synchronization signal monitoring circuit determines that an external synchronization signal is input. Thereby, it is possible to prevent an erroneous determination that the external synchronization signal is not input even though the external synchronization signal is input.
[0020]
Further , according to the present invention , since the presence or absence of the external synchronization signal is detected at the rising or falling timing of the internal synchronization signal using a plurality of stages of delay circuits, the detection accuracy is improved. Further, when the output of each delay circuit satisfies a certain condition, for example, all means “1” or all “0” .
[0021]
According to the present invention, when an indefinite value is included, the external synchronization signal monitoring circuit determines that an external synchronization signal is input. Thereby, it is possible to prevent an erroneous determination that the external synchronization signal is not input even though the external synchronization signal is input .
[0022]
In addition, according to the present invention , since two external synchronization signal monitoring circuits are provided in parallel, it is possible to effectively prevent an alarm signal from being erroneously output.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
[0024]
Figure 1 is a Ru block diagram illustrating a first embodiment of the present invention. In FIG. 1, the same parts as those in the prior art shown in FIG. The first embodiment shown in FIG. 1 differs from the prior art shown in FIG. 9 in that a monitoring circuit 17 for monitoring an external synchronization signal is newly provided.
[0025]
The monitoring circuit 17 switches whether the monitoring function is activated or deactivated according to the input setting switching signal. This setting switching signal is configured to be settable by, for example, a switch provided on a power panel or the like (not shown), and is also input to the synchronous / asynchronous switching circuit 13 as shown.
Since the power supply 1 is a master device, the monitoring circuit 17 is deactivated by the setting switching signal, and the internal synchronization signal (clock) of the internal oscillator 14 is input to the PWM control unit 12 through the synchronous / asynchronous switching circuit 13 and It is used for PWM control of a DC-DC converter and outputs an internal synchronization signal as an external synchronization signal.
[0026]
Since the power supplies 2 and 3 are slave devices, the monitoring circuit 17 is set to active by the setting switching signal. Thereby, the monitoring circuit 17 monitors the external synchronization signal. Here, the monitoring circuit 17 receives the internal synchronization signal (clock) output from the internal oscillator 14 and monitors the presence or absence of the external synchronization signal using this as a reference clock. When the monitoring circuit 17 detects the stop of the external synchronization signal, the monitoring circuit 17 outputs an alarm signal to the PWM control unit 12, and the PWM control unit 12 receives the alarm signal and receives a switching element (provided in the DC-DC converter). For example, the operation is stopped without destroying the H-type bridge circuit.
[0027]
FIG. 2 is a block diagram showing an example of the monitoring circuit 17 shown in FIG . As shown in the figure, the monitoring circuit 17 includes a 1/2 frequency divider 171, a D-FF (D-type flip-flop) 172, a D-FF 173, a D-FF 174, and an alarm output circuit 175.
The 1/2 divider 171 receives the external synchronization signal S1 and outputs a signal S2 divided by 1/2. The D-FF 172 takes in the frequency-divided signal S2 at the rising edge of the internal synchronization signal S3 and outputs it as a detection signal D3 after one cycle has elapsed.
[0028]
Similarly, the D-FF 173 takes in the detection signal D3 output from the D-FF 172 at the rising edge of the internal synchronization signal S3 and outputs it as the detection signal D2 after one cycle has elapsed.
Similarly, the D-FF 174 takes in the detection signal D2 output from the D-FF 173 at the rising edge of the internal synchronization signal S3, and outputs it as the detection signal D1 after one cycle has elapsed.
[0029]
That is, the D-FF 172 to D-FF 174 output the detection signals D3, D2, and D1 at a timing delayed by one cycle.
FIG. 3 is an explanatory diagram showing the operation of the alarm output circuit 175 shown in FIG. The alarm output circuit 175 receives the detection signals D3, D2, and D1, and when (D3, D2, D1) is a combination of (1, 1, 1) or (0, 0, 0) as shown in FIG. , Output an alarm signal. In other combinations, no alarm signal is output. This includes indefinite values. The indefinite value will be described with reference to FIG.
[0030]
FIG. 4 is a time chart showing the operation of the monitoring circuit 17 shown in FIG.
As shown in FIG. 4, the external synchronization signal S <b> 1 is converted into a signal S <b> 2 divided by ½ by a ½ divider 171.
[0031]
The D-FF 172 to D-FF 174 determine whether each input signal (S2, D3, D2) is on or off at the rising edge of the internal synchronization signal S3. When it is determined that the signal is continuously turned on three times or when it is determined that the signal is continuously turned off three times, an alarm signal is output from the alarm output circuit 175. Otherwise, the alarm signal is not output, including the case of an indefinite value.
[0032]
Here, the indefinite value means the following state. That is, when the data input to the D-type flip-flop and the rising edge of the internal synchronization signal S3 substantially coincide, the following phenomenon occurs in the D-type flip-flop. That is, the D-type flop flop has time called setup time and hold time as well known. The setup time is about several nanoseconds before capturing an input signal, and the hold time is about several nanoseconds after capturing. If the input signal of the D-type flip-flop changes during the setup time period or the hold time period, the output signal of the D-type flip-flop may not be determined and become an indefinite value (see FIG. 4). Therefore, when the detection signals D1 to D3 include an indefinite value, the alarm output circuit 175 does not output an alarm signal. In the example shown in FIG. 4, since there is one indefinite value, no alarm signal is output at this point .
[0033]
In the example shown in FIG. 4, after the external synchronization signal S1 stops, an alarm signal is output when the detection signals D3, D2, and D1 all become “0” after three detections (D3, D2, and D1). Is output.
In the embodiment described above, an example in which three D-type flip-flops are provided has been described. However, the present invention is not limited to this, and the number of D-type flip-flops may be arbitrary. However, if many D-type flip-flops are provided, it takes a long time until the alarm signal is output, so that a delay occurs in stopping the power supply operation.
[0034]
In the embodiment described above, the detection timing is shifted using the D-type flip-flop. However, the present invention is not limited to this, and other known delay elements may be used.
In the embodiment described above, the output of the D-type flip-flop is detected at the rising edge of the D-type flip-flop, but may be detected at the falling edge.
[0035]
Further, in the above-described embodiment, the hardware such as a D-type flip-flop is used. However, the present invention is not limited to this, and a microcomputer, a programmable logic device (PLD), etc. Can be realized by changing the program.
The switching elements (Q, Q1 to Q4, etc.) used in the DC-DC converter are not limited to transistors, and needless to say, MOSFETs or the like may be used.
[0036]
FIG. 5 is a block diagram showing another example of the monitoring circuit 17 shown in FIG .
The monitoring circuit 17 shown in FIG. 5 includes a phase shift circuit 176, a first monitoring circuit 17-1, a second monitoring circuit 17-2, and an alarm output circuit 177. Here, each of the first and second monitoring circuits 17-1 and 17-2 has the same configuration as the monitoring circuit 17 shown in FIG. 2, but the handling of the indefinite value shown in FIG. May malfunction due to undefined values).
[0037]
FIG. 6 is a circuit diagram showing a specific example of phase shift circuit 176 shown in FIG. The phase shift circuit 176 shown in FIG. 6 can determine the phase shift amount by the RC time constant.
FIG. 7 is a time chart for explaining the operation of the monitoring circuit 17 shown in FIG.
[0038]
Of the signals shown in FIG. 7, the signal S <b> 2 divided by ½ is a ½ frequency divider (in FIG. 2) provided in the first monitoring circuit 17-1 and the second monitoring circuit 17-2. This means an output signal (see reference numeral 171). Since the signals divided by ½ by the ½ dividers respectively provided in the first monitoring circuit 17-1 and the second monitoring circuit 17-2 have the same frequency and the same phase, Displayed as signal S2.
[0039]
The signal S3 is an internal synchronization signal output from the internal oscillator 14, and the signal PS3 is a signal obtained by shifting the phase of the internal synchronization signal S3 by the phase shift circuit 176.
The signal ALM1 indicates a first alarm signal output from the first monitoring circuit 17-1, and the signal ALM2 indicates a second alarm signal output from the second monitoring circuit 17-2. The alarm signal means an alarm signal output from the alarm output circuit 177.
[0040]
Next, the operation of the monitoring circuit 17 shown in FIG. 5 will be described.
An external synchronization signal S1 and an internal synchronization signal S3 are input to the first monitoring circuit 17-1. The first monitoring circuit 17-1 receives the input external synchronization signal S1 and outputs a signal S2 obtained by dividing the external synchronization signal S1 by 1/2 by an internal 1/2 divider. (See FIG. 2).
[0041]
In addition to the external synchronization signal S1, the second monitoring circuit 17-2 receives a signal PS3 obtained by shifting the phase of the internal synchronization signal S3. The second monitoring circuit 17-2 forms a signal S2 obtained by dividing the external synchronization signal S1 by 1/2 using a 1/2 divider provided therein (see FIG. 2).
In the three D-FFs (172 to 174, see FIG. 2) provided in the first monitoring circuit 17-1, signals (S2, D3, D2, see FIG. 2) input to the respective D-FFs are turned on. Is determined at the rising edge of the internal synchronization signal S3.
[0042]
When it is determined to be on three times continuously or to be off three times continuously, a first alarm signal is output from the alarm output circuit (175, see FIG. 2). The three D-FFs (172 to 174, see FIG. 2) provided in the second monitoring circuit 17-2 have the signals (S2, D3, D2, see FIG. 2) input to the respective D-FFs turned on. Is determined at the rising edge of the signal PS3.
[0043]
When it is determined that the signal is continuously turned on three times or when the signal is determined to be turned off three times continuously, a second alarm signal is output from the alarm output circuit (175, see FIG. 2). The monitoring circuit 17 shown in FIG. 5 is limited to the case where the first alarm signal and the second alarm signal are output at approximately the same timing three times (refer to once, twice, and three times in FIG. 7). An alarm signal is output from the alarm output circuit 177.
[0044]
FIG. 8 is a time chart for explaining another operation of the monitoring circuit 17 shown in FIG. In FIG. 8, when the signal S2 and the signal S3 overlap in phase and the signal ALM1 becomes an alarm due to a malfunction of the first monitoring circuit 17-1 due to an indefinite value, the signal PS3 is shifted in phase from the signal S3. Therefore, the phase of the signal S2 does not overlap, and no malfunction occurs in the second monitoring circuit 17-2.
[0045]
In other words, since the first monitoring circuit 17-1 and the second monitoring circuit 17-2 do not simultaneously malfunction due to an indefinite value, the monitoring circuit 17 as a whole is prevented from outputting an alarm signal with an indefinite value. .
In the embodiment described above, since the external synchronization signal S1 is monitored using the two signals S3 and PS3 whose phases are shifted, the frequency of the internal oscillator 14 and the frequency of the external synchronization signal S1 are slightly shifted, Even when the phases overlap, an alarm signal can be output without malfunction. However, the number of stages of the D-type flip-flop is not limited to three and may be arbitrary.
[0046]
In the embodiment described above, the detection timing is shifted by using D-type flip-flops in the first and second monitoring circuits. However, the present invention is not limited to this, and other publicly known other A delay element may be used.
[0047]
In the embodiment described above, the output of the D-type flip-flop is detected at the rising edge of the D-type flip-flop, but may be detected at the falling edge.
Furthermore, the embodiment described above can be applied not only to the power supply but also to any analog circuit or digital circuit that operates in synchronization with an external synchronization signal.
[0048]
Further, in the above-described embodiment, the hardware such as a D-type flip-flop is used. However, the present invention is not limited to this, and a microcomputer, a programmable logic device (PLD), etc. Can be realized by changing the program.
The switching elements (Q, Q1 to Q4, etc.) used in the DC-DC converter are not limited to transistors, and needless to say, MOSFETs or the like may be used.
[0049]
【The invention's effect】
According to the present invention, when the external synchronization signal stops, an alarm signal is output, so that the operator can immediately grasp the situation even when the operation is switched to the internal synchronization signal or when the operation is stopped. . Therefore, it is possible to prevent problems such as interference noise between a plurality of power supplies.
[0050]
In addition, in a power source having an H-type bridge circuit, it is possible to provide a power source using PWM control that can prevent power source breakdown even when a triangular wave signal is not output.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of the present invention.
FIG. 2 is a block diagram showing an example of a monitoring circuit 17 shown in FIG.
FIG. 3 is an explanatory diagram showing an operation of the alarm output circuit 175 shown in FIG.
4 is a time chart showing the operation of the monitoring circuit 17 shown in FIG. 2. FIG.
FIG. 5 is a block diagram showing another example of the monitoring circuit 17 shown in FIG. 1;
6 is a circuit diagram showing a specific example of the phase shift circuit 176 shown in FIG. 5. FIG.
7 is a time chart for explaining the operation of the monitoring circuit 17 shown in FIG. 5;
FIG. 8 is a time chart for explaining another operation of the monitoring circuit 17 shown in FIG. 5;
FIG. 9 is a diagram illustrating an example of three PWM control power supplies 1, 2, and 3 that are operated in parallel.
FIG. 10 is a circuit diagram showing a part of a power source using a one-stone DC-DC converter, and a waveform diagram showing an operation when an external synchronization signal is stopped.
FIG. 11 is a circuit diagram showing a part of a power supply using an H-type bridge circuit for a DC-DC converter, and a waveform diagram showing an operation when an external synchronization signal is stopped.
[Explanation of symbols]
1 Power supply (master)
2, 3 Power supply (slave)
11 DC-DC converter 12 PWM control unit 13 synchronous / asynchronous switching circuit 14 internal oscillator 15 comparator 16 inverter 17 monitoring circuit 17-1 first monitoring circuit 17-2 second monitoring circuit 171 2/1 frequency dividers 172 to 174 D Type flip-flop 175 alarm output circuit 176 phase shift circuit S1 external synchronization signal S2 1/2 frequency division signal S3 internal synchronization signal ALM1 first alarm signal ALM2 second alarm signal DT1, DT2 dead time generation circuits Q, Q1, Q2, Q3 , Q4 transistor

Claims

In a power supply including a DC-DC converter having a switching element that is operated by a PWM control unit that switches an external synchronization signal and an internal synchronization signal to synchronize with either one of them,
A frequency divider that divides the external synchronization signal , a multi-stage delay circuit that delays the output of the frequency divider, and an output of the multi-stage delay circuit at the rising or falling timing of the internal synchronization signal Two external synchronization signal monitoring circuits provided in parallel, each of which comprises an alarm output circuit that detects and outputs an alarm signal when the output of each delay circuit satisfies a certain condition;
A phase shift circuit that shifts the phase of the internal synchronization signal input to any one of the external synchronization signal monitoring circuits;
A third alarm signal indicating that the external synchronization signal has stopped when one external synchronization signal monitoring circuit outputs a first alarm signal and the other external synchronization signal monitoring circuit outputs a second alarm signal at substantially the same timing. And an alarm generation circuit that outputs
The PWM control unit stops the switching element based on a third alarm signal output from the alarm generation circuit .