JP4258458B2 - 負荷駆動回路 - Google Patents

Description

本発明は、複数のトランジスタを制御して負荷を駆動する負荷駆動回路に関する。

従来より、リレーやモータ等の負荷を駆動する回路として負荷駆動回路がある。従来の負荷駆動回路の全体構成を図２に示す。負荷駆動回路は、ＮＰＮ型トランジスタ１１、ツェナーダイオード１２および抵抗１３を有するダイオード内蔵トランジスタ１０とＣＰＵ３０によって構成され、出力端子ａを介して接続された負荷としてのリレー４０を駆動する。

ＣＰＵ３０からハイレベルの制御信号が出力されると、ＮＰＮ型トランジスタ１１はオンし、電源端子ＶＣＣからリレー４０を介してＮＰＮ型トランジスタ１１に電流が流れる。また、ＣＰＵ３０からローレベルの制御信号が出力されると、ＮＰＮ型トランジスタ１１はオフし、リレー４０には電流が流れない。

このように、ＮＰＮ型トランジスタ１１は、ＣＰＵ３０から抵抗３１を介して入力される制御信号に応じて負荷としてのリレー４０を駆動する。

また、負荷駆動回路がリレー等の誘導性の負荷の駆動を停止する場合、負荷からＮＰＮ型トランジスタ１１のコレクタにサージが入力される。

図３に、制御信号とサージ電圧の波形を示す。図に示すように制御信号がハイレベルからローレベルに変化すると、負荷からＮＰＮ型トランジスタ１１のコレクタに、図に示す波形のサージ電圧が所定期間（例えば、数十ｍｓｅｃ）印加される。

このようなサージからＮＰＮ型トランジスタ１１を保護するために、ツェナーダイオード１２が設けられている。すなわち、ＮＰＮ型トランジスタ１１のコレクタにサージが入力され、ＮＰＮ型トランジスタ１１のコレクターベース間の電圧がツェナーダイオード１２のツェナー電圧よりも大きくなるとツェナーダイオード１２に電流が流れる。そして、ツェナーダイオード１２からＮＰＮ型トランジスタ１１のベースに電流が流れ、ＮＰＮ型トランジスタ１１がオンし、サージ電流がＮＰＮ型トランジスタ１１のコレクタ電流として流れる。このようにサージエネルギーが吸収され、ＮＰＮ型トランジスタ１１は保護される。

しかし、上記した回路構成では、例えば、ＮＰＮ型トランジスタ１１がショートモードで故障した場合、電源端子ＶＣＣからリレー４０を介してＮＰＮ型トランジスタ１１に電流が流れたままの状態に陥ってしまう。

このような状態を回避するために発明者らが検討した回路構成を図４に示す。図に示すように、ダイオード内蔵トランジスタ１０と直列にダイオード内蔵トランジスタ２０が接続されている。

負荷駆動回路は、ダイオード内蔵トランジスタ１０、ダイオード内蔵トランジスタ２０およびＣＰＵ３０によって構成され、出力端子ａを介して接続された負荷としてのリレー４０を駆動する。

ダイオード内蔵トランジスタ２０は、ＮＰＮ型トランジスタ２１、サージ保護用のツェナーダイオード２２および抵抗２３を備え、ダイオード内蔵トランジスタ１０と同様の構成となっている。

ダイオード内蔵トランジスタ１０のＮＰＮ型トランジスタ１１のベースには、抵抗３１を介してＣＰＵ３０からの制御信号が入力され、ダイオード内蔵トランジスタ２０のＮＰＮ型トランジスタ２１のベースには、抵抗３２を介してＣＰＵ３０からの制御信号が入力される。

このような構成において、リレー４０の駆動を開始する場合、ＣＰＵ３０からＮＰＮ型トランジスタ１１、２１の各ベースへハイレベルの制御信号が同時に出力される。これにより、ＮＰＮ型トランジスタ１１、１２はそれぞれオンして、電源端子ＶＣＣからリレー４０を介してＮＰＮ型トランジスタ１１に電流が流れる。

また、リレー４０の駆動を停止する場合、ＣＰＵ３０からＮＰＮ型トランジスタ１１、２１の各ベースへローレベルの制御信号が同時に出力される。これにより、ＮＰＮ型トランジスタ１１、１２はそれぞれオフし、リレー４０に電流は流れない。

この場合、ＮＰＮ型トランジスタ１１、２１が直列に接続されているため、ＮＰＮ型トランジスタ１１、２１の何れかがショートモードで故障しても、他方のトランジスタがオフして、リレー４０に流れる電流は遮断される。

このような構成においても、リレー４０の駆動を停止する場合、リレー４０からＮＰＮ型トランジスタ１１のコレクタへサージが入力される。このとき、ツェナーダイオード１２によってＮＰＮ型トランジスタ１１はオンするが、ＮＰＮ型トランジスタ２１がオフしているためＮＰＮ型トランジスタ１１のエミッタがオープン状態となり、ＮＰＮ型トランジスタ１１からＮＰＮ型トランジスタ２１へサージ電流が流れない。このため、ツェナーダイオード１２によるＮＰＮ型トランジスタ１１の保護機能が正常に機能しないといった問題が生じる。

本発明は上記問題に鑑みたもので、負荷電流が流れたままの状態を回避するとともに、ツェナーダイオードによるトランジスタの保護機能を正常に機能させることを目的とする。

上記目的を達成するため、請求項１および２に記載の発明では、負荷に接続され当該負荷を駆動する第１のトランジスタと、第１のトランジスタと直列に接続され第１のトランジスタとともに負荷を駆動する第２のトランジスタと、第１のトランジスタおよび第２のトランジスタのオンオフを制御する制御回路と、を備えた負荷駆動回路であって、第１のトランジスタは、ツェナーダイオードを有し、当該ツェナーダイオードは負荷より第１のトランジスタへサージが入力されたときに第１のトランジスタをオンさせて第１のトランジスタから第２のトランジスタへサージ電流を流すようになっており、制御回路は、負荷の駆動を停止させる場合、第２のトランジスタをオンさせたまま第１のトランジスタをオフさせ、所定期間以上が経過した後、第２のトランジスタをオフさせることを特徴としている。

このように、制御回路は、負荷の駆動を停止させる場合、第２のトランジスタをオンさせたまま第１のトランジスタをオフさせ、所定期間以上が経過した後、第２のトランジスタをオフさせるので、この所定期間内に第１のトランジスタから第２のトランジスタへサージ電流を流すことができ、負荷電流が流れたままの状態を回避するとともに、ツェナーダイオードによるトランジスタの保護機能を正常に機能させることができる。

本実施形態に係る負荷駆動回路は、図４に示したものと同様に、ダイオード内蔵トランジスタ１０（第１のトランジスタ）、ダイオード内蔵トランジスタ２０（第２のトランジスタ）およびＣＰＵ３０（制御回路）によって構成されている。上記した構成では、リレー４０の駆動を停止する場合、ＣＰＵ３０からＮＰＮ型トランジスタ１１、２１の各ベースへローレベルの制御信号が同時に出力される例を示したが、本実施形態では、ＣＰＵ３０からＮＰＮ型トランジスタ１１、２１へ出力される制御信号のタイミングが異なる。

次に、図１を参照して、ＣＰＵ３０から出力される制御信号のタイムチャートを示す。ＣＰＵ３０は、図示しないメモリを備え、このメモリに予め記憶されたプログラムに基づいて図１に示す制御信号を出力する。

まず、図１を参照して、ＣＰＵ３０から出力される制御信号のタイムチャートを示す。
（１）リレー４０の駆動を開始する場合
ＣＰＵ３０は、ＮＰＮ型トランジスタ１１、２１の各ベースへハイレベルの制御信号を同時に出力する。これにより、ＮＰＮ型トランジスタ１１、１２は同時にオンし、電源端子ＶＣＣからリレー４０を介してＮＰＮ型トランジスタ１１に電流が流れる。
（２）リレー４０の駆動を停止する場合
ＣＰＵ３０は、ＮＰＮ型トランジスタ２１のベースへハイレベルの制御信号を出力したままＮＰＮ型トランジスタ１１のベースへローレベルの制御信号を出力する。すなわち、ＮＰＮ型トランジスタ２１をオンさせたままＮＰＮ型トランジスタ１１をオフさせる。

このとき、リレー４０に電流が流れなくなり、ＮＰＮ型トランジスタ１１のコレクタにサージが入力される。そして、ＮＰＮ型トランジスタ１１のコレクターベース間の電圧がツェナーダイオード１２のツェナー電圧よりも大きくなるとツェナーダイオード１２からＮＰＮ型トランジスタ１１のベースに電流が流れる。これにより、ＮＰＮ型トランジスタ１１がオンし、サージ電流がＮＰＮ型トランジスタ１１のコレクタ電流として流れる。このようにサージエネルギーが吸収され、ＮＰＮ型トランジスタ１１は保護される。

そして、ＮＰＮ型トランジスタ１１をオフさせてから、ＮＰＮ型トランジスタ１１からＮＰＮ型トランジスタ２１へサージ電流を流し終える所定期間（例えば、数十ｍｓｅｃ）以上が経過した後、ＣＰＵ３０は、ＮＰＮ型トランジスタ１１、２１の各ベースへローレベルの制御信号を出力して、ＮＰＮ型トランジスタ１１、２１をともにオフさせる。

次に、リレー４０の駆動を停止する場合のＣＰＵ３０の処理について説明する。ＣＰＵ３０は、メモリに記憶されたプログラムに基づいてリレー４０の駆動を停止するか否かを判定し、リレー４０の駆動を停止すると判定した場合、以下の処理を行う。

まず、ＮＰＮ型トランジスタ２１をオンさせたままＮＰＮ型トランジスタ１１をオフさせ、ＮＰＮ型トランジスタ１１がＮＰＮ型トランジスタ２１へサージ電流を流し終える所定期間以上が経過したか否かを判定する。そして、サージ電流を流し終える所定期間以上が経過したと判定した場合、ＮＰＮ型トランジスタ１１とともにＮＰＮ型トランジスタ２１をオフさせる。

上記したように、ＣＰＵ３０は、リレー４０の駆動を停止する場合、ＮＰＮ型トランジスタ２１をオンさせたままＮＰＮ型トランジスタ１１をオフさせ、ＣＰＵ３０がＮＰＮ型トランジスタ２１をオンさせたままＮＰＮ型トランジスタ１１をオフさせてから、ＮＰＮ型トランジスタ１１がＮＰＮ型トランジスタ２１へサージ電流を流し終える所定期間以上が経過した後、ＮＰＮ型トランジスタ２１をオフさせるので、負荷電流が流れたままの状態を回避するとともに、ツェナーダイオードによるトランジスタの保護機能を正常に機能させることができる。

なお、本発明は上記実施形態に限定されるものではなく、本発明の趣旨に基づいて種々なる形態で実施することができる。

上記実施形態では、負荷としてリレー４０を駆動する例を示したが、リレーに限定されることなく、例えば、モータやソレノイド等の負荷を駆動する回路に適用することができる。この場合、負荷によってサージ波形は異なるため、負荷の駆動を停止する際に、ＮＰＮ型トランジスタ１１をオフさせてからＮＰＮ型トランジスタ２１をオフさせるまでの期間については、サージ波形を考慮して適宜設定すればよい。

また、上記実施形態において、所定期間は、ＣＰＵ３０がＮＰＮ型トランジスタ２１をオンさせたままＮＰＮ型トランジスタ１１をオフさせてから、ＮＰＮ型トランジスタ１１がＮＰＮ型トランジスタ２１へサージ電流を流し終える一定期間として説明したが、例えば、サージ電流の電流値等に応じて変化するように構成してもよい。

また、上記実施形態では、ＣＰＵ３０のメモリに記憶されたプログラムに基づいてＣＰＵ３０から出力される制御信号によってＮＰＮ型トランジスタ１１、２１を制御する例を示したが、例えば、カウンター等のハードウェアを用いてＮＰＮ型トランジスタ１１、２１を制御する制御信号を生成する構成としてもよい。

また、上記実施形態では、ＮＰＮ型トランジスタを用いて負荷駆動回路を構成した例を示したが、ＮＰＮ型トランジスタに限定されることなく、例えば、ＮチャネルＭＯＳＦＥＴを用いて構成した場合に適用してもよい。

また、上記実施形態では、２つのトランジスタを直列接続して負荷駆動回路を構成した例を示したが、３つ以上のトランジスタを直列接続して構成してもよい。この場合、ＣＰＵ３０は、負荷の駆動を停止する際に、負荷に接続されたトランジスタをオフさせてから、このトランジスタがサージ電流を流し終える所定期間以上が経過した後、他の全てのトランジスタをオフするように制御すればよい。

また、上記実施形態では、ＣＰＵ３０からＮＰＮ型トランジスタ１１、２１を制御する例を示したが、２つの異なるＣＰＵからそれぞれＮＰＮ型トランジスタ１１、２１を制御するように構成してもよい。

また、上記実施形態では、２つのダイオード内蔵トランジスタを用いて負荷駆動回路を構成する例を示したが、ツェナーダイオードとトランジスタを別部品として構成してもよい。

本発明の一実施形態に係る負荷駆動回路の制御を示すタイムチャートである。 従来の負荷駆動回路の全体構成を示す図である。 制御信号とサージ電圧の波形を示す図である。 本発明の一実施形態に係る負荷駆動回路の全体構成を示す図である。

符号の説明

１０…ダイオード内蔵トランジスタ（第１のトランジスタ）、
２０…ダイオード内蔵トランジスタ（第２のトランジスタ）、
１１、２１…ＮＰＮ型トランジスタ、
１２、２２…ツェナーダイオード、１３、２３…抵抗、
３０…ＣＰＵ（制御回路）、４０…リレー（負荷）。

Claims (2)

1. 負荷に接続され当該負荷を駆動する第１のトランジスタと、
   前記第１のトランジスタと直列に接続され前記第１のトランジスタとともに前記負荷を駆動する第２のトランジスタと、
   前記第１のトランジスタおよび前記第２のトランジスタのオンオフを制御する制御回路と、を備えた負荷駆動回路であって、
   前記第１のトランジスタは、ツェナーダイオードを有し、当該ツェナーダイオードは前記負荷より前記第１のトランジスタへサージが入力されたときに前記第１のトランジスタをオンさせて前記第１のトランジスタから前記第２のトランジスタへサージ電流を流すようになっており、
   前記制御回路は、前記負荷の駆動を停止させる場合、前記第２のトランジスタをオンさせたまま前記第１のトランジスタをオフさせ、所定期間以上が経過した後、前記第２のトランジスタをオフさせることを特徴とする負荷駆動回路。
2. 前記所定期間は、前記制御回路が前記第２のトランジスタをオンさせたまま前記第１のトランジスタをオフさせてから、前記第１のトランジスタが前記第２のトランジスタへサージ電流を流し終えるまでの期間であることを特徴とする請求項１に記載の負荷駆動回路。

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