[go: up one dir, main page]

JP4234270B2 - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
JP4234270B2
JP4234270B2 JP20353699A JP20353699A JP4234270B2 JP 4234270 B2 JP4234270 B2 JP 4234270B2 JP 20353699 A JP20353699 A JP 20353699A JP 20353699 A JP20353699 A JP 20353699A JP 4234270 B2 JP4234270 B2 JP 4234270B2
Authority
JP
Japan
Prior art keywords
semiconductor
substrate
semiconductor substrate
package
package substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP20353699A
Other languages
Japanese (ja)
Other versions
JP2001035970A (en
JP2001035970A5 (en
Inventor
辰夫 竹下
正之 榊原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hamamatsu Photonics KK
Original Assignee
Hamamatsu Photonics KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hamamatsu Photonics KK filed Critical Hamamatsu Photonics KK
Priority to JP20353699A priority Critical patent/JP4234270B2/en
Publication of JP2001035970A publication Critical patent/JP2001035970A/en
Publication of JP2001035970A5 publication Critical patent/JP2001035970A5/ja
Application granted granted Critical
Publication of JP4234270B2 publication Critical patent/JP4234270B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップをワイヤボンディングを用いることなくパッケージする半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
従来、半導体チップのパッケージ構造として、ワイヤボンディングを用いない構造が提案されている。例えば、特許第２８００８０６号公報には、複数の半導体チップに相当する素子が形成されている半導体基板を、半導体チップを個々に搭載可能な電極及び外部接続用電極が形成されているパッケージ基板に搭載し、半導体基板とパッケージ基板とを相互に電気接続し、その後半導体基板とパッケージ基板とを一体的に切断して、複数個の半導体チップとパッケージベースとに分離して、パッケージベースと半導体チップとが同一平面形状及び平面寸法に形成する半導体装置が開示されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、特許第２８００８０６号公報においては、上述した構成の半導体装置に対して、型名や製造履歴の表示、あるいは、素子の方向性表示等の識別記号を付与する点については、何ら配慮がなされていない。
【０００４】
本発明は上述の点に鑑みてなされたもので、パッケージベースに半導体チップが搭載され、このパッケージベースに設けられた外部接続用電極と前記半導体チップとが電気接続される構成の半導体装置であって、型名や製造履歴の表示、あるいは、素子の方向性表示等の識別記号を付与することが可能な半導体装置の製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、複数の半導体チップに相当する素子が形成されている半導体基板を、半導体チップを個々に搭載可能な電極及び外部接続用電極が形成されているパッケージ基板に搭載し、半導体基板とパッケージ基板とを相互に電気接続する工程と、半導体基板のパッケージ基板と対向する面の裏面に、各素子に対応して所定の識別記号を付与する工程と、半導体基板とパッケージ基板とを一体的に切断して、複数個の半導体チップとパッケージベースとに分離する工程と、を含むことを特徴としている。
【０００６】
このような構成を採用した場合、半導体基板をパッケージ基板に搭載し、半導体基板のパッケージ基板と対向する面の裏面に各素子に対応して所定の識別記号を付与した後に、半導体基板とパッケージ基板とを一体的に切断して、複数個の半導体チップとパッケージベースとに分離して個々の半導体装置を形成しているので、製造工程を複雑化することなく簡易に、個々の半導体装置の半導体チップに対して型名や製造履歴の表示、あるいは、素子の方向性表示等の識別記号を付与することが可能となる。
【０００７】
また、パッケージ基板は、平面視にて半導体基板より大きい面積を有し、パッケージ基板の半導体基板に対向する部分の外側部分に、位置合わせ部を形成し、所定の識別記号を付与する際に、位置合わせ部にて半導体基板の位置合わせを行うことが好ましい。このような構成を採用した場合、確実に半導体基板の位置合わせが行え、半導体基板に対して所定の識別記号を付与する際に、半導体基板の適切な位置に確実に識別記号を付与することが可能となる。
【０００８】
また、所定の識別記号は、半導体基板内での位置を特定し得るように、各半導体チップに対応して異ならせる記号を含むことが好ましい。このような構成を採用した場合、複数個の半導体チップとパッケージベースとに分離して個々の半導体装置を形成した後においても、対象とする半導体装置の半導体チップが、半導体基板内においてどこに位置していたものなのかを容易に特定することができ、半導体チップあるいは半導体基板の不良品解析等を短時間で且つ容易に行うことが可能となる。
【０００９】
また、所定の識別記号は、分離した半導体基板を特定し得るように、半導体基板内の各半導体チップで同一とされる記号を含むことが好ましい。このような構成を採用した場合、複数個の半導体チップとパッケージベースとに分離して個々の半導体装置を形成した後においても、対象とする半導体装置の半導体チップが、どの半導体基板から分離されたものなのかを容易に特定することができ、半導体チップあるいは半導体基板の不良品解析等を短時間で且つ容易に行うことが可能となる。
【００１０】
また、本発明に係る半導体装置の製造方法は、複数の半導体チップに相当する素子が形成されている半導体基板を、半導体チップを個々に搭載可能な電極及び外部接続用電極が形成されると共に、各素子に対応する所定の識別記号が一方の面に付与されたパッケージ基板に対して、パッケージ基板の他方の面と半導体基板とを対向させた状態で搭載し、半導体基板とパッケージ基板とを相互に電気接続する工程と、半導体基板とパッケージ基板とを一体的に切断して、複数個の半導体チップとパッケージベースとに分離する工程と、を含むことを特徴としている。
【００１１】
このような構成を採用した場合、半導体基板を、各素子に対応する所定の識別記号が一方の面に付与されたパッケージ基板に対して、パッケージ基板の他方の面と半導体基板とを対向させた状態で搭載した後に、半導体基板とパッケージ基板とを一体的に切断して、複数個の半導体チップとパッケージベースとに分離して個々の半導体装置を形成しているので、製造工程を複雑化することなく簡易に、個々の半導体装置のパッケージベースに対して型名や製造履歴の表示、あるいは、素子の方向性表示等の識別記号を付与することが可能となる。
【００１２】
また、パッケージベースは光学的に透明な部材からなると共に、素子は光を受光あるいは発光する素子であって、所定の識別記号を、半導体基板の素子が形成された部分の外側部分に対向するパッケージ基板部分の裏面に形成することが好ましい。このような構成を採用した場合、所定の識別記号を、素子と平面視で重ならない位置に形成することになり、識別記号により素子の受光あるいは発光が妨げられることを回避し、素子の受光性能あるいは発光性能が低下することを防止することが可能となる。
【００１３】
【発明の実施の形態】
本発明の実施の形態を図面に基づいて説明する。なお、図面の説明において同一の要素には同一の符号を付しており、重複する説明は省略する。
【００１４】
（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を、製造工程順に説明する説明図であり、図２は半導体基板の平面図、図４はパッケージ基板の平面図である。図１（ａ）に示されるように、シリコン等の半導体基板１０は、一方の面１０ａに、ボンディングパッド１１と、パッケージ基板２０に対する半導体基板１０の位置合わせを行うための第１アライメントパターン１２が形成されている。ボンディングパッド１１上には、電気接続用に、Ａｕあるいは半田等によるバンプ１３が設けられている。
【００１５】
半導体基板１０は、図２に示されるように、後に切断分離される多数個の半導体チップ１を含んでいる。各半導体チップ１は、図３に示されるように、所定波長（例えば、近紫外から近赤外までの波長）の光を受光する受光部１４を有しており、受光部１４の外側にボンディングパッド１１（本実施形態においては、４箇所）が設けられている。第１アライメントパターン１２は、図２に示されるように、半導体基板１０の直径方向の外周部分の２箇所に設けられており、フォトエッチング技術等を用いて「＋」字状に形成されている。この第１アライメントパターン１２は、ボンディングパッド１１と同じ配線を利用して形成することも可能である。
【００１６】
先ず、この半導体基板１０を、図１（ｂ）に示されるように、半導体基板１０より大きい面積を有した矩形のパッケージ基板２０上に搭載し、一体化する。パッケージ基板２０は、受光部１４が受光する光の波長に対して光学的に透明な、透光性ガラスからなる。パッケージ基板２０の一方の面２０ａには、第１配線電極２１と、パッケージ基板２０に対する半導体基板１０の位置合わせを行うための第２アライメントパターン２２と、後に識別記号を付与する際に半導体基板１０の位置合わせを行うための目印パターン２３とが形成されている。パッケージ基板２０の他方の面２０ｂには、外部基板（図示せず）と接続される第２配線電極２４が形成されており、この第２配線電極２４には、外部基板（図示せず）との接続用に、Ａｕあるいは半田等によるバンプ２５が設けられている。また、パッケージ基板２０には、図１（ｂ）及び図４に示されるように、パッケージ基板２０を貫通する貫通孔２６が、フォトエッチング技術を用いて形成されている。ここで、第１配線電極２１及び第２配線電極２４は、各請求項における外部接続用電極を構成している。目印パターン２３は、各請求項における位置合わせ部を構成している。
【００１７】
第１配線電極２１は、図４及び図５に示されるように、受光部１４に対応する位置の外側で半導体基板１０のバンプ１３（ボンディングパッド１１）と対応する位置に設けられており、パッケージ基板２０を貫通して設けられたスルーホール２７内部の配線電極（図示せず）を介して第２配線電極２４と導通されている。第２アライメントパターン２２は、同じく図４に示されるように、半導体基板１０の第１アライメントパターン１２が形成された位置に対応する位置に、２箇所設けられており、フォトエッチング技術等を用いて第１アライメントパターン１２より大きい「＋」字状に形成されている。目印パターン２３は、図６に示されるように、パッケージ基板２０の半導体基板１０に対向する部分の外側部分に位置する角部近傍に、フォトエッチング技術等を用いて対角２箇所形成されている。貫通孔２６は、図５に示されるように、後に半導体基板１０とパッケージ基板２０とを一体的に切断する際の切断軌跡Ｃ上に形成されており、受光部１４に対応する位置Ｄの外側で、矩形に形成される各半導体チップ１の角部に対応する位置に設けられる。
【００１８】
半導体基板１０をパッケージ基板２０に搭載する際には、半導体基板１０の受光部１４及び第１アライメントパターン１２が形成された一方の面１０ａとパッケージ基板２０の第２アライメントパターン２２が形成された一方の面２０ａとを対向させた状態で、パッケージ基板２０に形成された第２アライメントパターン２２と半導体基板１０に形成された第１アライメントパターン１２とを合致させて、位置合わせを行う（図６に示された状態）。半導体基板１０とパッケージ基板２０との位置合わせが終わった後、パッケージ基板２０の第１配線電極２１と半導体基板１０のバンプ１３とを公知の熱圧着等の接続技術を用いて接続（フリップチップ接続）する。半導体基板１０とパッケージ基板２０とが電気接続された状態（図１（ｂ）に示された状態）において、半導体基板１０とパッケージ基板２０との間には所定幅（例えば、１００μm程度）の間隙３０が形成されており、この間隙３０の幅はボンディングパッド１１、バンプ１３及び第１配線電極２１の厚さにより規定、管理されることになる。
【００１９】
半導体基板１０をパッケージ基板２０に搭載し一体化すると、図１（ｃ）に示されるように、半導体基板１０とパッケージ基板２０との間に形成された間隙３０に、アンダーフィル樹脂３１を充填し、硬化させる。アンダーフィル樹脂３１は、受光部１４が受光する光の波長に対して光学的に透明で且つ絶縁性を有しており、例えば、シリコーン樹脂にて構成される。
【００２０】
次いで、公知のレーザーマーキング技術を用いて、図７に示されるように、半導体基板１０の各受光素子（半導体チップ１）に対応して所定の識別記号Ｍを付与する。一体化された半導体基板１０及びパッケージ基板２０は、パッケージ基板２０の第２配線電極２４が形成された他方の面２０ｂ（半導体基板１０と対向する面の裏面）を下面とされた状態（図１（ｄ）に示される状態）で、レーザーマーキング装置（図示せず）に固定される。半導体基板１０及びパッケージ基板２０がレーザーマーキング装置に固定されると、パッケージ基板２０の一方の面２０ａ（半導体基板１０と対向する面）の２箇所に形成された目印パターン２３を基準として、図７に示されるように、半導体基板１０の他方の面１０ｂ（パッケージ基板２０に対向する面の裏面）に各受光素子（半導体チップ１）毎の識別記号Ｍを付与する。なお、識別記号Ｍを付与する手法としては、レーザーマーキング技術に限られることなく、その他の印刷技術等を用いることも可能である。
【００２１】
識別記号Ｍは、第１識別部Ｍ１、第２識別部Ｍ２及び第３識別部Ｍ３により構成されている。第１識別部Ｍ１は、半導体基板１０を特定するためのもので、半導体基板１０毎に異なる記号とされている。例えば図７において、第１識別部Ｍ１の「１」は、「１」という半導体基板１０から分離した半導体チップ１であること示している。第２識別部Ｍ２は、分離された半導体チップ１が半導体基板１０内のどこに位置していたものなのかを特定するためのもので、半導体チップ１毎に異なる記号とされている。例えば図７において、第２識別部Ｍ２の「１Ｅ」は、半導体基板１０内の１行Ｅ列目に位置する半導体チップ１であること示している。第３識別部Ｍ３は、製品型名を特定するためのもので、図７においては、製品型名が「ＣＳＰ」とされた半導体チップ１であることを示している。
【００２２】
しかる上で、公知のダイシング技術等を用いて、一体化された半導体基板１０及びパッケージ基板２０を同時に切断する。一体化された半導体基板１０及びパッケージ基板２０は、半導体基板１０の他方の面１０ｂ（パッケージ基板２０と対向する面の裏面）を下面とされた状態（図１（ｃ）に示される状態）で、ダイシング装置（図示せず）に固定される。半導体基板１０及びパッケージ基板２０がダイシング装置に固定されると、パッケージ基板２０の他方の面２０ｂ（半導体基板１０と対向する面の裏面）に形成された目印パターン（図示せず）等を基準として、一体化された半導体基板１０及びパッケージ基板２０が一体的に切断されて、図１（ｅ）に示されるように、複数個の半導体装置Ａ１に分離される。半導体基板１０及びパッケージ基板２０は、２５μｍ程度の厚さを有する切刃を用いて、貫通孔２６を横断して切断される。
【００２３】
上述したようにして製造された半導体装置Ａ１は、図１（ｅ）に示されるように、パッケージ基板２０から分割された平面視矩形の四角が欠けた形状のパッケージベース２と、半導体基板１０から分割された平面視矩形の半導体チップ１とを有することになる。半導体チップ１の一方の面を１ａ、他方の面を１ｂ、パッケージベース２の一方の面を２ａ、他方の面を２ｂとする。半導体チップ１の一方の面１ａ（パッケージベース２と対向する面）には、受光部１４が設けられており、この受光部１４がパッケージベース２を透過した所定波長の光を受光することにより生成される信号は、受光部１４からボンディングパッド１１、バンプ１３、第１配線電極２１、スルーホール２７内部の配線電極（図示せず）、第２配線電極２４及びバンプ２５を介して、外部基板の電極（図示せず）に送られる。
【００２４】
半導体チップ１の他方の面１ｂ（パッケージベース２に対向する面の裏面）には、第１識別部Ｍ１、第２識別部Ｍ２及び第３識別部Ｍ３により構成された識別記号Ｍが付与されている。パッケージベース２の角部（４箇所）には、貫通孔２６を横断して半導体基板１０とパッケージ基板２０とを一体的に切断したので、個々の半導体装置Ａ１に分離した際に、貫通孔２６の一部がパッケージベース２の角部を切り欠いた状態の凹部３として残り、この凹部３が位置決め用の位置決め部として用いられる。この半導体装置Ａ１を外部基板（図示せず）に搭載する際には、凹部３に対して外部基板側に設けられるガイドピン（図示せず）を立てて位置合わせを行う。
【００２５】
上述した第１実施形態によれば、半導体基板１０をパッケージ基板２０に搭載して一体化し、半導体基板１０の他方の面１０ｂ（パッケージ基板２０に対向する面の裏面）に各受光部１４（半導体チップ１）毎の識別記号Ｍを付与した後に、半導体基板１０とパッケージ基板２０とを一体的に切断して、複数個の半導体チップ１とパッケージベース２とに分離して個々の半導体装置Ａ１を形成しているので、製造工程を複雑化することなく簡易に、個々の半導体装置Ａ１の半導体チップ１に対して製品型名等を示す識別記号Ｍを付与することが可能となる。
【００２６】
また、識別記号Ｍは、半導体基板１０を特定するための第１識別部Ｍ１を含んでいるので、複数個の半導体チップ１とパッケージベース２とに分離して個々の半導体装置Ａ１を形成した後においても、対象とする半導体装置Ａ１の半導体チップ１が、どの半導体基板１０から分離されたものなのが容易に特定することができ、半導体チップ１あるいは半導体基板１０の不良品解析等を短時間で且つ容易に行うことが可能となる。
【００２７】
また、識別記号Ｍは、分離された半導体チップ１が半導体基板１０内のどこに位置していたものなのかを特定するための第２識別部Ｍ２を含んでいるので、複数個の半導体チップ１とパッケージベース２とに分離して個々の半導体装置Ａ１を形成した後においても、対象とする半導体装置Ａ１の半導体チップ１が、半導体基板１０内においてどこに位置していたものなのかが容易に特定することができ、半導体チップ１あるいは半導体基板１０の不良品解析等を短時間で且つ容易に行うことも可能となる。
【００２８】
また、パッケージ基板２０は平面視にて半導体基板１０より大きい面積を有し、パッケージ基板２０の半導体基板１０に対向する部分の外側部分に位置する角部近傍に、目印パターン２３を形成しているので、半導体基板１０をパッケージ基板２０に搭載して一体化した後でも、確実に半導体基板１０の位置合わせが行え、半導体基板１０に対して識別記号Ｍを付与する際に、半導体基板１０（半導体チップ１）の適切な位置に確実に識別記号Ｍを付与することが可能となる。
【００２９】
また、後に半導体基板１０とパッケージ基板２０とを一体的に切断する際の切断軌跡Ｃ上となる、各受光部１４に対応する位置Ｄの外側で且つ矩形に形成される各半導体チップ１の角部に対応する位置に貫通孔２６をパッケージ基板２０に形成し、半導体基板１０とパッケージ基板２０とを一体的に且つ貫通孔２６を横断して切断して、複数個の半導体チップ１とパッケージベース２とに分離して個々の半導体装置Ａ１を形成しているので、個々の半導体装置Ａ１に分離した際に、貫通孔２６の一部がパッケージベース２の端部に切り欠いた状態の凹部３として残ることになり、パッケージベース２の角部に容易に位置決め用の位置決め部を設けることでき、パッケージベース２に位置合わせ用の凹部３が形成された半導体装置Ａ１を容易に製造することも可能となる。
【００３０】
また、パッケージ基板２０に貫通孔２６を形成し、半導体基板１０とパッケージ基板２０との間に所定幅の間隙３０を形成して半導体基板１０をパッケージ基板２０に搭載し、この間隙３０に、アンダーフィル樹脂３１を充填するので、アンダーフィル樹脂３１によりパッケージ基板２０に形成された第１配線電極２１と半導体基板１０に形成されたバンプ１３との接続部位、及び、バンプ１３とボンディングパッド１１との接続部位を確実に保護することができると共に、半導体基板１０とパッケージ基板２０とがアンダーフィル樹脂３１により接続され、機械的強度を増大させることができる。アンダーフィル樹脂３１を充填する際に、半導体基板１０とパッケージ基板２０との間に形成された間隙３０に存在するエアが貫通孔２６を介して排出されるので、アンダーフィル樹脂３１を速やかに充填することができると共に、アンダーフィル樹脂３１を充填した後のエア残りの発生を抑制することができる。特に、エア残りの発生を抑制することにより、半導体装置Ａ１の温度変化により生じるアンダーフィル樹脂３１内での応力分布をより均一化でき、受光素子（半導体チップ１）自体、あるいは、上述された接続部位への応力の作用が抑制されて、これらの部分の破損を防ぎ、半導体装置Ａ１の温度変化に対する信頼性の低下を防ぐことが可能となる。
【００３１】
また、パッケージ基板２０は、所定波長の光に対して光学的に透明な透光性ガラスからなり、半導体基板１０の一方の面１０ａ（パッケージ基板２０と対向する面）の直径方向の外周部分に第１アライメントパターン１２を形成し、パッケージ基板２０の一方の面２０ａ（半導体基板１０と対向する面）の第１アライメントパターン１２と対応する位置に第２アライメントパターン２２を形成し、半導体基板１０をパッケージ基板２０に搭載する際に、第１アライメントパターン１２及び第２アライメントパターン２２を利用して両者の位置決めを行うので、パッケージ基板２０が所定波長の光に対して光学的に透明であることを利用して、パッケージ基板２０側に位置決め用窓等を新たに形成することなく、半導体基板１０とパッケージ基板２０との位置決めを行うことができ、半導体装置Ａ１の製造工程の簡略化を図ることが可能となる。
【００３２】
一方、半導体装置Ａ１については、個々の半導体装置Ａ１に分離した際に、貫通孔２６の一部がパッケージベース２の角部を切り欠いた状態の凹部３として残り、この凹部３を基準として、半導体装置Ａ１の搭載位置、搭載方向等の位置合わせを行え、外部基板（図示せず）への半導体装置Ａ１を搭載する際の位置合わせ精度を向上させることが可能となる。また、貫通孔２６はフォトエッチング技術を用いて形成されるので、より高精度に位置合わせを行うことができる。本実施形態においては、特に、半導体チップ１を受光素子としていることから、受光部１４が適切に光を受光するように、半導体チップ１（半導体装置Ａ１）の搭載位置、搭載方向等の位置合わせに対して、高精度さが求められるが、パッケージベース２（半導体装置Ａ１）に位置決め用の凹部３が形成されるため、高精度に半導体チップ１（半導体装置Ａ１）を搭載することが可能となる。
【００３３】
また、凹部３が、平面視矩形のパッケージベース２の各角部に設けられることから、受光素子（半導体チップ１）に対して複数箇所設けられることになるので、半導体装置Ａ１の搭載位置の位置合わせを更に確実に行え、外部基板（図示せず）への半導体装置Ａ１を搭載する際の位置合わせ精度を更に向上させることが可能となる。
【００３４】
また、貫通孔２６は、各受光部１４に対応する位置Ｄの外側で且つ矩形に形成される各半導体チップ１の角部に対応する位置にパッケージ基板２０に形成されるので、個々の半導体装置Ａ１に分離した際に、貫通孔２６の一部で構成される凹部３が、平面視で、素子と重ならない位置に形成されることになり、受光部１４での光の受光が凹部３で妨げられることが回避され、受光部１４の受光性能の低下を防止することが可能となる。また、識別記号Ｍは、半導体チップ１の他方の面１ｂ（パッケージベース２に対向する面の裏面）に付与されるため、パッケージベース２を透過して受光部１４に入射する光が識別記号Ｍで妨げられることも回避され、受光部１４（受光素子）の受光性能の低下を防止することも可能となる。
【００３５】
図８は、本発明の第１実施形態の変形例を説明する説明図である。パッケージ基板２０には、パッケージ基板２０の半導体基板１０に対向する部分の外側部分に位置する角部のうち対角２箇所に、フォトエッチング技術等を用いて、位置合わせ部としての第１位置合わせ孔２８ａ及び第２位置合わせ孔２８ｂが貫通して形成されている。第１位置合わせ孔２８ａは外周が略真円形とされ、第２位置合わせ孔２８ｂの外周は長軸方向が第１位置合わせ孔２８ａの中心を通る略長円形とされている。レーザーマーキング技術等を用いて、半導体基板１０の各受光部１４（半導体チップ１）に対応して所定の識別記号Ｍを付与する際には、第１位置合わせ孔２８ａ及び第２位置合わせ孔２８ｂに位置決めピン（図示せず）を挿入し、位置合わせされた状態でレーザーマーキング装置（図示せず）に固定される。この変形例においても、第１実施形態と同様に、半導体基板１０をパッケージ基板２０に搭載して一体化した後でも、確実に半導体基板１０の位置合わせが行え、半導体基板１０に対して識別記号Ｍを付与する際に、半導体基板１０（半導体チップ１）の適切な位置に確実に識別記号Ｍを付与することが可能となる。
【００３６】
（第２実施形態）
図９は、本発明による半導体装置の第２実施形態を、製造工程順に説明する説明図である。パッケージ基板２０の他方の面２０ｂ（半導体基板１０に対向する面の裏面）には、図９（ｂ）、図１０及び図１１に示されるように、「△」形状の識別記号Ｍを付与している。識別記号Ｍは、図１１に示されるように、パッケージ基板２０の受光部１４に対応する位置の外側部分の裏面側の位置で、矩形に形成される各パッケージベース２の辺部近傍となる位置に付与される。この識別記号Ｍは、第２配線電極２４と同じ配線を利用して形成することも可能であり、蒸着あるいは印刷技術等を用いて形成することが可能である。
【００３７】
半導体基板１０をパッケージ基板２０に搭載する際には、半導体基板１０の受光部１４及び第１アライメントパターン１２が形成された一方の面１０ａとパッケージ基板２０の一方の面２０ａとを対向させた状態で、パッケージ基板２０に形成された第２アライメントパターン２２と半導体基板１０に形成された第１アライメントパターン１２とを合致させて、位置合わせを行う。半導体基板１０とパッケージ基板２０との位置合わせが終わった後、パッケージ基板２０の第１配線電極２１と半導体基板１０のバンプ１３とを公知の熱圧着等の接続技術を用いて接続（フリップチップ接続）する。半導体基板１０とパッケージ基板２０とが電気接続された状態（図９（ｂ）に示された状態）において、半導体基板１０とパッケージ基板２０との間には所定幅（例えば、１００μm程度）の間隙３０が形成されており、この間隙３０の幅はボンディングパッド１１、バンプ１３及び第１配線電極２１の厚さにより規定、管理されることになる。半導体基板１０をパッケージ基板２０に搭載し一体化すると、図９（ｃ）に示されるように、半導体基板１０とパッケージ基板２０との間に形成された間隙３０に、アンダーフィル樹脂３１を充填し、硬化させる。
【００３８】
しかる上で、公知のダイシング技術等を用いて、一体化された半導体基板１０及びパッケージ基板２０を同時に切断する。一体化された半導体基板１０及びパッケージ基板２０は、半導体基板１０の他方の面１０ｂ（パッケージ基板２０と対向する面の裏面）を下面とされた状態（図９（ｃ）に示される状態）で、ダイシング装置（図示せず）に固定される。半導体基板１０及びパッケージ基板２０がダイシング装置に固定されると、パッケージ基板２０の他方の面２０ｂ（半導体基板１０と対向する面の裏面）に形成された目印パターン（図示せず）等を基準として、一体化された半導体基板１０及びパッケージ基板２０が一体的に切断されて、図９（ｄ）に示されるように、複数個の半導体装置Ａ２に分離される。半導体基板１０及びパッケージ基板２０は、２５μｍ程度の厚さを有する切刃を用いて、貫通孔２６を横断して切断される。
【００３９】
上述したようにして製造された半導体装置Ａ２は、図１０及び図１１に示されるように、パッケージ基板２０から分割された平面視矩形の四角が欠けた形状のパッケージベース２と、半導体基板１０から分割された平面視矩形の半導体チップ１とを有することになる。半導体チップ１の一方の面１ａ（パッケージベース２と対向する面）には、受光部１４が設けられており、この受光部１４がパッケージベース２を透過した所定波長の光を受光することにより生成される信号は、受光部１４からボンディングパッド１１、バンプ１３、第１配線電極２１、スルーホール２７内部の配線電極（図示せず）、第２配線電極２４及びバンプ２５を介して、外部基板の電極（図示せず）に送られる。
【００４０】
パッケージベース２の角部（４箇所）には、貫通孔２６を横断して半導体基板１０とパッケージ基板２０とを一体的に切断したので、個々の半導体装置Ａ２に分離した際に、貫通孔２６の一部がパッケージベース２の角部を切り欠いた状態の凹部３として残り、この凹部３が位置決め用の位置決め部として用いられる。また、パッケージベース２の他方の面２ａ（半導体チップ１に対向する面の裏面）には、受光部１４に対応する位置Ｄの外側部分の裏面側の位置で、且つ、矩形に形成されるパッケージベース２の辺部近傍となる位置に識別記号Ｍが付与されている。識別記号Ｍは、半導体装置Ａ２を外部基板（図示せず）に搭載する際の、半導体装置Ａ２の向きを特定するために用いられ、識別記号Ｍに基づいて、半導体装置Ａ２を適切な向きに設定した上で、凹部３に対して外部基板側に設けられるガイドピン（図示せず）を立てて半導体装置Ａ２の位置合わせを行う。
【００４１】
上述した第２実施形態においても第１実施形態と同様の作用効果を奏し、識別記号Ｍを、パッケージ基板２０の受光部１４に対応する位置Ｄの外側部分の裏面側の位置で、矩形の四角が欠けた形状に形成される各パッケージベース２の辺部近傍となる位置に付与し、このパッケージ基板２０に半導体基板１０を搭載して一体化し、半導体基板１０とパッケージ基板２０とを一体的に切断して、複数個の半導体チップ１とパッケージベース２とに分離して個々の半導体装置Ａ２を形成しているので、製造工程を複雑化することなく簡易に、個々の半導体装置Ａ２の半導体チップ１に対して製品型名等を示す識別記号Ｍを付与することが可能となる。
【００４２】
また、識別記号Ｍは、パッケージ基板２０の受光部１４に対応する位置Ｄの外側部分の裏面側の位置で、矩形に形成される各パッケージベース２の辺部近傍となる位置に付与されるので、個々の半導体装置Ａ２に分離した際に、識別記号Ｍが、平面視で、素子と重ならない位置に形成されることになり、受光部１４での光の受光が識別記号Ｍで妨げられることが回避され、受光部１４（受光素子）の受光性能の低下を防止することが可能となる。
【００４３】
なお、識別記号Ｍとして、第１実施形態では半導体基板１０を特定するための第１識別部Ｍ１、分離された半導体チップ１が半導体基板１０内のどこに位置していたものなのかを特定するための第２識別部Ｍ２、及び、製品型名を特定するための第３識別部Ｍ３を付与し、第２実施形態では半導体装置Ａ２を外部基板（図示せず）に搭載する際の半導体装置Ａ２の搭載向きを特定するため記号を付与したが、これらに限られることなく、製造元、製品名、あるいは、製造年月日等を識別記号として付与してもよい。
【００４４】
また、半導体基板１０（半導体チップ１）に形成される受光部１４は、上述した波長範囲を受光するものに限られるものではなく、狭帯域の波長を選択的に受光するものでもよい。また、半導体基板１０（半導体チップ１）には、受光部１４に限られず、所定波長の光を発光する発光部を始め、演算回路等が形成されてもよい。また、第２アライメントパターン２２をパッケージ基板２０の一方の面２０ａ（半導体基板１０と対向する面）に形成しているが、パッケージ基板２０は透光性ガラスからなるため、パッケージ基板２０の他方の面２０ｂ（半導体基板１０と対向する面の裏面）に形成してもよい。
【００４５】
また、半導体基板１０（半導体チップ１）に形成される素子が受光素子あるいは発光素子でない場合等には、パッケージ基板２０を透光性ガラスとする必要はなく、透光性を有さないセラミック基板等をパッケージ基板２０として用いてもよい。透光性を有さないセラミック基板等をパッケージ基板２０として用いる場合には、第２アライメントパターン２２を形成する代わりに、パッケージ基板２０を貫通する位置決め用窓を形成し、この位置決め用窓と第１アライメントパターン１２とにより、半導体基板１０とパッケージ基板２０との位置合わせを行うことになる。
【００４６】
また、パッケージ基板２０に形成される貫通孔２６は、上述した位置に限られることなく、貫通孔２６を、半導体基板１０とパッケージ基板２０とを一体的に切断する際の切断軌跡Ｃ上に形成し、受光部１４に対応する位置Ｄの外側で、矩形に形成される各半導体チップ１の辺部に対応する位置、あるいは、パッケージ基板２０の半導体チップ１に対応する平面内の位置に設けてもよい。また、貫通孔２６（凹部３）の数も、上述した数に限られるものではない。
【００４７】
また、パッケージ基板２０に貫通孔２６を設け、切断分離後の半導体装置Ａ１の位置決め用の凹部３を形成していたが、パッケージ基板２０の他方の面２０ｂ側からパッケージ基板２０の略半分の厚さまで切削して凹部を形成し、切断分離後の半導体装置の位置決め用の凹部としてもよい。
【００４８】
【発明の効果】
以上、詳細に説明したように、本発明によれば、パッケージベースに半導体チップが搭載され、このパッケージベースに設けられた外部接続用電極と前記半導体チップとが電気接続される構成の半導体装置であって、型名や製造履歴の表示、あるいは、素子の方向性表示等の識別記号を付与することが可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を、製造工程順に説明する説明図である。
【図２】本発明の第１実施形態にかかる半導体基板の平面図である。
【図３】本発明の第１実施形態にかかる半導体基板の要部拡大平面図である。
【図４】本発明の第１実施形態にかかるパッケージ基板の平面図である。
【図５】本発明の第１実施形態にかかるパッケージ基板の要部拡大平面図である。
【図６】図１（ｄ）の状態における平面図である。
【図７】本発明の第１実施形態おいて、半導体基板への識別記号の付与例を示す説明図である。
【図８】本発明の第１実施形態にかかるパッケージ基板の変形例を示す、図１（ｄ）の状態に対応する平面図である。
【図９】本発明の第２実施形態を、製造工程順に説明する説明図である。
【図１０】本発明の第２実施形態にかかる半導体装置の斜視図である。
【図１１】本発明の第２実施形態にかかる半導体装置の平面図である。
【符号の説明】
１…半導体チップ、２…パッケージベース、３…凹部、１０…半導体基板、１１…ボンディングパッド、１２…第１アライメントパターン、１４…受光部、２０…パッケージ基板、２１…第１配線電極、２２…第２アライメントパターン、２３…目印パターン、２４…第２配線電極、２６…貫通孔、２８ａ…第１位置合わせ孔、２８ｂ…第２位置合わせ孔、３０…間隙、３１…アンダーフィル樹脂、Ａ１，Ａ２…半導体装置、Ｃ…切断軌跡、Ｄ…位置、Ｍ…識別記号、Ｍ１…第１識別部、Ｍ２…第２識別部、Ｍ３…第３識別部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device for packaging a semiconductor chip without using wire bonding and a method for manufacturing the same.
[0002]
[Prior art]
Conventionally, a structure not using wire bonding has been proposed as a package structure of a semiconductor chip. For example, in Japanese Patent No. 2800806, a semiconductor substrate on which elements corresponding to a plurality of semiconductor chips are formed is mounted on a package substrate on which electrodes on which the semiconductor chips can be individually mounted and external connection electrodes are formed. The semiconductor substrate and the package substrate are electrically connected to each other, and then the semiconductor substrate and the package substrate are integrally cut to be separated into a plurality of semiconductor chips and a package base. Are disclosed in the same planar shape and planar dimensions.
[0003]
[Problems to be solved by the invention]
However, in Japanese Patent No. 2800806, no consideration is given to the fact that an identification symbol such as a display of a model name or a manufacturing history or an element orientation is given to the semiconductor device having the above-described configuration. Not.
[0004]
The present invention has been made in view of the above points, and is a semiconductor device having a structure in which a semiconductor chip is mounted on a package base and an external connection electrode provided on the package base is electrically connected to the semiconductor chip. Thus, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of giving an identification symbol such as a display of a model name or a manufacturing history or a direction display of an element.
[0005]
[Means for Solving the Problems]
In the method for manufacturing a semiconductor device according to the present invention, a semiconductor substrate on which elements corresponding to a plurality of semiconductor chips are formed is applied to a package substrate on which electrodes on which semiconductor chips can be individually mounted and electrodes for external connection are formed. Mounting, electrically connecting the semiconductor substrate and the package substrate to each other, providing a predetermined identification symbol corresponding to each element on the back surface of the surface of the semiconductor substrate facing the package substrate, and the semiconductor substrate; And a step of integrally cutting the package substrate into a plurality of semiconductor chips and a package base.
[0006]
When such a configuration is adopted, the semiconductor substrate is mounted on the package substrate, and a predetermined identification symbol corresponding to each element is given to the back surface of the surface of the semiconductor substrate facing the package substrate, and then the semiconductor substrate and the package substrate Are separated into a plurality of semiconductor chips and a package base to form individual semiconductor devices, so that the semiconductors of the individual semiconductor devices can be easily manufactured without complicating the manufacturing process. It is possible to give an identification symbol such as a display of a model name or a manufacturing history or an element direction display to the chip.
[0007]
In addition, the package substrate has a larger area than the semiconductor substrate in plan view, and when the alignment portion is formed on the outer portion of the portion of the package substrate facing the semiconductor substrate and given a predetermined identification symbol, It is preferable to align the semiconductor substrate in the alignment unit. When such a configuration is adopted, the semiconductor substrate can be reliably aligned, and when a predetermined identification symbol is given to the semiconductor substrate, the identification symbol can be reliably given to an appropriate position of the semiconductor substrate. It becomes possible.
[0008]
Moreover, it is preferable that the predetermined identification symbol includes a symbol that varies depending on each semiconductor chip so that the position in the semiconductor substrate can be specified. When such a configuration is adopted, the semiconductor chip of the target semiconductor device is located in the semiconductor substrate even after the individual semiconductor devices are formed separately from the plurality of semiconductor chips and the package base. Therefore, it is possible to easily identify a defective product of a semiconductor chip or a semiconductor substrate in a short time and easily.
[0009]
In addition, the predetermined identification symbol preferably includes a symbol that is the same for each semiconductor chip in the semiconductor substrate so that the separated semiconductor substrate can be specified. When such a configuration is adopted, the semiconductor chip of the target semiconductor device is separated from which semiconductor substrate even after the individual semiconductor devices are formed by separating the plurality of semiconductor chips and the package base. Therefore, it is possible to easily identify a defective product on a semiconductor chip or a semiconductor substrate in a short time and easily.
[0010]
Further, in the method for manufacturing a semiconductor device according to the present invention, an electrode on which a semiconductor chip can be individually mounted and an external connection electrode are formed on a semiconductor substrate on which elements corresponding to a plurality of semiconductor chips are formed. A package substrate to which a predetermined identification symbol corresponding to each element is given on one surface is mounted with the other surface of the package substrate facing the semiconductor substrate, and the semiconductor substrate and the package substrate are mutually attached. And a step of integrally cutting the semiconductor substrate and the package substrate to separate them into a plurality of semiconductor chips and a package base.
[0011]
When such a configuration is adopted, the semiconductor substrate is made to face the other surface of the package substrate and the semiconductor substrate with respect to the package substrate in which a predetermined identification symbol corresponding to each element is given to one surface. After mounting in a state, the semiconductor substrate and the package substrate are integrally cut and separated into a plurality of semiconductor chips and a package base to form individual semiconductor devices, which complicates the manufacturing process. Thus, it is possible to easily give an identification symbol such as a display of a model name or a manufacturing history or an element direction indication to the package base of each semiconductor device.
[0012]
The package base is formed of an optically transparent member, and the element is an element that receives or emits light, and a predetermined identification symbol is opposed to the outer portion of the portion of the semiconductor substrate where the element is formed. It is preferable to form on the back surface of the substrate portion. When such a configuration is adopted, a predetermined identification symbol is formed at a position that does not overlap with the element in plan view, avoiding that the identification symbol prevents light reception or light emission of the element, and the light reception performance of the element Or it becomes possible to prevent that light emission performance falls.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described with reference to the drawings. In the description of the drawings, the same elements are denoted by the same reference numerals, and redundant description is omitted.
[0014]
(First embodiment)
FIG. 1 is an explanatory view for explaining a first embodiment of a semiconductor device according to the present invention in the order of manufacturing steps, FIG. 2 is a plan view of a semiconductor substrate, and FIG. 4 is a plan view of a package substrate. As shown in FIG. 1A, a semiconductor substrate 10 such as silicon has a bonding pad 11 and a first alignment pattern 12 for aligning the semiconductor substrate 10 with the package substrate 20 on one surface 10a. Is formed. On the bonding pad 11, bumps 13 made of Au or solder are provided for electrical connection.
[0015]
As shown in FIG. 2, the semiconductor substrate 10 includes a large number of semiconductor chips 1 that are cut and separated later. As shown in FIG. 3, each semiconductor chip 1 has a light receiving unit 14 that receives light having a predetermined wavelength (for example, wavelengths from near ultraviolet to near infrared), and bonding is performed outside the light receiving unit 14. Pads 11 (in this embodiment, four locations) are provided. As shown in FIG. 2, the first alignment pattern 12 is provided at two locations on the outer peripheral portion of the semiconductor substrate 10 in the diameter direction, and is formed in a “+” shape by using a photoetching technique or the like. . The first alignment pattern 12 can also be formed using the same wiring as the bonding pad 11.
[0016]
First, the semiconductor substrate 10 is mounted and integrated on a rectangular package substrate 20 having an area larger than that of the semiconductor substrate 10 as shown in FIG. The package substrate 20 is made of translucent glass that is optically transparent to the wavelength of light received by the light receiving unit 14. On one surface 20 a of the package substrate 20, the first wiring electrode 21, the second alignment pattern 22 for aligning the semiconductor substrate 10 with respect to the package substrate 20, and the semiconductor substrate 10 when applying an identification symbol later. The mark pattern 23 for performing the alignment is formed. A second wiring electrode 24 connected to an external substrate (not shown) is formed on the other surface 20b of the package substrate 20, and the second wiring electrode 24 is connected to an external substrate (not shown). For this connection, bumps 25 made of Au or solder are provided. Further, as shown in FIGS. 1B and 4, the package substrate 20 is formed with a through hole 26 that penetrates the package substrate 20 by using a photoetching technique. Here, the 1st wiring electrode 21 and the 2nd wiring electrode 24 comprise the electrode for external connection in each claim. The mark pattern 23 constitutes an alignment portion in each claim.
[0017]
As shown in FIGS. 4 and 5, the first wiring electrode 21 is provided at a position corresponding to the bump 13 (bonding pad 11) of the semiconductor substrate 10 outside the position corresponding to the light receiving portion 14. The second wiring electrode 24 is electrically connected via a wiring electrode (not shown) inside the through hole 27 provided through the substrate 20. Similarly, as shown in FIG. 4, the second alignment pattern 22 is provided at two positions in the position corresponding to the position where the first alignment pattern 12 of the semiconductor substrate 10 is formed. It is formed in a “+” shape larger than the first alignment pattern 12. As shown in FIG. 6, the mark pattern 23 is formed at two diagonal positions using a photoetching technique or the like in the vicinity of the corner located in the outer portion of the portion of the package substrate 20 facing the semiconductor substrate 10. . As shown in FIG. 5, the through-hole 26 is formed on a cutting locus C when the semiconductor substrate 10 and the package substrate 20 are integrally cut later, and outside the position D corresponding to the light receiving unit 14. Thus, it is provided at a position corresponding to a corner of each semiconductor chip 1 formed in a rectangular shape.
[0018]
When the semiconductor substrate 10 is mounted on the package substrate 20, one surface 10a on which the light receiving portion 14 and the first alignment pattern 12 of the semiconductor substrate 10 are formed and one on which the second alignment pattern 22 of the package substrate 20 is formed. The second alignment pattern 22 formed on the package substrate 20 and the first alignment pattern 12 formed on the semiconductor substrate 10 are matched with each other in a state where the surface 20a faces each other (see FIG. 6). Indicated state). After the alignment of the semiconductor substrate 10 and the package substrate 20 is finished, the first wiring electrode 21 of the package substrate 20 and the bump 13 of the semiconductor substrate 10 are connected using a known connection technique such as thermocompression bonding (flip chip connection). ) In a state where the semiconductor substrate 10 and the package substrate 20 are electrically connected (the state shown in FIG. 1B), a gap having a predetermined width (for example, about 100 μm) is provided between the semiconductor substrate 10 and the package substrate 20. 30 is formed, and the width of the gap 30 is defined and managed by the thicknesses of the bonding pads 11, the bumps 13, and the first wiring electrodes 21.
[0019]
When the semiconductor substrate 10 is mounted on the package substrate 20 and integrated, an underfill resin 31 is filled in the gap 30 formed between the semiconductor substrate 10 and the package substrate 20 as shown in FIG. , Cure. The underfill resin 31 is optically transparent and insulative with respect to the wavelength of light received by the light receiving unit 14, and is made of, for example, a silicone resin.
[0020]
Next, as shown in FIG. 7, a predetermined identification symbol M is given to each light receiving element (semiconductor chip 1) of the semiconductor substrate 10 using a known laser marking technique. The integrated semiconductor substrate 10 and package substrate 20 have the other surface 20b (the back surface opposite to the semiconductor substrate 10) on which the second wiring electrodes 24 of the package substrate 20 are formed as the lower surface (FIG. 1). In the state shown in (d)), it is fixed to a laser marking device (not shown). When the semiconductor substrate 10 and the package substrate 20 are fixed to the laser marking device, the mark patterns 23 formed at two locations on one surface 20a of the package substrate 20 (the surface facing the semiconductor substrate 10) are used as a reference. As shown in FIG. 2, an identification symbol M for each light receiving element (semiconductor chip 1) is given to the other surface 10b of the semiconductor substrate 10 (the back surface of the surface facing the package substrate 20). Note that the method for providing the identification symbol M is not limited to the laser marking technique, and other printing techniques can also be used.
[0021]
The identification symbol M includes a first identification unit M1, a second identification unit M2, and a third identification unit M3. The first identification unit M1 is for identifying the semiconductor substrate 10 and is a different symbol for each semiconductor substrate 10. For example, in FIG. 7, “1” of the first identification unit M1 indicates that the semiconductor chip 1 is separated from the semiconductor substrate 10 as “1”. The second identification unit M2 is used to identify where the separated semiconductor chip 1 is located in the semiconductor substrate 10 and is a different symbol for each semiconductor chip 1. For example, in FIG. 7, “1E” of the second identification unit M <b> 2 indicates that the semiconductor chip 1 is located in the first row and the E column in the semiconductor substrate 10. The third identification unit M3 is for specifying the product type name. FIG. 7 shows that the semiconductor chip 1 has the product type name “CSP”.
[0022]
Then, the integrated semiconductor substrate 10 and package substrate 20 are simultaneously cut using a known dicing technique or the like. The integrated semiconductor substrate 10 and package substrate 20 have the other surface 10b of the semiconductor substrate 10 (the back surface opposite to the package substrate 20) as the lower surface (the state shown in FIG. 1C). And fixed to a dicing apparatus (not shown). When the semiconductor substrate 10 and the package substrate 20 are fixed to the dicing apparatus, a mark pattern (not shown) formed on the other surface 20b of the package substrate 20 (the back surface opposite to the semiconductor substrate 10) is used as a reference. The integrated semiconductor substrate 10 and package substrate 20 are integrally cut and separated into a plurality of semiconductor devices A1 as shown in FIG. The semiconductor substrate 10 and the package substrate 20 are cut across the through hole 26 using a cutting blade having a thickness of about 25 μm.
[0023]
As shown in FIG. 1E, the semiconductor device A <b> 1 manufactured as described above includes a package base 2 having a rectangular shape in plan view divided from the package substrate 20 and a semiconductor substrate 10. The divided semiconductor chip 1 has a rectangular shape in plan view. One surface of the semiconductor chip 1 is 1a, the other surface is 1b, one surface of the package base 2 is 2a, and the other surface is 2b. A light receiving unit 14 is provided on one surface 1a of the semiconductor chip 1 (the surface facing the package base 2). The light receiving unit 14 receives light of a predetermined wavelength that has passed through the package base 2. The signal is transmitted from the light receiving unit 14 to the external substrate via the bonding pad 11, the bump 13, the first wiring electrode 21, the wiring electrode (not shown) inside the through hole 27, the second wiring electrode 24, and the bump 25. Sent to an electrode (not shown).
[0024]
On the other surface 1b of the semiconductor chip 1 (the back surface opposite to the package base 2), an identification symbol M configured by the first identification unit M1, the second identification unit M2, and the third identification unit M3 is given. Yes. Since the semiconductor substrate 10 and the package substrate 20 are integrally cut across the through-holes 26 at the corners (four locations) of the package base 2, the through-holes 26 are separated when separated into individual semiconductor devices A1. A part of the concave portion 3 remains as a concave portion 3 with a corner portion of the package base 2 cut out, and the concave portion 3 is used as a positioning portion for positioning. When the semiconductor device A1 is mounted on an external substrate (not shown), alignment is performed by setting up guide pins (not shown) provided on the external substrate side with respect to the recess 3.
[0025]
According to the first embodiment described above, the semiconductor substrate 10 is mounted on and integrated with the package substrate 20, and the respective light receiving portions 14 (semiconductors) are formed on the other surface 10 b of the semiconductor substrate 10 (the back surface opposite to the package substrate 20). After the identification symbol M is given for each chip 1), the semiconductor substrate 10 and the package substrate 20 are integrally cut, and separated into a plurality of semiconductor chips 1 and a package base 2, and each semiconductor device A1 is separated. Since it is formed, it is possible to easily give an identification symbol M indicating a product type name to the semiconductor chip 1 of each semiconductor device A1 without complicating the manufacturing process.
[0026]
Further, since the identification symbol M includes the first identification portion M1 for specifying the semiconductor substrate 10, the semiconductor device A1 is formed after being separated into the plurality of semiconductor chips 1 and the package base 2. However, the semiconductor chip 1 of the target semiconductor device A1 can be easily identified from which semiconductor substrate 10 and analysis of defective products of the semiconductor chip 1 or the semiconductor substrate 10 can be performed in a short time. And it becomes possible to carry out easily.
[0027]
Further, since the identification symbol M includes a second identification unit M2 for identifying where the separated semiconductor chip 1 is located in the semiconductor substrate 10, a plurality of semiconductor chips 1 and Even after the individual semiconductor devices A1 are formed separately from the package base 2, where the semiconductor chip 1 of the target semiconductor device A1 is located in the semiconductor substrate 10. Or Therefore, it is possible to easily analyze a defective product of the semiconductor chip 1 or the semiconductor substrate 10 in a short time.
[0028]
The package substrate 20 has an area larger than that of the semiconductor substrate 10 in plan view, and a mark pattern 23 is formed in the vicinity of a corner located on the outer side of the portion of the package substrate 20 facing the semiconductor substrate 10. Therefore, even after the semiconductor substrate 10 is mounted on the package substrate 20 and integrated, the semiconductor substrate 10 can be reliably aligned, and when the identification symbol M is given to the semiconductor substrate 10, the semiconductor substrate 10 (semiconductor It is possible to reliably assign the identification symbol M to an appropriate position of the chip 1).
[0029]
Further, the corners of the respective semiconductor chips 1 formed on the outside of the position D corresponding to the respective light receiving portions 14 and on the cutting locus C when the semiconductor substrate 10 and the package substrate 20 are integrally cut later are formed. A through-hole 26 is formed in the package substrate 20 at a position corresponding to the portion, and the semiconductor substrate 10 and the package substrate 20 are cut integrally and across the through-hole 26 so that a plurality of semiconductor chips 1 and a package base Since the individual semiconductor devices A1 are formed separately from each other, the recess 3 in a state in which a part of the through hole 26 is cut out at the end of the package base 2 when separated into the individual semiconductor devices A1. Therefore, a positioning portion for positioning can be easily provided at the corner of the package base 2, and the semiconductor device A1 in which the positioning recess 3 is formed in the package base 2 can be easily obtained. It is possible to elephants.
[0030]
Further, a through hole 26 is formed in the package substrate 20, a gap 30 having a predetermined width is formed between the semiconductor substrate 10 and the package substrate 20, and the semiconductor substrate 10 is mounted on the package substrate 20. Since the fill resin 31 is filled, the connection portion between the first wiring electrode 21 formed on the package substrate 20 and the bump 13 formed on the semiconductor substrate 10 with the underfill resin 31 and the bump 13 and the bonding pad 11 are connected. The connection site can be reliably protected, and the semiconductor substrate 10 and the package substrate 20 are connected by the underfill resin 31 to increase the mechanical strength. When filling the underfill resin 31, air existing in the gap 30 formed between the semiconductor substrate 10 and the package substrate 20 is discharged through the through hole 26, so that the underfill resin 31 is quickly filled. It is possible to suppress the generation of air remaining after filling the underfill resin 31. In particular, by suppressing the generation of the remaining air, the stress distribution in the underfill resin 31 caused by the temperature change of the semiconductor device A1 can be made more uniform, and the light receiving element (semiconductor chip 1) itself or the connection described above. The action of stress on the part is suppressed, so that these parts can be prevented from being damaged, and the reliability of the semiconductor device A1 with respect to the temperature change can be prevented from being lowered.
[0031]
The package substrate 20 is made of light-transmitting glass that is optically transparent to light of a predetermined wavelength, and is formed on the outer peripheral portion in the diametrical direction of one surface 10a of the semiconductor substrate 10 (the surface facing the package substrate 20). The first alignment pattern 12 is formed, the second alignment pattern 22 is formed at a position corresponding to the first alignment pattern 12 on one surface 20a of the package substrate 20 (the surface facing the semiconductor substrate 10), and the semiconductor substrate 10 is When mounting on the package substrate 20, the first alignment pattern 12 and the second alignment pattern 22 are used for positioning, so that the package substrate 20 is optically transparent to light of a predetermined wavelength. By using the semiconductor substrate 10 and the package substrate, a positioning window or the like is not newly formed on the package substrate 20 side. Can be positioned between 20, it is possible to simplify the manufacturing process of the semiconductor device A1.
[0032]
On the other hand, when the semiconductor device A1 is separated into the individual semiconductor devices A1, a part of the through hole 26 remains as the recess 3 in a state where the corner of the package base 2 is cut out, and the recess 3 is used as a reference. The mounting position and mounting direction of the semiconductor device A1 can be aligned, and the alignment accuracy when mounting the semiconductor device A1 on an external substrate (not shown) can be improved. Further, since the through hole 26 is formed by using a photoetching technique, alignment can be performed with higher accuracy. In the present embodiment, in particular, since the semiconductor chip 1 is a light receiving element, the mounting position, mounting direction, and the like of the semiconductor chip 1 (semiconductor device A1) are aligned so that the light receiving unit 14 appropriately receives light. However, since the positioning recess 3 is formed in the package base 2 (semiconductor device A1), the semiconductor chip 1 (semiconductor device A1) can be mounted with high accuracy. Become.
[0033]
Further, since the recess 3 is provided at each corner of the package base 2 having a rectangular shape in plan view, it is provided at a plurality of positions with respect to the light receiving element (semiconductor chip 1), and therefore the position of the mounting position of the semiconductor device A1. The alignment can be performed more reliably, and the alignment accuracy when mounting the semiconductor device A1 on the external substrate (not shown) can be further improved.
[0034]
Further, since the through hole 26 is formed in the package substrate 20 outside the position D corresponding to each light receiving portion 14 and at a position corresponding to the corner portion of each semiconductor chip 1 formed in a rectangular shape, each semiconductor device When separated into A1, the concave portion 3 constituted by a part of the through hole 26 is formed at a position that does not overlap with the element in a plan view, and the light receiving portion 14 receives light at the concave portion 3. The obstruction is avoided, and it is possible to prevent the light receiving performance of the light receiving unit 14 from deteriorating. Further, since the identification symbol M is given to the other surface 1b of the semiconductor chip 1 (the back surface of the surface facing the package base 2), the light that passes through the package base 2 and enters the light receiving unit 14 is identified by the identification symbol M. It is also possible to prevent the light receiving performance of the light receiving unit 14 (light receiving element) from being deteriorated.
[0035]
FIG. 8 is an explanatory diagram for explaining a modification of the first embodiment of the present invention. The package substrate 20 has a first alignment as an alignment portion using a photo-etching technique or the like at two diagonal positions among the corner portions located in the outer portion of the portion of the package substrate 20 facing the semiconductor substrate 10. A hole 28a and a second alignment hole 28b are formed to penetrate therethrough. The outer circumference of the first alignment hole 28a is a substantially perfect circle, and the outer circumference of the second alignment hole 28b is a substantially oval shape whose major axis direction passes through the center of the first alignment hole 28a. When a predetermined identification symbol M is given to each light receiving portion 14 (semiconductor chip 1) of the semiconductor substrate 10 using a laser marking technique or the like, the first alignment hole 28a and the second alignment hole 28b are provided. A positioning pin (not shown) is inserted into the lens and fixed to a laser marking device (not shown) in the aligned state. Also in this modified example, as in the first embodiment, the semiconductor substrate 10 can be reliably aligned even after the semiconductor substrate 10 is mounted on the package substrate 20 and integrated, and an identification symbol is provided for the semiconductor substrate 10. When M is given, the identification symbol M can be reliably given to an appropriate position of the semiconductor substrate 10 (semiconductor chip 1).
[0036]
(Second Embodiment)
FIG. 9 is an explanatory diagram for explaining the second embodiment of the semiconductor device according to the present invention in the order of the manufacturing steps. The other surface 20b of the package substrate 20 (the back surface of the surface facing the semiconductor substrate 10) is given a “Δ” -shaped identification symbol M as shown in FIGS. 9B, 10 and 11. ing. As shown in FIG. 11, the identification symbol M is a position on the back surface side of the outer portion of the position corresponding to the light receiving portion 14 of the package substrate 20, and a position near the side portion of each package base 2 formed in a rectangle. To be granted. The identification symbol M can be formed using the same wiring as the second wiring electrode 24, and can be formed using vapor deposition or printing technology.
[0037]
When mounting the semiconductor substrate 10 on the package substrate 20, the one surface 10 a on which the light receiving portion 14 and the first alignment pattern 12 of the semiconductor substrate 10 are formed and the one surface 20 a of the package substrate 20 face each other. Thus, alignment is performed by matching the second alignment pattern 22 formed on the package substrate 20 with the first alignment pattern 12 formed on the semiconductor substrate 10. After the alignment of the semiconductor substrate 10 and the package substrate 20 is finished, the first wiring electrode 21 of the package substrate 20 and the bump 13 of the semiconductor substrate 10 are connected using a known connection technique such as thermocompression bonding (flip chip connection). ) In a state where the semiconductor substrate 10 and the package substrate 20 are electrically connected (the state shown in FIG. 9B), a gap having a predetermined width (for example, about 100 μm) is provided between the semiconductor substrate 10 and the package substrate 20. 30 is formed, and the width of the gap 30 is defined and managed by the thicknesses of the bonding pads 11, the bumps 13, and the first wiring electrodes 21. When the semiconductor substrate 10 is mounted on the package substrate 20 and integrated, an underfill resin 31 is filled in the gap 30 formed between the semiconductor substrate 10 and the package substrate 20 as shown in FIG. , Cure.
[0038]
Then, the integrated semiconductor substrate 10 and package substrate 20 are simultaneously cut using a known dicing technique or the like. The integrated semiconductor substrate 10 and package substrate 20 have the other surface 10b of the semiconductor substrate 10 (the back surface opposite to the package substrate 20) as the lower surface (the state shown in FIG. 9C). And fixed to a dicing apparatus (not shown). When the semiconductor substrate 10 and the package substrate 20 are fixed to the dicing apparatus, a mark pattern (not shown) formed on the other surface 20b of the package substrate 20 (the back surface opposite to the semiconductor substrate 10) is used as a reference. The integrated semiconductor substrate 10 and the package substrate 20 are integrally cut and separated into a plurality of semiconductor devices A2 as shown in FIG. 9D. The semiconductor substrate 10 and the package substrate 20 are cut across the through hole 26 using a cutting blade having a thickness of about 25 μm.
[0039]
As shown in FIGS. 10 and 11, the semiconductor device A <b> 2 manufactured as described above includes a package base 2 having a rectangular shape in plan view divided from the package substrate 20, and a semiconductor substrate 10. The divided semiconductor chip 1 has a rectangular shape in plan view. A light receiving unit 14 is provided on one surface 1a of the semiconductor chip 1 (the surface facing the package base 2). The light receiving unit 14 receives light of a predetermined wavelength that has passed through the package base 2. The signal is transmitted from the light receiving unit 14 to the external substrate via the bonding pad 11, the bump 13, the first wiring electrode 21, the wiring electrode (not shown) inside the through hole 27, the second wiring electrode 24, and the bump 25. Sent to an electrode (not shown).
[0040]
Since the semiconductor substrate 10 and the package substrate 20 are integrally cut across the through holes 26 at the corners (four locations) of the package base 2, the individual semiconductor devices A 2 When separated into two, a part of the through hole 26 remains as the concave portion 3 in a state where the corner portion of the package base 2 is cut out, and the concave portion 3 is used as a positioning portion for positioning. A package formed in a rectangular shape on the other surface 2a of the package base 2 (the back surface of the surface facing the semiconductor chip 1) on the back surface side of the outer portion of the position D corresponding to the light receiving portion 14 An identification symbol M is given to a position near the side of the base 2. The identification symbol M is used to specify the orientation of the semiconductor device A2 when the semiconductor device A2 is mounted on an external substrate (not shown). Based on the identification symbol M, the semiconductor device A2 is oriented in an appropriate direction. After setting, a guide pin (not shown) provided on the external substrate side is set up with respect to the recess 3 to align the semiconductor device A2.
[0041]
In the second embodiment described above, the same effects as in the first embodiment are obtained, and the identification symbol M is a rectangular square at a position on the back side of the outer portion of the position D corresponding to the light receiving unit 14 of the package substrate 20. Is provided at a position near the side of each package base 2 formed in a chipped shape, and the semiconductor substrate 10 is mounted on and integrated with the package substrate 20, and the semiconductor substrate 10 and the package substrate 20 are integrated. Since the individual semiconductor devices A2 are formed by cutting and separating into a plurality of semiconductor chips 1 and the package base 2, the semiconductor chips of the individual semiconductor devices A2 can be easily and without complicating the manufacturing process. 1 can be given an identification symbol M indicating a product type name or the like.
[0042]
Further, the identification symbol M is given to the position on the back side of the outer portion of the position D corresponding to the light receiving portion 14 of the package substrate 20 at a position near the side portion of each package base 2 formed in a rectangle. When the semiconductor device A2 is separated, the identification symbol M is formed at a position that does not overlap with the element in plan view, and the light reception by the light receiving unit 14 is prevented from being received by the identification symbol M. Is avoided, and it is possible to prevent a decrease in the light receiving performance of the light receiving unit 14 (light receiving element).
[0043]
As the identification symbol M, in the first embodiment, the first identification unit M1 for identifying the semiconductor substrate 10 and the location where the separated semiconductor chip 1 is located in the semiconductor substrate 10 are identified. The second identification unit M2 and the third identification unit M3 for specifying the product type name are provided, and in the second embodiment, the semiconductor device A2 is mounted on the external substrate (not shown). However, the present invention is not limited thereto, and the manufacturer, the product name, or the date of manufacture may be added as an identification symbol.
[0044]
In addition, the light receiving unit 14 formed on the semiconductor substrate 10 (semiconductor chip 1) is not limited to the one that receives the above-described wavelength range, and may selectively receive a narrow-band wavelength. In addition, the semiconductor substrate 10 (semiconductor chip 1) is not limited to the light receiving unit 14, and may include a light emitting unit that emits light of a predetermined wavelength, an arithmetic circuit, and the like. The second alignment pattern 22 is formed on one surface 20a of the package substrate 20 (the surface facing the semiconductor substrate 10). Since the package substrate 20 is made of translucent glass, the other of the package substrates 20 is used. You may form in the surface 20b (back surface of the surface facing the semiconductor substrate 10).
[0045]
Further, when the element formed on the semiconductor substrate 10 (semiconductor chip 1) is not a light receiving element or a light emitting element, the package substrate 20 does not need to be translucent glass, and the ceramic substrate does not have translucency. Or the like may be used as the package substrate 20. When a ceramic substrate or the like that does not have translucency is used as the package substrate 20, instead of forming the second alignment pattern 22, a positioning window that penetrates the package substrate 20 is formed. With the one alignment pattern 12, the semiconductor substrate 10 and the package substrate 20 are aligned.
[0046]
The through hole 26 formed in the package substrate 20 is not limited to the position described above, and the through hole 26 is formed on a cutting locus C when the semiconductor substrate 10 and the package substrate 20 are integrally cut. Then, outside the position D corresponding to the light receiving portion 14, it is provided at a position corresponding to the side portion of each semiconductor chip 1 formed in a rectangular shape or a position in a plane corresponding to the semiconductor chip 1 of the package substrate 20. Also good. Further, the number of through holes 26 (recesses 3) is not limited to the above-described number.
[0047]
Further, the through hole 26 is provided in the package substrate 20 and the recess 3 for positioning the semiconductor device A1 after cutting and separation is formed. However, the thickness of the package substrate 20 is approximately half the thickness from the other surface 20b side. It is good also as a recessed part for positioning of the semiconductor device after cutting to form a recessed part after cutting and separating.
[0048]
【The invention's effect】
As described above in detail, according to the present invention, there is provided a semiconductor device in which a semiconductor chip is mounted on a package base, and the external connection electrode provided on the package base and the semiconductor chip are electrically connected. Thus, it is possible to provide a method for manufacturing a semiconductor device capable of giving an identification symbol such as a display of a model name or a manufacturing history, or a directionality display of an element.
[Brief description of the drawings]
FIG. 1 is an explanatory view illustrating a first embodiment of the present invention in the order of manufacturing steps.
FIG. 2 is a plan view of the semiconductor substrate according to the first embodiment of the present invention.
FIG. 3 is an enlarged plan view of a main part of the semiconductor substrate according to the first embodiment of the present invention.
FIG. 4 is a plan view of the package substrate according to the first embodiment of the present invention.
FIG. 5 is an enlarged plan view of a main part of the package substrate according to the first embodiment of the present invention.
FIG. 6 is a plan view in the state of FIG.
FIG. 7 is an explanatory diagram showing an example of assigning an identification symbol to a semiconductor substrate in the first embodiment of the present invention.
FIG. 8 is a plan view corresponding to the state of FIG. 1D, showing a modification of the package substrate according to the first embodiment of the present invention.
FIG. 9 is an explanatory diagram illustrating a second embodiment of the present invention in the order of manufacturing steps.
FIG. 10 is a perspective view of a semiconductor device according to a second embodiment of the present invention.
FIG. 11 is a plan view of a semiconductor device according to a second embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor chip, 2 ... Package base, 3 ... Concave part, 10 ... Semiconductor substrate, 11 ... Bonding pad, 12 ... 1st alignment pattern, 14 ... Light-receiving part, 20 ... Package substrate, 21 ... 1st wiring electrode, 22 ... Second alignment pattern, 23 ... Mark pattern, 24 ... Second wiring electrode, 26 ... Through hole, 28a ... First alignment hole, 28b ... Second alignment hole, 30 ... Gap, 31 ... Underfill resin, A1, A2 ... Semiconductor device, C ... Cutting locus, D ... Position, M ... Identification symbol, M1 ... First identification unit, M2 ... Second identification unit, M3 ... Third identification unit.

Claims (5)

複数の半導体チップに相当する素子が形成されている半導体基板を、前記半導体チップを個々に搭載可能な電極及び外部接続用電極が形成されているパッケージ基板に搭載し、前記半導体基板と前記パッケージ基板とを相互に電気接続する工程と、
前記半導体基板の前記パッケージ基板と対向する面の裏面に、各素子に対応して所定の識別記号を付与する工程と、
前記半導体基板と前記パッケージ基板とを一体的に切断して、複数個の半導体チップとパッケージベースとに分離する工程と、
を含み、
前記パッケージ基板は、平面視にて前記半導体基板より大きい面積を有し、
前記パッケージ基板の前記半導体基板に対向する部分の外側部分に、位置合わせ部を形成し、
前記所定の識別記号を付与する際に、前記位置合わせ部にて前記半導体基板の位置合わせを行うことを特徴とする半導体装置の製造方法。A semiconductor substrate on which elements corresponding to a plurality of semiconductor chips are formed is mounted on a package substrate on which an electrode for mounting the semiconductor chip and an external connection electrode are formed, and the semiconductor substrate and the package substrate Electrically connecting each other,
Providing a predetermined identification symbol corresponding to each element on the back surface of the surface of the semiconductor substrate facing the package substrate;
Cutting the semiconductor substrate and the package substrate integrally and separating them into a plurality of semiconductor chips and a package base;
Only including,
The package substrate has an area larger than the semiconductor substrate in plan view,
An alignment portion is formed on an outer portion of the portion of the package substrate facing the semiconductor substrate,
A method of manufacturing a semiconductor device , wherein the alignment of the semiconductor substrate is performed by the alignment unit when the predetermined identification symbol is given . 前記所定の識別記号は、前記半導体基板内での位置を特定し得るように、前記各半導体チップに対応して異ならせる記号を含むことを特徴とする請求項１に記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1 , wherein the predetermined identification symbol includes a symbol that varies in correspondence with each semiconductor chip so that a position in the semiconductor substrate can be specified. . 前記所定の識別記号は、分離した前記半導体基板を特定し得るように、前記半導体基板内の前記各半導体チップで同一とされる記号を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。Wherein the predetermined identification symbol, as can identify the semiconductor substrate separated semiconductor according to claim 1 or 2, characterized in that it comprises the symbols that are the same for each of the semiconductor chips in the semiconductor substrate Device manufacturing method. 複数の半導体チップに相当する素子が形成されている半導体基板を、前記半導体チップを個々に搭載可能な電極及び外部接続用電極が形成されると共に、前記各素子に対応する所定の識別記号が一方の面に付与されたパッケージ基板に対して、前記パッケージ基板の他方の面と前記半導体基板とを対向させた状態で搭載し、前記半導体基板と前記パッケージ基板とを相互に電気接続する工程と、
前記半導体基板と前記パッケージ基板とを一体的に切断して、複数個の半導体チップとパッケージベースとに分離する工程と、
を含むことを特徴とする半導体装置の製造方法。On a semiconductor substrate on which elements corresponding to a plurality of semiconductor chips are formed, electrodes on which the semiconductor chips can be individually mounted and external connection electrodes are formed, and a predetermined identification symbol corresponding to each element is one Mounting the surface of the package substrate applied to the other surface of the package substrate in a state where the other surface of the package substrate is opposed to the semiconductor substrate, and electrically connecting the semiconductor substrate and the package substrate;
Cutting the semiconductor substrate and the package substrate integrally and separating them into a plurality of semiconductor chips and a package base;
A method for manufacturing a semiconductor device, comprising: 前記パッケージベースは光学的に透明な部材からなると共に、前記素子は光を受光あるいは発光する素子であって、
前記所定の識別記号を、前記半導体基板の前記素子が形成された部分の外側部分に対向する前記パッケージ基板部分の裏面に形成することを特徴とする請求項４に記載の半導体装置の製造方法。The package base is made of an optically transparent member, and the element is an element that receives or emits light,
5. The method of manufacturing a semiconductor device according to claim 4 , wherein the predetermined identification symbol is formed on a back surface of the package substrate portion facing an outer portion of the portion of the semiconductor substrate where the element is formed.
JP20353699A 1999-07-16 1999-07-16 Manufacturing method of semiconductor device Expired - Fee Related JP4234270B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP20353699A JP4234270B2 (en) 1999-07-16 1999-07-16 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20353699A JP4234270B2 (en) 1999-07-16 1999-07-16 Manufacturing method of semiconductor device

Publications (3)

Publication Number Publication Date
JP2001035970A JP2001035970A (en) 2001-02-09
JP2001035970A5 JP2001035970A5 (en) 2006-08-31
JP4234270B2 true JP4234270B2 (en) 2009-03-04

Family

ID=16475787

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20353699A Expired - Fee Related JP4234270B2 (en) 1999-07-16 1999-07-16 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP4234270B2 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3711341B2 (en) 2001-04-27 2005-11-02 沖電気工業株式会社 Semiconductor device
JP4648596B2 (en) * 2001-09-12 2011-03-09 大日本印刷株式会社 Manufacturing method of semiconductor device
JP4488733B2 (en) * 2003-12-24 2010-06-23 三洋電機株式会社 A method for manufacturing a circuit board and a method for manufacturing a hybrid integrated circuit device.
TW200949961A (en) * 2008-05-30 2009-12-01 Powertech Technology Inc Manufacturing method of semiconductor element

Also Published As

Publication number Publication date
JP2001035970A (en) 2001-02-09

Similar Documents

Publication Publication Date Title
JP4234269B2 (en) Semiconductor device and manufacturing method thereof
JP5422720B2 (en) Edge connected wafer level laminate
EP1681717B1 (en) Electronic device
US6706971B2 (en) Stackable microcircuit layer formed from a plastic encapsulated microcircuit
US20050156298A1 (en) Semiconductor device including semiconductor elements mounted on base plate
US20080191335A1 (en) Cmos image sensor chip scale package with die receiving opening and method of the same
JP2002368160A (en) Wafer level package and manufacturing method therefor
US6177288B1 (en) Method of making integrated circuit packages
US6677219B2 (en) Method of forming a ball grid array package
CN109509727A (en) A kind of semiconductor chip packaging method and encapsulating structure
JP4234270B2 (en) Manufacturing method of semiconductor device
TWI777337B (en) Semiconductor device and method for manufacturing the same
KR100601762B1 (en) Method for manufacturing flip chip bonding using non-conductive adhesive
JP2005294444A (en) Semiconductor device and its manufacturing method, mounting structure and mounting method thereof, dummy wafer and its manufacturing method
JP2004342862A (en) Semiconductor device and its manufacturing method, false wafer and its manufacturing method, and multi-chip module
JP4298856B2 (en) Semiconductor device and manufacturing method thereof
JP4087019B2 (en) Manufacturing method of semiconductor device
JP2812326B2 (en) Manufacturing method of chip type semiconductor device
JP4298857B2 (en) Semiconductor device and manufacturing method thereof
JP4119053B2 (en) Semiconductor device and manufacturing method thereof
JPH10303151A (en) Manufacture of electronic parts
JP2800806B2 (en) Semiconductor device and manufacturing method thereof
JP2004320059A (en) Method for manufacturing semiconductor device
CN119695038A (en) Chip carrier, lead frame and packaging device
JP2989504B2 (en) Evaluation method of semiconductor chip in semiconductor package

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060713

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060713

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080805

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080917

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081209

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081211

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111219

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees