JP4229248B2

JP4229248B2 - Class AB amplifier

Info

Publication number: JP4229248B2
Application number: JP03632799A
Authority: JP
Inventors: 昭彦野木
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei Microdevices Corp
Priority date: 1999-02-15
Filing date: 1999-02-15
Publication date: 2009-02-25
Anticipated expiration: 2019-02-15
Also published as: JP2000236225A

Description

【０００１】
【発明の属する技術分野】
本発明は、音声信号などのアナログ信号をＡＢ級増幅させるＡＢ級増幅器に関し、例えば、ハイエンドのオーディオ用Ｄ／Ａコンバータに含まれ、Ｄ／Ａ変換されたアナログ信号を増幅するＡＢ級増幅器に関するものである。
【０００２】
【従来の技術】
従来、オーディオ用などのＤ／Ａコンバータ１としては、図５に示すように、ディジタル信号をアナログ信号に変換するＤ／Ａ変換部２の他に、Ｄ／Ａ変換されたアナログ信号を増幅するＡＢ級増幅器３を含み、これらが集積回路化されたものが知られている。
【０００３】
ＡＢ級増幅器３は、図５に示すように、Ｄ／Ａ変換部２でＤ／Ａ変換された出力信号を受け取って増幅する入力段の増幅回路３１と、この増幅回路３１で増幅された信号をそれぞれ増幅する中間段の２つの増幅回路３２、３３と、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５とからなり、増幅回路３２、３３で増幅されて出力される信号をプッシュプル増幅する出力段の電力増幅回路３６とからなり、これらは例えばＭＯＳトランジスタによるオペアンプ（演算増幅器）として構成されている。
【０００４】
このようなオペアンプからなるＡＢ級増幅器３では、アナログ特性として、出力電圧の歪みが小さいこと、低雑音であること（Ｓ／Ｎが良好であること）、低抵抗を駆動できること等が要求される。
一般に、Ｄ／Ａコンバータ１の出力側には、図５に示すようにアクティブフィルタ４が外付け回路として接続されて使用される。このフィルタ４は、図５に示すように、オペアンプ４１、抵抗Ｒ１１、コンデンサＣ１２、抵抗Ｒ１２などから構成されている。
【０００５】
図５において、フィルタ４の動作点（アナログコモン）は、入力の両端が仮想接地のためにＶＳＳ〔Ｖ〕である。一方、Ｄ／Ａコンバータ１に含まれるＡＢ級増幅器３では、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５とからなる出力段の電力増幅回路３６が、数〔Ｖ〕のバイアス電位を動作点としてＡＢ級増幅を行う。このように、Ｄ／Ａコンバータ１のＡＢ級増幅器３の動作点と、フィルタ４の動作点とが異なり、フィルタ４側の動作点の方が電位が低いので、ＡＢ級増幅器３の出力側からフィルタ４の入力側に向けて電流Ｉが絶えず流れる。この電流Ｉは、図５に示すようにＰＭＯＳトランジスタ３４から供給される。
【０００６】
ＰＭＯＳトランジスタ３４に上記のようなバイアス電流Ｉを流すためには、図５の増幅回路３２、３３の入力側のＨ点の電位を下げれば良い。この結果として、ＰＭＯＳトランジスタ３４に流れる電流が大となり、ＮＭＯＳトランジスタ３５に流れる電流が小となる。ＮＭＯＳトランジスタ３５の電流の減少（伝達コンダクタンスｇｍの減少）は、ＡＢ級増幅器３の駆動能力の低下となり、ＡＢ級増幅器３の直線性（リニアリティー）が悪化し、出力信号の歪みが増加するという不都合がある。
【０００７】
【発明が解決しようとする課題】
このように、ＰＭＯＳトランジスタ３４に電流Ｉが流れることにより、ＡＢ級増幅器３ではアナログ特性が悪化する。そこで、ＡＢ級増幅器３と後段のフィルタ４との間に図５の破線で示すようにコンデンサＣ１１を挿入させ、動作点の差異による電位差があっても電流Ｉが流れないようにすると、ＡＢ級増幅器３に負荷がかからずＡＢ級増幅器３の性能を出しやすい。従って、従来、ＡＢ級増幅器３の出力をコンデンサＣ１１を介してフィルタ４と接続する回路を、ユーザーに奨励している。
【０００８】
しかし、製作費用の低減のために、ユーザーはコンデンサＣ１１を省略した回路を使用したいという要望が強い。その一方、コンデンサＣ１１の省略に伴うＡＢ級増幅器３の性能の低下を防止する必要がある。
そこで、本発明の目的は、上記の点に鑑み、後段に接続されるアクティブフィルタなどの回路の動作点の影響により発生する増幅器としての性能の低下を防止できるようにしたＡＢ級増幅器を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１に記載の発明は、自身の動作点よりも低い動作点を有する後段の回路に出力信号を出力するＡＢ級増幅器であって、入力信号をそれぞれ増幅する第１増幅回路と第２増幅回路とからなる増幅手段と、直列接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタとを含み、前記増幅手段の前記第 1 及び第２増幅回路で増幅された各信号を前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ゲートにそれぞれ入力し、所定のバイアスを付与した状態でプッシュプル増幅するプッシュプル増幅手段とを備え、前記第１増幅回路の利得を前記第２増幅回路の利得よりも相対的に大きくしたものである。
【００１０】
請求項２に記載の発明は、自身の動作点よりも低い動作点を有する後段の回路に出力信号を出力するＡＢ級増幅器であって、入力信号をそれぞれ差動増幅する第１差動増幅回路と第２差動増幅回路とからなる増幅手段と、直列接続された第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと、直列接続された第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、を含み、前記増幅手段の前記第 1 及び第２差動増幅回路で増幅された各信号を前記第１、第２ＰＭＯＳトランジスタと前記第１、第２ＮＭＯＳトランジスタの各ゲートにそれぞれ入力し、所定の直流バイアスを付与した状態でプッシュプル増幅するプッシュプル増幅手段とを備え、前記前記第１差動増幅回路の利得を前記第２差動増幅回路の利得よりも相対的に大きくしたものである。
【００１１】
請求項３に記載の発明は、請求項２に記載のＡＢ級増幅器において、前記第１差動増幅回路は２つのＮＭＯＳトランジスタの差動対で少なくとも構成し、前記第２差動増幅回路は２つのＰＭＯＳトランジスタの差動対で少なくとも構成したものである。
【００１２】
このように本発明では、差動増幅回路などからなる第１増幅回路の利得と、差動増幅回路などからなる第２増幅回路の利得との間に所定の差を持たせるようにしたので、後段に接続されるアクティブフィルタなどの回路とコンデンサを介さずに直結しても、ＡＢ級増幅器としての性能の低下が防止できる。
【００１３】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しつつ説明する。
図１は、本発明のＡＢ級増幅器の第１実施形態の全体の構成例を示すブロック図である。
この第１実施形態にかかるＡＢ級増幅器は、図１に示すように、入力段回路５と、増幅手段である中間段回路６と、プッシュプル増幅手段である出力段回路７とを少なくとも備えたものである。
【００１４】
入力段回路５は、図示しないＤ／Ａ変換部でＤ／Ａ変換された信号を受け取って増幅する差動増幅回路などで構成される増幅回路３１からなり、従来回路と同様に構成される。
中間段回路６は、増幅回路３１で増幅された信号を分割させ、この分割させた信号をそれぞれ増幅する第１増幅回路６１と第２増幅回路６２からなり、第１増幅回路６１の利得Ｇ１と第２増幅回路６２の利得Ｇ２の関係を、Ｇ１＞Ｇ２となるようにし、両者の利得Ｇ１、Ｇ２に相対的な差異を持たせるようにした。例えば、Ｇ１＝１８〔ｄＢ〕、Ｇ２＝１２〔ｄＢ〕になるように設定した。このように利得に相対的な差を設けた理由については、後述する。
【００１５】
出力段回路７は、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５とを組み合わせたプッシュプル増幅回路７１からなり、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５に所定のバイアス電流（直流電流）が流れて、入力信号をＡＢ級増幅するように構成されている。
次に、第１増幅回路６１の利得Ｇ１と、第２増幅回路６２の利得Ｇ２とに利得差を設け、Ｇ１＞Ｇ２とした理由について述べる。
【００１６】
すなわち、図１のＡＢ級増幅器の後段に、図５に示すフィルタ４をコンデンサＣ１１を介在せずに接続して使用する場合には、上述のようにＰＭＯＳトランジスタ３４に電流Ｉが流れる。この電流Ｉは、図１のＪ点の電位を下げることにより増加させることができるが、第１増幅回路６１の利得Ｇ１と第２増幅回路６２の利得Ｇ２とがＧ１＞Ｇ２のため、両利得が等しい場合に比べて、Ｊ点における小さな電圧変化により実現できる。つまり、ＮＭＯＳトランジスタ３５に流れる電流の変化が少ないので、ＮＭＯＳトランジスタの駆動能力の低下が緩和される。このため、図１のＡＢ級増幅器では、上記のコンデンサＣ１１を使用しなくても、従来回路にコンデンサＣ１１を使用した場合と同等の性能が得られる。
【００１７】
次に、第１増幅回路６１と第２増幅回路６２の具体的な構成について、図２および図３を参照して説明する。
第１増幅回路６１は、図２に示すように、差動対であるＮＭＯＳトランジスタＱ３１、Ｑ３２と、その能動負荷となるＰＭＯＳトランジスタＱ３３、Ｑ３４、Ｑ３５とから差動増幅回路を構成させ、定電流源Ｉ４によりバイアス電流を与えるようにしている。そして、入力端子６３に入力電圧Ｖｉを入力し、出力端子６４から出力電圧Ｖｏを出力するように構成されている。
【００１８】
このような構成からなる第１増幅回路６１の電圧利得Ｇ１は、次の（１）式により求まる。

ただし、式中の〔√Ｋ（Ｗ１／Ｌ１）Ｉ〕は、〔Ｋ（Ｗ１／Ｌ１）Ｉ〕の平方根を意味し、〔√Ｋ（Ｗ２／Ｌ２）Ｉ〕は〔Ｋ（Ｗ２／Ｌ２）Ｉ〕の平方根を意味するものとする。また、ｇｍ１とｇｍ２は、ＭＯＳトランジスタＱ３２とＱ３５の伝達コンダクタンスである。さらに、Ｋは定数であり、Ｗ１とＬ１はＮＭＯＳトランジスタＱ３２のチャネル幅とチャネル長であり、Ｗ２とＬ２はＰＭＯＳトランジスタＱ３５のチャネル幅とチャネル長である。Ｉは、ＭＯＳトランジスタＱ３２、Ｑ３５に流れる各電流であり、両者は等しい。
【００１９】
第２増幅回路６２は、図３に示すように、差動対であるＰＭＯＳトランジスタＱ４１、Ｑ４２と、その能動負荷となるＮＭＯＳトランジスタＱ４３、Ｑ４４、Ｑ４５とから差動増幅回路を構成させ、定電流源Ｉ５によりバイアス電流を与えるようにしている。そして、入力端子６５に入力電圧Ｖｉを入力し、出力端子６６から出力電圧Ｖｏを出力するように構成されている。
【００２０】
このような構成からなる第２増幅回路６２の電圧利得Ｇ２は、次の（２）式により求まる。

ただし、ｇｍ３とｇｍ４は、ＭＯＳトランジスタＱ４２とＱ４５の伝達コンダクタンスである。さらに、Ｋは定数であり、Ｗ３とＬ４はＰＭＯＳトランジスタＱ４２のチャネル幅とチャネル長であり、Ｗ４とＬ４はＮＭＯＳトランジスタＱ４５のチャネル幅とチャネル長である。Ｉは、ＭＯＳトランジスタＱ４２、Ｑ４５に流れる各電流であり、両者は等しい。
【００２１】
（１）式からわかるように、第１増幅回路６１の電圧利得Ｇ１は、ＮＭＯＳトランジスタＱ３２と、ＰＭＯＳトランジスタＱ３５のサイズ比を変えることにより、容易に設定することが可能である。一方、（２）式からわかるように、第２増幅回路６２の電圧利得Ｇ２は、ＭＯＳトランジスタＱ４２、Ｑ４５のサイズ比を変えることにより、容易に設定することが可能である。従って、第１増幅回路６１の電圧利得Ｇ１と第２増幅回路６２の電圧利得Ｇ２とを任意に設定することができる。
【００２２】
なお、第１増幅回路６１の電圧利得Ｇ１と第２増幅回路６２の電圧利得Ｇ２との電圧利得差は、例えば回路シミュレータを使ってプッシュプル増幅回路７１の出力波形を観測し、その出力波形の歪の度合いを考慮して適切な値を設定することができる。
次に、本発明のＡＢ級増幅器の第２実施形態について、図４を参照して説明する。図４は、第２実施形態の全体構成を示す回路図である。
【００２３】
この第２実施形態にかかるＡＢ級増幅器は、図４に示すように、入力段回路を構成する差動増幅回路８１と、中間段回路を構成する第１差動増幅回路８２および第２差動増幅回路８３と、出力段回路を構成するプッシュプル増幅回路８４とを少なくとも備えている。さらに、このＡＢ級増幅器では、第１差動増幅回路８２の電圧利得Ｇ１と、第２差動増幅回路８２の電圧利得Ｇ２との関係が、Ｇ１＞Ｇ２になるように構成されている。
【００２４】
差動増幅回路８１は、フォールデッドカスコード（Folded Cascode）と呼ばれる回路形式からなり、ＤＣゲインの大きいのが特徴である。
この差動増幅回路８１は、図４に示すように、ＰＭＯＳトランジスタＱ１〜Ｑ６と、ＮＭＯＳトランジスタＱ７〜Ｑ１０と、バイアス用の定電流源Ｉ１と、コモンモードフィードバック回路（ｃｍｆｂ）９１などから構成されている。
【００２５】
ＰＭＯＳトランジスタＱ１、Ｑ２が差動対を構成し、その各ゲートが非反転入力端子９４と反転入力端子９５に接続され、この両入力端子９４、９５に非反転入力信号Ｉｎ⁺と反転入力信号Ｉｎ^-が供給されるようになっている。ＮＭＯＳトランジスタＱ７、Ｑ９の各ゲートには、所定の直流電圧（直流バイアス電圧）Ｖｎ１がそれぞれ印加されている。また、ＮＭＯＳトランジスタＱ８、Ｑ１０の各ゲートには、所定の直流バイアス電圧Ｖｎ２がそれぞれ印加され、これにより、ＮＭＯＳトランジスタＱ８、Ｑ１０には、それぞれ一定の電流が流れるようになっている。
【００２６】
従って、ＰＭＯＳトランジスタＱ１のゲート電圧が下がると、ＰＭＯＳトランジスタＱ１に流れる電流が増加し、ＮＭＯＳトランジスタＱ７のソースの電位が上昇する。すると、ＮＭＯＳトランジスタＱ７のゲート・ソース間電圧が減少するので、ＮＭＯＳトランジスタＱ７に流れる電流が減少し、図４のＢ点の電位が上がる。同様に、ＰＭＯＳトランジスタＱ２のゲート電圧の変化が、ＮＭＯＳトランジスタＱ９に伝わり、図４のＡ点の電位が変化する。
【００２７】
ＰＭＯＳトランジスタＱ３、Ｑ５と、ＰＭＯＳトランジスタＱ４、Ｑ６とは、差動増幅回路８１の能動負荷を形成している。コモンモードフィードバック回路９１は、差動増幅回路８１の動作点（図４の点Ａ、Ｂ）の電圧を決める回路であり、ＰＭＯＳトランジスタＱ３、Ｑ４に印加するゲート電圧を変化させることにより行う。これはゲート電圧を変化させることにより、ＰＭＯＳトランジスタＱ３、Ｑ４の各抵抗値を変化することに相当する。ＰＭＯＳトランジスタＱ５、Ｑ６の各ゲートには、所定の直流バイアス電圧Ｖｐ１が印加され、ＰＭＯＳトランジスタＱ５、Ｑ６が等価的に抵抗として機能するようになっている。
【００２８】
このため、例えば、ＰＭＯＳトランジスタＱ３、Ｑ５の各抵抗値をＲ３、Ｒ５とし、そこに流れる電流をＩとすると、図４のＢ点にはＩ×（Ｒ３＋Ｒ５）の電圧が発生し、電流ＩがΔＩだけ変化すると、Ｂ点の電位はΔＩ×（Ｒ３＋Ｒ５）だけ変化することなる。
なお、ＰＭＯＳトランジスタＱ５、Ｑ６は、能動負荷の抵抗値を大きくするために直列に挿入されているので、必ずしも必要ではない。
【００２９】
第１差動増幅回路８２は、図４に示すように、ＮＭＯＳトランジスタＱ１５、Ｑ１６およびＰＭＯＳトランジスタＱ１１、Ｑ１４とから構成される差動増幅部と、この差動増幅部に所定のバイアス電流を供給する定電流源Ｉ２と、ＰＭＯＳトランジスタＱ１１、Ｑ１４に並列接続されてコモンモードフィードバック回路９２により動作するＰＭＯＳトランジスタＱ１２、Ｑ１３などから構成されている。
【００３０】
この第１差動増幅回路８２では、差動対からなるＮＭＯＳトランジスタＱ１５、Ｑ１６の各ゲートに入力信号が入力されて差動増幅され、この差動増幅された信号が図４のＣ点、Ｄ点から出力され、プッシュプル増幅回路８４のＰＭＯＳトランジスタＱ２３、Ｑ２４のゲートに入力される。また、ＰＭＯＳトランジスタＱ１２、Ｑ１３のゲートには、コモンモードフィードバック回路９２からの所定のバイアス電圧が印加され、これによりプッシュプル増幅回路８４の出力信号（出力電圧）の動作点が決められる。
【００３１】
第２差動増幅回路８３は、図４に示すように、ＰＭＯＳトランジスタＱ１７、Ｑ１８およびＮＭＯＳトランジスタＱ１９、Ｑ２０から構成される差動増幅部と、この差動増幅部に所定のバイアス電流を供給する定電流源Ｉ３などから構成されている。
この第２差動増幅回路８３では、差動対からなるＰＭＯＳトランジスタＱ１７、Ｑ１８の各ゲートに入力信号が入力されて差動増幅され、この差動増幅された信号が図４のＥ点、Ｆ点から出力され、プッシュプル増幅回路８４のＮＭＯＳトランジスタＱ２５、Ｑ２６のゲートに入力される。
【００３２】
ここで、この第１差動増幅回路８２の電圧利得Ｇ１と、第２差動増幅回路８３の電圧利得Ｇ２との関係は、Ｇ１＞Ｇ２となるように構成されている。その利得差の設定は、上述の第１実施形態の第１増幅回路６１と第２増幅回路６２の場合と同様にして実現できる。
プッシュプル増幅回路８４は、ＰＭＯＳトランジスタＱ２３とＮＭＯＳトランジスタＱ２５とからなる第１のプッシュプル増幅部と、ＰＭＯＳトランジスタＱ２４とＮＭＯＳトランジスタＱ２６とからなる第２のプッシュプル増幅部と、上述のコモンモードフィードバック回路９２などから構成されている。従って、第１のプッシュプル増幅部でプッシュプル増幅された信号は出力端子９６から出力され、第２のプッシュプル増幅部でプッシュプル増幅された信号は出力端子９７から出力される。
【００３３】
ＰＭＯＳトランジスタＱ２３のゲート・ドレイン間には位相補償用の抵抗Ｒ１とコンデサＣ１が接続され、ＰＭＯＳトランジスタＱ２４のゲート・ドレイン間には位相補償用の抵抗Ｒ２とコンデサＣ２が接続されている。同様に、ＮＭＯＳトランジスタＱ２５のゲート・ドレイン間には位相補償用の抵抗Ｒ５とコンデサＣ５が接続され、ＮＭＯＳトランジスタＱ２６のゲート・ドレイン間には位相補償用の抵抗Ｒ６とコンデサＣ６が接続されている。
【００３４】
ＭＯＳトランジスタＱ１５、Ｑ１７のゲート同士を接続した接続部と出力端子９６との間に、位相補償用の抵抗Ｒ３とコンデサＣ３を直列接続したものが介在されている。同様に、ＭＯＳトランジスタＱ１６、Ｑ１８のゲート同士を接続した接続部と出力端子９７との間に位相補償用の抵抗Ｒ４とコンデサＣ４を直列接続したものが介在されている。
【００３５】
以上説明したように、この第２実施形態にかかるＡＢ級増幅器では、第１差動増幅回路８２の電圧利得Ｇ１と、第２差動増幅回路８３の電圧利得Ｇ２との関係を、Ｇ１＞Ｇ２となるようにした。このため、後段に接続されるアクティブフィルタ回路などの回路とコンデンサを介さずに直結しても、ＡＢ級増幅器としての性能の低下が防止できる。
【００３６】
なお、上記の実施形態では、各種の増幅回路をＭＯＳトランジスタを使用した場合について説明したが、本発明は各種の増幅回路としてバイポーラトランジスタを使用した場合についても適用可能であること勿論である。
【００３７】
【発明の効果】
以上説明したように、本発明では、差動増幅回路などからなる第１増幅回路の利得と、差動増幅回路などからなる第２増幅回路の利得との間に所定の差を持たせるようにしたので、後段に接続されるアクティブフィルタなどの回路とコンデンサを介さずに直結しても、ＡＢ級増幅器としての性能の低下が防止できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るＡＢ級増幅器の構成を示すブロック図である。
【図２】図１の第１増幅回路６１の具体的な構成を示す回路図である。
【図３】図１の第２増幅回路６２の具体的な構成を示す回路図である。
【図４】本発明の第２実施形態に係るＡＢ級増幅器の構成を示す回路図である。
【図５】従来回路の構成を後段に接続するフィルタとともに示すブロック図である。
【符号の説明】
４アクティブフィルタ
５入力段回路
６中間段回路
７出力段回路
３１増幅回路
３４ＰＭＯＳトランジスタ
３５ＮＭＯＳトランジスタ
６１第１増幅回路
６２第２増幅回路
７１プッシュプル増幅回路
８１差動増幅回路
８２第１差動増幅回路
８３第２差動増幅回路
８４プッシュプル増幅回路
９１、９２コモンモードフィードバック回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a class AB amplifier that amplifies an analog signal such as an audio signal, and relates to a class AB amplifier that is included in a high-end audio D / A converter and amplifies a D / A converted analog signal, for example. It is.
[0002]
[Prior art]
Conventionally, as a D / A converter 1 for audio or the like, as shown in FIG. 5, in addition to a D / A converter 2 that converts a digital signal into an analog signal, the D / A converted analog signal is amplified. A class AB amplifier 3 including an integrated circuit is known.
[0003]
As shown in FIG. 5, the class AB amplifier 3 includes an input stage amplifier circuit 31 that receives and amplifies the output signal D / A converted by the D / A converter 2, and a signal amplified by the amplifier circuit 31. Power amplifier of the output stage which comprises the two

amplification circuits

32 and 33 in the intermediate stage, the PMOS transistor 34 and the NMOS transistor 35, respectively, and push-pull amplifies the signal amplified and outputted by the

amplification circuits

32 and 33. The circuit 36 is configured as an operational amplifier (operational amplifier) using, for example, a MOS transistor.
[0004]
In the class AB amplifier 3 composed of such an operational amplifier, the analog characteristics are required to have low output voltage distortion, low noise (good S / N), and low resistance drive. .
In general, an active filter 4 is connected to the output side of the D / A converter 1 as an external circuit as shown in FIG. As shown in FIG. 5, the filter 4 includes an operational amplifier 41, a resistor R11, a capacitor C12, a resistor R12, and the like.
[0005]
In FIG. 5, the operating point (analog common) of the filter 4 is VSS [V] because both ends of the input are virtual grounds. On the other hand, in the class AB amplifier 3 included in the D / A converter 1, the power amplifier circuit 36 in the output stage composed of the PMOS transistor 34 and the NMOS transistor 35 performs class AB amplification with a bias potential of several [V] as an operating point. Do. In this way, the operating point of the class AB amplifier 3 of the D / A converter 1 is different from the operating point of the filter 4, and the potential of the operating point on the filter 4 side is lower. A current I constantly flows toward the input side of the filter 4. This current I is supplied from the PMOS transistor 34 as shown in FIG.
[0006]
In order to pass the bias current I as described above to the PMOS transistor 34, the potential at the H point on the input side of the

amplifier circuits

32 and 33 in FIG. As a result, the current flowing through the PMOS transistor 34 becomes large and the current flowing through the NMOS transistor 35 becomes small. The decrease in the current of the NMOS transistor 35 (decrease in the transfer conductance gm) results in a decrease in the driving ability of the class AB amplifier 3, the linearity of the class AB amplifier 3 deteriorates, and the distortion of the output signal increases. There is.
[0007]
[Problems to be solved by the invention]
As described above, the current I flows through the PMOS transistor 34, so that the analog characteristics of the class AB amplifier 3 deteriorate. Therefore, if a capacitor C11 is inserted between the class AB amplifier 3 and the subsequent filter 4 as shown by the broken line in FIG. 5 so that the current I does not flow even if there is a potential difference due to the difference in operating point, class AB is obtained. The amplifier 3 is not loaded, and the performance of the class AB amplifier 3 is easily obtained. Therefore, a circuit that connects the output of the class AB amplifier 3 to the filter 4 via the capacitor C11 is conventionally encouraged to the user.
[0008]
However, in order to reduce the manufacturing cost, there is a strong demand for users to use a circuit in which the capacitor C11 is omitted. On the other hand, it is necessary to prevent the performance of the class AB amplifier 3 from being degraded due to the omission of the capacitor C11.
Therefore, in view of the above points, an object of the present invention is to provide a class AB amplifier that can prevent degradation in performance as an amplifier that occurs due to the influence of an operating point of a circuit such as an active filter connected in a subsequent stage. There is.
[0009]
[Means for Solving the Problems]
In order to solve the above-described problems and achieve the object of the present invention, the invention according to claim 1 is a class AB amplifier that outputs an output signal to a subsequent circuit having an operating point lower than its own operating point. Te, and amplifying means comprising a first amplifying circuit and the second amplifying circuit for amplifying an input signal, respectively, and a PMOS transistor and an NMOS transistor connected in series, with the first and second amplifying circuits of the amplifying means each signal amplified respectively input to the gates of the PMOS transistors and NMOS transistors, and a push-pull amplifier means for the push-pull amplifier while applying a predetermined bias, the gain of the first amplifier circuit first The gain is relatively larger than the gain of the two amplifier circuit.
[0010]
The invention according to claim 2 is a class AB amplifier that outputs an output signal to a subsequent circuit having an operating point lower than its own operating point, and differentially amplifies each input signal. When an amplifier means comprising a second differential amplifier circuit includes a first 1PMOS transistor and a 1NMOS transistors connected in series, a first 2PMOS transistor and a 2NMOS transistors connected in series, a first of said amplifying means The signals amplified by the second differential amplifier circuit are input to the gates of the first and second PMOS transistors and the first and second NMOS transistors, respectively, and are push-pull amplified with a predetermined DC bias applied. Push-pull amplification means, and the gain of the first differential amplifier circuit is relatively larger than the gain of the second differential amplifier circuit It is a thing.
[0011]
According to a third aspect of the present invention, in the class AB amplifier according to the second aspect, the first differential amplifier circuit includes at least a differential pair of two NMOS transistors, and the second differential amplifier circuit includes two differential amplifier circuits. it is obtained by at least a differential pair of one of the PMOS transistor.
[0012]
As described above, in the present invention, a predetermined difference is provided between the gain of the first amplifier circuit including the differential amplifier circuit and the gain of the second amplifier circuit including the differential amplifier circuit. Even if a circuit such as an active filter connected to a subsequent stage is directly connected without using a capacitor, it is possible to prevent the performance of the class AB amplifier from being deteriorated.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing an overall configuration example of a first embodiment of a class AB amplifier according to the present invention.
As shown in FIG. 1, the class AB amplifier according to the first embodiment includes at least an input stage circuit 5, an intermediate stage circuit 6 that is an amplifying means, and an output stage circuit 7 that is a push-pull amplifying means. Is.
[0014]
The input stage circuit 5 includes an amplifier circuit 31 including a differential amplifier circuit that receives and amplifies a signal D / A converted by a D / A converter (not shown), and is configured in the same manner as a conventional circuit.
The intermediate stage circuit 6 includes a first amplification circuit 61 and a second amplification circuit 62 that divide the signal amplified by the amplification circuit 31 and amplify the divided signals, respectively. The relationship of the gain G2 of the second amplifier circuit 62 is such that G1> G2, and the gains G1 and G2 of both are made to have a relative difference. For example, G1 = 18 [dB] and G2 = 12 [dB] are set. The reason why such a relative difference is provided will be described later.
[0015]
The output stage circuit 7 is composed of a push-pull amplifier circuit 71 in which a PMOS transistor 34 and an NMOS transistor 35 are combined. A predetermined bias current (DC current) flows through the PMOS transistor 34 and the NMOS transistor 35, and an input signal is class AB. It is configured to amplify.
Next, the reason why a gain difference is provided between the gain G1 of the first amplifier circuit 61 and the gain G2 of the second amplifier circuit 62 so that G1> G2 will be described.
[0016]
That is, when the filter 4 shown in FIG. 5 is connected without using the capacitor C11 in the subsequent stage of the class AB amplifier of FIG. 1, the current I flows through the PMOS transistor 34 as described above. This current I can be increased by lowering the potential at point J in FIG. 1, but since the gain G1 of the first amplifier circuit 61 and the gain G2 of the second amplifier circuit 62 are G1> G2, both gains are obtained. Compared to the case where the two are equal, this can be realized by a small voltage change at the point J. That is, since the change in the current flowing through the NMOS transistor 35 is small, the reduction in the driving capability of the NMOS transistor is alleviated. For this reason, in the class AB amplifier of FIG. 1, even if the capacitor C11 is not used, the same performance as when the capacitor C11 is used in the conventional circuit can be obtained.
[0017]
Next, specific configurations of the first amplifier circuit 61 and the second amplifier circuit 62 will be described with reference to FIGS.
As shown in FIG. 2, the first amplifier circuit 61 includes a differential amplifier circuit composed of NMOS transistors Q31 and Q32 which are differential pairs and PMOS transistors Q33, Q34 and Q35 which are active loads thereof. A bias current is supplied from the source I4. The input voltage Vi is input to the input terminal 63 and the output voltage Vo is output from the output terminal 64.
[0018]
The voltage gain G1 of the first amplifier circuit 61 having such a configuration is obtained by the following equation (1).

However, [√K (W1 / L1) I] in the formula means the square root of [K (W1 / L1) I], and [√K (W2 / L2) I] is [K (W2 / L2)]. It shall mean the square root of I]. Gm1 and gm2 are transfer conductances of the MOS transistors Q32 and Q35. Furthermore, K is a constant, W1 and L1 are the channel width and channel length of the NMOS transistor Q32, and W2 and L2 are the channel width and channel length of the PMOS transistor Q35. I is each current flowing through the MOS transistors Q32 and Q35, and both are equal.
[0019]
As shown in FIG. 3, the second amplifier circuit 62 comprises a differential amplifier circuit composed of PMOS transistors Q41 and Q42 which are differential pairs and NMOS transistors Q43, Q44 and Q45 which are active loads thereof. A bias current is supplied from the source I5. The input voltage Vi is input to the input terminal 65, and the output voltage Vo is output from the output terminal 66.
[0020]
The voltage gain G2 of the second amplifier circuit 62 having such a configuration is obtained by the following equation (2).

However, gm3 and gm4 are transfer conductances of the MOS transistors Q42 and Q45. Further, K is a constant, W3 and L4 are the channel width and channel length of the PMOS transistor Q42, and W4 and L4 are the channel width and channel length of the NMOS transistor Q45. I is each current flowing through the MOS transistors Q42 and Q45, and both are equal.
[0021]
As can be seen from the equation (1), the voltage gain G1 of the first amplifier circuit 61 can be easily set by changing the size ratio between the NMOS transistor Q32 and the PMOS transistor Q35. On the other hand, as can be seen from the equation (2), the voltage gain G2 of the second amplifying circuit 62 can be easily set by changing the size ratio of the MOS transistors Q42 and Q45. Therefore, the voltage gain G1 of the first amplifier circuit 61 and the voltage gain G2 of the second amplifier circuit 62 can be arbitrarily set.
[0022]
The voltage gain difference between the voltage gain G1 of the first amplifier circuit 61 and the voltage gain G2 of the second amplifier circuit 62 is obtained by, for example, observing the output waveform of the push-pull amplifier circuit 71 using a circuit simulator. An appropriate value can be set in consideration of the degree of distortion.
Next, a second embodiment of the class AB amplifier of the present invention will be described with reference to FIG. FIG. 4 is a circuit diagram showing the overall configuration of the second embodiment.
[0023]
As shown in FIG. 4, the class AB amplifier according to the second embodiment includes a differential amplifier circuit 81 that constitutes an input stage circuit, a first differential amplifier circuit 82 that constitutes an intermediate stage circuit, and a second differential amplifier. At least an amplifier circuit 83 and a push-pull amplifier circuit 84 constituting an output stage circuit are provided. Further, the class AB amplifier is configured such that the relationship between the voltage gain G1 of the first differential amplifier circuit 82 and the voltage gain G2 of the second differential amplifier circuit 82 satisfies G1> G2.
[0024]
The differential amplifier circuit 81 has a circuit form called a folded cascode and has a large DC gain.
As shown in FIG. 4, the differential amplifier circuit 81 includes PMOS transistors Q1 to Q6, NMOS transistors Q7 to Q10, a constant current source I1 for bias, a common mode feedback circuit (cmfb) 91, and the like. ing.
[0025]
The PMOS transistors Q1 and Q2 constitute a differential pair, and their gates are connected to a non-inverting input terminal 94 and an inverting input terminal 95, and the non-inverting input signal In ⁺ and the inverting input signal In are connected to both the

input terminals

94 and 95. ^- is designed to be supplied. A predetermined DC voltage (DC bias voltage) Vn1 is applied to each gate of the NMOS transistors Q7 and Q9. A predetermined DC bias voltage Vn2 is applied to the gates of the NMOS transistors Q8 and Q10, respectively, whereby a constant current flows through the NMOS transistors Q8 and Q10.
[0026]
Therefore, when the gate voltage of the PMOS transistor Q1 decreases, the current flowing through the PMOS transistor Q1 increases and the potential of the source of the NMOS transistor Q7 increases. Then, since the gate-source voltage of the NMOS transistor Q7 decreases, the current flowing through the NMOS transistor Q7 decreases and the potential at point B in FIG. 4 increases. Similarly, the change in the gate voltage of the PMOS transistor Q2 is transmitted to the NMOS transistor Q9, and the potential at the point A in FIG. 4 changes.
[0027]
The PMOS transistors Q 3 and Q 5 and the PMOS transistors Q 4 and Q 6 form an active load of the differential amplifier circuit 81. The common mode feedback circuit 91 is a circuit that determines the voltage at the operating point (points A and B in FIG. 4) of the differential amplifier circuit 81, and is performed by changing the gate voltage applied to the PMOS transistors Q3 and Q4. This corresponds to changing the resistance values of the PMOS transistors Q3 and Q4 by changing the gate voltage. A predetermined DC bias voltage Vp1 is applied to the gates of the PMOS transistors Q5 and Q6 so that the PMOS transistors Q5 and Q6 function equivalently as resistors.
[0028]
Therefore, for example, assuming that the resistance values of the PMOS transistors Q3 and Q5 are R3 and R5 and the current flowing therethrough is I, a voltage of I × (R3 + R5) is generated at the point B in FIG. When it changes by ΔI, the potential at point B changes by ΔI × (R3 + R5).
The PMOS transistors Q5 and Q6 are not necessarily required because they are inserted in series in order to increase the resistance value of the active load.
[0029]
As shown in FIG. 4, the first differential amplifier circuit 82 includes a differential amplifier unit composed of NMOS transistors Q15 and Q16 and PMOS transistors Q11 and Q14, and supplies a predetermined bias current to the differential amplifier unit. Constant current source I2 and PMOS transistors Q12 and Q13 connected in parallel to the PMOS transistors Q11 and Q14 and operated by the common mode feedback circuit 92.
[0030]
In the first differential amplifier circuit 82, input signals are input to the gates of the NMOS transistors Q15 and Q16, which are differential pairs, and differentially amplified. The differentially amplified signals are represented by points C and D in FIG. The signal is output from the point and input to the gates of the PMOS transistors Q23 and Q24 of the push-pull amplifier circuit 84. Further, a predetermined bias voltage from the common mode feedback circuit 92 is applied to the gates of the PMOS transistors Q12 and Q13, whereby the operating point of the output signal (output voltage) of the push-pull amplifier circuit 84 is determined.
[0031]
As shown in FIG. 4, the second differential amplifier circuit 83 supplies a predetermined bias current to the differential amplifier unit composed of PMOS transistors Q17 and Q18 and NMOS transistors Q19 and Q20, and the differential amplifier unit. It consists of a constant current source I3 and the like.
In the second differential amplifier circuit 83, input signals are input to the gates of the PMOS transistors Q17 and Q18, which are differential pairs, and differentially amplified. The differentially amplified signals are represented by points E and F in FIG. The signal is output from the point and input to the gates of the NMOS transistors Q25 and Q26 of the push-pull amplifier circuit 84.
[0032]
Here, the relationship between the voltage gain G1 of the first differential amplifier circuit 82 and the voltage gain G2 of the second differential amplifier circuit 83 is configured such that G1> G2. The setting of the gain difference can be realized in the same manner as in the case of the first amplifier circuit 61 and the second amplifier circuit 62 of the first embodiment described above.
The push-pull amplifier circuit 84 includes a first push-pull amplifier unit composed of a PMOS transistor Q23 and an NMOS transistor Q25, a second push-pull amplifier unit composed of a PMOS transistor Q24 and an NMOS transistor Q26, and the common mode feedback described above. The circuit 92 is configured. Therefore, the signal that has been push-pull amplified by the first push-pull amplification unit is output from the output terminal 96, and the signal that has been push-pull amplified by the second push-pull amplification unit is output from the output terminal 97.
[0033]
A phase compensation resistor R1 and a capacitor C1 are connected between the gate and drain of the PMOS transistor Q23, and a phase compensation resistor R2 and a capacitor C2 are connected between the gate and drain of the PMOS transistor Q24. Similarly, a phase compensation resistor R5 and a capacitor C5 are connected between the gate and drain of the NMOS transistor Q25, and a phase compensation resistor R6 and a capacitor C6 are connected between the gate and drain of the NMOS transistor Q26. .
[0034]
Between the connection portion where the gates of the MOS transistors Q15 and Q17 are connected to each other and the output terminal 96, a phase compensation resistor R3 and a capacitor C3 are connected in series. Similarly, a phase compensation resistor R4 and a capacitor C4 are connected in series between a connection portion where the gates of the MOS transistors Q16 and Q18 are connected to each other and the output terminal 97.
[0035]
As described above, in the class AB amplifier according to the second embodiment, the relationship between the voltage gain G1 of the first differential amplifier circuit 82 and the voltage gain G2 of the second differential amplifier circuit 83 is expressed as G1> G2. It was made to become. For this reason, even if it connects directly with circuits, such as an active filter circuit connected to a back | latter stage, without passing a capacitor | condenser, the fall of the performance as AB class amplifier can be prevented.
[0036]
In the above-described embodiment, the case where MOS transistors are used as various amplifier circuits has been described. However, the present invention is naturally applicable to the case where bipolar transistors are used as various amplifier circuits.
[0037]
【The invention's effect】
As described above, in the present invention, a predetermined difference is provided between the gain of the first amplifier circuit including the differential amplifier circuit and the gain of the second amplifier circuit including the differential amplifier circuit. Therefore, even if a circuit such as an active filter connected in a subsequent stage is directly connected without using a capacitor, it is possible to prevent the performance of the class AB amplifier from being degraded.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a class AB amplifier according to a first embodiment of the present invention.
2 is a circuit diagram showing a specific configuration of a first amplifier circuit 61 in FIG. 1; FIG.
3 is a circuit diagram showing a specific configuration of a second amplifier circuit 62 in FIG. 1; FIG.
FIG. 4 is a circuit diagram showing a configuration of a class AB amplifier according to a second embodiment of the present invention.
FIG. 5 is a block diagram showing a configuration of a conventional circuit together with a filter connected to a subsequent stage.
[Explanation of symbols]
4 active filter 5 input stage circuit 6 intermediate stage circuit 7 output stage circuit 31 amplifier circuit 34 PMOS transistor 35 NMOS transistor 61 first amplifier circuit 62 second amplifier circuit 71 push-pull amplifier circuit 81 differential amplifier circuit 82 first differential amplifier Circuit 83 Second differential amplifier circuit 84 Push-

pull amplifier circuits

91 and 92 Common mode feedback circuit

Claims

A class AB amplifier that outputs an output signal to a subsequent circuit having an operating point lower than its own operating point,
Amplifying means comprising a first amplifying circuit and a second amplifying circuit for amplifying each of the input signals;
And a series-connected PMOS transistors and NMOS transistors, respectively input the respective signals amplified by the first and second amplifying circuits of the amplifying means to the gates of the PMOS transistors and NMOS transistors, a predetermined bias A push-pull amplification means for performing push-pull amplification in the applied state,
AB class amplifier, characterized in that the gain of the first amplifier circuit and relatively larger than the gain of the second amplifier circuit.

A class AB amplifier that outputs an output signal to a subsequent circuit having an operating point lower than its own operating point,
Amplifying means comprising a first differential amplifier circuit and a second differential amplifier circuit for differentially amplifying each of the input signals;
A first PMOS transistor and a first NMOS transistor connected in series; a second PMOS transistor and a second NMOS transistor connected in series; and each signal amplified by the first and second differential amplifier circuits of the amplifying means. Push-pull amplifying means for performing push-pull amplification in a state where a predetermined DC bias is applied to each gate of the first and second PMOS transistors and the first and second NMOS transistors ,
A class AB amplifier characterized in that the gain of the first differential amplifier circuit is relatively larger than the gain of the second differential amplifier circuit.

3. The first differential amplifier circuit is configured by at least a differential pair of two NMOS transistors, and the second differential amplifier circuit is configured by at least a differential pair of two PMOS transistors. Class AB amplifier as described.