JP4226199B2

JP4226199B2 - Phase synthesis circuit

Info

Publication number: JP4226199B2
Application number: JP2000219601A
Authority: JP
Inventors: 宜一松井
Original assignee: Ｄｘアンテナ株式会社
Priority date: 2000-07-19
Filing date: 2000-07-19
Publication date: 2009-02-18
Anticipated expiration: 2020-07-19
Also published as: JP2002043823A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば２つのアンテナで受信された２つの受信信号を同相合成するために使用する位相合成回路に関する。
【０００２】
【従来の技術】
従来、上述したような位相合成回路には、例えば図９に示すようなものがある。この位相合成回路は、入力端子２、４を有し、入力端子２には第１のアンテナ（図示せず）が受信した受信信号が入力され、入力端子４には第２のアンテナ（図示せず）が受信した受信信号が入力されている。第１及び第２のアンテナは、同一送信源から送信されている同一周波数帯の電波を受信するように、所定の間隔を隔てて配置されている。入力端子２に入力された受信信号が可変位相器６によって位相が変化させられ、合成器８に供給される。この合成器８には、第２の入力端子４に入力された受信信号も供給されている。この合成器８の出力信号は、１分岐器１０を介して出力端子１２に供給される。１分岐器１０によって分岐された合成器８の出力信号は、検波器１４によって検波され、その検波出力は、Ａ／Ｄ変換器１６によってディジタル検波信号に変換され、このディジタル検波信号は、例えばＣＰＵによって構成されたディジタル演算回路１８に入力される。演算回路１８は、このディジタル検波信号に基づいて、第１の入力端子２に供給された受信信号を第２の入力端子４に供給された受信信号と同相とするために必要な可変位相器６の移相量を算出し、この移相量を得るために必要な制御電圧を算出する。この制御電圧がＤ／Ａ変換器２０によってアナログ信号に変換され、制御部２２に供給される。制御部２２は、この制御電圧に基づいて、可変位相器６での位相を変化させるように位相制御信号を可変位相器６に入力する。これによって、出力端子１２には、第１及び第２の入力端子２、４に入力された受信信号を同相合成した出力信号が生じる。
【０００３】
【発明が解決しようとする課題】
このような位相合成回路では、ディジタル演算回路１８を用いているので、これにデータを入力するためにＡ／Ｄ変換器１６が必要であり、また、ディジタル演算回路１８での演算結果である制御電圧を、アナログ回路である制御部２２に供給するためにＤ／Ａ変換器２０が必要である。そのため、位相合成回路が大型になる上に、コストが高くなっていた。更に、ディジタル演算回路１８を動作させるためには、高周波クロック信号が必要であり、これが、入力端子２、４に供給される受信信号と特定の関係にある場合、受信信号に妨害を与える可能性がある。
【０００４】
本発明は、ディジタル演算回路等を使用せずに、小型で低コストの位相合成回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明による位相合成回路は、第１の信号が入力される第１の入力端子と、第２の信号が入力される第２の入力端子とを、有している。第１の入力端子からの第１の信号が可変位相手段に入力される。この可変位相手段は、供給された位相制御信号に基づいて第１の信号の位相を変化させて出力する。第２の入力端子からの第２の信号を位相反転手段が位相反転させる。この位相反転手段の出力信号と前記可変位相手段の出力信号とを第１の合成手段が合成して、出力する。第１の合成手段の出力信号に基づいて、制御手段が、可変位相手段の位相量を変化させる。即ち、制御手段は、第１の合成手段の出力信号が予め定めた第１の値よりも大きい間、前記可変位相手段における位相変化量を変化させるように前記位相制御信号を出力し、第１の合成手段の出力信号が第１の値以下になったときの位相制御信号を継続して前記可変位相手段に供給する。前記可変位相手段の出力信号と第２の入力端子からの第２の信号とが第２の合成手段によって合成され、出力端子から出力される。制御手段が発生する位相制御信号は、位相可変手段において位相を少なくとも０から２πまで変化させられることが望ましい。第１及び第２の信号は、例えば同一送信源から送信された同一周波数帯の電波を受信するように所定の間隔を隔てて配置された２つのアンテナから得ることができる。第１の値は、例えば位相が変化させられた第１の信号と、第２の信号とが、同相であると見なせる値で、零に対して予めマージンを見込んだ値とすることができる。なお、第１及び第２の信号のレベルを揃えるように、レベル調整手段を設けることもできる。
【０００６】
このように構成された位相合成回路では、第１の合成手段には、可変位相手段によって位相が変化させられた第１の信号と位相を反転させた第２の信号とを合成した出力が生じている。制御手段によって、可変位相手段での移相量が変化させられているのと、位相量を変化させていく間に、位相が変化させられている第１の信号と、第２の信号とが同相になる時点がある。このとき、第１の合成手段の出力信号は、０に近い値となり、第１の値よりも小さくなる。このとき、制御手段が、位相可変手段での位相量の変化を中止し、そのときの位相を維持する。従って、出力端子には、同相合成された出力信号が生じる。この位相合成回路では、位相反転手段によって位相を反転させた第２の信号と、位相を変化させた第１の信号とを、第１の合成手段によって合成しているので、両者が完全に同相となったとき、その出力は０となる。従って、制御手段は、複雑な演算を行う必要がなく、第１の合成手段の出力信号が、第１の値よりも大きいか小さいかを判断するだけでよく、複雑なディジタル演算を行う必要がなく、Ａ／Ｄ変換器やＤ／Ａ変換器も不要であり、低コストで小型化が可能である。しかも、ディジタル演算回路が不要であるので、当然に高周波クロックも不要であり、第１及び第２の信号に妨害を与えることもない。なお、可変位相手段への位相制御信号が固定された後に、第１の入力端子に供給される第１の信号の位相が変化し、第１の合成手段の出力信号が第１の値よりも大きくなったとき、位相制御信号は再び変化を開始し、第１の合成手段の出力信号が第１の値よりも小さくなったときに、固定される。
【０００７】
前記制御手段は、第２の合成手段の出力信号が、予め定めた第２の値より小さい間にも、前記可変位相手段における位相変化量を変化させるように前記位相制御信号を出力するものとできる。上述した位相合成回路では、第１及び第２の入力端子に第１及び第２の信号が供給されていない状態においても、第１の合成手段の出力信号が零となるので、可変位相手段に供給される位相制御信号が固定される。無論、第１及び第２の入力端子に第１及び第２の信号が供給され、第１の合成手段に出力が生じると、制御手段が、位相可変手段への位相制御信号を変化させるが、或る程度の時間遅れが生じる。そこで、第１の合成手段の出力信号が第１の値よりも小さいときであっても、第２の合成手段の出力信号が第２の値よりも小さい時には、位相制御信号を固定せずに、変化させておき、速やかに第１の信号を第２の信号と同相としている。
【０００８】
本発明による位相制御回路は、位相が調整されるべき信号が入力される複数の入力端子と、基準となる信号が入力される基準信号入力端子とを、有している。
複数の入力端子から信号が複数の可変位相手段それぞれに入力され、複数の可変位相手段は、供給された位相制御信号に基づいてこれら入力信号の位相を変化させて出力する。基準信号入力端子からの基準信号を位相反転手段が位相反転させる。この位相反転手段の出力信号と前記各可変位相手段の出力信号とを複数の第１の合成手段がそれぞれ合成して、出力する。対応する第１の合成手段の出力信号が予め定めた第１の値よりも大きい間、対応する前記可変位相手段における位相変化量を変化させるように、複数の制御手段が、対応する可変位相手段に前記位相制御信号を出力し、対応する第１の合成手段の出力信号が第１の値以下になったときの位相制御信号を継続して対応する前記可変位相手段に、前記複数の制御手段が供給する。前記各可変位相手段の出力信号と前記基準信号入力端子からの基準信号とを第２の合成手段が合成する。第２の合成手段の出力信号が出力端子に供給される。
【０００９】
このように構成した位相合成回路では、各入力端子に供給された信号は、いずれも基準信号と同相に、各可変位相手段によって位相が調整され、その後に第２の合成手段によって、基準信号と合成される。従って、３以上の信号であっても、同相合成することができる。
【００１０】
【発明の実施の形態】
本発明の第１の実施の形態の位相合成回路は、図１に示すように、第１の入力端子３０と第２の入力端子３２とを有している。第１の入力端子３０には、第１のアンテナ３４の受信信号が第１の信号として入力されている。第２の入力端子３２には、第２のアンテナ３６の受信信号が第２の信号として入力されている。第１及び第２のアンテナ３４、３６は、同一の送信源から送信された同一周波数帯の電波を受信するためのもので、この位相合成回路と共に、例えばフェーズドアレイアンテナを構成している。
【００１１】
第１の入力端子３０からの受信信号は、可変位相手段、例えば可変位相器３８に供給されている。可変位相器３８は、制御部４０から供給される位相制御信号に基づいて入力された受信信号の位相を変化させて、出力する。この可変位相器３８での移相量は、位相制御信号の値に基づいて変化する。
【００１２】
第２の入力端子３２からの受信信号は、レベル調整手段、例えば可変減衰器４２を介して１分岐器４４に入力されている。この１分岐器４４からの分岐信号は、位相反転手段、例えば固定位相器４６によって位相が１８０度反転され、第１の合成手段、例えば合成器４８に入力される。この合成器４８には、可変位相器３８の出力信号を１分岐器５０によって分岐した分岐信号も入力されている。従って、合成器４８は、第２の入力端子３２の受信信号の位相を反転させたものと、第１の入力端子３０の受信信号を可変位相器３８によって移相した信号とを合成したものを、出力する。この合成器４８の出力信号は、制御部４０に入力されている。
【００１３】
また、１分岐器４４の出力信号と、１分岐器５０の出力信号とは、第２の合成手段、例えば合成器５２によって合成される。この合成器５２の出力信号は、第１の入力端子３０の受信信号の位相を可変位相器３８によって調整したものと、第２の入力端子３２の受信信号とを合成したものとなる。この合成器５２の出力信号は、１分岐器５４の出力端子から出力端子５６に出力されると共に、１分岐器５４の分岐端子から制御部４０に入力される。
【００１４】
制御部４０は、図２に示すように、検波器５８、６０を有している。検波器５８は、合成器４８の出力信号（第２の入力端子３２の受信信号の位相を反転させたものと、第１の入力端子３０の受信信号を可変位相器３８によって移相した信号とを合成したもの）を検波し、この合成器４８の出力信号のレベルを表す検波信号を発生する。同様に、検波器６０は、分岐器５４の分岐信号（第１の入力端子３０の受信信号の位相を可変位相器３８によって移相した信号と、第２の入力端子３２の受信信号とを合成したもの）を検波し、この分岐信号のレベルを表す検波信号を発生する。これら２つの検波信号は、判定回路６２に供給される。
【００１５】
判定回路６２は、図３に示すように、検波器５８からの検波信号が予め定めた第１の値よりも大きい間、変化指示信号を制御信号発生回路６４に供給する。また、判定回路６２は、検波器６０からの検波信号が予め定めた第２の値よりも小さい間、変化指示信号を制御発生回路６４に供給する。また、判定回路６２は、検波器５８からの検波信号が第１の値よりも小さく、かつ検波器６０からの検波信号が第２の値よりも大きいとき、固定指示信号を発生する。
【００１６】
制御信号発生回路６４は、可変位相器３８に位相制御信号を供給するもので、判定回路６２から変化指示信号が供給されているとき、例えば、図４に示すような位相制御信号を発生する。即ち、最小値が０で最大値がＶｃで、中間値がＶｃ／２である正弦波形の位相制御電圧Ｖφが発生される。即ち、Ｖｃ／２のバイアスがかけられた交流電圧が発生する。この交流電圧は、例えば、制御部４０に外部から与えられた商用交流電源等の交流電圧発生装置に基づいて生成される。
【００１７】
この位相制御電圧Ｖφが供給された可変位相器３８は、例えば図５に示すように、位相制御電圧Ｖφが０のとき移相量が０で、位相制御電圧ＶφがＶｃのとき移相量が２πとなり、位相制御電圧Ｖφが０からＶｃの間にあるとき、移相量が０から２πの間の値となる。また、制御信号発生回路６４は、固定指示信号が供給されたとき、その直前に発生した位相制御電圧Ｖφを、図６に示すように維持し、以後、継続する。
【００１８】
例えば、図７（ａ）における（イ）及び（ロ）に示すように、第１及び第２の入力端子３０、３２に、同相の受信信号が供給されていると仮定する。可変位相器３８での移相量が０であると、入力端子３０、３２の受信信号は同相であるので、合成器５２の出力信号、即ち、出力端子５６の出力信号は、図７（ａ）における（ニ）に示すように、入力端子３０、３２の受信信号の２倍の振幅を持つものとなる。一方、入力端子３２の受信信号は、固定位相器４６によって位相が反転され、図７（ａ）における（ハ）に示すように、入力端子３０の受信信号とは逆相となるので、合成器４８の出力信号は、図７（ａ）における（ホ）に示すように、零となる。即ち、合成器４８の出力信号は、第１の値よりも小さな値となる。
【００１９】
一方、図７（ｂ）における（イ）及び（ロ）に示すように、第１及び第２の入力端子３０、３２に入力される受信信号に位相差があると仮定する。合成器４８には、図７（ｂ）における（イ）及び（ハ）の信号が供給され、合成器５２には図７（ｂ）における（イ）及び（ロ）に示す信号が供給される。その結果、合成器５２の出力信号は、図７（ｂ）における（ニ）に示すように、両信号が同相の場合よりも振幅が小さくなる。一方、合成器４８の出力信号は、図７（ｂ）における（ホ）に示すように、零よりも大きな値となる。
【００２０】
このとき、検波器５８の検波信号が、第１の値よりも大きくなるように、第１の値が設定されているので、判定回路６２は、変化指示信号を制御信号発生回路６４に供給する。これに応動して、制御信号発生回路６４は、値が変化する可変位相制御電圧Ｖφを可変位相信号として可変位相器３８に供給する。その結果、可変位相器３８での移相量は、０と２πとの間で変化を繰り返し、可変位相器３８の出力信号と固定位相器４６の出力信号とが同相になるときが生じる。このとき、検波器５８の検波信号は、第１の値よりも小さくなり、判定回路６２は、固定指示信号を制御信号発生回路６４に供給する。そのときに発生していた可変位相制御電圧を継続して、制御信号発生回路６４は、可変位相器３８に供給する。従って、可変位相器３８の出力信号と、第２の入力端子３２の受信信号とは同相となり、合成器５２には同相の信号が供給され、同相合成が行われ、出力端子５６から出力される。
【００２１】
このように第１の入力端子３０に供給され、かつ可変位相器３８によって位相が順次変化させられている信号と、第２の入力端子３２に供給され、位相が反転させられている信号とが逆相になっているか、即ち、可変位相器３８の出力信号と第２の入力端子３２の受信信号とが同相であるかを判定回路６２によって判定しているので、判定回路６２は、検波器５８の検波信号が第１の値よりも小さいか否かを判定する比較回路を備えていればよく、回路構成が簡単になる。また、後述するようなＣＰＵ等を用いていないので、高周波クロック信号を使用する必要がなく、高周波クロック信号が第１及び第２の入力端子３０、３２に入力した受信信号に悪影響を与えることもない。
【００２２】
例えば、第１及び第２の入力端子３０、３２に供給された信号をそのまま合成し、かつ検波した信号から、２つの信号が同相であるか判断しようとすると、移相量が変化するごとに、そのときの検波信号の最大値を求め、各最大値のうち最も値が大きくなるときの位相制御信号が同相にするために必要な信号と決定しなければならない。そのため、ＣＰＵ等を用いた演算回路やＡ／Ｄ変換器やＤ／Ａ変換器が必要になり、回路構成が複雑になる。
【００２３】
もし、検波器５８の検波信号が第１の値よりも小さいときに、判定回路６２が固定指示信号を発生するように構成したなら、第１及び第２の入力端子３０、３２に受信信号が全く供給されていない場合にも、固定指示信号を発生し、可変位相器３８での移相量は固定されたままとなる。この状態は、例えばフェースドアレイアンテナの始動時に生じる。しかし、このような状態でも、第１及び第２の入力端子３０、３２に受信信号が供給され、合成器４８の出力信号が第１の値よりも大きくなると、可変位相器３８の移相量も変化するようになるが、合成器４８の出力信号が第１の値よりも大きくなるまでの時間だけ、時間遅れが生じる。
【００２４】
そこで、たとえ検波器５８の検波信号が第１の値よりも小さくても、検波器６０の検波信号が第２の値よりも小さいときには、判定回路６２は、可変指示信号を制御信号発生回路６４に供給する。逆に言えば、判定回路６２は、検波器５８の検波信号が第１の値よりも小さく、検波器６０の検波信号が第２の値よりも大きいときに、固定指示信号を制御信号発生回路６４に供給する。また、検波器６０の検波信号が第２の値よりも大きいか否かを判断するだけでよいので、判定回路６２は、この判定に対して比較器を備えるだけでよい。
【００２５】
なお、第１の値は、第１及び第２の入力端子３０、３２の受信信号が同相であるときの検波器５８の検波信号に予め定めたマージンを見込んだ値である。第２の値は、第１及び第２の入力端子３０、３２に受信信号が供給されていないときの検波器６０の検波信号に予め定めたマージンを見込んだ値である。
【００２６】
第１の実施の形態では、２つの入力端子３０、３２に供給された受信信号を同相合成したが、例えば３以上の入力端子に供給された受信信号を同相合成することもできる。例えば、図８は、３つの入力端子３０、３０ａ、３２に供給された受信信号を同相合成する第２の実施形態のもので、入力端子３０に供給されている受信信号が、入力端子３２の受信信号と同相に合成され、かつ入力端子３０ａの受信信号も入力端子３２の受信信号と同相に合成され、これら合成器５２、５２ａの合成信号が、さらに第２の合成手段、例えば合成器６４によって合成されて、出力端子５６に供給されている。即ち、入力端子３２に供給される信号が、基準信号となり、入力端子３０、３０ａに供給される信号の位相が、基準信号と同相とされる。入力端子３０、３２の受信信号の同相合成のための構成は、上述した実施の形態とほぼ同一であるので、同等部分には同一符号を付して、説明を省略する。また、入力端子３０ａと入力端子３２とに供給された受信信号の合成は、固定位相器４６の出力信号が、２分配器６０によって２分配され、その一方が第１の合成手段、例えば合成器４８に供給されると共に、第１の合成手段、例えば合成器４８ａに供給され、入力端子３２の受信信号が２分配器６２によって２分配され、その一方の分配出力が１分岐器４４を介して合成器５２に供給され、他方の分配出力が合成器５２ａに供給されている以外、上述した実施の形態とほぼ同一であるので、同等部分には、同一符号に添え字ａを付して、その説明を省略する。
【００２７】
また、上記の２つの実施の形態では、入力端子３２にレベル調整手段として減衰器４２を設けたが、場合によっては不要である。或いは減衰器に代えて、増幅器を使用することもできる。アンテナが４以上の場合には、第１の実施の形態の位相合成回路を複数設け、これらのうちアンテナがそれぞれ接続された位相合成回路の出力を他の位相合成回路を用いてトーナメント方式で合成すると、より利得を高くすることができる。
【００２８】
【発明の効果】
以上のように、本発明によれば、複雑な演算回路等を使用せずに、小型で低コストの位相合成回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の位相合成回路のブロック図である。
【図２】図１の位相合成回路で使用する制御部の詳細なブロック図である。
【図３】図２の判定回路が制御信号発生回路に供給する信号を示す図である。
【図４】図２の制御信号発生回路が発生する位相制御電圧を示す図である。
【図５】図４の位相制御電圧と可変位相器での移相量との関係を示す図である。
【図６】図２の制御信号発生回路が発生する位相制御電圧の変化を示す図である。
【図７】図１の位相制御回路において、２つの入力端子に供給される信号が同相の場合と異なる位相の場合の各部の波形図である。
【図８】本発明の第２の実施の形態の位相合成回路のブロック図である。
【図９】従来の位相合成回路のブロック図である。
【符号の説明】
３０第１の入力端子（信号入力端子）
３０ａ信号入力端子
３２第２の入力端子（基準信号入力端子）
３８３８ａ可変位相器（可変位相手段）
４０制御部（制御手段）
４６固定位相器（位相反転手段）
４８４８ａ合成器（第１の合成手段）
５２合成器（第２の合成手段）
６４合成器（第２の合成手段）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a phase synthesis circuit used for, for example, synthesizing two received signals received by two antennas.
[0002]
[Prior art]
Conventionally, there is a phase synthesis circuit as described above, for example, as shown in FIG. This phase synthesizing circuit has input terminals 2 and 4. A reception signal received by a first antenna (not shown) is input to the input terminal 2, and a second antenna (not shown) is input to the input terminal 4. The received signal is input. The first and second antennas are arranged at a predetermined interval so as to receive radio waves in the same frequency band transmitted from the same transmission source. The phase of the received signal input to the input terminal 2 is changed by the variable phase shifter 6 and supplied to the combiner 8. The synthesizer 8 is also supplied with the reception signal input to the second input terminal 4. The output signal of the synthesizer 8 is supplied to the output terminal 12 via the one branching device 10. The output signal of the synthesizer 8 branched by the one branching device 10 is detected by a detector 14, and the detected output is converted into a digital detection signal by an A / D converter 16, and this digital detection signal is, for example, a CPU. Is input to the digital arithmetic circuit 18 constituted by The arithmetic circuit 18 uses the variable phase shifter 6 necessary for making the reception signal supplied to the first input terminal 2 in phase with the reception signal supplied to the second input terminal 4 based on the digital detection signal. The phase shift amount is calculated, and the control voltage required to obtain this phase shift amount is calculated. This control voltage is converted into an analog signal by the D / A converter 20 and supplied to the control unit 22. The control unit 22 inputs a phase control signal to the variable phase shifter 6 so as to change the phase of the variable phase shifter 6 based on the control voltage. As a result, an output signal is generated at the output terminal 12 by in-phase synthesis of the received signals input to the first and second input terminals 2 and 4.
[0003]
[Problems to be solved by the invention]
In such a phase synthesis circuit, since the digital arithmetic circuit 18 is used, an A / D converter 16 is required to input data into the digital arithmetic circuit 18, and a control that is an arithmetic result in the digital arithmetic circuit 18. The D / A converter 20 is necessary to supply the voltage to the control unit 22 that is an analog circuit. Therefore, the phase synthesis circuit becomes large and the cost is high. Furthermore, in order to operate the digital arithmetic circuit 18, a high frequency clock signal is necessary, and if this has a specific relationship with the received signal supplied to the input terminals 2, 4, there is a possibility of disturbing the received signal. There is.
[0004]
An object of the present invention is to provide a small and low-cost phase synthesis circuit without using a digital arithmetic circuit or the like.
[0005]
[Means for Solving the Problems]
The phase synthesis circuit according to the present invention has a first input terminal to which a first signal is input and a second input terminal to which a second signal is input. A first signal from the first input terminal is input to the variable phase means. The variable phase means changes and outputs the phase of the first signal based on the supplied phase control signal. The phase inversion means inverts the phase of the second signal from the second input terminal. The output signal of the phase inverting means and the output signal of the variable phase means are synthesized by the first synthesis means and output. Based on the output signal of the first combining means, the control means changes the phase amount of the variable phase means. That is, the control means outputs the phase control signal so as to change the amount of phase change in the variable phase means while the output signal of the first synthesizing means is larger than the predetermined first value. The phase control signal when the output signal of the combining means becomes equal to or less than the first value is continuously supplied to the variable phase means. The output signal of the variable phase means and the second signal from the second input terminal are combined by the second combining means and output from the output terminal. The phase control signal generated by the control means is preferably changed in phase by at least 0 to 2π in the phase variable means. The first and second signals can be obtained from, for example, two antennas arranged at a predetermined interval so as to receive radio waves in the same frequency band transmitted from the same transmission source. The first value is, for example, a value that allows the first signal whose phase has been changed and the second signal to be considered to be in phase, and can be a value that allows for a margin in advance with respect to zero. Note that level adjusting means may be provided so that the levels of the first and second signals are uniform.
[0006]
In the phase synthesizing circuit configured as described above, the first synthesizing unit generates an output obtained by synthesizing the first signal whose phase is changed by the variable phase unit and the second signal whose phase is inverted. ing. The amount of phase shift in the variable phase means is changed by the control means, and the first signal whose phase is changed and the second signal are changed while the phase amount is changed. There are times when they become in-phase. At this time, the output signal of the first combining means is a value close to 0 and is smaller than the first value. At this time, the control unit stops changing the phase amount in the phase varying unit and maintains the phase at that time. Accordingly, an in-phase synthesized output signal is generated at the output terminal. In this phase synthesizing circuit, the second signal whose phase is inverted by the phase inverting means and the first signal whose phase is changed are synthesized by the first synthesizing means. The output becomes zero. Therefore, the control means does not need to perform complicated calculations, and only needs to determine whether the output signal of the first combining means is larger or smaller than the first value, and needs to perform complicated digital calculations. In addition, an A / D converter and a D / A converter are not necessary, and the size can be reduced at a low cost. In addition, since a digital arithmetic circuit is unnecessary, a high frequency clock is naturally unnecessary, and the first and second signals are not disturbed. Note that after the phase control signal to the variable phase means is fixed, the phase of the first signal supplied to the first input terminal changes, and the output signal of the first synthesizing means is less than the first value. When it becomes larger, the phase control signal starts to change again and is fixed when the output signal of the first combining means becomes smaller than the first value.
[0007]
The control means outputs the phase control signal so as to change the amount of phase change in the variable phase means even while the output signal of the second synthesizing means is smaller than a predetermined second value. it can. In the phase synthesis circuit described above, the output signal of the first synthesis means becomes zero even when the first and second signals are not supplied to the first and second input terminals. The supplied phase control signal is fixed. Of course, when the first and second signals are supplied to the first and second input terminals and the output is generated in the first combining means, the control means changes the phase control signal to the phase variable means, Some time delay occurs. Therefore, even when the output signal of the first combining means is smaller than the first value, the phase control signal is not fixed when the output signal of the second combining means is smaller than the second value. The first signal is immediately in phase with the second signal.
[0008]
The phase control circuit according to the present invention has a plurality of input terminals to which a signal whose phase is to be adjusted is input, and a reference signal input terminal to which a reference signal is input.
Signals are input from a plurality of input terminals to each of the plurality of variable phase means, and the plurality of variable phase means change the phases of these input signals based on the supplied phase control signals and output the signals. The phase inversion means inverts the phase of the reference signal from the reference signal input terminal. The output signal of the phase inverting means and the output signals of the variable phase means are combined by a plurality of first combining means and output. While the output signal of the corresponding first synthesizing unit is larger than the predetermined first value, the plurality of control units change the corresponding variable phase unit so as to change the phase change amount in the corresponding variable phase unit. The plurality of control means to the variable phase means corresponding to the phase control signal when the output signal of the corresponding first combining means falls below the first value. Will supply. The second combining means combines the output signal of each variable phase means and the reference signal from the reference signal input terminal. The output signal of the second combining means is supplied to the output terminal.
[0009]
In the phase synthesizing circuit configured as described above, the signals supplied to the input terminals are all in phase with the reference signal, the phase is adjusted by each variable phase means, and then the second synthesizing means and the reference signal. Synthesized. Therefore, in-phase synthesis can be performed even with three or more signals.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
The phase synthesis circuit according to the first embodiment of the present invention has a first input terminal 30 and a second input terminal 32 as shown in FIG. A reception signal of the first antenna 34 is input to the first input terminal 30 as a first signal. A reception signal of the second antenna 36 is input to the second input terminal 32 as a second signal. The first and second antennas 34 and 36 are for receiving radio waves in the same frequency band transmitted from the same transmission source, and constitute a phased array antenna, for example, together with this phase synthesis circuit.
[0011]
The received signal from the first input terminal 30 is supplied to variable phase means, for example, a variable phase shifter 38. The variable phase shifter 38 changes the phase of the received signal input based on the phase control signal supplied from the control unit 40 and outputs the received signal. The amount of phase shift in the variable phase shifter 38 changes based on the value of the phase control signal.
[0012]
The received signal from the second input terminal 32 is input to the one branching device 44 through level adjusting means, for example, a variable attenuator 42. The branch signal from the one branching unit 44 is inverted in phase by 180 degrees by a phase inverting unit, for example, a fixed phaser 46, and is input to a first combining unit, for example, a synthesizer 48. A branch signal obtained by branching the output signal of the variable phase shifter 38 by the one branching device 50 is also input to the combiner 48. Therefore, the combiner 48 combines the signal obtained by inverting the phase of the received signal at the second input terminal 32 and the signal obtained by shifting the phase of the received signal at the first input terminal 30 by the variable phase shifter 38. ,Output. The output signal of the synthesizer 48 is input to the control unit 40.
[0013]
Further, the output signal of the one branching device 44 and the output signal of the one branching device 50 are combined by the second combining means, for example, the combiner 52. The output signal of the synthesizer 52 is a signal obtained by adjusting the phase of the received signal at the first input terminal 30 by the variable phase shifter 38 and the received signal at the second input terminal 32. The output signal of the synthesizer 52 is output from the output terminal of the one branching unit 54 to the output terminal 56 and is input from the branching terminal of the one branching unit 54 to the control unit 40.
[0014]
As shown in FIG. 2, the control unit 40 includes detectors 58 and 60. The detector 58 outputs the output signal of the synthesizer 48 (the signal obtained by inverting the phase of the received signal at the second input terminal 32 and the signal obtained by shifting the phase of the received signal at the first input terminal 30 by the variable phase shifter 38). And a detection signal representing the level of the output signal of the synthesizer 48 is generated. Similarly, the detector 60 combines the branch signal of the branching device 54 (the signal obtained by shifting the phase of the reception signal of the first input terminal 30 by the variable phase shifter 38 and the reception signal of the second input terminal 32). And a detection signal representing the level of this branch signal is generated. These two detection signals are supplied to the determination circuit 62.
[0015]
As shown in FIG. 3, the determination circuit 62 supplies a change instruction signal to the control signal generation circuit 64 while the detection signal from the detector 58 is larger than a predetermined first value. Further, the determination circuit 62 supplies a change instruction signal to the control generation circuit 64 while the detection signal from the detector 60 is smaller than a predetermined second value. The determination circuit 62 generates a fixed instruction signal when the detection signal from the detector 58 is smaller than the first value and the detection signal from the detector 60 is larger than the second value.
[0016]
The control signal generation circuit 64 supplies a phase control signal to the variable phase shifter 38. When the change instruction signal is supplied from the determination circuit 62, for example, the control signal generation circuit 64 generates a phase control signal as shown in FIG. That is, a sine waveform phase control voltage Vφ having a minimum value of 0, a maximum value of Vc, and an intermediate value of Vc / 2 is generated. That is, an AC voltage biased at Vc / 2 is generated. This AC voltage is generated based on an AC voltage generator such as a commercial AC power source supplied to the control unit 40 from the outside.
[0017]
For example, as shown in FIG. 5, the variable phase shifter 38 to which the phase control voltage Vφ is supplied has a phase shift amount of 0 when the phase control voltage Vφ is 0 and a phase shift amount of 0 when the phase control voltage Vφ is Vc. When the phase control voltage Vφ is between 0 and Vc, the amount of phase shift is between 0 and 2π. Further, when the fixed instruction signal is supplied, the control signal generation circuit 64 maintains the phase control voltage Vφ generated immediately before it as shown in FIG. 6 and continues thereafter.
[0018]
For example, assume that in-phase received signals are supplied to the first and second input terminals 30 and 32 as shown in (a) and (b) in FIG. If the amount of phase shift in the variable phase shifter 38 is 0, the received signals at the input terminals 30 and 32 are in phase, so the output signal of the synthesizer 52, that is, the output signal of the output terminal 56 is shown in FIG. ), The amplitude of the received signal at the input terminals 30 and 32 is twice that of the received signal. On the other hand, the phase of the received signal at the input terminal 32 is inverted by the fixed phase shifter 46 and is in reverse phase to the received signal at the input terminal 30 as shown in (c) of FIG. The output signal 48 becomes zero as shown by (e) in FIG. That is, the output signal of the synthesizer 48 is a value smaller than the first value.
[0019]
On the other hand, it is assumed that the received signals inputted to the first and second input terminals 30 and 32 have a phase difference, as shown in (a) and (b) in FIG. The signals (a) and (c) in FIG. 7B are supplied to the synthesizer 48, and the signals shown in (a) and (b) in FIG. 7B are supplied to the synthesizer 52. . As a result, the output signal of the synthesizer 52 has a smaller amplitude than the case where both signals are in phase, as shown in (d) of FIG. On the other hand, the output signal of the synthesizer 48 has a value larger than zero, as indicated by (e) in FIG.
[0020]
At this time, since the first value is set so that the detection signal of the detector 58 is larger than the first value, the determination circuit 62 supplies the change instruction signal to the control signal generation circuit 64. . In response to this, the control signal generation circuit 64 supplies the variable phase shifter 38 with the variable phase control voltage Vφ whose value changes as a variable phase signal. As a result, the amount of phase shift in the variable phase shifter 38 repeatedly changes between 0 and 2π, and the output signal of the variable phase shifter 38 and the output signal of the fixed phase shifter 46 may be in phase. At this time, the detection signal of the detector 58 becomes smaller than the first value, and the determination circuit 62 supplies the fixed instruction signal to the control signal generation circuit 64. The control signal generation circuit 64 supplies the variable phase shifter 38 with the variable phase control voltage generated at that time. Therefore, the output signal of the variable phase shifter 38 and the reception signal of the second input terminal 32 are in phase, and the in-phase signal is supplied to the combiner 52, in-phase combining is performed, and the signal is output from the output terminal 56. .
[0021]
In this way, a signal that is supplied to the first input terminal 30 and whose phase is sequentially changed by the variable phase shifter 38 and a signal that is supplied to the second input terminal 32 and whose phase is inverted are provided. Since the determination circuit 62 determines whether the output signal of the variable phase shifter 38 and the reception signal of the second input terminal 32 are in phase with each other, the determination circuit 62 includes the detector. A comparison circuit that determines whether or not the 58 detection signals are smaller than the first value may be provided, and the circuit configuration is simplified. Further, since a CPU or the like as will be described later is not used, it is not necessary to use a high-frequency clock signal, and the high-frequency clock signal may adversely affect the received signals input to the first and second input terminals 30 and 32. Absent.
[0022]
For example, when the signals supplied to the first and second input terminals 30 and 32 are synthesized as they are and an attempt is made to determine whether the two signals are in phase from the detected signals, each time the amount of phase shift changes. Then, the maximum value of the detection signal at that time must be obtained, and the phase control signal when the value becomes the largest among the maximum values must be determined as a signal necessary for making it in phase. For this reason, an arithmetic circuit, an A / D converter, and a D / A converter using a CPU or the like are required, and the circuit configuration becomes complicated.
[0023]
If the determination circuit 62 is configured to generate a fixed instruction signal when the detection signal of the detector 58 is smaller than the first value, the received signal is present at the first and second input terminals 30 and 32. Even if not supplied at all, a fixed instruction signal is generated, and the phase shift amount in the variable phase shifter 38 remains fixed. This state occurs, for example, when the faced array antenna is started. However, even in such a state, when the received signal is supplied to the first and second input terminals 30 and 32 and the output signal of the synthesizer 48 becomes larger than the first value, the phase shift amount of the variable phase shifter 38 is increased. However, there is a time delay by the time until the output signal of the synthesizer 48 becomes larger than the first value.
[0024]
Therefore, even if the detection signal of the detector 58 is smaller than the first value, when the detection signal of the detector 60 is smaller than the second value, the determination circuit 62 sends the variable instruction signal to the control signal generation circuit 64. To supply. In other words, the determination circuit 62 outputs the fixed instruction signal to the control signal generation circuit when the detection signal of the detector 58 is smaller than the first value and the detection signal of the detector 60 is larger than the second value. 64. Further, since it is only necessary to determine whether or not the detection signal of the detector 60 is larger than the second value, the determination circuit 62 need only include a comparator for this determination.
[0025]
The first value is a value that allows for a predetermined margin in the detection signal of the detector 58 when the reception signals of the first and second input terminals 30 and 32 are in phase. The second value is a value that allows for a predetermined margin in the detection signal of the detector 60 when the reception signal is not supplied to the first and second input terminals 30 and 32.
[0026]
In the first embodiment, the received signals supplied to the two input terminals 30 and 32 are combined in phase, but for example, the received signals supplied to three or more input terminals can be combined in phase. For example, FIG. 8 shows a second embodiment in which the received signals supplied to the three input terminals 30, 30 a, and 32 are combined in phase, and the received signal supplied to the input terminal 30 is connected to the input terminal 32. The synthesized signal is synthesized in phase with the received signal, and the received signal at the input terminal 30a is also synthesized in phase with the received signal at the input terminal 32. And supplied to the output terminal 56. That is, the signal supplied to the input terminal 32 becomes the reference signal, and the phase of the signal supplied to the input terminals 30 and 30a is in phase with the reference signal. Since the configuration for the in-phase synthesis of the received signals at the input terminals 30 and 32 is almost the same as that of the above-described embodiment, the same parts are denoted by the same reference numerals and description thereof is omitted. The received signal supplied to the input terminal 30a and the input terminal 32 is synthesized by dividing the output signal of the fixed phase shifter 46 into two by the two dividers 60, one of which is a first synthesizer, for example, a synthesizer. 48 and also supplied to a first combining means, for example, a combiner 48 a, the received signal at the input terminal 32 is divided into two by the two distributors 62, and one of the distribution outputs is routed through the one branching device 44. Except for being supplied to the combiner 52 and the other distributed output being supplied to the combiner 52a, it is almost the same as the above-described embodiment. The description is omitted.
[0027]
In the above two embodiments, the input terminal 32 is provided with the attenuator 42 as the level adjusting means, but may not be necessary in some cases. Alternatively, an amplifier can be used instead of the attenuator. When there are four or more antennas, a plurality of phase synthesis circuits of the first embodiment are provided, and the output of the phase synthesis circuit to which the antennas are respectively connected is synthesized by a tournament method using another phase synthesis circuit. Then, the gain can be further increased.
[0028]
【The invention's effect】
As described above, according to the present invention, a small and low-cost phase synthesis circuit can be obtained without using a complicated arithmetic circuit or the like.
[Brief description of the drawings]
FIG. 1 is a block diagram of a phase synthesis circuit according to a first embodiment of the present invention.
FIG. 2 is a detailed block diagram of a control unit used in the phase synthesis circuit of FIG. 1;
FIG. 3 is a diagram illustrating a signal supplied from the determination circuit of FIG. 2 to a control signal generation circuit;
4 is a diagram showing a phase control voltage generated by the control signal generation circuit of FIG. 2; FIG.
5 is a diagram showing the relationship between the phase control voltage of FIG. 4 and the amount of phase shift in the variable phase shifter.
6 is a diagram showing a change in phase control voltage generated by the control signal generation circuit of FIG. 2; FIG.
7 is a waveform diagram of each part in the phase control circuit of FIG. 1 when signals supplied to two input terminals are in phase and in different phases.
FIG. 8 is a block diagram of a phase synthesis circuit according to a second embodiment of this invention.
FIG. 9 is a block diagram of a conventional phase synthesis circuit.
[Explanation of symbols]
30 First input terminal (signal input terminal)
30a Signal input terminal 32 Second input terminal (reference signal input terminal)
38 38a Variable phase shifter (variable phase means)
40 Control unit (control means)
46 Fixed phase shifter (phase inversion means)
48 48a Synthesizer (first synthesis means)
52 Synthesizer (second synthesis means)
64 Synthesizer (second synthesis means)

Claims

A first input terminal to which a first signal is input;
A second input terminal to which a second signal is input;
Variable phase means for inputting the first signal from the first input terminal and changing the phase of the first signal based on the supplied phase control signal;
Phase inverting means for inverting the phase of the second signal from the second input terminal;
A first synthesizing means for synthesizing and outputting the output signal of the phase inverting means and the output signal of the variable phase means;
While the output signal of the first combining means is larger than the predetermined first value, the phase control signal is output so as to change the phase change amount in the variable phase means, and the output signal of the first combining means Control means for continuously supplying a phase control signal when the value becomes equal to or less than a first value to the variable phase means;
Second combining means for combining the output signal of the variable phase means and the second signal from the second input terminal;
An output terminal to which an output signal of the second combining means is supplied;
A phase synthesis circuit provided.

The phase synthesis circuit according to claim 1,
The control means controls the phase so that the amount of phase change in the variable phase means changes at least between 0 and 2π even while the output signal of the second synthesizing means is smaller than a predetermined second value. A phase synthesis circuit that outputs control signals.

A plurality of input terminals to which a signal whose phase is to be adjusted is input;
A reference signal input terminal to which a reference signal is input;
A plurality of variable phase means for inputting a signal from each of a plurality of input terminals and changing and outputting the phase of these input signals based on the supplied phase control signal;
Phase inversion means for inverting the phase of the reference signal from the reference signal input terminal;
A plurality of first combining means for combining the output signals of the phase inverting means and the output signals of the variable phase means,
While the output signal of the corresponding first combining means is larger than the predetermined first value, the phase control signal is output to the corresponding variable phase means so as to change the phase change amount in the corresponding variable phase means. A plurality of control means for continuously supplying the corresponding phase control signal to the corresponding variable phase means when the output signal of the corresponding first combining means falls below the first value;
Second combining means for combining the output signal of each variable phase means and the reference signal from the reference signal input terminal;
An output terminal to which an output signal of the second combining means is supplied;
A phase synthesis circuit provided.