JP4224370B2

JP4224370B2 - 入力制御装置及び入力制御方法

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Publication number: JP4224370B2
Application number: JP2003333489A
Authority: JP
Inventors: 継峰李
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-09-25
Filing date: 2003-09-25
Publication date: 2009-02-12
Anticipated expiration: 2023-09-25
Also published as: EP1670144A4; KR100831524B1; US7734983B2; CN100463370C; WO2005031982A1; US20070022356A1; EP1670144A1; KR20060087584A; CN1856939A; JP2005101939A

Description

本発明は、復号に用いるデータを量子化する入力制御装置及び入力制御方法に関し、例えば、ターボ符号や畳み込み符号などの復号器に適用して好適なものである。

図４は、従来のＯＦＤＭ(Orthogonal Frequency Division Multiplex)送信装置１０及びＯＦＤＭ受信装置２０の構成を示すブロック図である。まず、ＯＦＤＭ送信装置１０の構成について説明する。ビット系列の送信データは、符号化器１１でチャネル符号化（ターボ符号化）され、符号化後の信号がレートマッチング部１２でデータの繰り返し処理やパンクチャリング処理（レートマッチ処理）が行われる。レートマッチ処理後の信号は、変調部１３でデータ変調マッピングが行われ、ＩＦＦＴ（Inverse Fast Fourier Transform）部１４に出力される。

変調部１３から出力された信号は、ＩＦＦＴ部１４で逆高速フーリエ変換されることにより、ＯＦＤＭ信号が形成され、ＧＩ（Guard Interval）挿入部１５でＯＦＤＭ信号にガードインターバルが挿入される。ガードインターバルが挿入されたＯＦＤＭ信号は、Ｄ／Ａ変換部１６でディジタル信号からアナログ信号に変換され、アナログ信号がＲＦ（Radio Frequency）変換部１７で無線周波数にアップコンバートされ、アンテナ１８を介してＯＦＤＭ受信装置２０に送信される。

次に、ＯＦＤＭ受信装置２０の構成について説明する。ＯＦＤＭ送信装置１０から送信された信号は、伝搬路中で雑音が重畳し、アンテナ２１で受信される。アンテナ２１で受信された信号は、ＲＦ変換部２２で無線周波数から中間周波数にダウンコンバートされ、Ｉ成分及びＱ成分のチャネルの信号に分離（直交検波）された後、Ａ／Ｄ変換部２３に出力される。Ｉ成分及びＱ成分のチャネルの信号は、Ａ／Ｄ変換部２３でアナログ信号からディジタル信号に変換され、ディジタル信号がＧＩ削除部２４でガードインターバルを削除され、ＦＦＴ（Fast Fourier Transform）部２５に出力される。

ＧＩ削除部２４から出力された信号は、ＦＦＴ部２５でサブキャリア毎の系列に分離され、分離された信号は、復調部２６で復調される。復調された信号は、レートデマッチング部２７でレートデマッチング処理が行われ、レートデマッチング処理された信号が分離部２８で３つの系列に分離される。分離された３つの系列は、ビット数削除部２９でそれぞれ同数のビット数が削除され、ビット数が削除された各系列は復号器３０でチャネル復号（ターボ復号）され、受信データが得られる。

図５は、ＯＦＤＭ送信装置１０における符号化器１１の内部構成を示すブロック図である。この図において、組織ビット系列（送信データ）ｕは組織ビット系列Ｘ１としてそのまま出力される一方、要素符号器３１とインタリーバ３２に入力される。要素符号器３１は、入力された組織ビット系列ｕについて符号語を生成する。生成された符号語はパリティビット系列Ｘ２として出力される。

インタリーバ３２は、書き込み順序に対して読み出し順序を変換する変換関数を有し、入力された組織ビット系列ｕを入力順序とは異なる順序で要素符号器３３に出力する。要素符号器３３は、インタリーバ３２から出力されたビット系列について符号語を生成する。生成された符号語はパリティビット系列Ｘ３として出力される。

図６は、ＯＦＤＭ受信装置２０における復号器３０の内部構成を示すブロック図である。受信信号系列は、雑音（ここでは加法的白色ガウス雑音とする）を受けており、それぞれ組織ビットとパリティビットに対応している。この受信信号系列が復号器３０に入力される。

要素復号器４１では、組織ビット系列Ｘ１に対応した受信信号の系列（以下、「組織部分Ｙ１」という）及びパリティビット系列Ｘ２に対応した受信信号の系列（以下、「パリティ部分Ｙ２」という）が、デインタリーバ４５から伝えられた信頼度情報である事前値Ｌａ１と共に復号処理され、外部値Ｌｅ１がインタリーバ４２に出力される。外部値とは、要素復号器によるシンボルの信頼度の増分を表す。外部値Ｌｅ１はインタリーバ４２で並べ替えられ、事前値Ｌａ２として要素復号器４４に入力される。ちなみに、１回目の繰り返しでは、要素復号器４４での復号が行なわれていないので、事前値には０が代入される。

要素復号器４４では、組織部分Ｙ１がインタリーバ４３で並べ替えられた系列と、パリティビット系列Ｘ３に対応した受信信号の系列（以下、「パリティ部分Ｙ３」という）と、事前値Ｌａ２とが入力され、復号処理が行われ、外部値Ｌｅ２がデインタリーバ４５に出力される。外部値Ｌｅ２は、デインタリーバ４５でインタリーバによる並べ替えを戻す操作を受け、事前値Ｌａ１として要素復号器４１に入力され、繰り返し復号が行われる。数回から十数回の繰り返し後、要素復号器４４は、対数事後確率比として定義される事後値Ｌ２を計算し、デインタリーバ４６がその計算結果をデインタリーブする。そして、硬判定部４７がデインタリーブ後の系列を硬判定することで、復号ビット系列を出力し、誤り検出部４８が復号ビット系列の誤り検出を行って、検出結果を出力する。
C. Berrou, A. Glavieux "Near Optimum Error Correcting Coding And Decoding: Turbo-Codes,"IEEE Trans. Commun., Vol.44, pp. 1261-1271, Oct. 1996.

しかしながら、上記従来のターボ復号器には以下のような問題がある。ターボ復号器に入力されるビット数は、組織部分とパリティ部分の軟情報ビットに対して区別なく一様に量子化が行われるため、常に固定であり、かつ、組織部分Ｙ１、パリティ部分Ｙ２及びＹ３がそれぞれ同数のビット数でターボ復号器に入力される。ターボ復号器の回路規模は復号の演算に用いられるメモリ容量に大きく依存しており、ターボ復号器に入力されるビット数に応じたメモリ容量が必要であり、メモリ容量を削減することができず、回路規模を削減できないという問題がある。ちなみに、メモリ容量を削減するため符号化率を高くすることが考えられるが、この場合、パリティ部分のデータが少なくなり、誤り率特性も劣化してしまうので、回路規模を削減することができない。

また、実際のシステムでは、符号化率や符号化ブロック長が可変であるので、システムで規定される最小の符号化率であり、かつ、最長のブロック長に対応できるメモリ容量が必要であるが、常に全メモリ容量が利用されるわけではないので、空き容量が生じてしまい、メモリが有効に利用されないという問題がある。

本発明はかかる点に鑑みてなされたものであり、特性劣化を抑えつつ、ターボ復号器の回路規模を削減すると共に、ターボ復号器のメモリが有効に利用される入力制御装置及び入力制御方法を提供することを目的とする。

かかる課題を解決するため、本発明の入力制御装置は、ターボ復号器に入力される組織部分のビットと複数の系列を有するパリティ部分の各ビットとをそれぞれ削除するビット数削除手段と、パリティ部分の１系列分のビット数が組織部分のビット数より少なくなるように前記ビット数削除手段を制御する制御手段と、を具備する構成を採る。

この構成によれば、ターボ復号器に入力されるパリティ部分の１系列分のビット数が組織部分のビット数より少なくなるようにそれぞれのビットを削除することにより、ターボ復号器の復号演算を少ないビット数で行うことができるので、この演算に用いられるメモリ容量を削減することができる。

本発明の入力制御装置は、上記構成において、前記制御手段が、ターボ復号器に入力されるビット系列の符号化率及び又は符号化ブロック長の長さに応じたパリティ部分のビット数となるように前記ビット数削除手段を制御する構成を採る。

この構成によれば、ターボ復号器に入力されるビット系列の符号化率及び又は符号化ブロック長の長さに応じたパリティ部分のビット数となるように組織部分のビットとパリティ部分の各ビットとをそれぞれ削除することにより、ターボ復号器に入力されるブロック当たりのビット数の変動範囲を小さくすることができるので、使用されないメモリの空き容量が少なくなり、メモリを有効に利用することができる。

本発明の入力制御装置は、上記構成において、前記制御手段が、ターボ復号器に入力されるビット系列の符号化率が低くなるにしたがって、パリティ部分のビット数が少なくなり、符号化率が高くなるにしたがって、パリティ部分のビット数が多くなるように制御する構成を採る。

この構成によれば、符号化率が低くなるにしたがって、復号に用いられるビット数が多くなるところ、パリティ部分のビット数を少なくし、符号化率が高くなるにしたがって、復号に用いられるビット数が少なくなるところ、パリティ部分のビット数を多くすることにより、ターボ復号器に入力されるブロック当たりのビット数の変動範囲を小さくすることがきるので、使用されないメモリの空き容量が少なくなり、メモリを有効に利用することができる。

本発明の入力制御装置は、上記構成において、前記制御手段が、ターボ復号器に入力される符号化ブロック長が長くなるにしたがって、パリティ部分のビット数が少なくなり、符号化ブロック長が短くなるにしたがって、パリティ部分のビット数が多くなるように制御する構成を採る。

この構成によれば、符号化ブロック長が長くなるにしたがって、パリティ部分のビット数が少なくなり、符号化ブロック長が短くなるにしたがって、パリティ部分のビット数が多くなるように、制御手段がビット数削除手段を制御することにより、ターボ復号器に入力されるブロック当たりのビット数の変動範囲を小さくすることがきるので、使用されないメモリの空き容量が少なくなり、メモリを有効に利用することができる。

本発明の入力制御方法は、ターボ復号器に入力される組織部分と複数系列のパリティ部分のうち、パリティ部分の１系列分のビット数が組織部分のビット数より少なくなるように、組織部分のビットとパリティ部分のビットとをそれぞれ削除するようにした。

この方法によれば、ターボ復号器に入力されるビット系列の符号化率及び又は符号化ブロック長の長さに応じ、かつ、パリティ部分の１系列分のビット数が組織部分のビット数より少なくなるように、それぞれのビットを削除することにより、ターボ復号器に入力されるブロック当たりのビット数の変動範囲を小さくすることができるので、使用されないメモリの空き容量が少なくなり、メモリを有効に利用することができる。また、ターボ復号器の復号演算を少ないビット数で行うことができるので、この演算に用いられるメモリ容量を削減することができる。

以上説明したように、本発明によれば、ターボ復号器に入力するビット数について、組織部分のビット数よりもパリティ部分の１系列のビット数を少なくすることにより、ターボ復号器のメモリ容量を削減することができ、よって、回路規模を削減することができる。また、ターボ復号器に入力する組織部分のビット数及びパリティ部分のビット数を符号化率及び又は符号化ブロック長に応じて変更することにより、メモリを有効に利用することができる。

以下、本発明の実施の形態について図面を用いて説明する。

（実施の形態１）
図１は、本発明の実施の形態１に係るＯＦＤＭ受信装置の構成を示すブロック図である。この図において、送信装置から送信された信号は、アンテナ１０１で受信され、ＲＦ（Radio Frequency）変換部１０２に出力される。

ＲＦ変換部１０２は、アンテナ１０１で受信された信号の周波数を無線周波数から中間周波数にダウンコンバートし、Ｉ成分及びＱ成分のチャネルの信号に分離（直交検波）する。Ｉ成分及びＱ成分のチャネルの信号に分離された信号は、それぞれＡ／Ｄ変換部１０３に出力される。

Ａ／Ｄ変換部１０３は、ＲＦ変換部１０２から出力された信号をアナログ信号からディジタル信号に変換し、ディジタル信号をＧＩ（Guard Interval）削除部１０４に出力する。

ＧＩ削除部１０４は、Ａ／Ｄ変換部１０３から出力された信号からガードインターバルを削除し、ガードインターバルを削除した信号をＦＦＴ（Fast Fourier Transform）部１０５に出力する。

ＦＦＴ部１０５は、ＧＩ削除部１０４から出力された信号を高速フーリエ変換し、サブキャリア毎の系列に分離する。分離された信号は、復調部１０６に出力される。

復調部１０６はＦＦＴ部１０５から出力された信号を復調し、レートデマッチング部１０７は復調後の信号にレートデマッチング処理を行い、分離部１０８に出力する。

分離部１０８は、レートデマッチング部１０７から出力された信号を組織ビット系列に対応する受信信号の系列（以下、「組織部分Ｙ１」という）と、パリティビット系列に対応する受信信号の系列（以下、「パリティ部分」という）に分離し、分離した各系列をビット数削除部１０９に出力する。なお、パリティ部分は、パリティビット系列Ｘ２及びＸ３にそれぞれ対応するパリティ部分Ｙ２及びＹ３に分離される。また、ここで、分離された各系列のビット数は同数であり、Ｋビットとする。

ビット数削除部１０９は、分離部１０８から出力された組織部分Ｙ１、パリティ部分Ｙ２及びＹ３のそれぞれについて制御部１１０からの制御に従ってビット数の削除を行う。ビット数が削除された組織部分Ｙ１、パリティ部分Ｙ２及びＹ３は、復号器１１１に出力される。なお、復号器１１１に出力される組織部分Ｙ１のビット数をＭビット、復号器１１１に出力されるパリティ部分Ｙ２及びＹ３のビット数をそれぞれＬビットとする。

制御部１１０は、受信した信号の符号化率及び符号化ブロック長の情報を取得し、符号化率及び又は符号化ブロック長に応じ、かつ、パリティ部分の１系列のビット数Ｌが組織部分Ｙ１のビット数Ｍより少なくなるように組織部分Ｙ１、パリティ部分Ｙ２及びＹ３のビット数を決定し、決定したビット数となるようにビット数削除部１０９を制御する。具体的には、符号化率が低いときはパリティ部分のビット数Ｌを少なくし、符号化率が高いときはパリティ部分のビット数Ｌを多くするように制御する。また、符号化ブロック長が短いときはパリティ部分のビット数Ｌを多くし、符号化ブロック長が長いときはパリティ部分のビット数Ｌを少なくするように制御する。これにより、ターボ復号器に入力されるブロック当たりのビット数の変動範囲を小さくすることがきるので、使用されないメモリの空き容量が少なくなり、メモリを有効に利用することができる。

復号器１１１は、ビット数削除部１０９から出力された信号をチャネル復号（ターボ復号）し、受信データを得る。

ここで、制御部１１０において復号器１１１に入力させるビット数の決定方法について説明する。制御部１１０は、以下の一般的な制御式を有している。

Ｍ：組織部分Ｙ１のビット数
Ｌ：パリティ部分Ｙ２及びＹ３のビット数
Ｒ：符号化率
Ｎ_{ｂｌｏｃｋ}：符号化ブロック長
上式（１）においてＭを固定とし、ＬをＲの関数で表すと、Ｌは以下の式で表すことができる。

ただし、ｉｎｔは括弧内の数式の値を越えない最大の整数を表す。式（２）において、例えば、Ｒ＝１とするとＬ＝０となる。この式では、符号化率Ｒが低い場合にはパリティ部分のビット数Ｌが大きくなり、符号化率Ｒが高い場合には、パリティ部分のビット数Ｌが小さくなる。

また、Ｍ及びＬは次のような方法で求めることができる。すなわち、ある整数Ｃを用いると、Ｍは以下の式（３）で表すことができ、Ｌは式（４）で表すことができる。

ただし、Ｎ_ｍａｘは符号化ブロック長の最大長である。また、Ｈは整数であり、０＜Ｈ＜＝Ｍを満たすものとする。この式（３）において、Ｎ_{ｂｌｏｃｋ}が小さくなるに従って、Ｍ及びＬは大きくなり、Ｎ_{ｂｌｏｃｋ}がＮ_ｍａｘに近づくに従って、Ｍ及びＬは小さくなる。例えば、Ｎ_{ｂｌｏｃｋ}＝Ｎ_ｍａｘ／２の場合、Ｍ＝２×Ｃ，Ｌ＝Ｍ−Ｈとなる。

このように、制御部１１０では、復号器１１１に入力させる組織部分Ｙ１、パリティ部分Ｙ２及びＹ３のビット数が決定される。

次に、ビット数削除部１０９について具体的に説明する。図２は、ビット数削除部１０９について説明するための図である。この図において、分離部１０８から出力された組織部分Ｙ１のビット系列を「１０１１１０００１１１０」の１２ビットとし、パリティ部分Ｙ２のビット系列を「１１００１０１１０１１１」の１２ビットとする。同様に、パリティ部分Ｙ３のビット系列を「０１１００１１１０００１」の１２ビットとする。

ビット数削除部１０９は、制御部１１０からの制御を受けて、入力された各ビット系列に対して、組織部分Ｙ１を６ビットに、パリティ部分Ｙ２を４ビットに、さらに、パリティ部分Ｙ３を４ビットにそれぞれ削除する。これにより、ビット数削除部１０９から出力される組織部分Ｙ１のビット系列は「１０１１１０」となり、パリティ部分Ｙ２のビット系列は「１１００」となり、パリティ部分Ｙ３のビット系列は「０１１０」となる。

このように、ビット数削除部１０９は、ターボ復号において組織部分よりも重要度の低いパリティ部分について、パリティ部分の１系列を組織部分のビット数よりも少なくする。これにより、ターボ復号器の復号演算を少ないビット数で行うことができるので、メモリ容量を削減することができる。なお、ビット数削除部１０９は、入力されたビット数のうち下位ビットを削除し、上位ビットを出力する。

図３は、本発明の実施の形態１に係るＯＦＤＭ受信装置のシミュレーション結果を示す図である。ただし、シミュレーション諸元は以下の通りである。

サブキャリア数：１０２４
拡散率：８
変調方式（データ）：ＱＰＳＫ
ターボブロック長：３１９６
チャネルコーディング：ターボ符号（Ｒ＝１／３、Ｋ＝４）Ｋ：拘束長、Ｍａｘ−Ｌｏｇ−ＭＡＰ復号
繰り返し回数：８回
チャネルモデル：ＡＷＧＮ

図３において、縦軸はＢＥＲ（Bit Error Rate）を、横軸はＥｂ／Ｎ０を示している。また、組織部分のビット数を８ビットとし、パリティ部分のビット数を５，６，８ビットの３通りとした。この図から明らかなように、パリティ部分のビット数が６ビットと８ビットの場合の特性は完全に一致しており、パリティ部分のビット数が５ビットの場合でも、ＢＥＲが１．０Ｅ−０４において約０．０５［ｄＢ］の劣化に過ぎない。これは、ターボ復号器が繰り返し復号を行うため、高い復号特性を実現することによる。ただし、パリティ部分のビット数が少なすぎても高い復号特性を実現することはできないので、メモリ容量の削減と特性劣化の回避を図る必要がある。

このように本実施の形態によれば、ターボ復号器に入力するビット数について、組織部分のビット数よりもパリティ部分の１系列のビット数を少なくすることにより、ターボ復号器のメモリ容量を削減することができ、回路規模を削減することができる。また、ターボ復号器に入力する組織部分のビット数及びパリティ部分のビット数を符号化率及び又は符号化ブロック長に応じて変更することにより、メモリの有効利用を図ることができる。

なお、本実施の形態では、ＯＦＤＭ受信装置にターボ復号器を搭載した場合を例に説明したが、本発明はこれに限らず、光通信を用いた受信装置、磁気ディスク及び光ディスク等の再生装置にターボ復号器を搭載した場合でもよい。また、ターボ符号に限らず、畳み込み符号でもよい。

本発明の入力制御装置及び入力制御方法は、ターボ復号器に入力するビット数について、組織部分のビット数よりもパリティ部分の１系列のビット数を少なくすることにより、ターボ復号器のメモリ容量を削減し、また、ターボ復号器に入力する組織部分のビット数及びパリティ部分のビット数を符号化率及び又は符号化ブロック長に応じて変更することにより、メモリを有効に利用するという効果を有し、無線通信を用いた受信装置、光通信を用いた受信装置、磁気ディスク及び光ディスク等の再生装置などターボ復号器を有する装置に用いるのに適している。

本発明の実施の形態１に係るＯＦＤＭ受信装置の構成を示すブロック図ビット数削除部について説明するための図本発明の実施の形態１に係るＯＦＤＭ受信装置のシミュレーション結果を示す図従来のＯＦＤＭ送信装置及びＯＦＤＭ受信装置の構成を示すブロック図従来のＯＦＤＭ送信装置における符号化器の内部構成を示すブロック図従来のＯＦＤＭ受信装置における復号器の内部構成を示すブロック図

符号の説明

１０１アンテナ
１０２ＲＦ変換部
１０３Ａ／Ｄ変換部
１０４ＧＩ削除部
１０５ＦＦＴ部
１０６復調部
１０７レートデマッチング部
１０８分離部
１０９ビット数削除部
１１０制御部
１１１復号器

Claims

ターボ復号器に入力される組織部分のビットと複数の系列を有するパリティ部分の各ビットとをそれぞれ削除するビット数削除手段と、
パリティ部分の１系列分のビット数が組織部分のビット数より少なくなるように前記ビット数削除手段を制御する制御手段と、
を具備することを特徴とする入力制御装置。
前記制御手段は、ターボ復号器に入力されるビット系列の符号化率及び又は符号化ブロック長の長さに応じたパリティ部分のビット数となるように前記ビット数削除手段を制御する
ことを特徴とする請求項１に記載の入力制御装置。
前記制御手段は、ターボ復号器に入力されるビット系列の符号化率が低くなるにしたがって、パリティ部分のビット数が少なくなり、符号化率が高くなるにしたがって、パリティ部分のビット数が多くなるように制御する
ことを特徴とする請求項２に記載の入力制御装置。
前記制御手段は、ターボ復号器に入力される符号化ブロック長が長くなるにしたがって、パリティ部分のビット数が少なくなり、符号化ブロック長が短くなるにしたがって、パリティ部分のビット数が多くなるように制御する
ことを特徴とする請求項２又は請求項３に記載の入力制御装置。
ターボ復号器に入力される組織部分と複数系列のパリティ部分のうち、パリティ部分の１系列分のビット数が組織部分のビット数より少なくなるように、組織部分のビットとパリティ部分のビットとをそれぞれ削除することを特徴とする入力制御方法。