JP4221853B2 - 記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、記憶装置、特に、大容量、かつ、高集積度、少配線を実現する記憶装置に関する。
【０００２】
【従来の技術】
近年、社会インフラ、家電製品の情報化が進み、記憶装置の重要性は、いまさら言うまでもない。特に最近は、情報量が増大し、記憶装置の高集積度化、少配線化が、望まれている。
【０００３】
これまでは、記憶装置は、２次元的構造であった。すなわち、第１の配線と第２の配線が、２次元平面で互いに直交する２直線上に形成され、各配線の交点に、記憶素子が形成されていた。このような構造により、例えば、4096ビットの記憶装置を形成する、ひとつの例として、２次元両方向に同一個の記憶素子を配置するならば、ひとつの記憶素子の4096倍の面積と、64本の第１の配線と、64本の第２の配線が、必要とされる。
【０００４】
このような記憶装置の高集積度化、少配線化を目的として、記憶装置の３次元構造化が考えられている。初期に考えられた３次元構造は、単に２次元構造を積層したのみである。このような構造により、例えば、4096ビットの記憶装置を形成する、ひとつの例として、３次元全方向に同一個の記憶素子を配置するならば、ひとつの記憶素子の256倍の面積と、256本の第１の配線と、256本の第２の配線が、必要とされる。集積度に関して、２次元的構造の記憶装置よりも、大幅に改善されている。
【０００５】
特開昭５８-３７９４８では、３次元構造化された記憶装置に対して、配線数を低減する技術が、記載がされている。このような構造により、例えば、4096ビットの記憶装置を形成する、ひとつの例として、３次元全方向に同一個の記憶素子を配置するならば、ひとつの記憶素子の256倍の面積と、16本の第１の配線と、256本の第２の配線が、必要とされる。集積度と配線数に関して、２次元的構造の記憶装置よりも、大幅に改善されている。
【０００６】
【発明が解決しようとする課題】
記憶装置の高集積度化、少配線化を目的として、記憶装置の３次元構造化が考えられた。このような構造により、集積度と配線数に関して、２次元的構造の記憶装置に比較して、大幅な改善が見られた。しかしながら、さらなる少配線化が望まれると、現状の３次元構造の記憶装置では、不十分である。そこで、本発明の目的は、大容量であるにもかかわらず、高集積度、少配線である記憶装置を、実現することである。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明は、３次元空間で互いに直交する第１の平面、第２の平面及び第３の平面のうち、各々が前記第１の平面状に形成された複数の第１の配線と、各々が前記第２の平面状に形成された複数の第２の配線と、各々が前記第３の平面状に形成された複数の第３の配線と、前記複数の第１の配線と、前記複数の第２の配線と、前記複数の第３の配線とが互いに交差する交点のそれぞれに形成された複数の記憶素子と、を有し、前記複数の第１の配線は互いに電気的に分離され、前記複数の第２の配線は互いに電気的に分離され、前記複数の第３の配線は互いに電気的に分離され、前記複数の第１の配線と前記複数の第２の配線とは互いに電気的に分離され、前記複数の第２の配線と前記複数の第３の配線とは互いに電気的に分離され、前記複数の第３の配線と前記複数の第１の配線とは互いに電気的に分離されていることを特徴とする。
また、本発明は、上記に記載の発明であって、前記複数の記憶素子の各々が、トランジスタと静電容量で構成されていることを特徴とする。
また、本発明は、上記に記載の発明であって、前記トランジスタが、第１の電界効果トランジスタと第２の電界効果トランジスタで構成され、前記第１の電界効果トランジスタのゲート端子は、前記複数の第１の配線のうち１つの第１の配線に接続され、前記第２の電界効果トランジスタのゲート端子は、前記複数の第２の配線のうち１つの第２の配線に接続され、前記第１の電界効果トランジスタのソース端子は、前記複数の第３の配線のうち１つの第３の配線に接続され、前記第１の電界効果トランジスタのドレイン端子は、前記第２の電界効果トランジスタのソース端子に接続され、前記第２の電界効果トランジスタのドレイン端子は、前記静電容量の一方の端子に接続されていることを特徴とする。
また、本発明は、上記に記載の発明であって、書込時には、前記複数の第１の配線のうちの１つの第１の配線に選択電位が印加されて、前記第１の電界効果トランジスタがオン状態となり、前記複数の第２の配線のうちの１つの第２の配線に選択電位が印加されて、前記第２の電界効果トランジスタがオン状態となり、前記複数の第３の配線のうちの１つの第３の配線にデータ信号が印加されて、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタを通じて、前記データ信号が前記静電容量に保持され、読出時には、前記１つの第１の配線に選択電位が印加されて、前記第１の電界効果トランジスタがオン状態となり、前記１つの第２の配線に選択電位が印加されて、前記第２の電界効果トランジスタがオン状態となり、前記静電容量に保持された前記データ信号が、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタを通じて、前記１つの第３の配線に取り出されることを特徴とする。
また、本発明は、上記に記載の発明であって、前記薄膜トランジスタが、摂氏６００度以下の低温プロセスで形成されることを特徴とする。
（１）請求項１記載の本発明は、第１の配線と第２の配線と第３の配線が、３次元空間で互いに直交する３平面上に形成され、各配線の交点に、記憶素子が形成されていることを特徴とする、記憶装置である。
【０００８】
本発明によれば、大容量、かつ、高集積度、少配線である記憶装置を、実現できる。
【０００９】
（２）請求項２記載の本発明は、請求項１記載の、記憶装置において、３次元行列で表されるデータD(i,j,k)が、i番目の第１の配線と、j番目の第２の配線と、k番目の第３の配線との交点に形成されている、記憶素子に記憶されることを特徴とする、記憶装置である。
【００１０】
本発明によれば、大容量、かつ、高集積度、少配線である記憶装置において、データを記憶素子へ割り当てる方法が与えられる。
【００１１】
（３）請求項３記載の本発明は、請求項１記載の記憶装置において、記憶素子が、トランジスタと静電容量で構成されていることを特徴とする、記憶装置である。
【００１２】
本発明によれば、大容量、かつ、高集積度、少配線である記憶装置において、データを保持することが、可能となる。
【００１３】
（４）請求項４記載の本発明は、請求項２記載の記憶装置において、トランジスタが、第１の電界効果トランジスタと第２の電界効果トランジスタで構成され、第１の電界効果トランジスタのゲート端子は、第１の配線に接続され、第２の電界効果トランジスタのゲート端子は、第２の配線に接続され、第１の電界効果トランジスタのソース端子は、第３の配線に接続され、第１の電界効果トランジスタのドレイン端子は、第２の電界効果トランジスタのソース端子に接続され、第２の効果トランジスタのドレイン端子は、静電容量の一方の端子に接続されていることを特徴とする、記憶装置である。
【００１４】
本発明によれば、大容量、かつ、高集積度、少配線である記憶装置において、データを選択することが、可能となる。
【００１５】
（５）請求項５記載の本発明は、請求項３記載の記憶装置において、書込時には、第１の配線に選択電位が印加されて、第１の電界効果トランジスタがオン状態となり、第２の配線に選択電位が印加されて、第２の電界効果トランジスタがオン状態となり、第３の配線にデータ信号が印加されて、第１の電界効果トランジスタと第２の電界効果トランジスタを通じて、静電容量に保持され、読出時には、第１の配線に選択電位が印加されて、第１の電界効果トランジスタがオン状態となり、第２の配線に選択電位が印加されて、第２の電界効果トランジスタがオン状態となり、静電容量に保持されたデータ信号が、第１の電界効果トランジスタと第２の電界効果トランジスタを通じて、第３の配線に取り出されることを特徴とする、記憶装置である。
【００１６】
本発明によれば、大容量、かつ、高集積度、少配線である記憶装置において、配線に電位を印加することにより、データ選択して、書き込み、読み出しすることが、可能となる。
【００１７】
（６）請求項６記載の本発明は、請求項３記載の記憶装置において、トランジスタが、薄膜トランジスタであることを特徴とする、記憶装置である。
【００１８】
本発明によれば、大容量、かつ、高集積度、少配線である記憶装置のために、３次元構造を作製することが、可能となる。
【００１９】
（７）請求項７記載の本発明は、請求項６記載の記憶装置において、薄膜トランジスタが、摂氏600度以下の低温プロセスで形成されることを特徴とする。
【００２０】
本発明によれば、大容量、かつ、高集積度、少配線である記憶装置のために、３次元構造を作製する際に、下層の構造に与えるに熱的な影響を最小限にして、構造を積層してゆくことが、可能となる。
【００２１】
（８）請求項８記載の本発明は、請求項３記載の記憶装置において、トランジスタが、剥離基板上に一旦形成されたトランジスタを剥離し、他の基板上に転写することにより形成されたことを特徴とする、記憶装置である。
【００２２】
本発明によれば、大容量、かつ、高集積度、少配線である記憶装置のために、３次元構造を作製することが、可能となる。
【００２３】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を、説明する。
【００２４】
図１は、本実施形態の３配線を示す図、である。11は第１の配線、12は第２の配線、13は第３の配線である。ここでは、第１の配線11はyz平面上に、第２の配線12はzx平面上に、第３の配線13はxy平面上に、形成されている。第１の配線11、第２の配線12、第３の配線13には、適当な位置に穴が空いており、互いに接続することはない。
【００２５】
図２は、本実施形態の３配線と記憶素子を示す図、である。21は記憶素子である。
【００２６】
請求項１に述べられているように、第１の配線11と第２の配線12と第３の配線13が、３次元空間で互いに直交する３平面上に形成され、各配線の交点に、記憶素子21が形成されている。
【００２７】
図３は、本実施形態の記憶装置の全体を示す図、である。図２に示したような、３配線と記憶素子の構造が、３次元方向に繰り返されている。図が複雑になるのを防ぐために、記憶素子は、図示していない。第１の配線11は複数形成され、１番目の第１の配線111、２番目の第１の配線112、３番目の第１の配線113、・・・と並んでいる。第２の配線12、第３の配線13についても、同様である。ｍ番目の第ｎの配線（ｍ＝１，２，３，・・・、および、ｎ＝１，２，３）は、それぞれ分離しており、独立な電位を持つことができる。
【００２８】
請求項２に述べられているように、３次元行列で表されるデータD(i,j,k)が、i番目の第１の配線と、j番目の第２の配線と、k番目の第３の配線との交点に形成されている、記憶素子に記憶される。
【００２９】
本実施形態の集積度、配線数を、従来の技術と比較すると、次のようになる。
【００３０】
【表１】
【００３１】
ここでは、集積度の評価として、ひとつの記憶素子の何倍の面積が必要かを、列挙している。本実施形態の構造により、例えば、4096ビットの記憶装置を形成する、ひとつの例として、３次元全方向に同一個の記憶素子を配置するならば、ひとつの記憶素子の256倍の面積と、16本の第１の配線と、16本の第２の配線と、16本の第３の配線が必要とされる。集積度と配線数に関して、２次元的構造の記憶装置や、初期の３次元構造の記憶装置や、「特開昭５８-３７９４８」に記載の記憶装置よりも、大幅に改善されている。
【００３２】
本実施形態により、集積度が改善している理由は、初期の３次元構造の記憶装置や、「特開昭５８-３７９４８」に記載の記憶装置と同様に、個々の記憶素子を３次元的に配置しているからである。本実施形態により、配線数が改善している理由は、初期の３次元構造の記憶装置や、「特開昭５８-３７９４８」に記載の記憶装置とは異なり、第１の配線と第２の配線と第３の配線を、３次元空間で互いに直交する３平面状に形成しているからである。３次元行列で表されるデータD(i,j,k)を、i番目の第１の配線と、j番目の第２の配線と、k番目の第３の配線で指定するようにすることで、原理的に、配線数の最小化が実現されている。
【００３３】
図４は、本実施形態の記憶素子の詳細を示す図、である。31は第１の電界効果トランジスタ、32は第２の電界効果トランジスタ、33は静電容量である。
【００３４】
請求項３にあるように、記憶素子21が、トランジスタと静電容量33で構成されている。また、請求項４にあるように、トランジスタが、第１の電界効果トランジスタ31と第２の電界効果トランジスタ32で構成され、第１の電界効果トランジスタ31のゲート端子は、第１の配線11に接続され、第２の電界効果トランジスタ32のゲート端子は、第２の配線21に接続され、第１の電界効果トランジスタ31のソース端子は、第３の配線13に接続され、第１の電界効果トランジスタ31のドレイン端子は、第２の電界効果トランジスタ32のソース端子に接続され、第２の効果トランジスタ32のドレイン端子は、静電容量33の一方の端子に接続されている。
【００３５】
図５は、本実施形態の記憶装置の駆動方法を示す図、である。41は第１の配線の電位、42は第２の配線の電位、43は第３の配線の電位、44は静電容量33の電位である。本実施形態では、第１の電界効果トランジスタ31および第２の電界効果トランジスタ32として、ｎ型の電界効果トランジスタを使用しているので、ゲート端子に高電位が印加されたときに、オン状態となる。
【００３６】
請求項５にあるように、書込時には、第１の配線11に選択電位が印加されて、第１の電界効果トランジスタ31がオン状態となり、第２の配線21に選択電位が印加されて、第２の電界効果トランジスタ32がオン状態となり、第３の配線13にデータ信号が印加されて、第１の電界効果トランジスタ31と第２の電界効果トランジスタ32を通じて、静電容量33に保持される。また、読出時には、第１の配線11に選択電位が印加されて、第１の電界効果トランジスタ31がオン状態となり、第２の配線12に選択電位が印加されて、第２の電界効果トランジスタ32がオン状態となり、静電容量33に保持されたデータ信号が、第１の電界効果トランジスタ31と第２の電界効果トランジスタ32を通じて、第３の配線13に取り出される。
【００３７】
図６は、本実施形態の記憶装置の平面図、である。図７は、本実施形態の記憶装置の断面図（図６のA-A'断面）、である。図４に示したような等価回路が、実現されている。静電容量33の他方の電極は、図６に図示されている第１の配線11に隣接する第１の配線に接続されている。図６や図７に示したような構造が、３次元方向に繰り返されて、記憶装置全体を構成する。
【００３８】
図８は、本実施形態の記憶装置の製造方法を示す図、である。本例は、一般に、低温ポリシリコン薄膜トランジスタと呼ばれる、製造方法である。プロセス温度は、摂氏600度を超えない。なお、本実施形態では、薄膜トランジスタは、低温ポリシリコン薄膜トランジスタであるが、個アモルファスシリコン薄膜トランジスタ、高温ポリシリコン薄膜トランジスタ、化合物薄膜トランジスタなど、その他の薄膜トランジスタであっても、本発明の思想は損なわれない。
【００３９】
図８(a)に示すように、LPCVD法またはPECVD法などの成膜方法により、アモルファスシリコンを成膜し、エキシマレーザーなどのレーザー照射により、ポリシリコンに結晶化する。続いて、図８(b)に示すように、CH4と酸素の混合ガスを用いた反応性イオンエッチングなどのエッチング方法により、ポリシリコンを縞状にパターニングする。続いて、テトラ・エチル・オルト・シリケート(TEOS)などを原料として、PECVD法などの成膜方法により、SiO2から成るゲート酸化膜を成膜する。続いて、ゲート電極をスパッタ法などの成膜方法により成膜する。続いて、ゲート電極をマスクとしてイオン打込を行い、自己整合的にソース領域およびドレイン領域を形成する。続いて、図８(c)に示すように、ゲート酸化膜と同様の工程により、層間絶縁膜を成膜する。続いて、ゲート酸化膜および層間絶縁膜に、コンタクトホールを開口する。続いて、ゲート電極と同様の工程により、ソース電極を成膜する。最後に、液相プロセスなどにより、SiO2から成る、平坦化膜を成膜する。この平坦化膜を形成する目的は、さらに上層に記憶素子を形成してゆく際に、表面を平坦化することである。薄膜トランジスタを作製する工程としては、これで十分であるが、第１の配線11、第２の配線12、第３の配線13が、３次元空間で互いに直交する３平面上に形成されるように、電極や絶縁膜の成膜やパターニングを、必要なだけ繰り返す。これらの電極や絶縁膜についても、必要に応じて、適当な平坦化処理を施す。
【００４０】
本実施形態では、請求項６にあるように、トランジスタが、薄膜トランジスタである。また、請求項７にあるように、薄膜トランジスタが、摂氏600度以下の低温プロセスで形成される。
【００４１】
なお、本実施形態の記憶装置の製造方法の他の例として、「特開平10-125929」や「特開平10-125930」に述べられているような剥離方法を、用いることも可能である。すなわち、請求項８にあるように、トランジスタが、剥離基板上に一旦形成されたトランジスタを剥離し、他の基板上に転写することにより形成される。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、複数の配線を互いに直交する３平面上に形成し、各配線の交点に記憶素子を設けるようにしたので、容量を大きくし、集積度を高くすることができる。
【図面の簡単な説明】
【図１】本実施形態の３配線を示す図、である。
【図２】本実施形態の３配線と記憶素子を示す図、である。
【図３】本実施形態の記憶装置の全体を示す図、である。
【図４】本実施形態の記憶素子の詳細を示す図、である。
【図５】本実施形態の記憶装置の駆動方法を示す図、である。
【図６】本実施形態の記憶装置の平面図、である。
【図７】本実施形態の記憶装置の断面図、である。
【図８】本実施形態の記憶装置の製造方法を示す図、である。
【符号の説明】
１１ 第１の配線
１１１ １番目の第１の配線
１１２ ２番目の第１の配線
１１３ ３番目の第１の配線
１２ 第２の配線
１２１ １番目の第２の配線
１２２ ２番目の第２の配線
１２３ ３番目の第２の配線
１３ 第３の配線
１３１ １番目の第３の配線
１３２ ２番目の第３の配線
１３３ ３番目の第３の配線
２１ 記憶素子
３１ 第１の電界効果トランジスタ
３２ 第２の電界効果トランジスタ
３３ 静電容量
４１ 第１の配線の電位
４２ 第２の配線の電位
４３ 第３の配線の電位
４４ 静電容量の電位
【発明の属する技術分野】
本発明は、記憶装置、特に、大容量、かつ、高集積度、少配線を実現する記憶装置に関する。
【０００２】
【従来の技術】
近年、社会インフラ、家電製品の情報化が進み、記憶装置の重要性は、いまさら言うまでもない。特に最近は、情報量が増大し、記憶装置の高集積度化、少配線化が、望まれている。
【０００３】
これまでは、記憶装置は、２次元的構造であった。すなわち、第１の配線と第２の配線が、２次元平面で互いに直交する２直線上に形成され、各配線の交点に、記憶素子が形成されていた。このような構造により、例えば、4096ビットの記憶装置を形成する、ひとつの例として、２次元両方向に同一個の記憶素子を配置するならば、ひとつの記憶素子の4096倍の面積と、64本の第１の配線と、64本の第２の配線が、必要とされる。
【０００４】
このような記憶装置の高集積度化、少配線化を目的として、記憶装置の３次元構造化が考えられている。初期に考えられた３次元構造は、単に２次元構造を積層したのみである。このような構造により、例えば、4096ビットの記憶装置を形成する、ひとつの例として、３次元全方向に同一個の記憶素子を配置するならば、ひとつの記憶素子の256倍の面積と、256本の第１の配線と、256本の第２の配線が、必要とされる。集積度に関して、２次元的構造の記憶装置よりも、大幅に改善されている。
【０００５】
特開昭５８-３７９４８では、３次元構造化された記憶装置に対して、配線数を低減する技術が、記載がされている。このような構造により、例えば、4096ビットの記憶装置を形成する、ひとつの例として、３次元全方向に同一個の記憶素子を配置するならば、ひとつの記憶素子の256倍の面積と、16本の第１の配線と、256本の第２の配線が、必要とされる。集積度と配線数に関して、２次元的構造の記憶装置よりも、大幅に改善されている。
【０００６】
【発明が解決しようとする課題】
記憶装置の高集積度化、少配線化を目的として、記憶装置の３次元構造化が考えられた。このような構造により、集積度と配線数に関して、２次元的構造の記憶装置に比較して、大幅な改善が見られた。しかしながら、さらなる少配線化が望まれると、現状の３次元構造の記憶装置では、不十分である。そこで、本発明の目的は、大容量であるにもかかわらず、高集積度、少配線である記憶装置を、実現することである。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明は、３次元空間で互いに直交する第１の平面、第２の平面及び第３の平面のうち、各々が前記第１の平面状に形成された複数の第１の配線と、各々が前記第２の平面状に形成された複数の第２の配線と、各々が前記第３の平面状に形成された複数の第３の配線と、前記複数の第１の配線と、前記複数の第２の配線と、前記複数の第３の配線とが互いに交差する交点のそれぞれに形成された複数の記憶素子と、を有し、前記複数の第１の配線は互いに電気的に分離され、前記複数の第２の配線は互いに電気的に分離され、前記複数の第３の配線は互いに電気的に分離され、前記複数の第１の配線と前記複数の第２の配線とは互いに電気的に分離され、前記複数の第２の配線と前記複数の第３の配線とは互いに電気的に分離され、前記複数の第３の配線と前記複数の第１の配線とは互いに電気的に分離されていることを特徴とする。
また、本発明は、上記に記載の発明であって、前記複数の記憶素子の各々が、トランジスタと静電容量で構成されていることを特徴とする。
また、本発明は、上記に記載の発明であって、前記トランジスタが、第１の電界効果トランジスタと第２の電界効果トランジスタで構成され、前記第１の電界効果トランジスタのゲート端子は、前記複数の第１の配線のうち１つの第１の配線に接続され、前記第２の電界効果トランジスタのゲート端子は、前記複数の第２の配線のうち１つの第２の配線に接続され、前記第１の電界効果トランジスタのソース端子は、前記複数の第３の配線のうち１つの第３の配線に接続され、前記第１の電界効果トランジスタのドレイン端子は、前記第２の電界効果トランジスタのソース端子に接続され、前記第２の電界効果トランジスタのドレイン端子は、前記静電容量の一方の端子に接続されていることを特徴とする。
また、本発明は、上記に記載の発明であって、書込時には、前記複数の第１の配線のうちの１つの第１の配線に選択電位が印加されて、前記第１の電界効果トランジスタがオン状態となり、前記複数の第２の配線のうちの１つの第２の配線に選択電位が印加されて、前記第２の電界効果トランジスタがオン状態となり、前記複数の第３の配線のうちの１つの第３の配線にデータ信号が印加されて、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタを通じて、前記データ信号が前記静電容量に保持され、読出時には、前記１つの第１の配線に選択電位が印加されて、前記第１の電界効果トランジスタがオン状態となり、前記１つの第２の配線に選択電位が印加されて、前記第２の電界効果トランジスタがオン状態となり、前記静電容量に保持された前記データ信号が、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタを通じて、前記１つの第３の配線に取り出されることを特徴とする。
また、本発明は、上記に記載の発明であって、前記薄膜トランジスタが、摂氏６００度以下の低温プロセスで形成されることを特徴とする。
（１）請求項１記載の本発明は、第１の配線と第２の配線と第３の配線が、３次元空間で互いに直交する３平面上に形成され、各配線の交点に、記憶素子が形成されていることを特徴とする、記憶装置である。
【０００８】
本発明によれば、大容量、かつ、高集積度、少配線である記憶装置を、実現できる。
【０００９】
（２）請求項２記載の本発明は、請求項１記載の、記憶装置において、３次元行列で表されるデータD(i,j,k)が、i番目の第１の配線と、j番目の第２の配線と、k番目の第３の配線との交点に形成されている、記憶素子に記憶されることを特徴とする、記憶装置である。
【００１０】
本発明によれば、大容量、かつ、高集積度、少配線である記憶装置において、データを記憶素子へ割り当てる方法が与えられる。
【００１１】
（３）請求項３記載の本発明は、請求項１記載の記憶装置において、記憶素子が、トランジスタと静電容量で構成されていることを特徴とする、記憶装置である。
【００１２】
本発明によれば、大容量、かつ、高集積度、少配線である記憶装置において、データを保持することが、可能となる。
【００１３】
（４）請求項４記載の本発明は、請求項２記載の記憶装置において、トランジスタが、第１の電界効果トランジスタと第２の電界効果トランジスタで構成され、第１の電界効果トランジスタのゲート端子は、第１の配線に接続され、第２の電界効果トランジスタのゲート端子は、第２の配線に接続され、第１の電界効果トランジスタのソース端子は、第３の配線に接続され、第１の電界効果トランジスタのドレイン端子は、第２の電界効果トランジスタのソース端子に接続され、第２の効果トランジスタのドレイン端子は、静電容量の一方の端子に接続されていることを特徴とする、記憶装置である。
【００１４】
本発明によれば、大容量、かつ、高集積度、少配線である記憶装置において、データを選択することが、可能となる。
【００１５】
（５）請求項５記載の本発明は、請求項３記載の記憶装置において、書込時には、第１の配線に選択電位が印加されて、第１の電界効果トランジスタがオン状態となり、第２の配線に選択電位が印加されて、第２の電界効果トランジスタがオン状態となり、第３の配線にデータ信号が印加されて、第１の電界効果トランジスタと第２の電界効果トランジスタを通じて、静電容量に保持され、読出時には、第１の配線に選択電位が印加されて、第１の電界効果トランジスタがオン状態となり、第２の配線に選択電位が印加されて、第２の電界効果トランジスタがオン状態となり、静電容量に保持されたデータ信号が、第１の電界効果トランジスタと第２の電界効果トランジスタを通じて、第３の配線に取り出されることを特徴とする、記憶装置である。
【００１６】
本発明によれば、大容量、かつ、高集積度、少配線である記憶装置において、配線に電位を印加することにより、データ選択して、書き込み、読み出しすることが、可能となる。
【００１７】
（６）請求項６記載の本発明は、請求項３記載の記憶装置において、トランジスタが、薄膜トランジスタであることを特徴とする、記憶装置である。
【００１８】
本発明によれば、大容量、かつ、高集積度、少配線である記憶装置のために、３次元構造を作製することが、可能となる。
【００１９】
（７）請求項７記載の本発明は、請求項６記載の記憶装置において、薄膜トランジスタが、摂氏600度以下の低温プロセスで形成されることを特徴とする。
【００２０】
本発明によれば、大容量、かつ、高集積度、少配線である記憶装置のために、３次元構造を作製する際に、下層の構造に与えるに熱的な影響を最小限にして、構造を積層してゆくことが、可能となる。
【００２１】
（８）請求項８記載の本発明は、請求項３記載の記憶装置において、トランジスタが、剥離基板上に一旦形成されたトランジスタを剥離し、他の基板上に転写することにより形成されたことを特徴とする、記憶装置である。
【００２２】
本発明によれば、大容量、かつ、高集積度、少配線である記憶装置のために、３次元構造を作製することが、可能となる。
【００２３】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を、説明する。
【００２４】
図１は、本実施形態の３配線を示す図、である。11は第１の配線、12は第２の配線、13は第３の配線である。ここでは、第１の配線11はyz平面上に、第２の配線12はzx平面上に、第３の配線13はxy平面上に、形成されている。第１の配線11、第２の配線12、第３の配線13には、適当な位置に穴が空いており、互いに接続することはない。
【００２５】
図２は、本実施形態の３配線と記憶素子を示す図、である。21は記憶素子である。
【００２６】
請求項１に述べられているように、第１の配線11と第２の配線12と第３の配線13が、３次元空間で互いに直交する３平面上に形成され、各配線の交点に、記憶素子21が形成されている。
【００２７】
図３は、本実施形態の記憶装置の全体を示す図、である。図２に示したような、３配線と記憶素子の構造が、３次元方向に繰り返されている。図が複雑になるのを防ぐために、記憶素子は、図示していない。第１の配線11は複数形成され、１番目の第１の配線111、２番目の第１の配線112、３番目の第１の配線113、・・・と並んでいる。第２の配線12、第３の配線13についても、同様である。ｍ番目の第ｎの配線（ｍ＝１，２，３，・・・、および、ｎ＝１，２，３）は、それぞれ分離しており、独立な電位を持つことができる。
【００２８】
請求項２に述べられているように、３次元行列で表されるデータD(i,j,k)が、i番目の第１の配線と、j番目の第２の配線と、k番目の第３の配線との交点に形成されている、記憶素子に記憶される。
【００２９】
本実施形態の集積度、配線数を、従来の技術と比較すると、次のようになる。
【００３０】
【表１】
ここでは、集積度の評価として、ひとつの記憶素子の何倍の面積が必要かを、列挙している。本実施形態の構造により、例えば、4096ビットの記憶装置を形成する、ひとつの例として、３次元全方向に同一個の記憶素子を配置するならば、ひとつの記憶素子の256倍の面積と、16本の第１の配線と、16本の第２の配線と、16本の第３の配線が必要とされる。集積度と配線数に関して、２次元的構造の記憶装置や、初期の３次元構造の記憶装置や、「特開昭５８-３７９４８」に記載の記憶装置よりも、大幅に改善されている。
【００３２】
本実施形態により、集積度が改善している理由は、初期の３次元構造の記憶装置や、「特開昭５８-３７９４８」に記載の記憶装置と同様に、個々の記憶素子を３次元的に配置しているからである。本実施形態により、配線数が改善している理由は、初期の３次元構造の記憶装置や、「特開昭５８-３７９４８」に記載の記憶装置とは異なり、第１の配線と第２の配線と第３の配線を、３次元空間で互いに直交する３平面状に形成しているからである。３次元行列で表されるデータD(i,j,k)を、i番目の第１の配線と、j番目の第２の配線と、k番目の第３の配線で指定するようにすることで、原理的に、配線数の最小化が実現されている。
【００３３】
図４は、本実施形態の記憶素子の詳細を示す図、である。31は第１の電界効果トランジスタ、32は第２の電界効果トランジスタ、33は静電容量である。
【００３４】
請求項３にあるように、記憶素子21が、トランジスタと静電容量33で構成されている。また、請求項４にあるように、トランジスタが、第１の電界効果トランジスタ31と第２の電界効果トランジスタ32で構成され、第１の電界効果トランジスタ31のゲート端子は、第１の配線11に接続され、第２の電界効果トランジスタ32のゲート端子は、第２の配線21に接続され、第１の電界効果トランジスタ31のソース端子は、第３の配線13に接続され、第１の電界効果トランジスタ31のドレイン端子は、第２の電界効果トランジスタ32のソース端子に接続され、第２の効果トランジスタ32のドレイン端子は、静電容量33の一方の端子に接続されている。
【００３５】
図５は、本実施形態の記憶装置の駆動方法を示す図、である。41は第１の配線の電位、42は第２の配線の電位、43は第３の配線の電位、44は静電容量33の電位である。本実施形態では、第１の電界効果トランジスタ31および第２の電界効果トランジスタ32として、ｎ型の電界効果トランジスタを使用しているので、ゲート端子に高電位が印加されたときに、オン状態となる。
【００３６】
請求項５にあるように、書込時には、第１の配線11に選択電位が印加されて、第１の電界効果トランジスタ31がオン状態となり、第２の配線21に選択電位が印加されて、第２の電界効果トランジスタ32がオン状態となり、第３の配線13にデータ信号が印加されて、第１の電界効果トランジスタ31と第２の電界効果トランジスタ32を通じて、静電容量33に保持される。また、読出時には、第１の配線11に選択電位が印加されて、第１の電界効果トランジスタ31がオン状態となり、第２の配線12に選択電位が印加されて、第２の電界効果トランジスタ32がオン状態となり、静電容量33に保持されたデータ信号が、第１の電界効果トランジスタ31と第２の電界効果トランジスタ32を通じて、第３の配線13に取り出される。
【００３７】
図６は、本実施形態の記憶装置の平面図、である。図７は、本実施形態の記憶装置の断面図（図６のA-A'断面）、である。図４に示したような等価回路が、実現されている。静電容量33の他方の電極は、図６に図示されている第１の配線11に隣接する第１の配線に接続されている。図６や図７に示したような構造が、３次元方向に繰り返されて、記憶装置全体を構成する。
【００３８】
図８は、本実施形態の記憶装置の製造方法を示す図、である。本例は、一般に、低温ポリシリコン薄膜トランジスタと呼ばれる、製造方法である。プロセス温度は、摂氏600度を超えない。なお、本実施形態では、薄膜トランジスタは、低温ポリシリコン薄膜トランジスタであるが、個アモルファスシリコン薄膜トランジスタ、高温ポリシリコン薄膜トランジスタ、化合物薄膜トランジスタなど、その他の薄膜トランジスタであっても、本発明の思想は損なわれない。
【００３９】
図８(a)に示すように、LPCVD法またはPECVD法などの成膜方法により、アモルファスシリコンを成膜し、エキシマレーザーなどのレーザー照射により、ポリシリコンに結晶化する。続いて、図８(b)に示すように、CH4と酸素の混合ガスを用いた反応性イオンエッチングなどのエッチング方法により、ポリシリコンを縞状にパターニングする。続いて、テトラ・エチル・オルト・シリケート(TEOS)などを原料として、PECVD法などの成膜方法により、SiO2から成るゲート酸化膜を成膜する。続いて、ゲート電極をスパッタ法などの成膜方法により成膜する。続いて、ゲート電極をマスクとしてイオン打込を行い、自己整合的にソース領域およびドレイン領域を形成する。続いて、図８(c)に示すように、ゲート酸化膜と同様の工程により、層間絶縁膜を成膜する。続いて、ゲート酸化膜および層間絶縁膜に、コンタクトホールを開口する。続いて、ゲート電極と同様の工程により、ソース電極を成膜する。最後に、液相プロセスなどにより、SiO2から成る、平坦化膜を成膜する。この平坦化膜を形成する目的は、さらに上層に記憶素子を形成してゆく際に、表面を平坦化することである。薄膜トランジスタを作製する工程としては、これで十分であるが、第１の配線11、第２の配線12、第３の配線13が、３次元空間で互いに直交する３平面上に形成されるように、電極や絶縁膜の成膜やパターニングを、必要なだけ繰り返す。これらの電極や絶縁膜についても、必要に応じて、適当な平坦化処理を施す。
【００４０】
本実施形態では、請求項６にあるように、トランジスタが、薄膜トランジスタである。また、請求項７にあるように、薄膜トランジスタが、摂氏600度以下の低温プロセスで形成される。
【００４１】
なお、本実施形態の記憶装置の製造方法の他の例として、「特開平10-125929」や「特開平10-125930」に述べられているような剥離方法を、用いることも可能である。すなわち、請求項８にあるように、トランジスタが、剥離基板上に一旦形成されたトランジスタを剥離し、他の基板上に転写することにより形成される。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、複数の配線を互いに直交する３平面上に形成し、各配線の交点に記憶素子を設けるようにしたので、容量を大きくし、集積度を高くすることができる。
【図面の簡単な説明】
【図１】本実施形態の３配線を示す図、である。
【図２】本実施形態の３配線と記憶素子を示す図、である。
【図３】本実施形態の記憶装置の全体を示す図、である。
【図４】本実施形態の記憶素子の詳細を示す図、である。
【図５】本実施形態の記憶装置の駆動方法を示す図、である。
【図６】本実施形態の記憶装置の平面図、である。
【図７】本実施形態の記憶装置の断面図、である。
【図８】本実施形態の記憶装置の製造方法を示す図、である。
【符号の説明】
１１ 第１の配線
１１１ １番目の第１の配線
１１２ ２番目の第１の配線
１１３ ３番目の第１の配線
１２ 第２の配線
１２１ １番目の第２の配線
１２２ ２番目の第２の配線
１２３ ３番目の第２の配線
１３ 第３の配線
１３１ １番目の第３の配線
１３２ ２番目の第３の配線
１３３ ３番目の第３の配線
２１ 記憶素子
３１ 第１の電界効果トランジスタ
３２ 第２の電界効果トランジスタ
３３ 静電容量
４１ 第１の配線の電位
４２ 第２の配線の電位
４３ 第３の配線の電位
４４ 静電容量の電位
Claims (6)
- ３次元空間で互いに直交する第１の平面、第２の平面及び第３の平面のうち、
各々が前記第１の平面状に形成された複数の第１の配線と、
各々が前記第２の平面状に形成された複数の第２の配線と、
各々が前記第３の平面状に形成された複数の第３の配線と、
前記複数の第１の配線と、前記複数の第２の配線と、前記複数の第３の配線とが互いに交差する交点のそれぞれに形成された複数の記憶素子と、を有し、
前記複数の第１の配線は互いに電気的に分離され、前記複数の第２の配線は互いに電気的に分離され、前記複数の第３の配線は互いに電気的に分離され、前記複数の第１の配線と前記複数の第２の配線とは互いに電気的に分離され、前記複数の第２の配線と前記複数の第３の配線とは互いに電気的に分離され、前記複数の第３の配線と前記複数の第１の配線とは互いに電気的に分離されていることを特徴とする記憶装置。 - 前記複数の記憶素子の各々が、トランジスタと静電容量で構成されていることを特徴とする、請求項１記載の記憶装置。
- 前記トランジスタが、第１の電界効果トランジスタと第２の電界効果トランジスタで構成され、前記第１の電界効果トランジスタのゲート端子は、前記複数の第１の配線のうち１つの第１の配線に接続され、前記第２の電界効果トランジスタのゲート端子は、前記複数の第２の配線のうち１つの第２の配線に接続され、
前記第１の電界効果トランジスタのソース端子は、前記複数の第３の配線のうち１つの第３の配線に接続され、前記第１の電界効果トランジスタのドレイン端子は、前記第２の電界効果トランジスタのソース端子に接続され、前記第２の電界効果トランジスタのドレイン端子は、前記静電容量の一方の端子に接続されていることを特徴とする、請求項２記載の記憶装置。 - 書込時には、前記複数の第１の配線のうちの１つの第１の配線に選択電位が印加されて、前記第１の電界効果トランジスタがオン状態となり、前記複数の第２の配線のうちの１つの第２の配線に選択電位が印加されて、前記第２の電界効果トランジスタがオン状態となり、前記複数の第３の配線のうちの１つの第３の配線にデータ信号が印加されて、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタを通じて、前記データ信号が前記静電容量に保持され、
読出時には、前記１つの第１の配線に選択電位が印加されて、前記第１の電界効果トランジスタがオン状態となり、前記１つの第２の配線に選択電位が印加されて、前記第２の電界効果トランジスタがオン状態となり、前記静電容量に保持された前記データ信号が、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタを通じて、前記１つの第３の配線に取り出されることを特徴とする、請求項３記載の記憶装置。 - 前記トランジスタが、薄膜トランジスタであることを特徴とする、請求項２乃至４のうちいずれか一項に記載の記憶装置。
- 前記薄膜トランジスタが、摂氏６００度以下の低温プロセスで形成されることを特徴とする、請求項５記載の記憶装置。
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