JP4215347B2

JP4215347B2 - Phase shifter

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Publication number: JP4215347B2
Application number: JP18618999A
Authority: JP
Inventors: 俊幸岡安
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-06-30
Filing date: 1999-06-30
Publication date: 2009-01-28
Anticipated expiration: 2019-06-30
Also published as: JP2001016097A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力クロックの位相に対して、所定の時間、位相がずれているシフトクロックを生成する移相器に関する。特に本発明は、入力クロックに基づいて所定の時間と等しい周期の第１クロックを生成し、第１クロックの所定のタイミングでシフトクロックを生成する移相器に関する。
【０００２】
【従来の技術】
図１は、従来の移相器１０のブロック図を示す。移相器１０は、位相比較器１２、Ｄ／Ａ変換器１４、加算器１５、誤差増幅器１６及び電圧制御発振器１８を備える。
【０００３】
Ｄ／Ａ変換器１４は、生成するシフトクロックの基準クロックの位相に対する位相差を設定する位相設定データに基づいて、位相設定電圧を加算器１５に出力する。
【０００４】
位相比較器１２は、基準クロックの位相と電圧制御発振器１８から供給されるシフトクロックの位相とを比較して電圧値を出力する。加算器１５は、位相比較器１２から供給される電圧値と、Ｄ／Ａ変換器１４から供給される位相設定電圧を加算する。
【０００５】
誤差増幅器１６は、加算器１５から供給される加算電圧を増幅し電圧制御発振器１８に出力する。電圧制御発振器１８は、基準クロックの位相に対して位相のずれたシフトクロックを出力する。
【０００６】
【発明が解決しようとする課題】
図１に示される従来の移相器１０は、周囲温度、電源電圧などの変化により、位相比較器１２の比較ゲイン、Ｄ／Ａ変換器１４の変換ゲイン、Ｄ／Ａ変換器１４のオフセット誤差などを生じる。また、位相設定データに対するシフトクロックの位相の変化量の直線性は、位相比較器１２の２つのクロックの位相差に対する出力電圧の直線性と、Ｄ／Ａ変換器の位相設定データに対する出力電圧の直線性に依存する。
【０００７】
そこで本発明は、上記の課題を解決することのできる移相器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態は、入力クロックの位相に対して、所定の時間の整数倍の時間、位相がずれているシフトクロックを生成する移相器であって、前記入力クロックに基づいて所定の周期の第１クロックを生成する第１クロック生成部と、前記第１クロックの所定のタイミングで前記シフトクロックを生成する第２クロック生成部とを備えることを特徴とする移相器を提供する。
【０００９】
第１の形態の一つの態様においては、前記第１クロック生成部は、第１入力電圧に基づいて前記第１クロックを生成する第１電圧制御発振器と、前記第１クロックを分周する第１分周器と、前記入力クロックの位相と前記第１分周器が生成したクロックの位相とを比較して前記第１入力電圧を出力する第１位相比較器とを有してもよい。
【００１０】
第１の形態の別の態様においては、前記第２クロック生成部は、前記第１クロックを前記第１分周器と異なるタイミングで分周する第２分周器と、第２入力電圧に基づいて前記シフトクロックを生成する第２電圧制御発振器と、前記第２分周器が生成したクロックの位相と前記シフトクロックの位相とを比較して前記第２入力電圧を出力する第２位相比較器とを有してもよい。
【００１１】
第１の形態の更に別の態様においては、前記第１クロック生成部は、前記入力クロックを分周する第３分周器を更に有し、前記第１電圧制御発振器は、前記入力クロックの周期に前記所定の時間を加えた周期の前記第１クロックを生成してもよい。
【００１２】
第１の形態の更に別の態様においては、前記第２クロック生成部は、前記シフトクロックを分周する第４分周器を更に有してもよい。
【００１３】
第１の形態の更に別の態様においては、前記第１分周器及び前記第２分周器は、前記第１クロックを１／Ｍ（Ｍは自然数）に分周してもよい。
【００１４】
第１の形態の更に別の態様においては、前記第３分周器は、前記入力クロックを１／Ｎ（Ｎは自然数）に分周し、前記第４分周器は、前記シフトクロックを１／Ｎ（Ｎは自然数）に分周してもよい。
【００１５】
第１の形態の更に別の態様においては、前記第２分周器に設定される入力したクロックの分周タイミングを設定する設定値は、前記第１分周器、前記第３分周器及び前記第４分周器に設定される前記設定値と異なってもよい。
【００１６】
本発明の第２の形態は、半導体デバイスを試験する半導体試験装置であって、入力クロックに基づいて第１クロックを生成する第１クロック生成部と、前記第１クロックの所定のサイクルのタイミングで前記入力クロックの位相に対して、前記第１クロックの周期の整数倍の時間、位相がずれているシフトクロックを生成する第２クロック生成部とを備え、前記シフトクロックに基づいて、前記半導体デバイスの試験に用いるタイミングを設定することを特徴とする半導体試験装置を提供する。
【００１７】
第２の形態の一つの態様においては、前記シフトクロックに基づいて所定の遅延量を有する遅延クロックを生成するタイミング発生器と、半導体デバイスへ入力する試験パターンを発生するパターン発生器と、前記タイミング発生器が生成した前記遅延クロックと前記試験パターンに基づいて、被試験半導体デバイスに適用するように前記試験パターンを整形した整形試験パターンを出力する波形整形器と、前記被試験半導体デバイスを載置し、前記整形試験パターンを前記被試験半導体デバイスに入力するデバイス差込部と、前記整形試験パターンを入力した前記被試験半導体デバイスから出力される出力信号と、前記パターン発生器から出力される前記被試験半導体デバイスから出力されるべき期待値を比較して前記被試験半導体デバイスの良否を判定する比較器とを備えてもよい。
【００１８】
第２の形態の別の態様においては、前記タイミング発生器は、異なる位相のシフトクロックに基づいて、異なる遅延量を有する複数の遅延クロックを生成してもよい。
【００１９】
第２の形態の更に別の態様においては、前記タイミング発生器は、複数の遅延素子を有し複数の前記遅延素子の組み合わせで所定の遅延量を有する遅延クロックを生成する遅延回路と、前記遅延クロックと前記シフトクロックが一致しているか否かに基づいて前記遅延素子の組み合わせを変更する遅延量判定部とを更に有してもよい。
【００２０】
第２の形態の更に別の態様においては、入力信号を遅延させる遅延回路の遅延時間が、所望の遅延時間と等しいか否かを判定する遅延時間判定装置において、入力クロックに基づいて第１クロックを生成する第１クロック生成部と、前記第１クロックの所定のサイクルのタイミングで入力クロックの位相に対して、前記第１クロックの周期の整数倍の時間、位相がずれているシフトクロックを生成する第２クロック生成部と、前記シフトクロックの位相と、前記入力クロックを前記遅延回路により遅延させた遅延クロックの位相とを比較して得られる比較信号を出力する位相比較部と、前記比較信号に基づいて、前記遅延回路の前記遅延時間が、前記所望の遅延時間と等しいか否かを判定する遅延量判定部と
を備えてもよい。
【００２１】
本発明の第３の形態は、入力信号を可視化するオシロスコープであって、入力クロックに基づいて第１クロックを生成する第１クロック生成部と、前記第１クロックの所定のサイクルのタイミングで入力クロックの位相に対して、前記第１クロックの周期の整数倍の時間、位相がずれているシフトクロックを生成する第２クロック生成部と、前記シフトクロックのタイミングで前記入力信号をアナログ・ディジタル変換するＡ／Ｄ変換部と、前記入力信号が入力されたタイミングと前記シフトクロックが出力されたタイミングの遅延時間を測定する時間補間器と、前記Ａ／Ｄ変換部が生成したデータと前記遅延時間に基づいて前記入力信号を表示装置に表示するデータを生成する処理装置と、前記処理装置が生成したデータに基づいて前記入力信号を表示する前記表示装置とを備えることを特徴とするオシロスコープを提供する。
【００２２】
本発明の第４の形態は、半導体デバイスを試験する半導体試験部を有する半導体デバイスであって、入力クロックに基づいて第１クロックを生成する第１クロック生成部と、前記第１クロックの所定のサイクルのタイミングで入力クロックの位相に対して、前記第１クロックの周期の整数倍の時間、位相がずれているシフトクロックを生成する第２クロック生成部と、前記シフトクロックに基づいて被試験デバイスの試験に用いるタイミングを設定する半導体試験部と、前記半導体試験部に試験されるべき被試験デバイスとを備えることを特徴とする半導体デバイスを提供する。
【００２３】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００２４】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２５】
図２は、半導体試験装置の１つの実施形態を示すブロック図である。半導体試験装置は、パターン発生器２０、遅延信号生成装置２２、デバイス差込部２８及び比較器３２を備える。遅延信号生成装置２２は、波形整形器２４及びタイミング発生器２６を有する。
【００２６】
被試験デバイス３０が、デバイス差込部２８に差し込まれる。パターン発生器２０は、被試験デバイス３０に入力する試験パターンであるパターンデータ及び、被試験デバイス３０がパターンデータを入力して出力すべき期待値データを生成する。パターン発生器２０は、パターンデータを波形整形器２４に出力し、期待値データを比較器３２に出力する。また、パターン発生器２０は、被試験デバイス３０の動作特性に応じた所定の遅延量を有する遅延クロックの生成を指定するタイミングセット信号をタイミング発生器２８に出力する。
【００２７】
タイミング発生器２６は、タイミングセット信号で指定される遅延量を有する遅延クロックを生成して波形整形器２４に出力する。タイミング発生器２６は、遅延クロックを基準クロックの位相に対して所定の遅延量だけ位相のずれたシフトクロックに基づいて生成する。また、タイミング発生器２６は、被試験デバイス３０から供給される出力値とパターン発生器２０から供給される期待値データを比較するタイミングを指定する比較タイミング信号を比較器３２に出力する。
【００２８】
波形整形器２４は、タイミング発生器２６から供給される遅延クロックに基づいて、パターンデータを整形し、被試験デバイス３０の動作特性に応じた整形パターンデータをデバイス差込部２８に出力する。被試験デバイス３０は、整形パターンデータに対する出力値をデバイス差込部２８を介して比較器３２に出力する。比較器３２は、出力値とパターン発生器２０から供給される期待値データを、タイミング発生器２６から供給される比較タイミング信号のタイミングで比較して被試験デバイス３０の良否を判定する。
【００２９】
図３は、半導体デバイスを試験する半導体試験部を有する半導体デバイスを示す。半導体デバイスは、半導体試験部５６及び被試験部５８を備える。
【００３０】
半導体試験部５６は、パターン発生器２０、遅延信号生成装置２２、比較器３２を備える。遅延信号生成装置２２は、波形整形器２４及びタイミング発生器２６を有する。
【００３１】
パターン発生器２０は、被試験部５８に入力する試験パターンであるパターンデータ及び、被試験部５８がパターンデータを入力して出力すべき期待値データを生成する。パターン発生器２０は、パターンデータを波形整形器２４に出力し、期待値データを比較器３２に出力する。また、パターン発生器２０は、被試験部５８の動作特性に応じた所定の遅延量を有する遅延クロックの生成を指定するタイミングセット信号をタイミング発生器２８に出力する。
【００３２】
タイミング発生器２６は、タイミングセット信号で指定される遅延量を有する遅延クロックを生成して波形整形器２４に出力する。タイミング発生器２６は、遅延クロックを基準クロックの位相に対して所定の遅延量だけ位相のずれたシフトクロックに基づいて生成する。また、タイミング発生器２６は、被試験部５８から供給される出力値とパターン発生器２０から供給される期待値データを比較するタイミングを指定する比較タイミング信号を比較器３２に出力する。
【００３３】
波形整形器２４は、タイミング発生器２６から供給される遅延クロックに基づいて、パターンデータを整形し、被試験部５８の動作特性に応じた整形パターンデータを被試験部５８に出力する。被試験部５８は、整形パターンデータに対する出力値を比較器３２に出力する。比較器３２は、出力値とパターン発生器２０から供給される期待値データを、タイミング発生器２６から供給される比較タイミング信号のタイミングで比較して被試験部５８の良否を判定する。
【００３４】
図４は、タイミング発生器２６のブロック図を示す。タイミング発生器２６は、基準クロック発生器４０及び遅延クロック発生部（３９ａ〜３９ｎ）を備える。遅延クロック発生部（３９ａ〜３９ｎ）は、パターンデータを入力する被試験デバイス３０の入力ピン数（ｎピン）だけ設けられることが好ましい。遅延クロック発生部３９（３９ａ〜３９ｎ）は、可変遅延回路３５及び遅延時間判定装置３８を有する。可変遅延回路３５は、複数の遅延素子を有し、複数の遅延素子の組み合わせで所定の遅延量を有する遅延クロックを生成する。遅延時間判定装置３８は、遅延量判定部３６、位相比較部３４及び移相器１０を有する。
【００３５】
遅延量判定部３６は、パターン発生器２０から供給されるタイミングセット信号に基づいて、基準クロックの位相に対して所定の遅延量だけ位相のずれたシフトクロックを生成することを指定するシフトクロック設定データを移相器１０に出力する。また、遅延量判定部３６は、遅延量を生成する遅延素子の組み合わせを設定する遅延経路データを可変遅延回路３５に出力する。
【００３６】
基準クロック発生器４０は、基準クロックを可変遅延回路３５及び移相器１０に出力する。可変遅延回路３５は、遅延量判定部３６から供給される遅延経路データに基づいて基準クロックを遅延して遅延クロックを生成する。
【００３７】
移相器１０は、遅延量判定部３６から供給されるシフトクロック設定データに基づいて、基準クロックの位相に対して所定の遅延量だけ位相のずれたシフトクロックを生成する。
【００３８】
位相比較部３４は、遅延クロックとシフトクロックの位相を比較して比較結果を遅延量判定部３６に出力する。遅延量判定部３６は、位相比較部３４から供給される比較結果に基づいて、遅延クロックの位相とシフトクロックの位相が一致しているか否かの判定をする。遅延クロックの位相とシフトクロックの位相が一致していない場合、遅延量判定部３６は、遅延素子の組み合わせを変更する遅延経路データを可変遅延回路３５に出力する。遅延時間判定装置３８は、遅延クロックの位相とシフトクロックの位相が一致するまで、遅延経路データを変更する。従って、可変遅延回路３５は、所定の遅延量を有する遅延クロックを波形整形器２４及び比較器３２に出力する。
【００３９】
図５は、タイミング発生器２６のブロック図を示す。タイミング発生器２６は、基準クロック発生器４０及び遅延クロック発生部（３９ａ〜３９ｎ）を備える。遅延クロック発生部（３９ａ〜３９ｎ）は、パターンデータを入力する被試験デバイス３０の入力ピン数（ｎピン）だけ設けられることが好ましい。遅延クロック発生部（３９ａ〜３９ｎ）は、移相器（１０ａ〜１０ｎ）及びセレクタ１１を有する。
【００４０】
基準クロック発生器４０は、基準クロックを移相器（１０ａ〜１０ｎ）に出力する。移相器１０ａは、基準クロック発生器４０から供給される基準クロックの位相に対して、第１の遅延量だけ位相のずれた第１シフトクロックを生成する。移相器１０ｂは、基準クロックの位相に対して、第２の遅延量だけ位相のずれた第２シフトクロックを生成する。移相器（１０ａ〜１０ｎ）は、被試験デバイス３０の試験に必要な遅延量の種類だけ設けられることが好ましく、移相器（１０ａ〜１０ｎ）は、試験に必要な遅延量だけ位相のずれたシフトクロックをそれぞれ生成することが好ましい。例えば、被試験デバイス３０の試験に、２．５ｎｓ、２．８ｎｓ、３．７ｎｓの３種類の遅延量を有する遅延クロックが必要な場合、３つの移相器１０ａ、１０ｂ及び１０ｃを設けることが好ましく、２．５ｎｓ、２．８ｎｓ、３．７ｎｓだけ位相のずれたシフトクロックを生成することが好ましい。
【００４１】
セレクタ１１は、パターン発生器２０から供給されるタイミングセット信号に基づいて、基準クロックの位相に対して所定の遅延量だけ位相のずれたシフトクロックを選択して波形整形器２４及び比較器３２に出力する。
【００４２】
図６は、オシロスコープのブロック図を示す。オシロスコープは、アナログフロントエンド４２、Ａ／Ｄ変換器４４、記憶部４６、処理部４８、表示装置５０、時間補間器５２及び移相器１０を備える。
【００４３】
移相器１０は、基準クロックの位相に対して所定量位相のずれたシフトクロックをＡ／Ｄ変換器４４及び時間補間器５２に出力する。アナログフロントエンド４２は、アナログ信号を入力してトリガ信号を時間補間器５２に出力し、入力信号をＡ／Ｄ変換器４４に出力する。Ａ／Ｄ変換器４４は、入力したアナログ信号を移相器１０から供給されるシフトクロックのタイミングでディジタル信号に変換して記憶部４６に出力する。記憶部４６は、Ａ／Ｄ変換器４４から供給されるディジタル信号を格納する。
【００４４】
時間補間器５２は、アナログフロントエンド４２から供給されるトリガ信号及び移相器１０から供給されるシフトクロックの位相差を測定して処理部４８に出力する。
【００４５】
処理部４８は、記憶部４６に格納されたデータ及び時間補間器５２から供給される位相差データに基づいて、アナログ信号を表示装置５０に表示するための処理をして表示データを表示装置５０に出力する。表示装置５０は、処理部４８から供給される表示データに基づいてアナログ信号を表示する。
【００４６】
図７は、移相器１０のブロック図を示す。移相器１０は、第１クロック生成部６６ａ及び第２クロック生成部６６ｂを備える。第１クロック生成部６６ａは、第１分周器６０ａ、第３分周器６０ｂ、第１位相比較器６２ａ及び第１電圧制御発振器６４ａを有する。第２クロック生成部６６ｂは、第２分周器６０ｃ、第４分周器６０ｄ、第２位相比較器６２ｂ及び第２電圧制御発振器６４ｂを有する。
【００４７】
第１分周器６０ａ、第３分周器６０ｂ、第２分周器６０ｃ及び第４分周器６０ｄは、それぞれ入力したクロックのパルス数をカウントするカウンタを有することが好ましい。カウンタは、クロックのパルス数を所定の回数カウントするとカウント値を初期値に戻すカウンタであってよい。例えば、１／Ｎ（Ｎは自然数）に分周する分周器の場合、入力したクロックのパルスを初期値“０”からカウントして、カウント値が（Ｎ−１）になったときにカウント値を初期値“０”に戻すカウンタであってよい。
【００４８】
また、第１分周器６０ａ、第３分周器６０ｂ、第２分周器６０ｃ及び６０ｄは、カウント値が所定のカウント値である設定値になったときに１パルス出力する。例えば、１／Ｎ（Ｎは自然数）に分周する分周器において、設定値が５の場合、分周器は、入力したクロックのパルス数を初期値“０”からカウントして、カウント値が５になったときに１パルス出力する。そして、Ｎ回パルスをカウントすると、カウント値を初期に“０”に戻す。１／Ｎ分周器は、この動作を繰り返し行う。また、初期値を設定値としてもよい。
【００４９】
本実施形態において、第１分周器６０ａは、入力したクロックを１／Ｋ（Ｋは自然数）に分周し、設定値は“Ａ”（０≦Ａ≦Ｋ）に設定される。第３分周器６０ｂは、入力したクロックを１／（Ｋ＋１）に分周し、設定値は“Ａ”に設定される。第２分周器６０ｃは、入力したクロックを１／Ｋに分周し、設定値は“Ｄ”（Ａ≦Ｄ≦Ｋ−１）に設定される。第４分周器６０ｄは、入力したクロックを１／（Ｋ＋１）に分周し、設定値は、“Ａ”に設定される。
【００５０】
移相器１０は、基準クロックの位相に対して、所定量位相のずれたシフトクロックを生成する。第３分周器６０ｂは、基準クロックを設定値“Ａ”のタイミングで１／（Ｋ＋１）に分周して入力クロックを生成し、第１位相比較器６２ａに出力する。第１電圧制御発振器６４ａは、第１位相比較器６２ａから供給される第１入力電圧に基づいて、基準クロックの周期に、基準クロックの位相に対するシフトクロックの位相の最小のずれ量である所定の時間を加えた周期の第１クロックを生成する。第１分周器６０ａは、第１クロックを設定値“Ａ”のタイミングで１／Ｋに分周する。
【００５１】
第１位相比較器６２ａは、第３分周器６０ｂから供給される入力クロックの位相と、第１分周器６０ａから供給されるクロックの位相とを比較して第１入力電圧を第１電圧制御発振器６４ａに出力する。第１位相比較器６２ａは、第３分周器６０ｂから出力される入力クロックの位相と第１分周器６０ａから出力されるクロックの位相が一致するように第１入力電圧を生成する。従って、第１電圧制御発振器６４ａは、第３分周器６０ｂが出力する入力クロックのＫ倍の周波数の第１クロックを第１分周器６０ａに出力する。
【００５２】
第２分周器６０ｃは、第１電圧制御発振器６４ａから供給される第１クロックを、第１分周器６０ａが第１クロックを分周するタイミングと異なる設定値“Ｄ”のタイミングで１／Ｋに分周する。第２電圧制御発振器６４ｂは、第２位相比較器６２ｂから供給される第２入力電圧に基づいて基準クロックの位相に対して、所定の時間の整数倍の時間、位相がずれているシフトクロックを生成する。
【００５３】
第４分周器６０ｄは、シフトクロックを設定値“Ａ”のタイミングで１／（Ｋ＋１）に分周する。第２位相比較器６２ｂは、第２分周器６０ｃから供給されるクロックの位相と、第４分周器６０ｄから供給されるクロックの位相とを比較して第２入力電圧を出力する。従って、第２分周器６０ｃから出力されるクロックの位相と、第４分周器６０ｄから出力されるクロックの位相が一致する。第４分周器６０ｄは、第２電圧制御発振器６４ｂから出力されるシフトクロックを１／（Ｋ＋１）分周するので、第２電圧制御発振器６４ｂは、基準クロックと同じ周期で、位相が所定の時間の整数倍ずれたシフトクロックを出力する。
【００５４】
例えば、基準クロックの周期がＴｎｓの場合、第３分周器６０ｂは、周期Ｔ・（Ｋ＋１）ｎｓの入力クロックを第１位相比較器６２ａに出力する。第１分周器６０ａから出力されるクロックの周期と、入力クロックの周期は等しくなるので、第１分周器６０ａは、周期Ｔ・（Ｋ＋１）ｎｓのクロックを第１位相比較器６２ａに出力する。従って、第１電圧制御発振器６４ａは、（Ｔ＋Ｔ／Ｋ）ｎｓの周期の第１クロックを出力する。
【００５５】
第２分周器６０ｃは、第１クロックを１／Ｋに分周するので、Ｔ・（Ｋ＋１）ｎｓの周期のクロックを出力する。また、分周タイミングを設定する設定値が第１分周器６０ａと異なるので、第２分周器６０ｃは、第１クロックの位相に対して、
【００５６】
（Ｔ／Ｋ）×設定値の差（｜Ａ−Ｄ｜）
だけ位相のずれたクロックを出力する。例えば、設定値の差が５の場合、第２分周器６０ｃは、第１クロックの位相に対して、（Ｔ／Ｋ）・５ｎｓだけ位相のずれたクロックを出力する。
【００５７】
第４分周器６０ｄから出力されるクロックの周期と、第２分周器６０ｃから出力されるクロックの周期は等しくなるので、第４分周器６０ｄは、Ｔ・（Ｋ＋１）ｎｓの周期のクロックを出力する。また、位相も第２分周器６０ｃから出力されるクロックと等しくなるので、第４分周器６０ｄは、第１クロックの位相に対して、
【００５８】
（Ｔ／Ｋ）×設定値の差（｜Ａ−Ｄ｜）
だけ位相のずれたクロックを出力する。従って、第２電圧制御発振器６４ｂは、周期が基準クロックの周期に等しいＴｎｓであり、位相が基準クロックの位相に対して
【００５９】
（Ｔ／Ｋ）×設定値の差（｜Ａ−Ｄ｜）
だけずれたシフトクロックを出力する。
【００６０】
また、他の実施形態において第３分周器６０ｂ及び第４分周器６０ｄは設けられなくてもよい。第１位相比較器６２ａに入力される入力クロックの周期がＴであり、第１分周器６０ａが入力したクロックを設定値“Ａ”のタイミングで１／Ｋ（Ｋは自然数）に分周し、第２分周器６０ｃが入力したクロックを設定値“Ｄ”のタイミングで１／Ｋに分周する場合を例に説明する。
【００６１】
例えば、入力クロックの周期がＴｎｓの場合、第１分周器６０ａから出力されるクロックの周期と、入力クロックの周期は等しくなるので、第１分周器６０ａは周期Ｔのクロックを出力する。従って、第１電圧制御発振器６４ａは、Ｔ／Ｋｎｓの周期の第１クロックを出力する。
【００６２】
第２分周器６０ｃは、第１クロックを１／Ｋに分周するので、Ｔｎｓの周期のクロックを出力する。また、分周タイミングを設定する設定値が第１分周器６０ａと異なるので、第２分周器６０ｃは、第１クロックの位相に対して、
【００６３】
（Ｔ／Ｋ）×設定値の差（｜Ａ−Ｄ｜）
だけ位相のずれたクロックを出力する。例えば、設定値の差が５の場合、第２分周器６０ｃは、第１クロックの位相に対して、（Ｔ／Ｋ）・５ｎｓだけ位相のずれたクロックを出力する。
【００６４】
第２位相比較器６２ｂは、第２分周器６０ｃから出力されるクロックと第２電圧制御発振器６４ｂから出力されるシフトクロックが等しくなるように第２入力電圧を第２電圧制御発振器６４ｂに出力する。従って、第２電圧制御発振器６４ｂは、入力クロックの位相に対して、
【００６５】
（Ｔ／Ｋ）×設定値の差（｜Ａ−Ｄ｜）
だけ位相のずれたシフトクロックを出力する。
【００６６】
図８は、図７を用いて説明した移相器１０の一例として、入力したクロックの分周比を設定するＫを“２５６”、分周タイミングを設定する設定値Ａを“０”及び設定値Ｄを“１”に設定し、基準クロックの周期が４ｎｓの場合のタイミングチャートを示す。
【００６７】
第３分周器６０ｂは、周期４ｎｓの基準クロック（Ａ点）を１／２５７分周して、１０２８ｎｓの周期のクロックを出力する。第１分周器６０ａは、第３分周器６０ｂが出力するクロックと周期及び位相が等しいクロックを出力する（Ｃ点）。第３分周器６０ｂは、第１電圧制御発振器６４ａが出力した第１クロックを１／２５６分周するので、第１電圧制御発振器６４ａは、４．０１５６２５ｎｓの周期の第１クロックを出力する（Ｄ点）。
【００６８】
第２分周器６０ｃは、第１クロックを設定値“１”のタイミングで１／２５６分周するので、第１クロックの位相に対して４．０１５６２５ｎｓ位相のずれた１０２８ｎｓの周期のクロックを出力する（Ｅ点）。第４分周器６０ｄは、第２分周器６０ｃが出力するクロックと周期及び位相が等しいクロックを出力する（Ｆ点）。第４分周器６０ｄは、第２電圧制御発振器６４ｂが出力したクロックを１／２５７分周するので、第２電圧制御発振器６４ｂは、基準クロックの位相に対して０．０１５６２５ｎｓぶん位相のずれたシフトクロックを出力する（Ｇ点）。
【００６９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７０】
【発明の効果】
上記説明から明らかなように、本発明によれば基準クロックの位相に対して所定量位相のずれたシフトクロックを生成することができる。
【図面の簡単な説明】
【図１】従来の移相器１０のブロック図を示す。
【図２】半導体試験装置のブロック図を示す。
【図３】半導体デバイスを試験する半導体試験部を有する半導体デバイスを示す。
【図４】タイミング発生器２６のブロック図を示す。
【図５】タイミング発生器２６のブロック図を示す。
【図６】オシロスコープのブロック図を示す。
【図７】移相器１０のブロック図を示す。
【図８】図７に示される移相器１０のタイミングチャートを示す。
【符号の説明】
１０・・・移相器、１２・・・位相比較器、１４・・・Ｄ／Ａ変換器、１５・・・加算器、１６・・・誤差増幅器、１８・・・電圧制御発振器、２０・・・パターン発生器、２２・・・遅延信号生成装置、２４・・・波形整形器、２６・・・タイミング発生器、２８・・・デバイス差込部、３０・・・被試験デバイス、３２・・・比較器、３４・・・位相比較部、３６・・・遅延量判定部、３８・・・遅延時間判定装置、４０・・・基準クロック発生器、４２・・・アナログフロントエンド、４４・・・Ａ／Ｄ変換器、４６・・・記憶部、４８・・・処理部、５０・・・表示装置、５２・・・時間補間器、５４・・・半導体デバイス、５６・・・半導体試験部、５８・・・被試験部、６０・・・分周器、６２・・・位相比較器、６４・・・電圧制御発振器、６６ａ・・・第１クロック生成部、６６ｂ・・・第２クロック生成部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a phase shifter that generates a shift clock that is shifted in phase by a predetermined time with respect to the phase of an input clock. In particular, the present invention relates to a phase shifter that generates a first clock having a period equal to a predetermined time based on an input clock and generates a shift clock at a predetermined timing of the first clock.
[0002]
[Prior art]
FIG. 1 shows a block diagram of a conventional phase shifter 10. The phase shifter 10 includes a phase comparator 12, a D / A converter 14, an adder 15, an error amplifier 16, and a voltage controlled oscillator 18.
[0003]
The D / A converter 14 outputs a phase setting voltage to the adder 15 based on phase setting data that sets a phase difference with respect to the phase of the reference clock of the generated shift clock.
[0004]
The phase comparator 12 compares the phase of the reference clock with the phase of the shift clock supplied from the voltage controlled oscillator 18 and outputs a voltage value. The adder 15 adds the voltage value supplied from the phase comparator 12 and the phase setting voltage supplied from the D / A converter 14.
[0005]
The error amplifier 16 amplifies the added voltage supplied from the adder 15 and outputs the amplified voltage to the voltage controlled oscillator 18. The voltage controlled oscillator 18 outputs a shift clock that is out of phase with respect to the phase of the reference clock.
[0006]
[Problems to be solved by the invention]
The conventional phase shifter 10 shown in FIG. 1 has a comparison gain of the phase comparator 12, a conversion gain of the D / A converter 14, and an offset error of the D / A converter 14 due to changes in ambient temperature, power supply voltage, and the like. And so on. Further, the linearity of the amount of change in the phase of the shift clock with respect to the phase setting data is the linearity of the output voltage with respect to the phase difference between the two clocks of the phase comparator 12 and Depends on linearity.
[0007]
Then, an object of this invention is to provide the phase shifter which can solve said subject. This object is achieved by a combination of features described in the independent claims. The dependent claims define further advantageous specific examples of the present invention.
[0008]
[Means for Solving the Problems]
In order to solve the above problems, a first aspect of the present invention is a phase shifter that generates a shift clock whose phase is shifted by an integer multiple of a predetermined time with respect to the phase of an input clock. A first clock generation unit that generates a first clock having a predetermined period based on the input clock, and a second clock generation unit that generates the shift clock at a predetermined timing of the first clock. A phase shifter is provided.
[0009]
In one aspect of the first aspect, the first clock generation unit includes a first voltage controlled oscillator that generates the first clock based on a first input voltage, and a first that divides the first clock. You may have a frequency divider and the 1st phase comparator which compares the phase of the said input clock with the phase of the clock which the said 1st frequency divider produced | generated, and outputs the said 1st input voltage.
[0010]
In another aspect of the first aspect, the second clock generation unit is based on a second divider that divides the first clock at a timing different from that of the first divider, and a second input voltage. A second voltage controlled oscillator that generates the shift clock and a second phase comparator that compares the phase of the clock generated by the second frequency divider with the phase of the shift clock and outputs the second input voltage. You may have.
[0011]
In still another aspect of the first aspect, the first clock generation unit further includes a third frequency divider that divides the input clock, and the first voltage controlled oscillator has a period of the input clock. The first clock having a period obtained by adding the predetermined time may be generated.
[0012]
In still another aspect of the first aspect, the second clock generation unit may further include a fourth frequency divider that divides the shift clock.
[0013]
In still another aspect of the first aspect, the first frequency divider and the second frequency divider may divide the first clock by 1 / M (M is a natural number).
[0014]
In still another aspect of the first mode, the third frequency divider divides the input clock by 1 / N (N is a natural number), and the fourth frequency divider 1 shifts the shift clock by 1. The frequency may be divided into / N (N is a natural number).
[0015]
In still another aspect of the first mode, the setting value for setting the frequency division timing of the input clock set in the second frequency divider is the first frequency divider, the third frequency divider, It may be different from the set value set in the fourth frequency divider.
[0016]
According to a second aspect of the present invention, there is provided a semiconductor test apparatus for testing a semiconductor device, which includes a first clock generation unit that generates a first clock based on an input clock, and a predetermined cycle timing of the first clock. A second clock generation unit that generates a shift clock whose phase is shifted by an integer multiple of the period of the first clock with respect to the phase of the input clock, and based on the shift clock, the semiconductor device There is provided a semiconductor test apparatus characterized in that the timing used for the test is set.
[0017]
In one aspect of the second embodiment, a timing generator that generates a delay clock having a predetermined delay amount based on the shift clock, a pattern generator that generates a test pattern to be input to a semiconductor device, and the timing A waveform shaper that outputs a shaped test pattern obtained by shaping the test pattern so as to be applied to the semiconductor device under test based on the delay clock and the test pattern generated by the generator, and the semiconductor device under test are mounted And a device insertion section for inputting the shaping test pattern to the semiconductor device under test, an output signal output from the semiconductor device under test having inputted the shaping test pattern, and the output from the pattern generator. The expected value to be output from the semiconductor device under test is compared, and the semiconductor device under test is compared. Quality may be provided and determining comparator of.
[0018]
In another aspect of the second mode, the timing generator may generate a plurality of delay clocks having different delay amounts based on shift clocks having different phases.
[0019]
In still another aspect of the second embodiment, the timing generator includes a delay circuit that has a plurality of delay elements and generates a delay clock having a predetermined delay amount by a combination of the plurality of delay elements, and the delay You may further have a delay amount determination part which changes the combination of the said delay element based on whether a clock and the said shift clock correspond.
[0020]
In still another aspect of the second mode, in the delay time determination device that determines whether or not the delay time of the delay circuit that delays the input signal is equal to a desired delay time, the first clock is based on the input clock. And a shift clock that is out of phase by an integer multiple of the period of the first clock with respect to the phase of the input clock at a predetermined cycle timing of the first clock. A phase comparison unit that outputs a comparison signal obtained by comparing a phase of the shift clock and a phase of a delay clock obtained by delaying the input clock by the delay circuit, and the comparison signal. A delay amount determination unit that determines whether the delay time of the delay circuit is equal to the desired delay time based on
May be provided.
[0021]
According to a third aspect of the present invention, there is provided an oscilloscope for visualizing an input signal, a first clock generation unit that generates a first clock based on an input clock, and an input clock at a predetermined cycle timing of the first clock. A second clock generation unit that generates a shift clock that is shifted in phase by an integer multiple of the period of the first clock, and analog-to-digital conversion of the input signal at the timing of the shift clock An A / D converter, a time interpolator that measures a delay time of the timing at which the input signal is input and the timing at which the shift clock is output, the data generated by the A / D converter, and the delay time Based on the data generated by the processing device and the processing device that generates data for displaying the input signal on the display device based on the input signal. Providing an oscilloscope, characterized in that it comprises a said display device for displaying the signal.
[0022]
According to a fourth aspect of the present invention, there is provided a semiconductor device having a semiconductor test unit for testing a semiconductor device, a first clock generation unit that generates a first clock based on an input clock, and a predetermined number of the first clock. A second clock generator for generating a shift clock whose phase is shifted by an integer multiple of the cycle of the first clock with respect to the phase of the input clock at the cycle timing; and a device under test based on the shift clock There is provided a semiconductor device comprising: a semiconductor test unit for setting a timing used for the test; and a device under test to be tested by the semiconductor test unit.
[0023]
The above summary of the invention does not enumerate all necessary features of the present invention, and sub-combinations of these feature groups can also be the invention.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described through embodiments of the invention. However, the following embodiments do not limit the claimed invention, and all combinations of features described in the embodiments are solutions of the invention. It is not always essential to the means.
[0025]
FIG. 2 is a block diagram illustrating one embodiment of a semiconductor test apparatus. The semiconductor test apparatus includes a pattern generator 20, a delay signal generation apparatus 22, a device insertion unit 28, and a comparator 32. The delay signal generation device 22 includes a waveform shaper 24 and a timing generator 26.
[0026]
The device under test 30 is inserted into the device insertion unit 28. The pattern generator 20 generates pattern data that is a test pattern to be input to the device under test 30 and expected value data that the device under test 30 should input and output the pattern data. The pattern generator 20 outputs the pattern data to the waveform shaper 24 and outputs the expected value data to the comparator 32. Further, the pattern generator 20 outputs a timing set signal for designating generation of a delay clock having a predetermined delay amount according to the operation characteristics of the device under test 30 to the timing generator 28.
[0027]
The timing generator 26 generates a delay clock having a delay amount specified by the timing set signal and outputs it to the waveform shaper 24. The timing generator 26 generates a delay clock based on a shift clock whose phase is shifted by a predetermined delay amount with respect to the phase of the reference clock. Further, the timing generator 26 outputs a comparison timing signal for designating timing for comparing the output value supplied from the device under test 30 and the expected value data supplied from the pattern generator 20 to the comparator 32.
[0028]
The waveform shaper 24 shapes the pattern data based on the delay clock supplied from the timing generator 26, and outputs the shaped pattern data corresponding to the operating characteristics of the device under test 30 to the device insertion unit 28. The device under test 30 outputs an output value for the shaping pattern data to the comparator 32 via the device insertion unit 28. The comparator 32 compares the output value and the expected value data supplied from the pattern generator 20 at the timing of the comparison timing signal supplied from the timing generator 26 to determine pass / fail of the device under test 30.
[0029]
FIG. 3 shows a semiconductor device having a semiconductor test section for testing the semiconductor device. The semiconductor device includes a semiconductor test unit 56 and a unit under test 58.
[0030]
The semiconductor test unit 56 includes a pattern generator 20, a delay signal generation device 22, and a comparator 32. The delay signal generation device 22 includes a waveform shaper 24 and a timing generator 26.
[0031]
The pattern generator 20 generates pattern data that is a test pattern to be input to the part under test 58 and expected value data that the part under test 58 should input and output the pattern data. The pattern generator 20 outputs the pattern data to the waveform shaper 24 and outputs the expected value data to the comparator 32. In addition, the pattern generator 20 outputs a timing set signal for designating generation of a delay clock having a predetermined delay amount according to the operation characteristics of the unit under test 58 to the timing generator 28.
[0032]
The timing generator 26 generates a delay clock having a delay amount specified by the timing set signal and outputs it to the waveform shaper 24. The timing generator 26 generates a delay clock based on a shift clock whose phase is shifted by a predetermined delay amount with respect to the phase of the reference clock. Further, the timing generator 26 outputs a comparison timing signal for designating the timing for comparing the output value supplied from the unit under test 58 and the expected value data supplied from the pattern generator 20 to the comparator 32.
[0033]
The waveform shaper 24 shapes the pattern data based on the delay clock supplied from the timing generator 26, and outputs the shaped pattern data corresponding to the operating characteristics of the unit under test 58 to the unit under test 58. The part under test 58 outputs an output value for the shaping pattern data to the comparator 32. The comparator 32 compares the output value with the expected value data supplied from the pattern generator 20 at the timing of the comparison timing signal supplied from the timing generator 26 to determine pass / fail of the part under test 58.
[0034]
FIG. 4 shows a block diagram of the timing generator 26. The timing generator 26 includes a reference clock generator 40 and delay clock generators (39a to 39n). The delay clock generators (39a to 39n) are preferably provided as many as the number of input pins (n pins) of the device under test 30 for inputting pattern data. The delay clock generator 39 (39a to 39n) includes a variable delay circuit 35 and a delay time determination device 38. The variable delay circuit 35 has a plurality of delay elements, and generates a delay clock having a predetermined delay amount by a combination of the plurality of delay elements. The delay time determination device 38 includes a delay amount determination unit 36, a phase comparison unit 34, and a phase shifter 10.
[0035]
Based on the timing set signal supplied from the pattern generator 20, the delay amount determination unit 36 specifies a shift clock setting that specifies that a shift clock whose phase is shifted by a predetermined delay amount with respect to the phase of the reference clock is generated. Data is output to the phase shifter 10. Further, the delay amount determination unit 36 outputs delay path data for setting a combination of delay elements that generate the delay amount to the variable delay circuit 35.
[0036]
The reference clock generator 40 outputs the reference clock to the variable delay circuit 35 and the phase shifter 10. The variable delay circuit 35 delays the reference clock based on the delay path data supplied from the delay amount determination unit 36 and generates a delay clock.
[0037]
The phase shifter 10 generates a shift clock whose phase is shifted by a predetermined delay amount with respect to the phase of the reference clock, based on the shift clock setting data supplied from the delay amount determination unit 36.
[0038]
The phase comparison unit 34 compares the phases of the delay clock and the shift clock and outputs the comparison result to the delay amount determination unit 36. The delay amount determination unit 36 determines whether or not the phase of the delay clock and the phase of the shift clock match based on the comparison result supplied from the phase comparison unit 34. If the phase of the delay clock and the phase of the shift clock do not match, the delay amount determination unit 36 outputs delay path data for changing the combination of delay elements to the variable delay circuit 35. The delay time determination device 38 changes the delay path data until the phase of the delay clock matches the phase of the shift clock. Therefore, the variable delay circuit 35 outputs a delay clock having a predetermined delay amount to the waveform shaper 24 and the comparator 32.
[0039]
FIG. 5 shows a block diagram of the timing generator 26. The timing generator 26 includes a reference clock generator 40 and delay clock generators (39a to 39n). The delay clock generators (39a to 39n) are preferably provided as many as the number of input pins (n pins) of the device under test 30 for inputting pattern data. The delay clock generators (39a to 39n) include phase shifters (10a to 10n) and a selector 11.
[0040]
The reference clock generator 40 outputs the reference clock to the phase shifters (10a to 10n). The phase shifter 10a generates a first shift clock whose phase is shifted by a first delay amount with respect to the phase of the reference clock supplied from the reference clock generator 40. The phase shifter 10b generates a second shift clock whose phase is shifted by a second delay amount with respect to the phase of the reference clock. It is preferable that the phase shifters (10a to 10n) are provided by the types of delay amounts necessary for the test of the device under test 30, and the phase shifters (10a to 10n) are shifted in phase by the delay amount necessary for the tests. Preferably, each shift clock is generated. For example, when a delay clock having three kinds of delay amounts of 2.5 ns, 2.8 ns, and 3.7 ns is required for testing the device under test 30, three phase shifters 10a, 10b, and 10c may be provided. It is preferable to generate a shift clock whose phase is shifted by 2.5 ns, 2.8 ns, and 3.7 ns.
[0041]
The selector 11 selects a shift clock whose phase is shifted by a predetermined delay amount with respect to the phase of the reference clock based on the timing set signal supplied from the pattern generator 20, and supplies it to the waveform shaper 24 and the comparator 32. Output.
[0042]
FIG. 6 shows a block diagram of the oscilloscope. The oscilloscope includes an analog front end 42, an A / D converter 44, a storage unit 46, a processing unit 48, a display device 50, a time interpolator 52, and a phase shifter 10.
[0043]
The phase shifter 10 outputs to the A / D converter 44 and the time interpolator 52 a shift clock whose phase is shifted by a predetermined amount with respect to the phase of the reference clock. The analog front end 42 inputs an analog signal, outputs a trigger signal to the time interpolator 52, and outputs an input signal to the A / D converter 44. The A / D converter 44 converts the input analog signal into a digital signal at the timing of the shift clock supplied from the phase shifter 10 and outputs the digital signal to the storage unit 46. The storage unit 46 stores the digital signal supplied from the A / D converter 44.
[0044]
The time interpolator 52 measures the phase difference between the trigger signal supplied from the analog front end 42 and the shift clock supplied from the phase shifter 10, and outputs it to the processing unit 48.
[0045]
The processing unit 48 performs processing for displaying an analog signal on the display device 50 based on the data stored in the storage unit 46 and the phase difference data supplied from the time interpolator 52, and displays the display data on the display device 50. Output to. The display device 50 displays an analog signal based on the display data supplied from the processing unit 48.
[0046]
FIG. 7 shows a block diagram of the phase shifter 10. The phase shifter 10 includes a first clock generation unit 66a and a second clock generation unit 66b. The first clock generation unit 66a includes a first frequency divider 60a, a third frequency divider 60b, a first phase comparator 62a, and a first voltage controlled oscillator 64a. The second clock generation unit 66b includes a second frequency divider 60c, a fourth frequency divider 60d, a second phase comparator 62b, and a second voltage controlled oscillator 64b.
[0047]
Each of the first divider 60a, the third divider 60b, the second divider 60c, and the fourth divider 60d preferably has a counter that counts the number of pulses of the input clock. The counter may be a counter that returns the count value to an initial value when the number of clock pulses is counted a predetermined number of times. For example, in the case of a frequency divider that divides into 1 / N (N is a natural number), the input clock pulse is counted from the initial value “0” and counted when the count value reaches (N−1). The counter may return the value to the initial value “0”.
[0048]
The first frequency divider 60a, the third frequency divider 60b, and the second frequency dividers 60c and 60d output one pulse when the count value reaches a set value that is a predetermined count value. For example, in a frequency divider that divides to 1 / N (N is a natural number), when the set value is 5, the frequency divider counts the number of pulses of the input clock from the initial value “0”, and the count value When 1 becomes 5, one pulse is output. When N pulses are counted, the count value is reset to “0” initially. The 1 / N frequency divider repeats this operation. The initial value may be set as the set value.
[0049]
In the present embodiment, the first frequency divider 60a divides the input clock by 1 / K (K is a natural number), and the set value is set to “A” (0 ≦ A ≦ K). The third frequency divider 60b divides the input clock by 1 / (K + 1), and the set value is set to “A”. The second frequency divider 60c divides the input clock by 1 / K, and the set value is set to “D” (A ≦ D ≦ K−1). The fourth frequency divider 60d divides the input clock by 1 / (K + 1), and the set value is set to “A”.
[0050]
The phase shifter 10 generates a shift clock whose phase is shifted by a predetermined amount with respect to the phase of the reference clock. The third frequency divider 60b divides the reference clock by 1 / (K + 1) at the timing of the set value “A” to generate an input clock, and outputs the input clock to the first phase comparator 62a. Based on the first input voltage supplied from the first phase comparator 62a, the first voltage controlled oscillator 64a has a predetermined shift amount that is a minimum shift amount of the phase of the shift clock with respect to the phase of the reference clock in the cycle of the reference clock. A first clock having a period added with time is generated. The first frequency divider 60a divides the first clock by 1 / K at the timing of the set value “A”.
[0051]
The first phase comparator 62a compares the phase of the input clock supplied from the third frequency divider 60b with the phase of the clock supplied from the first frequency divider 60a, and compares the first input voltage with the first voltage. Output to the controlled oscillator 64a. The first phase comparator 62a generates a first input voltage so that the phase of the input clock output from the third frequency divider 60b matches the phase of the clock output from the first frequency divider 60a. Therefore, the first voltage controlled oscillator 64a outputs a first clock having a frequency K times the input clock output from the third frequency divider 60b to the first frequency divider 60a.
[0052]
The second frequency divider 60c is configured to 1 / clock the first clock supplied from the first voltage controlled oscillator 64a at a timing of a set value “D” different from the timing at which the first frequency divider 60a divides the first clock. Divide by K. The second voltage controlled oscillator 64b generates a shift clock whose phase is shifted by an integer multiple of a predetermined time with respect to the phase of the reference clock based on the second input voltage supplied from the second phase comparator 62b. Generate.
[0053]
The fourth frequency divider 60d divides the shift clock by 1 / (K + 1) at the timing of the set value “A”. The second phase comparator 62b compares the phase of the clock supplied from the second frequency divider 60c with the phase of the clock supplied from the fourth frequency divider 60d, and outputs a second input voltage. Therefore, the phase of the clock output from the second frequency divider 60c matches the phase of the clock output from the fourth frequency divider 60d. Since the fourth frequency divider 60d divides the shift clock output from the second voltage controlled oscillator 64b by 1 / (K + 1), the second voltage controlled oscillator 64b has the same cycle as the reference clock and a predetermined phase. A shift clock shifted by an integer multiple of time is output.
[0054]
For example, when the period of the reference clock is Tns, the third frequency divider 60b outputs an input clock having a period T · (K + 1) ns to the first phase comparator 62a. Since the period of the clock output from the first frequency divider 60a is equal to the period of the input clock, the first frequency divider 60a outputs a clock having a period T · (K + 1) ns to the first phase comparator 62a. To do. Accordingly, the first voltage controlled oscillator 64a outputs a first clock having a period of (T + T / K) ns.
[0055]
Since the second frequency divider 60c divides the first clock by 1 / K, it outputs a clock having a cycle of T · (K + 1) ns. Further, since the set value for setting the frequency division timing is different from that of the first frequency divider 60a, the second frequency divider 60c
[0056]
(T / K) x set value difference (| AD)
Outputs a clock with a phase shift of only that. For example, when the difference between the set values is 5, the second frequency divider 60c outputs a clock whose phase is shifted by (T / K) · 5 ns with respect to the phase of the first clock.
[0057]
Since the cycle of the clock output from the fourth divider 60d is equal to the cycle of the clock output from the second divider 60c, the fourth divider 60d has a cycle of T · (K + 1) ns. Output the clock. Further, since the phase is also equal to the clock output from the second frequency divider 60c, the fourth frequency divider 60d has the following relationship with respect to the phase of the first clock.
[0058]
(T / K) x set value difference (| AD)
Outputs a clock with a phase shift of only that. Therefore, the second voltage controlled oscillator 64b has a period Tns that is equal to the period of the reference clock, and the phase with respect to the phase of the reference clock.
[0059]
(T / K) x set value difference (| AD)
A shift clock that is shifted by a certain amount is output.
[0060]
In another embodiment, the third frequency divider 60b and the fourth frequency divider 60d may not be provided. The period of the input clock input to the first phase comparator 62a is T, and the clock input from the first frequency divider 60a is divided into 1 / K (K is a natural number) at the timing of the set value “A”. An example in which the clock input to the second frequency divider 60c is divided by 1 / K at the timing of the set value “D” will be described.
[0061]
For example, when the period of the input clock is Tns, the period of the clock output from the first frequency divider 60a is equal to the period of the input clock, so that the first frequency divider 60a outputs a clock having the period T. Accordingly, the first voltage controlled oscillator 64a outputs a first clock having a period of T / Kns.
[0062]
Since the second frequency divider 60c divides the first clock by 1 / K, it outputs a clock having a period of Tns. Further, since the set value for setting the frequency division timing is different from that of the first frequency divider 60a, the second frequency divider 60c
[0063]
(T / K) x set value difference (| AD)
Outputs a clock with a phase shift of only that. For example, when the difference between the set values is 5, the second frequency divider 60c outputs a clock whose phase is shifted by (T / K) · 5 ns with respect to the phase of the first clock.
[0064]
The second phase comparator 62b outputs the second input voltage to the second voltage controlled oscillator 64b so that the clock output from the second frequency divider 60c and the shift clock output from the second voltage controlled oscillator 64b are equal. To do. Therefore, the second voltage controlled oscillator 64b is in response to the phase of the input clock.
[0065]
(T / K) x set value difference (| AD)
A shift clock with a phase shift of only the output is output.
[0066]
FIG. 8 illustrates an example of the phase shifter 10 described with reference to FIG. 7, in which K is set to 256 for setting the frequency division ratio of the input clock, and “0” is set to the setting value A for setting the frequency division timing. A timing chart when the value D is set to “1” and the period of the reference clock is 4 ns is shown.
[0067]
The third frequency divider 60b divides the reference clock (point A) having a period of 4 ns by 1/257 and outputs a clock having a period of 1028 ns. The first frequency divider 60a outputs a clock having the same period and phase as the clock output from the third frequency divider 60b (point C). Since the third frequency divider 60b divides the first clock output from the first voltage controlled oscillator 64a by 1/256, the first voltage controlled oscillator 64a outputs the first clock having a period of 4.0015625 ns ( D point).
[0068]
Since the second frequency divider 60c divides the first clock by 1/256 at the timing of the set value “1”, the second frequency divider 60c outputs a clock having a period of 1028 ns that is shifted by 4.015625 ns from the phase of the first clock. (E point). The fourth frequency divider 60d outputs a clock having the same period and phase as the clock output from the second frequency divider 60c (point F). Since the fourth frequency divider 60d divides the clock output from the second voltage controlled oscillator 64b by 1/257, the second voltage controlled oscillator 64b is shifted by 0.0156625 ns from the phase of the reference clock. A shift clock is output (point G).
[0069]
As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.
[0070]
【The invention's effect】
As is apparent from the above description, according to the present invention, it is possible to generate a shift clock whose phase is shifted by a predetermined amount with respect to the phase of the reference clock.
[Brief description of the drawings]
FIG. 1 shows a block diagram of a conventional phase shifter 10;
FIG. 2 shows a block diagram of a semiconductor test apparatus.
FIG. 3 shows a semiconductor device having a semiconductor test section for testing the semiconductor device.
4 shows a block diagram of the timing generator 26. FIG.
FIG. 5 shows a block diagram of the timing generator 26. FIG.
FIG. 6 shows a block diagram of an oscilloscope.
7 shows a block diagram of the phase shifter 10. FIG.
8 shows a timing chart of the phase shifter 10 shown in FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Phase shifter, 12 ... Phase comparator, 14 ... D / A converter, 15 ... Adder, 16 ... Error amplifier, 18 ... Voltage-controlled oscillator, 20. Pattern generator, 22 ... Delay signal generator, 24 ... Waveform shaper, 26 ... Timing generator, 28 ... Device insertion part, 30 ... Device under test, 32 ... ..Comparator 34... Phase comparison unit 36. Delay amount determination unit 38. Delay time determination device 40. Reference clock generator 42. Analog front end 44. ..A / D converter, 46 ... storage unit, 48 ... processing unit, 50 ... display device, 52 ... time interpolator, 54 ... semiconductor device, 56 ... semiconductor test Part, 58 ... part under test, 60 ... frequency divider, 62 ... phase comparator, 64 ... electric Controlled oscillator, a first clock generator 66a · · ·, 66b · · · second clock generation unit

Claims

A phase shifter that generates a shift clock whose phase is shifted by an integer multiple of a predetermined time with respect to the phase of the input clock,
A first voltage controlled oscillator that generates a first clock based on a first input voltage;
A first divider for dividing the first clock;
A first phase comparator that compares the phase of the input clock with the phase of the clock generated by the first frequency divider and outputs the first input voltage;
A second frequency divider that divides the first clock at a timing different from that of the first frequency divider;
A second voltage controlled oscillator that generates the shift clock based on a second input voltage;
A phase shifter comprising: a second phase comparator that compares the phase of the clock generated by the second frequency divider with the phase of the shift clock and outputs the second input voltage .

2. The phase shifter according to claim 1, wherein the first frequency divider and the second frequency divider divide the first clock by 1 / M (M is a natural number).

A third frequency divider that divides the input clock by 1 / N (N is a natural number);
A fourth frequency divider that divides the shift clock into 1 / N (N is a natural number);
The setting value for setting the frequency division timing of the input clock set in the second frequency divider is the setting set in the first frequency divider, the third frequency divider, and the fourth frequency divider. The phase shifter according to claim 1 or 2, wherein the phase shifter is different from the value .

A semiconductor test apparatus for testing a semiconductor device,
A phase shifter according to claim 1;
A semiconductor test apparatus, wherein a timing used for testing the semiconductor device is set based on a shift clock generated by the phase shifter .

The first frequency divider and the second frequency divider may reduce the first clock to 1 / M ( M 5 is a natural number).
Semiconductor test equipment.

The input clock is 1 / N ( N Is a natural frequency) and a third frequency divider,
The shift clock is set to 1 / N ( N Is a natural frequency), and a fourth frequency divider,
The setting value for setting the frequency division timing of the input clock set in the second frequency divider is the setting set in the first frequency divider, the third frequency divider, and the fourth frequency divider. 6. The semiconductor test apparatus according to claim 4, wherein the semiconductor test apparatus is different from the value.

A timing generator for generating a delay clock having a predetermined delay amount based on the shift clock;
A pattern generator for generating a test pattern to be input to a semiconductor device;
Based on the delay clock generated by the timing generator and the test pattern, a waveform shaper that outputs a shaped test pattern obtained by shaping the test pattern to be applied to a semiconductor device under test;
A device insertion portion for placing the semiconductor device under test and inputting the shaping test pattern to the semiconductor device under test;
The output signal output from the semiconductor device under test to which the shaping test pattern is input is compared with the expected value to be output from the semiconductor device under test output from the pattern generator. 7. A semiconductor test apparatus according to claim 4 , further comprising a comparator for determining pass / fail.

The timing generator according to claim 7 includes a plurality of phase shifters according to claim 4 that generate a plurality of the shift clocks that are shifted in phase by different delay amounts with respect to the phase of the input clock , The semiconductor test apparatus according to claim 7, wherein a plurality of delay clocks having different delay amounts are generated based on the shift clock.

The timing generator according to claim 7, comprising: a delay circuit that has a plurality of delay elements and generates a delay clock having a predetermined delay amount by a combination of the plurality of delay elements;
The semiconductor test according to claim 7, further comprising a delay amount determination unit that changes a combination of the delay elements based on whether or not the delay clock and the shift clock coincide with each other. apparatus.

A timing generator according to claim 7 includes a plurality of phase shifters according to claim 4, and the plurality of phase shifters are shifted in phase by different delay amounts with respect to the phase of the input clock. Generating a plurality of the shift clocks;
A selector for selecting one shift clock from the plurality of generated shift clocks;
8. The semiconductor test apparatus according to claim 7, wherein a delay clock is generated based on the selected one shift clock.

In the delay time determination device that determines whether or not the delay time of the delay circuit that delays the input signal is equal to a predetermined delay time,
A phase shifter according to claim 1;
A phase comparator that outputs a comparison signal obtained by comparing the phase of the shift clock with the phase of the delayed clock obtained by delaying the input clock by the delay circuit;
A delay time determination apparatus comprising: a delay amount determination unit that determines whether the delay time of the delay circuit is equal to the predetermined delay time based on the comparison signal.

The delay amount determination unit outputs shift clock setting data designating generation of a shift clock whose phase is shifted by a predetermined delay amount with respect to the phase of the input clock to the phase shifter, and the delay clock The delay time determination apparatus according to claim 11, wherein the delay path data is changed until the phase of the shift clock matches the phase of the shift clock .

13. The delay amount determination unit according to claim 12, wherein the delay amount determination unit generates the shift clock setting data based on a timing set signal supplied from a pattern generator.
Delay time determination device.

The first frequency divider and the second frequency divider may reduce the first clock to 1 / M ( M 14 is a natural number), according to any one of claims 11 to 13.
Delay time determination device.

The input clock is 1 / N ( N Is a natural frequency) and a third frequency divider,
The shift clock is set to 1 / N ( N Is a natural frequency), and a fourth frequency divider,
The setting value for setting the frequency division timing of the input clock set in the second frequency divider is the setting set in the first frequency divider, the third frequency divider, and the fourth frequency divider. The value according to claim 11, wherein the value is different from the value.
Delay time determination device.

An oscilloscope for visualizing input signals,
A first voltage controlled oscillator that generates a first clock based on a first input voltage;
A first divider for dividing the first clock;
A first phase comparator that compares the phase of the input clock with the phase of the clock generated by the first divider and outputs the first input voltage;
A second frequency divider that divides the first clock at a timing different from that of the first frequency divider;
A second voltage controlled oscillator that generates a shift clock that is shifted in phase by a time that is an integral multiple of the period of the first clock with respect to the phase of the input clock based on a second input voltage;
A second phase comparator that compares the phase of the clock generated by the second frequency divider with the phase of the shift clock and outputs the second input voltage ;
An A / D converter for analog / digital conversion of the input signal at the timing of the shift clock;
A time interpolator that measures a delay time of the timing at which the input signal is input;
A processing device for generating data for displaying the input signal on a display device based on the data generated by the A / D converter and the delay time;
An oscilloscope comprising: the display device that displays the input signal based on data generated by the processing device.

The first frequency divider and the second frequency divider may reduce the first clock to 1 / M ( M The oscilloscope according to claim 16, wherein the oscilloscope is divided into natural numbers.

The input clock is 1 / N ( N Is a natural frequency) and a third frequency divider,
The shift clock is set to 1 / N ( N Is a natural frequency), and a fourth frequency divider,
The setting value for setting the frequency division timing of the input clock set in the second frequency divider is the setting set in the first frequency divider, the third frequency divider, and the fourth frequency divider. The oscilloscope according to claim 16 or 17, wherein the oscilloscope is different from a value.

A semiconductor device having a semiconductor test section for testing a semiconductor device,
A first voltage controlled oscillator that generates a first clock based on a first input voltage;
A first divider for dividing the first clock;
A first phase comparator that compares the phase of the input clock with the phase of the clock generated by the first divider and outputs the first input voltage;
A second frequency divider that divides the first clock at a timing different from that of the first frequency divider;
A second voltage controlled oscillator that generates a shift clock that is shifted in phase by a time that is an integral multiple of the period of the first clock with respect to the phase of the input clock based on a second input voltage;
A timing generator having a second phase comparator for comparing the phase of the clock generated by the second frequency divider with the phase of the shift clock and outputting the second input voltage;
A waveform shaper that shapes pattern data based on a delay clock supplied from the timing generator;
A semiconductor test unit for setting a timing used for testing the device under test based on the shift clock;
A semiconductor device comprising: a device under test to be tested by the semiconductor test unit .

The first frequency divider and the second frequency divider may reduce the first clock to 1 / M ( M 20. The semiconductor device according to claim 19, wherein the frequency is divided by a natural number.

The input clock is 1 / N ( N Is a natural frequency) and a third frequency divider,
The shift clock is set to 1 / N ( N Is a natural frequency), and a fourth frequency divider,
The setting value for setting the frequency division timing of the input clock set in the second frequency divider is the setting set in the first frequency divider, the third frequency divider, and the fourth frequency divider. 21. The semiconductor device according to claim 19, wherein the semiconductor device is different from the value.