JP4198271B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、一般の半導体記憶装置に関し、特にクロックに同期して動作する半導体記憶装置に関する。
近年、ＣＰＵの高速化に伴って、ＤＲＡＭ（dynamic random access memory）等の半導体記憶装置では、より高い信号周波数でデータ信号の入出力を行い、データ転送速度の高速化をはかることが要求されている。
【０００２】
この要求に応える半導体記憶装置として、例えば、ＳＤＲＡＭ（synchronous dynamic random access memory）、及びＦＣＲＡＭ（fast cycle random access memory ）等は、外部からのクロック信号に同期して動作することにより高速な動作を実現している。
【０００３】
【従来の技術】
以下、従来の半導体記憶装置として、例えば、ＳＤＲＡＭの動作について説明する。
図１は、ＳＤＲＡＭのメモリセル周辺の回路構成の一例を示す。図１の回路は、容量２０１とＮＭＯＳトランジスタ２０２から２１２、２２３、２２４とＰＭＯＳトランジスタ２１３、２２１、２２２を含む。尚、ＰＭＯＳトランジスタ２２１及び２２２と、ＮＭＯＳトランジスタ２２３及び２２４は、センスアンプ２２０を構成している。また、メモリセル（記憶セル）である容量２０１には、１ビットのデータが記憶される。
【０００４】
図２は、上記図１に示すメモリセル周辺の回路を有するＳＤＲＡＭのデータ読出し動作を示すタイミングチャートである。図１及び図２を参照して、データ読み出しのタイミング制御について説明する。
データ読出しの場合、ＳＤＲＡＭに対するコマンドとして、ビット線ＢＬ及び／ＢＬを所定の電圧にプリチャージするプリチャージコマンド（ＰＲＥ）、ローアクセスのための／ＲＡＳコマンド（Ｒ）、及びコラムアクセスのための／ＣＡＳコマンド（Ｃ）が順次入力される。／ＲＡＳコマンドは、ＳＤＲＡＭ内のコア回路から１つのロー系のメモリセルブロック、即ち、特定のワード線を選択する。／ＣＡＳコマンドは、選択されたワード線の中から特定のコラム、即ちセンスアンプ２２０を選択する。尚、コア回路は、メモリセル２０１がロー及びコラム方向に関してアレイ状に配置されたものであり、各コラム毎にセンスアンプ２２０が設けられている。従って、センスアンプ２２０には、選択されたワード線に対応するメモリセルのデータが取り込まれる。
【０００５】
／ＲＡＳコマンドが入力されると、ビット線トランスファー信号ＢＬＴ０がＬＯＷとなり（この時、ＢＬＴ１はＨＩＧＨになっておりＮＭＯＳトランジスタ２０３及び２０４は導通状態にある。）、ビット線ＢＬ及び／ＢＬがセンスアンプ２２０に接続される。同時にプリチャージ信号ＰＲをＬＯＷに落とし、ビット線ＢＬのリセット状態を解除する。
【０００６】
サブワード線選択信号ＳＷを選択し、ＨＩＧＨにすることで特定のワード線を選択する。これにより、セルゲートであるＮＭＯＳトランジスタ２０２が導通し、容量２０１のデータがビット線ＢＬに読み出される。
次にセンスアンプ２２０を駆動するためにセンスアンプ駆動信号ＳＡ１及びＳＡ２がアクティブになり、ＮＭＯＳトランジスタ２１２及びＰＭＯＳトランジスタ２１３が導通する。この状態で、ビット線ＢＬ及び／ＢＬ上のデータは、ＮＭＯＳトランジスタ２０３及び２０４を介して、センスアンプ２２０に読み込まれる。センスアンプ２２０が駆動することにより、ビット線ＢＬ及び／ＢＬ上のデータが増幅されて振幅が増大する。このとき、センスアンプ２２０には、選択されたワード線に対応する全てのメモリセルのデータが取り込まれている。
【０００７】
次に／ＣＡＳコマンドに対応してコラム線選択信号ＣＬがＨＩＧＨになり、特定のコラムを選択する。選択されたコラムゲートであるＮＭＯＳトランジスタ２１０及び２１１が導通し、増幅されたビット線ＢＬ及び／ＢＬ上のデータがデータバスＤＢおよび／ＤＢに読み出される。上述のような構成（単一バンク）のＳＤＲＡＭでは、同一のローアドレス（同一のワード線）のデータを連続的に読みだす場合には、異なるコラムを順次選択することで、即ち、既にデータを格納している各センスアンプに対応するコラム線選択信号を順次ＨＩＧＨにすることで、異なるコラムアドレスのデータを順次読みだすことが出来る。従って、例えば、バースト長ＢＬ＝４の場合は、図２に示すように、４ビットの連続したデータが読み出される。
【０００８】
その後、プリチャージコマンドが入力されると、適切なタイミングでプリチャージ信号ＰＲがＨＩＧＨになり、ＮＭＯＳトランジスタ２０７、２０８、２０９が導通し、ビット線ＢＬ及び／ＢＬが所定の電位ＶＰＲにプリチャージされる。これにより、ビット線ＢＬ及び／ＢＬがリセットされ、次のコントロール信号（ＲまたはＷ）に備えることができる。
【０００９】
しかしながら、再度のコマンド入力（Ｒ）、（Ｃ）、（ＰＲＥ）により、異なったローアドレス（異なったワード線）のデータを読み出そうとすると（即ちページミスヒットの場合）、新たなワード線が選択する各メモリセルからのデータを、ビット線ＢＬ及び／ＢＬに新たに読みだす必要がある。更に、単一バンクの構成では、新たなデータをビット線ＢＬ及び／ＢＬに読み出すためには、予めビット線ＢＬ及び／ＢＬをプリチャージしておく必要がある。そのため、図２に示すように、異なるローアドレスのデータ読み出しに、大きな時間間隔、即ち、１０クロックの空白期間が発生する。
【００１０】
そこで、この空白期間を埋めるため、マルチバンク構成のＳＤＲＡＭにおいてバンクインターリーブ方式が採用されており、例えば、複数のバンクを選択して順にデータを出力するようにコマンドを入力する。即ち、図２の下方に記載のように、バンク０とバンク１に対して順にコマンドを入力する。
これにより、バンク０の読出しデータの１０クロックの空白期間に、バンク１の読出しデータが出力され、上記空白期間をある程度改善することができる。
【００１１】
その他の従来の半導体記憶装置としては、例えば、ＦＣＲＡＭがある。下記にＳＤＲＡＭとの相違点、及びＦＣＲＡＭのデータ読み出しのタイミング制御について説明する。尚、ＦＣＲＡＭのメモリセル周辺の回路構成は、図１に示す回路構成と同様である。
ＳＤＲＡＭとの第１の相違点として、ＦＣＲＡＭは、一度に複数のコラムを選択することにより、各センスアンプ２２０からパラレルにデータを読み出す。そのため、固定の期間だけ各センスアンプ２２０を駆動しておけばよく、センスアンプ動作の期間をバースト長ＢＬに関わらず一定にして（例えば、ＢＬ＝１とＢＬ＝４のセンスアンプ動作の期間が同一）、乱れのないロー系のパイプライン動作を実行可能になる。
【００１２】
第２に、ＦＣＲＡＭは、内部プリチャージ信号（ＳＤＲＡＭの（ＰＲＥ）に相当）によって自動的にリセット動作を実行する。これは、センスアンプ動作の期間が同一であることを利用することで、各センスアンプ２２０からのデータ読み出しの直後に、最適なタイミングでプリチャージを実行する。そのため、センスアンプ２２０の動作能力の限界に近い高速なサイクルでのデータ読み出しを実現することができる。
【００１３】
第３に、ＦＣＲＡＭでは、上記パイプライン動作、及び上記自己プリチャージにより、ランダムアクセスのリードサイクルが短いため、例えば、先に説明したＳＤＲＡＭと同様にバースト長ＢＬ＝４のときは、各センスアンプから読み出した４ビットのパラレルデータをシリアルデータに変換し、連続した途切れのないデータ読出しを実現する。
【００１４】
図３は、上記図１に示すメモリセル周辺の回路を有するＦＣＲＡＭのデータ読出し動作を示すタイミングチャートである。図１及び図３を参照して、データ読み出しのタイミング制御について説明する。尚、読出しデータのバースト長は、ＳＤＲＡＭのときと同様に、バースト長ＢＬ＝４とする。
アクティベーションコマンド（ＡＣＴ）が入力されると、ＦＣＲＡＭは、内部で、各メモリセル２０１のデータを各センスアンプ２２０に取り込むことを指令する信号であるＲＡＳＺを生成し、更にワード線選択信号ＭＷ及びＳＷ、ビット線トランスファー信号ＢＬＴ、及びセンスアンプ駆動信号ＳＡ１及びＳＡ２を適切なタイミングで生成する。これにより、メモリセル２０１のデータは、ビット線ＢＬに現われ、センスアンプ２２０に取り込まれ、更にセンスアンプ２２０内で振幅が増幅される。
【００１５】
更にＦＣＲＡＭでは、信号ＲＡＳＺを受け取ってから所定の時間が経過した後に、内部プリチャージ信号ＰＲＥを生成する。
また、読み出しコマンド（ＲＤ）の入力に対応して、コラムアドレスが選択するコラムのコラム線選択信号ＣＬがＨＩＧＨになり、センスアンプ２２０のデータがデータバスＤＢ及び／ＤＢに読み出される。読み出されたデータは、４ビットのパラレルデータであり、このデータがシリアルデータに変換され、読出しデータＤＱとして、外部に出力される。
【００１６】
図３に示されるように、内部生成されたプリチャージ信号ＰＲＥは、ＳＤＲＡＭの外部からプリチャージ信号（ＰＲＥ）が入力された時と同様の動作で、ビット線トランスファー信号ＢＬＴ及びワード線選択信号ＭＷ及びＳＷをリセットすると共に、ビット線ＢＬ及び／ＢＬを所定の電位にプリチャージする。このプリチャージ信号ＰＲＥによるプリチャージ動作のタイミングは、コラム線選択信号ＣＬによりデータがセンスアンプ２２０から読み出された直後である。
【００１７】
また、ＦＣＲＡＭでは、コマンドをパケット形式で受け取ることで、コマンド間の間隔を短縮するようにしている。即ち、図３では、アクティベーションコマンド（ＡＣＴ）及び読み出しコマンド（ＲＤ）を、２サイクルにまたがる一つのパケットとして入力する。
上記のデータ読出し動作を繰り返し実行した場合、ＦＣＲＡＭでは、ランダムアクセスのリードサイクルが短いため、例えば、バースト長ＢＬ＝４のときは、図３に示す様に、連続した途切れのないデータ読出しを実現している。即ち、ＦＣＲＡＭでは、ＳＤＲＡＭで使用しているバンクインターリーブ方式が必要ない。
【００１８】
このように、ＦＣＲＡＭでは、ＳＤＲＡＭにおいて発生していたデータ読み出しの空白期間が発生せず、より高速なデータ読み出しを実現している。
【００１９】
【発明が解決しようとする課題】
上述したように、ＦＣＲＡＭはデータの読出し時、ＳＤＲＡＭで発生する空白期間を持たないので、データをより高速に読出すことができる。
論理的には、同時に読出すパラレルデータのビット数を増せば、バースト長を長くすることができる。しかしながら、より多くのビット線対の電位差を同時に増幅し、その後ビット線対をリセットしなければならないので、読出し動作が遅くなる。
【００２０】
読出し動作を速くするには、コアサイズをできるだけ小さくする必要がある。しかしながら、コアサイズを小さくすれば、同時に読出せるパラレルデータのビット数は減ってしまう。つまり、従来の技術では同時に読出せるパラレルデータのビット数とデータ読出しの高速化とはトレードオフの関係にあり、より多くのビット数をより高速に読出すという要求に答えられない。
【００２１】
本発明は、内部で自動的にバンクインターリーブ動作を行うことにより、複数のメモリセルブロックを選択的に活性化でき、更にそのメモリブロック内に記憶されているデータの読出し速度の高速化を実現する半導体記憶装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
そこで、上記課題を解決するため、請求項１の発明において、少なくとも一つのメモリセルブロックを有するバンクを複数備えた半導体記憶装置は、バースト長が所定値以下の時に単一のメモリセルブロックを選択して活性化し、所定値より長い値の時にバースト長に応じた複数のバンクでメモリセルブロックの一つを選択的に活性化するブロック活性化回路（後述する実施例のＲＡＳ生成ユニット９、内部インターリーブ発生回路６、タイミングコントローラ１０、プリデコーダ１１に相当）と、外部からのアドレス信号に基づいて特定のバンクを選択するバンク選択信号を生成するアドレスデコーダ（後述する実施例のアドレスバッファ３に相当）と、を有し、データ読み出し動作において、前記ブロック活性化回路は、バースト長が所定値以下の場合には、前記単一のメモリセルブロックを選択し、バースト長が所定値より長い場合には、複数のバンクを交互に連続して選択し、選択したバンクでメモリセルブロックの一つを選択することを特徴とする。
【００２３】
請求項１記載の半導体記憶装置は、データ出力のバースト長と、選択されるメモリセルブロックとの関係を規定し、それを実現するための具体的な構成を規定する。
例えば、従来のＦＣＲＡＭは、一度の読出しコマンド（ＲＤ）の入力で複数のコラム線選択信号ＣＬを生成することにより、対応する各センスアンプ２２０からパラレルにデータを読み出す。しかしながら、この構成では、読み出されるパラレルデータのビット数が、例えば、４ビットの場合、設定可能な最大バースト長は、ＢＬ＝４となる。即ち、従来のＦＣＲＡＭは、一度の読出しコマンドの入力で、単一のメモリセルブロックしか選択できない。
【００２４】
これに対し、請求項１記載の半導体記憶装置では、一度の読出しコマンドの入力で、複数のメモリセルブロックを選択的に活性化できる。従って、バースト長に応じたメモリセルブロックの選択が可能となる。具体的には、例えば、バースト長がＢＬ＝３２の場合、本発明の半導体記憶装置は、一度の読出しコマンドの入力で８つのメモリセルブロックを選択的に活性化し、活性化順に３２ビットのデータを読み出すことができる。
【００２５】
また、請求項２の発明において、請求項１記載の半導体記憶装置は、前記複数のバンクでメモリセルブロックの一つが活性化された場合の、データ読出し処理に要するサイクルタイムが、前記単一のメモリセルブロックが選択された場合と同一とすることを特徴とする。
請求項２記載の半導体記憶装置は、データの読出し速度の高速化を実現するための方法を規定する。
【００２６】
例えば、従来のＦＣＲＡＭは、例えば、バースト長がＢＬ＝４の場合、読出しコマンドが入力されると、４ビットのシリアルデータが読み出される。従って、従来のＦＣＲＡＭでは、このデータ読出し動作を２回実行すると（即ち、読出しコマンドを２回入力すると）、連続した途切れのない８ビットのシリアルデータが読み出される。この場合、データ読出し処理に要するサイクルタイムは、４ビットのシリアルデータを読み出すときの２倍となる。
【００２７】
これに対し、請求項１記載の半導体記憶装置では、例えば、バースト長がＢＬ＝８の場合、読出しコマンドが１回入力されると、２つのメモリセルブロックが自動的に選択的に活性化されるため、連続した途切れのない８ビットのシリアルデータが一度に読み出される。この場合、例えば、クロックの周波数を２倍にするか、またはＤＤＲ（Double Data Rate）にすることにより、データ読出し処理に要するサイクルタイムを、バースト長ＢＬ＝４にて４ビットのシリアルデータを読み出すときと同一にすることができる。即ち、本発明の半導体記憶装置の転送レートは、従来のＦＣＲＡＭの転送レートの２倍となる。
【００３０】
また、請求項３の発明において、前記バースト長の所定値は、請求項１記載における選択的に活性化されたメモリブロックから読出されるパラレルデータのビット数とすることを特徴とする。請求項３の発明は、バースト長の所定値の一例を規定する。
また、請求項４の発明において、請求項１記載の半導体記憶装置は、パラレルデータをシリアルデータに変換するパラレル／シリアル変換回路（後述する実施例のパラシリ変換回路１８ａ、１８ｂに相当）を有し、該パラレル／シリアル変換回路は、前記複数のメモリセルブロックからそれぞれ出力された複数ビットのパラレルデータを順次取り込み、前記バースト長情報に基づいて、シリアルデータを出力し、バースト長が所定値より長い場合、その時のバースト長に応じてシリアルデータの送信レートを高速化する（後述する実施例のパラシリ変換回路１８ａ、１８ｂ、ＤＱコントローラ１７に相当）ことを特徴とする。請求項４記載の発明は、データ読出し処理の高速化を実現するための構成の一例を規定する。
【００３１】
更に、請求項５に記載の半導体記憶装置は、請求項１に記載の構成に加え更にアドレスカウンタ（後述する実施例のアドレスカウンタ９０に相当する）を備え、設定されたバースト長が前記所定値より長い第２の所定値よりも更に長い場合には、外部から与えられた第１のアドレス信号及びそれに基づき前記アドレスカウンタが発生した第２のアドレス信号に対し、複数のメモリセルブロックをバースト長に基づく回数繰り返し活性化することを特徴とする。複数のメモリセルブロックをバースト長に基づく回数繰り返し活性化することで、任意のバースト長のデータを読出すことができる。
【００３２】
請求項６に記載の半導体記憶装置は、請求項５において、前記第１のアドレス信号と前記第２のアドレス信号は異なるワード線を選択することを特徴とする。異なるワード線を選択することで、外部から第１のアドレス信号を与えることで、同じメモリブロックから複数回データを読出すことができる。
請求項７に記載の半導体記憶装置は、請求項１又は２において、バースト長情報を生成するバースト長情報生成回路（後述する実施例のモードレジスタ４に相当）を備えることを特徴とする。
【００３３】
【発明の実施の形態】
以下、本発明の半導体記憶装置の実施例を図面に基づいて説明する。
図４は、本発明の半導体記憶装置の実施例を示す。尚、実施例として、本発明のＦＣＲＡＭを具体例とする。
本発明のＦＣＲＡＭは、クロックバッファ１、コマンドデコーダ２、アドレスバッファ３、モードレジスタ４、クロックカウンタ５、内部インターリーブ発生回路６、バンク０用回路７、バンク１用回路８、ＤＱコントローラ１７、バンク０用パラシリ変換回路１８ａ、バンク１用パラシリ変換回路１８ｂ、及びデータ出力バッファ１９を含む構成とする。また、バンク０用回路７とバンク１用回路８内には、それぞれマトリクス状に配列されたメモリセル１４を含む複数のメモリセルブロック（メモリセルブロック１２ａ、１２ｂ、１２ｃ、１２ｄ）、ＲＡＳ生成ユニット９、タイミングコントローラ１０、プリデコーダ１１、ローデコーダ１３、コラムデコーダ１４、センスアンプ１５、及びセンスバッファ１６を含む。
【００３４】
上記のように構成される本発明のＦＣＲＡＭは、内部で自動的にバンクインターリーブ動作を行うことにより、複数のメモリセルブロックを選択的に活性化し、更にそのメモリブロック内に記憶されているデータの読出し速度の高速化を実現する。尚、本実施例のメモリセル（例えば、図示のメモリセル２０）は、例えば、ＤＲＡＭ型のセル構造を有し、更に本実施例のメモリセル周辺の回路構成は、先に説明した図１と同様の構成とする。本実施例では、例えば、マトリクス状にメモリセルを敷きつめたセルマトリクス（コア回路）が、複数のバンク単位（図示のバンク０用回路及びバンク１用回路）に分割されている。バンク毎に分割されたセルマトリクスは、更に複数のメモリセルがロー及びコラム方向に配置された各ブロック（図示の１２ａ、１２ｂ、１２ｃ、１２ｄ）を形成する。各ブロックでは、コラム毎にセンスアンプ１５を有する。また、図１に示す本実施例は、説明の便宜上、２バンク構成として図示するが、ＦＣＲＡＭ内のバンク構成はこれに限らない。
【００３５】
上記、本発明のＦＣＲＡＭを構成する各部の機能について簡単に説明する。クロックバッファ１は、外部からのクロック信号（ＣＬＫ）が入力され、ＦＣＲＡＭを構成する各部に同期クロックＣＬＫ１を供給する。コマンドデコーダ２は、外部からのコマンド、例えば、読出しコマンド（ＷＥ：以後ＲＤと呼ぶ）、書込みコマンド（／ＷＥ）、チップセレクト信号（／ＣＳ）等が入力され、デコードして後述する各バンク用回路に通知する。尚、／は負論理の信号を表し、その他は正論理の信号を表す。アドレスバッファ３は、外部からのメモリアドレス信号（Ａ０からＡｎ）を入力する。尚、変数ｎはメモリ容量に応じた整数とする。モードレジスタ４は、内部に使用するバースト長を設定するためのレジスタを具備し、外部からのバースト長に基づいてバースト長情報を生成する。クロックカウンタ５は、前記バースト長情報に応じて、定期的なタイミングでパルス信号を発生する。内部インターリーブ発生回路６は、前記バースト長情報及び前記パルス信号に基づいて、活性化させるバンクを選択する。パラシリ変換回路１８ａ及び１８ｂは、各メモリセルブロックから読み出されるパラレルデータをシリアルデータに変換する。ＤＱコントローラ１７は、データ読出し時にパラシリ変換回路１８ａ及び１８ｂ及びデータ出力バッファ１９を制御する。
【００３６】
また、バンク０用回路７において、ＲＡＳ生成ユニット９は、メモリセルブロック内の各メモリセルのデータをセンスアンプに読み出すことを指令する信号ｂｒａｓｚを生成する。タイミングコントローラ１０は、各ブロックを活性化するための信号と、メモリセルブロックの活性化を開始してから一定時間経過後に自動的に内部をプリチャージするための信号ｂｓｐｒｘ信号を生成する。プリデコーダ１１は、供給されたアドレス信号をラッチすると共にプリデコードし、バンク内に配置された複数のメモリブロックの１つを選択する。ローデコーダ１３は、アドレス信号に対応するワード線を選択するためのワード線選択信号を生成する。センスアンプ１５は、ワード線選択信号により選択されるワード線に結合された全てのメモリセルのデータを受け取り保持する。コラムデコーダ１４は、前記複数のセンスアンプに保持されているデータを複数ビット同時に選択するためのコラム線選択信号を生成する。センスバッファ１６は、読み出されたパラレルデータをバッファリングする。尚、バンク１用回路８の構成及び機能は、前記バンク０用回路７と同様のため説明を省略する。
【００３７】
上記、図４に示すＦＣＲＡＭは、例えば、クロック信号（ＣＬＫ）、アクティベーションコマンド（ＡＣＴ）、コントロール信号（ＲＤ）、及びアドレス信号（Ａ０からＡｎ）が入力されると、データ読出し動作を開始する。まず本発明のＦＣＲＡＭの基本的なデータ読出し動作（例えば、バースト長ＢＬ＝４のとき）を図４に従って説明する。
【００３８】
クロック信号（ＣＬＫ）は、内部のグローバルなクロック信号ＣＬＫ１として、ＦＣＲＡＭの動作を同期制御するために、常にＦＣＲＡＭ内の各構成部に供給されている。アクティベーションコマンド（ＡＣＴ）、コントロール信号（ＲＤ）は、コマンドデコーダ２でデコードされ、デコード結果に応じてＲＡＳ生成ユニット９を制御する。アドレス信号（Ａ０からＡｎ）は、アドレスバッファ３を介してプリデコーダ１１に供給される。尚、アドレスバッファ３内では、アドレスデコードが実行され、データ読出し動作を実行するバンクのＲＡＳ生成ユニット９に対してバンク選択信号ｂａｚを通知する。ここでは、バンク０用回路７にバンク選択信号ｂａｚが通知されたものとする。
【００３９】
ＲＡＳ生成ユニット９は、アクティベーションコマンド（ＡＣＴ）が入力されると、内部ＲＡＳ信号である信号ｂｒａｓｚを生成する。尚、ＲＡＳ生成ユニット９は、リフレッシュコマンド入力時に信号ｂｒａｓｚを連続的に内部生成してリフレッシュ動作を実行するためのものであり、アクティベーションコマンド（ＡＣＴ）の入力時には信号ｂｒａｓｚを単発的に生成する。生成された信号ｂｒａｓｚは、メモリセルのデータをセンスアンプに読み込むことを指令するための信号であり、タイミングコントローラ１０に供給される。
【００４０】
タイミングコントローラ１０では、バンク０用回路７内のいずれかのブロックを活性化するためのブロック活性化信号を生成し、プリデコーダ１１に供給する。同時にセンスアンプ１５及びセンスバッファ１６を活性化するためのセンスバッファ活性化信号ｓｂｅｚを生成し、それぞれに供給する。更にタイミングコントローラ１０では、信号ｂｒａｓｚを受け取ると、一定時間経過後にプリチャージ信号ｂｓｐｒｘを生成する。この内部生成されたプリチャージ信号ｂｓｐｒｘは、外部からプリチャージ信号が供給された場合と同様に、ＲＡＳ生成ユニット９をリセットしてプリチャージ動作を行わせる。この内部生成されたプリチャージ信号ｂｓｐｒｘによるプリチャージ動作を、以降では自己プリチャージと呼ぶ。
【００４１】
プリデコーダ１１では、アドレス信号（Ａ０からＡｎ）を受け取ると、バンク０用回路７内に配置された複数のメモリセルブロックの一つ、例えば、ブロック１２ａを選択する。更にブロック活性化信号を受け取ると、プリデコーダ１１は、ローデコーダ１３を制御してワード線選択信号ｓｗｌを適切なタイミングで生成させる。バンク０用回路７内では、この選択されたメモリセルブロック（ブロック１２ａ）においてのみ、ローデコーダ１３が動作し、ワード線選択信号ｓｗｌにより選択されるワード線に結合された、ブロック１２ａ内の全てのメモリセルのデータを読み出してセンスアンプ１５に格納する。
【００４２】
また、プリデコーダ１１は、コラムデコーダ１４を制御してコラム線選択信号ｃｌｚを適切なタイミングで生成させる。コラムデコーダ１４は、コラム線選択信号ｃｌｚを指定される複数（ビット数は固定）のコラム、例えば、４つのコラムに供給し、それらのコラムのセンスアンプ１５から４ビットのパラレルデータを読み出して、センスバッファ１６に供給する。センスバッファ１６は、読み込んだ４ビットのパラレルデータを増幅し、パラシリ変換回路１８ａに供給する。増幅された４ビットのパラレルデータは、パラシリ変換回路１８ａにてシリアルデータに変換され、データ出力バッファ１９を介して外部に読み出される。
【００４３】
このように本発明のＦＣＲＡＭは、一度に複数のコラムを選択することにより、センスアンプ１５から複数ビットのパラレルデータを読み出す。そのため、固定の期間だけセンスアンプ１５を駆動しておけばよく、センスアンプ動作の期間をバースト長ＢＬに関わらず一定にして（例えば、ＢＬ＝１とＢＬ＝４のセンスアンプ動作の期間が同一）、乱れのないロー系のパイプライン動作を実行可能にしている。
【００４４】
また、本発明のＦＣＲＡＭは、内部プリチャージ信号ｂｓｐｒｘによって自動的にリセット動作を実行する。即ち、センスアンプ動作の期間が同一であることを利用することで、センスアンプ１５からのデータ読み出しの直後に、最適なタイミングでプリチャージを実行している。そのため、センスアンプ１５の動作能力の限界に近い高速なサイクルでのデータ読み出しを実現することができる。
【００４５】
また、本発明のＦＣＲＡＭは、上記パイプライン動作、及び上記自己プリチャージにより、ランダムアクセスのリードサイクルが短いため、例えば、先に説明したＳＤＲＡＭと同様にバースト長ＢＬ＝４のときは、各センスアンプから読み出した４ビットのパラレルデータをシリアルデータに変換し、連続した途切れのないデータ読出しを実現することができる。
【００４６】
しかしながら、このような構成だけでは、コラム線選択信号ｃｌｚにより選択され、センスアンプ１５から読み出されるパラレルデータのビット数が、例えば、４ビットの場合、設定可能な最大バースト長はＢＬ＝４となる。即ち、一度の読出しコマンドの入力で、単一のメモリセルブロックしか選択できないため、設定可能な最大バースト長がセンスアンプ１５から読み出されるパラレルデータのビット数に依存する。
【００４７】
そこで、本発明のＦＣＲＡＭでは、上記、基本的なデータ読出し動作に加えて、内部で自動的にバンクインターリーブ動作を行うことにより、複数のメモリセルブロックを選択的に活性化する構成とする。
図５は、本発明のＦＣＲＡＭを構成するＲＡＳ生成ユニット９及び内部インターリーブ発生回路６において、複数のメモリセルブロック、例えば、図４に示すバンク０用回路７とバンク１用回路８とを、選択的に活性化するためのシーケンスを示す。ここでは、バースト長ＢＬ＝８のときに、バンク０用回路７とバンク１用回路８とを選択的に活性化する動作を図４及び図５に従って説明する。尚、ＲＡＳ生成ユニット９は、図４及び図５に示すとおり、各バンク毎にあり、各バンク内に配置された複数のメモリセルブロックの一つを選択している。また、モードレジスタ４からは、バースト長ＢＬ＝８が設定されていることを示すバースト長情報ｂｌ８が出力されている。
【００４８】
例えば、読出しコマンド（ＲＤ）及びアドレス信号（Ａ０からＡｎ）が入力されると、本発明のＦＣＲＡＭでは、前記バースト長情報ｂｌ８に応じて、内部インターリーブ発生回路６で自動的にバンクインターリーブ動作を行う。即ち、アドレスバッファ３からのバンク選択信号ｂａｚを無効とし、バースト長情報ｂｌ８に応じて、内部インターリーブ発生回路６内のコマンド発生部２３にてロー活性コマンド（図５のロー活性コマンド）を自動的に生成し、更にアドレス発生部２４にてデータ読出し動作を実行するバンクを指定するためのバンクアドレス（図５のバンクアドレス）を自動的に生成し、それら生成された信号を、例えば、バンク０用回路７内のＲＡＳ生成ユニット９に供給する。同時にクロックカウンタ５では、他のバンクを自動的に活性化させるためのパルス信号ｃｌｋｃｏｕｎｔを生成するため、カウントを開始する。
【００４９】
バンク０用回路７内のＲＡＳ生成ユニット９では、バンク０用ＲＡＳ信号である信号ｂｒａｓ０ｚ（図５の信号ｂｒａｓ０ｚ）を生成する。信号ｂｒａｓ０ｚは、メモリセルのデータをセンスアンプ１５に読み込むことを指令するための信号であり、タイミングコントローラ１０に供給される。
タイミングコントローラ１０では、バンク０用回路７内のいずれかのブロックを活性化するためのブロック活性化信号を生成し、プリデコーダ１１に供給する。同時にセンスアンプ１５を活性化するためのセンスアンプ活性化信号を生成し、その後、センスバッファ１６を活性化するためのセンスバッファ活性化信号ｓｂｅｚを生成し、所定のタイミングでそれぞれに供給する。更にタイミングコントローラ１０では、信号ｂｒａｓｚを受け取ると、一定時間経過後にプリチャージ信号ｂｓｐｒｘを生成する。この内部生成されたプリチャージ信号ｂｓｐｒｘは、外部からプリチャージ信号が供給された場合と同様に、ＲＡＳ生成ユニット９をリセットしてプリチャージ動作を行わせる。
【００５０】
プリデコーダ１１では、アドレス信号（Ａ０からＡｎ）を受け取ると、バンク０用回路７内に配置された複数のメモリセルブロックの一つ、例えば、ブロック１２ａを選択する。更にブロック活性化信号を受け取ると、プリデコーダ１１は、ローデコーダ１３を制御してワード線選択信号ｓｗｌを適切なタイミングで生成させる。バンク０用回路７内では、この選択されたメモリセルブロック（ブロック１２ａ）においてのみ、ローデコーダ１３が動作し、ワード線選択信号ｓｗｌにより選択されるワード線に結合された、ブロック１２ａ内の全てのメモリセルのデータを読み出してセンスアンプ１５に格納する。
【００５１】
また、プリデコーダ１１は、コラムデコーダ１４を制御してコラム線選択信号ｃｌｚを適切なタイミングで生成させる。コラムデコーダ１４は、コラム線選択信号ｃｌｚを指定される複数（ビット数は固定）のコラム、例えば、４つのコラムに供給し、それらのコラムのセンスアンプ１５から４ビットのパラレルデータｇｄｂを読み出して、バンク０用回路７内のセンスバッファ１６に供給する。
【００５２】
更に本発明のＦＣＲＡＭでは、クロックカウンタ５にて自動的に発生されるパルス信号ｃｌｋｃｏｕｎｔに併せて、内部インターリーブ発生回路６にて自動的に実行されているバンクインターリーブ動作の続きを行う。
即ち、内部インターリーブ発生回路６内のコマンド発生部２３にてロー活性コマンド（図５のロー活性コマンド）を自動的に生成し、更にアドレス発生部２４にてデータ読出し動作を実行するバンクを指定するためのバンクアドレス（図５のバンクアドレス）を自動的に生成し、それら生成された信号を、例えば、バンク１用回路８内のＲＡＳ生成ユニット９に供給する。
【００５３】
バンク１用回路８内のＲＡＳ生成ユニット９では、バンク１用ＲＡＳ信号である信号ｂｒａｓ１ｚ（図５の信号ｂｒａｓ１ｚ）を生成する。信号ｂｒａｓ１ｚは、メモリセルのデータをセンスアンプ１５に読み込むことを指令するための信号であり、タイミングコントローラ１０に供給される。
以降、バンク１用回路８内では、バンク０用回路７と同様の動作が行われ、コラム線選択信号ｃｌｚを指定される４つのコラムに供給し、それらのコラムのセンスアンプ１５から４ビットのパラレルデータｇｄｂを読み出して、バンク１用回路８内のセンスバッファ１６に供給する。
【００５４】
この状態で、本発明のＦＣＲＡＭは、各バンク内のセンスバッファ１６にて読み込んだ４ビットのパラレルデータを増幅し、それぞれパラシリ変換回路１８ａ、１８ｂに供給する。増幅された４ビットのパラレルデータは、パラシリ変換回路１８ａ、１８ｂにてそれぞれシリアルデータに変換され、ＤＱコントローラ１７の制御により、活性化順に連続したシリアルデータとして外部に読み出される。
【００５５】
このように本発明のＦＣＲＡＭは、一度の読出しコマンド（ＲＤ）の入力で、複数のメモリセルブロックを選択的に活性化できる。従って、バースト長ＢＬに応じたメモリセルブロックの選択が可能となる。尚、本実施例では、バースト長ＢＬ＝８に応じて、一度の読出しコマンド（ＲＤ）の入力で２つのメモリセルブロック（バンク０用回路７内のメモリセルブロック１２ａと、バンク１用回路８内のメモリセルブロック１２ａの２つ）を選択的に活性化し、活性化順に連続したシリアルデータを読み出す構成例をあげているが、例えば、バースト長がＢＬ＝３２の場合は、後述するように、一度の読出しコマンド（ＲＤ）の入力で８つのメモリセルブロックを選択的に活性化しても良いし、２つのメモリセルブロックを順に活性化することとしても良い。
【００５６】
また、図４に示す本発明のＦＣＲＡＭでは、モードレジスタ４内に設定されるバースト長ＢＬに応じて、パラシリ変換回路１８ａ、１８ｂのシリアルデータの送信レートを高速化している。
例えば、バースト長ＢＬ＝８のときは、バースト長ＢＬ＝４のときの２倍の周波数のクロック信号を、パラシリ変換回路１８ａ及び１８ｂに入力し、８ビットバースト時の送信レートを４ビットバースト時の２倍にする。従って、本発明のＦＣＲＡＭでは、バースト長ＢＬ＝８のときのデータ読出し処理に要するサイクルタイムが、バースト長ＢＬ＝４のときと同一となり、データ読み出し動作の高速化を図ることができる。尚、バースト長ＢＬ＝８の時にパラシリ変換回路１８ａ及び１８ｂに供給されるクロック信号は、クロック信号ＣＬＫ（図４参照）を２倍にしても良いし、クロック信号ＣＬＫの立ち上がり、及び立ち下がりの両方に同期して動作させるＤＤＲ（Double Data Rate）としても良い。
【００５７】
以上、複数のメモリセルブロックを選択的に活性化する本発明のＦＣＲＡＭの動作説明を終了する。
図６は、図４に示すクロックカウンタ５の具体的な回路例を示す。
クロックカウンタ５は、４段構成のディレイド・フリップ・フロップ（ＤＦＦ３１、３２、３３、３４）を使用して、定期的なタイミングでパルス信号を発生させる。即ち、複数のメモリセルブロックを活性化する場合に、先行して活性化するメモリセルブロックの４クロック後に、後続のメモリセルブロックを活性化することにより、活性化順に読出しデータを外部に出力する。尚、４段構成のＤＦＦは、コラム選択信号線により選択されセンスバッファ１６に読み出されるパラレルデータのビット数にあわせたものであり、例えば、５ビットのパラレルデータが読み出される構成では、ＤＦＦも５段構成となる。
【００５８】
このクロックカウンタ５では、例えば、バースト長情報ｂｌ８がＨＩＧＨのときにクロック信号ＣＬＫ１が各ＤＦＦに供給され、その後入力される読出しコマンド（ＲＤ）のＨＩＧＨが４クロック遅れて立ち上がり、その立ち上がりタイミングでパルス発生回路３５がクロックカウント信号ｃｌｋｃｏｕｎｔを生成する。
【００５９】
図７は、図４に示す内部インターリーブ回路６及びＲＡＳ生成ユニットの具体的な回路例を示す。
内部インターリーブ回路６は、ＮＡＮＤゲート４８とインバータ４９から構成されるコマンド発生部２３と、ディレイ回路４１、４２、４３とインバータ４４、４５、４６とＮＡＮＤゲート４７、４８から構成されるアドレス発生部２４とを有する。コマンド発生部２３は、例えば、バースト長情報ｂｌ８がＨＩＧＨのときの、クロックカウント信号ｃｌｋｃｏｕｎｔの立ち上がりで内部発生ロー活性コマンドをＨＩＧＨにし、複数バンクが選択される場合の後続して選択されるバンクを制御する。アドレス発生部２４は、内部の各ゲートにてＲＳ・Ｆ／Ｆ（リセット・セット・フリップ・フロップ）を形成し、バースト長情報ｂｌ８がＬＯＷ（ＢＬ＝４）のとき、両方の内部発生バンクアドレスをＨＩＧＨにする。更に、バースト長情報ｂｌ８がＨＩＧＨ（ＢＬ＝８）のとき、バンク０用の内部発生バンクアドレスをセット（ＬＯＷ）し、他方のバンク１用の内部発生バンクアドレスをリセット（ＨＩＧＨ）し、バンク０用回路７を選択する。その後、バンク０用ＲＡＳ信号ｂｒａｓ０ｚの立ち上がりで、バンク０用の内部発生バンクアドレスをリセット（ＨＩＧＨ）し、他方のバンク１用の内部発生バンクアドレスをセット（ＬＯＷ）し、バンク１用回路８を選択する。尚、リセット信号ｓｔｔｚは、通常ＬＯＷとし、更に初期状態において、バンク０用ＲＡＳ信号ｂｒａｓ０ｚ及びバンク１用ＲＡＳ信号ｂｒａｓ１ｚはＬＯＷである。
【００６０】
バンク０用回路７内のＲＡＳ生成ユニット９は、ＮＡＮＤゲート５１、５２、５３から構成されるバンク０用ロー活性コマンド発生回路２１ａと、ＮＯＲゲート７１、インバータ７２、７５、７６、ＮＡＮＤゲート７３、７４から構成されるバンク０用ＲＡＳ生成ユニット２２ａと、バンク０用タイミングコントローラ１０ａとを有する。バンク０用ロー活性コマンド発生回路２１ａは、インバータ６２を介して入力されるバースト長情報ｂｌ８がＬＯＷ（ＢＬ＝４）、且つアクティべーションコマンドａｃｔｐｚがＨＩＧＨのとき、バンク０選択アドレスｂａ０ｚのＨＩＧＨ（アドレスバッファ３からの出力）を有効としてバンク０用ロー活性コマンドＬＯＷを出力する。また、バースト長情報ｂｌ８（ＢＬ＝８）がＨＩＧＨのときは、バンク０選択アドレスｂａ０ｚを無効とし、アクティべーションコマンドａｃｔｐｚの立ち上がりタイミングで、バンク０用ロー活性コマンドを出力する。尚、バンク０用ロー活性コマンドは、内部発生バンクアドレスがバンク０を選択するアドレスであればＬＯＷとなる。バンク０用ＲＡＳ生成ユニット２２ａは、バンク０用ロー活性コマンド発生回路２１ａからのＬＯＷを受けて、バンク０用ＲＡＳ信号ｂｒａｓ０ｚをＬＯＷからＨＩＧＨにする。
【００６１】
バンク１用回路８内のＲＡＳ生成ユニット９は、ＮＡＮＤゲート５４、５５、トランジスタ５６、５７、５８、５９、６０から構成されるバンク１用ロー活性コマンド発生回路２１ｂと、ＮＯＲゲート８１、インバータ８２、８５、８６、ＮＡＮＤゲート８３、８４から構成されるバンク１用ＲＡＳ生成ユニット２２ｂと、バンク１用タイミングコントローラ１０ｂとを有する。バンク１用ロー活性コマンド発生回路２１ｂは、インバータ６２を介して入力されるバースト長情報ｂｌ８がＬＯＷ（ＢＬ＝４）、且つアクティべーションコマンドａｃｔｐｚがＨＩＧＨのとき、バンク１選択アドレスｂａ１ｚのＨＩＧＨ（アドレスバッファ３からの出力）を有効としてバンク１用ロー活性コマンドＬＯＷを出力する。また、バースト長情報ｂｌ８（ＢＬ＝８）がＨＩＧＨ、且つカウント信号ｃｌｋｃｏｕｎｔがＨＩＧＨのときは、バンク１選択アドレスｂａ１ｚを無効とし、アクティべーションコマンドａｃｔｐｚの立ち上がりタイミングで、バンク１用ロー活性コマンドを出力する。尚、バンク１用ロー活性コマンドは、内部発生バンクアドレスがバンク１を選択するアドレスであればＬＯＷとなる。バンク１用ＲＡＳ生成ユニット２２ｂは、バンク１用ロー活性コマンド発生回路２１ｂからのＬＯＷ、及び内部発生ロー活性コマンドのＨＩＧＨを受けて、バンク１用ＲＡＳ信号ｂｒａｓ１ｚをＬＯＷからＨＩＧＨにする。
【００６２】
図８は、バースト長ＢＬ＝４の時の、本発明のＦＣＲＡＭのデータ読出し動作を示すタイミングチャートである。このタイミングチャートを実際に図６及び図７の回路例に従って詳細に説明する。尚、バースト長ＢＬ＝４は、予めモードレジスタ４内に設定され、バースト長情報ｂｌ８がＬＯＷになっている。
例えば、クロック信号（ＣＬＫ）が図示のように５ｎｓサイクルで入力されている状態で、アクティベーションコマンド（ＡＣＴ）、コントロール信号（ＲＤ０：バンク０に対する読出しコマンド）、及びアドレス信号（Ａ０からＡｎ）が入力されると、コマンドａｃｔｐｚがＨＩＧＨになり、バンク０用ＲＡＳ生成ユニット２２ａは、バンク０用ロー活性コマンド発生回路２１ａからのＬＯＷを受けて、バンク０用ＲＡＳ信号ｂｒａｓ０ｚをＬＯＷからＨＩＧＨにする。尚、この場合、バースト長情報ｂｌ８が予めＬＯＷに設定されているため、バンク０選択アドレスｂａ０ｚのＨＩＧＨ（アドレスバッファ３からの出力）が有効となる。
【００６３】
信号ｂｒａｓ０ｚは、タイミングコントローラ１０ａに供給され、タイミングコントローラ１０ａでは、信号ｂｒａｓ０ｚのＬＯＷ→ＨＩＧＨの変化に応答して、バンク０用回路７内のいずれかのブロックを活性化するためのブロック活性化信号を生成し、プリデコーダ１１に供給する。更にタイミングコントローラ１０ａでは、一定時間経過後にプリチャージ信号ｂｓｐｒ０ｘを生成する。この内部生成されたプリチャージ信号ｂｓｐｒ０ｘは、外部からプリチャージ信号が供給された場合と同様に、バンク０用回路７内のＲＡＳ生成ユニット９をリセットしてプリチャージ動作を行わせる。
【００６４】
プリデコーダ１１では、アドレス信号（Ａ０からＡｎ）を受け取ると、バンク０用回路７内に配置された複数のメモリセルブロックの一つを選択し、更にブロック活性化信号を受け取ると、ローデコーダ１３を制御してワード線選択信号ｓｗｌ０ｚを適切なタイミングでＬＯＷからＨＩＧＨに変化させる。バンク０用回路７内では、選択されたメモリセルブロックにおいてのみ、ローデコーダ１３が動作し、ワード線選択信号ｓｗｌ０ｚにより選択されるワード線に結合された全てのメモリセルのデータを読み出してセンスアンプ１５に格納する。
【００６５】
更に、プリデコーダ１１は、コラムデコーダ１４を制御してコラム線選択信号ｃｌ０ｚを適切なタイミングでＬＯＷからＨＩＧＨに変化させる。コラムデコーダ１４は、コラム線選択信号ｃｌ０ｚを指定される４つのコラムに供給し、それらのコラムのセンスアンプ１５から４ビットのパラレルデータｇｄｂ０ｘ／ｚを読み出して、センスバッファ１６に供給する。
【００６６】
この状態で、タイミングコントローラ１０ａは、更にセンスバッファ１６を活性化するためのセンスバッファ活性化信号ｓｂｅ０ｚをＬＯＷからＨＩＧＨに変化させ、センスバッファ１６を活性化させる。センスバッファ１６では、読み込んだ４ビットのパラレルデータを増幅してパラレルデータｃｄｂｘ／ｚを生成し、そのパラレルデータｃｄｂｘ／ｚをパラシリ変換回路１８ａに供給する。
【００６７】
４ビットのパラレルデータｃｄｂｘ／ｚは、ＤＱコントローラ１７からのクロック信号ｐｓｃｌｋ０〜３ｚに同期して、パラシリ変換回路１８ａにてシリアルデータに変換され、データ出力バッファ１９に供給される。更にそのシリアルデータは、ＤＱコントローラ１７からの制御信号ｏｕｔｐに同期して、出力データＤＱとして外部に読み出される。
【００６８】
このような読出し動作を行う本発明のＦＣＲＡＭは、例えば、図示のように、２０ｎｓ毎に読出しコマンド（Ｒ０）が入力され、且つバースト長がＢＬ＝４の場合、読出しコマンド（Ｒ０）の入力毎に選択されるメモリセルブロックから、連続してシリアルデータを読み出し可能である。
図９は、バースト長ＢＬ＝８の時の、本発明のＦＣＲＡＭのデータ読出し動作を示すタイミングチャートである。このタイミングチャートを実際に図６及び図７の回路例に従って詳細に説明する。尚、バースト長ＢＬ＝８は、予めモードレジスタ４内に設定され、バースト長情報ｂｌ８がＨＩＧＨになっている。
【００６９】
例えば、クロック信号（ＣＬＫ）が図示のように２．５ｎｓサイクルで入力されている状態で、アクティベーションコマンド（ＡＣＴ）、コントロール信号（ＲＤ０：バンク０に対する読出しコマンド）、及びアドレス信号（Ａ０からＡｎ）が入力されると、コマンドａｃｔｐｚがＨＩＧＨになり、バンク０用ＲＡＳ生成ユニット２２ａは、バンク０用ロー活性コマンド発生回路２１ａからのＬＯＷを受けて、バンク０用ＲＡＳ信号ｂｒａｓ０ｚをＬＯＷからＨＩＧＨにする。尚、この場合、バースト長情報ｂｌ８が予めＨＩＧＨに設定されているため、バンク０選択アドレスｂａ０ｚ（アドレスバッファ３からの出力）を無効とし、代わりに内部インターリーブ６からの内部発生バンクアドレスを有効とする。
【００７０】
また、コマンドａｃｔｐｚのＨＩＧＨに応答して、クロックカウンタ５内部では、クロックカウント信号のカウントを開始させる。
ＨＩＧＨに変化した信号ｂｒａｓ０ｚは、タイミングコントローラ１０ａに供給され、タイミングコントローラ１０ａでは、信号ｂｒａｓ０ｚのＬＯＷ→ＨＩＧＨの変化に応答して、バンク０用回路７内のいずれかのブロックを活性化するためのブロック活性化信号を生成し、プリデコーダ１１に供給する。更にタイミングコントローラ１０ａでは、一定時間経過後にプリチャージ信号ｂｓｐｒ０ｘを生成する。この内部生成されたプリチャージ信号ｂｓｐｒ０ｘは、外部からプリチャージ信号が供給された場合と同様に、バンク０用回路７内のＲＡＳ生成ユニット９をリセットしてプリチャージ動作を行わせる。
【００７１】
プリデコーダ１１では、アドレス信号（Ａ０からＡｎ）を受け取ると、バンク０用回路７内に配置された複数のメモリセルブロックの一つを選択し、更にブロック活性化信号を受け取ると、ローデコーダ１３を制御してワード線選択信号ｓｗｌ０ｚを適切なタイミングでＬＯＷからＨＩＧＨに変化させる。バンク０用回路７内では、選択されたメモリセルブロックにおいてのみ、ローデコーダ１３が動作し、ワード線選択信号ｓｗｌ０ｚにより選択されるワード線に結合された全てのメモリセルのデータを読み出してセンスアンプ１５に格納する。
【００７２】
更に、プリデコーダ１１は、コラムデコーダ１４を制御してコラム線選択信号ｃｌ０ｚを適切なタイミングでＬＯＷからＨＩＧＨに変化させる。コラムデコーダ１４は、コラム線選択信号ｃｌ０ｚを指定される４つのコラムに供給し、それらのコラムのセンスアンプ１５から４ビットのパラレルデータｇｄｂ０ｘ／ｚを読み出して、センスバッファ１６に供給する。
【００７３】
この状態で、タイミングコントローラ１０ａは、更にセンスバッファ１６を活性化するためのセンスバッファ活性化信号ｓｂｅ０ｚをＬＯＷからＨＩＧＨに変化させ、センスバッファ１６を活性化させる。センスバッファ１６では、読み込んだ４ビットのパラレルデータを増幅してパラレルデータｃｄｂｘ／ｚを生成し、そのパラレルデータｃｄｂｘ／ｚをパラシリ変換回路１８ａに供給する。
【００７４】
４ビットのパラレルデータｃｄｂｘ／ｚは、ＤＱコントローラ１７からのクロック信号ｐｓｃｌｋ０〜３ｚに同期して、パラシリ変換回路１８ａにてシリアルデータに変換され、データ出力バッファ１９に供給される。更にそのシリアルデータは、ＤＱコントローラ１７からの制御信号ｏｕｔｐに同期して、出力データＤＱとして外部に読み出される。
【００７５】
この一連のバンク０用回路７からのデータ読み出し動作の実行中には、バンク１用回路８でも、パイプライン的にデータ読み出し動作を実行している。
先にカウントを開始したクロックカウンタ５から出力されるクロックカウント信号ｃｌｋｃｏｕｎｔが、コマンドａｃｔｐｚのＬＯＷ→ＨＩＧＨへの変化後の４クロック目の立ち上がりに同期して、ＨＩＧＨパルスを出力する。
【００７６】
このＨＩＧＨパルスを受けて、内部インターリーブ信号発生回路６は、内部発生ロー活性コマンドをＬＯＷからＨＩＧＨにし、更にバンク１用ロー活性コマンド発生回路２１ｂでは、この内部発生ロー活性コマンドのＨＩＧＨを受けて、出力をＬＯＷにする。
バンク１用ＲＡＳ生成ユニット２２ｂは、バンク１用ロー活性コマンド発生回路２１ｂからのＬＯＷを受けて、バンク１用ＲＡＳ信号ｂｒａｓ１ｚをＬＯＷからＨＩＧＨにする。
【００７７】
この信号ｂｒａｓ１ｚは、タイミングコントローラ１０ｂに供給され、タイミングコントローラ１０ｂでは、信号ｂｒａｓ１ｚのＬＯＷ→ＨＩＧＨの変化に応答して、バンク１用回路８内のいずれかのブロックを活性化するためのブロック活性化信号を生成し、プリデコーダ１１に供給する。更にタイミングコントローラ１０ｂでは、一定時間経過後にプリチャージ信号ｂｓｐｒ１ｘを生成する。この内部生成されたプリチャージ信号ｂｓｐｒ１ｘは、バンク１用回路８内のＲＡＳ生成ユニット９をリセットしてプリチャージ動作を行わせる。
【００７８】
プリデコーダ１１では、アドレス信号（Ａ０からＡｎ）を受け取ると、バンク１用回路８内に配置された複数のメモリセルブロックの一つを選択し、更にブロック活性化信号を受け取ると、ローデコーダ１３を制御してワード線選択信号ｓｗｌ１ｚを適切なタイミングでＬＯＷからＨＩＧＨに変化させる。バンク１用回路８内では、選択されたメモリセルブロックにおいてのみ、ローデコーダ１３が動作し、ワード線選択信号ｓｗｌ１ｚにより選択されるワード線に結合された全てのメモリセルのデータを読み出してセンスアンプ１５に格納する。
【００７９】
更に、プリデコーダ１１は、コラムデコーダ１４を制御してコラム線選択信号ｃｌ１ｚを適切なタイミングでＬＯＷからＨＩＧＨに変化させる。コラムデコーダ１４は、コラム線選択信号ｃｌ１ｚを指定される４つのコラムに供給し、それらのコラムのセンスアンプ１５から４ビットのパラレルデータｇｄｂ１ｘ／ｚを読み出して、センスバッファ１６に供給する。
【００８０】
この状態で、タイミングコントローラ１０ｂは、更にセンスバッファ１６を活性化するためのセンスバッファ活性化信号ｓｂｅ１ｚをＬＯＷからＨＩＧＨに変化させ、センスバッファ１６を活性化させる。センスバッファ１６では、読み込んだ４ビットのパラレルデータを増幅してパラレルデータｃｄｂｘ／ｚを生成し、そのパラレルデータｃｄｂｘ／ｚをパラシリ変換回路１８ａに供給する。
【００８１】
４ビットのパラレルデータｃｄｂｘ／ｚは、ＤＱコントローラ１７からのクロック信号ｐｓｃｌｋ０〜３ｚに同期して、パラシリ変換回路１８ａにてシリアルデータに変換され、データ出力バッファ１９に供給される。更にそのシリアルデータは、ＤＱコントローラ１７からの制御信号ｏｕｔｐに同期して、出力データＤＱとして外部に読み出される。
【００８２】
このような読出し動作を行う本発明のＦＣＲＡＭは、例えば、図示のように、読出しコマンド（Ｒ０）が入力され、且つバースト長がＢＬ＝８の場合、コマンドａｃｔｐｚの立ち上がりで選択されるメモリセルブロックと、クロックカウント信号ｃｌｋｃｏｕｎｔの立ち上がりで選択されるメモリセルブロックとを、４クロックの差でパイプライン的に動作させ、それぞれのメモリセルブロックから連続してシリアルデータを読み出し可能である。また、バースト長がＢＬ＝８の際には、クロック信号ＣＬＫを２．５ｎｓサイクルで入力しているため、読出しデータの転送レートは、バースト長がＢＬ＝４のときの２倍になる。
【００８３】
図１０は、上記のようにバースト長ＢＬをレジスタ設定するモードレジスタ４以外のバースト長ＢＬの設定方法を示す。
図１０（ａ）は、フューズを介して電源と接続された回路（ここではインバータに相当）を具備し、製造工程で使用するバースト長（ＢＬ＝４またはＢＬ＝８）を選択する。即ち、図１０（ｄ）に示すように、ＢＬ＝４の場合は、フューズを接続しておき、ＢＬ＝８の場合は、フューズを切断する。これにより、バースト長ＢＬ＝４またはＢＬ＝８専用のＦＣＲＡＭが得られる。尚、設定可能なバースト長はこの２種類に限らず、例えば、種々のバースト長、ＢＬ＝４、８、１６、３２毎に、フューズを介して電源と接続された回路（インバータ）を具備し、製造工程で使用するバースト長を選択し、それ以外のバースト長に対応するフューズを全て切断することによりバースト長を固定しても良い。
【００８４】
図１０（ｂ）は、パッドに接続された回路（インバータ）を具備し、製造工程で使用するバースト長（ＢＬ＝４またはＢＬ＝８）を選択する。即ち、図１０（ｅ）に示すように、ＢＬ＝４の場合は、ワイヤボンディングａにより電源を接続し、ＢＬ＝８の場合は、ワイヤボンディングｂにより接地を接続をする。これにより、バースト長ＢＬ＝４またはＢＬ＝８専用のＦＣＲＡＭが得られる。尚、設定可能なバースト長はこの２種類に限らず、例えば、種々のバースト長、ＢＬ＝４、８、１６、３２毎に、回路（インバータ）を具備し、製造工程で使用するバースト長を選択し、そのバースト長に対応する回路にのみワイヤボンディングにより電源を供給し、バースト長を固定しても良い。
【００８５】
図１０（ｃ）は、スイッチａ及びスイッチｂに接続された回路（インバータ）を具備し、製造工程で使用するバースト長（ＢＬ＝４またはＢＬ＝８）を選択する。即ち、図１０（ｆ）に示すように、ＢＬ＝４の場合は、スイッチａをｃｌｏｓｅし、ＢＬ＝８の場合は、スイッチｂをｃｌｏｓｅする。これにより、バースト長ＢＬ＝４またはＢＬ＝８専用のＦＣＲＡＭが得られる。尚、設定可能なバースト長はこの２種類に限らず、例えば、種々のバースト長、ＢＬ＝４、８、１６、３２毎に、スイッチを介して電源と接続された回路（インバータ）を具備し、製造工程で使用するバースト長を選択し、そのバースト長に対応するスイッチのみをｃｌｏｓｅすることによりバースト長を固定しても良い。
【００８６】
図１１は、図４に示すパラシリ変換回路１８ａ、１８ｂの構成を示すブロック図である。図１１に示すパラシリ変換回路は、読み出しバッファ２８からの４ビットのパラレルデータを受け、バースト長信号及びコラムアドレスの一部の情報に基づいて入力側のバス線と出力側のバス線との間の接続経路を変えるデータバススイッチ４４０と、該データバススイッチ４４０の出力側に順次接続された第１のレジスタ４５０及び第２のレジスタ４６０と、該第２のレジスタ４６０から出力される４ビット構成のパラレルデータを２ビット構成のパラレルデータに変換する４ビット→２ビット変換回路４７０と、該４ビット→２ビット変換回路４７０の出力側に設けられ前記２ビット構成のパラレルデータを１ビットシリアルデータに変換するためのデータ出力タイミングスイッチ４８０及びラッチ＆レベルシフタ回路４３０から構成されている。
【００８７】
次に、各構成要素のより詳細な構成及び動作を説明する。
データバススイッチ４４０は、４本のデータバス線ｄ０、ｄ１、ｄ２、ｄ３にそれぞれ対応して設けられたスイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ３ｎと、データバスｄ１とｄ３を接続するためのｓｗ２４と、ｄ０とｄ３を接続するためのスイッチｓｗ１４と、ｄ０とｄ２を接続するためのスイッチｓｗ１３と、ｄ０とｄ１を接続するためのスイッチｓｗ１２で構成されている。これらのスイッチは、バースト長信号ＢＬ及びコラムアドレス信号の一部ｃａａ０ｚ、ｃａａ１ｚに対応してそのオン／オフが制御される。
【００８８】
図１２は、バースト長ＢＬがそれぞれ１、２、４の場合の各スイッチの状態を示す表である。まず、バースト長ＢＬが４の場合、データバス線ｄ０−ｄ３の各データはそのままデータバス線ｄ０’−ｄ３’へ伝えられる。すなわちこの場合、コラムアドレス信号ｃａａ０ｚ、ｃａａ１ｚの値にかからわず、スイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ３ｎはオン（ｃｌｏｓｅ）、スイッチｓｗ２４、ｓｗ１４、ｓｗ１３、ｓｗ１２はオフ（ｏｐｅｎ）である。
【００８９】
次いで、バースト長ＢＬが２の場合、データバス線ｄ０’及びｄ１’に伝えられたデータが外部に出力されるように構成されている。したがってこの場合、データバス線ｄ０、ｄ１のデータの組をデータバス線ｄ０’、ｄ１’に伝えるか、データバス線ｄ２、ｄ３のデータの組をデータバス線ｄ０’、ｄ１’に伝える。何れのデータの組を伝えるかは、コラムアドレス信号ｃａａ０ｚの論理値により決定される。すなわち、データバス線ｄ０、ｄ１のデータの組をデータバス線ｄ０’、ｄ１’に伝える場合はコラムアドレス信号ｃａａ０ｚをＬレベルにする。すると、スイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ３ｎはオン（ｃｌｏｓｅ）、スイッチｓｗ２４、ｓｗ１４、ｓｗ１３、ｓｗ１２はオフ（ｏｐｅｎ）になる。一方、データバス線ｄ２、ｄ３のデータの組をデータバス線ｄ０’、ｄ１’に伝える場合はコラムアドレス信号ｃａａ０ｚをＨレベルにする。すると、スイッチｓｗ３ｎ、ｓｗ２４、ｓｗ１３はオン（ｃｌｏｓｅ）、スイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ１４ｎ、ｓｗ１２はオフ（ｏｐｅｎ）になる。これによりデータバス線ｄ２のデータはスイッチｓｗ１３を介してデータバス線ｄ０’へ伝えられ、ｄ３のデータはスイッチｓｗ２４を介してｄ１へ伝えられる。尚、バースト長ＢＬが２の場合、もう１ビットのコラムアドレス信号ｃａａ１ｚの論理値は、スイッチの選択には使用しない。
【００９０】
一方、バースト長ＢＬが１の場合、データバス線ｄ０、ｄ１、ｄ２、ｄ３のデータのうちいずれか１ビットが選択され、選択されたデータビットがデータバス線ｄ０’に伝えられ、このデータが外部に出力される。このデータの選択は、コラムアドレス信号ｃａａ０ｚ及びｃａａ１ｚの論理値の組み合わせに基づいて行われる。すなわち、データバス線ｄ０のデータを選択する場合は、ｃａａ０ｚ及びｃａａ１ｚを共にＬレベルとする。すると、スイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ３ｎはオン（ｃｌｏｓｅ）、スイッチｓｗ２４、ｓｗ１４、ｓｗ１３、ｓｗ１２はオフ（ｏｐｅｎ）なる。この場合データバス線ｄ０のデータがデータバス線ｄ０’に伝えられる。またデータバス線ｄ１のデータを選択する場合は、ｃａａ０ｚをＨレベル、ｃａａ１ｚをＬレベルにする。すると、スイッチｓｗ２ｎ、ｓｗ３ｎ、ｓｗ１２がオン（ｃｌｏｓｅ）、スイッチｓｗ１ｎ、ｓｗ２４、ｓｗ１３はオフ（ｏｐｅｎ）となる。この場合、データバス線ｄ１のデータがスイッチｓｗ１２を介してデータバス線ｄ０’へ伝えられる。さらに、データバス線ｄ２、ｄ３のデータをそれぞれ選択する場合も、図１２の論理表に基づいて各スイッチがオン／オフする。
【００９１】
データバススイッチ４４０から出力されるパラレルデータｄ０’−ｄ３’は、第１のレジスタ４５０に伝えられ、さらに第２のレジスタ４６０に伝えられる。
第１のレジスタ４５０は、４つのディレイドフリップフロップＤＦＦ４０１−４０４で構成され、各ＤＦＦのデータ取り込みタイミングは第１の制御信号ｐｏ０ｚで制御される。第２のレジスタ４６０も同様に、４つのディレイドフリップフロップＤＦＦ４０５−４０８で構成され、各ＤＦＦのデータ取り込みタイミング及びラッチタイミングは第２の制御信号ｐｏ１ｚで制御される。
【００９２】
図１３は、第１及び第２のレジスタ４５０、４６０の動作タイミングを示している。図中、ｄ［０、２］はデータバス線ｄ０’及びｄ２’上のデータ、ｄ［１、３］はデータバス線ｄ１’及びｄ３’上のデータに対応している。
図１３中の、時刻ｔ１において、データバス線ｄ０’−ｄ３’にパラレルデータが現れる。次いで、時刻ｔ２において、第１の制御信号ｐｏ０ｚがＨからＬに変化すると、第１のレジスタ４５０を構成する４つのディレイドフリップフロップ４０１−４０４はデータバス線ｄ０’−ｄ３’のデータをそれぞれラッチする。次いで、時刻ｔ３において、第２の制御信号がＬからＨに変化すると、第２のレジスタ４６０を構成する４つのディレイドフリップフロップ４０５−４０８はそれぞれ対応するディレイドフリップフロップ４０１−４０４にラッチされているデータを取り込む。そして、時刻ｔ４になり、第２の制御信号がＨからＬに変化すると、４つのディレイドフリップフロップ４０５−４０８は取り込んだデータをラッチする。その後、第１の制御信号がＬからＨに変化すると、４つのディレイドフリップフロップ４０１−４０４は再びデータバス線ｄ０’−ｄ３’のデータを受け入れる状態となる。以上の動作により、データバス線ｄ０’−ｄ３’のパラレルデータは、第１のレジスタ４５０及び第２のレジスタ４６０に順次転送される。
【００９３】
第２のレジスタ４６０にラッチされたデータは、次いで４ビット→２ビット変換回路４７０に伝達される。ここで、４ビットパラレルデータが２ビットパラレルデータに変換される。この４ビット→２ビット変換回路４７０は、ディレイドフリップフロップＤＦＦ４０９−４１１と出力バッファ回路４２０−４２３で構成されている。また、この４ビット→２ビット変換回路４７０には、４つの制御クロック信号ｐｓｃ１ｋ０ｚ−ｐｓｃ１ｋ３ｚが供給されており、これらの制御クロックが、出力バッファ回路４２０−４２３の出力タイミング及びディレイドフリップフロップＤＦＦ４０９−４１１のデータラッチタイミングを制御している。また、出力バッファ回路４２０の出力線と４２２の出力線が共通にノードｄｄ０に接続されている。これはワイヤードＯＲ接続となっている。そして、出力バッファ回路４２０からデータを出力する時、出力バッファ回路４２２の出力端はハイインピーダンス状態になっており、逆に、出力バッファ回路４２２からデータを出力する時、出力バッファ回路４２０の出力端はハイインピーダンス状態になってる。次いで、４ビット→２ビット変換回路４７０から２ビットのデータが、ノードｄｄ０、ｄｄ１に出力され、それらはデータ出力タイミングスイッチ４８０に伝えられる。データ出力タイミングスイッチ４８０は２つのスイッチｓｗｄｄ０、ｓｗｄｄ１で構成され、それぞれ出力制御クロック信号ｏｕｔｐ０ｚ及びｏｕｔｐ１ｚによりオン／オフが制御される。このデータ出力タイミングスイッチ４８０は、まず一方のスイッチｓｗｄｄ０を閉じる（ｏｎ）ことによりノードｄｄ０に現れたデータビットを次段のラッチ＆レベルシフタ回路４３０へ伝え、次いで他方のスイッチｓｗｄｄ１を閉じることによりノードｄｄ１に現れたデータをラッチ＆レベルシフタ回路４３０に伝える。このような動作により、データ出力タイミングスイッチ４８０はノードｄｄ０、ｄｄ１に現れた２ビットのデータを１ビットずつシーケンシャルに次段のラッチ＆レベルシフタ回路４３０へ伝える。ラッチ＆レベルシフタ回路４３０では、入力データをラッチするとともに、入力データのレベルを変換して、図４のデータ出力バッファ１９へ伝える。
【００９４】
図１４は、バースト長ＢＬが４の時の４ビット→２ビット変換回路４７０からラッチ＆レベルシフタ回路４３０にかけての動作タイミングを示している。以下図１４をもちいて、これらの回路の動作についてより詳細に説明する。
まず初期状態として、第２のレジスタ４６０を構成する４つのＤＦＦ４０５−４０８に読み出しデータがラッチされている。
【００９５】
そして、４ビット→２ビット変換回路４７０の動作を制御する４つの制御クロック信号ｐｓｃ１ｋ０ｚ−ｐｓｃ１ｋ３ｚは、図１４に示すように、ｐｓｃ１ｋ１ｚ→ｐｓｃ１ｋ２ｚ→ｐｓｃ１ｋ３ｚ→ｐｓｃ１ｋ０ｚの順番で順次Ｈのパルスを出力する。まずｐｓｃ１ｋ１ｚがＨになると、出力バッファ回路４２０がそれに応答してノードｄｄ０へＤＦＦ４０５から受け取ったデータを出力する、と同時に、ＤＦＦ４０９がＤＦＦ４０６から出力されるデータをラッチする。次いで、ｐｓｃ１ｋ２がＨになると、出力バッファ回路４２１がそれに応答してノードｄｄ１へＤＦＦ４０９から受け取ったデータを出力する、と同時に、ＤＦＦ４１０がＤＦＦ４０７から出力されるデータをラッチする。このような動作が繰り返されて、ノードｄｄ０及びｄｄ１には、図１４のノードｄｄ０及びｄｄ１における波形からわかるように、４ビット→２ビット変換回路４７０から交互に新たな読み出しデータが出力される。
【００９６】
尚、４ビット→２ビット変換回路４７０中のＤＦＦ４０９−４１１は、４ビット→２ビット変換回路４７０が変換動作中に、次の読み出しデータの組を第２のレジスタ４６０にラッチできるようにして、データ出力端子ＤＱからデータを隙間なく出力することを可能にするために設けられている。
データ出力タイミングスイッチ４８０の動作を制御する２つの出力制御クロック信号ｏｕｔｐ０ｚ及びｏｕｔｐ１ｚも、図１４に示すようなタイミングで、交互にＨパルスを出力する。そして、ノードｄｄ０に新たなデータが現れると、所定の時間後にｏｕｔｐ０ｚがＨになりスイッチｓｗｄｄ０がオンすることにより、ノードｄｄ０のデータがラッチ＆レベルシフタ回路４３０に転送される。次いで、ノードｄｄ１に新たなデータが現れると、所定の時間後にｏｕｔｐ１ｚがＨになりスイッチｓｗｄｄ１がオンすることにより、ノードｄｄ１のデータがラッチ＆レベルシフタ回路４３０に転送される。このような動作を繰り返すことにより、ノードｄｄ０及びｄｄ１のデータが交互にシーケンシャルにラッチ＆レベルシフタ回路４３０に送られ、２ビット→１ビット変換を行なうことができる。
【００９７】
尚、以上の動作説明は、バースト長ＢＬが４の場合である。図１５Ａ及び図１５Ｂの表は、バースト長が１、２、４の場合の、４つの制御クロック信号ｐｓｃ１ｋ０ｚ−ｐｓｃ１ｋ３ｚ及び２つの出力制御クロック信号ｏｕｔｐ０ｚ、ｏｕｔｐ１ｚの動作状況を示している。
バースト長ＢＬが４の場合は、前述したように、４つの制御クロック信号ｐｓｃ１ｋ０ｚ−ｐｓｃ１ｋ３ｚ及び２つの出力制御クロック信号ｏｕｔｐ０ｚ、ｏｕｔｐ１ｚの全てがクロッキング動作を行い、第２のレジスタ４６０の４つのＤＦＦ４０５−４０８から出力される４ビットのパラレルデータをシリアルデータに変換する。
【００９８】
一方、バースト長ＢＬが２の場合は、４つの制御クロック信号のうち２つの制御クロック信号ｐｓｃ１ｋ１ｚ及びｐｓｃ１ｋ２ｚと２つの出力制御クロック信号ｏｕｔｐ０ｚ及びｏｕｔｐ１ｚがクロッキング動作を行なう。バースト長ＢＬが２の場合は、前述したように、ノードｄ０’及びｄ１’だけに読み出しデータが送られ、ノードｄ２’及びｄ３’には読み出しデータは送られない。したがって、ノードｄ０’及びｄ１’に現れる読み出しデータを外部に出力するために必要な上記制御クロック信号及び出力制御クロック信号だけがクロッキング動作を行なう。
【００９９】
また、バースト長ＢＬが１の場合は、４つの制御クロック信号のうち１つの制御クロック信号ｐｓｃ１ｋ１ｚと、２つの出力制御クロック信号のうち一方ｏｕｔｐ０ｚだけがクロッキング動作を行なう。バースト長ＢＬが１の場合は、前述したように、ノードｄ０’だけに読み出しデータが送られ、ノードｄ１’−ｄ３’には読み出しデータは送られない。したがって、ノードｄ０’に現れる読み出しデータを外部に出力するために必要な上記制御クロック信号及び出力制御クロック信号だけがクロッキング動作を行なう。
【０１００】
上記実施例では、第２のレジスタ４６０から出力される４ビットデータをまず４ビット→２ビット変換回路４７０により２ビットデータに変換し、次いで２ビットデータをデータ出力タイミングスイッチ４８０及びラッチ＆レベルシフタ４３０により１ビットに変換している。すなわち、パラレル／シリアル変換を２段階に分けて行なっている。
【０１０１】
一方、上記実施例のうち４ビット→２ビット変換回路４７０中の４つの出力バッファ回路４２０〜４２３の出力を共通にワイヤードＯＲ接続とし、データ出力タイミングスイッチ４８０をスイッチ１個で構成しても良い。この場合、データ出力タイミングスイッチ４８０を構成するスイッチは１個となり、構成が簡単になる。
【０１０２】
他方、高速動作のためにクロック信号の周波数が高くなると、その高い周波数に対応して、１個のスイッチｓｗｄｄに対する１つの出力制御クロック信号ｏｕｔｐ＃ｚを生成するのが困難となる。このような場合は、図１１のようにデータ出力タイミングスイッチ４８０を２つのスイッチで構成し、それらのスイッチを前述の１つの出力制御クロック信号の約半分の周波数を有する２つの出力制御クロック信号ｏｕｔｐ０ｚ、ｏｕｔｐ１ｚで制御するように構成すれば良い。
【０１０３】
図１６Ａは、図１１中のディレイドフリップフロップＤＤＦの一構成例である。また図１６Ｂは、図１６Ａの動作を示すタイミングチャートである。
このディレイドフリップフロップＤＦＦは、ＰＭＯＳ５０１、ＮＭＯＳ５０２からなるトランスファーゲート５０９と、インバータ５０７及び５０８と、ＰＭＯＳ５０３、５０４、及びＮＭＯＳ５０５、５０６からなるクロックドインバータ５１０で構成されている。
【０１０４】
図１１中の制御信号ｐｏ０ｚ、ｐｏ１ｚ、ｐｓｃ１ｋ０ｚ−ｐｓｃ１ｋ３ｚに対応するクロック信号ｃｌｋｚがＨの時、トランスファゲート５０９がオンすることにより、入力データｉｎがＤＦＦに取り込まれ、一方この時クロックドインバータ５１０はオフ状態である。次いでクロック信号ｃｌｋｚがＬになると、トランスファゲート５０９はオフ状態となり、入力データｉｎはＤＦＦから切り離される。これと同時に、クロックドインバータ５１０は活性化状態となり、インバータ５０８とクロックドインバータ５１０でラッチ回路を構成し、クロック信号ｃｌｋｚがＬになった時点でＤＦＦが取り込んでいたデータをラッチする。
【０１０５】
図１７Ａは、図１１中の出力バッファ４２０−４２３の一構成例である。また図１７Ｂは、図１７Ａの動作を示すタイミングチャートである。
この出力バッファ回路は、インバータ５１１及び５１２、ＮＡＮＤ回路５１５、ＮＯＲ回路５１６、ＰＭＯＳ５１７及びＮＭＯＳ５１８からなるバッファ回路５１９、インバータ５１３及び５１４からなるラッチ回路５２０を含む。
【０１０６】
図１１中の制御信号ｐｓｃ１ｋ０ｚ−ｐｓｃ１ｋ３ｚに対応するクロック信号ｃｌｋｚがＨになると、ＮＡＮＤ回路５１５及びＮＯＲ回路５１６はインバータとして機能するので、入力データと同相の出力データが出力ノードｏｕｔに現われ、この出力データがラッチ回路５２０に保持される。一方、クロック信号ｃｌｋｚがＬになると、ＰＭＯＳ５１７及びＮＭＯＳ５１８は共にオフ状態となり、出力ノードはハイインピーダンス状態になる。
【０１０７】
図１８は、図１１中のラッチ＆レベルシフタ回路４０３の一構成例を示している。但しＰＭＯＳ５４７及びＮＭＯＳ５４８からなる部分５２５は、データ出力バッファ１９に対応するものである。
このラッチ＆レベルシフタ回路４０３は、ＰＭＯＳ５３１、５３２、ＮＭＯＳ５３３、５３４、インバータ５４３、５４４からなるラッチ付きのレベルシフト回路５２１と、これと同様の構成を有するレベルシフト回路５２２と、ＰＭＯＳ５３５、ＮＭＯＳ５３６からなるインバータ５２３と、ＰＭＯＳ５４１、ＮＭＯＳ５４２からなるインバータ５２４を含む。尚、図中Ｖｃｃｑ及びＶｓｓｑは、内部回路の電源線Ｖｉｉ、Ｖｓｓとは独立の電源線であり、Ｖｃｃｑには、例えばＶｉｉとは異なる電位が供給されている。
【０１０８】
ＰＭＯＳ５３３及び５３９のゲートには、データ出力タイミングスイッチ４８０の出力線ｄｄ０’及びｄｄ１’（図１１参照）がそれぞれ共通に接続されている。例えば、出力線ｄｄ０’からデータが供給されている時、出力線ｄｄ０’のデータがＨであれば、データ出力端子ＤＱにＨのデータ出力され、出力線ｄｄ０’のデータがＬであれば、データ出力端子ＤＱにＬのデータ出力される。
【０１０９】
他の変形例として、レベルシフト回路５２２及びインバータ５２４を省略し、その代りに、インバータ５２３の出力をＰＭＯＳ５４７とＮＭＯＳ５４８のゲートに共通に接続するように構成しても良い。但し、データ出力端子ＤＱをハイインピーダンス状態に制御する必要がある場合には、図１８のような構成の方が適している。
【０１１０】
またＮＭＯＳ５３９のゲートを出力線ｄｄ０’及びｄｄ１’に接続することにかえて、図１１中のデータ出力タイミングスイッチ４８０に更に、出力制御クロック信号ｏｕｔｐ０ｚ及びｏｕｔｐ１ｚにそれぞれ制御されるもう１組のスイッチｓｗｄｄ００及びｓｗｄｄ１１を設けて、ＮＭＯＳ５３９のゲートをスイッチｓｗｄｄ００を介してノードｄｄ０及びスイッチｓｗｄｄ１１を介してノードｄｄ１に接続するように構成しても良い。
【０１１１】
次に、図１９及び図２０を参照して本発明の別の実施例によるＦＣＲＡＭを説明する。
図４を参照して説明した実施例はバースト長が４又は８であった。これに対し、図１９及び図２０に示す実施例は、バースト長が１６及びそれ以上のメモリである。図１９において、前述した図に示されるものと同一のものには同一の参照番号を付けてある。
【０１１２】
図４に示すＦＣＲＡＭにおいて、バンク０用回路７とバンク１用回路８は、１つの読出しコマンドにより自動的に活性化され、８ビットバーストデータを出力できる。これに対し、図１９に示すＦＣＲＡＭでは、バンク０用回路７とバンク１用回路８は交互に繰り返し選択され、１６ビットバーストデータを出力できる。すなわち、バンク０用回路７とバンク１用回路８を次の順番で活性化する。▲１▼バンク０用回路７→▲２▼バンク１用回路８→▲３▼バンク０用回路７→▲４▼バンク１用回路。この順番において、バンク０用回路７には▲１▼と▲３▼において異なったアドレスを供給し、同様にバンク１用回路８には▲２▼と▲４▼において異なったアドレスを供給する。このために、図１９に示すように、アドレスカウンタ９０をバンク０用回路７に設ける。同様に、アドレスカウンタ９０と同じアドレスカウンタ（図示なし）をバンク１用回路８に設ける。アドレスカウンタ９０は、アドレスバッファ３からアドレス信号を受け取り、図５に示す内部インターリーブ発生回路６が内部的に生成するバンク０用ＲＡＳ信号ｂｒａｓ０ｚに応答してローアドレスの所定１ビットをカウントアップする。
【０１１３】
図２０に示すように、アドレスＡ０が読出しコマンドＲＤ０（Ａ）とともに取り込まれ、バンク０とバンク１は、内部インターリーブ発生回路６で生成されるＲＡＳ信号ｂｒａｓ０ｚとｂｒａｓ１ｚにより、アドレスＡ０に対して連続して活性化される。バンク０に対するＲＡＳ信号ｂｒａｓ０ｚが生成されて所定時間が経過した時に、アドレスカウンタ９０はアドレスＡ０を１だけインクレメントする。これによりアドレスＡ１が生成され、プリデコーダ１１に出力される。アドレスＡ０とＡ１は異なるワードラインを選択する。ＲＡＳ信号ｂｒａｓ０ｚは一旦非活性となり、図４に示すタイミングコントローラ１０により、アドレスＡ１の読出し動作が行われる前に、プリチャージが実施される。
【０１１４】
上述したバンク０に関する動作と同じ動作が、バンク１で行われる。即ち、バンク１に対するＲＡＳ信号ｂｒａｓ１ｚが生成されて所定時間が経過した時に、バンク１用回路８のアドレスカウンタ９０はアドレスＡ０を１だけインクレメントする。これによりアドレスＡ１が生成され、バンク１用回路８のプリデコーダ１１に出力される。ＲＡＳ信号ｂｒａｓ１ｚは一旦非活性となり、バンク１用回路８のタイミングコントローラ１０により、アドレスＡ１の読出し動作が行われる前に、プリチャージが実施される。
【０１１５】
従って、図２０に示すように、アドレスＡ０により４ビットシリアルデータが２つ連続してバンク０とバンク１からそれぞれ読出され、アドレスＡ１により４ビットシリアルデータが２つ連続してバンク０とバンク１からそれぞれ読出される。このようにして、１つの読出しコマンドＲＤ０（Ａ）に応答して、データ出力端子ＤＱから１６ビットバーストデータを読出すことができる。
【０１１６】
上記動作は、読出しコマンドを受信する都度、繰り返し行われる。
バースト長が３２の場合、各バンクに設けられたアドレスカウンタ９０は１つの読出しコマンドに応答してカウントアップ動作を３回行う。これにより、読出しコマンドを受信する都度、３２ビットバーストデータをデータ出力端子ＤＱから読出すことができる。
【０１１７】
上記説明したＦＣＲＡＭにおいて、基本となるバースト長は４又は８である。バースト長が４の時は単純に１つのバンクからパラレルデータを読出す。バースト長が８の時は、バンクインターリーブ動作が行われる。８を越えるバースト長の場合には、バンクインターリーブ動作とアドレスカウントアップ動作が行われる。
【０１１８】
以上本発明は実施例に基づいて説明されたが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で変形・変更が可能なものである。
【０１１９】
【発明の効果】
従来のＦＣＲＡＭは、一度の読出しコマンドの入力で、単一のメモリセルブロックしか選択できない。そのため、この構成では、各センスアンプから読み出されるパラレルデータのビット数に制限があるため、設定可能な最大バースト長は、このビット数に依存することになる。
【０１２０】
これに対し、本発明の半導体記憶装置によれば、一度の読出しコマンドの入力で、複数のメモリセルブロックを選択的に活性化できる。従って、バースト長に応じたメモリセルブロックの選択が可能となる。具体的には、例えば、バースト長がＢＬ＝３２の場合、本発明の半導体記憶装置では、一度の読出しコマンドの入力で８つのメモリセルブロックを選択的に活性化し、活性化順に３２ビットのデータを読み出すことができる。
【０１２１】
更に、従来のＦＣＲＡＭは、例えば、バースト長がＢＬ＝４の場合、読出しコマンドが入力されると、４ビットのシリアルデータが読み出される。従って、従来のＦＣＲＡＭでは、このデータ読出し動作を２回実行すると（即ち、読出しコマンドを２回入力すると）、連続した途切れのない８ビットのシリアルデータが読み出されるが、データ読出し処理に要するサイクルタイムは、４ビットのシリアルデータを読み出すときの２倍となる。
【０１２２】
これに対し、本発明の半導体記憶装によれば、バースト長がＢＬ＝８の場合、読出しコマンドが１回入力されると、２つのメモリセルブロックが自動的に選択的に活性化されるため、連続した途切れのない８ビットのシリアルデータが一度に読み出される。この時、例えば、クロックの周波数を２倍にするか、またはＤＤＲ（Double Data Rate）にすることにより、データ読出し処理に要するサイクルタイムを、バースト長ＢＬ＝４にて４ビットのシリアルデータを読み出すときと同一にすることができる。即ち、本発明の半導体記憶装置の転送レートを、従来のＦＣＲＡＭの転送レートの２倍にすることができる。
【０１２３】
このように、本発明によれば、内部で自動的にバンクインターリーブ動作を行うことにより、複数のメモリセルブロックを選択的に活性化でき、更にそのメモリブロック内に記憶されているデータの読出し速度の高速化を実現可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】ＳＤＲＡＭのメモリセル周辺の回路構成の一例である。
【図２】従来のＳＤＲＡＭのデータ読出し動作を示すタイミングチャートである。
【図３】従来のＦＣＲＡＭのデータ読出し動作を示すタイミングチャートである。
【図４】本発明の半導体記憶装置の実施例を示す図である。
【図５】ＲＡＳ生成ユニット及び内部インターリーブ発生回路のシーケンス図である。
【図６】クロックカウンタの回路例である。
【図７】ＲＡＳ生成ユニット及び内部インターリーブ回路の回路例である。
【図８】本発明の半導体記憶装置のデータ読出し動作を示すタイミングチャート（バースト長ＢＬ＝４のとき）である。
【図９】本発明の半導体記憶装置のデータ読出し動作を示すタイミングチャート（バースト長ＢＬ＝８のとき）である。
【図１０】バースト長ＢＬの設定方法である。
【図１１】パラシリ変換回路の一構成例である。
【図１２】バースト長がそれぞれ１、２、４の場合の図１１に示す各スイッチの状態を示す図である。
【図１３】図１１に示す第１及び第２のレジスタの動作タイミングを示すタイミング図である。
【図１４】バースト長が４の時の４ビット→２ビット変換回路からラッチ＆レベルシフタ回路にかけての動作タイミングを示すタイミング図である。
【図１５】バースト長が１、２、４の場合の４つの制御クロック信号及び２つの出力制御クロック信号の動作状況を示す図である。
【図１６】図１１に示すディレイドフリップフロップＤＦＦの構成例及びその動作を示す図である。
【図１７】図１１に示す出力バッファの構成例及びその動作を示す図である。
【図１８】図１１に示すラッチ＆レベルシフタ回路の構成例を示す回路図である。
【図１９】本発明の別の実施例による半導体記憶装置を示す。
【図２０】図１９に示す半導体記憶装置の動作を示すタイミング図である。
【符号の説明】
１ クロックバッファ
２ コマンドデコーダ
３ アドレスバッファ
４ モードレジスタ
５ クロックカウンタ
６ 内部インターリーブ発生回路
７ バンク０用回路
８ バンク１用回路
９ ＲＡＳ生成ユニット
１０ タイミングコントローラ
１１ プリデコーダ
１２ａ，１２ｂ，１２ｃ，１２ｄ ブロック
１３ ローデコーダ
１４ メモリセル
１５ センスアンプ
１６ センスバッファ
１７ ＤＱコントローラ
１８ａ，１８ｂ パラシリ変換回路
１９ データ出力バッファ
２１ バンク別ロー活性コマンド発生回路
２２ バンクＲＡＳ生成ユニット
２３ コマンド発生部
２４ アドレス発生部
３１，３２，３３，３４ ＤＦＦ
３５ パルス発生回路
９０ アドレスカウンタ

Claims (7)

1. 少なくとも一つのメモリセルブロックを有するバンクを複数備えた半導体記憶装置において、
   バースト長が所定値以下の時に単一のメモリセルブロックを選択して活性化し、所定値より長い値の時にバースト長に応じた複数のバンクでメモリセルブロックの一つを活性化するブロック活性化回路と、
   外部からのアドレス信号に基づいて特定のバンクを選択するアドレスデコーダと、
   を有し、
   データ読み出し動作において、前記ブロック活性化回路は、
   バースト長が所定値以下の場合には、単一のメモリセルブロックを選択し、
   バースト長が所定値より長い場合には、複数のバンクを交互に連続して選択し、選択したバンクでメモリセルブロックの一つを選択することを特徴とする半導体記憶装置。
2. 前記複数のバンクでメモリセルブロックの一つが活性化された場合の、データ読出し処理に要するサイクルタイムが、前記単一のメモリセルブロックが選択された場合と同一とすることを特徴とする請求項１記載の半導体記憶装置。
3. 前記バースト長の所定値は、選択的に活性化されたメモリブロックから読出されるパラレルデータのビット数とすることを特徴とする請求項１記載の半導体記憶装置。
4. パラレルデータをシリアルデータに変換するパラレル／シリアル変換回路を有し、
   該パラレル／シリアル変換回路は、前記複数のメモリセルブロックからそれぞれ出力された複数ビットのパラレルデータを順次取り込み、前記バースト長情報に基づいて、シリアルデータを出力し、バースト長が所定値より長い場合、前記パラレル／シリアル変換回路は、その時のバースト長に応じてシリアルデータの送信レートを高速化することを特徴とする請求項１記載の半導体記憶装置。
5. 前記半導体記憶装置は更にアドレスカウンタを備え、
   設定されたバースト長が前記所定値より長い第２の所定値よりも更に長い場合には、外部から与えられた第１のアドレス信号及びそれに基づき前記アドレスカウンタが発生した第２のアドレス信号に対し、複数のメモリセルブロックをバースト長に基づく回数繰り返し活性化することを特徴とする請求項１記載の半導体記憶装置。
6. 前記第１のアドレス信号と前記第２のアドレス信号は異なるワード線を選択することを特徴とする請求項５記載の半導体記憶装置。
7. 設定されたバースト長に基づいて、バースト長情報を生成するバースト長情報生成回路を備えることを特徴とする請求項１又は２記載の半導体記憶装置。

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