JP4197523B2

JP4197523B2 - 半導体装置

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Publication number: JP4197523B2
Application number: JP2005515673A
Authority: JP
Inventors: 久雄國谷; 悟谷川; 浩之薗部; 敦久影山
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-11-20
Filing date: 2004-11-19
Publication date: 2008-12-17
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Description

本発明は、クロック信号を映像信号における水平同期信号等の基準信号に同期させるためのものである。

近年、映像信号処理のデジタル化が進んでおり、映像信号処理において水平同期信号等の基準信号に同期させたクロックを用いて処理する半導体装置が利用されている。その技術の一例として、特開２００２−２９０２１８号公報に記載された半導体装置がある。
このような従来の半導体装置の構成例を図２１に示す。

図２１（ａ）に示す従来の半導体装置は、クロック入力端子１０１、遅延素子１０２〜１０５、位相比較器１０６、制御器１０７、基準信号入力端子１０８、選択器１０９及び同期クロック出力端子１１０を有している。

上記遅延素子１０２〜１０５は、上記クロック入力端子１０１に入力されたクロックを１／４クロックずつ位相シフトさせる。

上記位相比較器１０６は、上記入力クロックの１クロック後の位相と、上記遅延素子１０５の出力クロックの位相とを比較する。

上記制御器１０７は、上記位相比較器１０６の出力に基づいて上記遅延素子１０２〜１０５の遅延値を制御する。

上記選択器１０９は、上記遅延素子１０２〜１０５の各々から出力されるクロックのうち、上記基準信号入力端子１０８に入力された基準信号の位相に最も近い位相のクロックを同期クロックとして選択し、上記同期クロック出力端子１１０を介して外部へ出力する。

以上のように構成された従来の半導体装置の動作について図２１（ｂ）を用いて説明する。

クロック入力端子１０１に入力されたクロックは、４段の遅延素子１０２〜１０５により遅延される。そして、位相比較器１０６にて、上記クロック入力端子１０１に入力されたクロックの１クロック後の位相と、上記遅延素子１０５から出力されるクロックの位相を比較し、該比較の結果、検出された位相差に基づいて制御器１０７により上記各遅延素子１０２〜１０５の制御値が制御される。

選択器１０９では、上記制御された各遅延素子１０２〜１０５から出力される遅延クロックのうち、基準信号のエッジの後部で、かつ該基準信号の位相に一番近いエッジのクロックを選択する。ここでは、遅延素子１０３から出力されるクロックを同期クロックとして選択し、同期クロック出力端子１１０を介して出力する。
特開２００２−２９０２１８号公報

しかしながら、アナログＨパルスなどの基準信号がクロックに同期していない信号の場合、この基準信号の立ち上がりに対してリセットをかけると、リセット信号のエッジに一番近い位相のクロックが瞬時に選択されるため、クロックのＤＵＴＹが不連続になる部分が１箇所存在してしまう。また、クロックＤＵＴＹに不連続箇所を持たせたまま、後の信号処理を行うと、演算の途中で信号が抜けたりし、これにより、データとクロックとの間のタイミング制約を満足することができなくなったりするといった問題が発生する。

本発明は、上記従来の問題点を解決するもので、正確に基準信号にクロックを同期させることができ、かつ出力される同期クロックのＤＵＴＹを一定に保つことができる半導体装置を提供することを目的としている。

上記課題を解決するために、本発明の請求項１にかかる半導体装置は、入力クロックをＮ段の遅延素子により１／Ｎクロックずつ位相シフトさせ、該各遅延素子から出力されるクロックのうち、前基準信号に最も同期するクロックを選択器により選択し同期クロックとして出力する半導体装置において、上記１／Ｎクロックずつ位相シフトされたクロックと現基準信号との位相差、及び上記１／Ｎクロックずつ位相シフトされたクロックと上記現基準信号の１ライン前の前基準信号との位相差に基づいて、現基準信号及び前基準信号の位相状態を検出する基準信号位相検出回路と、上記基準信号位相検出回路にて検出された上記現基準信号、及び上記前基準信号の位相状態を比較する比較回路と、上記比較回路にて上記現基準信号と上記前基準信号の位相状態が一致していないことを検出したとき、上記現基準信号のクロックの位相状態を位相シフトさせて上記前基準信号の位相状態に一致させる位相制御回路と、上記位相制御回路の出力に基づいて上記選択器を制御する選択器制御回路とを備えた、ことを特徴とする。

これにより、出力される同期クロックのＤＵＴＹを常に一定に保つことができ、その結果、後段のＬＳＩとのインタフェースにおけるタイミング制約を大幅に軽減し、信号処理における演算の途中で信号が抜けたりすることはなく、データとクロックとの間でタイミング制約を満足することが可能となる。

また、本発明の請求項２にかかる半導体装置は、請求項１に記載の半導体装置において、上記位相制御回路は、クロック数を１ステップずつカウントアップさせて上記位相制御を行う、ことを特徴とする。

これにより、現基準信号の位相が前基準信号よりも遅れている場合、現基準信号の位相を段階的に進ませて前基準信号の位相に合わせることができ、その結果、位相制御された基準信号を用いて同期クロックを選択出力できるため、同期クロックのＤＵＴＹを常に一定に保つことができる。

また、本発明の請求項３にかかる半導体装置は、請求項１に記載の半導体装置において、上記位相制御回路は、クロック数を１ステップずつカウントダウンさせて上記位相制御を行う、ことを特徴とする。

これにより、現基準信号の位相が前基準信号よりも進んでいる場合、現基準信号の位相を段階的に遅らせて前基準信号の位相に合わせることができ、その結果、位相制御された基準信号を用いて同期クロックを選択出力できるため、同期クロックのＤＵＴＹを常に一定に保つことができる。

また、本発明の請求項４にかかる半導体装置は、請求項１に記載の半導体装置において、上記位相制御回路は、上記現基準信号のクロックの位相を、クロックレート幅が（１＋Ｎ）／Ｎクロック幅で、上記前基準信号の位相に近い方向に位相シフトさせる、ことを特徴とする。

これにより、現基準信号と前基準信号の位相が一致していないとき、現基準信号のクロックの位相を段階的に位相シフトさせて前基準信号の位相に合わせることができ、その結果、同期クロックのＤＵＴＹを常に一定に保つことができる。

また、本発明の請求項５にかかる半導体装置は、請求項１に記載の半導体装置において、上記位相制御回路は、上記現基準信号のクロックの位相を、クロックレート幅が（Ｎ−１）／Ｎクロック幅で、上記前基準信号の位相に近い方向に位相シフトさせる、ことを特徴とする。

また、本発明の請求項６にかかる半導体装置は、請求項１に記載の半導体装置において、上記位相制御回路は、上記現基準信号のクロックの位相を、クロックレート幅が１クロック幅以上となる方向へ位相シフトさせて上記前基準信号の位相に近づける、ことを特徴とする。

また、本発明の請求項７にかかる半導体装置は、請求項１に記載の半導体装置において、上記位相制御回路は、上記現基準信号のクロックの位相を、クロックレート幅が１クロック幅以下となる方向へ位相シフトさせ、上記前基準信号の位相に近づける、ことを特徴とする。

また、本発明の請求項８にかかる半導体装置は、請求項１ないし請求項７のいずれかに記載の半導体装置において、上記位相制御回路は、１クロック単位でクロック数をカウントし、該カウント値に基づいて上記位相制御を行う、ことを特徴とする。
これにより、１クロック単位で現基準信号のクロックの位相制御を行うことができる。

また、本発明の請求項９にかかる半導体装置は、請求項１ないし請求項７のいずれかに記載の半導体装置において、上記位相制御回路は、１／Ｍ（Ｍは２以上の整数）ライン単位でクロック数をカウントし、該カウント値に基づいて上記位相制御を行う、ことを特徴とする。
これにより、１／Ｍライン単位で現基準信号のクロックの位相制御を行うことができる。

また、本発明の請求項１０にかかる半導体装置は、請求項１ないし請求項７のいずれかに記載の半導体装置において、上記位相制御回路は、１ライン単位でクロック数をカウントし、該カウント値に基づいて上記位相制御を行う、ことを特徴とする。
これにより、１ライン単位で現基準信号のクロックの位相制御を行うことができる。

本発明にかかる半導体装置によれば、ＰＬＬがロック状態になる前までは予め設定されている初期値を等化係数として出力し、クロックに同期していない信号、例えばアナログＨパルスに対しリセットをかけた場合は、クロックＤＵＴＹ幅を確保しながら、現基準信号のクロックの位相を位相シフトさせて前基準信号の位相状態と一致させるようにしたので、出力される同期クロックのＤＵＴＹを常に一定に保つことができ、これにより、後段のＬＳＩとのインタフェースにおけるタイミング制約を大幅に軽減し、信号処理における演算の途中で信号が抜けたりすることはなく、データとクロックとの間でタイミング制約を満足することが可能となる。

以下、本発明の実施の形態について図面を用いて説明する。なお、ここで示す実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定されるものではない。

（実施の形態１）
図１は、本発明の実施の形態１による半導体装置の構成を示すブロック図である。
本実施の形態１に示す半導体装置は、クロック入力端子１、遅延素子２〜５、位相比較器６、制御器７、前基準信号入力端子８、現基準信号入力端子９、基準信号位相検出回路１０、比較回路１１、位相制御回路１２、選択器制御回路１３、選択器１４、および同期クロック出力端子１５を有している。

上記遅延素子２〜５は、上記クロック入力端子１に入力されたクロックを１／４クロックずつ位相シフトさせる。

上記位相比較器６は、上記入力クロックの１クロック後の位相と、上記遅延素子５の出力クロックの位相とを比較する。

上記制御器７は、上記位相比較器６の出力に基づいて上記遅延素子２〜５の遅延値を制御する。

上記前基準信号入力端子８は、現基準信号に対し１ライン前の信号である前基準信号を入力する。
上記現基準信号入力端子９は、現基準信号を入力する。

上記基準信号位相検出回路１０は、上記各遅延素子２〜５の出力クロックと上記前基準信号入力端子８を介して入力された前基準信号との位相差、及び、上記各遅延素子２〜５の出力クロックと上記現基準信号入力端子９を介して入力された現基準信号との位相差に基づいて、前基準信号及び現基準信号の位相状態を検出する。

上記比較回路１１は、上記基準信号位相検出回路１０にて検出された、現基準信号と前基準信号の位相状態が一致しているか否かを比較する。

上記位相制御回路１２は、上記現基準信号と上記前基準信号との位相状態が一致していないとき、クロック数を１ステップずつカウントアップさせて、現基準信号のクロックの位相状態を、（１＋Ｎ）／Ｎクロックレート幅（Ｎは、遅延素子の段数により決定される整数）で位相シフトさせ、前基準信号の位相状態に近づけるよう位相制御を行う。なお、本実施の形態１では、上記位相制御回路１２は、１クロック単位でカウントアップし、５／４クロックレート幅で位相制御を行うものとする。

上記選択器制御回路１３は、上記位相制御回路１２の出力に基づいて上記選択器１４を制御する。
上記選択器１４は、上記選択器制御回路１３の制御により、上記各遅延素子２〜５のうちの１つを同期クロックとして選択し、同期クロック出力端子１５を介して外部に出力する。

次に、上記比較回路１１及び上記位相制御回路１２の構成例を図２０に示す。
上記比較回路１１は、減算器２０を有し、前基準信号の位相状態８ｓと現基準信号の位相状態９ｓとの大小判別を行い、該判別結果に基づいてキャリー信号２０ｓを出力する。この信号２０ｓは、前基準信号の位相状態８ｓが現基準信号の位相状態９ｓより大きい場合は１を示し、前基準信号の位相状態８ｓが現基準信号の位相状態９ｓより小さい場合は０を示す。

上記位相制御回路１２は、セレクタ２１，２２、加算器２３、セレクタ２４、フリップフロップ（ＦＦ）２５、ＥＸ−ＯＲ回路２６を有し、キャリー信号２０ｓが１の場合はアップカウンタ動作により位相制御を行い、キャリー信号２０ｓが０の場合はダウンカウンタ動作により位相制御を行う。

上記セレクタ２１は、キャリー信号２０ｓが１の場合は１を出力し、キャリー信号２０ｓが０の場合は０を出力する。

上記セレクタ２２は、キャリー信号２０ｓが１の場合は０を出力し、キャリー信号２０ｓが０の場合は１を出力する。

上記加算器２３は、上記セレクタ２１の出力２１ｓ、上記セレクタ２２の出力２２ｓ、及び上記フリップフロップ２５の出力２５ｓを加算する。

上記セレクタ２４は、上記ＥＸ−ＯＲ回路２６の出力２６ｓが１である場合、加算器２３ｓがロードされ、ＥＸ−ＯＲ回路２６で比較される。上記ＥＸ−ＯＲ回路２６の出力２６ｓが０である場合、フリップフロップ２５の出力２５ｓと前基準信号とが一致しているため、データはホールドされる。

上記フリップフロップ２５は、非同期式リセット付きのフリップフロップであり、リセットがかかると、０を出力する。

上記ＥＸ−ＯＲ回路２６は、上記フリップフロップ２５の出力２５ｓと上記前基準信号とを比較し、一致している場合は０を出力し、一致していない場合は１を出力する。後段の選択器制御回路１３では、上記ＥＸ−ＯＲ回路２６の出力２６ｓが１から０になるタイミングで、選択回路１４を制御する。

以上のように構成された半導体装置の動作について説明する。
まず、クロック入力端子１に同期させたいクロックと同じ周波数のクロックを入力する。入力されたクロックは、上記遅延素子２〜５で遅延され、遅延素子５の出力クロックが比較信号として位相比較器６に入力される。また、クロック入力端子１から入力されたクロックは、被比較信号として位相比較器６に入力される。

位相比較器６では、上記遅延素子５の出力クロックの位相と、上記クロック入力端子１から入力されたクロックの１クロック後の位相とを比較し、位相差を検出したときは位相差出力信号を制御器７へ出力する。

制御器７では、上記位相差出力信号を、上記遅延素子２〜５の遅延値を制御するための制御値へ変換し、遅延素子２〜５の遅延値を変化させる。

その後、位相比較器６で、上記遅延素子５の出力クロックの位相と、上記入力クロックの１クロック後の位相とを比較する。この動作を位相比較器６で位相差が検出できなくなるまで繰り返すと、上記遅延素子５の出力クロックの位相と上記入力クロックの１クロック後の位相との差がなくなり、遅延素子の遅延がほぼ同じになる。つまり、各遅延素子の出力に１／４クロックずつ位相シフトしたクロックが発生することとなる。従って、遅延素子２の出力に１／４クロック遅延のクロックが、遅延素子３の出力に２／４クロック遅延のクロックが、遅延素子４の出力に３／４クロック遅延のクロックが、遅延素子５の出力に１クロック遅延のクロックが出力される。

次に、本実施の形態１の半導体装置における、現基準信号の位相制御方法について説明する。

基準信号位相検出回路１０では、各遅延素子２〜５の出力クロックと前基準信号との位相差、及び各遅延素子２〜５の出力クロックと現基準信号との位相差に基づいて、前基準信号及び現基準信号の位相状態を検出する。ここで、位相状態０とは、前基準信号あるいは現基準信号の位相状態が遅延素子２の出力と同じ位相状態であって、位相制御回路１２によるカウント値が０である場合を示す。位相状態１とは、前基準信号あるいは現基準信号の位相状態が遅延素子３の出力と同じ位相状態であって、位相制御回路１２によるカウント値が１である場合を示す。位相状態２とは、前基準信号あるいは現基準信号の位相状態が遅延素子４の出力と同じ位相状態であって、位相制御回路１２によるカウント値が２である場合を示す。位相状態３とは、前基準信号あるいは現基準信号の位相状態が遅延素子５の出力と同じ位相状態であって、位相制御回路１２によるカウント値が３である場合を示す。

上記検出の結果、図２（ａ）に示すように、前基準信号の位相状態が２、現基準信号の位相状態が０であった場合、位相制御回路１２では、クロック数を１クロック単位でカウントアップさせて、現基準信号のクロックの位相を、５／４クロックレート幅で前基準信号の位相に近い方向へ位相シフトさせる。つまり、図２（ｂ）に示すように、現基準信号の位相状態０のクロックエッジを５／４クロックずつ位相シフトさせて、位相状態１のクロックエッジ、位相状態２のクロックエッジへと順に切り替え、前基準信号の位相状態に近づけていく。

そして、選択器制御回路１３では、上記位相制御回路１２の出力に基づいて選択器１４を制御し、遅延素子２〜５の出力クロックのうちの一つが同期クロックとして選択出力される。該同期クロックは、位相制御期間中は、５／４クロックレート幅で出力され、前基準信号と現基準信号の位相が一致した後、すなわち位相制御終了後は、１クロックレート幅で出力される。

上記検出の結果、図３（ａ）に示すように、前基準信号の位相状態が０、現基準信号の位相状態が２であった場合、位相制御回路１２では、図３（ｂ）に示すように、現基準信号の位相状態２のクロックエッジを５／４クロックずつ位相シフトさせて、位相状態３のクロックエッジ、位相状態０のクロックエッジへと順に切り替え、前基準信号の位相状態に近づけていく。

そして、選択器制御回路１３では、上記位相制御回路１２の出力に基づいて選択器１４し制御し、遅延素子２〜５の出力クロックのうちの一つが同期クロックとして選択出力される。該同期クロックは、位相制御期間中は、５／４クロックレート幅で出力され、前基準信号と現基準信号の位相が一致した後、すなわち位相制御終了後は、１クロックレート幅で出力される。

このような実施の形態１では、１クロックずつカウントアップさせて、現基準信号の位相状態を前基準信号の位相状態に近づけるよう位相制御を行う位相制御回路１２を備え、入力クロックに同期していない信号、例えばアナログＨパルスに対してリセットをかけた場合に、現基準信号のクロックの位相を５／４クロックレート幅で位相シフトさせて前基準信号の位相に一致させるようにしたので、出力される同期クロックのＤＵＴＹを常に一定に保つことができ、これにより、後段のＬＳＩとのインタフェースにおけるタイミング制約を大幅に軽減し、信号処理における演算の途中で信号が抜けたりすることはなく、データとクロックとの間でタイミング制約を満足することが可能となり、最終的に信号処理中の誤動作を防ぐことができる。

なお、本実施の形態１において、上記位相制御回路１２は、（１＋Ｎ）／Ｎクロックレート幅で位相制御を行う場合について説明したが、クロックレート幅が１クロック幅以上であれば、同様の効果を得ることができる。

（実施の形態２）
図４は、本発明の実施の形態２による半導体装置の構成を示すブロック図である。なお、図４において、図１と同一または相当する構成要素については同じ符号を用い、その説明を省略する。

本実施の形態２の半導体装置は、上記実施の形態１の半導体装置における、クロック数を１ステップずつカウントアップさせて位相制御を行う位相制御回路１２に代えて、１ステップずつカウントダウンさせて位相制御を行う位相制御回路１６を有している。

上記位相制御回路１６は、上記現基準信号と上記前基準信号の位相状態が一致していないとき、クロック数を１ステップずつカウントダウンさせて、現基準信号のクロックの位相状態を、（Ｎ−１）／Ｎクロックレート幅で位相シフトさせ、前基準信号の位相状態に近づけるよう位相制御を行う。なお、本実施の形態２では、上記位相制御回路１６は、１クロック単位でカウントダウンし、３／４クロックレート幅で位相制御を行うものとする。

次に、本実施の形態２の半導体装置における、現基準信号の位相制御方法について説明する。
基準信号位相検出回路１０では、各遅延素子２〜５の出力クロックと前基準信号との位相差、及び各遅延素子２〜５の出力クロックと現基準信号との位相差に基づいて、前基準信号及び現基準信号の位相状態を検出する。

上記検出の結果、図５（ａ）に示すように、前基準信号の位相状態が０、現基準信号の位相状態が２であった場合、位相制御回路１６では、クロック数を１クロック単位でカウントダウンさせて、現基準信号のクロックの位相を、３／４クロックレート幅で前基準信号の位相に近い方向へ位相シフトさせる。つまり、図５（ｂ）に示すように、現基準信号の位相状態２のクロックエッジを３／４クロックずつ位相シフトさせて、位相状態１のクロックエッジ、位相状態０のクロックエッジへと順に切り替え、前基準信号の位相状態に近づけていく。

そして、選択器制御回路１３では、上記位相制御回路１６の出力に基づいて選択器１４を制御し、遅延素子２〜５の出力クロックのうちの一つが同期クロックとして選択出力される。該同期クロックは、位相制御期間中は、３／４クロックレート幅で出力され、前基準信号と現基準信号の位相が一致した後、すなわち位相制御終了後は１クロックレート幅で出力される。

上記検出の結果、図６（ａ）に示すように、前基準信号の位相状態が２、現基準信号の位相状態が０であった場合、位相制御回路１６では、図６（ｂ）に示すように、現基準信号の位相状態０のクロックエッジを３／４クロックずつ位相シフトさせて、位相状態３のクロックエッジ、位相状態２のクロックエッジへと順に切り替え、前基準信号の位相状態に近づけていく。

そして、選択器制御回路１３では、上記位相制御回路１６の出力に基づいて選択器１４を制御し、遅延素子２〜５の出力クロックのうちの一つが同期クロックとして選択出力される。該同期クロックは、位相制御期間中は、３／４クロックレート幅で出力され、前基準信号と現基準信号の位相が一致した後、すなわち位相制御終了後は、１クロックレート幅で出力される。

このような実施の形態２では、１クロックずつカウントダウンさせて、現基準信号の位相状態を前基準信号の位相状態に近づけるよう位相制御を行う位相制御回路１６を備え、クロックに同期していない信号に対してリセットをかけた場合に、現基準信号のクロックの位相を３／４クロックレート幅で位相シフトさせて前基準信号の位相に一致させるようにしたので、出力される同期クロックのＤＵＴＹを常に一定に保つことができ、これにより、後段のＬＳＩとのインタフェースにおけるタイミング制約を大幅に軽減し、信号処理における演算の途中で信号が抜けたりすることはなく、データとクロックとの間でタイミング制約を満足することが可能となる。

なお、上記実施の形態２において、上記位相制御回路１６により、（Ｎ−１）／Ｎクロックレート幅でクロックを位相シフトさせる場合について説明したが、クロックレート幅が１クロック幅以下であれば、同様の効果を得ることができる。

（実施の形態３）
図７は、本発明の実施の形態３による半導体装置の構成を示すブロック図である。なお、図７において、図１と同一または相当する構成要素については同じ符号を用い、その説明を省略する。

本実施の形態３の半導体装置は、上記実施の形態１の半導体装置において、さらに１ライン幅均等分割カウンタ回路１７を設けたものである。

上記１ライン幅均等分割カウンタ回路１７は、１ライン分のクロック数をＭ（Ｍは２以上の整数）均等分割し、該均等分割されたクロック単位（１／Ｍライン単位）でクロック数をカウントするよう位相制御回路１２を制御する。

次に、本実施の形態３の半導体装置における、基準信号の位相制御方法について説明する。
基準信号位相検出回路１０では、各遅延素子２〜５の出力クロックと前基準信号との位相差、及び各遅延素子２〜５の出力クロックと現基準信号との位相差に基づいて、前基準信号及び現基準信号の位相状態を検出する。

上記検出の結果、図８（ａ）に示すように、前基準信号の位相状態が２、現基準信号の位相状態が０であった場合、位相制御回路１２では、クロック数を１／Ｍライン単位でカウントアップさせて、現基準信号のクロックの位相を、５／４クロックレート幅で前基準信号の位相に近い方向へ位相シフトさせる。つまり、図８（ｂ）に示すように、現基準信号の位相状態０のクロックエッジを５／４クロックずつ位相シフトさせて、位相状態１のクロックエッジ、位相状態２のクロックエッジへと順に切り替え、前基準信号の位相状態に近づけていく。

そして、選択器制御回路１３では、上記位相制御回路１２の出力に基づいて選択器１４を制御し、遅延素子２〜５の出力クロックのうちの一つが同期クロックとして選択出力される。該同期クロックは、現基準信号のクロックの位相制御期間中は、５／４クロックレート幅で出力され、前基準信号と現基準信号の位相が一致した後、すなわち位相制御終了後は１クロックレート幅で出力される。

上記検出の結果、図９（ａ）に示すように、前基準信号の位相状態が０、現基準信号の位相状態が２であった場合、位相制御回路１２では、図９（ｂ）に示すように、現基準信号の位相状態２のクロックエッジを５／４クロックずつ位相シフトさせて、位相状態３のクロックエッジ、位相状態０のクロックエッジへと順に切り替え、前基準信号の位相状態に近づけていく。

そして、選択器制御回路１３では、上記位相制御回路１２の出力に基づいて選択器１４を制御し、遅延素子２〜５の出力クロックのうちの一つが同期クロックとして選択出力される。該同期クロックは、現基準信号のクロックの位相制御期間中は、５／４クロックレート幅で出力され、前基準信号と現基準信号の位相が一致した後、すなわち位相制御終了後は、１クロックレート幅で出力される。

このような実施の形態３では、１／Ｍライン単位でクロック数をカウントアップしながら、現基準信号の位相状態を前基準信号の位相状態に近づける位相制御を行う位相制御回路１２を備え、クロックに同期していない信号、例えばアナログＨパルス等に対してリセットをかけた場合に、現基準信号のクロックの位相を５／４クロックレート幅で位相シフトさせて前基準信号の位相に一致させるようにしたので、出力される同期クロックのＤＵＴＹを常に一定に保つことができ、これにより、後段のＬＳＩとのインタフェースにおけるタイミング制約を大幅に軽減し、信号処理における演算の途中で信号が抜けたりすることはなく、データとクロックとの間でタイミング制約を満足することが可能となる。

（実施の形態４）
図１０は、本発明の実施の形態４による半導体装置の構成を示すブロック図である。なお、図１０において、図４と同一または相当する構成要素については同じ符号を用い、その説明を省略する。

本実施の形態４の半導体装置は、上記実施の形態２の半導体装置において、さらに１ライン幅均等分割カウンタ回路１７を設けたものである。

上記１ライン幅均等分割カウンタ回路１７は、１ライン分のクロック数をＭ（Ｍは２以上の整数）均等分割し、該均等分割されたクロック単位（１／Ｍライン単位）でクロック数をカウントするよう位相制御回路１６を制御する。

次に、本実施の形態４の半導体装置における、現基準信号の位相制御方法について説明する。
基準信号位相検出回路１０では、各遅延素子２〜５の出力クロックと前基準信号との位相差、及び各遅延素子２〜５の出力クロックと現基準信号との位相差に基づいて、前基準信号及び現基準信号の位相状態を検出する。

上記検出の結果、図１１（ａ）に示すように、前基準信号の位相状態が０、現基準信号の位相状態が２であった場合、位相制御回路１６では、クロック数を１／Ｍライン単位でカウントダウンさせて、現基準信号のクロックの位相を、３／４クロックレート幅で前基準信号の位相に近い方向へ位相シフトさせる。つまり、図１１（ｂ）に示すように、クロック数を１／Ｍライン単位でカウントダウンさせて、現基準信号の位相状態２のクロックエッジから位相状態１のクロックエッジ、位相状態０のクロックエッジへと順に切り替え、前基準信号の位相状態に近づけていく。

そして、選択器制御回路１３では、上記位相制御回路１６の出力に基づいて選択器１４を制御し、遅延素子２〜５の出力クロックのうちの一つが同期クロックとして選択出力される。該同期クロックは、現基準信号のクロックの位相制御期間は３／４クロックレート幅で出力され、前基準信号と現基準信号の位相が一致した後、すなわち位相制御終了後は１クロックレート幅で出力される。

上記検出の結果、図１２（ａ）に示すように、前基準信号の位相状態が２、現基準信号の位相状態が０であった場合、位相制御回路１６では、図１２（ｂ）に示すように、現基準信号の位相状態０のクロックエッジを３／４クロックずつ位相シフトさせて、位相状態３のクロックエッジ、位相状態２のクロックエッジへと順に切り替え、前基準信号の位相状態に近づけていく。

このような実施の形態４では、１／Ｍライン単位でクロック数をカウントダウンしながら、現基準信号の位相状態を前基準信号の位相状態に近づけるよう位相制御を行う位相制御回路１６を備え、クロックに同期していない信号、例えばアナログＨパルスに対してリセットをかけた場合に、現基準信号のクロックの位相を３／４クロックレート幅で位相シフトさせて前基準信号の位相に一致させるようにしたので、出力される同期クロックのＤＵＴＹを常に一定に保つことができ、これにより、後段のＬＳＩとのインタフェースにおけるタイミング制約を大幅に軽減し、信号処理における演算の途中で信号が抜けたりすることはなく、データとクロックとの間でタイミング制約を満足することが可能となる。

（実施の形態５）
図１３は、本発明の実施の形態５による半導体装置の構成を示すブロック図である。なお、図１３において、図１と同一または相当する構成要素については同じ符号を用い、その説明を省略する。

本実施の形態５の半導体装置は、上記実施の形態１の半導体装置において、さらにラインカウンタ回路１８を設けたものである。

上記ラインカウンタ回路１８は、１ライン単位でクロック数をカウントするよう位相制御回路１２を制御する。

次に、本実施の形態５の半導体装置における、現基準信号の位相制御方法について説明する。

基準信号位相検出回路１０では、各遅延素子２〜５の出力クロックと前基準信号との位相差、及び各遅延素子２〜５の出力クロックと現基準信号との位相差に基づいて、前基準信号及び現基準信号の位相状態を検出する。

上記検出の結果、図１４（ａ）に示すように、前基準信号の位相状態が２、現基準信号の位相状態が０であった場合、位相制御回路１２では、クロック数を１ライン単位でカウントアップさせて、現基準信号のクロックの位相を、５／４クロックレート幅で前基準信号の位相に近い方向へ位相シフトさせる。つまり、図１４（ｂ）に示すように、現基準信号の位相状態０のクロックエッジを、５／４クロックずつ位相シフトさせて、位相状態１のクロックエッジ、位相状態２のクロックエッジへと順に切り替え、前基準信号の位相状態に近づけていく。

上記検出の結果、図１５（ａ）に示すように、前基準信号の位相状態が０、現基準信号の位相状態が２であった場合、位相制御回路１２では、図１５（ｂ）に示すように、現基準信号の位相状態２のクロックエッジを５／４クロックずつ位相シフトさせて、位相状態３のクロックエッジ、位相状態０のクロックエッジへと順に切り替え、前基準信号の位相状態に近づけていく。

そして、選択器制御回路１３は、上記位相制御回路１２の出力に基づいて選択器１４を制御し、遅延素子２〜５の出力クロックのうちの一つが同期クロックとして選択選択出力される。該同期クロックは、位相制御期間中は、５／４クロックレート幅で出力され、前基準信号と現基準信号の位相が一致した後、位相制御終了後は、１クロックレート幅で出力される。

このような実施の形態５では、１ライン単位でクロック数をカウントアップしながら、現基準信号の位相状態を前基準信号の位相状態に近づけるよう位相制御を行う位相制御回路１２を備え、クロックに同期していない信号、例えばアナログＨパルスに対してリセットをかけた場合に、現基準信号のクロックの位相を５／４クロックレート幅で位相シフトさせて前基準信号の位相に一致させるようにしたので、出力される同期クロックのＤＵＴＹを常に一定に保つことができ、これにより、後段のＬＳＩとのインタフェースにおけるタイミング制約を大幅に軽減し、信号処理における演算の途中で信号が抜けたりすることはなく、データとクロックとの間でタイミング制約を満足することが可能となる。

（実施の形態６）
図１６は、本発明の実施の形態６による半導体装置の構成を示すブロック図である。なお、図１６において、図４と同一または相当する構成要素については同じ符号を用い、その説明を省略する。

本実施の形態６の半導体装置は、上記実施の形態２の半導体装置において、さらにラインカウンタ１８を設けたものである。

上記ラインカウンタ回路１８は、１ライン単位でクロック数をカウントするよう位相制御回路１６を制御する。

次に、本実施の形態６の半導体装置における、現基準信号の位相制御方法について説明する。

上記検出の結果、図１７（ａ）に示すように、前基準信号の位相状態が０、現基準信号の位相状態が２であった場合、位相制御回路１６では、クロック数を１ライン単位でカウントダウンさせて、現基準信号のクロックの位相を、３／４クロックレート幅で前基準信号の位相に近い方向へ位相シフトさせる。つまり、図１７（ｂ）に示すように、現基準信号の位相状態２のクロックエッジを３／４クロックずつ位相シフトさせて、位相状態１のクロックエッジ、位相状態０のクロックエッジへと順に切り替え、前基準信号の位相状態に近づけていく。

上記検出の結果、図１８（ａ）に示すように、前基準信号の位相状態が２、現基準信号の位相状態が０であった場合、位相制御回路１６では、図１８（ｂ）に示すように、現基準信号の位相状態０のクロックエッジを３／４クロックずつ位相シフトさせて位相状態３のクロックエッジ、位相状態２のクロックエッジへと順に切り替え、前基準信号の位相状態に近づけていく。

そして、選択器制御回路１３では、上記位相制御回路１６の出力に基づいて選択器１４を制御し、遅延素子２〜５の出力クロックのうちの一つが同期クロックとして選択出力される。該同期クロックは、位相制御期間は、３／４クロックレート幅で出力され、前基準信号と現基準信号の位相が一致した後、すなわち位相制御終了後は、１クロックレート幅で出力される。

このような実施の形態６では、１ライン単位でクロック数をカウントダウンしながら、現基準信号の位相状態を前基準信号の位相状態に近づけるよう位相制御を行う位相制御回路１６を備え、クロックに同期していない信号、例えばアナログＨパルスに対してリセットをかけた場合に、現基準信号のクロックの位相を３／４クロックレート幅で位相シフトさせて前基準信号の位相に一致させるようにしたので、出力される同期クロックのＤＵＴＹを常に一定に保つことができ、これにより、後段のＬＳＩとのインタフェースにおけるタイミング制約を大幅に軽減し、信号処理における演算の途中で信号が抜けたりすることはなく、データとクロックとの間でタイミング制約を満足することが可能となる。

なお、上記実施の形態１〜６を必要に応じて組み合わせて基準信号の位相制御を行うようにすれば、信頼性の高い半導体装置を実現することができる。

例えば、実施の形態１と実施の形態５を組み合わせた場合の半導体装置の構成例を図１９に示す。図１９で示す半導体装置は、上記実施の形態１の半導体装置において、さらに１ライン単位あるいは１クロック単位でカウントするよう位相制御回路１２を制御する切替手段１９を備えたものである。

このような構成の半導体装置では、基準信号の位相制御を開始すると、上記切替手段１９により１ライン単位で位相制御するよう位相制御回路１２を制御し、上記実施の形態５で説明したように、１ライン単位でクロック数をカウントアップさせて、現基準信号の位相状態を順に切り替え、前基準信号の位相状態に近づけていく。

そして、現基準信号の位相と前基準信号の位相とが近づくと、上記切替手段１９により１クロック単位で位相制御するよう位相制御回路１２を制御し、上記実施の形態１で説明したように、１クロック単位でクロック数をカウントアップしながら現基準信号のクロックの位相状態を前基準信号の位相状態に一致させる。

このように、位相制御開始時にはライン単位で大まかな位相制御を行い、その後、クロック単位で細かく位相制御を適宜切り替えて行うようにすれば、前基準信号と現基準信号の位相状態を精度よく一致させることができる。

本発明にかかる半導体装置は、アナログＨパルス等の基準信号にクロックを同期させる場合に、出力する同期クロックのＤＵＴＹ幅を一定に保つことのできる半導体装置として有用である。

図１は、本発明の実施の形態１における半導体装置の構成を示す図であるである。図２において、図２（ａ）は、上記実施の形態１の半導体装置における、現基準信号と前基準信号の位相状態の一例を示す図、図２（ｂ）は、図２（ａ）に示す現基準信号の位相制御を行う方法を説明するための図である。図３において、図３（ａ）は、上記実施の形態１の半導体装置における、現基準信号と前基準信号の位相状態の一例を示す図、図３（ｂ）は、図３（ａ）に示す現基準信号の位相制御を行う方法を説明するための図である。図4は、本発明の実施の形態２における半導体装置の構成を示す図である。図５において、図５（ａ）は、上記実施の形態２の半導体装置における、現基準信号と前基準信号の位相状態の一例を示す図、図５（ｂ）は、図５（ａ）に示す現基準信号の位相制御を行う方法を説明するための図である。図６において、図６（ａ）は、上記実施の形態２の半導体装置における、現基準信号と前基準信号の位相状態の一例を示す図、図６（ｂ）は、図６（ａ）に示す現基準信号の位相制御を行う方法を説明するための図である。図７は、本発明の実施の形態３における半導体装置の構成を示す図である。図８において、図８（ａ）は、上記実施の形態３の半導体装置における、現基準信号と前基準信号の位相状態の一例を示す図、図８（ｂ）は、図８（ａ）に示す現基準信号の位相制御を行う方法を説明するための図である。図９において、図９（ａ）は、上記実施の形態３の半導体装置における、現基準信号と前基準信号の位相状態の一例を示す図、図９（ｂ）は、図９（ａ）に示す現基準信号の位相制御を行う方法を説明するための図である。図１０は、本発明の実施の形態４における半導体装置の構成を示す図である。図１１において、図１１（ａ）は、上記実施の形態４の半導体装置における、現基準信号と前基準信号の位相状態の一例を示す図、図１１（ｂ）は、図１１（ａ）に示す現基準信号の位相制御を行う方法を説明するための図である。図１２において、図１２（ａ）は、上記実施の形態４の半導体装置における、現基準信号と前基準信号の位相状態の一例を示す図、図１２（ｂ）は、図１２（ａ）に示す現基準信号の位相制御を行う方法を説明するための図である。図１３は、本発明の実施の形態５における半導体装置の構成を示す図である。図１４において、図１４（ａ）は、上記実施の形態５の半導体装置における、現基準信号と前基準信号の位相状態の一例を示す図、図１４（ｂ）は、図１４（ａ）に示す現基準信号の位相制御を行う方法を説明するための図である。図１５において、図１５（ａ）は、上記実施の形態５の半導体装置における、現基準信号と前基準信号の位相状態の一例を示す図、図１５（ｂ）は、図１５（ａ）に示す現基準信号の位相制御を行う方法を説明するための図である。図１６は、本発明の実施の形態６における半導体装置の構成を示す図である。図１７において、図１７（ａ）は、上記実施の形態６の半導体装置における、現基準信号と前基準信号の位相状態の一例を示す図、図１７（ｂ）は、図１７（ａ）に示す現基準信号の位相制御を行う方法を説明するための図である。図１８において、図１８（ａ）は、上記実施の形態６の半導体装置における、現基準信号と前基準信号の位相状態の一例を示す図、図１８（ｂ）は、図１８（ａ）に示す現基準信号の位相制御を行う方法を説明するための図である。図１９は、本発明の半導体装置の変形例を示す図である。図２０は、本発明の半導体装置を構成する比較回路、及び位相制御回路の詳細な構成を示す図である。図２１において、図２１（ａ）は、従来の半導体装置の構成を示す図であり、図２１（ｂ）は、従来の半導体装置の動作を説明するための図である。

符号の説明

１クロック入力端子
２〜５遅延素子
６位相比較器
７制御器
８前基準信号入力端子
９現基準信号入力端子
１０基準信号位相検出回路
１１比較回路
１２位相制御回路
１３選択器制御回路
１４選択器
１５同期クロック出力端子
１６位相制御回路
１７１ライン幅均等分割カウンタ回路
１８ラインカウンタ回路
１９切替手段
２０減算器
２１セレクタ
２２セレクタ
２３加算器
２４セレクタ
２５フリップフロップ
２６ＥＸ−ＯＲ回路

Claims

入力クロックをＮ段の遅延素子により１／Ｎクロックずつ位相シフトさせ、該各遅延素子から出力されるクロックのうち、前基準信号に最も同期するクロックを選択器により選択し同期クロックとして出力する半導体装置において、
上記１／Ｎクロックずつ位相シフトされたクロックと現基準信号との位相差、及び上記１／Ｎクロックずつ位相シフトされたクロックと上記現基準信号の１ライン前の前基準信号との位相差に基づいて、現基準信号及び前基準信号の位相状態を検出する基準信号位相検出回路と、
上記基準信号位相検出回路にて検出された上記現基準信号、及び上記前基準信号の位相状態を比較する比較回路と、
上記比較回路にて上記現基準信号と上記前基準信号の位相状態が一致していないことを検出したとき、上記現基準信号のクロックの位相状態を位相シフトさせて上記前基準信号の位相状態に一致させる位相制御回路と、
上記位相制御回路の出力に基づいて上記選択器を制御する選択器制御回路とを備えた、
ことを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記位相制御回路は、クロック数を１ステップずつカウントアップさせて上記位相制御を行う、
ことを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記位相制御回路は、クロック数を１ステップずつカウントダウンさせて上記位相制御を行う、
ことを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記位相制御回路は、上記現基準信号のクロックの位相を、クロックレート幅が（１＋Ｎ）／Ｎクロック幅で、上記前基準信号の位相に近い方向に位相シフトさせる、
ことを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記位相制御回路は、上記現基準信号のクロックの位相を、クロックレート幅が（Ｎ−１）／Ｎクロック幅で、上記前基準信号の位相に近い方向に位相シフトさせる、
ことを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記位相制御回路は、上記現基準信号のクロックの位相を、クロックレート幅が１クロック幅以上となる方向へ位相シフトさせて上記前基準信号の位相に近づける、
ことを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記位相制御回路は、上記現基準信号のクロックの位相を、クロックレート幅が１クロック幅以下となる方向へ位相シフトさせ、上記前基準信号の位相に近づける、
ことを特徴とする半導体装置。
請求項１ないし請求項７のいずれかに記載の半導体装置において、
上記位相制御回路は、１クロック単位でクロック数をカウントし、該カウント値に基づいて上記位相制御を行う、
ことを特徴とする半導体装置。
請求項１ないし請求項７のいずれかに記載の半導体装置において、
上記位相制御回路は、１／Ｍ（Ｍは２以上の整数）ライン単位でクロック数をカウントし、該カウント値に基づいて上記位相制御を行う、
ことを特徴とする半導体装置。
請求項１ないし請求項７のいずれかに記載の半導体装置において、
上記位相制御回路は、１ライン単位でクロック数をカウントし、該カウント値に基づいて上記位相制御を行う、
ことを特徴とする半導体装置。