JP4150095B2

JP4150095B2 - Oscillator circuit

Info

Publication number: JP4150095B2
Application number: JP32267897A
Authority: JP
Inventors: 光彦奥津; 忠三瓶; 勝則小池; 正彦沼田; 賢菅井; 博之木田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1997-11-25
Filing date: 1997-11-25
Publication date: 2008-09-17
Anticipated expiration: 2017-11-25
Also published as: JPH11163632A

Description

【０００１】
【発明の属する技術分野】
本発明は、水晶発振子またはセラミック発振子等を使用した発振回路に関し、特にマイクロプロセッサ等の半導体集積回路に組み込むのに好適な発振回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳゲートによる一般的な発振回路を図１１に示す。
【０００３】
図１１において、端子Ｔ１と端子Ｔ２との間に水晶発振子またはセラミック発振子（以下、発振子と記す）５と帰還抵抗４とが並列接続し、端子Ｔ１と接地（以下、ＧＮＤと記す）との間、及び端子Ｔ２とＧＮＤとの間にそれぞれ容量６１，６２が接続している。また２入力ＮＯＲゲートＧ１によって反転増幅器１が構成され、その一方の入力は端子Ｔ１に、もう一方は制御端子Ｃ１に接続し、またその出力は抵抗３を介して端子Ｔ２へ、及びインバータＧ２，Ｇ３等から成る出力バッファ回路２を介して発振出力端子ＯＵＴへ接続している。
【０００４】
図１１では反転増幅器としてＮＯＲゲートを用いた例を示したがこの他インバータ，ＮＡＮＤゲート，クロックドインバータなどによるものも一般的に用いられている。制御端子Ｃ１は発振回路の停止，起動を制御するために設けられたものであり、これは例えばマイクロプロセッサなどに組み込まれた発振回路を動作モードに応じて停止，起動制御を行い消費電力の低減を図る場合などに用いられる。抵抗３はスプリアス発振などの異常発振を防止する目的などで設けられるが省略される場合もある。
【０００５】
図１１の発振回路を半導体集積回路上に形成する場合、通常ＮＯＲゲートＧ１，インバータＧ２，Ｇ３等のＣＭＯＳゲート及び抵抗３などが半導体集積回路上に形成され、その他の部品は外付けされる。帰還抵抗４については半導体集積回路上に形成される場合もある。
【０００６】
図１１の発振回路の動作につき以下説明する。
【０００７】
まず制御端子Ｃ１がHighレベルにバイアスされている場合、ＮＯＲゲートＧ１出力はＧＮＤレベル固定となり、よってＮＯＲゲートＧ１は反転増幅器として機能せず発振回路は停止状態にある。このとき端子Ｔ２は当然ＧＮＤレベルにあるが、帰還抵抗４により端子Ｔ１側もＧＮＤレベルにバイアスされる。
【０００８】
次いで制御端子Ｃ１がLow レベルにバイアスされると、ＮＯＲゲートＧ１は活性化され反転増幅器として機能し得る状態となるが、端子Ｔ１側がＧＮＤレベルにバイアスされていたためＮＯＲゲートＧ１出力すなわち端子Ｔ２側は一旦VCCレベルに上昇する。この端子Ｔ２の電位上昇に伴って、端子Ｔ１側も帰還抵抗４により容量６１等が充電され電位が徐々に上昇する。端子Ｔ１側の電位上昇に伴いＮＯＲゲートＧ１出力すなわち端子Ｔ２電位は逆に下降することになる。そして端子Ｔ１，端子Ｔ２両者の電位がＮＯＲゲートＧ１の論理しきい値電圧（以下、ＶＬＴ１と記す）程度となった時点で安定する。このときＮＯＲゲートＧ１の反転増幅器としてのゲインは最大となり、ＮＯＲゲートＧ１すなわち反転増幅器１と発振子５との間で正帰還ループが形成され発振が開始される。発振開始当初はＶＬＴ１レベルを中心電圧とした微小振動であるが、上記正帰還ループにより発振振幅は徐々に拡大し最終的には電源ＶＣＣ振幅にまで成長する。反転増幅器１の出力振幅が出力バッファ２内インバータＧ２の論理しきい値電圧（以下、ＶＬＴ２と記す）を横切って振動するようになるとインバータＧ２，Ｇ３等による発振振幅の増幅及び波形整形が行われ発振出力端子ＯＵＴにＶＣＣ振幅の発振出力が出現する。
【０００９】
以上の概略動作波形を図１１内に示した。出力端子ＯＵＴの波形を実線及び点線で示しているがいずれを取るかは出力バッファ２内のインバータ段数による。
【００１０】
【発明が解決しようとする課題】
図１１の発振回路においては、制御端子Ｃ１がLow レベルとなり発振回路が起動されても端子Ｔ１電位がＶＬＴ１近傍にバイアスされるまで反転増幅器１は十分なゲインを持ち得ず発振開始に必要な正帰還ループを形成できない。端子Ｔ２側もＶＣＣレベルから徐々に低下してくるからその間に反転増幅器１による微小振動の増幅が行われたとしてもその出力振幅がＶＬＴ２を横切るものでなければインバータＧ２による増幅は行われず発振出力は得られない。また端子Ｔ１，Ｔ２がＶＬＴ１にバイアスされ反転増幅器１と発振子５の正帰還ループによる発振を開始しても、ＶＬＴ１とＶＬＴ２との電圧差に相当する振幅にまで発振振幅が増幅されないとやはりインバータＧ２による増幅は行われず発振出力を取り出すことはできない。
【００１１】
端子Ｔ１電位がＶＬＴ１近傍にバイアスされるまでの時定数は帰還抵抗４に依存するが帰還抵抗４は通常１ＭΩ程度の値が用いられ、上記時定数は比較的大きいものとなる。さらに正帰還ループの増幅遅れも加味され図１１波形における発振立ち上がり時間は、通常数百μｓ〜数十ｍｓを要する。
【００１２】
マイクロプロセッサなどに上記発振回路を組み込みその発振出力をシステムクロック源として使用する場合など、上記発振立ち上がり時間の期間中はクロックパルスが得られないことになり、処理は実行不能の状態にある。よって図１１に示した従来例では、発振起動後すぐに発振出力を使用して何らかの処理を実行したいといった用途には対応することができない。また発振立ち上がり時間の期間中は、端子Ｔ１，Ｔ２の電位は中間電位にあるからＮＯＲゲートＧ１やインバータＧ２などのＣＭＯＳゲート部分で貫通電流が流れている。発振出力が得られないにもかかわらず発振回路が電流を消費していることになり、これはまったくの無効な電流消費となってしまう。
【００１３】
本発明の目的は、上記発振立ち上がり時間を大幅に短縮し、発振起動直後から発振出力が得られる発振回路を提供すること、及びそれにより無効な電流消費を削減した発振回路を提供することにある。そしてさらにそれらを低電圧動作においても実現し得る発振回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的は、反転増幅器の入力端子電位を反転増幅器の動作電圧（例えば論理しきい値電圧）近傍にバイアスするための回路手段と、反転増幅器の微小振幅出力を常に増幅，波形整形して発振出力端子へ送出し得る出力バッファ回路とを設け、発振起動時に反転増幅器を活性化するとともに端子間（すなわち発振子の両端子間）に電位差を与えて発振子を励磁し、しかる後に上記回路手段を発振子が動作するのに十分な励磁電流が流れる状態となるように所定の期間動作させて反転増幅器の入力端子電位をその動作電圧にバイアスすることにより達成される。なお、低電圧動作に対応する具体的手段、及び上記出力バッファ回路の具体的構成については実施例のなかで明らかにする。
【００１５】
発振起動時に反転増幅器を活性化するとともに端子間に電位差を与えることにより発振子に励磁電流が流れ、発振子は微小振動を開始する。その振動周波数は発振子の等価インダクタンス，容量などから決まる共振周波数となる。この発振子の励磁直後においては、端子間の電位差はまだ開いたままであり、帰還抵抗によって両端子電位は緩やかに反転増幅器の動作電圧へ向かって変位を始める。しかる後に、上記回路手段を所定の期間動作させて反転増幅器の入力端子電位を反転増幅器が動作するような所定の電位（例えばＶＬＴ１近傍）に強制的にバイアスすることにより、反転増幅器としての機能開始を早めることができるので、反転増幅器と発振子との正帰還ループを早期に形成することができる。さらにその反転増幅器出力を常に増幅可能な出力バッファ回路を設けることにより発振子自体の振幅がまだ微小であっても、電源振幅の発振出力を早期に取り出すことが可能となる。
【００１６】
【発明の実施の形態】
以下、本発明の第１の実施例を図１により説明する。
【００１７】
図１において、端子Ｔ１と端子Ｔ２との間に発振子５と帰還抵抗４とが並列接続し、端子Ｔ１及び端子Ｔ２とＧＮＤとの間にそれぞれ容量６１，６２が接続している。発振子５は等価インダクタンス，容量による等価回路を示した。反転増幅器１は２入力ＮＯＲゲートＧ１によって構成され、その一方の入力は端子Ｔ１に、もう一方は制御端子Ｃ１に接続し、その出力は抵抗３を介して端子Ｔ２へ接続している。またその端子Ｔ１側の入力と出力との間には短絡手段７が並列接続されている。短絡手段７は、ゲートを制御端子Ｃ２へ、ソース，ドレインを反転増幅器１の端子Ｔ１側入力とその出力とにそれぞれ接続したＮＭＯＳトランジスタＮ１によって構成されている。また反転増幅器１出力には発振検出ゲート２１が接続し、さらにその出力はバッファ回路２２を介して発振出力端子ＯＵＴに接続されており、発振検出ゲート２１とバッファ回路２２とで図１１における出力バッファ回路２を構成した形となっている。発振検出ゲート２１は反転増幅器１を構成する２入力ＮＯＲゲートＧ１と同構成の２入力ＮＯＲゲートＧ４によって構成され、一方の入力はＧＮＤにバイアスされている。バッファ回路２２はインバータＧ５，Ｇ６等で構成しているが、これは発振検出ゲート２１の出力をさらに増幅，波形整形して発振出力を得るために設けたものであり、その構成インバータ段数等は必要に応じて適宜設定すれば良い。
【００１８】
以下本実施例の動作につき説明する。
【００１９】
まず制御端子Ｃ１がHighレベルにバイアスされている場合、ＮＯＲゲートＧ１出力はＧＮＤレベル固定となり、よってＮＯＲゲートＧ１は反転増幅器として機能せず発振回路は停止状態にある。このとき端子Ｔ２および端子Ｔ１は、帰還抵抗４により共にＧＮＤレベルにバイアスされる。ＮＯＲゲートＧ１すなわち反転増幅器１出力がＧＮＤレベルのためＮＯＲゲートＧ４すなわち発振検出ゲート２１出力はHighレベル（電源ＶＣＣレベル）固定となり、発振出力ＯＵＴはバッファ回路２２のインバータ段数に応じてHighレベルもしくはＧＮＤレベルのいずれかに固定される。
【００２０】
発振起動時は、まず制御端子Ｃ１をLow レベル（またはＧＮＤレベル）にバイアスすることによりＮＯＲゲートＧ１を活性化する。このとき端子Ｔ１側がGNDレベルにバイアスされていたためＮＯＲゲートＧ１出力すなわち端子Ｔ２側は、一旦ＶＣＣレベルに上昇する。このときの端子Ｔ２と端子Ｔ１との間に生じた電位差によって発振子５に励磁電流が供給され、発振子は固有周波数すなわち等価インダクタンス，容量などによって決まる共振周波数で微小振動を開始する。端子Ｔ１側も帰還抵抗４により容量６１等が充電され徐々に電位上昇を始めるが、ＮＯＲゲートＧ１が活性化した直後ではまだＧＮＤレベル近傍にあり、ＮＯＲゲートＧ１はまだ反転増幅器として機能することができない状態にある。
【００２１】
しかる後に図１内波形に示した様に制御端子Ｃ２にワンショットパルスを印加し、ＮＭＯＳトランジスタＮ１すなわち短絡手段７を所定の期間のみＯＮさせる。ＮＭＯＳトランジスタＮ１のＯＮにより、ＮＯＲゲートＧ１の入出力間が短絡され端子Ｔ１，Ｔ２は共にＶＬＴ１レベルにバイアスされる。またこのとき容量６１，６２及び発振子５の閉ループで流れていた発振子５の共振電流は短絡手段７側にバイパスできるようになり、共振電流パスのインピーダンスが下がり共振電流ピークは増大する。これにより発振子５の等価インダクタンスＬｓ等における電圧振幅も増大し発振出力開始に有利となる。
【００２２】
制御端子Ｃ２のワンショットパルスが終了し元のレベルに復帰すると、NMOSトランジスタＮ１はＯＦＦするがこのとき端子Ｔ１及び端子Ｔ２電位はほぼVLT1レベルにあるからＮＯＲゲートＧ１すなわち反転増幅器１のゲインは最大となり、反転増幅器１と発振子５との間で正帰還ループが形成され発振が即開始される。発振開始当初、反転増幅器１出力はＶＬＴ１レベルを中心電圧とした微小振動ではあるが、これを受ける発振検出ゲート２１が反転増幅器１を構成するＮＯＲゲートＧ１と同構成のＮＯＲゲートＧ４で構成しているためそれらの論理しきい値電圧は等しく、よってＶＬＴ１レベルを中心電圧とした反転増幅器１出力の微小振動をすぐに増幅することができる。バッファ回路２２内インバータＧ５，Ｇ６等の論理しきい値電圧がＶＬＴ１からずれていたとしても発振検出ゲート２１によって反転増幅器１出力振幅が一旦増幅されているからバッファ回路２２による発振振幅の増幅及び波形整形もすぐに開始することができる。
【００２３】
制御端子Ｃ２のワンショットパルス幅は端子Ｔ１，Ｔ２をＶＬＴ１レベルにバイアスするのに必要十分な程度のパルス幅とすれば良く、例えば数μｓ程度以下とすることもできる。よって図１１従来例に比べ、制御端子Ｃ１による発振回路起動開始から早期に発振出力を得ることができる。
【００２４】
以上の如く本実施例によれば、発振起動から早期に反転増幅器１と発振子５との正帰還ループを形成することができ、また反転増幅器１出力を直ちに増幅して出力端子ＯＵＴに送出できるので、発振起動から発振出力開始までの時間すなわち発振立ち上がり時間を大幅に短縮した発振回路を得ることができる。またそれゆえ発振開始までの無効な電流消費を低減した発振回路を得ることができる。
【００２５】
なお図１において、反転増幅器１及び発振検出ゲート２１をＮＯＲゲートで構成したがこれに限定されるものではなく、インバータ，ＮＡＮＤゲート，クロックドインバータ、または負荷ＭＯＳ型インバータなど低電圧動作にも対応したゲートなど、他のゲート構成によっても同様の効果を得ることができる。短絡手段７についてもＮＭＯＳトランジスタＮ１による構成以外に例えばＰＭＯＳトランジスタ、あるいはＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続したトランスファゲート、などによっても同様の作用を実現できる。また抵抗３は発振安定化のために必要に応じて設定すべきものであり省略することもできる。なお、これらは以降の実施例においても同様である。
【００２６】
本発明の第２の実施例を図２に示す。
【００２７】
本実施例は上記図１に示した第１の実施例に対し、制御端子Ｃ３にゲートを、電源ＶＣＣ及び反転増幅器１出力にソース及びドレインをそれぞれ接続したPMOSトランジスタＰ１から成る励磁電流供給手段１８を付加した構成となっている。図２には制御端子Ｃ１，Ｃ２，Ｃ３への印加信号タイミング例も示している。
【００２８】
発振停止状態においては、制御端子Ｃ１，Ｃ３をHighレベルにバイアスすることにより第１の実施例同様反転増幅器１出力をＧＮＤレベル固定とし、またPMOSトランジスタＰ１すなわち励磁電流供給手段１８はＯＦＦ状態としておく。
【００２９】
次いで発振起動時は制御端子Ｃ１をLow レベルとしてＮＯＲゲートＧ１を活性化するとともに制御端子Ｃ３にLow レベルのワンショットパルスを印加する。制御端子Ｃ３がLow レベルの期間中はＰＭＯＳトランジスタＰ１もＯＮすることにより端子Ｔ２部を急速に充電すると共に発振子５に励磁電流を供給する。
【００３０】
制御端子Ｃ３がHighレベルに復帰しＰＭＯＳトランジスタＰ１がＯＦＦした後は第１の実施例同様、制御端子Ｃ２にワンショットパルスを印加してＮＯＲゲートＧ１の入出力間を短絡し、端子Ｔ１，Ｔ２をＶＬＴ１にバイアスすることによって反転増幅器１と発振子５との正帰還ループを早期に形成する。
【００３１】
本実施例によれば前記第１の実施例の効果に加え、励磁電流供給手段１８を設けたことにより反転増幅器１を構成するゲートから起動時の発振子励磁電流を供給する必要が無くなったため反転増幅器１を構成するゲートの電流駆動能力を発振状態を維持し得る程度に設定することができ、消費電流を低減した発振回路を得ることができる。
【００３２】
本実施例においては端子Ｔ２側に励磁電流供給手段１８を設けたが、これを端子Ｔ１側に設けても同様の効果を得ることができる。その場合ＮＯＲゲートＧ１の活性化と同時に励磁電流供給手段１８により端子Ｔ１側がＶＣＣレベルにバイアスされることになり、励磁電流供給手段１８がＯＮしている間ＮＯＲゲートＧ１出力はＧＮＤレベルとなるとともに端子Ｔ１，Ｔ２間に電位差が与えられ発振子５の励磁が行われる。
【００３３】
なお、反転増幅器１としてＮＡＮＤゲートを用いた場合、発振停止状態はNORゲートＧ１の場合とは逆にＮＡＮＤゲート入力につながる制御端子をLow レベルとすることにより、端子Ｔ１，Ｔ２電位が共にHighレベル側に固定されることになるから、この場合励磁電流供給手段１８は端子Ｔ１、若しくは端子Ｔ２とGNDとの間に設け、発振起動時に発振子の励磁電流をＧＮＤ側に引き抜くことになる。
【００３４】
なお、図２における励磁電流供給手段１８はＰＭＯＳトランジスタＰ１で構成したが、これに限られるものではなく例えばＮＭＯＳトランジスタ等を用いても良い。
【００３５】
また以降の実施例においては特に必要の無い限り励磁電流供給手段１８の記載を省略するが、いずれの実施例においてもこれを併設することは可能であり本実施例の効果を享受できることは言うまでもない。
【００３６】
本発明の第３の実施例を図３に示す。
【００３７】
図３において、反転増幅器１，短絡手段７、及び帰還抵抗４，発振子５、及び容量６１，６２等の接続構成は図１の第１の実施例同様であるが、反転増幅器１出力はカップリング容量８を介して発振検出ゲート２１に接続し、発振検出ゲート２１の入出力間には帰還抵抗９と短絡手段１０とが並列接続している。短絡手段１０はゲートを制御端子Ｃ４へ、ソース，ドレインを発振検出ゲート２１の入力，出力へそれぞれ接続したＮＭＯＳトランジスタＮ２によって構成されている。また発振検出ゲート２１は、ＮＯＲゲートＧ７で構成され一方の入力がカップリング容量８へ、もう一方の入力が制御端子Ｃ１へ接続している。その出力を受けるバッファ回路２２については図１の第１の実施例同様である。
【００３８】
以下本実施例の動作につき説明する。
【００３９】
発振停止状態においては、制御端子Ｃ１をHighレベルにバイアスすることによりＮＯＲゲートＧ１から成る反転増幅器１出力、及びＮＯＲゲートＧ７から成る発振検出ゲート２１出力をＧＮＤレベル固定とし、また制御端子Ｃ２，Ｃ４は Low レベルにバイアスしてＮＭＯＳトランジスタＮ１，Ｎ２から成る短絡手段７，１０をＯＦＦ状態としておく。
【００４０】
発振起動時においては図１の第１の実施例同様、制御端子Ｃ１をLow レベルとしてＮＯＲゲートＧ１を活性化して発振子５を励磁し、しかる後に制御端子Ｃ２へワンショットパルスを印加して短絡手段７により所定の期間端子Ｔ１，Ｔ２間の短絡を行う。このとき制御端子Ｃ１へ入力を接続するＮＯＲゲートＧ７もNORゲートＧ１と同時に活性化し、またその後制御端子Ｃ４へもワンショットパルスを印加してＮＭＯＳトランジスタＮ２から成る短絡手段１０によりＮＯＲゲートＧ７の入出力動作点をその論理しきい値電圧に急速にバイアスする。制御端子Ｃ４のワンショットパルスが復帰するとＮＯＲゲートＧ７の入力電位はその論理しきい値電圧となっているからすぐに発振検出ゲートとして機能し始める。
【００４１】
発振検出ゲート２１によって反転増幅器１の微小出力振幅を増幅しているときに、端子Ｔ１側のリーク電流等によって反転増幅器１の出力振幅中心電圧が変動した場合、図１，図２に示した実施例においては発振検出ゲート２１の入力電圧レベルがその論理しきい値電圧から変動することとなり、発振検出ゲート２１が感応できなくなって発振出力不能となる可能性がある。しかし本実施例によれば、発振検出ゲート２１に帰還抵抗９を設けることで発振検出ゲート２１の入力インピーダンスが低減され、かつカップリング容量８を介して反転増幅器１出力を受けていることにより、上記の様な反転増幅器１の出力電圧レベル変動による発振検出ゲート２１の入力電圧レベルへの影響はほとんど無く、発振検出ゲート２１は常にその論理しきい値電圧を中心電圧とした動作点で安定な増幅を行うことができる。また短絡手段１０により、発振起動時に発振検出ゲート２１の動作点を速やかに確定することができ、発振立ち上がり時間を延ばすことなく発振検出ゲート２１の安定化を図ることができる。
【００４２】
なお、帰還抵抗９を帰還抵抗４などに比べて低抵抗設定とし、発振検出ゲート２１の動作点確定が速やかに行える様にすることにより、短絡手段１０及び制御端子Ｃ４を省略することも可能である。
【００４３】
また制御端子Ｃ４のワンショットパルスの立下がりすなわち短絡手段１０のＯＦＦタイミングを、図３内タイミングに示した様に制御端子Ｃ２の立下がりすなわち短絡手段７のＯＦＦタイミングより遅らせることにより、制御端子Ｃ２電位変動に伴う雑音電荷の影響、すなわち発振検出ゲート２１入力電圧の一時的な低下等を防止することもできる。
【００４４】
本実施例によれば、前記第１の実施例の効果に加え、発振子の端子電圧のレベル変動に対しても安定に発振出力を成し得る発振回路を得ることができる。
【００４５】
なお本実施例においては制御端子Ｃ１によって発振検出ゲート２１の制御を行ったがこれに限定されるものではなく、発振検出ゲート２１の活性化が反転増幅器１と同時でなくても良い。
【００４６】
本発明の第４の実施例を図４に示す。
【００４７】
図４においては、上記図３の第３の実施例におけるバッファ回路２２に代えてＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３との互いのゲートを接続しＰＭＯＳトランジスタＰ２側のゲート，ドレインを短絡接続して成るカレントミラー回路と、ＰＭＯＳトランジスタＰ２のドレインと発振検出ゲート２１出力との間に接続するカップリング容量１１と、ＰＭＯＳトランジスタＰ２のドレインとＧＮＤとの間に接続するバイアス手段１２と、ＰＭＯＳトランジスタＰ３のドレインとＧＮＤとの間に接続するバイアス手段１３と、を設け、ＰＭＯＳトランジスタＰ３とバイアス手段１３との接続点を出力ＯＵＴとして発振出力を取り出す構成としている。またバイアス手段１２,１３はそれぞれ抵抗ＲＢ１,ＲＢ２で構成されている。
【００４８】
本実施例における発振停止及び起動制御については、上記図３の第３の実施例同様である。発振起動直後における状態についてみると、いずれの実施例においても反転増幅器１の微小出力振幅を発振検出ゲート２１が増幅はするものの振幅は小さくその出力電圧振幅レベルはまだ発振検出ゲート２１の論理しきい値電圧近傍にある。発振検出ゲート２１の出力振幅が拡大するには反転増幅器１の微小出力振幅自体の拡大が必要であり電源ＶＣＣ振幅にまで拡大するには相当な時間を要する。前記図３の第３の実施例等においてはその発振検出ゲート２１出力振幅拡大までの期間、発振検出ゲート２１出力を受けるバッファ回路２２内インバータＧ５からみれば中間レベルの入力電圧が印加されていることになり、インバータＧ５等がＣＭＯＳ構成であれば貫通電流が流れることになる。インバータＧ５出力振幅が電源ＶＣＣ振幅にまで増幅されていなければさらにインバータＧ６部でも貫通電流が流れることになる。
【００４９】
また前記図３の第３の実施例等においては、発振検出ゲート２１とバッファ回路２２内インバータＧ５との各論理しきい値電圧の差がデバイスばらつき等によって拡大すればその分インバータＧ５が感応する電圧レベルにまで発振検出ゲート２１出力振幅が拡大するまでの時間が必要となり、発振出力開始に遅れを来すことになる。すなわちインバータＧ５の論理しきい値電圧は常に発振検出ゲート２１の発振出力の中心電圧レベル近傍にあることが必要とされる。
【００５０】
本実施例は上記問題を対策しようとするものである。
【００５１】
図４において、バイアス手段１２は消費電流上さほど問題にならない程度、例えば数μＡ程度の電流バイアスをＰＭＯＳトランジスタＰ２に与える様設定し、ＰＭＯＳトランジスタＰ２を能動状態におく。これによりＰＭＯＳトランジスタＰ２動作点すなわちそのドレイン電圧は電源ＶＣＣからＰＭＯＳトランジスタＰ２のゲート，ドレイン間電圧ＶＧＳ分低下したレベルにバイアスされる。一方、発振検出ゲート２１出力は発振起動後その論理しきい値電圧を中心電圧とした電圧振動を開始するが、その発振検出ゲート２１の出力電圧変動は、カップリング容量１１部の変位電流を介してＰＭＯＳトランジスタＰ２のドレイン電流変動に変換されることになる。すなわち発振検出ゲート２１の出力電圧が上昇方向に変動するときはカップリング容量１１部の変位電流は発振検出ゲート２１出力側からＰＭＯＳトランジスタＰ２のドレイン側に向かう方向に流れ、ＰＭＯＳトランジスタＰ２のドレイン電流を減衰させる。逆に発振検出ゲート２１の出力電圧が下降方向に変動するときはカップリング容量１１部の変位電流は上記とは逆にＰＭＯＳトランジスタＰ２のドレイン側から発振検出ゲート２１出力側に向かう方向に流れ、ＰＭＯＳトランジスタＰ２のドレイン電流を増加させる。このPMOSトランジスタＰ２のドレイン電流変動はカレントミラー接続されたＰＭＯＳトランジスタＰ３側へ伝達され、ミラー比倍されてＰＭＯＳトランジスタＰ３の出力電流変動となって現われる。ＰＭＯＳトランジスタＰ３側には、バイアス手段１２によるＰＭＯＳトランジスタＰ２部のバイアス電流のミラー比倍に相当するドレイン電流が流れることになるが、上記変動分がそれに重畳するかたちになる。このＰＭＯＳトランジスタＰ３のドレイン電流は抵抗ＲＢ２から成るバイアス手段１３へ流れ電圧振幅に変換されて出力端子ＯＵＴから取り出されることになる。以上の様に本実施例によれば、発振検出ゲート２１の出力電圧変動分をPMOSトランジスタＰ２の出力電流変動に変換し、これを増幅する機構であるため、発振検出ゲート２１の発振出力の中心電圧レベルに依存することなく発振振幅の増幅が可能となる。
【００５２】
図４に示した実施例においては、バイアス手段１２による直流バイアス電流成分も抵抗ＲＢ２から成るバイアス手段１３に流れ、これによる電位降下が発生する。またＰＭＯＳトランジスタＰ３ドレイン電流のピーク時点でも出力端子OUT電位はＰＭＯＳトランジスタＰ３のオン抵抗成分と抵抗ＲＢ２との分圧電位となるから、図４における出力端子ＯＵＴの発振出力電圧振幅は電源ＶＣＣ電圧とＧＮＤ間の振幅よりは狭まったものとなる。しかし出力端子ＯＵＴにＣＭＯＳインバータ等を付加すれば容易に波形整形が可能であり、また発振検出ゲート２１の出力振幅に比べ十分拡大された電圧振幅が得られるから出力端子ＯＵＴを受けるＣＭＯＳインバータ等のゲート部分での貫通電流は前記図３等におけるインバータＧ５におけるものより大幅に低減されたものとなる。
【００５３】
なお上記図４に示す構成においては、バイアス手段１２，１３等に流れる直流バイアス電流を抑制し、またＰＭＯＳトランジスタＰ３の出力電流振幅から大きな電圧振幅を得るためにも抵抗ＲＢ１，ＲＢ２を比較的高抵抗とする必要があるが、これは集積化の点で不利となる。そこで図５に示す様に抵抗ＲＢ１，ＲＢ２をＭＯＳトランジスタによる定電流回路に置き換えた構成とすることもできる。以下、図５に示す構成につき説明する。
【００５４】
図５において、上記図４におけるバイアス手段１２，１３はそれぞれＮＭＯＳトランジスタＮ４，Ｎ５で構成されている。ＰＭＯＳトランジスタＰ２ドレインとＧＮＤにＮＭＯＳトランジスタＮ４のドレイン，ソースが、またＰＭＯＳトランジスタＰ３ドレインとＧＮＤにＮＭＯＳトランジスタＮ５のドレイン，ソースがそれぞれ接続し、ＮＭＯＳトランジスタＮ４，Ｎ５の各ゲートは、ゲート，ドレインを短絡接続しソースをＧＮＤに接続するＮＭＯＳトランジスタＮ３のゲートへ共通接続している。ＮＭＯＳトランジスタＮ３のドレインと電源ＶＣＣとの間には電流源１４が設けられている。
【００５５】
ＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ４、及びＮＭＯＳトランジスタＮ５はカレントミラー接続となっているから、ＮＭＯＳトランジスタＮ４、及びＮＭＯＳトランジスタＮ５のドレイン電流すなわちＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３のバイアス電流は電流源１４の電流とそれらのミラー比によって決まる。いまＮＭＯＳトランジスタＮ４とＮＭＯＳトランジスタＮ５とのミラー比を、ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３のミラー比と同じに設定すれば、ＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ２のドレイン電流は同値であるからそれらをそれぞれミラー比倍したNMOSトランジスタＮ５とＰＭＯＳトランジスタＰ３の各ドレイン電流も等しいことになる。このようなバイアス設定によれば、以下に詳しく述べるが発振時にPMOSトランジスタＰ３のドレイン電流に重畳する電流振動を過不足無く電圧振幅に変換することができる。しかもこのバイアス設定は発振電流増幅を行うＰＭＯＳトランジスタＰ２，Ｐ３とバイアス電流源のＮＭＯＳトランジスタＮ４，Ｎ５の各ＭＯＳトランジスタ寸法によるミラー比設定によって実現され、電流源１４等の絶対値には依らないので集積化には極めて好適である。本構成による増幅動作につき以下説明する。
【００５６】
発振検出ゲート２１の出力が仮にまだ振動を開始していない状態を想定すると、このときＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ５の各ドレイン電流駆動能力は上記の如くちょうどつりあった状態にある。その状態から発振が開始して発振検出ゲート２１の発振出力電圧振動が電圧下降方向に振れ、PMOSトランジスタＰ３のドレイン電流が増加方向に振れたとすると、ＮＭＯＳトランジスタＮ５に対しＰＭＯＳトランジスタＰ３のドレイン電流駆動能力が上回ることになるから出力端子ＯＵＴの動作点は急速に電源ＶＣＣに向かって上昇する。そしてＮＭＯＳトランジスタＮ５のドレイン電流を供給し得るＰＭＯＳトランジスタＰ３のドレイン−ソース間電圧ＶＤＳ分だけ電源ＶＣＣから低下した電位まで上昇して安定する。逆に発振検出ゲート２１の発振出力電圧振動が電圧上昇方向に振れ、ＰＭＯＳトランジスタＰ３のドレイン電流が減少方向に振れたときは、ＰＭＯＳトランジスタＰ３のドレイン電流駆動能力がＮＭＯＳトランジスタＮ５よりも下回ることになり出力端子ＯＵＴの動作点は急速にＧＮＤ電位に向かって下降する。そしてＰＭＯＳトランジスタＰ３のドレイン電流を流し得るＮＭＯＳトランジスタＮ５のドレイン−ソース間電圧ＶＤＳ分だけＧＮＤから浮いた電位で安定する。上記ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ５のＶＤＳ電圧については、いずれも非飽和領域の動作となるからその値は比較的小さく、よって出力端子ＯＵＴの電圧振幅としては電源ＶＣＣ電圧に近い振幅を得ることができる。
【００５７】
以上の如く図４または図５に示す第４の実施例によれば前記第３の実施例の効果に加え、ＣＭＯＳゲートに替えてカレントミラー回路を利用して微小発振電圧振幅の増幅を行ったことにより、ＣＭＯＳゲートによる場合の貫通電流の問題を回避でき消費電流低減に有効な発振回路を得ることができる。また発振電圧振動をカップリング容量を介して電流振動に変換して増幅したことにより、発振電圧振動の中心電圧レベルに依存せずにその電圧変動分のみを抽出して増幅することができ、デバイスばらつきによる発振動作点レベルの変動等に対しても安定に発振出力が得られる発振回路を得ることができる。
【００５８】
また前記図３の第３の実施例等において反転増幅器１及び発振検出ゲート２１に負荷ＭＯＳ型インバータ等のゲートを用い、例えば２Ｖ以下程度の低電圧下で発振動作を行おうとした場合、バッファ回路２２をＣＭＯＳゲートで構成すれば発振検出ゲート２１の出力振幅が十分拡大しないとＣＭＯＳゲートが感応せず、よって発振出力開始が遅れることになる。またバッファ回路２２にも負荷ＭＯＳ型インバータ等のゲートを用いて低電圧下における感度を上げようとすればその分消費電流増大につながってしまう。
【００５９】
上記本実施例によれば、カレントミラー回路がそれを構成するＭＯＳトランジスタのしきい値電圧Ｖth以上の電圧があれば動作可能であるため、上記の様な低電圧下における発振にも好適な発振回路が得られるという効果も有している。
【００６０】
なお図４及び図５においては、図３に示されたカップリング容量８と発振検出ゲート２１の構成を反転増幅器１の出力バッファとして流用したが、ＰＭＯＳトランジスタＰ２，Ｐ３のカレントミラー回路による増幅に問題がなければこれを使用しなくても良い。すなわちカップリング容量８と発振検出ゲート２１を廃し、カップリング容量１１を反転増幅器１出力に直結しても良い。これは適宜設計上決められるべきことである。また図４，図５においてはカレントミラー回路の出力を発振出力端子ＯＵＴとしているが、上記説明でも述べた様に特に発振開始直後の発振電圧振幅が微小な期間においてはバイアス電流のために発振出力端子ＯＵＴの動作点振幅は中間レベルにあり電源ＶＣＣ振幅にはならない。そこで図４，図５における端子ＯＵＴにＣＭＯＳゲートなどを設けてそのゲートの出力を発振出力端子として電源ＶＣＣ振幅の発振出力を得るようにしても良い。ただいずれの実施例においても当該発振回路を半導体基板上に集積化して利用する場合その発振出力端子ＯＵＴには必ずそれを受けるＣＭＯＳゲート等が存在し、該ＣＭＯＳゲート等において波形整形が為されることになる。図４以降に示す本発明の実施例においてはそれらの波形整形用バッファゲートについては記載を省略し、本発明の特徴を成す構成要素のみの記載としている。
【００６１】
本発明の第５の実施例を図６に示す。
【００６２】
図６において、発振子５周辺から発振検出ゲート２１までの構成は前記図３の第３の実施例同様である。そしてＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３の互いのゲートを接続しＰＭＯＳトランジスタＰ２側のゲート，ドレインを短絡接続して成る第１のカレントミラー回路と、ＰＭＯＳトランジスタＰ２のドレインとＧＮＤとの間に接続するバイアス電流源１６と、ＮＭＯＳトランジスタＮ６とＮＭＯＳトランジスタＮ７の互いのゲートを接続しＮＭＯＳトランジスタＮ６側のゲート，ドレインを短絡接続して成る第２のカレントミラー回路と、ＮＭＯＳトランジスタＮ６のドレインと電源ＶＣＣとの間に接続するバイアス電流源１７と、ＰＭＯＳトランジスタＰ２のドレインと発振検出ゲート２１出力との間に接続するカップリング容量１１と、ＮＭＯＳトランジスタＮ６のドレインと発振検出ゲート２１出力との間に接続するカップリング容量１５と、を設けＰＭＯＳトランジスタＰ３ドレインとＮＭＯＳトランジスタＮ７ドレインとを接続して発振出力端子ＯＵＴとしている。
【００６３】
以下本実施例の動作につき説明する。なお発振停止，起動等の制御については上記第３，第４の実施例同様であるので説明は省略する。
【００６４】
上記第１のカレントミラー回路と第２のカレントミラー回路のミラー比が同じになる様各ＭＯＳトランジスタ寸法が設定され、またバイアス電流源１６，１７の各電流値が同程度に設定されているものとすると、各カレントミラー回路出力すなわちＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ７のドレイン電流はほぼ等しい状態となる。この状態において、発振検出ゲート２１が発振出力を開始したときの動作を以下説明する。なお、ここでバイアス電流源１６，１７はＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ６を能動状態におくためのバイアス電流を供給するものであり、前記図４，図５におけるバイアス手段１２と同様の目的で設けているものである。
【００６５】
まず発振検出ゲート２１の発振出力電圧振動が上昇方向に振れると、カップリング容量１１，１５にはそれぞれ発振検出ゲート２１出力からＰＭＯＳトランジスタＰ２ドレインへ、及び発振検出ゲート２１出力からＮＭＯＳトランジスタＮ６ドレインへ向かう変位電流が生じる。これによりＰＭＯＳトランジスタＰ２側のドレイン電流は減衰方向、ＮＭＯＳトランジスタＮ６側のドレイン電流は増加方向に変動し、その電流変動はミラー比倍されてそれらとカレントミラー接続したＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ７のドレイン電流変動となる。その結果ＮＭＯＳトランジスタＮ７のドレイン電流駆動能力がPMOSトランジスタＰ３のドレイン電流駆動能力を上回ることになり発振出力端子ＯＵＴの動作点は急速にＧＮＤ電位に向かって下降する。
【００６６】
次いで発振検出ゲート２１の発振出力電圧振動が下降方向に振れると、カップリング容量１１，１５にはそれぞれＰＭＯＳトランジスタＰ２ドレインから発振検出ゲート２１出力へ、及びＮＭＯＳトランジスタＮ６ドレインから発振検出ゲート２１出力へ向かう変位電流が生じる。これによりＰＭＯＳトランジスタＰ２側のドレイン電流は増加方向、ＮＭＯＳトランジスタＮ６側のドレイン電流は減衰方向に変動し、その電流変動はやはりミラー比倍されてそれらとカレントミラー接続したＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ７のドレイン電流変動となる。その結果今度はＰＭＯＳトランジスタＰ３のドレイン電流駆動能力がＮＭＯＳトランジスタＮ７のドレイン電流駆動能力を上回ることになり発振出力端子ＯＵＴの動作点は急速に電源ＶＣＣ電位に向かって上昇する。
【００６７】
本実施例においては、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ７とが排他的に動作することになるため、発振出力端子ＯＵＴの負荷駆動能力を向上できるとともに、前記第４の実施例に比べより拡大した発振出力振幅を得ることができる。これは例えばＰＭＯＳトランジスタＰ３側の電流駆動能力が増加して発振出力端子ＯＵＴの電位を上昇させようとするとき、ＮＭＯＳトランジスタＮ７側のドレイン電流が減衰するからＰＭＯＳトランジスタＰ３にとっての負荷電流が減衰することになり相対的にＰＭＯＳトランジスタＰ３の負荷駆動能力が向上して発振出力端子ＯＵＴ電位を急速に上昇させる。またこのときＰＭＯＳトランジスタＰ３の負荷電流が減衰したことによりＰＭＯＳトランジスタＰ３のソース−ドレイン間の電位降下が減少し、よって発振出力端子ＯＵＴの到達電位はより電源ＶＣＣに近づくことになる。ＮＭＯＳトランジスタＮ７側の電流駆動能力が増加する場合についても同様であり、よりＧＮＤ電位に近づくことになるから、結局第４の実施例に比べて発振出力電圧振幅を拡大することができる。
【００６８】
なお、発振検出ゲート２１の発振出力電圧振幅によるカップリング容量１１，１５の変位電流が、電流源１６，１７の電流値を超える程度まで発振電圧振幅が拡大してくるとＰＭＯＳトランジスタＰ２またはＮＭＯＳトランジスタＮ６のいずれかが遮断状態になるからＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ７は完全に排他動作となり、発振出力端子ＯＵＴには電源ＶＣＣ電圧振幅の発振出力が得られることになる。
【００６９】
本実施例によれば、前記第４の実施例の効果に加えさらに発振出力特性を改善した発振回路を得ることができる。
【００７０】
本発明の第６の実施例を図７に示す。
【００７１】
図７においては、上記図６の構成に加えＰＭＯＳトランジスタＰ４とＰＭＯＳトランジスタＰ５の互いのゲートを接続しＰＭＯＳトランジスタＰ４側のゲート，ドレインを短絡接続して成る第３のカレントミラー回路と、ＮＭＯＳトランジスタＮ８とＮＭＯＳトランジスタＮ９の互いのゲートを接続しＮＭＯＳトランジスタＮ８側のゲート，ドレインを短絡接続して成る第４のカレントミラー回路と、を設け、ＰＭＯＳトランジスタＰ３のドレインはＮＭＯＳトランジスタＮ８のドレインへ、ＮＭＯＳトランジスタＮ７のドレインはＰＭＯＳトランジスタＰ４のドレインへそれぞれ分離接続し、ＰＭＯＳトランジスタＰ５のドレインとNMOSトランジスタＮ９のドレインとを接続して発振出力端子ＯＵＴとしている。
【００７２】
発振検出ゲート２１からの発振電圧振動をＰＭＯＳトランジスタＰ３及びNMOSトランジスタＮ７のドレイン電流変動に変換増幅するまでは上記図６に示した第５の実施例と同様である。図７においてはそれらドレイン電流をさらにＮＭＯＳトランジスタＮ８及びＰＭＯＳトランジスタＰ４のドレイン電流として与え、それぞれＮＭＯＳトランジスタＮ８，Ｎ９及びＰＭＯＳトランジスタＰ４，Ｐ５の各カレントミラー回路によりＮＭＯＳトランジスタＮ９及びＰＭＯＳトランジスタＰ５側へ増幅伝達する。ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ７とは上記第５の実施例において述べた様に排他的に動作しているのでそれらの各ドレイン電流を増幅したＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ９も排他的に動作することとなり、発振出力端子ＯＵＴに電圧振幅を出力する。
【００７３】
上記図６の第５の実施例においては、ＰＭＯＳトランジスタＰ２，Ｐ３及びＮＭＯＳトランジスタＮ６，Ｎ７の各カレントミラー回路の増幅率がほぼ一致していることが必要である。もしその増幅率が違っていると出力側のＰＭＯＳトランジスタＰ３若しくはＮＭＯＳトランジスタＮ７のいずれかにより多くの電流バイアスがかかり、結果として出力電圧振幅が電源ＶＣＣ側若しくはＧＮＤ側に片寄ったものとなり極端な場合は振幅がつぶれて発振出力が得られなくなってしまう。そこでＰＭＯＳトランジスタＰ２，Ｐ３及びＮＭＯＳトランジスタＮ６，Ｎ７の各ＭＯＳトランジスタ寸法比を同じにしてミラー比、すなわち上記増幅率を合わせる様に設定しているわけであるが、各カレントミラー回路を構成するＭＯＳトランジスタの種類がＰＭＯＳ，ＮＭＯＳと異なっているためそのデバイス特性ばらつき等によって上記増幅率に差異を生じる場合がある。例えば図６におけるＰＭＯＳトランジスタＰ２とＰ３、及びＮＭＯＳトランジスタＮ６とＮ７についてみると、各ＭＯＳトランジスタにおけるドレイン−ソース間電圧は異なっている。よってＰＭＯＳトランジスタ，ＮＭＯＳトランジスタ特性においてドレイン−ソース間電圧に対するドレイン電流変化率（若しくはアーリー電圧）に差があると、ＰＭＯＳトランジスタＰ２，Ｐ３及びＮＭＯＳトランジスタＮ６，Ｎ７のミラー比を同じ設定としても各カレントミラー回路の増幅率に差異を生じることになる。
【００７４】
これに対して図７においては、ＰＭＯＳトランジスタＰ２，Ｐ３のカレントミラー回路出力がＮＭＯＳトランジスタＮ８，Ｎ９のカレントミラー回路を介して、またＮＭＯＳトランジスタＮ６，Ｎ７のカレントミラー回路出力がＰＭＯＳトランジスタＰ４，Ｐ５のカレントミラー回路を介して出力される構成としたことにより、ＰＭＯＳトランジスタＰ２，Ｐ３とＮＭＯＳトランジスタＮ６，Ｎ７の各初段のカレントミラー回路の増幅率に差異があったとしても、その出力を増幅する次段のカレントミラー回路が逆極性のＭＯＳトランジスタによる構成であるため上記初段のカレントミラー回路における増幅率の差異を補償することができる。すなわちＰＭＯＳトランジスタＰ２，Ｐ３による第１のカレントミラー回路とＮＭＯＳトランジスタＮ８，Ｎ９による第４のカレントミラー回路、及びNMOSトランジスタＮ６，Ｎ７による第２のカレントミラー回路とＰＭＯＳトランジスタＰ４，Ｐ５による第３のカレントミラー回路、の各カレントミラー回路組み合わせによる発振電流増幅パスはいずれもＰＭＯＳトランジスタとＮＭＯＳトランジスタとの組み合わせで構成されるためＰＭＯＳ／ＮＭＯＳ間の各デバイス特性ばらつきを補償できる。
【００７５】
本実施例によれば、前記第５の実施例の効果に加えデバイス特性ばらつきによる発振出力特性変動を抑制した発振回路を得ることができる。
【００７６】
以上述べてきた本発明の第４，第５，第６の実施例におけるカップリング容量とカレントミラー回路による発振電圧振幅の増幅回路は、図１１に示した従来の発振回路において出力バッファ回路２に替えて反転増幅器１出力に設けても反転増幅器１の出力が振動を開始すれば即座にそれを増幅して出力することができるので、従来に比べ発振立ち上がり時間を短縮する効果を有していることは言うまでもない。
【００７７】
本発明の第７の実施例を図８に示す。
【００７８】
本実施例は、例えば２Ｖ以下程度の低電圧下でも動作可能な発振回路に関するものである。上記本発明の他の実施例との相違点としては、昇圧手段３０，レベルシフタ３１を設けて短絡手段７を構成するＮＭＯＳトランジスタＮ１のゲートを電源ＶＣＣ電圧以上の昇圧電圧によって駆動していること、及び反転増幅器１や発振検出ゲート２１を負荷ＭＯＳ型インバータで構成している点である。
【００７９】
短絡手段７を構成するＮＭＯＳトランジスタＮ１が十分な短絡性能を発揮するためにはそのドレイン，ソース端子電位とゲート端子電位との間にしきい値電圧Ｖthを上回る十分な電位差が必要である。しかし低電圧下においてはその電位差は縮小し、場合によってはしきい値電圧Ｖthを下回ってしまうことにもなりかねない。こういった状態においてはＮＭＯＳトランジスタＮ１のドレイン，ソース間が高インピーダンスとなり、それによって短絡動作時に反転増幅器１の入出力がその論理しきい値電圧ＶＬＴ１にバイアスされるまでの時間が大幅に増大し、本発明の目的である発振立ち上がり時間の短縮に重大な影響を及ぼすことになる。
【００８０】
これに対し本実施例の如く、昇圧手段３０の昇圧出力電圧によってＮＭＯＳトランジスタＮ１のゲートを駆動することにより、ＮＭＯＳトランジスタＮ１のドレイン，ソース端子電位とゲート端子電位との電位差を確保することができ、よって低電圧下であってもＮＭＯＳトランジスタＮ１のドレイン，ソース間を低インピーダンスに保った状態で反転増幅器１の入出力間短絡動作を行うことができる。
【００８１】
また反転増幅器１、及び発振検出ゲート２１はそれぞれＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ１０、及びＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ１１とから成る負荷ＭＯＳ型インバータで構成されるが、それら負荷ＭＯＳ型インバータはその入力電圧レベルがＮＭＯＳトランジスタのしきい値電圧Ｖth以上の電圧範囲においてゲインを有するため、２Ｖ以下程度の低電圧下においても反転増幅器としての機能を確保することができる。図８においては、それら負荷ＭＯＳ型インバータは、ＰＭＯＳトランジスタＰ６とＰＭＯＳトランジスタＰ７の各ゲートに共通接続した制御端子Ｃ１をLow レベルとすることで活性化される。
【００８２】
なお、図８において発振検出ゲート２１は他の実施例同様、その入力をカップリング容量８を介して反転増幅器１出力に接続され、入出力間には帰還抵抗９が設けられているが、入出力間短絡手段１０は省略されている。これは本発明の第３の実施例の説明でも述べた様に、帰還抵抗９を比較的低い抵抗値に設定することで、必ずしも発振検出ゲート２１側の入出力間短絡手段１０が必要とは限らないことによる。もちろん短絡手段１０を設けても良いわけであるが、その場合短絡手段７同様、低電圧動作時の短絡性能確保のため昇圧手段３０の昇圧出力電圧による制御駆動が必要となる。
【００８３】
また図８において、発振検出ゲート２１と発振出力端子ＯＵＴとの間に設けた出力回路２０は、発振検出ゲート２１の出力振幅を増幅または波形整形して発振回路出力を送出するためのものであり、図１におけるインバータＧ５，Ｇ６等、または図４以降におけるカップリング容量とカレントミラー回路による増幅段構成、などによって構成されるものである。また図８においては、発振検出ゲート２１を設けたがこれは必須の構成要素ではなく、出力回路２０を反転増幅器１出力に直結した構成も有り得る。これらは目標とする発振回路仕様に応じて適宜設計すれば良い。
【００８４】
本実施例によれば、低電圧下でも短絡手段７の短絡性能、及び反転増幅器１の機能を確保できるので、低電圧下においても発振立ち上がり時間を短縮した発振回路を得ることができる。
【００８５】
本発明の第８の実施例を図９に示す。
【００８６】
図９は、上記図８の第７の実施例における反転増幅器１，発振検出ゲート２１を定電流負荷型インバータ構成としたものである。すなわち図９において、反転増幅器１、及び発振検出ゲート２１は図８同様ＰＭＯＳトランジスタＰ６とNMOSトランジスタＮ１０、及びＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ１１によって構成されているが、ＰＭＯＳトランジスタＰ６とＰＭＯＳトランジスタＰ７のゲートは、そのゲート，ドレインを短絡したＰＭＯＳトランジスタＰ８のゲートへ共通接続し、ＰＭＯＳトランジスタＰ８とＰＭＯＳトランジスタＰ６，Ｐ７とがカレントミラー回路を形成している。ＰＭＯＳトランジスタＰ８のドレインは、ゲートをリファレンス電圧源Ｖref に、ソースをＧＮＤにそれぞれ接続したＮＭＯＳトランジスタＮ１２のドレインに接続し、またＰＭＯＳトランジスタＰ８のゲートへは、ゲートを制御端子Ｃ１に接続したＰＭＯＳトランジスタＰ９のドレインが接続している。ここでＰＭＯＳトランジスタＰ９は制御端子Ｃ１がLow レベルのときＯＮしてＰＭＯＳトランジスタＰ６，Ｐ７，Ｐ８のゲートを電源ＶＣＣ電圧にバイアスし、反転増幅器１、及び発振検出ゲート２１の動作を停止するために設けたものである。このとき例えばリファレンス電圧源ＶrefもLow(ＧＮＤ)レベルに制御すれば、ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ１２間の貫通電流を防止できるが、本実施例の特徴を成すものではないため詳細の記載は省略した。
【００８７】
図９においては、ＮＭＯＳトランジスタＮ１２が基準電流源となり、ＮＭＯＳトランジスタＮ１２とＰＭＯＳトランジスタＰ８間に流れる電流のミラー比倍が反転増幅器１，発振検出ゲート２１の各バイアス電流となっている。すなわち反転増幅器１,発振検出ゲート２１を構成するＮＭＯＳトランジスタＮ１０,Ｎ１１の負荷電流が、ＮＭＯＳトランジスタＮ１２によって規定されている。
【００８８】
一方、前記図８における実施例では、上記ＮＭＯＳトランジスタＮ１０，N11の負荷電流はそれぞれＰＭＯＳトランジスタＰ６，Ｐ７が規定しており、この場合ＰＭＯＳトランジスタ，ＮＭＯＳトランジスタ間のデバイス特性ばらつきによって反転増幅器としてのゲインに大幅な変動を来たす可能性がある。
【００８９】
図９の本実施例では、上記の如く信号を受ける側の能動デバイス、すなわち図９におけるＮＭＯＳトランジスタＮ１０，Ｎ１１と同種のデバイス、すなわちＮＭＯＳトランジスタＮ１２によって負荷電流を規定していることから、PMOSトランジスタ，ＮＭＯＳトランジスタ間のデバイス特性ばらつきの影響を抑制することができ、ゲインの安定化が図れる。すなわち図９においてカレントミラーを形成しているＰＭＯＳトランジスタＰ６，Ｐ７，Ｐ８のデバイス特性がばらついたとしても、各ＰＭＯＳトランジスタ間の相対的なばらつきが生じない限りミラー比に変動は無く、よって上記負荷電流の変動も無いからゲインの変動も生じない。
【００９０】
反転増幅器１のゲインを安定に保つことは、発振起動時の発振子５との正帰還ループの形成やその後の発振振幅の拡大にとって重要であり、発振立ち上がり特性の安定化につながる。
【００９１】
本実施例によれば、デバイス特性ばらつきに対する反転増幅器のゲイン安定化を図ることができるので、前記第７の実施例の効果に加え、デバイスばらつきに対して安定な発振立ち上がり特性を有した発振回路を得ることができる。
【００９２】
本発明の第９の実施例を図１０に示す。
【００９３】
いままで述べてきた他の実施例は、発振起動時いずれも短絡手段７によって反転増幅器１の入出力端子電位をその論理しきい値電圧ＶＬＴ１にバイアスし、これにより反転増幅器１と発振子５との正帰還ループを早期に形成して発振開始を早めている。しかし電源ＶＣＣが低電圧域では、前記第７の実施例で述べた様に短絡手段７のインピーダンス増大の問題があり、これを防止するために昇圧手段３０などが必要となる。また昇圧手段３０から昇圧出力電圧を発生させるためには、昇圧手段３０を動作させるクロックパルス源も通常必要となる。当該発振回路を組み込んだマイクロプロセッサ等の半導体集積回路においては、システムクロック源となる発振回路の起動時に昇圧出力電圧が必要となるわけであるから、例えばリングオシレータ等の自走式の発振回路、または外部クロック等、昇圧手段３０を事前に動作させるためのパルス源を別に持たなくてはならない。
【００９４】
本実施例は上記の様な回路要素の増大を回避し得る発振回路に関するものである。以下本実施例につき説明する。
【００９５】
図１０において、端子Ｔ１と端子Ｔ２との間に他の実施例同様、発振子５と帰還抵抗４とが並列接続し、端子Ｔ１及び端子Ｔ２とＧＮＤとの間に容量６１，６２が接続している。反転増幅器１は前記図８の第７の実施例同様ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ１０とから成る負荷ＭＯＳ型インバータで構成され、ＮＭＯＳトランジスタＮ１０側のゲートが端子Ｔ１に、ＰＭＯＳトランジスタＰ６のゲートが制御端子Ｃ１に、出力すなわちＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ１０のドレインが抵抗３を介して端子Ｔ２に、それぞれ接続している。また発振検出ゲート２１も前記図８の第７の実施例同様ＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ１１とから成る負荷ＭＯＳ型インバータで構成され、ＮＭＯＳトランジスタＮ１１のゲートがカップリング容量８を介して反転増幅器１出力に、ＰＭＯＳトランジスタＰ７のゲートが制御端子Ｃ１にそれぞれ接続している。そしてその出力すなわちＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ１１のドレインは出力回路２０を介して発振出力端子ＯＵＴに接続し、またその入力すなわちＮＭＯＳトランジスタＮ１１のゲートと出力との間には帰還抵抗９が接続している。出力回路２０の構成については第７の実施例の説明で述べた通りである。さらに、反転増幅器１の入力すなわちＮＭＯＳトランジスタＮ１０のゲートにドレインを接続するＰＭＯＳトランジスタＰ１０から成るスイッチング素子１９と、反転増幅器１出力電位を検出して前記スイッチング素子１９を制御するための検出回路３２と、制御端子Ｃ３にゲートを接続したＰＭＯＳトランジスタＰ１から成る励磁電流供給手段１８と、制御端子Ｃ５にゲートを、反転増幅器１出力にドレインを、ＧＮＤにソースをそれぞれ接続したＮＭＯＳトランジスタＮ１３と、が設けられている。検出回路３２は、スイッチング素子１９内ＰＭＯＳトランジスタＰ１０のゲートにその出力を接続し、一方の入力を制御端子Ｃ６に接続したＮＡＮＤゲートＧ１０と、出力を上記ＮＡＮＤゲートＧ１０のもう一方の入力に接続し、一方の入力を制御端子Ｃ６に接続したＮＡＮＤゲートＧ８と、出力を上記ＮＡＮＤゲートＧ８のもう一方の入力に接続し、一方の入力を上記ＮＡＮＤゲートＧ８の出力に、もう一方の入力を反転増幅器１の出力にそれぞれ接続したＮＡＮＤゲートＧ９とから構成されている。
【００９６】
以下、本実施例の動作につき説明する。
【００９７】
まず発振回路を停止状態におく場合は、制御端子Ｃ１，Ｃ３，Ｃ５をHighレベルに、Ｃ６をLow レベルにそれぞれバイアスする。このときＰＭＯＳトランジスタＰ６，Ｐ７はＯＦＦ状態にあるから反転増幅器１、及び発振検出ゲート２１は機能しない。またＰＭＯＳトランジスタＰ１がＯＦＦ、ＮＭＯＳトランジスタＮ１３がＯＮ状態にあるから端子Ｔ２側電位はＧＮＤレベルとなる。またNANDゲートＧ１０出力がHighとなるからＰＭＯＳトランジスタＰ１０はＯＦＦ状態にあり、よって帰還抵抗４により端子Ｔ１側電位もＧＮＤレベルにある。
【００９８】
次いで発振回路を起動する場合、制御端子Ｃ５をLow としてＮＭＯＳトランジスタＮ１３をＯＦＦとするとともに、制御端子Ｃ３にLow レベルのワンショットパルスを印加し、ＰＭＯＳトランジスタＰ１を所定の期間のみＯＮさせて発振子５に励磁電流を供給する。これにより端子Ｔ２側電位は電源ＶＣＣ電位に向かって急峻に上昇するが、端子Ｔ１側は帰還抵抗４が高抵抗のためゆるやかに電位上昇を始める。しかる後に制御端子Ｃ１をLow として反転増幅器１，発振検出ゲート２１を活性化するが、この時点では端子Ｔ１側電位がＧＮＤレベル近傍にあり、反転増幅器１はまだ機能することはできない。
【００９９】
このとき、すなわち反転増幅器１を活性化した直後に制御端子Ｃ６をHighにすると、ＮＡＮＤゲートＧ１０出力がLow となりＰＭＯＳトランジスタＰ１０がＯＮして端子Ｔ１側の電位上昇を加速する。ここでＮＡＮＤゲートＧ１０出力がLow に反転するのは、制御端子Ｃ６をHighにする直前、ＮＡＮＤゲートＧ８出力がHigh、端子Ｔ２電位がHigh、よってＮＡＮＤゲートＧ９出力がLow となっているが、この状態で制御端子Ｃ６をHighにすると、ＮＡＮＤゲートＧ９のLow 出力によりＮＡＮＤゲートＧ８出力はHighを維持し、よってＮＡＮＤゲートＧ１０の２入力が共にHighとなってＮＡＮＤゲートＧ１０出力がLow に反転するものである。そして制御端子Ｃ６のバイアスをそのままHighレベルに維持すれば、端子Ｔ２電位がLow に反転しない限りこの状態は保持されることになる。
【０１００】
上記ＰＭＯＳトランジスタＰ１０すなわちスイッチング素子１９のＯＮにより、端子Ｔ１側の電位が上昇して反転増幅器１の論理しきい値電圧ＶＬＴ１に到達すると、反転増幅器１の出力すなわち端子Ｔ２側電位はHighレベルからLow レベルに反転し始める。この端子Ｔ２側電位のLow 反転を受けてＮＡＮＤゲートＧ９出力がHighとなり、これによりＮＡＮＤゲートＧ８の２入力が共にHighとなってＮＡＮＤゲートＧ８出力がLow 、よってＮＡＮＤゲートＧ１０出力がHighへ復帰してＰＭＯＳトランジスタＰ１０がＯＦＦする。この時点で端子Ｔ１側の電位上昇は停止し、結果的に端子Ｔ１側の電位は反転増幅器１の論理しきい値電圧VLT1近傍にバイアスされた状態となる。端子Ｔ２側についてはＧＮＤレベル若しくはその近傍にまで電位が一旦変動し得るが、端子Ｔ１側すなわち反転増幅器１の入力電位がＶＬＴ１近傍にあることから、反転増幅器１出力すなわち端子Ｔ２側電位もやがてはＶＬＴ１近傍に安定化される。スイッチング素子１９がＯＦＦした時点から反転増幅器１の入力電位はＶＬＴ１近傍にあるから、端子Ｔ２側の電位変動に依らず反転増幅器１のゲインは確保され発振を開始することができる。図１０に示した様にカップリング容量８を介して反転増幅器１出力を受ければ、その出力の電位変動に関わらず反転増幅器１の微小発振振動成分を取り出し、これを発振検出ゲート２１、及び出力回路２０などによって増幅，波形整形して出力端子ＯＵＴに伝達することができる。
【０１０１】
なお、スイッチング素子１９のＯＮにより一旦Low レベルに反転した端子Ｔ２側電位が発振振幅の拡大などによって再びHighレベルになることがあっても、制御端子Ｃ６を発振回路の動作期間中Highレベルとすることにより、ＮＡＮＤゲートＧ８がLow 出力を維持するからＮＡＮＤゲートＧ９，Ｇ１０出力がHigh固定となってスイッチング素子１９のＯＦＦ状態は保持される。
【０１０２】
また検出回路３２は、反転増幅器１の出力反転を検出できれば良いので、通常のＣＭＯＳゲート構成としても低電圧動作にも十分対応が可能である。
【０１０３】
なお図１０においては、反転増幅器１、及び発振検出ゲート２１を低電圧動作を考慮して第７の実施例同様負荷ＭＯＳ型インバータのゲート構成としたが、これに限定されるものではなく、例えば図３の第３の実施例に示した様なＣＭＯＳ構成のゲートによっても同様の動作を得ることができる。但し電源ＶＣＣ電圧に関し、動作下限値は異なってくる。励磁電流供給手段１８、及びＮＭＯＳトランジスタＮ１３については、反転増幅器１が活性化されたとき十分な励磁電流供給能力を有し、また停止状態では端子Ｔ１，Ｔ２電位を固定し得るゲート構成であれば、省略しても良い。また発振検出ゲート２１，出力回路２０の構成方法についても第７の実施例で述べた様に適宜設計すれば良い。
【０１０４】
また図１０においては、反転増幅器１、及び発振検出ゲート２１をＰＭＯＳ負荷型として発振停止時は端子Ｔ１，Ｔ２を共にＧＮＤレベルに固定したため、発振起動においてスイッチング素子１９には端子Ｔ１電位をプルアップする機能を持たせたが、これに限定されるものではなく、例えば反転増幅器１、及び発振検出ゲート２１をＮＭＯＳ負荷型（この場合ＰＭＯＳトランジスタ側のゲートに端子Ｔ１が接続する。）として発振停止時に端子Ｔ１，Ｔ２を共に電源ＶＣＣ電位側に固定した様な場合は、励磁電流供給手段１８も端子Ｔ２とＧＮＤとの間に設けて端子Ｔ２側をＧＮＤレベルにバイアスして発振子５の励磁を行うであろうし、この場合端子Ｔ１電位はHighレベル側から遷移することになるからスイッチング素子１９には端子Ｔ１電位をプルダウンする機能を持たせることになる。具体的には図１０におけるＰＭＯＳトランジスタＰ１０に替えて端子Ｔ２とＧＮＤとの間にＮＭＯＳトランジスタを設ければ容易にプルダウン機能を有するスイッチング素子１９を構成できる。またこの場合反転増幅器１のHighレベル側への出力反転を検出してスイッチング素子１９をＯＦＦ制御することになるから、検出回路３２もそれに見合った構成をとる必要がある。その一例としては、ＮＡＮＤゲートＧ８，Ｇ９，Ｇ１０をすべてＮＯＲゲートに置き換え、図１０とは逆に制御端子Ｃ６をLow とすることで起動を行う様にすれば良い。
【０１０５】
本実施例によれば、反転増幅器１の入出力間短絡手段７を用いることなく発振起動時に反転増幅器１の入力電位をその論理しきい値電圧ＶＬＴ１近傍にバイアスすることができ、他の実施例同様発振立ち上がり時間を短縮した発振回路が得られるとともに、低電圧動作についても、前記第７，第８の実施例の如く昇圧手段３０などの回路要素を付加することなく対応が可能であり、比較的小さな回路規模で集積化に有利な発振回路を得ることができる。
【０１０６】
【発明の効果】
本発明によれば、反転増幅器１と発振子５との正帰還ループを早期に形成して発振開始を早め、また反転増幅器１からの微小発振出力を増幅，波形整形して発振起動から利用し得る発振出力が得られるまでの発振立ち上がり時間を大幅に短縮した発振回路を得ることができる。
【０１０７】
また本発明によれば、反転増幅器１からの微小発振出力を増幅，波形整形する出力バッファ回路部分の消費電流を低減した発振回路を得ることができる。
【０１０８】
また本発明によれば、発振振幅の増幅にカレントミラー回路を用いたことにより、低電圧下でも上記発振立ち上がり時間を短縮し、良好な発振出力特性を維持し得る発振回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す回路図。
【図２】本発明の第２の実施例の構成を示す回路図。
【図３】本発明の第３の実施例の構成を示す回路図。
【図４】本発明の第４の実施例の構成を示す回路図。
【図５】本発明の第４の実施例の構成を示す回路図。
【図６】本発明の第５の実施例の構成を示す回路図。
【図７】本発明の第６の実施例の構成を示す回路図。
【図８】本発明の第７の実施例の構成を示す回路図。
【図９】本発明の第８の実施例の構成を示す回路図。
【図１０】本発明の第９の実施例の構成を示す回路図。
【図１１】従来の構成を示す回路図。
【符号の説明】
１…反転増幅器、２…出力バッファ回路、３…抵抗、４，９…帰還抵抗、５…発振子、７，１０…短絡手段、８，１１，１５…カップリング容量、１２，１３…バイアス手段、１４，１６，１７…電流源、１８…励磁電流供給手段、１９…スイッチング素子、２０…出力回路、２１…発振検出ゲート、２２…バッファ回路、３０…昇圧手段、３１…レベルシフタ、３２…検出回路、６１，６２…容量、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６…制御端子、Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８，Ｐ９，Ｐ１０…ＰＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ９，Ｎ１０，Ｎ１１，Ｎ１２，Ｎ１３…ＮＭＯＳトランジスタ、ＯＵＴ…発振出力端子、ＶＣＣ…電源。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an oscillation circuit using a crystal oscillator or a ceramic oscillator, and more particularly to an oscillation circuit suitable for incorporation in a semiconductor integrated circuit such as a microprocessor.
[0002]
[Prior art]
A general oscillation circuit using a CMOS gate is shown in FIG.
[0003]
In FIG. 11, a crystal oscillator or a ceramic oscillator (hereinafter referred to as an oscillator) 5 and a feedback resistor 4 are connected in parallel between a terminal T1 and a terminal T2, and the terminal T1 and ground (hereinafter referred to as GND). And capacitors 61 and 62 are connected between the terminal T2 and GND, respectively. Further, the inverting amplifier 1 is constituted by a two-input NOR gate G1, one input of which is connected to the terminal T1, the other is connected to the control terminal C1, and the output thereof is connected to the terminal T2 through the resistor 3 and to the inverters G2, It is connected to the oscillation output terminal OUT through an output buffer circuit 2 composed of G3 and the like.
[0004]
FIG. 11 shows an example in which a NOR gate is used as an inverting amplifier, but other inverters, NAND gates, clocked inverters, and the like are also generally used. The control terminal C1 is provided to control the stop and start of the oscillation circuit. For example, the control terminal C1 controls the stop and start of the oscillation circuit incorporated in the microprocessor or the like according to the operation mode to reduce power consumption. It is used when trying to The resistor 3 is provided for the purpose of preventing abnormal oscillation such as spurious oscillation, but may be omitted.
[0005]
When the oscillation circuit of FIG. 11 is formed on a semiconductor integrated circuit, a CMOS gate such as a NOR gate G1, inverters G2, and G3 and a resistor 3 are usually formed on the semiconductor integrated circuit, and other components are externally attached. The feedback resistor 4 may be formed on a semiconductor integrated circuit.
[0006]
The operation of the oscillation circuit of FIG. 11 will be described below.
[0007]
First, when the control terminal C1 is biased to the high level, the output of the NOR gate G1 is fixed at the GND level, and therefore the NOR gate G1 does not function as an inverting amplifier and the oscillation circuit is in a stopped state. At this time, the terminal T2 is naturally at the GND level, but the terminal T1 side is also biased to the GND level by the feedback resistor 4.
[0008]
Next, when the control terminal C1 is biased to the low level, the NOR gate G1 is activated and can function as an inverting amplifier. However, since the terminal T1 side is biased to the GND level, the NOR gate G1 output, that is, the terminal T2 side is Once it rises to VCC level. As the potential of the terminal T2 rises, the capacitor 61 and the like are charged by the feedback resistor 4 on the terminal T1 side, and the potential gradually rises. As the potential on the terminal T1 side increases, the output of the NOR gate G1, that is, the potential on the terminal T2 decreases. Then, when the potentials of both the terminals T1 and T2 become about the logical threshold voltage (hereinafter referred to as VLT1) of the NOR gate G1, it becomes stable. At this time, the gain of the NOR gate G1 as an inverting amplifier becomes maximum, and a positive feedback loop is formed between the NOR gate G1, that is, the inverting amplifier 1 and the oscillator 5, and oscillation starts. At the beginning of oscillation, the oscillation is a minute oscillation with the VLT1 level as the center voltage, but the oscillation amplitude is gradually expanded by the positive feedback loop and finally grows to the power supply VCC amplitude. When the output amplitude of the inverting amplifier 1 oscillates across the logical threshold voltage (hereinafter referred to as VLT2) of the inverter G2 in the output buffer 2, the oscillation amplitude is amplified and the waveform is shaped by the inverters G2, G3, etc. An oscillation output of VCC amplitude appears at the oscillation output terminal OUT.
[0009]
The above schematic operation waveforms are shown in FIG. The waveform of the output terminal OUT is indicated by a solid line and a dotted line. Which one is taken depends on the number of inverter stages in the output buffer 2.
[0010]
[Problems to be solved by the invention]
In the oscillation circuit of FIG. 11, even if the control terminal C1 becomes low level and the oscillation circuit is activated, the inverting amplifier 1 cannot have a sufficient gain until the potential of the terminal T1 is biased in the vicinity of VLT1, so A feedback loop cannot be formed. Since the terminal T2 side also gradually decreases from the VCC level, even if the minute vibration is amplified by the inverting amplifier 1 during that time, if the output amplitude does not cross VLT2, the amplification by the inverter G2 is not performed and the oscillation output Cannot be obtained. Further, even if the terminals T1 and T2 are biased to VLT1 and oscillation by the positive feedback loop of the inverting amplifier 1 and the oscillator 5 is started, the oscillation amplitude is not amplified to an amplitude corresponding to the voltage difference between VLT1 and VLT2. Amplification by G2 is not performed and the oscillation output cannot be taken out.
[0011]
Although the time constant until the potential of the terminal T1 is biased in the vicinity of VLT1 depends on the feedback resistor 4, the feedback resistor 4 usually has a value of about 1 MΩ, and the time constant is relatively large. Further, taking into account the amplification delay of the positive feedback loop, the oscillation rise time in the waveform of FIG. 11 usually requires several hundred μs to several tens of ms.
[0012]
When the oscillation circuit is incorporated in a microprocessor or the like and the oscillation output is used as a system clock source, a clock pulse cannot be obtained during the oscillation rise time, and the processing is in an inexecutable state. Therefore, the conventional example shown in FIG. 11 cannot cope with a purpose of executing some processing using the oscillation output immediately after the oscillation is started. Further, during the oscillation rise time, the potentials at the terminals T1 and T2 are at an intermediate potential, so that a through current flows in the CMOS gate portions such as the NOR gate G1 and the inverter G2. Although the oscillation output cannot be obtained, the oscillation circuit consumes a current, which is a completely invalid current consumption.
[0013]
An object of the present invention is to provide an oscillation circuit in which the oscillation rise time is significantly shortened and an oscillation output can be obtained immediately after oscillation startup, and thereby an oscillation circuit in which invalid current consumption is reduced. . Another object of the present invention is to provide an oscillation circuit capable of realizing them even in a low voltage operation.
[0014]
[Means for Solving the Problems]
The purpose of the above is circuit means for biasing the input terminal potential of the inverting amplifier in the vicinity of the operating voltage (eg, logic threshold voltage) of the inverting amplifier, and the oscillation output by always amplifying and shaping the minute amplitude output of the inverting amplifier. And an output buffer circuit that can be sent to the terminals, activates the inverting amplifier at the time of oscillation start-up, excites the oscillator by applying a potential difference between the terminals (that is, between both terminals of the oscillator), This is achieved by operating for a predetermined period so that a sufficient excitation current flows for the oscillator to operate, and biasing the input terminal potential of the inverting amplifier to the operating voltage. The specific means corresponding to the low voltage operation and the specific configuration of the output buffer circuit will be clarified in the embodiments.
[0015]
When the inverting amplifier is activated at the time of oscillation start and a potential difference is applied between the terminals, an exciting current flows through the oscillator, and the oscillator starts to vibrate. The vibration frequency is a resonance frequency determined by the equivalent inductance, capacitance, etc. of the resonator. Immediately after the excitation of the oscillator, the potential difference between the terminals is still open, and the potential at both terminals begins to gradually shift toward the operating voltage of the inverting amplifier due to the feedback resistance. Thereafter, the circuit means is operated for a predetermined period to forcibly bias the input terminal potential of the inverting amplifier to a predetermined potential (for example, near VLT1) at which the inverting amplifier operates, thereby starting the function as the inverting amplifier. Therefore, a positive feedback loop between the inverting amplifier and the oscillator can be formed at an early stage. Further, by providing an output buffer circuit capable of always amplifying the output of the inverting amplifier, it is possible to extract the oscillation output of the power supply amplitude at an early stage even if the amplitude of the oscillator itself is still very small.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
A first embodiment of the present invention will be described below with reference to FIG.
[0017]
In FIG. 1, an oscillator 5 and a feedback resistor 4 are connected in parallel between a terminal T1 and a terminal T2, and capacitors 61 and 62 are connected between the terminal T1, the terminal T2, and GND, respectively. The oscillator 5 shows an equivalent circuit with equivalent inductance and capacitance. The inverting amplifier 1 is constituted by a two-input NOR gate G1, one input of which is connected to the terminal T1, the other is connected to the control terminal C1, and the output thereof is connected to the terminal T2 via the resistor 3. Short-circuit means 7 is connected in parallel between the input and output on the terminal T1 side. The short-circuit means 7 is constituted by an NMOS transistor N1 having a gate connected to the control terminal C2 and a source and drain connected to the terminal T1 side input of the inverting amplifier 1 and the output thereof. Further, the oscillation detection gate 21 is connected to the output of the inverting amplifier 1, and the output is further connected to the oscillation output terminal OUT via the buffer circuit 22. The output buffer in FIG. The circuit 2 is configured. The oscillation detection gate 21 is constituted by a two-input NOR gate G4 having the same configuration as that of the two-input NOR gate G1 constituting the inverting amplifier 1, and one input is biased to GND. The buffer circuit 22 is composed of inverters G5 and G6, etc., which are provided for further amplifying and shaping the output of the oscillation detection gate 21 to obtain an oscillation output. What is necessary is just to set suitably as needed.
[0018]
The operation of this embodiment will be described below.
[0019]
First, when the control terminal C1 is biased to the high level, the output of the NOR gate G1 is fixed at the GND level, and therefore the NOR gate G1 does not function as an inverting amplifier and the oscillation circuit is in a stopped state. At this time, the terminal T2 and the terminal T1 are both biased to the GND level by the feedback resistor 4. Since the output of the NOR gate G1, that is, the inverting amplifier 1, is at the GND level, the output of the NOR gate G4, that is, the oscillation detection gate 21, is fixed at the High level (power supply VCC level). Fixed to one of the levels.
[0020]
When oscillation starts, first, the NOR gate G1 is activated by biasing the control terminal C1 to a low level (or a GND level). At this time, since the terminal T1 side is biased to the GND level, the NOR gate G1 output, that is, the terminal T2 side temporarily rises to the VCC level. An exciting current is supplied to the oscillator 5 due to the potential difference generated between the terminal T2 and the terminal T1 at this time, and the oscillator starts minute vibration at a resonance frequency determined by a natural frequency, that is, an equivalent inductance, a capacitance and the like. On the terminal T1 side, the capacitor 61 is charged by the feedback resistor 4 and gradually starts to rise in potential, but immediately after the NOR gate G1 is activated, it is still near the GND level, and the NOR gate G1 still functions as an inverting amplifier. I can't.
[0021]
Thereafter, as shown in the waveform in FIG. 1, a one-shot pulse is applied to the control terminal C2 to turn on the NMOS transistor N1, that is, the short-circuit means 7 only for a predetermined period. When the NMOS transistor N1 is turned on, the input and output of the NOR gate G1 are short-circuited, and both the terminals T1 and T2 are biased to the VLT1 level. At this time, the resonance current of the oscillator 5 flowing in the closed loop of the capacitors 61 and 62 and the oscillator 5 can be bypassed to the short-circuit means 7 side, the impedance of the resonance current path is lowered, and the resonance current peak is increased. As a result, the voltage amplitude at the equivalent inductance Ls of the oscillator 5 also increases, which is advantageous for starting oscillation output.
[0022]
When the one-shot pulse at the control terminal C2 ends and returns to the original level, the NMOS transistor N1 is turned off. At this time, the potentials of the terminal T1 and the terminal T2 are substantially at the VLT1 level. Thus, a positive feedback loop is formed between the inverting amplifier 1 and the oscillator 5, and oscillation starts immediately. At the beginning of oscillation, the output of the inverting amplifier 1 is a minute oscillation with the VLT1 level as the center voltage. However, the oscillation detection gate 21 receiving this is constituted by a NOR gate G4 having the same configuration as the NOR gate G1 constituting the inverting amplifier 1. Therefore, their logical threshold voltages are equal, so that the minute vibration of the output of the inverting amplifier 1 with the VLT1 level as the center voltage can be immediately amplified. Even if the logic threshold voltages of the inverters G5 and G6 in the buffer circuit 22 deviate from VLT1, the output amplitude of the inverting amplifier 1 is once amplified by the oscillation detection gate 21, so that the amplitude and waveform of the oscillation amplitude by the buffer circuit 22 are amplified. Shaping can be started immediately.
[0023]
The one-shot pulse width of the control terminal C2 may be a pulse width that is necessary and sufficient to bias the terminals T1 and T2 to the VLT1 level, and may be, for example, about several μs or less. Therefore, compared with the conventional example of FIG. 11, the oscillation output can be obtained earlier from the start of the oscillation circuit activation by the control terminal C1.
[0024]
As described above, according to the present embodiment, a positive feedback loop between the inverting amplifier 1 and the oscillator 5 can be formed at an early stage from the start of oscillation, and the output of the inverting amplifier 1 can be immediately amplified and sent to the output terminal OUT. Therefore, it is possible to obtain an oscillation circuit in which the time from the oscillation start to the oscillation output start, that is, the oscillation rise time is significantly shortened. Therefore, it is possible to obtain an oscillation circuit in which invalid current consumption until the start of oscillation is reduced.
[0025]
In FIG. 1, the inverting amplifier 1 and the oscillation detection gate 21 are configured by NOR gates. However, the present invention is not limited to this, and low voltage operation such as an inverter, NAND gate, clocked inverter, or load MOS type inverter is also supported. Similar effects can be obtained with other gate configurations such as the gates described above. In addition to the configuration of the NMOS transistor N1, the short-circuit means 7 can realize the same operation by using, for example, a PMOS transistor or a transfer gate in which a PMOS transistor and an NMOS transistor are connected in parallel. The resistor 3 should be set as necessary to stabilize the oscillation and can be omitted. These are the same in the following embodiments.
[0026]
A second embodiment of the present invention is shown in FIG.
[0027]
This embodiment is different from the first embodiment shown in FIG. 1 in that the exciting current supply means 18 comprises a PMOS transistor P1 having a gate connected to the control terminal C3 and a source and drain connected to the power supply VCC and the output of the inverting amplifier 1 respectively. Is added. FIG. 2 also shows application signal timing examples to the control terminals C1, C2, and C3.
[0028]
In the oscillation stop state, the output of the inverting amplifier 1 is fixed to the GND level by biasing the control terminals C1 and C3 to the high level, and the PMOS transistor P1, that is, the excitation current supply means 18 is turned off as in the first embodiment. .
[0029]
Next, when oscillation starts, the control terminal C1 is set to the low level to activate the NOR gate G1, and a low-level one-shot pulse is applied to the control terminal C3. While the control terminal C3 is at a low level, the PMOS transistor P1 is also turned on to rapidly charge the terminal T2 and supply an exciting current to the oscillator 5.
[0030]
After the control terminal C3 returns to the high level and the PMOS transistor P1 is turned off, as in the first embodiment, a one-shot pulse is applied to the control terminal C2 to short-circuit between the input and output of the NOR gate G1, and the terminals T1, T2 Is biased to VLT 1 to form a positive feedback loop between the inverting amplifier 1 and the oscillator 5 at an early stage.
[0031]
According to this embodiment, in addition to the effect of the first embodiment, the excitation current supply means 18 is provided, so that it is no longer necessary to supply the oscillator excitation current at the start-up from the gate constituting the inverting amplifier 1. The current driving capability of the gates constituting the amplifier 1 can be set to such an extent that the oscillation state can be maintained, and an oscillation circuit with reduced current consumption can be obtained.
[0032]
In the present embodiment, the exciting current supply means 18 is provided on the terminal T2 side, but the same effect can be obtained even if it is provided on the terminal T1 side. In this case, the exciting current supply means 18 biases the terminal T1 side to the VCC level simultaneously with the activation of the NOR gate G1, and the NOR gate G1 output becomes the GND level while the exciting current supply means 18 is ON. A potential difference is applied between the terminals T1 and T2, and the oscillator 5 is excited.
[0033]
When a NAND gate is used as the inverting amplifier 1, the oscillation stop state is opposite to the case of the NOR gate G1, and the control terminal connected to the NAND gate input is set to the low level, so that the potentials at the terminals T1 and T2 are both at the high level. In this case, the exciting current supply means 18 is provided between the terminal T1 or the terminal T2 and the GND, and the exciting current of the oscillator is pulled out to the GND side when starting oscillation.
[0034]
The excitation current supply means 18 in FIG. 2 is configured by the PMOS transistor P1, but is not limited thereto, and for example, an NMOS transistor or the like may be used.
[0035]
Further, in the following embodiments, the description of the excitation current supply means 18 is omitted unless particularly necessary, but it is needless to say that it can be provided in any embodiment and the effects of this embodiment can be enjoyed. .
[0036]
A third embodiment of the present invention is shown in FIG.
[0037]
In FIG. 3, the connection configuration of the inverting amplifier 1, the short-circuit means 7, the feedback resistor 4, the oscillator 5, the capacitors 61 and 62, and the like is the same as that of the first embodiment of FIG. Connected to the oscillation detection gate 21 via the ring capacitor 8, the feedback resistor 9 and the short-circuit means 10 are connected in parallel between the input and output of the oscillation detection gate 21. The short-circuit means 10 is constituted by an NMOS transistor N2 having a gate connected to the control terminal C4 and a source and drain connected to the input and output of the oscillation detection gate 21, respectively. The oscillation detection gate 21 is composed of a NOR gate G7, and one input is connected to the coupling capacitor 8 and the other input is connected to the control terminal C1. The buffer circuit 22 that receives the output is the same as that of the first embodiment of FIG.
[0038]
The operation of this embodiment will be described below.
[0039]
In the oscillation stop state, by biasing the control terminal C1 to the high level, the output of the inverting amplifier 1 composed of the NOR gate G1 and the output of the oscillation detection gate 21 composed of the NOR gate G7 are fixed to the GND level, and the control terminals C2, C4 Is biased to a low level to turn off the short-circuit means 7 and 10 comprising the NMOS transistors N1 and N2.
[0040]
At the time of oscillation start-up, as in the first embodiment of FIG. 1, the control terminal C1 is set to low level to activate the NOR gate G1 to excite the oscillator 5, and then a short circuit is applied to the control terminal C2 by applying a one-shot pulse. A short circuit between the terminals T1 and T2 is performed by means 7 for a predetermined period. At this time, the NOR gate G7 that connects the input to the control terminal C1 is also activated simultaneously with the NOR gate G1, and then the one-shot pulse is applied to the control terminal C4 and the short-circuit means 10 comprising the NMOS transistor N2 enters the NOR gate G7. Rapidly bias the output operating point to its logic threshold voltage. When the one-shot pulse at the control terminal C4 is restored, the input potential of the NOR gate G7 becomes its logical threshold voltage, and immediately starts to function as an oscillation detection gate.
[0041]
When the minute output amplitude of the inverting amplifier 1 is amplified by the oscillation detection gate 21, the output amplitude center voltage of the inverting amplifier 1 fluctuates due to the leakage current or the like on the terminal T1 side, and the implementation shown in FIGS. In the example, the input voltage level of the oscillation detection gate 21 fluctuates from the logic threshold voltage, and the oscillation detection gate 21 may become insensitive and oscillation output may be disabled. However, according to the present embodiment, by providing the feedback resistor 9 in the oscillation detection gate 21, the input impedance of the oscillation detection gate 21 is reduced and the output of the inverting amplifier 1 is received via the coupling capacitor 8. There is almost no influence on the input voltage level of the oscillation detection gate 21 due to the fluctuation of the output voltage level of the inverting amplifier 1 as described above, and the oscillation detection gate 21 is always stable at the operating point with the logical threshold voltage as the center voltage. Amplification can be performed. Further, the short-circuit means 10 can quickly determine the operating point of the oscillation detection gate 21 at the time of starting oscillation, and can stabilize the oscillation detection gate 21 without extending the oscillation rise time.
[0042]
Note that the short-circuit means 10 and the control terminal C4 can be omitted by setting the feedback resistor 9 to be lower in resistance than the feedback resistor 4 and the like so that the operating point of the oscillation detection gate 21 can be determined quickly. is there.
[0043]
Further, by delaying the fall of the one-shot pulse of the control terminal C4, that is, the OFF timing of the short-circuit means 10, from the fall of the control terminal C2, that is, the OFF timing of the short-circuit means 7, as shown in the timing in FIG. It is also possible to prevent the influence of noise charges accompanying the potential fluctuation, that is, the temporary decrease of the input voltage of the oscillation detection gate 21.
[0044]
According to the present embodiment, in addition to the effects of the first embodiment, it is possible to obtain an oscillation circuit capable of stably generating an oscillation output even when the level of the terminal voltage of the resonator is changed.
[0045]
In this embodiment, the oscillation detection gate 21 is controlled by the control terminal C1. However, the present invention is not limited to this, and the activation of the oscillation detection gate 21 may not be performed simultaneously with the inverting amplifier 1.
[0046]
A fourth embodiment of the present invention is shown in FIG.
[0047]
4, instead of the buffer circuit 22 in the third embodiment of FIG. 3, the gates of the PMOS transistor P2 and the PMOS transistor P3 are connected to each other, and the gate and drain on the PMOS transistor P2 side are short-circuited. A current mirror circuit; a coupling capacitor 11 connected between the drain of the PMOS transistor P2 and the output of the oscillation detection gate 21; bias means 12 connected between the drain of the PMOS transistor P2 and GND; Biasing means 13 connected between the drain and GND is provided, and the oscillation output is taken out with the connection point between the PMOS transistor P3 and the biasing means 13 as the output OUT. The bias means 12 and 13 are constituted by resistors RB1 and RB2, respectively.
[0048]
The oscillation stop and start control in this embodiment is the same as that of the third embodiment in FIG. As for the state immediately after the start of oscillation, in any of the embodiments, although the oscillation detection gate 21 amplifies the minute output amplitude of the inverting amplifier 1, the amplitude is small and the output voltage amplitude level is still the logic threshold of the oscillation detection gate 21. It is near the value voltage. In order to increase the output amplitude of the oscillation detection gate 21, it is necessary to increase the minute output amplitude itself of the inverting amplifier 1, and it takes a considerable time to increase it to the power supply VCC amplitude. In the third embodiment of FIG. 3 and the like, an intermediate level input voltage is applied from the inverter G5 in the buffer circuit 22 that receives the output of the oscillation detection gate 21 during the period until the output amplitude of the oscillation detection gate 21 increases. In other words, if the inverter G5 or the like has a CMOS configuration, a through current flows. If the output amplitude of the inverter G5 is not amplified to the power supply VCC amplitude, a through current also flows through the inverter G6.
[0049]
In the third embodiment shown in FIG. 3 and the like, if the difference between the logic threshold voltages of the oscillation detection gate 21 and the inverter G5 in the buffer circuit 22 increases due to device variations or the like, the inverter G5 responds accordingly. It takes time until the oscillation amplitude of the oscillation detection gate 21 expands to the voltage level, and the oscillation output start is delayed. That is, the logical threshold voltage of the inverter G5 is always required to be near the center voltage level of the oscillation output of the oscillation detection gate 21.
[0050]
This embodiment is intended to address the above problems.
[0051]
In FIG. 4, the bias means 12 is set so as to give a current bias of about several μA to the PMOS transistor P2 so that the current consumption is not so problematic, and the PMOS transistor P2 is made active. As a result, the operating point of the PMOS transistor P2, that is, its drain voltage, is biased to a level lowered from the power supply VCC by the gate-drain voltage VGS of the PMOS transistor P2. On the other hand, the output of the oscillation detection gate 21 starts voltage oscillation with the logic threshold voltage as the center voltage after oscillation starts. Thus, it is converted into a drain current fluctuation of the PMOS transistor P2. That is, when the output voltage of the oscillation detection gate 21 fluctuates in the upward direction, the displacement current of the coupling capacitor 11 part flows in the direction from the oscillation detection gate 21 output side to the drain side of the PMOS transistor P2, and the drain current of the PMOS transistor P2 Is attenuated. Conversely, when the output voltage of the oscillation detection gate 21 fluctuates in the downward direction, the displacement current of the coupling capacitor 11 part flows in the direction from the drain side of the PMOS transistor P2 toward the output side of the oscillation detection gate 21 contrary to the above. The drain current of the PMOS transistor P2 is increased. The fluctuation of the drain current of the PMOS transistor P2 is transmitted to the PMOS transistor P3 side connected to the current mirror, and is multiplied by the mirror ratio and appears as the fluctuation of the output current of the PMOS transistor P3. On the PMOS transistor P3 side, a drain current corresponding to the mirror ratio times the bias current of the PMOS transistor P2 portion by the biasing means 12 flows, but the above-mentioned variation is superimposed on it. The drain current of the PMOS transistor P3 flows to the bias means 13 composed of the resistor RB2, is converted into a voltage amplitude, and is taken out from the output terminal OUT. As described above, according to the present embodiment, since the output voltage variation of the oscillation detection gate 21 is converted into the output current variation of the PMOS transistor P2, and this is amplified, the center of the oscillation output of the oscillation detection gate 21 is obtained. The oscillation amplitude can be amplified without depending on the voltage level.
[0052]
In the embodiment shown in FIG. 4, the DC bias current component by the bias means 12 also flows to the bias means 13 composed of the resistor RB2, thereby causing a potential drop. Further, even at the peak time of the drain current of the PMOS transistor P3, the output terminal OUT potential becomes a divided potential between the on-resistance component of the PMOS transistor P3 and the resistor RB2, and therefore the oscillation output voltage amplitude at the output terminal OUT in FIG. It becomes narrower than the amplitude between GND. However, if a CMOS inverter or the like is added to the output terminal OUT, the waveform can be easily shaped, and a voltage amplitude sufficiently enlarged as compared with the output amplitude of the oscillation detection gate 21 can be obtained. The through current at the gate portion is significantly reduced from that in the inverter G5 in FIG.
[0053]
In the configuration shown in FIG. 4, the resistors RB1 and RB2 are made relatively high in order to suppress the DC bias current flowing through the bias means 12 and 13 and obtain a large voltage amplitude from the output current amplitude of the PMOS transistor P3. This must be a resistance, but this is disadvantageous in terms of integration. Therefore, as shown in FIG. 5, the resistors RB1 and RB2 may be replaced with constant current circuits using MOS transistors. Hereinafter, the configuration shown in FIG. 5 will be described.
[0054]
In FIG. 5, the bias means 12 and 13 in FIG. 4 are composed of NMOS transistors N4 and N5, respectively. The drain and source of the NMOS transistor N4 are connected to the PMOS transistor P2 drain and GND, and the drain and source of the NMOS transistor N5 are connected to the PMOS transistor P3 drain and GND, respectively. The gates of the NMOS transistors N4 and N5 are connected to the gate and drain, respectively. A common connection is made to the gate of the NMOS transistor N3 which is short-circuited and the source is connected to GND. A current source 14 is provided between the drain of the NMOS transistor N3 and the power supply VCC.
[0055]
Since the NMOS transistor N3, the NMOS transistor N4, and the NMOS transistor N5 are in a current mirror connection, the drain current of the NMOS transistor N4 and the NMOS transistor N5, that is, the bias current of the PMOS transistor P2 and the PMOS transistor P3 is the current of the current source 14. And their mirror ratio. If the mirror ratio between the NMOS transistor N4 and the NMOS transistor N5 is set to be the same as the mirror ratio between the PMOS transistor P2 and the PMOS transistor P3, the drain currents of the NMOS transistor N4 and the PMOS transistor P2 are the same value. The drain currents of the NMOS transistor N5 and the PMOS transistor P3 multiplied by the ratio are also equal. According to such a bias setting, as will be described in detail below, current oscillation superimposed on the drain current of the PMOS transistor P3 during oscillation can be converted into voltage amplitude without excess or deficiency. Moreover, this bias setting is realized by mirror ratio setting based on the MOS transistor dimensions of the PMOS transistors P2 and P3 that perform oscillation current amplification and the NMOS transistors N4 and N5 as bias current sources, and does not depend on the absolute value of the current source 14 or the like. It is extremely suitable for integration. The amplification operation according to this configuration will be described below.
[0056]
Assuming that the output of the oscillation detection gate 21 has not yet started to oscillate, the drain current driving capabilities of the PMOS transistor P3 and the NMOS transistor N5 are in a balanced state as described above. If oscillation starts from this state, the oscillation output voltage oscillation of the oscillation detection gate 21 swings in the voltage decreasing direction, and the drain current of the PMOS transistor P3 swings in the increasing direction, the drain current driving of the PMOS transistor P3 with respect to the NMOS transistor N5 Since the capability is exceeded, the operating point of the output terminal OUT rapidly rises toward the power supply VCC. Then, the voltage rises from the power supply VCC to the potential corresponding to the drain-source voltage VDS of the PMOS transistor P3 that can supply the drain current of the NMOS transistor N5, and is stabilized. Conversely, when the oscillation output voltage oscillation of the oscillation detection gate 21 swings in the voltage increasing direction and the drain current of the PMOS transistor P3 swings in the decreasing direction, the drain current driving capability of the PMOS transistor P3 is lower than that of the NMOS transistor N5. The operating point of the output terminal OUT rapidly decreases toward the GND potential. Then, the voltage is stabilized at the potential floating from GND by the drain-source voltage VDS of the NMOS transistor N5 that can flow the drain current of the PMOS transistor P3. The VDS voltages of the PMOS transistor P3 and the NMOS transistor N5 both operate in a non-saturated region, so the values thereof are relatively small. Therefore, the voltage amplitude of the output terminal OUT can be close to the power supply VCC voltage. it can.
[0057]
As described above, according to the fourth embodiment shown in FIG. 4 or FIG. 5, in addition to the effect of the third embodiment, a minute oscillation voltage amplitude is amplified using a current mirror circuit instead of the CMOS gate. Thus, it is possible to avoid the problem of through current in the case of using a CMOS gate, and to obtain an oscillation circuit effective for reducing current consumption. In addition, by converting the oscillation voltage oscillation to current oscillation via a coupling capacitor and amplifying it, it is possible to extract and amplify only the voltage fluctuation without depending on the center voltage level of the oscillation voltage oscillation. It is possible to obtain an oscillation circuit that can stably obtain an oscillation output even when the oscillation operating point level fluctuates due to variations.
[0058]
In the third embodiment shown in FIG. 3 and the like, when a gate such as a load MOS type inverter is used for the inverting amplifier 1 and the oscillation detection gate 21, an oscillation operation is performed under a low voltage of about 2 V or less. If 22 is composed of a CMOS gate, the CMOS gate will not be sensitive unless the output amplitude of the oscillation detection gate 21 is sufficiently expanded, and therefore the start of oscillation output will be delayed. In addition, if the gate of a load MOS type inverter or the like is used for the buffer circuit 22 to increase the sensitivity under a low voltage, the current consumption increases accordingly.
[0059]
According to the present embodiment, since the current mirror circuit can be operated if there is a voltage equal to or higher than the threshold voltage Vth of the MOS transistor constituting the current mirror circuit, the oscillation suitable for the oscillation under the low voltage as described above. There is also an effect that a circuit can be obtained.
[0060]
4 and 5, the configuration of the coupling capacitor 8 and the oscillation detection gate 21 shown in FIG. 3 is used as the output buffer of the inverting amplifier 1. However, the amplification is performed by the current mirror circuit of the PMOS transistors P2 and P3. If there is no problem, it is not necessary to use this. That is, the coupling capacitor 8 and the oscillation detection gate 21 may be eliminated, and the coupling capacitor 11 may be directly connected to the output of the inverting amplifier 1. This should be determined by design as appropriate. 4 and 5, the output of the current mirror circuit is used as the oscillation output terminal OUT. However, as described in the above description, the oscillation output is generated due to the bias current particularly during the period when the oscillation voltage amplitude is very small immediately after the oscillation starts. The operating point amplitude of the terminal OUT is at an intermediate level and does not become the power supply VCC amplitude. Therefore, a CMOS gate or the like may be provided at the terminal OUT in FIGS. 4 and 5, and the oscillation output of the power supply VCC may be obtained using the output of the gate as the oscillation output terminal. However, in any embodiment, when the oscillation circuit is integrated on a semiconductor substrate and used, the oscillation output terminal OUT always has a CMOS gate or the like that receives it, and waveform shaping is performed in the CMOS gate or the like. It will be. In the embodiments of the present invention shown in FIG. 4 and subsequent figures, the description of the waveform shaping buffer gates is omitted, and only the components constituting the features of the present invention are described.
[0061]
A fifth embodiment of the present invention is shown in FIG.
[0062]
In FIG. 6, the configuration from the periphery of the oscillator 5 to the oscillation detection gate 21 is the same as that of the third embodiment of FIG. The gates of the PMOS transistor P2 and the PMOS transistor P3 are connected to each other and the gate and drain on the PMOS transistor P2 side are short-circuited to each other, and the drain is connected between the drain of the PMOS transistor P2 and GND. A bias current source 16, a second current mirror circuit in which the gates of the NMOS transistor N6 and NMOS transistor N7 are connected to each other and the gate and drain on the NMOS transistor N6 side are short-circuited, and the drain of the NMOS transistor N6 and the power supply VCC Between the drain of the PMOS transistor P2 and the output of the oscillation detection gate 21, and between the drain of the NMOS transistor N6 and the output of the oscillation detection gate 21. Connecting And Ppuringu capacitor 15, the provided by connecting the PMOS transistor P3 drain and NMOS transistor N7 drain is an oscillation output terminal OUT.
[0063]
The operation of this embodiment will be described below. The control for stopping and starting the oscillation is the same as in the third and fourth embodiments, and the description thereof is omitted.
[0064]
The MOS transistor dimensions are set so that the mirror ratios of the first current mirror circuit and the second current mirror circuit are the same, and the current values of the bias current sources 16 and 17 are set to the same level. Then, each current mirror circuit output, that is, the drain currents of the PMOS transistor P3 and the NMOS transistor N7 are substantially equal. The operation when the oscillation detection gate 21 starts oscillation output in this state will be described below. Here, the bias current sources 16 and 17 supply a bias current for keeping the PMOS transistor P2 and the NMOS transistor N6 in an active state, and are provided for the same purpose as the bias means 12 in FIGS. It is what.
[0065]
First, when the oscillation output voltage oscillation of the oscillation detection gate 21 swings in the upward direction, the coupling capacitors 11 and 15 respectively have the oscillation detection gate 21 output to the PMOS transistor P2 drain and the oscillation detection gate 21 output to the NMOS transistor N6 drain. A displacement current is generated. As a result, the drain current on the PMOS transistor P2 side is attenuated, and the drain current on the NMOS transistor N6 side is increased, and the current fluctuation is multiplied by the mirror ratio so that the current mirror-connected PMOS transistor P3 and NMOS transistor N7 The drain current fluctuates. As a result, the drain current driving capability of the NMOS transistor N7 exceeds the drain current driving capability of the PMOS transistor P3, and the operating point of the oscillation output terminal OUT rapidly decreases toward the GND potential.
[0066]
Next, when the oscillation output voltage oscillation of the oscillation detection gate 21 swings in the downward direction, the coupling capacitors 11 and 15 respectively have the PMOS transistor P2 drain to the oscillation detection gate 21 output and the NMOS transistor N6 drain to the oscillation detection gate 21 output. A displacement current is generated. As a result, the drain current on the PMOS transistor P2 side increases and the drain current on the NMOS transistor N6 side varies in the attenuation direction. The current variation is also multiplied by the mirror ratio, and the PMOS transistor P3 and the NMOS transistor N7 are current mirror connected to them. Of the drain current. As a result, the drain current driving capability of the PMOS transistor P3 now exceeds the drain current driving capability of the NMOS transistor N7, and the operating point of the oscillation output terminal OUT rapidly rises toward the power supply VCC potential.
[0067]
In this embodiment, the PMOS transistor P3 and the NMOS transistor N7 operate exclusively, so that the load drive capability of the oscillation output terminal OUT can be improved and the oscillation is further expanded as compared with the fourth embodiment. The output amplitude can be obtained. This is because, for example, when the current driving capability on the PMOS transistor P3 side is increased to increase the potential of the oscillation output terminal OUT, the drain current on the NMOS transistor N7 side is attenuated, so the load current for the PMOS transistor P3 is attenuated. As a result, the load driving capability of the PMOS transistor P3 is relatively improved, and the oscillation output terminal OUT potential is rapidly increased. Further, at this time, the load current of the PMOS transistor P3 is attenuated, so that the potential drop between the source and the drain of the PMOS transistor P3 is reduced, so that the potential reached at the oscillation output terminal OUT is closer to the power supply VCC. The same applies to the case where the current driving capability on the NMOS transistor N7 side increases, and the potential closer to the GND potential is obtained, so that the oscillation output voltage amplitude can be expanded as compared with the fourth embodiment.
[0068]
When the oscillation voltage amplitude expands to the extent that the displacement current of the coupling capacitors 11, 15 due to the oscillation output voltage amplitude of the oscillation detection gate 21 exceeds the current value of the current sources 16, 17, the PMOS transistor P2 or NMOS transistor Since any one of N6 is cut off, the PMOS transistor P3 and the NMOS transistor N7 are completely exclusive, and an oscillation output having a power supply VCC voltage amplitude is obtained at the oscillation output terminal OUT.
[0069]
According to the present embodiment, it is possible to obtain an oscillation circuit with improved oscillation output characteristics in addition to the effects of the fourth embodiment.
[0070]
A sixth embodiment of the present invention is shown in FIG.
[0071]
7, in addition to the configuration of FIG. 6, a third current mirror circuit formed by connecting the gates of the PMOS transistor P4 and the PMOS transistor P5 and short-circuiting the gate and drain on the PMOS transistor P4 side, and an NMOS transistor A fourth current mirror circuit in which the gates of N8 and NMOS transistor N9 are connected to each other and the gate and drain on the NMOS transistor N8 side are short-circuited, and the drain of the PMOS transistor P3 is connected to the drain of the NMOS transistor N8. The drain of the NMOS transistor N7 is separately connected to the drain of the PMOS transistor P4, and the drain of the PMOS transistor P5 and the drain of the NMOS transistor N9 are connected to serve as the oscillation output terminal OUT.
[0072]
The process until the oscillation voltage oscillation from the oscillation detection gate 21 is converted and amplified to the drain current fluctuations of the PMOS transistor P3 and the NMOS transistor N7 is the same as that of the fifth embodiment shown in FIG. In FIG. 7, these drain currents are further given as drain currents of the NMOS transistor N8 and the PMOS transistor P4, and are amplified to the NMOS transistor N9 and PMOS transistor P5 side by the current mirror circuits of the NMOS transistors N8 and N9 and PMOS transistors P4 and P5, respectively. introduce. Since the PMOS transistor P3 and the NMOS transistor N7 operate exclusively as described in the fifth embodiment, the PMOS transistor P5 and the NMOS transistor N9 that amplify their drain currents also operate exclusively. Thus, the voltage amplitude is output to the oscillation output terminal OUT.
[0073]
In the fifth embodiment of FIG. 6, it is necessary that the amplification factors of the current mirror circuits of the PMOS transistors P2 and P3 and the NMOS transistors N6 and N7 are substantially the same. If the amplification factors are different, a large current bias is applied to either the PMOS transistor P3 or the NMOS transistor N7 on the output side, and as a result, the output voltage amplitude is shifted to the power supply VCC side or the GND side in an extreme case. The amplitude collapses and oscillation output cannot be obtained. Therefore, the MOS transistor size ratios of the PMOS transistors P2 and P3 and the NMOS transistors N6 and N7 are set to be the same so that the mirror ratio, that is, the amplification factor is matched, but the MOS constituting each current mirror circuit is set. Since the type of transistor is different from that of PMOS or NMOS, there may be a difference in the amplification factor due to variations in device characteristics. For example, regarding the PMOS transistors P2 and P3 and the NMOS transistors N6 and N7 in FIG. 6, the drain-source voltages in the MOS transistors are different. Therefore, if there is a difference in the drain current change rate (or early voltage) with respect to the drain-source voltage in the characteristics of the PMOS transistor and NMOS transistor, each current is set even if the mirror ratios of the PMOS transistors P2 and P3 and the NMOS transistors N6 and N7 are set to the same. A difference occurs in the amplification factor of the mirror circuit.
[0074]
On the other hand, in FIG. 7, the output of the current mirror circuit of the PMOS transistors P2 and P3 is passed through the current mirror circuit of the NMOS transistors N8 and N9, and the output of the current mirror circuit of the NMOS transistors N6 and N7 is the PMOS transistors P4 and P5. The output is amplified through the current mirror circuit of the PMOS transistors P2 and P3 and the NMOS transistors N6 and N7, even if there is a difference in the amplification factor of the first stage current mirror circuit. Since the current mirror circuit in the next stage is configured by a reverse polarity MOS transistor, the difference in amplification factor in the current mirror circuit in the first stage can be compensated. That is, the first current mirror circuit composed of PMOS transistors P2 and P3 and the fourth current mirror circuit composed of NMOS transistors N8 and N9, and the second current mirror circuit composed of NMOS transistors N6 and N7 and the third current mirror circuit composed of PMOS transistors P4 and P5. The oscillation current amplification path by the combination of each current mirror circuit of the current mirror circuit is configured by a combination of a PMOS transistor and an NMOS transistor, so that variations in device characteristics between the PMOS and NMOS can be compensated.
[0075]
According to this embodiment, it is possible to obtain an oscillation circuit that suppresses fluctuations in oscillation output characteristics due to variations in device characteristics in addition to the effects of the fifth embodiment.
[0076]
In the fourth, fifth, and sixth embodiments of the present invention described above, the oscillation voltage amplitude amplifying circuit using the coupling capacitor and the current mirror circuit is connected to the output buffer circuit 2 in the conventional oscillation circuit shown in FIG. Even if it is provided instead at the output of the inverting amplifier 1, if the output of the inverting amplifier 1 starts oscillating, it can be immediately amplified and output, so that it has the effect of shortening the oscillation rise time compared to the conventional case. Needless to say.
[0077]
A seventh embodiment of the present invention is shown in FIG.
[0078]
This embodiment relates to an oscillation circuit that can operate even under a low voltage of, for example, about 2 V or less. The difference from the other embodiments of the present invention is that the boosting means 30 and the level shifter 31 are provided to drive the gate of the NMOS transistor N1 constituting the short-circuit means 7 with a boosted voltage equal to or higher than the power supply VCC voltage. In addition, the inverting amplifier 1 and the oscillation detection gate 21 are constituted by load MOS type inverters.
[0079]
In order for the NMOS transistor N1 constituting the short-circuit means 7 to exhibit a sufficient short-circuit performance, a sufficient potential difference exceeding the threshold voltage Vth is required between its drain, source terminal potential and gate terminal potential. However, under a low voltage, the potential difference is reduced, and in some cases, the potential difference may fall below the threshold voltage Vth. In such a state, the drain and source of the NMOS transistor N1 have a high impedance, which greatly increases the time until the input / output of the inverting amplifier 1 is biased to the logic threshold voltage VLT1 during the short-circuit operation. This significantly affects the shortening of the oscillation rise time that is the object of the present invention.
[0080]
On the other hand, as in this embodiment, by driving the gate of the NMOS transistor N1 with the boosted output voltage of the boosting means 30, a potential difference between the drain and source terminal potentials of the NMOS transistor N1 and the gate terminal potential can be secured. Therefore, even when the voltage is low, a short-circuit operation between the input and output of the inverting amplifier 1 can be performed with the drain and source of the NMOS transistor N1 kept at a low impedance.
[0081]
The inverting amplifier 1 and the oscillation detection gate 21 are each composed of a load MOS type inverter composed of a PMOS transistor P6 and an NMOS transistor N10, and a PMOS transistor P7 and an NMOS transistor N11. Since the level has a gain in a voltage range equal to or higher than the threshold voltage Vth of the NMOS transistor, the function as an inverting amplifier can be secured even under a low voltage of about 2 V or less. In FIG. 8, these load MOS inverters are activated by setting the control terminal C1 commonly connected to the gates of the PMOS transistor P6 and the PMOS transistor P7 to a low level.
[0082]
In FIG. 8, the oscillation detection gate 21 is connected to the output of the inverting amplifier 1 through the coupling capacitor 8 and the feedback resistor 9 is provided between the input and output, as in the other embodiments. The output short circuit means 10 is omitted. As described in the explanation of the third embodiment of the present invention, by setting the feedback resistor 9 to a relatively low resistance value, the input / output short-circuit means 10 on the oscillation detection gate 21 side is not necessarily required. By not limited. Of course, the short-circuit means 10 may be provided. In that case, like the short-circuit means 7, control drive by the boosted output voltage of the booster means 30 is necessary to ensure the short-circuit performance during low-voltage operation.
[0083]
In FIG. 8, an output circuit 20 provided between the oscillation detection gate 21 and the oscillation output terminal OUT is for amplifying or shaping the output amplitude of the oscillation detection gate 21 to send out the oscillation circuit output. The inverters G5 and G6 in FIG. 1 or the like, or an amplification stage configuration by a coupling capacitor and a current mirror circuit in FIG. In FIG. 8, the oscillation detection gate 21 is provided, but this is not an essential component, and there may be a configuration in which the output circuit 20 is directly connected to the output of the inverting amplifier 1. These may be appropriately designed according to the target oscillation circuit specifications.
[0084]
According to the present embodiment, since the short-circuit performance of the short-circuit means 7 and the function of the inverting amplifier 1 can be ensured even under a low voltage, an oscillation circuit with a shortened oscillation rise time can be obtained even under a low voltage.
[0085]
FIG. 9 shows an eighth embodiment of the present invention.
[0086]
FIG. 9 shows a configuration in which the inverting amplifier 1 and the oscillation detection gate 21 in the seventh embodiment of FIG. 8 have a constant current load type inverter configuration. That is, in FIG. 9, the inverting amplifier 1 and the oscillation detection gate 21 are composed of the PMOS transistor P6 and the NMOS transistor N10, and the PMOS transistor P7 and the NMOS transistor N11 as in FIG. 8, but the gates of the PMOS transistor P6 and the PMOS transistor P7. Are connected in common to the gate of the PMOS transistor P8 whose gate and drain are short-circuited, and the PMOS transistor P8 and the PMOS transistors P6 and P7 form a current mirror circuit. The drain of the PMOS transistor P8 is connected to the drain of the NMOS transistor N12 whose gate is connected to the reference voltage source Vref and the source is connected to GND, and to the gate of the PMOS transistor P8, the PMOS transistor whose gate is connected to the control terminal C1. The drain of P9 is connected. Here, the PMOS transistor P9 is turned on when the control terminal C1 is at the low level to bias the gates of the PMOS transistors P6, P7, and P8 to the power supply VCC voltage, and to stop the operation of the inverting amplifier 1 and the oscillation detection gate 21. It is provided. At this time, for example, if the reference voltage source Vref is also controlled to a low (GND) level, a through current between the PMOS transistor P9 and the NMOS transistor N12 can be prevented, but detailed description is omitted because it does not constitute the feature of this embodiment. did.
[0087]
In FIG. 9, the NMOS transistor N12 serves as a reference current source, and the mirror ratio times of the current flowing between the NMOS transistor N12 and the PMOS transistor P8 is the bias current of the inverting amplifier 1 and the oscillation detection gate 21. That is, the load current of the NMOS transistors N10 and N11 constituting the inverting amplifier 1 and the oscillation detection gate 21 is defined by the NMOS transistor N12.
[0088]
On the other hand, in the embodiment shown in FIG. 8, the load currents of the NMOS transistors N10 and N11 are defined by the PMOS transistors P6 and P7, respectively. In this case, the gain as the inverting amplifier due to the device characteristic variation between the PMOS transistor and the NMOS transistor. May cause significant fluctuations.
[0089]
In this embodiment of FIG. 9, the load current is defined by the active device on the signal receiving side as described above, that is, the same type of device as the NMOS transistors N10 and N11 in FIG. 9, ie, the NMOS transistor N12. , The influence of variations in device characteristics between NMOS transistors can be suppressed, and gain can be stabilized. That is, even if the device characteristics of the PMOS transistors P6, P7, and P8 forming the current mirror in FIG. 9 vary, the mirror ratio does not vary unless the relative variation among the PMOS transistors occurs, and thus the load Since there is no current fluctuation, there is no gain fluctuation.
[0090]
Keeping the gain of the inverting amplifier 1 stable is important for the formation of a positive feedback loop with the oscillator 5 at the time of oscillation start-up and the subsequent enlargement of the oscillation amplitude, which leads to stabilization of the oscillation rise characteristic.
[0091]
According to the present embodiment, since the gain of the inverting amplifier can be stabilized with respect to device characteristic variations, in addition to the effects of the seventh embodiment, an oscillation circuit having oscillation start-up characteristics that are stable with respect to device variations. Can be obtained.
[0092]
A ninth embodiment of the present invention is shown in FIG.
[0093]
In the other embodiments described so far, the input / output terminal potential of the inverting amplifier 1 is biased to the logical threshold voltage VLT1 by the short-circuit means 7 at the time of oscillation start-up, whereby the inverting amplifier 1 and the oscillator 5 are The positive feedback loop is formed early to accelerate the oscillation. However, when the power supply VCC is in a low voltage range, there is a problem of an increase in impedance of the short-circuit means 7 as described in the seventh embodiment, and the boosting means 30 and the like are required to prevent this. In order to generate a boosted output voltage from the booster 30, a clock pulse source for operating the booster 30 is usually required. In a semiconductor integrated circuit such as a microprocessor incorporating the oscillation circuit, a boosted output voltage is required when the oscillation circuit serving as a system clock source is activated. For example, a self-running oscillation circuit such as a ring oscillator, Alternatively, a separate pulse source for operating the booster 30 in advance, such as an external clock, must be provided.
[0094]
This embodiment relates to an oscillation circuit that can avoid the increase in circuit elements as described above. This embodiment will be described below.
[0095]
In FIG. 10, the oscillator 5 and the feedback resistor 4 are connected in parallel between the terminal T1 and the terminal T2, and the capacitors 61 and 62 are connected between the terminal T1, the terminal T2, and the GND. ing. The inverting amplifier 1 is composed of a load MOS type inverter composed of a PMOS transistor P6 and an NMOS transistor N10, as in the seventh embodiment of FIG. 8. The gate on the NMOS transistor N10 side is controlled by the terminal T1, and the gate of the PMOS transistor P6 is controlled. The output, that is, the drains of the PMOS transistor P6 and the NMOS transistor N10 are connected to the terminal C1 via the resistor 3 to the terminal T2. Similarly to the seventh embodiment of FIG. 8, the oscillation detection gate 21 is constituted by a load MOS type inverter comprising a PMOS transistor P7 and an NMOS transistor N11, and the gate of the NMOS transistor N11 is connected to the inverting amplifier 1 via the coupling capacitor 8. At the output, the gate of the PMOS transistor P7 is connected to the control terminal C1. The outputs, that is, the drains of the PMOS transistor P7 and the NMOS transistor N11 are connected to the oscillation output terminal OUT via the output circuit 20, and the feedback resistor 9 is connected between the input, that is, the gate and the output of the NMOS transistor N11. ing. The configuration of the output circuit 20 is as described in the description of the seventh embodiment. Further, a switching element 19 comprising a PMOS transistor P10 having a drain connected to the input of the inverting amplifier 1, that is, the gate of the NMOS transistor N10, and a detection circuit 32 for detecting the inverting amplifier 1 output potential and controlling the switching element 19; And an exciting current supply means 18 comprising a PMOS transistor P1 having a gate connected to the control terminal C3, an NMOS transistor N13 having a gate connected to the control terminal C5, a drain connected to the output of the inverting amplifier 1, and a source connected to GND. It has been. The detection circuit 32 has an output connected to the gate of the PMOS transistor P10 in the switching element 19, a NAND gate G10 having one input connected to the control terminal C6, and an output connected to the other input of the NAND gate G10. A NAND gate G8 having one input connected to the control terminal C6, an output connected to the other input of the NAND gate G8, one input to the output of the NAND gate G8, and the other input to an inverting amplifier. 1 and a NAND gate G9 connected to each output.
[0096]
Hereinafter, the operation of this embodiment will be described.
[0097]
First, when the oscillation circuit is stopped, the control terminals C1, C3, and C5 are biased to a high level and C6 is biased to a low level. At this time, since the PMOS transistors P6 and P7 are in the OFF state, the inverting amplifier 1 and the oscillation detection gate 21 do not function. Since the PMOS transistor P1 is OFF and the NMOS transistor N13 is ON, the potential on the terminal T2 side is at the GND level. Further, since the output of the NAND gate G10 becomes High, the PMOS transistor P10 is in the OFF state, so that the potential on the terminal T1 side is also at the GND level by the feedback resistor 4.
[0098]
Next, when starting the oscillation circuit, the control terminal C5 is set to Low to turn off the NMOS transistor N13, and a low-level one-shot pulse is applied to the control terminal C3 to turn on the PMOS transistor P1 only for a predetermined period. 5 is supplied with exciting current. As a result, the potential on the terminal T2 side rises steeply toward the power supply VCC potential, but the potential on the terminal T1 side starts to rise gently because the feedback resistor 4 is high resistance. Thereafter, the control terminal C1 is set to Low to activate the inverting amplifier 1 and the oscillation detection gate 21. At this time, the terminal T1 side potential is in the vicinity of the GND level, and the inverting amplifier 1 cannot function yet.
[0099]
At this time, that is, when the control terminal C6 is set to High immediately after the inverting amplifier 1 is activated, the output of the NAND gate G10 becomes Low and the PMOS transistor P10 is turned ON to accelerate the potential rise on the terminal T1 side. Here, the NAND gate G10 output is inverted to Low just before the control terminal C6 is set to High, the NAND gate G8 output is High, the terminal T2 potential is High, and therefore the NAND gate G9 output is Low. When the control terminal C6 is set to High in this state, the NAND gate G8 output is maintained High by the Low output of the NAND gate G9, so that both the two inputs of the NAND gate G10 become High and the NAND gate G10 output is inverted to Low. It is. If the bias of the control terminal C6 is maintained at the High level as it is, this state is maintained unless the potential of the terminal T2 is inverted to Low.
[0100]
When the PMOS transistor P10, that is, the switching element 19 is turned ON, the potential on the terminal T1 side rises and reaches the logical threshold voltage VLT1 of the inverting amplifier 1, and the output of the inverting amplifier 1, that is, the terminal T2 side potential is changed from the High level to the Low Start flipping to level. The NAND gate G9 output becomes High in response to the low inversion of the potential on the terminal T2 side, whereby both inputs of the NAND gate G8 become High, the NAND gate G8 output becomes Low, and therefore the NAND gate G10 output returns to High. As a result, the PMOS transistor P10 is turned OFF. At this time, the potential increase on the terminal T1 side stops, and as a result, the potential on the terminal T1 side is biased near the logic threshold voltage VLT1 of the inverting amplifier 1. On the terminal T2 side, the potential can once fluctuate to the GND level or the vicinity thereof. However, since the input potential of the terminal T1, that is, the inverting amplifier 1 is in the vicinity of VLT1, the output of the inverting amplifier 1, that is, the potential on the terminal T2 side eventually Stabilized in the vicinity of VLT1. Since the input potential of the inverting amplifier 1 is in the vicinity of VLT1 from the time when the switching element 19 is turned off, the gain of the inverting amplifier 1 is ensured and oscillation can be started regardless of the potential fluctuation on the terminal T2 side. When the output of the inverting amplifier 1 is received through the coupling capacitor 8 as shown in FIG. 10, the minute oscillation vibration component of the inverting amplifier 1 is taken out regardless of the potential fluctuation of the output, and this is detected as the oscillation detection gate 21 and the output. The signal can be amplified and shaped by the circuit 20 and transmitted to the output terminal OUT.
[0101]
Even if the terminal T2 side potential once inverted to the low level by turning on the switching element 19 becomes the high level again due to the increase of the oscillation amplitude, the control terminal C6 is set to the high level during the operation period of the oscillation circuit. Thus, since the NAND gate G8 maintains the low output, the outputs of the NAND gates G9 and G10 are fixed to the high level and the OFF state of the switching element 19 is maintained.
[0102]
Further, the detection circuit 32 only needs to be able to detect the output inversion of the inverting amplifier 1, so that it can sufficiently cope with a low voltage operation even with a normal CMOS gate configuration.
[0103]
In FIG. 10, the inverting amplifier 1 and the oscillation detection gate 21 are configured as load MOS type inverter gates as in the seventh embodiment in consideration of the low voltage operation. However, the present invention is not limited to this. A similar operation can be obtained with a gate having a CMOS structure as shown in the third embodiment of FIG. However, the operation lower limit value differs with respect to the power supply VCC voltage. The excitation current supply means 18 and the NMOS transistor N13 have a gate configuration that has sufficient excitation current supply capability when the inverting amplifier 1 is activated and can fix the potentials of the terminals T1 and T2 in the stopped state. You may omit. The configuration methods of the oscillation detection gate 21 and the output circuit 20 may be appropriately designed as described in the seventh embodiment.
[0104]
In FIG. 10, since the inverting amplifier 1 and the oscillation detection gate 21 are PMOS load type and the terminals T1 and T2 are both fixed at the GND level when oscillation is stopped, the potential of the terminal T1 is pulled up to the switching element 19 at the start of oscillation. However, the present invention is not limited to this. For example, the inverting amplifier 1 and the oscillation detection gate 21 are NMOS load type (in this case, the terminal T1 is connected to the gate on the PMOS transistor side) to stop oscillation. When the terminals T1 and T2 are sometimes fixed to the power supply VCC potential side, the exciting current supply means 18 is also provided between the terminals T2 and GND and the terminal T2 side is biased to the GND level to excite the oscillator 5. In this case, since the potential of the terminal T1 changes from the high level side, the switching element 19 has the terminal T1. A function for pulling down the potential is provided. Specifically, the switching element 19 having a pull-down function can be easily configured by providing an NMOS transistor between the terminal T2 and GND in place of the PMOS transistor P10 in FIG. Further, in this case, since the output inversion to the high level side of the inverting amplifier 1 is detected and the switching element 19 is controlled to be turned off, the detection circuit 32 also needs to have a configuration corresponding thereto. As an example, the NAND gates G8, G9, and G10 are all replaced with NOR gates, and the control terminal C6 is set to low, as opposed to FIG.
[0105]
According to this embodiment, the input potential of the inverting amplifier 1 can be biased in the vicinity of the logical threshold voltage VLT1 at the time of oscillation start-up without using the input / output short-circuit means 7 of the inverting amplifier 1. Similarly, an oscillation circuit with a shortened oscillation rise time can be obtained, and low voltage operation can be handled without adding circuit elements such as boosting means 30 as in the seventh and eighth embodiments. An oscillation circuit advantageous for integration can be obtained with a small circuit scale.
[0106]
【The invention's effect】
According to the present invention, a positive feedback loop between the inverting amplifier 1 and the oscillator 5 is formed early to accelerate the oscillation start, and a minute oscillation output from the inverting amplifier 1 is amplified and shaped to be used from the start of oscillation. An oscillation circuit in which the oscillation rise time until the obtained oscillation output is obtained can be greatly shortened.
[0107]
Further, according to the present invention, it is possible to obtain an oscillation circuit in which the consumption current of the output buffer circuit portion for amplifying and shaping the minute oscillation output from the inverting amplifier 1 is reduced.
[0108]
Further, according to the present invention, by using a current mirror circuit for amplification of oscillation amplitude, it is possible to obtain an oscillation circuit capable of shortening the oscillation rise time and maintaining good oscillation output characteristics even under a low voltage.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration of a second embodiment of the present invention.
FIG. 3 is a circuit diagram showing a configuration of a third embodiment of the present invention.
FIG. 4 is a circuit diagram showing a configuration of a fourth embodiment of the present invention.
FIG. 5 is a circuit diagram showing a configuration of a fourth embodiment of the present invention.
FIG. 6 is a circuit diagram showing a configuration of a fifth embodiment of the present invention.
FIG. 7 is a circuit diagram showing a configuration of a sixth embodiment of the present invention.
FIG. 8 is a circuit diagram showing a configuration of a seventh embodiment of the present invention.
FIG. 9 is a circuit diagram showing a configuration of an eighth embodiment of the present invention.
FIG. 10 is a circuit diagram showing a configuration of a ninth embodiment of the present invention.
FIG. 11 is a circuit diagram showing a conventional configuration.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Inverting amplifier, 2 ... Output buffer circuit, 3 ... Resistor, 4,9 ... Feedback resistance, 5 ... Oscillator, 7, 10 ... Short-circuit means, 8, 11, 15 ... Coupling capacity, 12, 13 ... Bias means , 14, 16, 17 ... current source, 18 ... exciting current supply means, 19 ... switching element, 20 ... output circuit, 21 ... oscillation detection gate, 22 ... buffer circuit, 30 ... boosting means, 31 ... level shifter, 32 ... detection Circuit, 61, 62 ... Capacitance, C1, C2, C3, C4, C5, C6 ... Control terminal, P1, P2, P3, P4, P5, P6, P7, P8, P9, P10 ... PMOS transistor, N1, N2, N3, N4, N5, N6, N7, N8, N9, N10, N11, N12, N13 ... NMOS transistor, OUT ... oscillation output terminal, VCC ... power supply.

Claims

In an oscillation circuit that performs an oscillation operation by forming a positive feedback loop of an inverting amplifier and an oscillator connected in parallel between the input and output terminals of the inverting amplifier,
Voltage biasing means connected to the input terminal of the inverting amplifier;
Binding capacity,
An oscillation detection gate having an input terminal connected to the output terminal of the inverting amplifier via the coupling capacitor, and a feedback resistor connected in parallel between the input and output terminals; and
After exciting the oscillator by generating a potential difference between the input and output terminals of the inverting amplifier, the voltage biasing unit is operated to apply a predetermined potential to the input terminal of the inverting amplifier to start oscillation and the oscillation output to the oscillation detection gate up and out through the,
The voltage biasing means is connected to an input terminal of an inverting amplifier, a switching element for making the input terminal potential immediately after excitation of the oscillator transition in a predetermined potential direction, and an output potential fluctuation of the inverting amplifier due to the operation of the switching element. And a detection circuit that controls the switching element to be turned off.

The inverting amplifier is
A first conductivity type first MOS transistor;
A second MOS transistor of the second conductivity type and a drain connected to the drain of said first MOS transistor,
Gate, short-circuiting the drain and a third MOS transistor of the second conductivity type constituting the second MOS transistor and a current mirror connected to the gate of said second MOS transistor and its gate,
The gate to a reference voltage source, the drain of said third MOS transistor drain, and a fourth MOS transistor of the first conductivity type which is connected,
Constructed from the input terminal to the gate of said first MOS transistor, an oscillation circuit according to claim 1, characterized in that the drain and the output terminal.

ON by a first control terminal, a second control terminal, a third control terminal, an inverting amplifier activated by an input signal to the first control terminal, and an input signal to the second control terminal 1st short-circuit means which is connected in parallel between the input / output terminals of the inverting amplifier, the first feedback resistor and the oscillator connected in parallel between the input / output terminals of the inverting amplifier, both ends of the oscillator and the reference A first and a second capacitor connected to the potential; an oscillation detection gate connected to the output terminal of the inverting amplifier via a coupling capacitor; and a second feedback connected in parallel between the input and output terminals of the oscillation detection gate A resistor, and second short-circuit means that is on / off controlled by an input signal to the third control terminal and connected between the input and output terminals of the oscillation detection gate,
Wherein with respect to the signal input of the first control terminal for inputting a one-shot pulse signal to said second control terminal with a predetermined delay, the off timing of the second off-timing of the first short-circuit means shorting means It performs oscillation startup by entering the one-shot pulse signal having at least the second one-shot pulse width or the pulse width of the control terminal to later become the as third control terminal, the oscillation detection gate the oscillator output An oscillation circuit characterized by being taken out via

Wherein the first short circuit means second shorting means, the oscillation circuit according to claim 3, characterized in that it is ON-driven by at least said inverting power supply voltage higher than the boost voltage of the amplifier by using the boosting means.