JP4146654B2

JP4146654B2 - 画像処理回路、複合画像処理回路、および、画像形成装置

Info

Publication number: JP4146654B2
Application number: JP2002053734A
Authority: JP
Inventors: 慎一山浦
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-02-28
Filing date: 2002-02-28
Publication date: 2008-09-10
Anticipated expiration: 2022-02-28
Also published as: US7659908B2; US7170522B2; US20070080969A1; US20030222860A1; JP2003256826A

Description

【０００１】
【発明の属する技術分野】
本発明は、ラインバッファを利用して画像処理を行う画像処理装置に関する。
【０００２】
【従来の技術】
フィルタ処理、階調処理等の画像処理においては、処理対象となる１画素だけでなく、その周辺に位置する複数の周辺画素を利用する場合がある。図９は、３ｘ３のマトリクス処理における処理対象となる画素と、その周辺画素とを示す図である。３ｘ３マトリクス処理では、処理対象の画素Ｄ１１の処理に際し、その前後の画素Ｄ１０、Ｄ１２、１ライン上の画素Ｄ０１およびその前後の画素Ｄ００、Ｄ０２、１ライン下の画素Ｄ２１およびその前後の画素Ｄ２０、Ｄ２２の画素データが参照され、利用される。
【０００３】
画素（Ｄ０ｎ、Ｄ１ｎ（ｎ：０，１，２））を含む、前ラインの画素の画素データは、ラインバッファと呼ばれるメモリ回路において保持（遅延）され、後の画像処理で使用される。ラインバッファは、目的とする画像処理の内容に応じてその記憶容量が決定される。例えば１インチに６００画素が含まれる６００ＤＰＩの精度で、Ａ３判の短尺方向の画素を処理するには、約８ＫＢのメモリが必要となる（約７５００画素／ライン）。また同様に、Ａ３判に対して、１２００ＤＰＩの精度で画像処理を行う場合は、Ａ３判の約２倍、１６ＫＢのラインバッファが必要である。
【０００４】
画像処理の種類が増えると、必要なラインバッファの数も増加する。例えば、５種類の処理（例えば、ゲイン調整、５ｘ５マトリックスのフィルタ処理、３ｘ３マトリックスのノイズ除去、変倍処理、３ｘ３マトリックスの誤差拡散処理）を行う場合は、全部で１０本の８ＫＢラインバッファが必要になる。よって、これらの処理を１チップの大規模集積回路（ＬＳＩ）で実現するには、１０本の８ＫＢラインバッファをＬＳＩに搭載しなければならない。Ａ０判に対して、上述した５種類の画像処理を６００ＤＰＩの精度で行う場合には、Ａ０判の短尺方向をラインとして扱うため、データ量は、Ａ３判の約３倍になる。よって、２４ＫＢのラインバッファが全部で１０本必要となる。
【０００５】
【発明が解決しようとする課題】
上述のように、１チップで種々の画像処理に対応できるＬＳＩを開発する場合には、各処理のうち、必要となる最大容量のラインバッファを搭載しなければならない。これでは、より精度の低い画像処理では、大容量のラインバッファを使い切ることがないため、ラインバッファの搭載によって製造コストのみが増加し、非効率的である。例えば、Ａ３判の６００ＤＰＩ処理では、Ａ３判の１２００ＤＰＩ処理で必要となるラインバッファ容量を使い切ることはない。
【０００６】
上述した問題に対しては、画像処理内容によって、ＬＳＩに搭載するラインバッファの容量または数を変更して、製造コストを最適化することも考えられる。例えば、高精度の処理を実現するグレードの高い機種に対しては、大容量かつ多数のラインバッファを搭載したＬＳＩを開発し、一方、高精度の処理を行わない低グレードの機種に対しては、より小さい容量かつ少数のラインバッファを搭載したＬＳＩを開発することもできる。しかし、機種ごとに最適なＬＳＩを開発すると、今度は開発コストが増大する。
【０００７】
なお、特開平６−１４９９９４号公報等は、１つのメモリを複数のラインバッファとして共有し、ラインバッファの数を低減する方法を開示している。しかし、複数の画像処理を同時に行う場合に対応できない。また、特開平７−４４６９６号公報は、ラインバッファの削減手法を開示するが、画素数が増加してラインバッファの容量を越えた場合には対応できない。そして、特開平１０−３４０３４０公報は、ラインバッファの割り当てをビット方向に変更し、それにより画像処理毎の有効ビット数、すなわち画像処理の精度を変更する技術を開示するが、この場合にも同様に画素数の増加には対応できない。
【０００８】
本発明の目的は、画素数の増減、および、画像処理の種類の増減に対応し、かつ、製造コストおよび開発コストを含む全体コストの増加を最小限に抑えることである。
【０００９】
【課題を解決するための手段】
本発明の画像処理回路は、入力された、画像を構成する複数の画素の画素データに、所定の画像処理を行って出力端から出力する画像処理回路において、
前記画素データを、画素のライン単位で、ラインデータとして保持する１つ以上のラインバッファからそれぞれなる第１及び第２の各ラインバッファ部と、
該各ラインバッファ部の少なくとも１つに保持されたラインデータを用いて、入力された前記画素データに、所定の第１画像処理を行って出力する第１の画像処理部と、
前記各ラインバッファ部の少なくとも１つに保持されたラインデータを用いて、該第１の画像処理部の出力データに対して、所定の第２画像処理を行って出力する第２の画像処理部と、
前記第１及び第２の各画像処理部と、前記第１及び第２の各ラインバッファ部との接続制御を行うバッファ選択器と、
前記第１及び第２の各画像処理部の各出力データのいずれか一方を排他的に選択して前記出力端から出力する第１の出力選択器と、
を備え、
前記バッファ選択器は、前記第１の出力選択器が前記第２の画像処理部の出力データを前記出力端から出力する場合、前記第１のラインバッファ部を前記第１の画像処理部に接続すると共に前記第２のラインバッファ部を前記第２の画像処理部に接続し、前記第１の出力選択器が前記第１の画像処理部の出力データを前記出力端から出力する場合、前記第１及び第２の各ラインバッファ部をそれぞれ前記第１の画像処理部に接続するものである。
【００１０】
また、入力された前記画素データ、及び前記第１の画像処理部の出力データのいずれか一方を排他的に選択して前記第２の画像処理部に出力する第２の出力選択器を備え、前記バッファ選択器は、該第２の出力選択器が前記入力された画素データを選択して出力する場合、前記第１及び第２の各ラインバッファ部をそれぞれ前記第２の画像処理部に接続し、前記第２の出力選択器が前記第１の画像処理部の出力データを選択して出力する場合、前記第１の出力選択器の選択動作に応じて、前記第１及び第２の各画像処理部と、前記第１及び第２の各ラインバッファ部との前記接続動作を行うようにしてもよい。
【００１１】
また、前記第１及び第２の各画像処理部、前記第１及び第２の各出力選択器、並びに前記第１及び第２の各ラインバッファ部で構成された複数の回路ブロックを備え、該各回路ブロックにおける、第１の画像処理部、第１の出力選択器、第２の画像処理部及び第２の出力選択器の直列回路が直列に接続され、前記バッファ選択器は、各第１の画像処理部及び各第２の画像処理部と、各第１のラインバッファ部及び各第２のラインバッファ部との接続制御を行うようにしてもよい。
【００１２】
本発明の複合画像処理回路は、請求項２の画像処理回路の構成をなす第１及び第２の各画像処理回路を備え、該第１の画像処理回路は、画像を構成する複数の画素の画素データが外部から入力され、前記第２の画像処理回路は、該第１の画像処理回路の出力データが入力されるものである。
【００１４】
本発明の画像形成装置は、画像を走査して、前記画像を構成する複数の画素の画素データを取得するスキャン部と、
スキャン部が取得した前記画素データに画像処理を行い、処理画像データを出力する請求項４に記載の複合画像処理回路と、
該複合画像処理回路が出力した前記処理画像データに基づいて、前記画像に対応したレーザ駆動信号を生成するデータ生成部と、
レーザ及び感光体ドラムを有し、前記画像をプリントするプリント部であって、データ生成部が生成した前記レーザ駆動信号に基づいてレーザを駆動し、帯電した感光体ドラムを露光して、トナーを用いて前記画像に対応した静電潜像を形成し、前記画像をプリントするプリント部と、
を備えるものである。
【００１５】
本発明の別の画像形成装置は、画像を走査して、前記画像を構成する複数の画素の画素データを取得するスキャン部と、
スキャン部が取得した前記画素データに画像処理を行い、処理画像データを出力する請求項４に記載の複合画像処理回路と、
複合画像処理回路が出力した前記処理画像データに圧縮符号化処理を行い、送信データを生成するデータ生成部と、
データ生成部が生成した前記送信データを、信号回線に送信する送信部と、
を備えるものである。
【００１６】
【発明の実施の形態】
以下、添付の図面を参照して、本発明の実施の形態１〜４を説明する。実施の形態１では、本発明の基本的な原理を説明する。実施の形態２および３は、実施の形態１の変形例、実施の形態４は、本発明の応用例である。添付の図面では、同じ機能を有する構成要素には、同じ参照符号を付している。
【００１７】
（実施の形態１）
図１は、実施の形態１による、画像処理回路１０の構成を示すブロック図である。画像処理回路１０は、１つの大規模半導体集積回路（ＬＳＩ）、または、ＩＣチップ上に形成されており、処理の対象となる原画像データを受け取って所定の画像処理を行い、処理画像データとして出力する。原画像データは、例えば、スキャナ（図示せず）で読み取った画像を構成する複数の画素の画素データであり、または、コンピュータ（図示せず）から送信された複数の画素の画素データである。処理画像データは、後述する画像処理部により画像処理された画素の画素データである。
【００１８】
画像処理回路１０は、２つの画像処理部２−１、２−２と、ラインバッファ４−１、４−２と、選択器６、８とを備えている。画像処理部２−１、２−２は、同一または異なる内容の画像処理を同時に処理し、処理画像データを出力する。例えば、画像処理部２−１は、ゲイン調整処理を行う回路、画像処理部２−２は、誤差拡散処理を行う回路である。ラインバッファ４−１、４−２は、８ＫＢの記憶容量を備えており、それぞれ、例えば、１インチに６００画素が含まれる６００ＤＰＩの精度で、Ａ３判の短尺方向の１ラインの画素（約７５００画素）の画素データを記憶できる。すなわち、ラインバッファ４−１、４−２は、ライン単位で画像データを保持する。ライン単位の画像データは、ラインデータとも称される。選択器６は、画像処理部とラインバッファ４との間に設けられており、それぞれ複数存在する画像処理部とラインバッファとを選択的に接続する。選択器８は、画像処理部２−１および画像処理部２−２の出力に接続されており、いずれかの処理結果を処理画像データとして選択的に出力する。
【００１９】
以下、選択器６および８の選択動作を説明する。選択器６および選択器８は、画像処理回路１０の外部に設けられた中央演算処理装置（ＣＰＵ）等の制御部（図示せず）からの選択信号、レジスタ（図示せず）の値、または、画像処理回路１０の外部に設けられた選択スイッチに基づいて、選択動作する。
【００２０】
まず、選択器６は、２種類の選択動作を行う。すなわち、画像処理部２−１にラインバッファ４−１を接続し、画像処理部２−２にラインバッファ４−２を接続する、１対１の選択動作、および、ラインバッファ４−１、４−２を、１６ＫＢの容量を有する１つのラインバッファとして、１つの画像処理部（例えば、画像処理部画像処理部２−１）へ接続する、２対１の選択動作である。
【００２１】
一方、選択器８も、２種類の選択動作を行う。すなわち、画像処理部２−１のみの処理結果を出力するバイパス選択動作、および、画像処理部２−２の処理結果を出力する直列処理選択動作である。選択器８がバイパス選択動作を行う場合には、画像処理部２−１の処理結果は、画像処理部２−２において処理されることなくバイパスされて、処理画像データとして出力される。上述の例でいえば、原画像データのゲイン調整処理のみが行われて出力される。選択器８が直列処理選択動作を行う場合には、画像処理部２−１の処理結果を、画像処理部２−２においてさらに処理した結果を出力する。上述の例でいえば、原画像データのゲイン調整処理、および、誤差拡散処理を行った後、処理画像データを出力することになる。
【００２２】
選択器６および８を設けた理由は、画像処理回路１０を、機能的に差異を設けられた複数種類の製品に利用できるようにするためである。例えば、バイパス選択動作のみ行うように選択器８を設定した場合と、直列処理選択動作を行うように選択器８を設定した場合とを比較すると、後者は、前者より複雑な画像処理を行うことができる。一方、１対１の選択動作のみを行うように選択器６を設定した場合と、２対１の選択動作を行うように選択器６を設定した場合とを比較すると、後者は、１つの画像処理部に利用可能なバッファ容量が前者の２倍あるので、２倍の画素数の画像処理を行うことができる。よって、いずれの場合も、前者の設定は、低機能機種に適し、後者の設定は、高機能機種に適しているといえる。なお、バイパス選択動作のみ行うように選択器８を設定した場合には、画像処理部２−２は利用されないため、その部品コスト（製造コスト）は無駄になる。しかし、１種類の画像処理回路１０を製造すれば、機能的に差異を設けられた複数種類の製品に利用できるので、機能毎に画像処理回路を設計する必要がなくなり、開発コストを低減できる。よって、製造コストおよび開発コストを含む全体コストの増加を最小限に抑えられる。
【００２３】
図２は、１対１の選択動作を行う選択器６と、直列処理選択動作を行う選択器８とを含む、画像処理回路１０の構成を示すブロック図である。画像処理部２−１は、選択器６を介して、ラインバッファ４−１に記憶されたラインデータを読み出す。一方、画像処理部２−２は、選択器６を介して、ラインバッファ４−２に記憶されたラインデータを読み出す。画像処理部２−１が、ラインバッファ４−２にアクセスすることはない。画像処理部２−１および２−２は、それぞれ８ＫＢのラインバッファにアクセスできるので、上述のように、例えば、６００ＤＰＩの精度で、Ａ３判の短尺方向の１ラインを保持できる。画像処理回路１０は、画像処理部２−１および２−２で処理されたデータを、選択器８を介して処理画像データとして出力する。
【００２４】
一方、図３は、２対１の選択動作を行う選択器６と、バイパス選択動作を行う選択器８とを含む、画像処理回路１０の構成を示すブロック図である。２対１の選択動作により、画像処理部２−１は、１６ＫＢの容量を有する１つのラインバッファとして、ラインバッファ４−１および４−２を使用できる。８ＫＢのバッファを使用する１対１の選択動作時と比較すると、画像処理部２−１は、２倍のデータ量が必要な画像処理が可能になる。例えば、１２００ＤＰＩの精度による画像処理を行うことができる。画像処理部２−１が画像処理を行った後は、画像処理部２−２の処理はバイパスされ、処理画像データとして出力される。
【００２５】
なお、ラインバッファはＦＩＦＯ形式のメモリで構成されることが多いが、ＦＩＦＯを実現する回路の構成、メモリの種類は特に限定しない。例えば、ランダムアクセスメモリ（ＲＡＭ）を利用してもよいし、レジスタを利用してもよい。さらに、ラインバッファのビット幅、ワードサイズも特に限定しない。
【００２６】
（実施の形態２）
次に、画像処理回路１０の変形例を説明する。図４は、実施の形態２による、画像処理回路４０の構成を示すブロック図である。画像処理回路４０の基本的な機能は実施の形態１の画像処理回路１０（図１）と同じである。
【００２７】
画像処理回路４０が、画像処理回路１０（図１）と異なるのは、選択器８−１を設けたことである。画像処理回路４０では、選択器８−２が、図1に示す選択器８と同様の機能を有している。
【００２８】
選択器８−１は、外部からの信号経路、および、画像処理部２−１の出力に接続されており、２種類の選択動作を行う。すなわち、入力された原画像データを画像処理部２−１で処理することなく次段へ送るバイパス選択動作、または、画像処理部２−１の処理結果を処理画像データとして出力する直列処理選択動作である。選択器８−１を設けたことにより、画像処理部２−２が原画像データを直接処理できるようになるので、選択器６は、画像処理部２−２からもラインバッファ４−１および４−２にアクセスできるように、１対１の選択動作、または、２対１の選択動作をさらに実行できる。実施の形態１の例を用いると、原画像データは、画像処理部２−１でゲイン調整処理されず、画像処理部２−２において誤差拡散処理を施される。
【００２９】
例えば、図５は、２対１の選択動作を行う選択器６と、バイパス選択動作および直列処理選択動作をそれぞれ行う選択器８−１、８−２とを含む、画像処理回路４０の構成を示すブロック図である。図から理解されるように、選択器８−１のバイパス選択動作により、原画像データを受け取った画像処理部２−２は、２つのラインバッファ４−１および４−２を１６ＫＢの１つのバッファとして利用して、精度の高い画像処理を実現できる。
【００３０】
画像処理回路を複数組み合わせることにより、さらに多様な画像処理を行う画像処理回路を実現できる。図６は、２つの画像処理回路４０−１、４０−２を直列に接続した複合画像処理回路６０の構成を示すブロック図である。画像処理回路４０−１、４０−２は、それぞれ、画像処理回路４０（図４）で構成されているとする。画像処理回路４０−１から出力され、画像処理回路４０−２に入力されるデータは、図では中間データとして示している。
【００３１】
画像処理部４０−１の画像処理部２−１は、２つのラインバッファ４−１、４−２にアクセスできるので、１ラインのデータが１６ＫＢまでの画像処理が可能である。一方、画像処理部２−２の処理はバイパスされる。画像処理回路４０−２については、図５に示す画像処理回路４０であるから、その説明は省略する。
【００３２】
２つの画像処理回路を接続することにより、画像処理部は、１ラインが２倍のデータ量（１６ＫＢ）までの画像処理に対応できる。ラインバッファの容量を変更した、新たな画像処理回路を設計する必要がないので、設計開発のための費用を要することなく、処理画素数を増加できる。
【００３３】
（実施の形態３）
図７は、実施の形態３による、画像処理回路７０の構成を示すブロック図である。画像処理回路７０は、１つの大規模半導体集積回路（ＬＳＩ）、またはＩＣチップ上に形成されている。
【００３４】
画像処理回路７０は、画像処理部２−１〜２−５と、ラインバッファ４−１〜４−１０と、選択器６と、選択器８−１〜８−５とを備えている。画像処理回路７０は、画像処理回路４０（図４）の画像処理部、ラインバッファ、および、選択器の数を、それぞれ、５個、１０個、および、５個に増加して構成した回路である。
【００３５】
画像処理部２−１〜２−５は、別個の５種類の画像処理、具体的には、それぞれ、ゲイン調整処理、３ｘ３のマトリックスフィルタ処理、変倍処理、４ｘ４マトリックスのノイズ除去処理、３ｘ３マトリックスの誤差拡散処理を行う。各画像処理部は、別個に、任意の数のラインバッファにアクセスして、画像処理に必要なライン数の画像データを取得できる。処理内容に応じて必要とされるラインバッファのライン数が決まっているので、例えば、画像処理部２−４で３ライン分のデータが必要な場合には、各々が１ラインのデータを格納する３つのラインバッファを割り当てて、通常の大きさ（例えば１ラインが８ＫＢのデータ）の画像を処理できる。なお、１ライン分のデータが２つのラインバッファに格納されている場合には、各ラインにつき２つのラインバッファを割り当てればよい。これにより、通常の２倍の品質または大きさ（例えば１ラインが１６ＫＢのデータ）の画像を処理できる。
【００３６】
例えば、１ラインが８ＫＢのデータ、すなわち、１ラインがラインバッファ１つの容量と同じ場合の通常画像の場合、画像処理部２−１〜２−５が画像処理をするのに必要なライン数と、割り当てるラインバッファの数の関係は、以下の表１に示すとおりである。
【００３７】
【表１】

【００３８】
表１によれば、各画像処理部の処理が「有効」となっていることから、画像処理回路７０が形成された１つのＬＳＩで、１ラインが８ＫＢまでの画像に対して全ての画像処理が実現できる。なお、選択器８−１〜８−５は、いずれも各画像処理部からの出力結果を受け取る経路を選択する。また選択器６は、表１の「ラインバッファ割り当て数」に示す数のラインバッファを、各画像処理部に接続するよう動作する。
【００３９】
次に、１ラインのデータが１６ＫＢの画像、すなわち、１ラインがラインバッファ２つの容量に等しい場合の通常画像の場合を考える。この場合は、表１の通常画像の２倍の大きさの画像を処理の対象として考える。
【００４０】
【表２】

【００４１】
表２から明らかなように、画像処理部２−１〜２−３に、全てのラインバッファを割り当て、必要ラインに応じたデータを確保できる。よって、１ラインが１６ＫＢまでの画像に対しては、１つのＬＳＩで画像処理部２−１〜２−３までの画像処理（ゲイン調整処理、３ｘ３のマトリックスフィルタ処理、変倍処理）が実現できる。しかしこれは、換言すれば、１つのＬＳＩでは画像処理部２−４および２−５の画像処理（４ｘ４マトリックスのノイズ除去処理、３ｘ３マトリックスの誤差拡散処理）がなされないことを意味する。よって、画像処理部２−４および２−５によりさらに画像処理を行うためには、新たな画像処理回路７０を設けて、表３に示すパターンＢの割り当てを行う必要がある。
【００４２】
【表３】

【００４３】
表３に示すように、すでに処理が終了した画像処理部２−１〜２−３の処理を無効にし、ラインバッファを画像処理部２−４および２−５にのみ割り当てることにより、１つのＬＳＩで１ラインが１６ＫＢまでの画像に対して、画像処理部２−４および２−５の画像処理を行うことができる。以上から、上述した２つのパターンＡおよびＢを組み合わせることにより、全５種類の画像処理を実現できる。
【００４４】
最後に、１ラインのデータが２４ＫＢの画像、すなわち、１ラインがラインバッファ３つの容量に等しい場合の通常画像の処理を考える。これは、表１の通常画像の３倍の大きさを持つ画像の処理である。
【００４５】
【表４】

【００４６】
表４から明らかなように、画像処理部２−１および２−２に、全てのラインバッファを割り当て、必要ラインに応じたデータを確保できる。よって、１ラインが２４ＫＢまでの画像に対しては、１つのＬＳＩで画像処理部２−１および２−２の画像処理（ゲイン調整処理、３ｘ３のマトリックスフィルタ処理）が実現できる。
【００４７】
さらに後続の処理を行うためには、新たな画像処理回路７０を設けて、表５に示すパターンＢの割り当てを行う必要がある。
【００４８】
【表５】

【００４９】
表５に示すように、すでに処理が終了した画像処理部２−１および２−２の処理を無効にし、ラインバッファを画像処理部２−３に割り当てることにより、１つのＬＳＩで１ラインが２４ＫＢまでの画像に対して、画像処理部２−３の画像処理（変倍処理）を行うことができる。なお、画像処理部２−３のみが有効とされ、画像処理部２−４が有効とされていない理由は、画像処理部２−３のライン割り当て後には、後続の画像処理部２−４に必要なライン数が確保できないからである。そこで、画像処理部２−４において画像処理を行うために、新たな画像処理回路７０を設けて、表６に示すパターンＣの割り当てを行う必要がある。
【００５０】
【表６】

【００５１】
第３の画像処理回路７０が設けられた１つのＬＳＩを用いると、１ラインが２４ＫＢまでの画像に対して画像処理部２−４の画像処理（４ｘ４マトリックスのノイズ除去処理）が実現できる。さらに画像処理部２−５による画像処理を行うために、第４の画像処理回路７０を設けて、表７に示すパターンＤの割り当てを行う必要がある。
【００５２】
【表７】

となり、１つのＬＳＩで１ラインが２４ＫＢまでの画像に対して画像処理部２−５の画像処理（３ｘ３マトリックスの誤差拡散処理）が実現できる。
【００５３】
以上から、１ライン当たり２４ＫＢのデータ量の画像に対して画像処理部２−１〜２−５の５種類の画像処理を行うには、画像処理回路７０を４つ設け、上述した４つのパターンＡ〜Ｄを組み合わせればよいことが理解される。
【００５４】
（実施の形態４）
本実施の形態では、本発明の画像処理回路の応用例を説明する。
【００５５】
図８の（ａ）は、画像形成装であるコピー機の構成を示すブロック図である。コピー機は、スキャン部８１と、実施の形態１〜３の画像処理回路が実装された画像処理チップ８０と、プリントデータ生成部８２と、プリント部８３とを備えている。スキャン部８１は、原稿を走査して原画像データを生成する。スキャン部８１は、原稿に光を照射する露光ランプと、原稿からの反射光を集光するレンズアレイ、および集光された光を電気信号に変換するＣＣＤイメージセンサを備えている（いずれも図示せず）。
【００５６】
画像処理チップ８０は、例えば、画像処理回路１０（図１）、画像処理回路４０（図２）、複合画像処理回路６０（図６）、または、画像処理回路７０（図７）を実装した１つのチップである。画像処理チップ８０は、スキャン部８１から原画像データを受け取り、画像処理回路７０により画像処理した後、処理画像データを出力する。画像処理の具体例は、実施の形態１〜３で説明したので、省略する。
【００５７】
プリントデータ生成部８２は、画像処理チップ８０から出力された処理画像データに対し、プリント出力のための処理、例えば、感光体の階調特性に応じた階調補正（γ補正）を行う。さらにプリントデータ生成部８２は、階調補正後の画像データに基づいて、レーザダイオード駆動信号を生成する。このレーザダイオード駆動信号は、プリントデータとして出力される。プリント部８３は、プリントデータ生成部８２からプリントデータを受け取り、受け取ったプリントデータに基づいてプリントを行う。より具体的には、プリント部８３は、プリントデータに基づいて、半導体レーザを発光させる。レーザ光は、帯電されて、かつ、回転駆動されている感光体ドラムを露光する。さらにトナーにより感光体ドラム上に静電潜像が現像された後、転写ドラムに巻きつけられた複写紙に転写される。
【００５８】
図８の（ｂ）は、画像形成装であるファクシミリ装置（ＦＡＸ）の構成を示すブロック図である。ファクシミリ装置は、スキャン部８４と、画像処理チップ８０と、送信データ生成部８５と、送信部８６とを備えている。（ａ）との相違点は、プリントデータ生成部８２およびプリント部８３に代えて、ＦＡＸ送信するための送信データ生成部８５および送信部８６を有することである。相違点のみを説明すると、送信データ生成部８５は、画像処理チップ８０から出力された処理画像データを受け取り、ＦＡＸ送信のための所定の規格に合致したデータ処理、例えば、ＭＨ（Modified Huffman）処理、ＭＲ（Modified READ）処理等の冗長度抑圧符号化処理を行う。送信データ生成部８５は、処理されたデータを送信データとして出力する。送信部８６は、送信データ生成部８５から受け取った送信データを、アナログまたはデジタルの信号回線を介して相手方へ送信する。
【００５９】
【発明の効果】
バッファ選択器として選択器６を設け、第１の画像処理部を２以上のラインバッファにアクセス可能にした。これにより、１つのラインバッファのみを使用する場合と比較して、より多くのラインデータを利用する画像処理が可能になる。第１の画像処理部は、複数のラインバッファの１つに保持されたラインデータを用いても画像処理を行えるので、１つの画像処理回路で、種々の大きさの画像データに対応できる。なお、２以上のラインバッファの数は、第１の画像処理部における画像処理に必要なラインの数である。さらに、第２の画像処理部の画像処理をバイパスして、第１の画像処理部が画像処理した画素データを出力する出力経路を選択する出力選択器を有するので、有効にしたい画像処理を任意に選択できる。
【００６０】
また、第２の画像処理部は、第１の画像処理部がアクセスするラインバッファとは異なるラインバッファに接続してラインデータを用いた画像処理を行うので、必要な全ての画像処理を行うことができる。
【００６１】
２つの画像処理回路を使用して、各画像処理回路において、必要な画像処理を行うので、設計の変更を行うことなく、必要な全ての画像処理を実現できる。
【００６２】
画像処理部を、複数のラインバッファにアクセス可能にしたので、画像データの大きさに依存することのない画像処理を実現できる。通常の画像処理に対しては必要最小限のラインバッファしか搭載していないためコストの増加はない。また、大きな画像データを処理する場合は、同一の回路の一部の機能を選択して組み合わせ、複数の回路で全ての画像処理をおこなうため、新たな専用の回路を設計開発するコストが不要になる。
【００６３】
上述の画像処理回路を用いて画像処理を行うので、画像データが増加した場合でも、画像処理回路の数を追加すれば全ての画像処理を実現できる。そのため、画像をプリントするプリンタ、および、ファクシミリ装置等において利用された場合でも、機種のグレードによって新たな回路を設計開発する必要がなくなり、製造コストおよび開発コストを含む全体コストの増加を最小限に抑えることができる。
【図面の簡単な説明】
【図１】実施の形態１による画像処理回路の構成を示すブロック図である。
【図２】１対１の選択動作を行う選択器と、直列処理選択動作を行う選択器とを含む、画像処理回路の構成を示すブロック図である。
【図３】２対１の選択動作を行う選択器と、バイパス選択動作を行う選択器とを含む、画像処理回路の構成を示すブロック図である。
【図４】実施の形態２による画像処理回路の構成を示すブロック図である。
【図５】２対１の選択動作を行う選択器と、バイパス選択動作および直列処理選択動作をそれぞれ行う２つの選択器とを含む、画像処理回路の構成を示すブロック図である。
【図６】２つの画像処理回路を直列に接続した複合画像処理回路の構成を示すブロック図である。
【図７】実施の形態３による画像処理回路の構成を示すブロック図である。
【図８】（ａ）は、コピー機の構成を示すブロック図である。（ｂ）は、ファクシミリ装置の構成を示すブロック図である。
【図９】３ｘ３のマトリクス処理における処理対象となる画素と、その周辺画素とを示す図である。
【符号の説明】
２、２−ｎ画像処理部
４、４−ｎラインバッファ
６選択器
８、８−ｎ選択器
１０画像処理回路
４０画像処理回路
６０複合画像処理回路

Claims

入力された、画像を構成する複数の画素の画素データに、所定の画像処理を行って出力端から出力する画像処理回路において、
前記画素データを、画素のライン単位で、ラインデータとして保持する１つ以上のラインバッファからそれぞれなる第１及び第２の各ラインバッファ部と、
該各ラインバッファ部の少なくとも１つに保持されたラインデータを用いて、入力された前記画素データに、所定の第１画像処理を行って出力する第１の画像処理部と、
前記各ラインバッファ部の少なくとも１つに保持されたラインデータを用いて、該第１の画像処理部の出力データに対して、所定の第２画像処理を行って出力する第２の画像処理部と、
前記第１及び第２の各画像処理部と、前記第１及び第２の各ラインバッファ部との接続制御を行うバッファ選択器と、
前記第１及び第２の各画像処理部の各出力データのいずれか一方を排他的に選択して前記出力端から出力する第１の出力選択器と、
を備え、
前記バッファ選択器は、前記第１の出力選択器が前記第２の画像処理部の出力データを前記出力端から出力する場合、前記第１のラインバッファ部を前記第１の画像処理部に接続すると共に前記第２のラインバッファ部を前記第２の画像処理部に接続し、前記第１の出力選択器が前記第１の画像処理部の出力データを前記出力端から出力する場合、前記第１及び第２の各ラインバッファ部をそれぞれ前記第１の画像処理部に接続することを特徴とする画像処理回路。
入力された前記画素データ、及び前記第１の画像処理部の出力データのいずれか一方を排他的に選択して前記第２の画像処理部に出力する第２の出力選択器を備え、前記バッファ選択器は、該第２の出力選択器が前記入力された画素データを選択して出力する場合、前記第１及び第２の各ラインバッファ部をそれぞれ前記第２の画像処理部に接続し、前記第２の出力選択器が前記第１の画像処理部の出力データを選択して出力する場合、前記第１の出力選択器の選択動作に応じて、前記第１及び第２の各画像処理部と、前記第１及び第２の各ラインバッファ部との前記接続動作を行うことを特徴とする請求項１記載の画像処理回路。
前記第１及び第２の各画像処理部、前記第１及び第２の各出力選択器、並びに前記第１及び第２の各ラインバッファ部で構成された複数の回路ブロックを備え、該各回路ブロックにおける、第１の画像処理部、第１の出力選択器、第２の画像処理部及び第２の出力選択器の直列回路が直列に接続され、前記バッファ選択器は、各第１の画像処理部及び各第２の画像処理部と、各第１のラインバッファ部及び各第２のラインバッファ部との接続制御を行うことを特徴とする請求項２記載の画像処理回路。
請求項２の画像処理回路の構成をなす第１及び第２の各画像処理回路を備え、該第１の画像処理回路は、画像を構成する複数の画素の画素データが外部から入力され、前記第２の画像処理回路は、該第１の画像処理回路の出力データが入力されることを特徴とする複合画像処理回路。
画像を走査して、前記画像を構成する複数の画素の画素データを取得するスキャン部と、
該スキャン部が取得した前記画素データに画像処理を行い、処理画像データを出力する請求項４に記載の複合画像処理回路と、
該複合画像処理回路が出力した前記処理画像データに基づいて、前記画像に対応したレーザ駆動信号を生成するデータ生成部と、
レーザ及び感光体ドラムを有し、前記画像をプリントするプリント部であって、データ生成部が生成した前記レーザ駆動信号に基づいてレーザを駆動し、帯電した感光体ドラムを露光して、トナーを用いて前記画像に対応した静電潜像を形成し、前記画像をプリントするプリント部と、
を備えることを特徴とする画像形成装置。
画像を走査して、前記画像を構成する複数の画素の画素データを取得するスキャン部と、
スキャン部が取得した前記画素データに画像処理を行い、処理画像データを出力する請求項４に記載の複合画像処理回路と、
複合画像処理回路が出力した前記処理画像データに圧縮符号化処理を行い、送信データを生成するデータ生成部と、
データ生成部が生成した前記送信データを、信号回線に送信する送信部と、
を備えることを特徴とする画像形成装置。