JP4144901B2 - 半導体集積回路装置 - Google Patents

Description

技術分野
本発明は、半導体集積回路装置およびその製造技術に関し、特に、サイリスタ構造の保護回路を有する半導体集積回路装置およびその製造技術に適用して有効な技術に関するものである。
背景技術
半導体製造工程における微細加工技術の進歩により、半導体集積回路装置を構成する素子や配線等の微細化が進められており、これに伴って半導体集積回路装置の性能が益々向上している。
しかし、一方で微細化された素子や配線等は、静電気等のような過電圧に極めて弱く、破壊しやすいという問題があり、半導体集積回路装置の信頼性を確保するためには、静電気等による劣化および破壊現象におけるメカニズムの解明とともに、保護構造の確立が強く要望されている。
ところで、本発明者はサイリスタ構造の保護回路について検討した。この保護回路は、外部端子と内部回路とを結ぶ配線経路に電気的に接続されており、具体的には、例えばｐ⁺，ｎ，ｐ，ｎ⁺のサイリスタを外部端子と接地電位との間に電気的に接続することで構成されている。
この保護回路においては、外部から印加される電圧の極性によって放電経路が異なっており、外部から印加される過電圧が正の時はサイリスタ動作により放電され、負の時はラテラルバイポーラトランジスタ動作により放電される構造となっている。
なお、保護回路としては、例えばアイ・イー・イー・イー １９９１年カスタム インテグレーテッド サーキット コンファレンス 第２７.２.１項（IEEE,1991,CUSTOM INTEGRATED CONFERENCE 27.2.1）に記載があり、この文献には、保護素子として駆動能力の大きな寄生バイポーラトランジスタを用いているため、サージ電流を良好に逃がすことができ、静電放電（Electro Static Discharge：以下、ＥＳＤという）耐圧を向上させることが可能となっている。
また、サイリスタ構造の保護回路構造については、例えば１９８８ＥＯＳ／ＥＳＤ ＳＹＭＰＯＳＩＵＭ ＰＲＯＣＥＥＤＩＮＧＳ）「Ａ ＰＲＯＣＥＳＳ−ＴＯＬＥＲＡＮＴ ＩＮＰＵＴ ＰＲＯＴＥＣＴＩＯＮ ＣＩＲＣＵＩＴ ＦＯＲ ＡＤＶＡＮＣＥＤ ＣＭＯＳ ＰＲＯＣＥＳＳＥＳ」Ｐ２０１〜Ｐ２０５に記載があり、この文献には保護回路を構成するサイリスタの基本的なデバイス構造および動作について説明されている。
また、サイリスタ構造の保護回路について開示する他の文献としては、例えば特開平４−１９６３５２号公報（文献１）または特開平６−６２５２９号公報（文献２）に開示がある。これらの文献１,２には、保護回路用のサイリスタの後段に、保護回路用のダイオード（文献１の公報における図３等の符号３００、文献２の公報における図１等の符号Ｄ１に相当）が設けられている。しかし、これらの文献においては、そのダイオードを、そのサイリスタの後段に故意に付加した保護回路用の抵抗の後段に設け、かつ、半導体基板においてそのサイリスタが設けられているウエルとは異なる領域に設けている。
ところが、前記したサイリスタ構造の保護回路においては、外部から印加される過電圧の極性によってＥＳＤ耐性に差が生じるという問題があることを本発明者は見出した。
すなわち、前記したサイリスタ構造の保護回路においては、サイリスタ放電の場合（正の過電圧が印加された場合）、保持電圧が低く、放電経路で消費されるエネルギー量が小さい状態で分散されるためＥＳＤ耐性が高いが、ラテラルバイポーラトランジスタ放電の場合（負の過電圧が印加された場合）、保持電圧が高く、放電経路で消費されるエネルギー量が大きく、しかも放電電流が逆接合部に集中し易いためＥＳＤ耐性が低いという問題が生じる。
そこで、本発明の目的は、外部端子に印加される過電圧の極性に起因するＥＳＤ耐性の差を無くし、半導体集積回路装置の正負両方の過電圧に対するＥＳＤ耐性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体集積回路装置は、外部端子と接地電位との間に電気的に接続されるサイリスタ構造の保護素子を半導体基板上に設けてなる半導体集積回路装置であって、前記外部端子と前記接地電位との間に、保護素子として機能するダイオードを、前記外部端子に負の過電圧が印加された場合に接続方向が順方向となるように電気的に接続したものである。
これにより、保護素子として正の過電圧を逃がすサイリスタの他に負の過電圧を逃がすダイオードを付加したことにより、外部端子に負の過電圧が印加された場合に、過電流を接地電位からダイオードを介して外部端子側に速やかに逃がすことができるので、負の過電圧に対するＥＳＤ耐性をも向上させることが可能となる。すなわち、本発明によれば、外部端子に印加される正負両方の過電圧に対して高いＥＳＤ耐性を得ることができるので、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となる。
また、保護回路素子を比較的占有面積の小さいダイオードで構成したことにより、保護回路の全体的な占有面積の大幅な増大を招くことなく、外部端子に印加される正負両方の過電圧に対して高いＥＳＤ耐性を得ることが可能となる。
また、本発明の半導体集積回路装置は、前記サイリスタ構造の保護素子は、
前記半導体基板の上層に形成され、前記半導体基板とは反対導電型の第１半導体領域と、
前記半導体基板の上層において、前記第１ウエルから離間して形成され、前記半導体基板とは反対導電型の第２半導体領域と、
前記第１半導体領域とは反対の導電型の領域であって、前記半導体基板において少なくとも前記第１半導体領域と第２半導体領域との間に形成された第３半導体領域と、
前記第１半導体領域内に形成され、前記第１半導体領域と同一導電型の半導体領域で構成され、かつ、前記外部端子と電気的に接続された第４半導体領域と、
前記第１半導体領域内において前記第４半導体領域に隣接して形成され、前記第１半導体領域とは反対導電型の半導体領域で構成され、かつ、前記外部端子と電気的に接続された第５半導体領域と、
前記第１半導体領域に一部分が配置され、かつ、他の一部分が前記第１半導体領域と前記第２半導体領域との間の領域に配置され、前記第１半導体領域と同一導電型の第６半導体領域と、
前記第２半導体領域に一部分が配置され、かつ、他の一部分が前記第１半導体領域と前記第２半導体領域との間の領域に前記第６半導体領域とは離間して配置され、前記第１半導体領域と同一導電型の半導体領域で構成され、前記接地電位と電気的に接続された第７半導体領域とを有し、
前記ダイオードは、前記第１半導体領域とは反対導電型の第８半導体領域を有し、前記第８半導体領域を、接地電位に電気的に接続するとともに、前記第１半導体領域内に設けたものである。
これにより、過電流の放電経路における抵抗を下げることができるので、過電流を速やかに逃がすことが可能となる。
また、本発明の半導体集積回路装置は、前記第４半導体領域と、前記第８半導体領域とを、その各々の長辺が平行に対向するように配置したものである。これにより、過電流の放電経路の幅を広くとることができ、その放電経路における抵抗を下げることができるので、過電流の放電経路における抵抗を下げることができるので、過電流を速やかに逃がすことが可能となる。
また、本発明の半導体集積回路装置の製造方法は、前記半導体集積回路装置の製造工程において、前記サイリスタ構造の保護素子を構成する第５半導体領域と前記ダイオードによる保護素子を構成する第８半導体領域とを形成するための不純物導入工程を同じフォトレジストパターンをマスクにして同時に行うものである。
これにより、半導体集積回路装置の製造工程を簡略化することができるので、半導体集積回路装置の製造時間の短縮および製造コストの低減を推進することが可能となる。
また、本発明の半導体集積回路装置は、外部から信号が入力される信号用の外部端子と、外部から基準電位が供給される基準電位用の外部端子と、サイリスタ構造の保護素子と、ダイオード構造の保護素子とを半導体基板に備え、前記サイリスタ構造の保護素子と、ダイオード構造の保護素子とを前記信号用の外部端子と基準電位用の外部端子との間に並列に接続した保護回路構造を有する半導体集積回路装置であって、
前記サイリスタ構造の保護素子は、
前記半導体基板に形成された第１導電型の第１半導体領域と、
前記半導体基板において前記第１半導体領域とは離間した位置に形成された第１導電型の第２半導体領域と、
前記第１導電型とは反対の導電型の領域であって、前記半導体基板において少なくとも前記第１導電型の第１半導体領域と第１導電型の第２半導体領域との間に形成された第２導電型の第３半導体領域と、
前記第１導電型の第１半導体領域内に形成され、前記信号用の外部端子と電気的に接続された第１導電型の第４半導体領域と、
前記第１導電型の第１半導体領域内に形成され、前記信号用の外部端子と電気的に接続された第２導電型の第５半導体領域と、
前記半導体基板において前記第１導電型の第１半導体領域および第２導電型の第３半導体領域に一部分が配置されるように形成された第１導電型の第６半導体領域と、
前記半導体基板において前記第１導電型の第２半導体領域および第２導電型の第３半導体領域に一部分が配置されるように形成され、前記基準電位用の外部端子と電気的に接続された第１導電型の第７半導体領域とを有し、
前記ダイオード構造の保護素子は、
前記第１導電型の第１半導体領域内に形成され、前記基準電位の外部端子に電気的に接続された第２導電型の第８半導体領域とを有するものである。
また、本発明の半導体集積回路装置は、半導体基板と、前記半導体基板に形成され、ゲート、ソースおよびドレインを有するＭＩＳトランジスタと、前記半導体基板に形成され、外部からの信号を前記ＭＩＳトランジスタのゲートに入力するために、前記ＭＩＳトランジスタのゲートに電気的に接続された信号用の外部端子と、前記半導体基板に形成され、外部からの基準電位を前記ＭＩＳトランジスタのソースに供給するために、前記ＭＩＳトランジスタのソースに電気的に接続された基準電位用の外部端子と、前記半導体基板に形成され、前記信号用の外部端子と前記基準電位用の外部端子との間に電気的に接続されたサイリスタ構造の保護素子と、前記半導体基板に形成され、前記信号用の外部端子と前記基準電位用の外部端子との間に電気的に接続されたダイオード構造の保護素子とを備え、前記サイリスタ構造の保護素子およびダイオード構造の保護素子と前記ＭＩＳトランジスタのゲートとの間であって、前記信号用の外部端子と基準電位用の外部端子との間に接続され、前記ＭＩＳトランジスタに通常の動作よりも大きな電圧が印加された場合に、前記ＭＩＳトランジスタのソース・ゲート間の電位差を下げるように機能する保護素子を前記半導体基板に設けたものである。
さらに、本発明の半導体集積回路装置は、外部から信号が入力される信号用の外部端子と、外部から基準電位が供給される基準電位用の外部端子と、ソース、ドレインおよびゲートを有し、そのゲートが信号用の外部端子に電気的に接続され、ソースが基準電位の外部端子に電気的に接続されたＭＩＳトランジスタと、サイリスタ構造の保護素子と、ダイオード構造の保護素子とを半導体基板に備え、前記サイリスタ構造の保護素子と、ダイオード構造の保護素子とを前記信号用の外部端子と、前記基準電位の外部端子との間に並列に接続した半導体集積回路装置であって、
前記サイリスタ構造の保護素子は、
前記半導体基板に形成された第１導電型の第１半導体領域と、
前記半導体基板において前記第１半導体領域とは離間した位置に形成された第１導電型の第２半導体領域と、
前記第１導電型とは反対の導電型の領域であって、前記半導体基板において少なくとも前記第１導電型の第１半導体領域と第１導電型の第２半導体領域との間に形成された第２導電型の第３半導体領域と、
前記第１導電型の第１半導体領域内に形成され、前記信号用の外部端子と電気的に接続された第１導電型の第４半導体領域と、
前記第１導電型の第１半導体領域内に形成され、前記信号用の外部端子と電気的に接続された第２導電型の第５半導体領域と、
前記半導体基板において前記第１導電型の第１半導体領域および第２導電型の第３半導体領域に一部分が配置されるように形成された第１導電型の第６半導体領域と、
前記半導体基板において前記第１導電型の第２半導体領域および第２導電型の第３半導体領域に一部分が配置されるように形成され、前記基準電位用の外部端子と電気的に接続された第１導電型の第７半導体領域とを有し、
前記ダイオード構造の保護素子は、
前記第１導電型の第１半導体領域内に形成され、前記基準電位の外部端子に電気的に接続された第２導電型の第８半導体領域とを有するものである。
【図面の簡単な説明】
図１は本発明の一実施の形態である半導体集積回路装置の保護回路における回路図、図２は図１の半導体集積回路装置の保護回路領域における要部平面図、図３は図２のIII−III線の断面図、図４は図１〜３の半導体集積回路装置の製造工程中における要部断面図、図５は図１〜３の半導体集積回路装置の図４に続く製造工程中における要部断面図、図６は図１〜３の半導体集積回路装置の図５に続く製造工程中における要部断面図、図７は本発明の他の一実施の形態である半導体集積回路装置の保護回路における回路図、図８は図７の半導体集積回路装置の保護回路領域における要部平面図、図９は図８のIX−IX線の断面図、図１０は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図１１は図１０の半導体集積回路装置の周辺回路における保護回路の説明図、図１２は図１１の周辺回路の入力側と出力側との電荷の放電時間を示すグラフ図、図１３は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図１４は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図１５は図１０の半導体集積回路装置の保護回路の平面図、図１６は図１５のＸ−Ｙ線の断面図、図１７は図１０の半導体集積回路装置の周辺回路の断面図、図１８は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図１９は図１８の半導体集積回路装置の保護回路の平面図、図２０は図１９のＸ−Ｙ線の断面図、図２１は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図２２は図２１の半導体集積回路装置の保護回路の平面図、図２３は図２２のＸ−Ｙ線の断面図、図２４は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図２５は図２４の半導体集積回路装置の保護回路の平面図、図２６は図２５のＸ−Ｙ線の断面図、図２７は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図２８は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図２９は本発明者が参考技術として検討した保護回路の回路図、図３０は図２９の保護回路の平面図、図３１は図３０の保護回路のX−X線の断面図、図３２は本発明者が参考技術として検討した周辺回路の説明図、図３３は図３２の周辺回路における入力側と出力側との電荷の放電時間を示すグラフ図である。
発明を実施するための最良の形態
本発明をより詳述するために、添付の図面に従ってこれを説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の一実施の形態である半導体集積回路装置の保護回路における回路図、図２は図１の半導体集積回路装置の保護回路領域における要部平面図、図３は図２のIII−III線の断面図、図４〜図６は図１〜３の半導体集積回路装置の製造工程中における要部断面図である。
まず、本実施の形態１の半導体集積回路装置を説明する前に、本発明者が検討した半導体集積回路装置の保護回路を図２９〜図３１によって説明する。
図２９は本発明者が検討した保護回路の回路図を示している。保護回路３０は、外部端子３１と内部回路３２とを結ぶ配線経路に電気的に接続されている。
この保護回路３０は、２つのバイポーラトランジスタＱ30ａ,Ｑ30ｂで構成されたサイリスタからなり、外部端子３１と接地電位ＧＮＤとの間に電気的に接続されている。
バイポーラトランジスタＱ30ａは、ｐｎｐ型のバイポーラトランジスタからなり、そのエミッタは外部端子３１と電気的に接続され、そのコレクタはバイポーラトランジスタＱ30ｂのベースと電気的に接続されている。
また、バイポーラトランジスタＱ30ａのベースは、外部端子３１およびバイポーラトランジスタＱ30ｂのコレクタに電気的に接続されている。そして、バイポーラトランジスタＱ30ｂのエミッタは接地電位ＧＮＤと電気的に接続されている。
図３０および図３１は、その保護回路におけるデバイス構造の一例を示している。なお、図３０はその平面図であり、図３１は図３０のX−Xの断面図である。
半導体基板３３は、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、その上層部には、ｎウエル３４ｎが形成され、それ以外の領域にｐウエル３４ｐが形成されている。また、半導体基板３３の主面には、例えば二酸化シリコン（ＳｉＯ₂）からなるフィールド絶縁膜３５が形成されている。
半導体基板３３の上層部において、フィールド絶縁膜３５に囲まれたｎウエル３４ｎの上層部には、ｎ⁺型半導体領域３６ｎ１、ｐ⁺型半導体領域３６ｐが形成されている。このｎ⁺型半導体領域３６ｎ１およびｐ⁺型半導体領域３６ｐは、接続孔３７を通じて外部端子３１と電気的に接続されている。
また、半導体基板３３の上層部において、フィールド絶縁膜３５に囲まれ、ｎウエル３４ｎおよびｐウエル３４ｐにまたがる領域には、ｎ⁺型半導体領域３６ｎ２,３６ｎ３が形成されている。このｎ⁺型半導体領域３６ｎ３は、接続孔３７を通じて接地電位ＧＮＤと電気的に接続されている。
この保護回路においては、外部から外部端子３１に正の電圧が印加されると、ｐ⁺半導体領域３６ｐ、ｎウエル３４ｎ（ｎ⁺半導体領域３６ｎ１）、ｐウェル３４ｐ（ｐ型の半導体基板３３）、ｎ⁺半導体領域３６ｎ３の経路でサイリスタが動作し、外部端子３１と接地電位ＧＮＤとが導通状態となり放電する。
一方、外部から外部端子３１に負の電圧が印加されると、上記サイリスタは動作せず、ｎ⁺半導体領域３６ｎ１（ｎウェル３４ｎ）、ｐウェル３４ｐ（ｐ型の半導体基板３３）、ｎ⁺半導体領域３６ｎ３の経路でラテラルバイポーラトランジスタが動作し、外部端子３１と接地電位ＧＮＤとが導通状態となり放電する。
すなわち、前記したサイリスタ構造の保護回路においては、サイリスタ放電の場合（正の過電圧が印加された場合）、保持電圧が低く（１〜２Ｖ）、放電経路で消費されるエネルギー量が小さい状態で分散されるためＥＳＤ耐性が高いが、ラテラルバイポーラトランジスタ放電の場合（負の過電圧が印加された場合）、保持電圧が高く（７〜１２Ｖ）、放電経路で消費されるエネルギー量が大きく、しかも放電電流が逆接合部に集中し易いためＥＳＤ耐性が低いという問題が生じる。
そこで、本発明の実施の形態１においては、保護回路の構成を以下のようにした。
図１に示すように、本実施の形態１の保護回路１は、外部端子２と半導体集積回路装置の周辺回路３とを結ぶ経路に電気的に接続され、外部端子２に過電圧が印加された場合に速やかに電荷を逃がし、半導体集積回路装置の内部回路に高電圧がかからないように機能する回路である。
この保護回路１は、外部端子２と接地電位ＧＮＤとの間に電気的に接続された２つのバイポーラトランジスタＱ１ａ,Ｑ１ｂとダイオードＤ１とから構成されている。
バイポーラトランジスタＱ１ａ,Ｑ１ｂは、サイリスタを構成しており、外部端子２に正の過電圧が印加された場合に動作して電荷を逃がすようになっている。バイポーラトランジスタＱ１ａのエミッタは外部端子２と電気的に接続されている。また、バイポーラトランジスタＱ１ａのベースは外部端子２およびバイポーラトランジスタＱ１ｂのコレクタと電気的に接続されている。さらに、バイポーラトランジスタＱ１ａのコレクタは、バイポーラトランジスタＱ１ｂのベースと電気的に接続されている。そして、バイポーラトランジスタＱ１ｂのエミッタは接地電位ＧＮＤと電気的に接続されている。
このような保護回路１においては、外部端子２に正の過電圧が印加された場合、２つのバイポーラトランジスタＱ１ａ,Ｑ１ｂからなるサイリスタが動作する結果、過電流は外部端子２からバイポーラトランジスタＱ１ａ,Ｑ１ｂを介して接地電位ＧＮＤ側に流れるようになっている。これにより、正の過電圧に対するＥＳＤ耐性を確保することが可能となっている。
一方、ダイオードＤ１は、外部端子２に負の過電圧が印加された場合に動作して電荷を逃がすようになっている。このダイオードＤ１は、外部端子２に負の過電圧が印加された場合に接続方向が順方向となるように、バイポーラトランジスタＱ１ｂのコレクタとエミッタとの間に電気的に接続されている。
すなわち、本実施の形態１においては、外部端子２に負の過電圧が印加された場合、過電流が接地電位ＧＮＤからダイオードＤ１を介して外部端子２側に流れるようになっている。これにより、本実施の形態１においては、負の過電圧に対するＥＳＤ耐性をも向上させることが可能となっている。また、保護素子をダイオードＤ１で構成するので、保護素子のレイアウト面積の大幅な増大を招くこともない。
なお、外部端子２は、半導体チップ内における半導体集積回路の電極を引き出すための端子であり、周辺回路３を介して半導体集積回路装置の内部回路と電気的に接続されている。
また、周辺回路３は、例えば入力回路、出力回路または入出力双方向回路等のように、半導体集積回路装置の外部と内部との間に設けられ、電気的レベルの整合やタイミングの調整を行うインターフェイス回路である。
また、保護回路１は、例えば入力回路の前段だけまたは出力回路の前段だけに組み込んでも良いし、入力回路および出力回路の両方の周辺回路の前段に組み込んでも良い。
次に、図１の半導体集積回路装置の保護回路におけるデバイス構造の一例を図２および図３に示す。なお、図２はその平面図であり、図３は図２のIII−IIIの断面図である。
半導体基板４は、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、その上層部には、ｎウエル（第１半導体領域、第２半導体領域）５ｎ１,５ｎ２と、ｐウエル５ｐ（５ｐ１〜５ｐ３）とが形成されている。
このｎウエル５ｎ１,５ｎ２は、長方形状の孤立領域として形成されており、その各々には、例えばｎ型不純物のリンまたはヒ素（Ａｓ）が含有されている。
また、ｐウエル（第３半導体領域）５ｐ（５ｐ１〜５ｐ３）は、ｎウエル５ｎ１,５ｎ２に隣接してそれを取り囲むように形成されており、ｐウエル５ｐには、例えばｐ型不純物のホウ素が含有されている。
また、半導体基板４の主面には、フィールド絶縁膜６が形成されている。このフィールド絶縁膜６は、例えば二酸化シリコン（ＳｉＯ₂）からなり、素子分離機能または素子内分離機能を有している。
上記したダイオードＤ１は、主としてｎウエル５ｎ１と、その上層部に形成されたｎ⁺型半導体領域（第４半導体領域）７ｎ１およびｐ⁺型半導体領域（第８半導体領域）７ｐ１によって構成されている。
ｎ⁺型半導体領域７ｎ１は、例えばｎ型不純物のリンまたはＡｓが含有されてなり、半導体基板４上の層間絶縁膜８ａに穿孔された接続孔９ａを通じて第１層配線１０ａに接続され、さらに外部端子２と電気的に接続されている。
また、ｐ⁺型半導体領域７ｐ１は、例えばｐ型不純物のホウ素が含有されてなり、層間絶縁膜８ａに穿孔された接続孔９ｂを通じて第１層配線１０ｂと電気的に接続され、さらに接地電位ＧＮＤと電気的に接続されている。
このｐ⁺型半導体領域７ｐ１は、上記ｎ⁺型半導体領域７ｎ１が設けられたｎウエル５ｎ１内に設けられている。すなわち、ｐ⁺型半導体領域７ｐ１と上記したｎ⁺型半導体領域７ｎ１とを同一ｎウエル５ｎ１内に設けることにより、それらの間の抵抗値を低くすることが可能となっている。
また、ｐ⁺型半導体領域７ｐ１は、その長辺がｎ⁺型半導体領域７ｎ１の長辺に対して平行になるように配置されている。すなわち、ｐ⁺型半導体領域７ｐ１とｎ⁺型半導体領域７ｎ１との長辺同士が対向するようになり、それらの間に流れる電流の経路幅を広く確保することができるので、それらの間の抵抗値を低くすることが可能となっている。
これらにより、本実施の形態１においては、負の電圧が外部端子２に印加された場合に流れる過電流の放電経路の抵抗を下げることができるので、過電流を速やかに逃がすことが可能となっている。
また、上記したバイポーラトランジスタＱ１ａは、主としてｐ⁺型半導体領域（第５半導体領域）７ｐ２と、ｎウエル５ｎ１と、ｎ⁺型半導体領域７ｎ２と、ｐウエル５ｐ２とによって構成されている。
ｐ⁺型半導体領域７ｐ２は、ｎウエル５ｎ１の領域内において上記したｎ⁺型半導体領域７ｎ１に隣接して平行に延在形成されており、例えばｐ型不純物のホウ素が含有されてなる。
このｐ⁺型半導体領域７ｐ２は、層間絶縁膜８ａに穿孔された接続孔９ｃを通じて第１層配線１０ａに接続され、さらに外部端子２と電気的に接続されている。
また、ｎ⁺型半導体領域７ｎ２は、ｎウエル５ｎ１とｐウエル５ｐ２とにまたがるように、上記したｐ⁺型半導体領域７ｐ２に隣接して平行に延在形成されており、例えばｎ型不純物のリンまたはＡｓが含有されてなる。
また、上記したバイポーラトランジスタＱ１ｂは、主としてｎ⁺型半導体領域７ｎ２（ｎウエル５ｎ１）と、ｐウエル５ｐ２と、ｎ⁺型半導体領域（第７半導体領域）７ｎ３（ｎウエル５ｎ２）とによって構成されている。
ｎ⁺型半導体領域７ｎ３は、ｐウエル５ｐ２とｎウエル５ｎ２とにまたがるように、上記したｎ⁺型半導体領域７ｎ２に平行に延在形成されており、例えばｎ型不純物のリンまたはＡｓが含有されてなる。
このｎ⁺型半導体領域７ｎ３は、層間絶縁膜８ａに穿孔された接続孔９ｄを通じて第１層配線１０ｃに接続され、さらに接地電位ＧＮＤと電気的に接続されている。
なお、上記した層間絶縁膜８ａは、例えばＳｉＯ₂からなり、第１層配線１０ａ〜１０ｃは、例えばアルミニウム（Ａｌ）またはＡｌ−Ｓｉ−Ｃｕ合金からなる。
次に、本実施の形態１の半導体集積回路装置の製造方法の一例を図４〜図６によって説明する。
図４は本実施の形態１の半導体集積回路装置の製造工程中における要部断面図である。半導体基板４は、ｐ型Ｓｉ単結晶からなり、その上層には、ｎウエル５ｎ１,５ｎ２およびｐウエル５ｐ（５ｐ１〜５ｐ３）が形成されているとともに、フィールド絶縁膜６が形成されている。
このような半導体基板４の主面上に、ｎ⁺型半導体領域が露出され他の領域が被覆されるようなフォトレジストパターン１１ａをフォトリソグラフィ技術によって形成する。
続いて、ｎ⁺型半導体領域を形成するために、そのフォトレジストパターン１１ａをマスクとして、例えばｐ型不純物のリンまたはＡｓをイオン注入法等によって半導体基板４に導入する。
その後、フォトレジストパターン１１ａを除去した後、図５に示すように、ｐ⁺型半導体領域が露出され他の領域が被覆されるようなフォトレジストパターン１１ｂをフォトリソグラフィ技術によって形成する。
次いで、ｐ⁺型半導体領域を形成するために、そのフォトレジストパターン１１ｂをマスクとして、例えばｐ型不純物のホウ素またはフッ化ホウ素（ＢＦ₂）をイオン注入法等によって半導体基板４に導入する。
続いて、フォトレジストパターン１１ｂを除去した後、半導体基板４に対して熱処理を施すことにより、図６に示すように、半導体基板４にｐ⁺型半導体領域７ｐ１,７ｐ２およびｎ⁺型半導体領域７ｎ１〜７ｎ３を形成する。
その後、図３に示したように、半導体基板４上に、例えばＳｉＯ₂からなる層間絶縁膜８ａをＣＶＤ法等によって堆積した後、その所定の位置に接続孔９ａ〜９ｄをフォトリソグラフィ技術およびドライエッチング技術によって同時に穿孔する。
その後、その半導体基板４上に、例えばＡｌまたはＡｌ−Ｓｉ−Ｃｕ合金からなる金属膜をスパッタリング法等によって堆積した後、その金属膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより第１層配線１０ａ〜１０ｃを形成する。
これ以降は通常の半導体集積回路装置の製造プロセスにおける配線形成工程および表面保護膜形成工程等を経て、半導体集積回路装置を製造すれば良いので説明を省略する。
このように、本実施の形態１においては、以下の効果を得ることが可能となる。(1).保護素子としてダイオードＤ１を設けたことにより、外部端子２に負の過電圧が印加された場合に、過電流を接地電位ＧＮＤからダイオードＤ１を介して外部端子２側に速やかに逃がすことができるので、負の過電圧に対するＥＳＤ耐性をも向上させることが可能となる。すなわち、本実施の形態１においては、外部端子２に印加される正負両方の過電圧に対して高いＥＳＤ耐性を得ることができるので、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となる。
(2).保護素子をダイオードＤ１で構成したことにより、保護回路の全体的な占有面積の大幅な増大を招くことなく、外部端子に印加される正負両方の過電圧に対するＥＳＤ耐性を向上させることが可能となる。
（実施の形態２）
図７は本発明の他の一実施の形態である半導体集積回路装置の保護回路における回路図、図８は図７の半導体集積回路装置の保護回路領域における要部平面図、図９は図８のIX−IX線の断面図である。
本実施の形態２においては、図７に示すように、前記実施の形態１で説明した保護回路にさらにダイオードＤ２を付加している。このダイオードＤ２は、外部端子２に負の過電圧が印加された場合に動作して電荷を逃がすための保護素子であり、外部端子２に負の過電圧が印加された場合に接続方向が順方向となるように、外部端子２と接地電位ＧＮＤとの間に電気的に接続されている。
なお、このダイオードＤ２は、入力回路の前段だけまたは出力回路の前段だけに設けても良いし、入力回路および出力回路の両方の周辺回路の前段に設けても良い。
本実施の形態２の半導体集積回路装置における保護回路のデバイス構造の一例を図８および図９に示す。なお、図８はその平面図であり、図９は図８のIX−IX線の断面図である。
本実施の形態２においては、図８および図９に示すように、前記実施の形態１の保護回路の構造はそのままである。異なるのは、以下の点である。
すなわち、ｐウエル５ｐの上層には、ダイオードＤ１およびバイポーラトランジスタＱ１ａ,Ｑ１ｂを取り囲むように、ｐ⁺型半導体領域（第９半導体領域）７ｐ３が形成されている。このｐ⁺型半導体領域７ｐ３は、例えばｐ型不純物のホウ素が含有されてなり、その不純物は、他のｐ⁺型半導体領域７ｐ１,７ｐ２をイオン注入する際に同じマスクを用いて同時に注入されている。
このｐ⁺型半導体領域７ｐ３は、層間絶縁膜８ａに穿孔された接続孔９ｅを通じて第１層配線１０ｄに電気的に接続され、さらに接地電位ＧＮＤと電気的に接続されている。そして、上記したダイオードＤ２が、主としてｐ⁺型半導体領域７ｐ１、ｐウエル５ｐ、ｐ型の半導体基板４、ｎウエル５ｎ１およびｎ⁺型半導体領域７ｎ１によって構成されている。
すなわち、本実施の形態２においては、そのダイオードＤ２が、ダイオードＤ１およびバイポーラトランジスタＱ１ａ,１ｂを取り囲むように配置される構造となっている。したがって、本実施の形態２においては、外部端子２に負の過電圧が印加された場合に、半導体基板４において保護回路１の形成領域に広がる過電流を前記実施の形態１の場合よりも速やかに放電することが可能となっている。
（実施の形態３）
次に、本発明の実施形態３の半導体集積回路装置を図１０〜図１７によって説明する。なお、以降の説明において接地電源ＧＮＤ,ＧＮＤ１は、基本的に接地電源供給用の外部端子に電気的に接続されているものとする。また、接地電源ＧＮＤ２は半導体集積回路装置の内部電源により生成された電源であり、内部電源を介して接地電源供給用の外部端子に電気的に接続されているものとする。
まず、本実施の形態３の半導体集積回路装置の回路構造を図１０〜図１４によって説明する。図１０に示すように、保護回路１の回路構成は、前記実施の形態１と同じなので、その詳細な説明は省略する。サイリスタを構成するバイポーラトランジスタＱ1aのエミッタとダイオードＤ１のｐ型半導体領域は同一ウエル内に配置されている。
また、保護回路１の後段の周辺回路３は、保護回路用の抵抗Ｒ１、その後段の保護回路用のダイオードＤ３,Ｄ４およびその後段の入力回路用のインバータＩＮＶ１を有している。このインバータＩＮＶ１は、ｐチャネル型のＭＯＳ・ＦＥＴＱ2aとｎチャネル型のＭＯＳ・ＦＥＴＱ2bとが電源ＶCCと接地電源ＧＮＤとの間に直列に接続されて構成されており、その出力は半導体集積回路装置の内部回路と電気的に接続されている。なお、保護回路１の接地電源ＧＮＤと保護回路用の抵抗Ｒ１、ダイオードＤ３,Ｄ４およびインバータＩＮＶ１の接地電源ＧＮＤは共通である。
保護回路用の抵抗Ｒ１は、外部端子２とインバータＩＮＶ１の入力との間であって、保護回路１よりも後段で、かつ、保護回路用のダイオードＤ３,Ｄ４よりも前段に電気的に接続されており、インバータＩＮＶ１に過電流が流れるのを防止し、かつ、外部端子２側からみたインピーダンスを大きくすることで、インバータＩＮＶ１の入力側配線等に帯電した電荷をダイオードＤ３,Ｄ４および電源配線を通じて外部端子側に逃がし易くするための機能を有している。
また、保護回路用のダイオードＤ３,Ｄ４は、インバータＩＮＶ１の入力のゲート電極と電源ＶCCとの間およびその入力のゲート電極と接地電源ＧＮＤとの間に、それぞれ逆方向接続になるように電気的に接続されており、ＣＤ（ChagedDevice）法による静電破壊試験等において半導体集積回路装置内部に帯電させた電荷を外部端子２を接地させて放電させる際に、インバータＩＮＶ１の入力配線（入力側の金属配線、ゲート電極を含む）の電位と、インバータＩＮＶ１のＭＯＳ・ＦＥＴＱ2a,Ｑ2bが配置された半導体基板側のウエルまたはそのＭＯＳ・ＦＥＴＱ2a,Ｑ2bのソース・ドレイン用の半導体領域（拡散層）の電位との間に差が生じるのを防ぐ機能を有している。ただし、このダイオードＤ３,Ｄ４は、後述するように半導体基板におい上記した保護回路１のダイオードＤ１とは異なるウエル内に配置されている。
ここで、インバータＩＮＶ１の入力段に保護回路（抵抗Ｒ１,ダイオードＤ３,Ｄ４）を設けない参考技術を図３２および図３３に示す。図３２には電源ＶCC31で駆動されるインバータＩＮＶ31が示されている。そのインバータＩＮＶ31は、ｐチャネル型のＭＯＳ・ＦＥＴＱ31aとｎチャネル型のＭＯＳ・ＦＥＴＱ31bとが電源ＶCC31と接地電源GNDとの間に直列に接続されてなる。符号ｑｇはインバータＩＮＶ31の入力配線側（金属配線およびゲート電極を含む）に帯電した電荷を示し、符号ｑSdはそのインバータＩＮＶ31の出力側（インバータＩＮＶ１のＭＯＳ・ＦＥＴＱ2a,Ｑ2bが配置された半導体基板側のウエルおよびソース・ドレイン用の半導体領域（拡散層））に帯電した電荷を示している。このような構成において、外部端子２が接地されると、その外部端子２に接続されているＭＯＳ・ＦＥＴＱ31a,Ｑ31bの入力配線側の電荷ｑｇは急速に放電される。しかし、そのＭＯＳ・ＦＥＴＱ31a,Ｑ31bの出力側の電荷ｑsdは、半導体基板や電源ＶCC31の配線を介して外部端子２からゆっくり放電される。この場合の放電時間と電荷量（電位差）との関係を示したのが図３３である。ＭＯＳ・ＦＥＴＱ31a,Ｑ31bの入力側の電荷ｑｇと出力側の電荷ｑSdとで放電時間に大きな差が生じていることが分かる。このような放電時間の差によって、ＭＯＳ・ＦＥＴＱ31a,Ｑ31bのゲート絶縁膜に瞬間的に高電位差が印加されゲート絶縁破壊に至る。
そこで、本実施の形態３においては、上記図１０および図１１に示すように、インバータＩＮＶ１の入力段に保護回路用の抵抗Ｒ１およびダイオードＤ３,Ｄ４を接続することにより、外部端子２を接地した場合、インバータＩＮＶ１の出力配線側に帯電した電荷ｑsdを、ダイオードＤ３,Ｄ４を通じて入力配線側に素早く放電させることが可能な構造となっている。これにより、図１２に示すように、そのインバータＩＮＶ１の入力配線側の電荷ｑｇとインバータＩＮＶ１の出力側の電荷ｑSdとの放電時間の差を縮めることが可能となっている。したがって、その放電時間差に起因して、インバータＩＮＶ１におけるＭＯＳ・ＦＥＴＱ2a,Ｑ2bのゲート絶縁膜に瞬間的に高電圧が印加されるのを防止することができるので、ゲート絶縁破壊を防止でき、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となっている。
このような周辺回路３における保護回路用の素子は、ダイオードＤ３,Ｄ４に限定されるものではなく種々変更可能である。例えば図１０のダイオードＤ３,Ｄ４に代えて、図１３に示すように、ｐチャネル型のＭＯＳ・ＦＥＴＱ3aおよびｎチャネル型のＭＯＳ・ＦＥＴＱ3bをダイオード接続しても良い。この場合、ＭＯＳ・ＦＥＴの方が、ダイオードよりもブレイクダウン電圧を約１Ｖ程度低くできるので、上記した電荷の放電動作が行われ易い構造となる。したがって、上記した電荷の放電を素早く行うことが可能となる。
また、図１０のダイオードＤ３,Ｄ４に代えて、バイポーラトランジスタをダイオード接続しても良い。この場合、バイポーラトランジスタの方が、ダイオードよりも駆動能力が高いことから上記した電荷の放電を素早く行うことが可能な構造となる。
また、図１４に示すように、保護回路１におけるダイオードＤ１およびバイポーラトランジスタＱ1a,Ｑ1b用の接地電源ＧＮＤ１と、周辺回路３におけるダイオードＤ３,Ｄ４およびインバータＩＮＶ１用の接地電源ＧＮＤ２とが電気的に分離されている。すなわち、保護回路１および周辺回路３には、それぞれ別々の接地電源配線を通じて接地電源電圧が供給されるようになっている。この接地電源ＧＮＤ１,ＧＮＤ２の電位は等しくても良いし、異なっていても良い。このように接地電源ＧＮＤ１,ＧＮＤ２を分離することにより、一方の回路側で生じた電位変動に起因して他方の回路の接地電源の電位が変動するのを防止することが可能となっている。
次に、図１０の回路部分に対応するデバイス構造を図１５〜図１７によって説明する。図１５および図１６は図１０の保護回路１に対応する平面図およびそのＸ−Ｙ線の断面図を示している。なお、図１５および図１６においては図面を分かり易くするために同じ領域には同じハッチングが付してある。
保護回路１のデバイス構造も基本的に前記実施の形態１と同じである。特に、本実施の形態３においても前記実施の形態１と同様に、ダイオードＤ１がバイポーラトランジスタＱ1a,Ｑ1b（サイリスタ）と同一のｎウエル５ｎ１内に互いに近接した状態で設けられている。ここでは、主に配線構造（配線レイアウトおよび配線接続等）に関して詳細に説明する。サイリスタを構成するバイポーラトランジスタＱ1a,Ｑ1bは、第１層配線１０ａおよび第２層配線１２ａを介して外部端子２と電気的に接続されている。第１層配線１０ａのパターン形状は、ｎ⁺型半導体領域７ｎ１およびｐ⁺型半導体領域７ｐ２を覆うように長方形状に形成されている。また、第１層配線１０ｂ,１０ｃは、一体成形されており、そのパターン形状は、ｐ⁺型半導体領域７ｐ１およびｎ⁺型半導体領域７ｎ３の各々を覆い、かつ、第１層配線１０ｂ,１０ｃが互いに電気的に接続されるように平面コ字状に形成されている。これら第１層配線１０ａ〜１０ｃは、層間絶縁膜８ｂによって被覆されている。この層間絶縁膜８ｂは、例えばＳｉＯ₂等からなり、その上面には、例えばＡｌまたはＡｌ−Ｓｉ−Ｃｕ合金からなる第２層配線１２ａ〜１２ｃが形成されている。
第２層配線１２ａは、接続孔９ｅを通じて第１層配線１０ａと電気的に接続されている。第２層配線１２ａのパターン形状は、基本的には、ｎ⁺型半導体領域７ｎ２の一部、ｐ⁺型半導体領域７ｐ２、ｎ⁺型半導体領域７ｎ１、ｐ⁺型半導体領域７ｐ１およびｐウエル５ｐ１の一部を覆うように長方形状に形成されている。なお、第２層配線１２ａは、その一部分に幅の狭いパターン部１２ａ１を一体的に有している。このパターン部１２ａ１は、第２層配線１２ａの一部が図１５の上方向に延在し、かつ、その先端部がその延在方向に対して垂直に折れ曲がり図１５の右方向に僅かに延びるように形成されている。このパターン部１２ａ１は接続孔９ｆを通じて第１層配線１０ｅの一端と電気的に接続されている。また、第１層配線１０ｅの他端は、接続孔９ｇを通じて第２層配線１２ｂと電気的に接続されている。この第２層配線１２ｂは、図１０で説明した保護回路用の抵抗Ｒ１と電的に接続される。また、第２層配線１２ｃは、接続孔９ｈを通じて第１層配線１０ｃと電気的に接続されている。この第２層配線１２ｃは、接地電源ＧＮＤを供給するための配線であり、そのパターン形状は比較的幅広に形成され、ｎ⁺型半導体領域７ｎ２、ｎウエル５ｎ２およびｐウエル５ｐの一部を覆うような帯状パターンとなっている。これら第２層配線１２ａ〜１２ｃは、層間絶縁膜８ｃによって被覆されている。この層間絶縁膜８ｃは、例えばＳｉＯ₂等からなり、その上面には、例えばＡｌまたはＡｌ−Ｓｉ−Ｃｕ合金からなる外部端子２が形成されている。なお、第２層配線１２ｃは接地電源ＧＮＤと電気的に接続されている。
外部端子２は、接続孔９ｉを通じて第２層配線１２ａと電気的に接続されている。この外部端子２は、フィールド絶縁膜６の上方に配置されており、そのパターン形状は、ほぼ正方形状に形成されている。ただし、この外部端子２において、第２層配線１２ａとの接続部分（接続孔９ｉが配置された箇所）は当該接続のために部分的に張り出してる。なお、外部端子２には、例えば金（Ａｕ）またはＡｌ等からなるボンディングワイヤが直接接合される。そして、外部端子２はそのボンディングワイヤを通じてパッケージのリードと電気的に接続される。また、外部端子２は、ボンディングワイヤに代えてバンプ電極と通じてパッケージのリードと電気的に接続される場合もある。なお、この外部端子２の一部は、表面保護膜によって被覆される。表面保護膜は、例えばＳｉＯ₂膜の単層膜、ＳｉＯ₂上に窒化シリコンを積み重ねてなる積層膜またはそれらの上にポリイミド樹脂を積み重ねてなる積層膜からなる。
一方、図１７は図１０の保護回路に対応する断面図である。図１７に示すように、半導体基板４の上部には、ｎウエル１３ｎおよびｐウエル１３ｐが形成されている。このｎウエル１３ｎおよびｐウエル１３ｐは前記したｎウエル５ｎ１およびｐウエル５ｐ（図１５および図１６参照）とは別の領域に形成されており電気的にも分離されている。このｎウエル１３ｎは、例えばｎ型不純物のリンまたはヒ素（Ａｓ）が導入されてなり、この領域内には、上記ｐチャネル型のＭＯＳ・ＦＥＴＱ2a、上記ダイオードＤ３およびウエル電位供給用のｎ型半導体領域１４ｎが形成されている。また、ｐウエル１３ｐは、例えばｐ型不純物のホウ素が導入されてなり、この領域内には、上記ｎチャネル型のＭＯＳ・ＦＥＴＱ2b、上記ダイオードＤ４およびウエル電位供給用のｐ型半導体領域１４ｐが形成されている。そして、このＭＯＳ・ＦＥＴＱ2a,Ｑ2bによってＣＭＯＳ（ComplimentaryMOS）回路形のインバータＩＮＶ１が形成されている。なお、ウエル電位供給用のｐ型半導体領域１４ｐには、例えばｐ型不純物のホウ素が導入され、ウエル電位供給用のｎ型半導体領域１４ｎには、例えばｎ型不純物のリンまたはＡｓが導入されている。
このインバータＩＮＶ１を構成するｐチャネル型のＭＯＳＱ2aは、ｎウエル１３ｎの上部に互いに離間して形成された一対のｐ⁺型半導体領域１５ｐｓ,１５ｐｄと、半導体基板４上に形成されたゲート絶縁膜１５ｐｉと、その上に形成されたゲート電極１５ｐｇとを有している。なお、一対のｐ⁺型半導体領域１５ｐｓ,１５ｐｄの間にＭＯＳ・ＦＥＴＱ2aのチャネル領域が形成される。
このｐ⁺型半導体領域１５ｐｓ,１５ｐｄには、例えばｐ型不純物のホウ素が導入されている。ｐ⁺型半導体領域１５ｐｓは、高電位側の電源ＶCCと電気的に接続されている。なお、このｎウエル１３ｎと半導体基板４との接触領域にダイオードＤ５が形成されている。
ゲート絶縁膜１５ｐｉは、例えばＳｉＯ₂からなる。ゲート電極１５ｐｇは、例えば低抵抗ポリシリコンからなる。ただし、ゲート電極１５ｐｇは、低抵抗ポリシリコンの単体膜で形成されることに限定されるものではなく、例えば低抵抗ポリシリコン上にタングステンシリサイド等のシリサイド膜を積み重ねてなる構造としても良いし、低抵抗ポリシリコン上に窒化チタン膜等のバリア金属膜等を介してタングステン膜等の金属膜を積み重ねてなる構造としても良い。
また、このＭＯＳ・ＦＥＴＱ2aと同じｎウエル１３ｎ内に形成された上記ダイオードＤ３は、このｎウエル１３ｎとその上部に形成されたｐ⁺型半導体領域１６ｐとの接触領域に形成されている。このダイオードＤ３は、一方の端子がインバータＩＮＶ１のゲート電極１５ｎｇ,１５ｐｇと電気的に接続され、他方の端子がｎウエル１３ｎを通じて高電位の電源ＶCCと電気的に接続されている。なお、ｐ⁺型半導体領域１６ｐには、例えばｐ型不純物のホウ素が導入されている。
他方、インバータＩＮＶ１を構成するｎチャネル型のＭＯＳ・ＦＥＴＱ2bは、ｐウエル１３ｐの上部に互いに離間して形成された一対のｎ⁺型半導体領域１５ｎｓ,１５ｎｄと、半導体基板４上に形成されたゲート絶縁膜１５ｎｉと、その上に形成されたゲート電極１５ｎｇとを有している。なお、一対のｎ⁺型半導体領域１５ｎｓ,１５ｎｄの間にＭＯＳ・ＦＥＴＱ2bのチャネル領域が形成される。
このｎ⁺型半導体領域１５ｎｓ,１５ｎｄには、例えばｎ型不純物のリンまたはＡｓが導入されている。ｎ⁺型半導体領域１５ｎｓは、接地電源ＧＮＤと電気的に接続されている。ゲート絶縁膜１５ｎｉは、例えばＳｉＯ₂からなる。ゲート電極１５ｎｇは、例えば低抵抗ポリシリコンからなる。ただし、ゲート電極１５ｎｇは、低抵抗ポリシリコンの単体膜で形成されることに限定されるものではなく、例えば低抵抗ポリシリコン上にタングステンシリサイド等のシリサイド膜を積み重ねてなる構造としても良いし、低抵抗ポリシリコン上に窒化チタン膜等のバリア金属膜等を介してタングステン膜等の金属膜を積み重ねてなる構造としても良い。なお、ゲート電極１５ｎｇは、配線を通じて、ゲート電極１５ｐｇ、ｎ⁺型半導体領域１６ｎ、ｐ⁺型半導体領域１６ｐおよび抵抗Ｒ１と電気的に接続されている。
また、このＭＯＳ・ＦＥＴＱ2bと同じｐウエル１３ｐ内に形成された上記ダイオードＤ４は、このｐウエル１３ｐとその上部に形成されたｎ⁺型半導体領域１６ｎとの接触領域に形成されている。このダイオードＤ４は、第１層配線１０ｆを通じて上記した抵抗Ｒ１と電気的に接続され、他方の端子がｐウエル１３ｐを通じて接地電源ＧＮＤと電気的に接続されている。なお、ｎ⁺型半導体領域１６ｎには、例えばｎ型不純物のリンまたはＡｓが導入されている。
このような半導体基板４上には、層間絶縁膜８ａが形成されており、これによってＭＯＳ・ＦＥＴＱ2a,Ｑ2b、ダイオードＤ３,Ｄ４等が被覆されている。この層間絶縁膜８ａ上には、例えばＡｌまたはＡｌ−Ｓｉ−Ｃｕ合金等からなる第１層配線１０ｆ〜１０ｉが形成されている。第１層配線１０ｆは、接続孔９ｊを通じてｎ⁺型半導体領域１６ｎと電気的に接続されている。第１層配線１０ｇは、接続孔９ｋを通じてｐ⁺型半導体領域１４ｐおよびｎ⁺型半導体領域１５ｎｓと電気的に接続されている。この第１層配線１０ｇは、接地電源ＧＮＤと電気的に接続されている。第１層配線１０ｈは、接続孔９ｍを通じてｎ⁺型半導体領域１５ｎｄおよびｐ⁺型半導体領域１５ｐｄと電気的に接続されている。この第１層配線１０ｈは、インバータＩＮＶ１の出力配線を構成しており、半導体集積回路装置の内部回路と電気的に接続されている。さらに、第１層配線１０ｉは、接続孔９ｎを通じて半導体領域１５ｐｓおよびｎ⁺型半導体領域１４ｎと電気的に接続されている。この第１層配線１０ｉは、高電位の電源ＶCCと電気的に接続されている。
このような本実施の形態３によれば、前記実施の形態１と同様の効果を得ることが可能となる。
（実施の形態４）
次に、本発明の実施形態４の半導体集積回路装置を図１８〜図２０によって説明する。
まず、本実施の形態４の半導体集積回路装置の回路構造を図１８によって説明する。なお、周辺回路３の回路構成は、前記実施の形態３（図１０、図１３および図１４参照）と同じなので、その詳細な説明は省略する。
本実施の形態４においては、保護回路１に、ダイオードＤ１およびサイリスタ（バイポーラトランジスタＱ1a,Ｑ1b）の他に、抵抗Ｒ２およびｎチャネル型のＭＯＳ・ＦＥＴＱ４が付加されている。すなわち、外部端子２と周辺回路３のインバータＩＮＶ１の入力との間に抵抗Ｒ１,Ｒ２が介在され、かつ、抵抗Ｒ１,Ｒ２間を結ぶ配線と接地電源ＧＮＤとの間にｎチャネル型のＭＯＳ・ＦＥＴＱ４がそのゲート電極を接地電源ＧＮＤに接続した状態で電気的に接続されている。これ以外は前記実施の形態３と同じである。サイリスタを構成するバイポーラトランジスタＱ1aのエミッタとダイオードＤ１のｐ型半導体領域は同一ウエル内に配置されている。ｎチャネル型のＭＯＳ・ＦＥＴＱ４がサイリスタの近傍に配置されていることを模式的に示すものである。
抵抗Ｒ２は、ＭＯＳ・ＦＥＴＱ４側に流れる電流の量を制限し、かつ、ＭＯＳ・ＦＥＴＱ４のゲート絶縁破壊を防止する機能を有している。また、ＭＯＳ・ＦＥＴＱ４は、保護回路１のサイリスタを構成するバイポーラトランジスタＱ1bのエミッタ電極側を順方向にすることでそのベース電極側にホールを注入させるようにしてバイポーラトランジスタＱ1bを動作させ易くし、そのサイリスタの動作を促す機能を有している。なお、ＭＯＳ・ＦＥＴＱ４は、そのサイリスタをオンさせるためのトリガ素子であり、外部端子２側の過電流をＭＯＳ・ＦＥＴＱ４を通じて接地電源ＧＮＤに逃がすことを主とする素子ではない。このため、上記したようにＭＯＳ・ＦＥＴＱ４に流れる電流を抵抗Ｒ２により制限している。また、保護回路１のサイリスタ、ダイオードＤ１およびＭＯＳ・ＦＥＴＱ４の接地電源ＧＮＤは同一のものであり、特に分けていない。
次に、図１８の保護回路１部分に対応するデバイス構造を図１９および図２０によって説明する。図１９および図２０は図１８の保護回路１に対応する平面図およびそのＸ−Ｙ線の断面図を示している。なお、図１９および図２０においては図面を分かり易くするために同じ領域には同じハッチングが付してある。
本実施の形態４のデバイス構造は、ｎチャネル型のＭＯＳ・ＦＥＴＱ４を付加した以外は基本的に前記実施の形態１,３の場合と同じである。ｎチャネル型のＭＯＳ・ＦＥＴＱ４は、半導体基板４の上部に形成された一対のｎ⁺半導体領域７ｎ３,７ｎ４と、半導体基板４上に形成されたゲート絶縁膜１７ｎｉと、その上に形成されたゲート電極１７ｎｇとを有している。この一対のｎ⁺型半導体領域７ｎ３,７ｎ４は、ＭＯＳ・ＦＥＴＱ４のソース・ドレイン用の半導体領域であり、例えばｎ型不純物のリンまたはＡｓが導入されて形成されている。一方のｎ⁺半導体領域７ｎ３は、上記したようにバイポーラトランジスタＱ1bの一部を構成する領域であるとともに、本実施の形態４においてはＭＯＳ・ＦＥＴＱ４の一部でもあり、ｐウエル５ｐ２、ｎウエル５ｎ２およびｐウエル５ｐ３に跨るように形成されている。このｎ⁺型半導体領域７ｎ３は、第１層配線１０ｃ、第２層配線１２ｃを介して第１層配線１０ｂ、ゲート電極１７ｎｇおよび接地電源ＧＮＤと電気的に接続されている。また、他方のｎ⁺型半導体領域７ｎ４は、ｐウエル５ｐ３内に形成されている。このｎ⁺型半導体領域７ｎ４は、接続孔９ｐを通じて第１層配線１０ｊに電気的に接続され、さらにこの第１層配線１０ｊ等を介して抵抗Ｒ１,Ｒ２間の配線と電気的に接続されている。なお、ＭＯＳ・ＦＥＴＱ４のチャネル領域は、一対のｎ⁺型半導体領域７ｎ３,７ｎ４の間のｐウエル５ｐ３の領域に形成される。
このＭＯＳ・ＦＥＴＱ４のゲート絶縁膜１７ｎｉは、例えばＳｉＯ₂からなる。ゲート電極１７ｎｇは、例えば低抵抗ポリシリコンからなる。ただし、ゲート電極１７ｎｇは、低抵抗ポリシリコンの単体膜で形成されることに限定されるものではなく、例えば低抵抗ポリシリコン上にタングステンシリサイド等のシリサイド膜を積み重ねてなる構造としても良いし、低抵抗ポリシリコン上に窒化チタン膜等のバリア金属膜等を介してタングステン膜等の金属膜を積み重ねてなる構造としても良い。
第２層配線１２ａのパターン部１２ａ１は、接続孔９ｒを通じて第１層配線に接続されさらに接続孔９ｓ１を通じて抵抗Ｒ２の一端と電気的に接続されている。この抵抗Ｒ２は、例えば低抵抗ポリシリコンからなり、所定のシート抵抗値に設定されている。この抵抗Ｒ２の他端は、接続孔９ｓ２を通じて第１層配線１０ｊに接続されさらに接続孔９ｔを通じて第２層配線１２ｄと電気的に接続されている。また、接地電源ＧＮＤ用の第２層配線１２ｃは、接続孔９ｈを通じて第１層配線１０ｂ,１０ｃと電気的に接続されており、さらに、その第１層配線１０ｂ,１０ｃの一部は接続孔９ｕを通じてＭＯＳ・ＦＥＴＱ４のゲート電極１７ｎｇと電気的に接続されている。これにより、そのゲート電極１７ｎｇは、ｎ⁺型半導体領域７ｎ３、ｐ⁺型半導体領域７ｐ１および接地電源ＧＮＤと電気的に接続されている。
このような本実施の形態４によれば、前記実施の形態１で得られた効果の他に、以下の効果を得ることが可能となる。すなわち、ＭＯＳ・ＦＥＴＱ４を設けたことにより、保護回路１を構成するサイリスタを素早く駆動させ、外部端子２側の過電流を素早く接地電源ＧＮＤ側に逃がすことが可能となる。したがって、ＥＳＤ特性を向上させることができ、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。
（実施の形態５）
次に、本発明の実施形態５である半導体集積回路装置を図２１〜図２３によって説明する。
まず、本実施の形態５の半導体集積回路装置の回路構造を図２１に示す。保護回路１の回路構成は、前記実施の形態２（図７参照）と同じなので、その詳細な説明は省略する。なお、サイリスタを構成するバイポーラトランジスタＱ1aのエミッタとダイオードＤ１のｐ型半導体領域は同一ウエル内に配置されている。ダイオードＤ２がサイリスタの近傍に配置されていることを模式的に示すものである。また、ダイオードＤ１,Ｄ２の接地電源ＧＮＤは前記実施の形態２と同様に共通の接地電源を使用している。また、保護回路１の後段の周辺回路３についても、前記実施の形態３（図１０、図１３および図１４参照）と同じなで、その詳細な説明も省略する。
次に、図２１の回路部分に対応するデバイス構造を図２２および図２３に示す。図２２および図２３は図２１の保護回路１に対応する平面図およびそのＸ−Ｙ線の断面図を示している。なお、図２２および図２３においては図面を分かり易くするために同じ領域には同じハッチングが付してある。
保護回路１のデバイス構造も基本的に前記実施の形態２と同じである。特に、本実施の形態５においても、前記実施の形態２と同様に、ダイオードＤ１のｎ型半導体領域とバイポーラトランジスタＱ1aのエミッタとが同一のｎウエル５ｎ１内に互いに近接した状態で設けられ、かつ、これらを取り囲むように枠状にｐ⁺型半導体領域７ｐ３が半導体基板４のｐウエル５ｐの上部に形成されてダイオードＤ２が設けられている。
また、配線構造も前記実施の形態３とほぼ同じである。特に、本実施の形態５においては、ｐ⁺型半導体領域７ｐ３の上層にその形状に沿って枠状の第１層配線１０ｋが設けられている。第１層配線１０ｋは、例えばＡｌまたはＡｌ−Ｓｉ−Ｃｕ合金からなり、接続孔９ｖを通じてｐ⁺型半導体領域７ｐ３と電気的に接続されている。この接続孔９ｖは、第１層配線１０ｋのラインに沿って複数個配置されている。また、第２層配線１２ｃは、前記実施の形態３と同様、接地電源ＧＮＤを供給するための幅広の接地電源配線であるが、この配線は、接続孔９ｈ,９ｗを通じて第１層配線１０ｃ,１０ｋに電気的に接続されており、ダイオードＤ１,Ｄ２の共通の接地電源配線となっている。
このような本実施の形態５においても前記実施の形態２と同様の効果を得ることが可能となる。すなわち、本実施の形態５においては、外部端子２に負の過電圧が印加された場合、過電流をダイオードＤ１,Ｄ２の両方を通じて接地電位ＧＮＤに速やかに放電することが可能となっている。
（実施の形態６）
次に、本発明の実施形態６の半導体集積回路装置を図２４〜図２６によって説明する。まず、本実施の形態６の半導体集積回路装置の回路構造を図２４に示す。保護回路１の回路構成は、前記実施の形態２（図７参照）とほぼ同じである。ただし、本実施の形態６においては、サイリスタ（バイポーラトランジスタＱ1a,Ｑ1b）およびダイオードＤ１と、ダイオードＤ２とでそれぞれ別々の接地電源ＧＮＤ１,ＧＮＤ２が使用されている。この接地電源ＧＮＤ１,ＧＮＤ２は電気的に分離されている。これは、例えば半導体基板の電位を負に設定するような製品に本発明を適用した場合を示しており、特に限定されないが、接地電源ＧＮＤ１は、例えば０（零）Ｖ程度に設定され、接地電源ＧＮＤ２は、例えば−１．５Ｖ程度に設定されている。
なお、サイリスタを構成するバイポーラトランジスタＱ1aのエミッタとダイオードＤ１のｐ型半導体領域とが同一ウエル内に配置されている。ダイオードＤ２がサイリスタの近傍に配置されていることを模式的に示すものである。また、保護回路１の後段の周辺回路３については、前記実施の形態３（図１０、図１３および図１４参照）と同じなので、その詳細な説明は省略する。
次に、図２４の回路部分に対応するデバイス構造を図２５および図２６によって説明する。図２５および図２６は図２４の保護回路１に対応する平面図およびそのＸ−Ｙ線の断面図を示している。なお、図２５および図２６においては図面を分かり易くするために同じ領域には同じハッチングが付してある。
保護回路１のデバイス構造も基本的に前記実施の形態２と同じである。特に、本実施の形態６においても前記実施の形態２,５と同様に、ダイオードＤ１のｐ型半導体領域がバイポーラトランジスタＱ1aのエミッタと同一のｎウエル５ｎ１内に互いに近接した状態で設けられ、かつ、これらを取り囲むように枠状にｐ⁺型半導体領域７ｐ３が半導体基板４のｐウエル５ｐ上部に形成されてダイオードＤ２が設けられている。
特に、この本実施の形態６は、上記したように、例えば半導体基板４の電位を内部電源によって負に設定するような製品に本発明を適用した場合を考慮したものである。この場合、ダイオードＤ２は、ｐウエル５ｐ内に配置されることから、半導体基板４の負の電位、すなわち、内部電源で設定される接地電源ＧＮＤ２に接続される。このような構造の場合、前記した過電流は、接地電源ＧＮＤ２が内部電源から生成されることから、ダイオードＤ２を通じて接地電源ＧＮＤ２側に逃げることができない場合が生じる。
しかし、本実施の形態６においては、保護回路１のダイオードＤ１が半導体基板４とは電気的に分離されたｎウエル５ｎ１内に設けられることから、ダイオードＤ１を外部電源で設定される接地電源ＧＮＤ１と電気的に接続することができる。したがって、外部端子２に負の過電圧が印加されたとしても、それによる過電流をダイオードＤ１を通じて接地電源ＧＮＤ１に速やかに放電することができるので、半導体基板４の電位を内部電源によって負電位に設定するような製品でもＥＳＤ耐性を向上させることが可能となる。
このような本実施の形態６の配線構造においては、第２配線層に２本の接地電源用の第２層配線１２ｃ１,１２ｃ２が配置されている。第２層配線１２ｃ１は、接地電源ＧＮＤ１を供給するための接地電源配線であり、接続孔９ｈを通じて第１層配線１０ｂと電気的に接続され、これを通じてダイオードＤ１およびバイポーラトランジスタＱ1a,Ｑ1b（サイリスタ）と電気的に接続されている。また、第２層配線１２ｃ２は、接地電源ＧＮＤ２を供給するための接地電源配線であり、接続孔９ｗを通じて第１層配線１０ｋと電気的に接続され、これを通じてダイオードＤ２と電気的に接続されている。
このように、本実施の形態６によれば、半導体基板４の電位を所定電位に設定するような製品に本発明を適用したとしても、前記実施の形態２と同様の効果を得ることが可能となる。
（実施の形態７）
次に、本発明の実施形態７の半導体集積回路装置を図２７によって説明する。本実施の形態７の保護回路１は、前記実施の形態４（図１８参照）と前記実施の形態５（図２１参照）とを組み合わせたものであり、前記したサイリスタ（バイポーラトランジスタＱ1a,Ｑ1b）およびダイオードＤ１に加えて、抵抗Ｒ２、ｎチャネル型のＭＯＳ・ＦＥＴＱ４およびダイオードＤ２を有している。すなわち、本実施の形態７においては、外部端子２と周辺回路３のインバータＩＮＶ１の入力との間に抵抗Ｒ１,Ｒ２が介在され、その抵抗Ｒ１,Ｒ２間を結ぶ配線と接地電源ＧＮＤとの間にｎチャネル型のＭＯＳ・ＦＥＴＱ４がそのゲート電極を接地電源ＧＮＤに接続した状態で電気的に接続され、さらに、その抵抗Ｒ１,Ｒ２を結ぶ配線と接地電源ＧＮＤとの間にダイオードＤ２が電気的に接続されている。
なお、サイリスタを構成するバイポーラトランジスタＱ1aのエミッタとダイオードＤ１のｐ型半導体領域とが同一ウエル内に配置されている。ＭＯＳ・ＦＥＴＱ４およびダイオードＤ２がサイリスタの近傍に配置されていることを模式的に示すものである。また、保護回路１の後段の周辺回路３については、前記実施の形態３（図１０、図１３および図１４参照）と同じなので、その詳細な回路説明は省略する。
デバイス構造は、図１９および図２０に示すダイオードＤ１、バイポーラトランジスタＱ1a,Ｑ1bおよびＭＯＳ・ＦＥＴＱ４を平面的に取り囲むように、図２２および図２３に示したように、ｐウエル５ｐの上部にｐ⁺型半導体領域７ｐ３を設けることで構成される。また、この場合の図１９の第２層配線１２ｃは、ＭＯＳ・ＦＥＴＱ４のｎ⁺型半導体領域７ｎ３と電気的に接続され、かつ、図２２および図２３に示したように、ダイオードＤ２のｐ⁺型半導体領域７ｐ３とも電気的に接続される。
このような本実施の形態７においても前記実施の形態１〜５で得られる効果を得ることが可能となっている。
（実施の形態８）
次に、本発明の実施形態８の半導体集積回路装置を図２８によって説明する。本実施の形態８の保護回路１は、前記実施の形態４（図１８参照）と前記実施の形態６（図２４参照）とを組み合わせたものであり、前記したサイリスタ（バイポーラトランジスタＱ1a,Ｑ1b）およびダイオードＤ１に加えて、抵抗Ｒ２、ｎチャネル型のＭＯＳ・ＦＥＴＱ４およびダイオードＤ２を有している。すなわち、本実施の形態８においては、外部端子２と周辺回路３のインバータＩＮＶ１の入力との間に抵抗Ｒ１,Ｒ２が介在され、その抵抗Ｒ１,Ｒ２間を結ぶ配線と接地電源ＧＮＤ１との間にｎチャネル型のＭＯＳ・ＦＥＴＱ４がそのゲート電極を接地電源ＧＮＤ１に接続した状態で電気的に接続され、さらに、その抵抗Ｒ１,Ｒ２を結ぶ配線と接地電源ＧＮＤ２との間にダイオードＤ２が電気的に接続されている。そして、本実施の形態８においては、サイリスタ（バイポーラトランジスタＱ1a,Ｑ1b）およびダイオードＤ１とダイオードＤ２とで、それぞれ別の接地電源ＧＮＤ１,ＧＮＤ２が使用されている。この接地電源ＧＮＤ１,ＧＮＤ２とは電気的に分離されており、特に限定されないが、接地電源ＧＮＤ１は、例えば０（零）Ｖ程度に設定され、接地電源ＧＮＤ２は、例えば−１．５Ｖ程度に設定されている。
この本実施の形態８は、例えば半導体基板の電位を内部電源によって負に設定するような製品に本発明を適用した場合を考慮したものである。この場合、ダイオードＤ２は、ｐウエル５ｐ（図２５、図２６参照）内に配置されることから内部電源で設定される接地電源ＧＮＤ２に接続されるので、前記した過電流をダイオードＤ２を通じては良好に逃がせない場合が生じる。しかし、保護回路１のダイオードＤ１は、半導体基板４とは電気的に分離されたｎウエル５ｎ１（図２５、図２６参照）内に設けられることから、外部電源で設定される接地電源ＧＮＤ１と電気的に接続することができる。したがって、外部端子２に負の過電圧が印加されたとしても、それによる過電流をダイオードＤ１を通じて接地電源ＧＮＤ１に速やかに放電することができるので、半導体基板の電位を内部電源によって負電位に設定するような製品でもＥＳＤ耐性を向上させることが可能となる。
なお、サイリスタを構成するバイポーラトランジスタＱ1aのエミッタとダイオードＤ１のｐ型半導体領域とが同一ウエル内に配置されている。ＭＯＳ・ＦＥＴＱ４およびダイオードＤ２がサイリスタの近傍に配置されていることを模式的に示すものである。また、保護回路１の後段の周辺回路３については、前記実施の形態３（図１０、図１３および図１４参照）と同じなので、その詳細な回路説明は省略する。
本実施の形態８の場合のデバイス構造は、前記実施の形態７とほぼ同じである。ただし、本実施の形態８の場合は、図２５および図２６に示したように、接地電源ＧＮＤ１,ＧＮＤ２用の第２層配線１２ｃ１,１２ｃ２が設けられる。そして、その第２層配線１２ｃ１は、接続孔９ｈを通じて第１層配線１０ｂと電気的に接続され、これを通じてダイオードＤ１およびサイリスタ（バイポーラトランジスタＱ1a,Ｑ1b）と電気的に接続される。また、第２層配線１２ｃ２は、接続孔９ｖを通じて第１層配線１０ｋと電気的に接続され、これを通じてダイオードＤ２と電気的に接続される。
このような本実施の形態８においても前記実施の形態１〜４,６で得られる効果を得ることが可能となっている。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態１〜３に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態１〜３においては、半導体基板をｐ型Ｓｉとした場合について説明したが、これに限定されるものではなく、例えばｎ型Ｓｉとしても良い。
また、前記実施の形態２,３においては、複数の外部端子の各々に接続された個々のサイリスタ構造の保護素子を１つ１つ取り囲むようにｐ⁺型半導体領域を形成した場合について説明したが、これに限定されるものではなく、例えば複数の外部端子の各々に接続された個々のサイリスタ構造の保護素子を複数個まとめて取り囲むようにｐ⁺型半導体領域を形成しても良い。
産業上の利用可能性
以上のように、本発明の半導体集積回路装置およびその製造方法は、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等のようなメモリ回路、マイクロプロセッサ等のような論理回路、メモリ回路と論理回路とを同一半導体基板上に設けてなる半導体集積回路装置あるいはこれらを有する電子回路装置に用いて好適なものである。

Claims (28)

1. 同一半導体基板に形成された、サイリスタ構造の保護素子とダイオードであって、外部端子と、前記半導体基板内に形成された、第１導電型の第１領域と、前記第１導電型の第１領域と隣接するように形成され、かつ、前記第１導電型と反対導電型の第２導電型の第２領域と、前記第１領域内に形成された前記第２導電型の第３領域と、前記第２領域内に形成された前記第１導電型の第４領域と、前記第１領域の内部に形成された前記第２導電型の第５領域とを有し、
   前記第１領域および前記第３領域は前記外部端子に電気的に接続され、前記第４領域と前記第５領域は接地電位に電気的に接続され、
   前記サイリスタ構造の保護素子は、前記第１領域と前記第２領域と前記第３領域と前記第４領域とを有し、
   前記ダイオードは、前記第５領域を有し、かつ、前記外部端子に負の電圧が印加された場合に前記外部端子と前記接地電位との接続方向が順方向となるように接続され、
   前記第２領域と前記第５領域とが離間されていることを特徴とする半導体集積回路装置。
2. 同一半導体基板に形成された、サイリスタ構造の保護素子とダイオードであって、外部端子と、前記半導体基板内に形成された、第１導電型の第１領域と、前記第１領域とｐｎ接合を形成する前記第１導電型と反対導電型の第２導電型の第２領域と、前記第１領域の内部に形成され、前記第１領域とｐｎ接合を形成する第２導電型の第３領域と、前記第２領域の内部に形成され、前記第２領域とｐｎ接合を形成する第１導電型の第４領域と、前記第１領域の内部に形成された前記第２導電型の第５領域とを有し、
   前記第１領域および前記第３領域は前記外部端子に電気的に接続され、前記第４領域と前記第５領域は接地電位に電気的に接続され、
   前記サイリスタ構造の保護素子は、前記第１領域と前記第２領域と前記第３領域と前記第４領域とを有し、
   前記ダイオードは、前記第５領域を有し、かつ、前記外部端子に負の電圧が印加された場合に前記外部端子と前記接地電位との間に接続方向が順方向となるようなｐｎ接合を有することを特徴とする半導体集積回路装置。
3. 請求項１または２に記載の半導体集積回路装置において、前記第１領域は、前記第１領域の不純物濃度よりも大きい不純物濃度を有する、前記第１領域内に形成された前記第１導電型の第６領域を介して前記外部端子と電気的に接続されていることを特徴とする半導体集積回路装置。
4. 半導体基板に形成され、かつ、第１外部端子と第２外部端子との間に電気的に接続されたサイリスタ構造の保護素子と、前記第１外部端子と前記第２外部端子との間に、前記第１外部端子に負の過電圧が印加された場合に接続方向が順方向となるように電気的に接続された保護素子として機能するダイオードとを有し、
   前記サイリスタ構造は、
   前記半導体基板内に形成された第１導電型の第１領域と、
   前記第１領域と隣接するように形成された、前記第１導電型と反対の第２導電型の第２領域と、
   前記第１外部端子と電気的に接続され、かつ、前記第１領域内に形成された前記第２導電型の第３領域と、
   前記第２外部端子と電気的に接続され、かつ、前記第２領域内に形成された前記第１導電型の第４領域とを有し、
   前記ダイオードは、
   前記第２外部端子と電気的に接続され、かつ、前記第１領域内に形成された前記第２導電型の第５領域と、
   前記第１外部端子と電気的に接続され、かつ、前記第１領域内に形成された前記第１導電型の第６領域とを有することを特徴とする半導体集積回路装置。
5. 請求項３または４に記載の半導体集積回路装置において、前記第５領域と前記第６領域とが、その各々の長辺が平行に対向するように配置されていることを特徴とする半導体集積回路装置。
6. 請求項１〜５のいずれか１項に記載の半導体集積回路装置において、さらに、前記第１領域内に形成され、かつ、前記第２領域内に形成されている前記第１導電型の第７領域を有し、前記第７領域の不純物濃度は前記第１領域の不純物濃度よりも大きいことを特徴とする半導体集積回路装置。
7. 請求項６に記載の半導体集積回路装置において、前記第３領域と前記第７領域とが、その各々の長辺が平行に対向するように配置されていることを特徴とする半導体集積回路装置。
8. 請求項１〜７のいずれか１項に記載の半導体集積回路装置において、前記第１導電型はｎ型、前記第２導電型はｐ型であることを特徴とする半導体集積回路装置。
9. 半導体基板に形成されたサイリスタ構造の第１保護素子と前記半導体基板に形成されたダイオード構造の第２保護素子とを有し、
   前記第１保護素子は、
   第１導電型の第１領域と、第１導電型と反対の第２導電型の第２領域と、前記第１導電型の第３領域と、前記第２導電型の第４領域とを有し、
   前記第１領域は前記第２領域内に形成され、かつ、信号用の外部端子と電気的に接続され、前記第２領域は前記外部端子と電気的に接続され、前記第３領域は前記第２領域と前記第４領域との間に形成され、前記第４領域は基準電位と電気的に接続され、
   前記第２保護素子は、
   前記基準電位と電気的に接続され、かつ、前記第２領域内に形成された第１導電型の第５領域を有し、
   前記第５領域は、基準電位に電気的に接続され、かつ、前記第５領域と前記第２領域との間でｐｎ接合が形成されていることを特徴とする半導体集積回路装置。
10. 請求項９に記載の半導体集積回路装置において、さらに、前記第１保護素子は前記第２領域の不純物濃度よりも大きい不純物濃度を有する前記第２導電型の第６領域を有し、前記第２領域と前記第３領域との両方の領域内に形成されていることを特徴とする半導体集積回路装置。
11. 請求項９または１０に記載の半導体集積回路装置において、さらに、前記第１保護素子は前記第４領域の不純物濃度よりも大きい不純物濃度を有する前記第２導電型の第７領域を有し、前記第３領域と前記第４領域との両方の領域内に形成されていることを特徴とする半導体集積回路装置。
12. 半導体基板に形成されたサイリスタ構造を有する第１保護素子と、前記半導体基板に形成されたダイオード構造を有する第２保護素子と、前記半導体基板に形成されたソース用の半導体領域とゲート電極とを有するＭＩＳトランジスタとを有し、
    前記第１保護素子は第１導電型の第１領域と、前記第１導電型と反対の第２導電型の第２領域と、前記第１導電型の第３領域と、前記第２導電型の第４領域とを有し、
    前記第１領域は前記第２領域内に形成され、かつ、信号用の外部端子に電気的に接続され、前記第２領域は前記外部端子に電気的に接続され、前記第３領域は前記第２領域と前記第４領域との間に形成され、前記第４領域は基準電位と電気的に接続され、
    前記第２保護素子は前記外部端子と前記基準電位との間に電気的に接続され、かつ、前記第２領域内に形成された第１導電型の第５領域を有し、前記第５領域は、基準電位に電気的に接続され、かつ、前記第５領域と前記第２領域との間でｐｎ接合が形成され、前記第４領域は前記ＭＩＳトランジスタの前記半導体領域として機能し、前記ＭＩＳトランジスタの前記ゲート電極は前記基準電位に電気的に接続されていることを特徴とする半導体集積回路装置。
13. 請求項１２に記載の半導体集積回路装置において、前記第１保護素子は前記第２領域の不純物濃度よりも大きい不純物濃度を有する前記第２導電型の第６領域を有し、前記第６領域は前記第２領域と前記第３領域との両方の領域内に形成されていることを特徴とする半導体集積回路装置。
14. 請求項１２または１３に記載の半導体集積回路装置において、前記第１保護素子は前記第４領域の不純物濃度よりも大きい不純物濃度を有する前記第２導電型の第７領域を有し、前記第７領域は前記第３領域と前記第４領域との両方の領域内に形成されていることを特徴とする半導体集積回路装置。
15. 半導体基板に形成されたサイリスタ構造を有する第１保護素子と、前記半導体基板に形成されたダイオード構造を有する第２保護素子と、前記半導体基板に前記第２保護素子とお互いに離れるように形成されたダイオード構造を有する第３保護素子とを有し、
    前記第１保護素子は第１導電型の第１領域と、第１導電型と反対の第２導電型の第２領域と、前記第１導電型の第３領域と、前記第２導電型の第４領域とを有し、
    前記第１領域は前記第２領域内に形成され、かつ、信号用の外部端子に電気的に接続され、前記第２領域は前記外部端子に電気的に接続され、前記第３領域は前記第２領域と前記第４領域との間に形成され、前記第４領域は第１基準電位に電気的に接続され、
    前記第２保護素子は前記外部端子と前記第１基準電位との間に接続され、かつ、前記第２領域内に形成された第１導電型の第５領域を有し、前記第５領域は、前記第１基準電位に電気的に接続され、かつ、前記第５領域と前記第２領域との間でｐｎ接合が形成され、
    前記第３保護素子は第１導電型の第８領域と前記第２領域とを有し、前記第８領域は第２基準電位に電気的に接続されていることを特徴とする半導体集積回路装置。
16. 請求項１５に記載の半導体集積回路装置において、前記第１保護素子は前記第２領域の不純物濃度よりも大きい不純物濃度を有する前記第２導電型の第６領域を有し、前記第６領域は前記第２領域と前記第３領域との両方の領域内に形成されていることを特徴とする半導体集積回路装置。
17. 請求項１５または１６に記載の半導体集積回路装置において、前記第１保護素子は前記第４領域の不純物濃度よりも大きい不純物濃度を有する前記第２導電型の第７領域を有し、前記第７領域は前記第３領域と前記第４領域との両方の領域内に形成されていることを特徴とする半導体集積回路装置。
18. 請求項１５〜１７のいずれか１項に記載の半導体集積回路装置において、前記第３保護素子の前記第８領域は、前記第１保護素子を取り囲むように配置されていることを特徴とする半導体集積回路装置。
19. 請求項１５〜１８のいずれか１項に記載の半導体集積回路装置において、前記第１基準電位と前記第２基準電位とは共通の基準電位であることを特徴とする半導体集積回路装置。
20. 請求項９〜１９のいずれか１項に記載の半導体集積回路装置において、前記第２領域は、前記第２領域の不純物濃度よりも大きい不純物濃度を有する、前記第２領域内に形成された前記第２導電型の第９領域を介して前記外部端子と電気的に接続されていることを特徴とする半導体集積回路装置。
21. 請求項９〜２０のいずれか１項に記載の半導体集積回路装置において、前記第１導電型はｐ型、前記第２導電型はｎ型であることを特徴とする半導体集積回路装置。
22. 外部端子と接地電位との間に電気的に接続されるサイリスタ構造の保護素子を半導体基板上に設けてなる半導体集積回路装置であって、前記外部端子と前記接地電位との間に、保護素子として機能するダイオードを、前記外部端子に負の過電圧が印加された場合に接続方向が順方向となるように電気的に接続され、
    前記サイリスタ構造の保護素子は、
    前記半導体基板の上層に形成され、前記半導体基板とは反対導電型の第１半導体領域と、
    前記半導体基板の上層において、前記第１半導体領域から離間して形成され、前記半導体基板とは反対導電型の第２半導体領域と、
    前記第１半導体領域とは反対の導電型の領域であって、前記半導体基板において少なくとも前記第１半導体領域と第２半導体領域との間に形成された第３半導体領域と、
    前記第１半導体領域内に形成され、前記第１半導体領域と同一導電型の半導体領域で構成され、かつ、前記外部端子と電気的に接続された第４半導体領域と、
    前記第１半導体領域内において前記第４半導体領域に隣接して形成され、前記第１半導体領域とは反対導電型の半導体領域で構成され、かつ、前記外部端子と電気的に接続された第５半導体領域と、
    前記第１半導体領域に一部分が配置され、かつ、前記第３半導体領域に残りの部分が配置されるように構成された、前記第１半導体領域と同一導電型の第６半導体領域と、
    前記第２半導体領域に一部分が配置され、かつ、前記第３半導体領域に残りの部分が配置されるように構成され、前記第６半導体領域とは離間して配置され、前記第１半導体領域と同一導電型の半導体領域で構成され、前記接地電位と電気的に接続された第７半導体領域とを有し、
    前記ダイオードは、前記第１半導体領域とは反対導電型の第８半導体領域を有し、前記第８半導体領域を、接地電位に電気的に接続するとともに、前記第１半導体領域内に設けたことを特徴とする半導体集積回路装置。
23. 外部から信号が入力される信号用の外部端子と、外部から基準電位が供給される基準電位用の外部端子と、サイリスタ構造の保護素子と、ダイオード構造の保護素子とを半導体基板に備え、前記サイリスタ構造の保護素子と、前記ダイオード構造の保護素子とを前記信号用の外部端子と基準電位用の外部端子との間に並列に接続した保護回路構造を有する半導体集積回路装置であって、
    前記サイリスタ構造の保護素子は、
    前記半導体基板に形成された第１導電型の第１半導体領域と、
    前記半導体基板において前記第１半導体領域とは離間した位置に形成された第１導電型の第２半導体領域と、
    前記第１導電型とは反対の導電型の領域であって、前記半導体基板において少なくとも前記第１導電型の第１半導体領域と第１導電型の第２半導体領域との間に形成された第２導電型の第３半導体領域と、
    前記第１導電型の第１半導体領域内に形成され、前記信号用の外部端子と電気的に接続された第１導電型の第４半導体領域と、
    前記第１導電型の第１半導体領域内に形成され、前記信号用の外部端子と電気的に接続された第２導電型の第５半導体領域と、
    前記半導体基板において前記第１導電型の第１半導体領域に一部分が配置され、前記第２導電型の第３半導体領域に残りの部分が配置されるように形成された第１導電型の第６半導体領域と、
    前記半導体基板において前記第１導電型の第２半導体領域に一部分が配置され、前記第２導電型の第３半導体領域に残りの部分が配置されるように形成され、前記基準電位用の外部端子と電気的に接続された第１導電型の第７半導体領域とを有し、
    前記ダイオード構造の保護素子は、
    前記第１導電型の第１半導体領域内に形成され、前記基準電位の外部端子に電気的に接続された第２導電型の第８半導体領域とを有することを特徴とする半導体集積回路装置。
24. 請求項２２または２３に記載の半導体集積回路装置において、前記第１導電型の第４半導体領域と、前記第２導電型の第８半導体領域とを、その各々の長辺が平行に対向するように配置したことを特徴とする半導体集積回路装置。
25. 請求項２２〜２４のいずれか１項に記載の半導体集積回路装置において、前記第１導電型の第６半導体領域の不純物濃度は、前記第１導電型の第１半導体領域の不純物濃度よりも大であり、前記第１導電型の第７半導体領域の不純物濃度は、前記第１導電型の第２半導体領域の不純物濃度よりも大であることを特徴とする半導体集積回路装置。
26. 請求項２２〜２５のいずれか１項に記載の半導体集積回路装置において、前記信号用の外部端子と前記第２導電型の第５半導体領域とを接続する配線は金属膜からなることを特徴とする半導体集積回路装置。
27. 請求項２２〜２６のいずれか１項に記載の半導体集積回路装置において、前記第１導電型の第４半導体領域、第２導電型の第５半導体領域、第１導電型の第６半導体領域、第１導電型の第７半導体領域および第２導電型の第８半導体領域を平面的に取り囲むように形成された第２導電型の第９半導体領域を有することを特徴とする半導体集積回路装置。
28. 請求項２２〜２７のいずれか１項に記載の半導体集積回路装置において、前記第１導電型はｎ型、前記第２導電型はｐ型であることを特徴とする半導体集積回路装置。

Images