JP4141095B2

JP4141095B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP4141095B2
Application number: JP2000260132A
Authority: JP
Inventors: 敏光谷口; 隆新井; 将茂青山
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1999-10-29
Filing date: 2000-08-30
Publication date: 2008-08-27
Anticipated expiration: 2020-08-30
Also published as: JP2001196582A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、更に言えば、例えば液晶駆動用ドライバを構成する各種ＭＯＳトランジスタを１つの半導体基板上に構成する技術に関する。
【０００２】
【従来の技術】
以下、従来の半導体装置とその製造方法について図面を参照しながら説明する。
【０００３】
ここで、液晶駆動用ドライバは、ロジック系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ、高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ，Ｐチャネル型ＭＯＳトランジスタ，Ｎチャネル型Ｄ（Double diffused）ＭＯＳトランジスタ及びＰチャネル型ＤＭＯＳトランジスタ、レベルシフタ用の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ等から成る。
【０００４】
ここで、上記ＤＭＯＳトランジスタ構造とは、半導体基板表面側に形成した拡散層に対して、導電型の異なる不純物を拡散させて、新たな拡散層を形成し、これらの拡散層の横方向拡散の差を実効チャネル長として利用してなるものであり、短いチャネルが形成されることで、低オン抵抗化に適した素子となる。
【０００５】
図１４は従来のＤＭＯＳトランジスタを説明するための断面図であり、一例としてＮチャネル型ＤＭＯＳトランジスタ構造について図示してある。尚、Ｐチャネル型ＤＭＯＳトランジスタ構造についての説明は省略するが、導電型が異なるだけで、同様の構造と成っているのは周知の通りである。
【０００６】
図１４において、５１は一導電型、例えばＰ型の半導体基板で、５２はＮ型ウエルで、このＮ型ウエル５２内にＰ型ボディ層５３が形成されると共に、このＰ型ボディ層５３内にはＮ型拡散層５４が形成され、また前記Ｎ型ウエル５２内にＮ型拡散層５５が形成されている。基板表面にはゲート酸化膜５６を介してゲート電極５７が形成されており、このゲート電極５７直下のＰ型ボディ層５３の表面領域にはチャネル層５８が形成されている。
【０００７】
そして、前記Ｎ型拡散層５４をソース拡散層、Ｎ型拡散層５５をドレイン拡散層とし、ＬＯＣＯＳ酸化膜５９下のＮ型ウエル５２をドリフト層としている。また、６０，６１はそれぞれソース電極、ドレイン電極であり、６２はＰ型ボディ層５３の電位を取るためのＰ型拡散層で、６３は層間絶縁膜である。
【０００８】
上記ＤＭＯＳトランジスタにおいては、Ｎ型ウエル５２を拡散形成することで、Ｎ型ウエル５２表面での濃度が高くなり、このＮ型ウエル５２表面での電流が流れ易くすると共に、高耐圧化を図ることができる。
【０００９】
そして、このような構成のＤＭＯＳトランジスタは、表面緩和型（REduced SUFace Field、以下ＲＥＳＵＲＦと称す。）ＤＭＯＳと呼ばれ、前記Ｎ型ウエル２のドリフト層のドーパンド濃度は、ＲＥＳＵＲＦ条件を満たすように設定されている。尚、このような技術は、特開平９−１３９４３８号公報等に開示されている。
【００１０】
【発明が解決しようとする課題】
ここで、上記ＤＭＯＳトランジスタを形成する場合において、ゲート電極形成後に、Ｐ型ボディ層５３形成用の高温熱処理が必要になり、そのため、例えば０．３５μｍルール等の低電圧動作の微細化デバイスでの濃度プロファイルが狂ってしまうため、現状ではＤＭＯＳトランジスタのゲート電極を形成し、Ｐ型ボディ層形成用の高温熱処理が終了した後に、微細化ＭＯＳトランジスタを作り始めることになり、製造工程が長くなるという問題があった。
【００１１】
また、ＤＭＯＳトランジスタは、基本的に異なるイオン種による拡散係数及び拡散開始位置によりゲート長が決まってしまうため、ゲート長に対する設計上の自由度が小さいという問題もあった。
【００１２】
【課題を解決するための手段】
そこで、本発明の半導体装置は上記課題に鑑み為されたもので、一導電型ウエル上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極から離間されて形成される高濃度の逆導電型のソース・ドレイン層と、前記ソース・ドレイン層を取り囲むように形成され、前記ゲート電極下方に形成された一導電型のボディ層で分断された低濃度の逆導電型のソース・ドレイン層とを具備したことを特徴とする。
【００１３】
また、一導電型ウエル上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極の一端部に隣接するように形成される高濃度の逆導電型のソース層と、前記ゲート電極の他端部から離間されて形成される高濃度の逆導電型のドレイン層と、前記ゲート電極下方から前記逆導電型のドレイン層を取り囲むように形成される低濃度の逆導電型のドレイン層と、前記ゲート電極下方の前記逆導電型のソース層と前記逆導電型のドレイン層間に形成される一導電型のボディ層とを具備したことを特徴とする。
【００１４】
そして、前記ボディ層の形成を、イオン注入法により形成したことを特徴とする。
【００１５】
これにより、従来の熱処理ではチャネル長が一義的に決まってしまっていたが、本発明の製造方法では、ボディ層をイオン注入工程により形成しているため、各種設定可能となり、従来方法に比してゲート長に対する設計上の自由度が大きくなる。
【００１６】
また、本発明では、ボディ層をゲート電極下にのみ形成したため、従来構造のようにボディ層で高濃度のソース層を包み込むものに比して接合容量の低減化が図れる。
【００１７】
更に、従来方法のようにボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になる。
【００１８】
更に、本発明では、Ｐチャネル型ＤＭＯＳトランジスタを構成するＮ型ボディ層の表層部（チャネル領域）に、しきい値電圧調整用のＰ型層を形成したことを特徴とする。
【００１９】
これにより、同一条件で構成した場合にＮチャネル型ＤＭＯＳトランジスタの駆動能力に対して劣るＰチャネル型ＤＭＯＳトランジスタの駆動能力を向上させることが可能になる。
【００２０】
また、上記ＤＭＯＳトランジスタにおいて、各種導電型のボディ層に対応して、それぞれのチャネル層に駆動能力調整用の不純物層を形成することで、同一基板上に構成される異なる導電型のトランジスタの駆動能力を揃えることができる。
【００２１】
更に、本発明によれば、同一基板上に同一導電型でも大きさの異なる複数のトランジスタを形成するような場合、ボディ層に逆導電型層を設けることにより駆動能力を調整することも可能である。
【００２２】
【発明の実施の形態】
以下、本発明の半導体装置とその製造方法に係る一実施形態について図面を参照しながら説明する。
【００２３】
ここで、図１０は本発明の半導体装置、即ち液晶駆動用ドライバは、図面（ａ）の左側からロジック系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ、レベルシフタ用の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ、高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ，図面（ｂ）の左側から同じく高耐圧系の（例えば、３０Ｖ）Ｐチャネル型ＭＯＳトランジスタ，Ｎチャネル型ＤＭＯＳトランジスタ及びＰチャネル型ＤＭＯＳトランジスタで構成される。
【００２４】
以下、上記液晶駆動用ドライバを構成する各種ＭＯＳトランジスタの製造方法について説明する。
【００２５】
先ず、図１において、各種ＭＯＳトランジスタを構成するための領域を画定するために、例えばＰ型の半導体基板（Ｐ−Ｓｕｂ）１内にＰ型ウエル（ＰＷ）３及びＮ型ウエル（ＮＷ）５を形成する。
【００２６】
即ち、前記基板１のＮ型ウエル形成領域上をパッド酸化膜２を介して不図示のレジスト膜で被覆した状態で、例えばボロンイオンをおよそ８０ＫｅＶの加速電圧で、８×１０¹²／ｃｍ²の注入条件でイオン注入する。その後、図１に示すように前記Ｐ型ウエル３上をレジスト膜４で被覆した状態で、例えばリンイオンをおよそ８０ＫｅＶの加速電圧で、９×１０¹²／ｃｍ²の注入条件でイオン注入する。尚、実際には前述したようにイオン注入された各イオン種が熱拡散（例えば、１１５０℃のＮ₂雰囲気中で、４時間）されることで、Ｐ型ウエル３及びＮ型ウエル５となる。
【００２７】
次に、図２において、各ＭＯＳトランジスタ毎に素子分離するため、およそ５００ｎｍ程度の素子分離膜８をＬＯＣＯＳ法により形成し、この素子分離膜８以外の活性領域上におよそ８０ｎｍ程度の高耐圧用の厚いゲート酸化膜９を熱酸化により形成する。
【００２８】
続いて、レジスト膜をマスクにして第１の低濃度のＮ型及びＰ型のソース・ドレイン層（以下、ＬＮ層１０、ＬＰ層１１と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＬＮ層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１２０ＫｅＶの加速電圧で、８×１０¹²／ｃｍ²の注入条件でイオン注入してＬＮ層１０を形成する。その後、レジスト膜（ＰＲ）でＬＰ層形成領域上以外の領域を被覆した状態で基板表層に、例えばボロンイオンをおよそ１２０ＫｅＶの加速電圧で、８．５×１０¹²／ｃｍ²の注入条件でイオン注入してＬＰ層１１を形成する。尚、実際には後工程のアニール工程（例えば、１１００℃のＮ₂雰囲気中で、２時間）を経て、上記イオン注入された各イオン種が熱拡散されてＬＮ層１０及びＬＰ層１１となる。
【００２９】
続いて、図３において、レジスト膜をマスクにして前記ＬＮ層１０間及びＬＰ層１１間にそれぞれ第２の低濃度のＮ型及びＰ型のソース・ドレイン層（以下、ＳＬＮ層１３及びＳＬＰ層１４と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＳＬＮ層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１２０ＫｅＶの加速電圧で、１．５×１０¹²／ｃｍ²の注入条件でイオン注入して前記ＬＮ層１０に連なるＳＬＮ層１３を形成する。その後、レジスト膜（ＰＲ）でＳＬＰ層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ１４０ＫｅＶの加速電圧で、２．５×１０¹²／ｃｍ²の注入条件でイオン注入して前記ＬＰ層１１に連なるＳＬＰ層１４を形成する。尚、前記ＬＮ層１０と前記ＳＬＮ層１３または前記ＬＰ層１１と前記ＳＬＰ層１４の不純物濃度は、ほぼ同等であるか、どちらか一方が高くなるように設定されている。
【００３０】
更に、図４において、レジスト膜をマスクにして高濃度のＮ型及びＰ型のソース・ドレイン層（以下、Ｎ＋層１５、Ｐ＋層１６と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＮ＋層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ８０ＫｅＶの加速電圧で、２×１０¹⁵／ｃｍ²の注入条件でイオン注入してＮ＋層１５を形成する。その後、レジスト膜（ＰＲ）でＰ＋層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ１４０ＫｅＶの加速電圧で、２×１０¹⁵／ｃｍ²の注入条件でイオン注入してＰ＋層１６を形成する。
【００３１】
次に、図５において、レジスト膜をマスクにして前記ＬＮ層１０に連なるＳＬＮ層１３の中央部及び前記ＬＰ層１１に連なるＳＬＰ層１４の中央部にそれぞれ逆導電型の不純物をイオン注入することで、当該ＳＬＮ層１３及びＳＬＰ層１４を分断するＰ型ボディ層１８及びＮ型ボディ層１９を形成する。即ち、先ず、不図示のレジスト膜でＰ型層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ１２０ＫｅＶの加速電圧で、５×１０¹²／ｃｍ²の注入条件でイオン注入してＰ型ボディ層１８を形成する。その後、レジスト膜（ＰＲ）でＮ型層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１９０ＫｅＶの加速電圧で、５×１０¹²／ｃｍ²の注入条件でイオン注入してＮ型ボディ層１９を形成する。尚、上記図３〜図５に示すイオン注入工程に関する作業工程順は、適宜変更可能なものである。
【００３２】
更に、前記通常耐圧用の微細化Ｎチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域の基板（Ｐ型ウエル３）内に第２のＰ型ウエル（ＳＰＷ）２１及び第２のＮ型ウエル（ＳＮＷ）２２を形成する。
【００３３】
即ち、前記通常耐圧のＮチャネル型ＭＯＳトランジスタ形成領域上に開口を有する不図示のレジスト膜をマスクにして前記Ｐ型ウエル３内に、例えばボロンイオンをおよそ１９０ＫｅＶの加速電圧で、１．５×１０¹³／ｃｍ²の第１の注入条件でイオン注入後、同じくボロンイオンをおよそ５０ＫｅＶの加速電圧で、２．６×１０¹²／ｃｍ²の第２の注入条件でイオン注入して、第２のＰ型ウエル２１を形成する。また、前記通常耐圧用のＰチャネル型ＭＯＳトランジスタ形成領域上に開口を有するレジスト膜（ＰＲ）をマスクにして前記Ｐ型ウエル３内に例えばリンイオンをおよそ３８０ＫｅＶの加速電圧で、１．５×１０¹³／ｃｍ²の注入条件でイオン注入し、同じくリンイオンをおよそ１４０ＫｅＶの加速電圧で４．０×１０¹²／ｃｍ²の注入条件でイオン注入して、第2のN型ウエル２２を形成する。尚、３８０ＫｅＶ程度の加速電圧発生装置が無い場合には、２価のリンイオン（P⁺⁺）を１９０ＫｅＶの加速エネルギーでイオン注入するダブルチャージ方式でも良い。
【００３４】
次に、図７において、通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上とレベルシフタ用のＮチャネル型ＭＯＳトランジスタ形成領域上の前記ゲート酸化膜９を除去した後に、この領域上に新たに所望の膜厚のゲート酸化膜を形成する。
【００３５】
即ち、先ず、全面にレベルシフタ用のＮチャネル型ＭＯＳトランジスタ用におよそ１４ｎｍ程度（この段階では、およそ７ｎｍ程度であるが、後述する通常耐圧用のゲート酸化膜形成時に膜厚が増大する。）のゲート酸化膜２４を熱酸化により形成する。続いて、通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上に形成された前記レベルシフタ用のＮチャネル型ＭＯＳトランジスタのゲート酸化膜２４を除去した後に、この領域に通常耐圧用の薄いゲート酸化膜２５（およそ７ｎｍ程度）を熱酸化により形成する。
【００３６】
続いて、図８において、全面におよそ１００ｎｍ程度のポリシリコン膜を形成し、このポリシリコン膜にＰＯＣｌ₃を熱拡散源として熱拡散し導電化した後に、このポリシリコン膜上におよそ１００ｎｍ程度のタングステンシリサイド（ＷＳｉｘ）膜、更にはおよそ１５０ｎｍ程度のＳｉＯ₂膜を積層し、不図示のレジスト膜を用いてパターニングして各ＭＯＳトランジスタ用のゲート電極２７Ａ，２７Ｂ，２７Ｃ，２７Ｄ，２７Ｅ，２７Ｆ，２７Ｇを形成する。尚、前記ＳｉＯ₂膜は、パターニング時のハードマスクとして働く。
【００３７】
続いて、図９において、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ用に低濃度のソース・ドレイン層を形成する。
【００３８】
即ち、先ず、通常耐圧用のＮチャネル型ＭＯＳトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばリンイオンをおよそ２０ＫｅＶの加速電圧で、６．２×１０¹³／ｃｍ²の注入条件でイオン注入して、低濃度のＮ−型ソース・ドレイン層２８を形成する。また、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆するレジスト膜（ＰＲ）をマスクにして、例えばニフッ化ボロンイオンをおよそ２０ＫｅＶの加速電圧で、２×１０¹³／ｃｍ²の注入条件でイオン注入して、低濃度のＰ−型ソース・ドレイン層２９を形成する。
【００３９】
更に、図１０において、全面に前記ゲート電極２７Ａ，２７Ｂ，２７Ｃ，２７Ｄ，２７Ｅ，２７Ｆ，２７Ｇを被覆するようにおよそ２５０ｎｍ程度のＴＥＯＳ膜３０をＬＰＣＶＤ法により形成し、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上に開口を有するレジスト膜（ＰＲ）をマスクにして前記ＴＥＯＳ膜３０を異方性エッチングする。これにより、図１０に示すように前記ゲート電極２７Ａ，２７Ｂの両側壁部にサイドウォールスペーサ膜３０Ａが形成され、前記レジスト膜（ＰＲ）で被覆された領域にはＴＥＯＳ膜３０がそのまま残る。
【００４０】
尚、図１１（ａ）、（ｂ）はそれぞれ、図１０（ｂ）に示したＮチャネル型ＤＭＯＳトランジスタとＰチャネル型ＤＭＯＳトランジスタの各ゲート電極２７Ｆ，２７Ｇの幅方向を示すためのＸ１−Ｘ１線及びＸ２−Ｘ２線断面図である。
【００４１】
そして、前記ゲート電極２７Ａとサイドウォールスペーサ膜３０Ａ並びに、前記ゲート電極２７Ｂとサイドウォールスペーサ膜３０Ａをマスクにして、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ用に高濃度のソース・ドレイン層を形成する。
【００４２】
即ち、通常耐圧用のＮチャネル型ＭＯＳトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばヒ素イオンをおよそ１００ＫｅＶの加速電圧で、５×１０¹⁵／ｃｍ²の注入条件でイオン注入して、高濃度のＮ＋型ソース・ドレイン層３１を形成する。また、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばニフッ化ボロンイオンをおよそ４０ＫｅＶの加速電圧で、２×１０¹⁵／ｃｍ²の注入条件でイオン注入して、高濃度のＰ＋型ソース・ドレイン層３２を形成する。
【００４３】
以下、図示した説明は省略するが、全面にＴＥＯＳ膜及びＢＰＳＧ膜等からなるおよそ６００ｎｍ程度の層間絶縁膜を形成した後に、前記各高濃度のソース・ドレイン層１５，１６，３１，３２にコンタクトする金属配線層を形成することで、前記液晶駆動用ドライバを構成する通常耐圧用のＮチャネル型ＭＯＳトランジスタ，Ｐチャネル型ＭＯＳトランジスタ、レベルシフタ用のＮチャネル型ＭＯＳトランジスタ、高耐圧用のＮチャネル型ＭＯＳトランジスタ，Ｐチャネル型ＭＯＳトランジスタ，Ｎチャネル型ＤＭＯＳトランジスタ及びＰチャネル型ＤＭＯＳトランジスタが完成する。
【００４４】
また、上記一実施形態では製造過程における簡便性を重視して、ソース・ドレイン層構造を左右対照としているが、本発明ではこれに限らず、左右非対照なソース・ドレイン層構造を採用しても良い。
【００４５】
即ち、この場合の他の実施形態の半導体装置は、一例としてＮチャネル型ＤＭＯＳトランジスタを説明すると、図１２（ａ）に示すように例えば、Ｐ型の半導体基板１上にゲート酸化膜９を介して形成されたゲート電極２７Ｆと、前記ゲート電極２７Ｆの一端部に隣接するように形成される高濃度のＮ型ソース層１５Ａと、前記ゲート電極２７Ｆの他端部から離間されて形成される高濃度のＮ型ドレイン層１５Ａと、前記ゲート電極２７Ｆ下方から前記Ｎ型ドレイン層１５Ａを取り囲むように形成される低濃度のＮ型ドレイン層１０Ａと、前記ゲート電極２７Ｆ下方の前記Ｎ型ソース層１５Ａと前記Ｎ型ドレイン層１０Ａ間に形成されるＰ型ボディ層１８Ａとを具備したことを特徴とする。
【００４６】
そして、その製造方法は、例えばＰ型ウエル３にＮ型不純物（例えば、リンイオン）をイオン注入して低濃度のＮ型ドレイン層１０Ａを形成した後に、前記基板１にＮ型不純物（例えば、ヒ素イオン）をイオン注入してゲート電極２７Ｆの一端部に隣接するように高濃度のＮ型ソース層１５Ａを形成すると共に、当該ゲート電極２７Ｆの他端部から離間した位置に高濃度のＮ型ドレイン層１５Ａを形成する。続いて、前記基板１にＰ型不純物（例えば、ボロンイオン）をイオン注入して前記ゲート電極２７Ｆの一端部下方から前記Ｎ型ソース層１５Ａに隣接するようにＰ型ボディ層１８Ａを形成する。そして、前記Ｐ型ウエル３上にゲート酸化膜９を形成した後に、当該ゲート酸化膜９上にゲート電極２７Ｆを形成すれば良い。
【００４７】
以上説明したように本発明構造では、Ｎチャネル型ＤＭＯＳトランジスタ及びＰチャネル型ＤＭＯＳトランジスタにおいて、Ｐ型ボディ層あるいはＮ型ボディ層をゲート電極下にのみ形成したため、従来構造のようにＰ型ボディ層あるいはＮ型ボディ層で高濃度のソース層を包み込むものに比して接合容量の低減化が図れる。
【００４８】
また、上記構造ではＰ型ボディ層あるいはＮ型ボディ層をイオン注入で形成しているため、従来のような拡散形成したものに比して微細化が可能になる。
【００４９】
更に、上記製造方法によれば、従来方法のようにＤＭＯＳトランジスタを形成する際に、ボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になる。
【００５０】
また、従来の熱処理ではチャネル長が一義的に決まってしまっていたが、本発明のＤＭＯＳトランジスタの製造方法では、上述したようにＰ型ボディ層あるいはＮ型ボディ層をイオン注入工程を経て形成しているため、各種設定可能となり、従来方法に比してゲート長に対する設計上の自由度が大きくなる。
【００５１】
尚、ボディ領域の形成はイオン注入法によるのが望ましいが、他の工程については、気相あるいは固相からの拡散など、適宜変更可能である。
【００５２】
また、本発明によれば、高耐圧ＭＯＳトランジスタにおいて、Ｐ型ボディ層あるいはＮ型ボディ層をゲート電極下にのみ形成したため、従来構造のようにＰ型ボディ層あるいはＮ型ボディ層で高濃度のソース層を包み込むものに比して接合容量の低減化が図れる。
【００５３】
また、従来方法のように高耐圧ＭＯＳトランジスタを形成する際に、前記ボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になり、各種表示素子のドライバ（例えば、液晶表示用ドライバ）とコントローラとの１チップ化が可能になる。
【００５４】
更に、本発明の他の実施形態について図１２（ｂ）及び図１３（ａ），（ｂ）を参照しながら説明する。
【００５５】
本実施形態の特徴は、前記Ｎチャネル型ＤＭＯＳトランジスタ及び前記Ｐチャネル型ＤＭＯＳトランジスタのＰ型ボディ層１８，１８Ａ及びＮ型ボディ層１９の表層部（チャネル領域）にそれぞれ、しきい値電圧調整用のＮ型層３１，３１Ａ及びＰ型層３２を形成していることである。尚、図示した説明は省略するが、図１２（ａ），（ｂ）はＮチャネル型ＤＭＯＳトランジスタ構造を示しているが、Ｐチャネル型ＤＭＯＳトランジスタも導電型が異なるだけで、同様の構成である。
【００５６】
これにより、上記ＤＭＯＳトランジスタにおいて、各種導電型のボディ層に対応して、それぞれのチャネル層に駆動能力調整用の不純物層を形成することで、同一基板上に構成される異なる導電型のトランジスタの駆動能力を揃えることができる。
【００５７】
更に、本発明によれば、同一基板上に同一導電型でも大きさの異なる複数のトランジスタを形成するような場合、ボディ層に逆導電型層を設けることにより駆動能力を調整することも可能である。
【００５８】
更に言えば、本発明は特に、同一条件で構成した場合にＮチャネル型ＤＭＯＳトランジスタの駆動能力に対して劣るＰチャネル型ＤＭＯＳトランジスタの駆動能力を向上させるために、当該Ｐチャネル型ＤＭＯＳトランジスタを構成するＮ型ボディ層の表層部に当該Ｎ型ボディ層にＰ型層を形成することで、Ｐチャネル型ＤＭＯＳトランジスタの駆動能力を向上させることができ、Ｐ型層の濃度を調整することで、Ｎチャネル型ＤＭＯＳトランジスタの駆動能力と同程度に設定できる。従って、Ｐチャネル型ＤＭＯＳトランジスタのスイッチング特性を向上させるために、例えば高電圧を印加させる必要がなくなり、低電圧化を図る上で有利となる。
【００５９】
【発明の効果】
本発明によれば、ボディ層をゲート電極下にのみ形成したため、従来構造のようにボディ層で高濃度のソース層を包み込むものに比して接合容量の低減化が図れる。
【００６０】
また、従来の熱処理ではチャネル長が一義的に決まってしまっていたが、本発明の製造方法では、ボディ層をイオン注入工程により形成しているため、各種設定可能となり、従来方法に比してゲート長に対する設計上の自由度が大きくなる。
【００６１】
更に、従来方法のようにボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になる。
【００６２】
更にまた、本発明では、Ｐチャネル型ＤＭＯＳトランジスタを構成するＮ型ボディ層の表層部（チャネル領域）に、しきい値電圧調整用のＰ型層を形成したことで、同一条件で構成した場合にＮチャネル型ＤＭＯＳトランジスタの駆動能力に対して劣るＰチャネル型ＤＭＯＳトランジスタの駆動能力を向上させることが可能になる。
【００６３】
また、上記ＤＭＯＳトランジスタにおいて、各種導電型のボディ層に対応して、それぞれのチャネル層に駆動能力調整用の不純物層を形成することで、同一基板上に構成される異なる導電型のトランジスタの駆動能力を揃えることができる。
【００６４】
更に、本発明によれば、同一基板上に同一導電型でも大きさの異なる複数のトランジスタを形成するような場合、ボディ層に逆導電型層を設けることにより駆動能力を調整することも可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図９】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図１０】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図１１】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図１２】本発明の他の実施形態の半導体装置の製造方法を示す断面図である。
【図１３】本発明の他の実施形態の半導体装置の製造方法を示す断面図である。
【図１４】従来の半導体装置を示す断面図である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a technique for forming various MOS transistors constituting a driver for driving a liquid crystal on one semiconductor substrate.
[0002]
[Prior art]
A conventional semiconductor device and a manufacturing method thereof will be described below with reference to the drawings.
[0003]
Here, the driver for liquid crystal driving includes logic (for example, 3V) N-channel MOS transistor and P-channel MOS transistor, high-voltage (for example, 30V) N-channel MOS transistor, P-channel MOS transistor, An N channel type D (Double diffused) MOS transistor, a P channel type DMOS transistor, a level shifter (for example, 30 V) N channel type MOS transistor, and the like.
[0004]
Here, the DMOS transistor structure means that a diffusion layer formed on the semiconductor substrate surface side is diffused with impurities having different conductivity types to form a new diffusion layer, and lateral diffusion of these diffusion layers is performed. The difference is used as the effective channel length, and the formation of a short channel makes it an element suitable for low on-resistance.
[0005]
FIG. 14 is a cross-sectional view for explaining a conventional DMOS transistor. As an example, an N-channel type DMOS transistor structure is illustrated. Although the description of the P-channel DMOS transistor structure is omitted, it is well known that the structure is the same except that the conductivity type is different.
[0006]
In FIG. 14, 51 is a semiconductor substrate of one conductivity type, for example, P type, 52 is an N type well, and a P type body layer 53 is formed in the N type well 52. An N type diffusion layer 54 is formed, and an N type diffusion layer 55 is formed in the N type well 52. A gate electrode 57 is formed on the substrate surface via a gate oxide film 56, and a channel layer 58 is formed in the surface region of the P-type body layer 53 immediately below the gate electrode 57.
[0007]
The N-type diffusion layer 54 is a source diffusion layer, the N-type diffusion layer 55 is a drain diffusion layer, and the N-type well 52 under the LOCOS oxide film 59 is a drift layer. Reference numerals 60 and 61 denote a source electrode and a drain electrode, 62 denotes a P-type diffusion layer for taking the potential of the P-type body layer 53, and 63 denotes an interlayer insulating film.
[0008]
In the DMOS transistor, by forming the N-type well 52 in a diffused manner, the concentration on the surface of the N-type well 52 is increased, and the current on the surface of the N-type well 52 can easily flow and the breakdown voltage is increased. Can do.
[0009]
The DMOS transistor having such a configuration is called a surface relaxed type (RESURF) DMOS, and the dopant concentration of the drift layer of the N-type well 2 is set to satisfy the RESURF condition. Has been. Such a technique is disclosed in Japanese Patent Laid-Open No. 9-139438.
[0010]
[Problems to be solved by the invention]
Here, when the DMOS transistor is formed, a high-temperature heat treatment for forming the P-type body layer 53 is necessary after forming the gate electrode. For this reason, for example, in a miniaturized device with a low voltage operation such as a 0.35 μm rule. Since the concentration profile is distorted, the gate electrode of the DMOS transistor is formed at present, and after the high-temperature heat treatment for forming the P-type body layer is finished, the miniaturized MOS transistor is started and the manufacturing process becomes longer. There was a problem.
[0011]
In addition, since the gate length of the DMOS transistor is basically determined by the diffusion coefficient and the diffusion start position due to different ion species, there is a problem that the degree of freedom in design with respect to the gate length is small.
[0012]
[Means for Solving the Problems]
Therefore, the semiconductor device of the present invention has been made in view of the above problems, and a high-concentration gate electrode formed on one conductivity type well via a gate oxide film and a high concentration formed spaced apart from the gate electrode. Low-concentration source / drain of low conductivity type formed by surrounding a source / drain layer of reverse conductivity and a body layer of one conductivity type formed below the gate electrode, surrounding the source / drain layer. And a layer.
[0013]
A gate electrode formed on the one-conductivity type well through a gate oxide film; a high-concentration reverse conductivity type source layer formed adjacent to one end of the gate electrode; A high-concentration reverse conductivity type drain layer formed away from the other end, and a low-concentration reverse conductivity type drain layer formed so as to surround the reverse conductivity type drain layer from below the gate electrode; And a reverse conductivity type source layer below the gate electrode and a one conductivity type body layer formed between the reverse conductivity type drain layers.
[0014]
The body layer is formed by ion implantation.
[0015]
As a result, the channel length is uniquely determined in the conventional heat treatment, but in the manufacturing method of the present invention, since the body layer is formed by the ion implantation process, various settings can be made, compared with the conventional method. This increases the degree of design freedom with respect to the gate length.
[0016]
Further, in the present invention, since the body layer is formed only under the gate electrode, the junction capacitance can be reduced as compared with the case where the body layer wraps the high concentration source layer as in the conventional structure.
[0017]
Further, since the high temperature heat treatment after the formation of the gate electrode for forming the body layer is not required as in the conventional method, it can be mixed with the miniaturization process.
[0018]
Furthermore, the present invention is characterized in that a P-type layer for adjusting a threshold voltage is formed in the surface layer portion (channel region) of the N-type body layer constituting the P-channel DMOS transistor.
[0019]
This makes it possible to improve the drive capability of the P-channel DMOS transistor, which is inferior to the drive capability of the N-channel DMOS transistor when configured under the same conditions.
[0020]
Further, in the DMOS transistor, driving transistors for different conductivity types configured on the same substrate can be formed by forming impurity layers for adjusting driving capability in the respective channel layers corresponding to body layers of various conductivity types. You can align your abilities.
[0021]
Furthermore, according to the present invention, when a plurality of transistors of the same conductivity type but different sizes are formed on the same substrate, the driving capability can be adjusted by providing a reverse conductivity type layer in the body layer. is there.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, an embodiment of a semiconductor device and a manufacturing method thereof according to the invention will be described with reference to the drawings.
[0023]
Here, FIG. 10 shows a semiconductor device of the present invention, that is, a driver for driving a liquid crystal, from the left side of the drawing (a), for logic (for example, 3V) N-channel MOS transistor, P-channel MOS transistor, and level shifter ( For example, a 30V) N-channel MOS transistor, a high-breakdown-voltage (for example, 30V) N-channel MOS transistor, and a high-breakdown-voltage (for example, 30V) P-channel MOS transistor, N-channel from the left side of FIG. Type DMOS transistor and P-channel type DMOS transistor.
[0024]
Hereinafter, a method of manufacturing various MOS transistors constituting the liquid crystal driving driver will be described.
[0025]
First, in FIG. 1, in order to demarcate regions for forming various MOS transistors, for example, a P-type well (PW) 3 and an N-type well (NW) 5 are provided in a P-type semiconductor substrate (P-Sub) 1. Form.
[0026]
That is, in the state where the N-type well formation region of the substrate 1 is covered with a resist film (not shown) via the pad oxide film 2, for example, boron ions are applied at an acceleration voltage of about 80 KeV and 8 × 10 8. ¹² / Cm ² Ion implantation is performed under the following implantation conditions. Thereafter, as shown in FIG. 1, in the state where the P-type well 3 is covered with the resist film 4, for example, phosphorus ions are applied at an acceleration voltage of about 80 KeV at 9 × 10 × 10. ¹² / Cm ² Ion implantation is performed under the following implantation conditions. Actually, as described above, each ion-implanted ion species is thermally diffused (for example, N at 1150 ° C. ₂ 4 hours) in the atmosphere, the P-type well 3 and the N-type well 5 are obtained.
[0027]
Next, in FIG. 2, an element isolation film 8 of about 500 nm is formed by the LOCOS method in order to isolate each MOS transistor, and a high breakdown voltage of about 80 nm is formed on the active region other than the element isolation film 8. A thick gate oxide film 9 is formed by thermal oxidation.
[0028]
Subsequently, first low-concentration N-type and P-type source / drain layers (hereinafter referred to as LN layer 10 and LP layer 11) are formed using the resist film as a mask. That is, first, a region other than the LN layer formation region is covered with a resist film (not shown), and, for example, phosphorus ions are applied to the substrate surface at an acceleration voltage of about 120 KeV at 8 × 10 × 10. ¹² / Cm ² The LN layer 10 is formed by ion implantation under the following implantation conditions. After that, a region other than the LP layer formation region is covered with a resist film (PR), and, for example, boron ions are applied to the substrate surface layer at an acceleration voltage of approximately 120 KeV at 8.5 × 10 × 8. ¹² / Cm ² The LP layer 11 is formed by ion implantation under the following implantation conditions. Actually, a subsequent annealing step (for example, N at 1100 ° C. ₂ After two hours) in the atmosphere, the ion species implanted with the ions are thermally diffused to form the LN layer 10 and the LP layer 11.
[0029]
Subsequently, in FIG. 3, second low-concentration N-type and P-type source / drain layers (hereinafter referred to as SLN layer 13 and SLP layer) are respectively formed between the LN layers 10 and the LP layers 11 using a resist film as a mask. 14). That is, first, a region other than the region on which the SLN layer is formed is covered with a resist film (not shown) and, for example, phosphorus ions are applied to the substrate layer at an acceleration voltage of about 120 KeV at 1.5 × 10 × 10. ¹² / Cm ² The SLN layer 13 connected to the LN layer 10 is formed by ion implantation under the following implantation conditions. After that, a region other than the SLP layer formation region is covered with a resist film (PR), and, for example, boron difluoride ions are applied to the substrate surface layer at an acceleration voltage of about 140 KeV at 2.5 × 10 × 10. ¹² / Cm ² The SLP layer 14 connected to the LP layer 11 is formed by ion implantation under the following implantation conditions. Note that the impurity concentrations of the LN layer 10 and the SLN layer 13 or the LP layer 11 and the SLP layer 14 are set to be substantially the same or one of them is increased.
[0030]
Further, in FIG. 4, high-concentration N-type and P-type source / drain layers (hereinafter referred to as N + layer 15 and P + layer 16) are formed using the resist film as a mask. That is, first, a region other than the N + layer formation region is covered with a resist film (not shown), and, for example, phosphorus ions are applied to the substrate surface at an acceleration voltage of about 80 KeV at 2 × 10 × 2. ¹⁵ / Cm ² The N + layer 15 is formed by ion implantation under the following implantation conditions. After that, a region other than the P + layer formation region is covered with a resist film (PR), and, for example, boron difluoride ions are applied at an acceleration voltage of approximately 140 KeV to 2 × 10 2 on the substrate surface layer. ¹⁵ / Cm ² The P + layer 16 is formed by ion implantation under the following implantation conditions.
[0031]
Next, in FIG. 5, reverse conductivity type impurities are ion-implanted into the central portion of the SLN layer 13 connected to the LN layer 10 and the central portion of the SLP layer 14 connected to the LP layer 11 using a resist film as a mask. Thus, the P-type body layer 18 and the N-type body layer 19 that divide the SLN layer 13 and the SLP layer 14 are formed. That is, first, a region other than the P-type layer formation region is covered with a resist film (not shown), and, for example, boron difluoride ions are applied at an acceleration voltage of about 120 KeV to 5 × 10 5 on the substrate surface layer. ¹² / Cm ² The P-type body layer 18 is formed by ion implantation under the following implantation conditions. After that, a region other than the N-type layer formation region is covered with a resist film (PR), and, for example, phosphorus ions are applied to the substrate surface at an acceleration voltage of about 190 KeV at 5 × 10 5. ¹² / Cm ² The N-type body layer 19 is formed by ion implantation under the following implantation conditions. In addition, the work process order regarding the ion implantation process shown in FIGS. 3 to 5 can be appropriately changed.
[0032]
Further, a second P-type well (SPW) 21 and a second N-type well (SNW) are formed in the substrate (P-type well 3) of the miniaturized N-channel type and P-channel type MOS transistor formation region for the normal breakdown voltage. 22 is formed.
[0033]
That is, using a resist film (not shown) having an opening on the normal breakdown voltage N-channel MOS transistor formation region as a mask, boron ions, for example, with an acceleration voltage of about 190 KeV and 1.5 × 10 ¹³ / Cm ² After the ion implantation under the first implantation condition, boron ions are similarly applied at an acceleration voltage of approximately 50 KeV to 2.6 × 10 6. ¹² / Cm ² The second P-type well 21 is formed by ion implantation under the second implantation condition. Further, for example, phosphorus ions are implanted into the P-type well 3 at an acceleration voltage of about 380 KeV with a resist film (PR) having an opening on the normal breakdown voltage P-channel MOS transistor formation region as a mask. ¹³ / Cm ² The same ion implantation is performed, and phosphorus ions are similarly implanted at an acceleration voltage of about 140 KeV to 4.0 × 10. ¹² / Cm ² The second N-type well 22 is formed by ion implantation under the following implantation conditions. If there is no acceleration voltage generator of about 380 KeV, divalent phosphorus ions (P ⁺⁺ ) May be ion-implanted with an acceleration energy of 190 KeV.
[0034]
Next, in FIG. 7, the gate oxide film 9 on the normal breakdown voltage N-channel and P-channel MOS transistor formation regions and the level shifter N-channel MOS transistor formation region is removed, and then the regions are formed on the regions. A gate oxide film having a desired film thickness is newly formed.
[0035]
That is, first, it is about 14 nm for the N-channel type MOS transistor for the level shifter on the entire surface (at this stage, it is about 7 nm, but the film thickness increases when a gate oxide film for normal breakdown voltage described later is formed). A gate oxide film 24 is formed by thermal oxidation. Subsequently, after removing the gate oxide film 24 of the level shifter N-channel MOS transistor formed on the normal breakdown voltage N-channel and P-channel MOS transistor formation regions, the normal breakdown voltage thin film is formed in this region. A gate oxide film 25 (about 7 nm) is formed by thermal oxidation.
[0036]
Subsequently, in FIG. 8, a polysilicon film of about 100 nm is formed on the entire surface, and POCl is formed on the polysilicon film. _Three Is thermally diffused as a thermal diffusion source to make it conductive, and then a tungsten silicide (WSix) film of about 100 nm on the polysilicon film, and further, a SiO film of about 150 nm. ₂ The films are stacked and patterned using a resist film (not shown) to form gate electrodes 27A, 27B, 27C, 27D, 27E, 27F, and 27G for each MOS transistor. The SiO ₂ The film acts as a hard mask during patterning.
[0037]
Subsequently, in FIG. 9, low concentration source / drain layers are formed for the normal breakdown voltage N-channel and P-channel MOS transistors.
[0038]
That is, first, using a resist film (not shown) that covers a region other than the low-concentration source / drain layer formation region for a normal breakdown voltage N-channel MOS transistor as a mask, for example, phosphorus ions are applied at an acceleration voltage of about 20 KeV. 6.2 × 10 ¹³ / Cm ² Ions are implanted under the following implantation conditions to form a low concentration N-type source / drain layer 28. Further, using a resist film (PR) covering a region other than the low-concentration source / drain layer formation region for a normal breakdown voltage P-channel MOS transistor as a mask, for example, boron difluoride ions are applied at an acceleration voltage of about 20 KeV. 2 × 10 ¹³ / Cm ² Ion implantation is performed under these implantation conditions to form a low-concentration P-type source / drain layer 29.
[0039]
Further, in FIG. 10, a TEOS film 30 of about 250 nm is formed by LPCVD so as to cover the gate electrodes 27A, 27B, 27C, 27D, 27E, 27F, and 27G on the entire surface, and the N channel for the normal breakdown voltage is formed. The TEOS film 30 is anisotropically etched using a resist film (PR) having an opening over the mold and P-channel MOS transistor formation region as a mask. As a result, sidewall spacer films 30A are formed on both side walls of the gate electrodes 27A and 27B as shown in FIG. 10, and the TEOS film 30 remains as it is in the region covered with the resist film (PR).
[0040]
11A and 11B are X1-X1 for indicating the width direction of the gate electrodes 27F and 27G of the N-channel type DMOS transistor and the P-channel type DMOS transistor shown in FIG. 10B, respectively. It is a sectional view taken along line X2-X2.
[0041]
Then, using the gate electrode 27A and the sidewall spacer film 30A, and the gate electrode 27B and the sidewall spacer film 30A as a mask, a high-concentration source transistor for the normal breakdown voltage N-channel and P-channel MOS transistors is used. A drain layer is formed.
[0042]
That is, using a resist film (not shown) that covers a region other than the high-concentration source / drain layer forming region for a normal breakdown voltage N-channel MOS transistor as a mask, for example, arsenic ions are applied at an acceleration voltage of about 100 KeV. × 10 ¹⁵ / Cm ² The high concentration N + type source / drain layer 31 is formed by ion implantation under the following implantation conditions. Further, using a resist film (not shown) that covers a region other than the high concentration source / drain layer forming region for the normal breakdown voltage P channel type MOS transistor as a mask, for example, boron difluoride ions are applied at an acceleration voltage of about 40 KeV. 2 × 10 ¹⁵ / Cm ² The high concentration P + type source / drain layer 32 is formed by ion implantation under the implantation conditions described above.
[0043]
Although not shown in the drawings, an interlayer insulating film of about 600 nm made of a TEOS film, a BPSG film, etc. is formed on the entire surface, and then contacted with each of the high-concentration source / drain layers 15, 16, 31, 32. By forming a metal wiring layer, the normal breakdown voltage N-channel MOS transistor, the P-channel MOS transistor, the level shifter N-channel MOS transistor, and the high breakdown voltage N-channel type that constitute the liquid crystal drive driver. A MOS transistor, a P-channel MOS transistor, an N-channel DMOS transistor, and a P-channel DMOS transistor are completed.
[0044]
In the above-described embodiment, the source / drain layer structure is used as a left / right contrast with emphasis on simplicity in the manufacturing process. However, the present invention is not limited to this, and a non-contrast source / drain layer structure is employed. Also good.
[0045]
That is, in the semiconductor device of another embodiment in this case, an N-channel DMOS transistor will be described as an example. As shown in FIG. 12A, for example, a gate oxide film 9 is interposed on a P-type semiconductor substrate 1. The gate electrode 27F formed in this manner, the high-concentration N-type source layer 15A formed adjacent to one end of the gate electrode 27F, and the high formed separately from the other end of the gate electrode 27F. The N-type drain layer 15A having a concentration, the N-type drain layer 10A having a low concentration so as to surround the N-type drain layer 15A from below the gate electrode 27F, and the N-type source layer 15A below the gate electrode 27F And a P-type body layer 18A formed between the N-type drain layer 10A.
[0046]
In the manufacturing method, for example, an N-type impurity (for example, phosphorus ion) is ion-implanted into the P-type well 3 to form a low-concentration N-type drain layer 10A, and then an N-type impurity (for example, arsenic) is applied to the substrate 1. Ions) are implanted to form a high-concentration N-type source layer 15A adjacent to one end of the gate electrode 27F, and a high-concentration N-type drain is spaced from the other end of the gate electrode 27F. Layer 15A is formed. Subsequently, P-type impurities (for example, boron ions) are implanted into the substrate 1 to form a P-type body layer 18A adjacent to the N-type source layer 15A from below one end of the gate electrode 27F. Then, after forming the gate oxide film 9 on the P-type well 3, the gate electrode 27F may be formed on the gate oxide film 9.
[0047]
As described above, in the structure of the present invention, in the N-channel type DMOS transistor and the P-channel type DMOS transistor, the P-type body layer or the N-type body layer is formed only under the gate electrode. Alternatively, the junction capacitance can be reduced as compared with an N-type body layer that wraps a high concentration source layer.
[0048]
Further, in the above structure, since the P-type body layer or the N-type body layer is formed by ion implantation, it is possible to miniaturize as compared with a conventional diffusion-formed one.
[0049]
Furthermore, according to the above manufacturing method, when forming a DMOS transistor as in the conventional method, a high temperature heat treatment after the formation of the gate electrode for forming the body layer is not necessary, so that it can be mixed with a miniaturization process. .
[0050]
In addition, in the conventional heat treatment, the channel length is uniquely determined. However, in the method of manufacturing the DMOS transistor of the present invention, as described above, the P-type body layer or the N-type body layer is formed through the ion implantation process. Therefore, various settings can be made, and the degree of design freedom with respect to the gate length is increased as compared with the conventional method.
[0051]
The formation of the body region is preferably performed by an ion implantation method, but other processes can be appropriately changed such as diffusion from a gas phase or a solid phase.
[0052]
According to the present invention, since the P-type body layer or the N-type body layer is formed only under the gate electrode in the high voltage MOS transistor, the P-type body layer or the N-type body layer has a high concentration as in the conventional structure. The junction capacitance can be reduced as compared with the one that encloses the source layer.
[0053]
Further, when forming a high voltage MOS transistor as in the conventional method, high temperature heat treatment after the formation of the gate electrode for forming the body layer is not necessary, so that it can be mixed with a miniaturization process, and various display elements can be mounted. The driver (for example, a liquid crystal display driver) and the controller can be made into one chip.
[0054]
Furthermore, another embodiment of the present invention will be described with reference to FIG. 12 (b) and FIGS. 13 (a) and 13 (b).
[0055]
A feature of the present embodiment is that threshold voltage adjustment is performed on the surface layer portions (channel regions) of the P-type body layers 18 and 18A and the N-type body layer 19 of the N-channel DMOS transistor and the P-channel DMOS transistor, respectively. N-type layers 31, 31A and P-type layer 32 are formed. Although not shown in the figure, FIGS. 12A and 12B show the N-channel type DMOS transistor structure, but the P-channel type DMOS transistor has the same configuration except that the conductivity type is different. .
[0056]
As a result, in the DMOS transistor, an impurity layer for adjusting driving ability is formed in each channel layer corresponding to the body layers of various conductivity types, so that different conductivity type transistors configured on the same substrate can be obtained. The driving ability can be aligned.
[0057]
Furthermore, according to the present invention, when a plurality of transistors of the same conductivity type but different sizes are formed on the same substrate, the driving capability can be adjusted by providing a reverse conductivity type layer in the body layer. is there.
[0058]
More specifically, the present invention is configured to improve the driving capability of a P-channel DMOS transistor that is inferior to the driving capability of an N-channel DMOS transistor when configured under the same conditions. By forming the P-type layer in the N-type body layer on the surface layer portion of the N-type body layer, the driving capability of the P-channel DMOS transistor can be improved, and by adjusting the concentration of the P-type layer, The driving capability of the N-channel DMOS transistor can be set to the same level. Therefore, in order to improve the switching characteristics of the P-channel type DMOS transistor, for example, it is not necessary to apply a high voltage, which is advantageous in reducing the voltage.
[0059]
【The invention's effect】
According to the present invention, since the body layer is formed only under the gate electrode, the junction capacitance can be reduced as compared with the conventional structure in which the body layer wraps the high-concentration source layer.
[0060]
In addition, the channel length is uniquely determined in the conventional heat treatment, but in the manufacturing method of the present invention, since the body layer is formed by the ion implantation process, various settings can be made, compared with the conventional method. Design freedom for gate length is increased.
[0061]
Further, since the high temperature heat treatment after the formation of the gate electrode for forming the body layer is not required as in the conventional method, it can be mixed with the miniaturization process.
[0062]
Furthermore, in the present invention, when the P-type layer for adjusting the threshold voltage is formed in the surface layer portion (channel region) of the N-type body layer constituting the P-channel DMOS transistor, the configuration is made under the same conditions. In addition, it becomes possible to improve the drive capability of the P-channel DMOS transistor, which is inferior to the drive capability of the N-channel DMOS transistor.
[0063]
Further, in the DMOS transistor, driving transistors for different conductivity types configured on the same substrate can be formed by forming impurity layers for adjusting driving capability in the respective channel layers corresponding to body layers of various conductivity types. You can align your abilities.
[0064]
Furthermore, according to the present invention, when a plurality of transistors of the same conductivity type but different sizes are formed on the same substrate, the driving capability can be adjusted by providing a reverse conductivity type layer in the body layer. Become.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 3 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 4 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 5 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 6 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 7 is a cross-sectional view showing a method for manufacturing a semiconductor device of one embodiment of the present invention.
FIG. 8 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 9 is a cross-sectional view showing the method for manufacturing the semiconductor device of one embodiment of the present invention.
FIG. 10 is a cross-sectional view showing a method for manufacturing a semiconductor device of one embodiment of the present invention.
FIG. 11 is a cross-sectional view showing the method for manufacturing the semiconductor device of one embodiment of the present invention.
FIG. 12 is a cross-sectional view showing a method for manufacturing a semiconductor device according to another embodiment of the present invention.
FIG. 13 is a cross-sectional view showing a method for manufacturing a semiconductor device according to another embodiment of the present invention.
FIG. 14 is a cross-sectional view showing a conventional semiconductor device.

Claims

A gate electrode formed on a semiconductor layer of one conductivity type via a gate oxide film;
A body layer of one conductivity type formed only under the gate electrode;
A high-concentration reverse conductivity type source / drain layer formed apart from the gate electrode;
A low-concentration reverse conductivity type source / drain layer formed so as to surround the high-concentration reverse conductivity type source / drain layer and adjacent to the one-conductivity type body layer formed below the gate electrode. ,
In the lower region of the gate electrode, the bottom of the body layer is formed deeper than the bottom of the low-concentration reverse conductivity type source / drain layer .

A gate electrode formed on a semiconductor layer of one conductivity type via a gate oxide film;
A high concentration reverse conductivity type source layer formed adjacent to one end of the gate electrode;
A body layer of one conductivity type formed to be adjacent to the high-concentration reverse conductivity type source layer under the gate electrode;
A high-concentration reverse conductivity drain layer formed away from the other end of the gate electrode;
A low-concentration reverse conductivity drain layer formed adjacent to the one conductivity type body layer and surrounding the reverse conductivity drain layer from below the gate electrode ;
In the lower region of the gate electrode, the bottom of the body layer is formed deeper than the bottom of the high-concentration reverse conductivity type source layer and the bottom of the low-concentration reverse conductivity type drain layer. A semiconductor device.

The low concentration reverse conductivity type source / drain layer or the low concentration reverse conductivity type drain layer is shallow under the gate electrode, and the high concentration reverse conductivity type source / drain layer or the high concentration reverse conductivity type drain layer is formed. The semiconductor device according to claim 1, wherein the semiconductor device is deeply formed below the layer.

4. The semiconductor device according to claim 1, wherein a reverse conductivity type layer is formed on a surface layer portion of the body layer. 5.

Implanting reverse conductivity type impurity ions into one conductivity type semiconductor layer to form a low concentration reverse conductivity type source / drain layer;
Implanting reverse conductivity type impurity ions into the one conductivity type semiconductor layer to form a high concentration reverse conductivity type source / drain layer in the low concentration reverse conductivity type source / drain layer;
Implanting one conductivity type impurity ion into the semiconductor layer to form a one conductivity type body layer so as to divide the low concentration reverse conductivity type source / drain layer;
After forming the gate oxide film on the semiconductor layer, comprising a step of forming a gate electrode on the body layer is formed the gate oxide film,
The step of forming the one conductivity type body layer is performed such that the bottom of the body layer located in the lower region of the gate electrode is deeper than the bottom of the low-concentration reverse conductivity type source / drain layer. A method for manufacturing a semiconductor device, which is a process.

Injecting reverse conductivity type impurity ions into one conductivity type semiconductor layer to form a low concentration reverse conductivity type drain layer;
A reverse conductivity type source layer is formed so as to be adjacent to one end of the gate electrode formation region by implanting reverse conductivity type impurity ions into the semiconductor layer, and at a position away from the other end of the gate electrode. Forming a high-concentration reverse conductivity type drain layer in the low-concentration reverse conductivity type drain layer;
Implanting one conductivity type impurity ion into the one conductivity type semiconductor layer to form a one conductivity type body layer adjacent to the high concentration reverse conductivity type source layer;
After forming the gate oxide film on the semiconductor layer, comprising a step of forming a gate electrode on the body layer is formed the gate oxide film,
Forming a body layer of the one conductivity type, the bottom of the bottom portion of the body layer opposite conductivity type source layer of the high density and the low density opposite conductivity type drain layer positioned in the lower region of the gate electrode A method for manufacturing a semiconductor device, characterized by being a step of forming a deeper portion than the bottom of the semiconductor device.

6. The impurity introducing step by an ion implantation method for forming a reverse conductivity type layer in a surface layer portion of the body layer is included after the step of forming the one conductivity type body layer. 6. A method for manufacturing a semiconductor device according to 6.

The step of forming the low-concentration reverse conductivity type source / drain layer or the low-concentration reverse conductivity type drain layer is shallow under the gate electrode, and the high-concentration reverse conductivity type source / drain layer or the high-concentration source / drain layer is formed. 8. The method of manufacturing a semiconductor device according to claim 5, wherein the semiconductor device is formed so as to be deeper under the reverse conductivity type drain layer.

Forming a low-concentration reverse conductivity type source / drain layer by ion-implanting a reverse conductivity type impurity into one conductivity type semiconductor layer;
Injecting reverse conductivity type impurity ions into the semiconductor layer to connect to the low concentration reverse conductivity type source / drain layer, forming a reverse conductivity type layer shallower than the reverse conductivity type source / drain layer;
A step of implanting a reverse conductivity type impurity into the semiconductor layer and then implanting a reverse conductivity type impurity ion into the low concentration reverse conductivity type source / drain layer to form a high concentration reverse conductivity type source / drain layer; When,
Ion-implanting one conductivity type impurity into the semiconductor layer to form a one conductivity type body layer so as to divide the reverse conductivity type layer;
After forming the gate oxide film on the semiconductor layer, comprising a step of forming a gate electrode on the body layer is formed the gate oxide film,
The step of forming the one conductivity type body layer is a step of forming a bottom portion of the body layer located in a lower region of the gate electrode so as to be deeper than a bottom portion of the reverse conductivity type layer. A method for manufacturing a semiconductor device.

10. The impurity introducing step by an ion implantation method for forming a reverse conductivity type layer in a surface layer portion of the body layer is included after the step of forming the one conductivity type body layer. A method for manufacturing a semiconductor device.

Implanting reverse conductivity type impurity ions into one conductivity type semiconductor layer to form a low concentration reverse conductivity type source / drain layer;
A step of ion-implanting a reverse conductivity type impurity into the semiconductor layer to form a reverse conductivity type layer that is connected to the low concentration reverse conductivity type source / drain layer and is shallower than the reverse conductivity type source / drain layer;
Implanting reverse conductivity type impurity ions into the semiconductor layer to form a high concentration reverse conductivity type source / drain layer in the reverse conductivity type source / drain layer;
Forming a one conductivity type body layer so as to divide the reverse conductivity type layer by implanting one conductivity type impurity ions into the semiconductor layer;
After forming a gate oxide film on the semiconductor layer, a second gate electrode for a second MOS transistor is formed on the gate oxide film on which the one conductivity type body layer is formed, and the gate oxide film Forming a first gate electrode for a first MOS transistor thereon;
Injecting reverse conductivity type impurity ions so as to be adjacent to the first gate electrode through a mask formed so as to cover a region other than the source / drain layer forming region for the first MOS transistor , Forming a source / drain layer of reverse conductivity type ,
The step of forming the one conductivity type body layer is a step of forming a bottom portion of the body layer located in a lower region of the gate electrode so as to be deeper than a bottom portion of the reverse conductivity type layer. A method for manufacturing a semiconductor device.

12. The impurity introducing step by an ion implantation method for forming a reverse conductivity type layer in a surface layer portion of the body layer is included after the step of forming the one conductivity type body layer. A method for manufacturing a semiconductor device.

13. The method of manufacturing a semiconductor device according to claim 11, wherein the first MOS transistor is a miniaturized MOS transistor, and the second MOS transistor is a high voltage MOS transistor.