JP4123951B2 - シフトレジスタ回路、シフトクロック発生回路及び画像処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、イメージセンサのセルの駆動等に好適なシフトレジスタ回路、シフトクロック発生回路及び画像処理装置に関する。
【０００２】
【従来の技術】
半導体イメージセンサは、種々の画像入力装置に利用されている。最近、その中で、閾値電圧変調方式のＭＯＳ型固体撮像素子が、ＣＣＤ（電荷結合素子）の高性能画質、及びＣＭＯＳの低消費電力を兼ね備え，画質の劣化を抑えたほか，高密度化および低コスト化を実現するものとして注目されている。
【０００３】
閾値電圧変調方式のＭＯＳ型固体撮像素子の技術は、例えば、特開平１１−１９５７７８号公報に開示されている。閾値電圧変調方式のＭＯＳ型固体撮像素子では、初期化、蓄積及び読出しの３つの状態を繰り返すことによって、各画素のキャリアポケットに蓄積された光発生電荷に基づく画像信号が取り出される。初期化状態の期間は、残留電荷をキャリアポケット内から排出する期間である。蓄積状態の期間は、センサセルに電荷を蓄積する期間である。読出状態の期間は、蓄積された電荷量を電圧変調して読み出す期間である。
【０００４】
この種のイメージセンサにおいては、センサセルをマトリクス状に配列し、一列毎に選択して初期化、読み出しを行う。そして、読み出した一列分のセンサセルの画素情報を、一旦ラインメモリに記憶させ、ラインメモリから順に１画素分ずつ選択して読み出すことで、画像出力を得ている。
【０００５】
マトリクス状に配列されたセンサセルの水平方向及び垂直方向の駆動や、ラインメモリからの読み出しのために、駆動センサ列（行）、読み出しメモリを選択するためのシフトレジスタが採用される。
【０００６】
シフトレジスタは複数のＤＦＦ（データフリップフロップ）を縦続接続して構成される。ＤＦＦはデータ端Ｄに入力される信号をクロック端ＣＫに入力されるクロックＣＫによって取込み、反転クロック端ＸＣＫに入力される反転クロックＸＣＫによって出力端Ｑ，Ｑ１から出力する。出力端Ｑ１の出力を次段のＤＦＦのデータ端Ｄに与えることで、初段のＤＦＦに入力された信号を次段のＤＦＦに順次転送しながら、各段の選択信号出力として取り出すことができる。各段の選択信号出力を、駆動センサ列（行）や読み出しメモリの各段を順次選択するための選択信号として用いる。
【０００７】
【特許文献１】
特開平１１−１９５７７８号公報
【０００８】
【発明が解決しようとする課題】
ところで、シフトレジスタを駆動するシフトクロックとしては、クロックＣＫとその反転信号ＸＣＫとの１相のクロックが用いられる。
【０００９】
各ＤＦＦは、入力側及び出力側にＣＭＯＳスイッチを有している。入力側のＣＭＯＳスイッチはクロックＣＫの立下り（反転信号ＸＣＫの立上り）でオンし、立上りでオフする。出力側のＣＭＯＳスイッチはクロックＣＫの立上り（反転信号ＸＣＫの立下り）でオンし、立下りでオフする。入力側のＣＭＯＳスイッチがクロックＣＫの立下り（反転信号ＸＣＫの立上り）でオンすることによってデータが取込まれて保持される。入力側のＣＭＯＳスイッチがオフし、出力側のＣＭＯＳスイッチがクロックＣＫの立上り（反転信号ＸＣＫの立下り）でオンすることによって、取込んだデータは出力側に転送されて保持され、出力端Ｑ，Ｑ１から出力される。
【００１０】
ところが、伝送帯域の制限やノイズの混入等によって、クロックＣＫ，ＸＣＫの波形がなまってしまうことがあり、波形の立上り，立下りの開始から閾値レベルを越えるまでの中間電位の時間が長くなることがある。即ち、シフトクロックのハイ（Ｈ）レベル／ロー（Ｌ）レベルの切換えに要する時間が長くなって、入力側のＣＭＯＳスイッチがオフとなる前に出力側のＣＭＯＳスイッチがオンになってしまうことがある。つまり、シフトレジスタ内の全てのＣＭＯＳスイッチがオンしてしまうことになり、クロックタイミングに拘わらずデータがＤＦＦを順次伝送（データ筒抜け）されてしまい、各段から正常なタイミングで選択信号を出力することができなくなってしまう。
【００１１】
そこで、シフトクロックのＨ／Ｌの切換を早くする（ｔｒ／ｔｆ（立上げ／立下げ）を急峻にする）方法が考えられる。クロックドライバの駆動能力を大きくすることによって、急峻なｔｒ／ｔｆ特性を有するシフトクロックを生成することができる。
【００１２】
しかしながら、クロックドライバの駆動能力を大きくして、クロックのＨ／Ｌの切換えを短時間に行おうとすると、シフトクロックのＨ／Ｌの切換えに伴って発生するノイズのレベルも大きくなってしまう。発生したノイズはセンサの画素読み出し信号線等に悪影響を与えて、出力される画像データに大レベルのノイズが混入してしまうという問題があった。
【００１３】
本発明はかかる問題点に鑑みてなされたものであって、ノイズの混入を増大させることなく、データの筒抜けを防止して正確なタイミングで選択信号を発生させることができるシフトレジスタ回路、シフトクロック発生回路及び画像処理装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明に係るシフトレジスタ回路は、第１のシフトクロックによってオンしてデータを取込む入力側トランスファゲートと、第２のシフトクロックによって前記入力側トランスファゲートがオフした後にオンすると共に前記入力側トランスファゲートがオンする前にオフして、オン期間に前記入力側トランスファゲートを介して取込んだデータを出力する出力側トランスファゲートとを具備する複数のデータ転送素子と、前記複数のデータ転送素子を縦続接続して前記複数のデータ転送素子に前記第１及び第２のシフトクロックを供給することにより各段の前記データ転送素子から選択信号を出力させる手段とを具備したことを特徴とする。
【００１５】
このような構成によれば、入力側トランスファゲートは第１のシフトクロックによってオンしてデータを取込む。入力側トランスファゲートがオフになった後、出力側トランスファゲートが第２のシフトクロックによってオンになって、入力側トランスファゲートを介して取込まれたデータを出力する。入力側トランスファゲートと出力側トランスファゲートとが同時にオンしないので、縦続接続された複数のデータ転送素子をデータが筒抜けしてしまうことはなく、各段のデータ転送素子から正常なタイミングで選択信号が出力される。従って、データの筒抜けを防止するために、第１及び第２のシフトクロックの切換えを急峻にする必要はなく、クロックの発生時に生じるノイズの増大を防ぎ、ノイズ混入の増大を防止することができる。
【００１６】
また、前記入力側トランスファゲート及び出力側トランスファゲートは、前記第１のシフトクロック及びその反転信号並びに第２のシフトクロック及びその反転信号によってオン，オフすることを特徴とする。
【００１７】
このような構成によれば、入力側トランスファゲート及び出力側トランスファゲートは、第１のシフトクロック及びその反転信号並びに第２のシフトクロック及びその反転信号によってオン，オフする。これにより、確実なデータ転送が可能であり、正確なタイミングの選択信号を得ることができる。
【００１８】
また、前記第１のシフトクロックと第２のシフトクロックとは異なる位相のクロックであり、互いに同時には論理レベルが変化しないことを特徴とする。
【００１９】
このような構成によれば、入力側トランスファゲート及び出力側トランスファゲートは、第１又は第２のシフトクロックの論理レベルが変化することによってオン，オフする。第１及び第２のクロックが異なる位相で、互いに同時には論理レベルが変化しないので、入力側トランスファゲート及び出力側トランスファゲートを同時にオンさせないことができる。これにより、各段のデータ転送素子から正常なタイミングで選択信号が得られる。
【００２０】
また、前記入力側及び出力側トランスファゲートは、第１及び第２のシフトクロックの一方極性の論理レベルでオンし他方極性の論理レベルでオフし、前記第１及び第２のシフトクロックは、一方のシフトクロックが前記他方極性の論理レベルである期間内に他方のシフトクロックが前記一方極性の論理レベル期間を終了することを特徴とする。
【００２１】
このような構成によれば、第１のシフトクロックの一方極性によって入力側トランスファゲートがオンとなる。第１のシフトクロックが一方極性である場合には、第２のシフトクロックは他方極性であり、第２のシフトクロックの他方極性の期間に第１のクロックの一方極性が終了する。従って、入力側トランスファゲートがオフになった後に出力側トランスファゲートがオンとなる。同様に、出力側トランスファゲートがオフになった後に入力側トランスファゲートがオンとなる。こうして、データの筒抜けが防止される。
【００２２】
本発明に係るシフトクロック発生回路は、入力クロックに同期した第１のシフトクロックを発生する手段と、前記第１のシフトクロックとは異なる位相のクロックであって、互いに同時には論理レベルが変化しない第２のシフトクロックを発生する手段とを具備したことを特徴とする。
【００２３】
このような構成によれば、第１のシフトクロックは入力クロックに同期している。第２のシフトクロックは第１のシフトクロックとは異なる位相で、互いに同時には論理レベルが変化しない。従って、これらの第１及び第２のシフトクロックを、例えばデータ転送素子の入力側及び出力側トランスファゲートに供給することにより、入力側及び出力側トランスファゲートを同時にオンさせなくすることができる。
【００２４】
また、前記第１及び第２のシフトクロックは、一方のシフトクロックが他方極性の論理レベルである期間内に他方のシフトクロックが一方極性の論理レベル期間を終了することを特徴とする。
【００２５】
このような構成によれば、一方極性の論理レベルは相手のクロックの他方極性の論理レベル期間に終了するので、一方極性の論理レベルによる作用と他方極性の論理レベルによる作用とを時間的に分離させることができる。
【００２６】
本発明に係る画像処理装置は、上記シフトレジスタ回路からの選択信号を用いて、マトリクス状に配置された画像セルの駆動を制御したことを特徴とする。
【００２７】
このような構成によれば、シフトレジスタ回路がデータの筒抜けを防止しているので、画像セルの確実な駆動が可能となる。また、データの筒抜けの防止のために、ノイズの混入が増大することもない。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。図１は本発明の第１の実施の形態に係るシフトレジスタ回路を示す回路図である。図２は図１中のＤＦＦの具体的な構成を示す回路図である。また、図３は図１のシフトレジスタ回路にシフトクロックを供給するシフトクロック発生回路を示す回路図である。また、図４は図１のシフトレジスタ回路を用いたイメージセンサＬＳＩを示す回路図であり、図５は図４のイメージセンサが組込まれた画像処理装置を示すブロック図である。また、図６はドレイン・ゲート電圧供給回路の構成を示す回路図であり、図７はソース電圧供給回路の構成を示す回路図であり、図８はセンサセルへ印加するバイアス電圧を説明するための図であり、図９はセンサの読み出しラインとクリアラインを説明するための図であり、図１０垂直同期信号と水平同期信号のタイミングを示すタイミングチャートであり、図１１はイメージセンサＬＳＩのタイミングジェネレータの構成を示す回路ブロック図であり、図１２はＨブランキング期間における各状態における各信号の状態を説明するためのタイミングチャートである。
【００２９】
本実施の形態においては、シフトレジスタ回路のシフトクロックとして、互いに相補的にＨ／Ｌを切り替える２相のクロック及びその反転クロックであって、各相のクロック（反転クロック）同士は相互に同時にはＨ／Ｌの切換えが行われない信号を用いることにより、データ筒抜けの発生を防止するようになっている。
【００３０】
先ず、図４乃至図１２を参照して、図１のシフトレジスタ回路を利用したイメージセンサ及び画像処理装置について説明する。
図５は、固体撮像装置であるイメージセンサＬＳＩ（大規模集積回路）１と、信号処理装置である信号処理ＬＳＩ２からなる画像処理装置の構成を示すブロック構成図である。イメージセンサＬＳＩ１は、２次元の固体撮像装置であり、光学像を光電変換して、光学像に基づく画素信号を信号処理ＬＳＩ２へ供給する。信号処理ＬＳＩ２は、受信した各画素信号に対して予め決められた信号処理を施して、画像信号を出力する。
【００３１】
イメージセンサＬＳＩ１は、センサセルアレイ３と、クリアライン用シフトレジスタ４と、読み出しライン用シフトレジスタ５と、垂直ドライブ回路６と、昇圧回路７と、レギュレータ８と、蓄積信号用ラインメモリ９と、オフセット信号用ラインメモリ１０と、水平シフトレジスタ１１と、出力アンプ１２と、タイミングジェネレータ１３とを含む。タイミングジェネレータ１３は、レジスタ１４と３線シリアルインターフェース１５を含む。クリア用シフトレジスタ４、読み出しライン用シフトレジスタ５及び水平シフトレジスタ１１において、後述する図１のシフトレジスタ回路を使用するようになっている。
【００３２】
イメージセンサＬＳＩ１のセンサセルアレイ３は、例えば、特開平１１−１９５７７８号に記載されたような閾値変調型の固体撮像素子である。タイミングジェネレータ１３から、各回路へ各種制御信号が供給され、その各種制御信号に基づいて、センサセルアレイ３は、各セルの受光した光量に応じた画素信号を出力する。また、センサセルアレイ３は、例えば、６４０×４８０のセルと、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサアレイ３は例えば７１２×５００のセルで構成される。そして、イメージセンサＬＳＩ１は、受光光量に応じた信号成分の電圧出力信号ＶＯＵＴＳと、オフセット成分に応じた電圧出力信号ＶＯＵＴＮの２つの出力信号を、信号処理ＬＳＩ２へ供給する。
【００３３】
垂直ドライブ回路６は、読み出しラインとクリアラインを選択するための回路である。読み出しライン用シフトレジスタ５とクリアライン用シフトレジスタ４は、それぞれ読み出しラインとクリアラインを指定するための回路である。
【００３４】
レギュレータ８は、イメージセンサＬＳＩ１内で必要とされる各種電圧を生成するための電圧生成回路である。昇圧回路７は、後述するように、センサセルアレイ３に対して必要な電圧を与えるために、レギュレータ８から供給された電圧を昇圧するための回路である。なお、イメージセンサＬＳＩ１のより詳細な説明は、図４を用いて後述する。
【００３５】
信号処理ＬＳＩ２は、差分アンプ回路１６と、オプティカルブラック（以下、ＯＢと略す。）クランプ回路１７と、プログラマブルゲインアンプ回路（ＰＧＡ）１８と、アナログディジタル変換回路（ＡＤＣ）１９と、ＯＢ制御ロジック回路２０と、輝度制御ロジック回路２１と、輝度測光ロジック回路２２と、レジスタ２３と、イメージプロセッサ２４と、シーケンサ２５と、タイミングジェネレータ２６とを含む。レジスタ２３は、シャッタースピードデータ等のデータがストアされる。
【００３６】
イメージセンサＬＳＩ１からのＶＯＵＴＳとＶＯＵＴＮの２つのアナログ信号は、差分アンプ回路１６に入力される。信号処理ＬＳＩ２の差分アンプ回路１６は、信号成分の電圧値とオフセット成分との電圧値の差を取って増幅し、ＯＢクランプ回路１７へその差分電圧を出力する。
ＯＢクランプ回路１７は、入力された画素信号の黒レベルを黒色の適切なレベルに設定するための回路である。センサセルアレイ３内の予め決められた数画素分のセル、すなわちＯＢ領域は、遮光板等によって遮光されており、その遮光されたセルの信号レベルに基づいて、有効画素領域の画素信号に対する適切な黒色レベル調整が行われる。
【００３７】
ＰＧＡ１８は、例えば１デシベル単位でゲインを調整するための増幅器である。ＰＧＡ１８によって増幅された信号は、ＡＤＣ１９へ供給される。ＡＤＣ１９はＰＧＡ１８の出力をディジタル信号に変換する。
ＯＢ領域の画素については、その画素の輝度データが、ＡＤＣ１９からディジタル信号としてＯＢ制御ロジック回路２０に供給される。ＯＢ制御ロジック回路２０は、タイミングジェネレータ２６からの制御信号に基づいて、ＡＤＣ１９からの信号を入力し、黒レベルの調整をするためにＯＢクランプ回路１７へ制御信号を出力する。
【００３８】
同様に、輝度測光ロジック回路２２は、例えば、ＡＤＣ１９から供給される１フレーム内の全ての緑（Ｇ）の画素のデータに基づいて、輝度を測定し、輝度データを輝度制御ロジック２１に供給する。
輝度制御ロジック回路２１は、輝度測光ロジック回路２２から供給される輝度データに基づいて、ＰＧＡ１８へゲイン制御信号を供給することによって、画像の明るさの調整を行う。さらに、輝度制御ロジック回路２１は、レジスタ２３へシャッタースピードのデータを書き込む。
【００３９】
なお、レジスタ１４とレジスタ２３は、互いに同じデータをストアするようになっているので、一方のレジスタの内容が変更されると、３線シリアルインターフェース１５を介して、他方のレジスタの内容も変更される。よって、シャッタースピードのデータが、信号処理ＬＳＩ２内のレジスタ２３に書き込まれると、さらに、そのデータは、３線シリアルインターフェース１５を介して、イメージセンサＬＳＩ１内のレジスタ１４に転送されて書き込まれる。イメージセンサＬＳＩ１では、シャッタースピードのデータに基づいて、フォーカルプレーンシャッターの設定が行われる。フォーカルプレーンシャッターの機能については後述する。
【００４０】
例えば、イメージセンサＬＳＩ１側では、シャッタースピードのデータに基づいて、フォーカルプレーンの読み出しラインとクリアラインの幅ｄｌを制御する。画像が明るい場合のように、露光時間を短くする場合には、その幅ｄｌを狭めるように、すなわち読み出しラインとクリアライン間のライン数を小さくするように、制御が行われる。また、画像が暗い場合のように、露光時間を長くする場合には、その幅ｄｌを広げるように、すなわち読み出しラインとクリアライン間のライン数を大きくするように、制御が行われる。さらに、シャッタースピードの制御だけでは露光が適切でないときは、輝度制御ロジック回路２１は、信号ゲインを調整することによって、信号量を適切になるように制御する。
【００４１】
信号処理ＬＳＩ２には、システムクロック信号ＣＬＫＩＮが供給され、そのシステムクロック信号ＣＬＫＩＮに基づいて、タイミングジェネレータ２６は、種々のタイミング信号を生成する。信号処理ＬＳＩ２は、種々のタイミング信号の中から各種同期信号を、イメージセンサＬＳＩ１に供給する。同期信号としては、センサ駆動クロック信号ＳＣＬＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣがある。イメージセンサＬＳＩ１はこれらの同期信号に基づいて同期を取って、画像信号を信号処理ＬＳＩ２へ供給する。従って、ＳＣＬＫ、ＶＳＹＮＣ、ＨＳＹＮＣの各信号は、システムクロック信号ＣＬＫＩＮに依存する。
【００４２】
信号処理ＬＳＩ２のレジスタ２３には、各種パラメータ、例えば、全体に、あるいは部分的に明るくするためのパラメータ等が、Ｉ２Ｃ−Ｂｕｓ（アイスクエアシーバス）Ｉ／Ｆを介して入力され、ストアされる。
信号処理ＬＳＩ２において、イメージプロセッサ２４は、ＲＧＢの信号に基づいて画像を生成するための回路であり、シーケンサ２５は、イメージプロセッサ２４を駆動するための回路である。
【００４３】
イメージセンサＬＳＩ１のタイミングジェネレータ１３には、さらにクロック指定信号ＣＬＫ＿ＳＥＬが、入力されるようになっている。ＣＬＫ＿ＳＥＬは、イメージセンサＬＳＩ１が動作されるクロック周波数の指定を明示的に、イメージセンサＬＳＩ１に知らせるすなわちイメージセンサＬＳＩ１にクロックの高低指示を制御信号として入力する、ための信号である。ＣＬＫ＿ＳＥＬに基づいて、タイミングジェネレータ１３が各種制御信号の出力タイミングを変更する。さらに、タイミングジェネレータ１３には、スタンバイ信号ＳＴＡＮＤＢＹが入力される。
【００４４】
イメージセンサＬＳＩ１のレジスタ１４には、シャッタースピード、レギュレータの電圧設定、スキャン方向の指定、等のデータが３線シリアルインターフェース１５を介して入力され、ストアされる。
また、イメージセンサＬＳＩ１は、一つの制御信号として有効信号ＶＡＬＩＤを信号処理ＬＳＩ２のタイミングジェネレータ２６へ供給する。ＶＡＬＩＤは、イメージセンサＬＳＩ１から有効な画像データが出力されていることを示す信号である。この信号がアクティブなときは、有効な画像データがイメージセンサＬＳＩ１から出力されているので、そのデータを測光等に使用できることを、信号処理ＬＳＩ２は知ることができる。
【００４５】
次に、イメージセンサＬＳＩ１の構成について説明する。図４は、イメージセンサＬＳＩ１の構成を示す回路図である。
センサセルアレイ３は、ｍ×ｎ（ｍ行ｎ列）個のセルＳ１１〜Ｓｍｎからなるマトリックスの固体撮像素子である。一つのセルが、一つの単位画素に対応する。各単位画素に対応する各セルは、フォトダイオードＰＤＳと、光信号検出用絶縁ゲート型電界効果型トランジスタであるＭＯＳトランジスタＰＤＴｒを含む。フォトダイオードＰＤＳは、不純物拡散領域とウエル領域からなり、入射光に応じてホール（正孔）がウエル領域内に生じる。そのウエル領域は、光信号検出用ＭＯＳトランジスタＰＤＴｒと共有されており、光信号検出用ＭＯＳトランジスタＰＤＴｒのゲート領域を構成する。フォトダイオードＰＤＳの不純物拡散領域と、光信号検出用ＭＯＳトランジスタＰＤＴｒのドレイン拡散領域は、ウエル領域の表層に一体的に形成されている。ドレイン拡散領域は、リング状のゲート電極の外周部を取り囲むように形成されている。リング状のゲート電極の中心部にソース拡散領域が形成されている。ゲート電極下のウエル領域内であって、ソース拡散領域の周辺部に、ソース拡散領域を取り囲むようにキャリアポケットが形成されている。センサ構造の詳細は、特開平１１−１９５７７８号公報に記載されている。
【００４６】
センサセルアレイ３から光量に応じた信号を得るために、蓄積、読み出し及びクリアの３状態のそれぞれにおいて、各セルのゲート、ソース及びドレインに、所定のバイアス電圧を印加することによって、光量に応じた信号を得ることができる。簡単に言えば、蓄積状態のとき、フォトダイオードＰＤＳに入射した光量に応じて生じたホールをキャリアポケットに蓄積させる。読み出し状態のとき、蓄積されたホールに基づいて信号電圧を読み出す。読み出された信号電圧は、ゲート電圧と、受光量に応じて変化した閾値との差に応じた電圧信号である。クリア状態のとき、昇圧回路７によって光信号検出用ＭＯＳトランジスタＰＤＴｒのソース電圧を所定の値に昇圧するとともに、リングゲート、ソース間のカップリング容量により、ゲート電圧も所定の値に昇圧され、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンし、リングゲート下にチャネルが形成される。従って、ドレイン電圧はソース電圧とほぼ等しい値（ドレイン電圧VD=VG-Vthでゲート電圧VGがソース電圧より十分高い場合）となり、ソース、チャネル、ドレイン下の空乏層が広がることによって、蓄積されたホールは基板方向へ掃き出され、ホール等の残留電荷を排出する。クリア後、ノイズ成分を含むオフセット電圧を読み出し、信号電圧とオフセット電圧との差分をとることによって、画像信号を得ることができる。各セルについて、上述した動作を行い、画像信号を得ることによって、２次元の画像信号を得ることができる。バイアス条件、すなわち各状態における各セルのゲート、ソース及びドレインのバイアス電圧については、後述する。
【００４７】
クリアライン用シフトレジスタ４は、クリアするラインを指定するための回路である。クリアライン用シフトレジスタ４には、クリアライン用シフトデータＡＶ、クリアライン用シフトクロック信号ＶＣＬＫ＿ＡＳＲ、クリアライン用シフトレジスタリセット信号ＶＳＦＲＡ＿ＲＳＴが入力される。クリアライン用シフトレジスタ４は、マトリックス状のセンサセルアレイ３の中の、蓄積電荷をクリアするラインを選択するクリアライン選択信号ＶＳＡ１ないしＶＳＡｍを出力する。
【００４８】
読み出しライン用シフトレジスタ５は、読み出しラインを指定するための回路である。読み出しライン用シフトレジスタ５には、読み出しライン用シフトデータＢＶ、読み出しライン用シフトクロック信号ＶＣＬＫ＿ＢＳＲ、読み出しライン用シフトレジスタリセット信号ＶＳＦＲＢ＿ＲＳＴが入力される。読み出しライン用シフトレジスタ５は、マトリックス状のセンサセルアレイ３の中の、信号電圧を読み出すラインを選択する読み出しライン選択信号ＶＳＢ１ないしＶＳＢｍを出力する。
【００４９】
シャッタースピードのデータに基づいて決められた出力タイミングでクリアライン用シフトデータＡＶと読み出しライン用シフトデータＢＶが与えられることによって、クリアライン用シフトレジスタ４と読み出しライン用シフトレジスタ５は、順番に選択信号を出力する。すなわち、読み出しライン用シフトデータＢＶは、垂直同期信号ＶＳＹＮＣに対して予め決められたタイミングで生成されるが、読み出しライン用シフトデータＢＶとクリアライン用シフトデータＡＶとの位相関係はシャッタースピードによって決定され、その位相関係を保った状態で、クリアライン用シフトレジスタ４と読み出しライン用シフトレジスタ５は、順番に選択信号を出力する。なお、後述するように、１フレーム中に読み出しラインとクリアラインが存在するときは、センサアレイの中の２つのラインが指定され、選択される。
【００５０】
垂直ドライブ回路６は、ライン毎に、２つのＡＮＤ回路３１、３２と、ＯＲ回路３３と、バッファ回路３４と、ドレイン・ゲート電圧供給回路ＶＣ１ｉ（ｉは、１からｍのいずれかである。以下、同じ。）とを含む。一つのＡＮＤ回路３１は、クリアライン選択信号ＶＳＡｉとクリアライン選択イネーブル信号ＣＬＳとを入力とする。他方のＡＮＤ回路３２は、読み出しライン選択信号ＶＳＢｉと、信号読み出し、クリア、ノイズ読み出しの３つの動作の読み出しライン選択イネーブル信号ＶＳＭとを入力とする。ＯＲ回路３３は、各ＡＮＤ回路３１、３２の出力信号と蓄積時全ライン選択信号ＶＧＵＰとを入力とする。バッファ回路３４は、そのＯＲ回路３３からの出力信号を入力とする。各バッファ回路３４の出力信号は、ライン選択信号ＶＳＣｉとして、ドレイン・ゲート電圧供給回路ＶＣ１ｉへ供給される。
【００５１】
ドレイン・ゲート電圧供給回路ＶＣ１ｉには、ライン選択信号ＶＳＣｉに加えて、蓄積イネーブル信号ＳＤＩ、読み出しイネーブル信号ＳＤＲ２及びクリアパルス信号ＣＬが入力される。ドレイン・ゲート電圧供給回路ＶＣ１ｉは、対応するラインの全セルのゲート及びドレインに印加するための電圧を選択して出力する。すなわち、ドレイン・ゲート電圧供給回路ＶＣ１ｉは、各ラインの各セルに、ドレイン電圧ＶＰＤｉと、ゲート電圧ＶＰＧｉを供給する。このドレイン・ゲート電圧供給回路ＶＣ１ｉの詳細は後述する。
【００５２】
ソース電圧供給回路ＶＣ２ｈ（ｈは、１からｎのいずれか。以下、同じ。）が、マトリックスの列毎に、設けられている。ソース電圧供給回路ＶＣ２ｈには、クリアパルス信号ＣＬ及びクリア前ゲートプリセット信号ＰＲが入力される。ソース電圧供給回路ＶＣ２ｈは、各列の全セルのソースに、ソース電圧ＶＰＳｈを供給する。このソース電圧供給回路ＶＣ２ｈの詳細は後述する。
【００５３】
各列に対応するソース線が蓄積信号用ラインメモリ９とオフセット信号用ラインメモリ１０とに、ラインメモリデータロード信号ＬＯＡＤが入力されるスイッチＳＷ１ｈを介して接続されている。
蓄積信号用ラインメモリ９は、各列に対応した選択回路ＨＳｈを含む。各選択回路ＨＳｈは、電荷蓄積用コンデンサＣ２と、読み込み用スイッチＳＷ２１と、リセット用スイッチＳＷ２２と、出力用スイッチＳＷ２３とを含む。
【００５４】
オフセット信号用ラインメモリ１０は、各列に対応した選択回路ＨＮｈを含む。各選択回路ＨＮｈは、電荷蓄積用コンデンサＣ３と、読み込み用スイッチＳＷ３１と、リセット用スイッチＳＷ３２と、出力用スイッチＳＷ３３とを含む。
蓄積信号用ラインメモリ９への蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳが入力されると、ＳＷ２１がオンとなって、各ソース線から光量に応じた電圧がコンデンサＣ２に与えられ、コンデンサＣ２にその電圧に応じた電荷が蓄積される。読み出しライン用シフトレジスタ５によって選択された１ライン分の画素信号が、ＬＯＡＤＳに応じて、蓄積信号用ラインメモリ９にストアされる。
【００５５】
蓄積信号用ラインメモリ９への蓄積信号用ラインメモリリセット信号ＲＥＳＳは、信号読み出し直前にコンデンサＣ２を予め決められた電圧ＶＭＰＲにするための信号である。電圧ＶＭＰＲは、リセット用スイッチＳＷ２２をオンにすることによって、レギュレータ８で生成された電源３５からコンデンサＣ２に供給される。
【００５６】
そして、水平シフトレジスタ１１からの選択信号ＨＳＣＡＮｈによって、蓄積信号用ラインメモリ９の各選択回路ＨＳｈのスイッチＳＷ２３は順番にオンされていく。オンされたＳＷ２３は、コンデンサＣ２に蓄積された電荷に応じた電圧を出力するので、読み出しライン用シフトレジスタ５で選択された１ラインの画素信号が、ＶＯＵＴＳ信号として順番に出力アンプ３６を介して出力される。
【００５７】
オフセット信号用ラインメモリ１０へのオフセット成分蓄積信号用ラインメモリデータロード信号ＬＯＡＤＮが入力されると、スイッチＳＷ３１がオンとなって、各ソース線からオフセット成分に応じた電圧が与えられ、コンデンサＣ３にその電圧に応じた電荷が蓄積される。読み出しライン用シフトレジスタ５によって選択された１ライン分の画素信号が、オフセット成分蓄積信号用ラインメモリデータロード信号ＬＯＡＤＮに応じて、オフセット信号用ラインメモリ１０にストアされる。オフセット信号用ラインメモリ１０へのオフセット信号用ラインメモリリセット信号ＲＥＳＮは、オフセット成分の信号の読み出し直前にコンデンサＣ３を予め決められた電圧ＶＭＰＲにするための信号である。電圧ＶＭＰＲは、リセット用スイッチＳＷ３２をオンにすることによって、レギュレータ８で生成された電源３７からコンデンサＣ３に供給される。
【００５８】
そして、水平シフトレジスタ１１は、オフセット信号用ラインメモリ１０の各選択回路ＨＮｈのスイッチＳＷ３３を順番にオンしていく。オンされたＳＷ３３は、コンデンサＣ３に蓄積された電荷に応じた電圧を出力させるので、読み出しライン用シフトレジスタ５で選択された１ラインの画素信号のオフセット成分の信号が、ＶＯＵＴＮ信号として順番に出力アンプ３８を介して出力される。イメージセンサＬＳＩ１からのＶＯＵＴＳとＶＯＵＴＮの２つの電圧アナログ信号は、信号処理ＬＳＩ２の差分アンプ回路１６に入力される。
【００５９】
図６は図４のドレイン・ゲート電圧供給回路ＶＣ１１ないしＶＣ１ｍの構成を示す回路図である。ドレイン・ゲート電圧供給回路ＶＣ１ｉは、ＮＡＮＤ回路、インバータ回路、トランジスタを含み、各種入力信号に応じて、ドレイン電圧ＶＰＤとゲート電圧ＶＰＧを出力する。
【００６０】
各ドレイン・ゲート電圧供給回路ＶＣ１ｉには、クリアパルス信号ＣＬ、蓄積イネーブル信号ＳＤＩ及び読み出しイネーブル信号ＳＤＲ２が入力され、供給されているＶＣＣＳＧＨＲ、ＶＣＣＳＧＨＩ、ＶＣＣＳＤＲ及びＶＣＣＳＤＩの電圧を用いて、後述する図８のバイアス電圧を発生し、各センサセルのドレインとゲートに与える。
【００６１】
センサセルアレイ３は、次のような状態を有する。これらの各状態は、詳細には、“蓄積”、“リセット（Ｓ）”、“変調（Ｓ）”、“プリセット”、“クリア”、“リセット（Ｎ）”及び“変調（Ｎ）”の各状態を含み、これらの各状態の繰返しによって、光学像を電気信号に変換して出力する。蓄積イネーブル信号ＳＤＩは、ローアクティブの信号であり、蓄積期間を示す信号である。読み出しイネーブル信号ＳＤＲ２は、蓄積期間以外の期間を示す信号ＳＤＲを元に生成された信号であり、変調、オフセット変調及びクリア時にローアクティブとなる信号である。また、ライン選択信号ＶＳＣｉは、読み出しライン及びクリアラインの選択に用いられ、クリアパルス信号ＣＬは、蓄積されたホール等の残留電荷を排出する期間に設定される。
【００６２】
図６において、クリアパルス信号ＣＬがＬレベルでライン選択信号ＶＳＣｉがＨレベルになるものとする。この場合には、ＰＭＯＳトランジスタＴ1 、ＮＭＯＳトランジスタＴ2 はオンとなり、ＰＭＯＳトランジスタＴ3 はオフとなる。そうすると、ゲート電圧ＶＰＧｉは電圧ＶＣＣＳＧＨＩ又は電圧ＶＣＣＳＧＨＲとなる。なお、ＰＭＯＳトランジスタＴ1 はエンハンスト型、ＮＭＯＳトランジスタＴ2 はディプレッション型のＭＯＳトランジスタである。
【００６３】
逆に、クリアパルス信号ＣＬがＨレベルでライン選択信号ＶＳＣがＬレベルの場合には、トランジスタＴ1，Ｔ2 はオフとなり、トランジスタＴ3 はオンとなる。この場合には、ゲート電圧ＶＰＧｉはローレベルの電圧となる。なお、クリアパルス信号ＣＬ及びライン選択信号ＶＳＣｉがＨレベルの場合には、トランジスタＴ1，Ｔ2，Ｔ3 はオフとなり、ゲートはフローティング状態となる。
【００６４】
また、クリアパルス信号ＣＬがＬレベルの場合又はライン選択信号ＶＳＣがＬレベルの場合には、ＮＭＯＳトランジスタＴ5 はオンとなる。各ラインのトランジスタＴ５のソースは共通接続されてＣＯＭノードを構成する。トランジスタＴ５がオンの場合には、各ラインのドレインはＣＯＭノードに接続されてフローティング状態となる。トランジスタＴ５がオンの場合において、蓄積イネーブル信号ＳＤＩがＬレベルのときには、ＰＭＯＳトランジスタＴ6とＮＭＯＳトランジスタＴ7 もオンとなって、ドレイン電圧ＶＰＤｉは電圧ＶＣＣＳＤＩとなる。また、トランジスタＴ5 がオン状態で、読み出しイネーブル信号ＳＤＲ２がＬレベルになると、ＰＭＯＳトランジスタＴ4 もオンとなって、ドレイン電圧ＶＰＤｉは電圧ＶＣＣＳＤＲとなる。また、トランジスタＴ4 〜Ｔ7 のうちトランジスタＴ5 のみがオン状態の場合には、全てのドレインはフローティング状態のＣＯＭノードに接続されてＨｉＺとなる。
【００６５】
なお、トランジスタＴ1 には、蓄積イネーブル信号ＳＤＩがＬレベルの場合に電圧ＶＣＣＳＧＨＩが供給され、信号ＳＤＲがＬレベルの場合に電圧ＶＣＣＳＧＨＲが供給されるようになっている。
【００６６】
即ち、図６の回路は下記表１の状態を得る。なお、表１には、着目している信号のHレベルとLレベルのみ示されている。
図７（ａ）は、図４のソース電圧供給回路ＶＣ２１ないしＶＣ２ｎの構成を示す回路図である。ソース電圧供給回路ＶＣ２ｈは、コンデンサとトランジスタを含み、各種入力信号に応じて、ソース電圧ＶＰＳｈを出力する。
図７（ｂ）は，図７（ａ）におけるＳ１、Ｓ２、Ｓ３及びＳ４の信号を生成するための回路を示す。
各ソース電圧供給回路ＶＣ２ｈは、クリアパルス信号ＣＬの反転信号Ｓ１〜Ｓ３と、プリセット信号ＰＲの正転信号Ｓ４とが入力され、供給されているＶＣＣＳＤＢ及びＶＣＣＶＰＳを用いて、図８のＳＯＵＲＣＥバイアス電圧を発生して、各センサセルのソースに与える。
【００６７】
図７（ｂ）において、信号Ｓ１〜Ｓ３はクリアパルス信号ＣＬの反転信号であり、プリセット信号ＰＲの正転信号Ｓ４は、クリア前ゲートプリセット信号ＰＲと同一論理レベルの信号である。クリアパルス信号ＣＬ及びクリア前ゲートプリセット信号ＰＲがいずれもＬレベルの場合には、反転信号Ｓ１〜Ｓ３はＨレベルであり、プリセット信号ＰＲの正転信号Ｓ４はＬレベルである。従って、ＮＭＯＳトランジスタＴ11，Ｔ13はオンであり、ＰＭＯＳトランジスタＴ12，Ｔ14はオフであり、ＮＭＯＳトランジスタＴ15はオフである。即ち、この場合には、トランジスタＴ14，Ｔ15がオフであるので、ソース電圧供給回路ＶＣ２ｈはソース電圧を供給しない。なお、この時点では、ＮＤ１点の電圧値はグランドレベル（ＧＮＤ）であり、ＮＤ２点の電圧値はＶＣＣＳＤＢである。
【００６８】
また、クリアパルス信号ＣＬがＬレベルで、クリア前ゲートプリセット信号ＰＲがＨレベルの場合には、反転信号Ｓ１〜Ｓ３及びプリセット信号ＰＲの正転信号Ｓ４はＨレベルである。従って、トランジスタＴ11，Ｔ13，Ｔ15はオンであり、トランジスタＴ12，Ｔ14はオフである。即ち、この場合には、ソース電圧ＶＰＳｈは電圧ＶＣＣＶＰＳとなり、また、ＮＤ１点の電圧値はグランドレベル（ＧＮＤ）であり、ＮＤ２点の電圧値はＶＣＣＳＤＢである。従って、この間、コンデンサＣ1 は電圧ＶＣＣＳＤＢまで充電される。
【００６９】
また、クリアパルス信号ＣＬがＨレベルで、クリア前ゲートプリセット信号ＰＲがＬレベルの場合には、反転信号Ｓ１〜Ｓ３及びプリセット信号ＰＲの正転信号Ｓ４はＬレベルである。従って、トランジスタＴ11，Ｔ13，Ｔ15はオフであり、トランジスタＴ12，Ｔ14はオンである。即ち、この場合には、ＮＤ２点の電圧がソース電圧ＶＰＳｈとなる。仮に、この場合の直前に、コンデンサＣ1の電圧がＶＣＣＳＤＢに充電されていれば、トランジスタＴ12がオンすることによってＮＤ１点は電圧ＶＣＣＳＤＢになるので、ＮＤ２点の電圧値はＶＣＣＳＤＢ×２となる。
【００７０】
即ち、図７の回路は下記表２の状態を得る。
図８は、センサセルへ印加するバイアス電圧を説明するための図である。
図８は、各状態における、各セルのゲート電圧、ソース電圧及びドレイン電圧の電圧値を示す。なお、図５ではバイアス電圧の観点から、“蓄積”、“リセット（Ｓ）”、“変調（Ｓ）”、“プリセット”、“クリア”、“リセット（Ｎ）”及び“変調（Ｎ）”の各状態に分けて示している。
【００７１】
図８において、ＧＡＴＥは、セルのゲート電圧であり、選択状態と非選択状態の２つの状態を有する。ＳＯＵＲＣＥは、セルのソース電圧である。ＤＲＡＩＮは、セルのドレイン電圧であり、選択状態と非選択状態の２つの状態を有する。
【００７２】
まず、蓄積状態の場合について説明する。
“蓄積”の状態（以下、蓄積状態という。）のとき、セルアレー中の全てのセルが選択状態とされ、電圧値がＶＣＣＳＧＨＩである電圧が、ゲートに印加される。蓄積状態のとき、非選択のセルはない。蓄積状態のとき、ソースは、ソース電圧供給回路ＶＣ２ｈからのバイアス電圧の供給を受けないが、ゲートにＶＣＣＳＧＨＩの電圧が印加され、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしているので、ソース・ドレイン間が導通状態になり、蓄積状態ではソースはドレイン電圧（ＶＣＣＳＤＩ）に等しくなる。
【００７３】
次に、“リセット（Ｓ）”の状態（以下、ＲＥＳＳ状態と略す。）の場合について説明する。
選択状態のセルの場合、ＲＥＳＳ状態のとき、電圧値がＬｏ（Ｌレベル）である電圧が、ゲートに印加される。ＲＥＳＳ状態のときは、電圧値がＶＭＰＲである電圧が、ソースに印加される。選択状態のセルの場合、ＲＥＳＳ状態のとき、ゲートにＬｏの電圧が印加され、光信号検出用ＭＯＳトランジスタＰＤＴｒがオフしているので、ソース・ドレイン間が非導通状態になり、ドレインはハイインピーダンス（ＨｉＺ）となる。
【００７４】
また、非選択状態のセルの場合、ＲＥＳＳ状態のときは、電圧値がＬｏ（Ｌレベル）である電圧が、ゲートに印加される。あるセルが非選択状態で、ＲＥＳＳ状態のときは、ドレインはＨｉＺとなる。
“変調（Ｓ）”の状態（以下、ＬＯＡＤＳ状態と略す。）において、選択状態のセルの場合、電圧値がＶＣＣＳＧＨＲである電圧が、ゲートに印加される。選択状態のセルの場合、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加され、電圧値が（ＶＣＣＳＧＨＲ−ＶｔｈＳ）である電圧が、ソースに出力される。ＬＯＡＤＳ状態では、（ＶＣＣＳＧＨＲ＜ＶＣＣＳＤＲ）の関係が成り立つバイアス電圧を印加する必要がある。
【００７５】
また、非選択状態のセルの場合、ＬＯＡＤＳ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加される。
続いて、“プリセット”の状態（以下、ＰＲ状態と略す。）の場合について説明する。
選択状態のセルの場合、ＰＲ状態のとき、電圧値がＶＣＣＳＧＨＲである電圧が、ゲートに印加される。ＰＲ状態のとき、電圧値がＶＣＣＶＰＳである電圧が、ソースに印加される。選択状態のセルの場合、ＰＲ状態のとき、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしているので、ドレインはソースと同じ電圧となる。
【００７６】
また、非選択状態のセルの場合、ＰＲ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、ドレインはＶＣＣＶＰＳとなる。ＶＳＣｉがＬｏレベルのライン（＝非選択ライン）はＴ５がターンオンし、各ラインが共通ノード（ＣＯＭノード）に接続されてＣＯＭノードがＨｉＺとなる。
【００７７】
“クリア”の状態（以下、ＣＬ状態と略す。）において、選択状態のセルの場合、電圧値が（ＶＣＣＳＤＢ×２）である電圧が、ソースに印加され、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしているので、ドレインはソースと同じ電圧となる。その結果、電圧値が（ＶＣＣＳＧＨＲ＋ＶＣＣＳＤＢ×２）の電圧が、ゲートに印加される。
【００７８】
また、非選択状態のセルの場合、ＣＬ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加される。
次に、“リセット（Ｎ）”の状態（以下、ＲＥＳＮ状態と略す。）の場合について説明する。
選択状態のセルの場合、ＲＥＳＮ状態のとき、電圧値がＬｏである電圧が、ゲートに印加される。ＲＥＳＮ状態のとき、電圧値がＶＭＰＲである電圧が、ソースに印加される。選択状態のセルの場合、ＲＥＳＮ状態のとき、ドレインはＨｉＺとなる。
【００７９】
また、非選択状態のセルの場合、ＲＥＳＮ状態のとき、電圧値がＬｏである電圧が、ゲートに印加される。非選択状態のセルの場合、ＲＥＳＮ状態のとき、ドレインはＨｉＺとなる。
なお、クリアパルス信号ＣＬがＬレベルの期間では、図６のＮＭＯＳトランジスタＴ5がターンオンしている。従って、ＲＥＳＳ状態でもＮＭＯＳトランジスタＴ5はターンオンしてドレインはＣＯＭノードに接続される。読み出しイネーブル信号ＳＤＲ２は、ＲＥＳＳ状態とＲＥＳＮ状態でＨレベルとなるので、ＰＭＯＳトランジスタＴ4がターンオフし、ＣＯＭノードはフローティングとなる。
【００８０】
“変調（Ｎ）”の状態（以下、ＬＯＡＤＮ状態と略す。）において、選択状態のセルの場合、電圧値がＶＣＣＳＧＨＲである電圧が、ゲートに印加される。ＬＯＡＤＮ状態のとき、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加され、電圧値が（ＶＣＣＳＧＨＲ−ＶｔｈＮ）である電圧が、ソースに出力される。
【００８１】
また、非選択状態のセルの場合、ＬＯＡＤＮ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加される。
ＬＯＡＤＳ状態と同様に、ＬＯＡＤＮ時も図６のＴ５がターンオンしているのでドレインはＣＯＭノード（＝ＨｉＺ）に接続される。
【００８２】
図９は、センサの読み出しラインとクリアラインを説明するための図である。
【００８３】
図９に示すように、ｍ×ｎの画素マトリックスにおいて、各ラインが第１のラインから第ｍのラインまで順番に走査される。読み出しラインは、光量に応じた信号が読み出されるラインであり、クリアラインは、各セルに蓄積された電荷がクリアされるラインである。第１ラインから順番に走査が行われるので、クリア用選択信号に基づいてクリアされたラインの各セルに、その後に受光した光量に応じてホールが生成される。クリア後、読み出しライン選択信号ＶＳＢｉによって読み出されるまでの時間が露出時間となる。露出時間は、読み出しラインとクリアライン間のライン数ｄl に比例し、シャッタースピードの設定、すなわち、１Ｈ（Ｈは水平ライン数を示す。以下同じ。）からｍＨの範囲（あるいは（１フレーム＋１Ｈ以上でもよい）の設定によって変更することができる。
【００８４】
図１０は、垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣのタイミングを示すタイミングチャートである。
垂直同期信号ＶＳＹＮＣは、周期ｔ１毎に発生される、ｔ２時間長さのタイミングパルスである。水平同期信号ＨＳＹＮＣは、周期ｔ３毎に発生される、ｔ４時間長さのタイミングパルスである。垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣは、信号処理ＬＳＩ２のタイミングジェネレータ２６からイメージセンサＬＳＩ１へ供給される。
【００８５】
垂直同期信号ＶＳＹＮＣが供給されると、読み出しライン用シフトレジスタ５は、選択信号ＶＳＢｉを順次出力する。垂直同期信号ＶＳＹＮＣの供給後の周期ｔ１内において、水平同期信号ＨＳＹＮＣが、センサセルアレイ３のライン数（＝ｍ）だけ出力される。そして、水平同期信号ＨＳＹＮＣが出力されている期間ｔ４内であってかつＶＧＵＰがＬの期間に、上述した信号成分の読み出し、クリア、そしてオフセット成分の読み出しの動作が行われる期間が存在する。このＶＧＵＰがＬの期間は、Ｈブランキング期間中の所定の期間に設定される。Ｈブランキング期間については、後で図１２を用いて詳述する。
【００８６】
周期ｔ３内の期間ｔ４後の期間ｔ５内に、ｎ個の信号成分とオフセット成分のアナログ信号ＶＯＵＴＳとＶＯＵＴＮが出力される。
次に、イメージセンサＬＳＩ１のタイミングジェネレータ（以下、ＴＧという）１３の回路構成について図１１を参照して説明する。
図１１は、図５のイメージセンサＬＳＩ１のＴＧ１３の構成を示す回路ブロック図である。
【００８７】
ＴＧは、シリアルコントロールブロック７１、マスタタイミング制御ブロック７２、センサレジスタブロック７３、シャッターコントロール部（シャッタスピード上限制御部）７４、フレームコントロール部７５、Ｈ・Ｖカウンタ７６、垂直スキャン制御ブロック７７、水平スキャン制御ブロック７８、アナログ制御ブロック７９を含む。
【００８８】
シリアルコントロールブロック７１には、当該シリアルコントロールブロック７１と、信号処理ＬＳＩ２のレジスタ１４との間のインターフェース信号である３線シリアルＩ／Ｆ信号が入出力される。
マスタタイミング制御ブロック７２には、信号処理ＬＳＩ２のＴＧ２６からセンサ駆動クロックＳＣＬＫ，水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣが入力される。またＴＧ１３には、信号処理ＬＳＩ２からのクロック指定信号ＣＬＫ＿ＳＥＬと、スタンバイ信号ＳＴＡＮＤＢＹが入力されている。
【００８９】
シリアルコントロールブロック７１は、信号処理ＬＳＩ２のレジスタ２３に書き込まれているシャッタスピードの設定データ，レギュレータ８の設定データ及びシステムクロック情報などをシリアルＩ／Ｆ信号として入力し、これらのデータについてライトデータ，ライトアドレス及びライトストローブ信号ＷＲを出力し、センサレジスタブロック７３に供給する。
【００９０】
前記センサレジスタブロック７３は、上記の入力信号に応じて、ラインシャッタスピード設定信号，フレームシャッタスピード設定信号，フレームモード設定信号，クリアパルス幅制御設定信号，クリアパルス印加回数設定信号，ゲイン設定信号及びレギュレータ電圧設定信号を出力する。
一方、マスタタイミング制御ブロック７２は、前述の各種入力信号に基づいて、ピクセルクロック，水平リセットパルス，垂直リセットパルス及びリセット信号を出力する。
【００９１】
シャッタコントロール部（シャッタスピード上限制御部）７４には、センサレジスタブロック７３からのラインシャッタスピード設定信号及びフレームシャッタスピード設定信号が入力され、出力としてラインシャッタスピードデータ及びフレームシャッタスピードデータを出力する。
【００９２】
フレームコントロール部７５には、前記マスタタイミング制御ブロック７２からのピクセルクロック，垂直リセットパルス及びリセット信号と、前述のスタンバイ信号ＳＴＡＮＤＢＹが入力され、出力としてフレームカウント値，フレーム制御データ及びバリッド（ＶＡＬＩＤ）制御信号を出力する。
また、Ｈ・Ｖカウンタ７６には、前記マスタタイミング制御ブロック７２からのピクセルクロック，水平リセットパルス，垂直リセットパルス及びリセット信号が入力され、出力としてラインカウント値及びピクセルカウント値を出力する。
【００９３】
垂直スキャン制御ブロック７７には、入力として、前記シャッタコントロール部７４からのラインシャッタスピードデータ及びフレームシャッタスピードデータ、前記フレームコントロール部７５からのフレームカウント値，フレーム制御データ及びバリッド（ＶＡＬＩＤ）制御信号、前記センサレジスタブロック７３からのクリアパルス幅制御設定信号及びクリアパルス印加回数設定信号、前記マスタタイミング制御ブロック７２からのピクセルクロック及びリセット信号、クロック指定信号ＣＬＫ＿ＳＥＬ、前記Ｈ・Ｖカウンタ７６からのラインカウント値及びピクセルカウント値が入力される。
【００９４】
垂直スキャン制御ブロック７７は、出力としてクリアライン用シフトデータＡＶ，クリアライン用シフトクロックＶＣＬＫ＿ＡＳＲ，クリアライン用シフトレジスタリセット信号ＶＳＦＲＡ＿ＲＳＴ，クリアライン選択イネーブル信号ＣＬＳ，読み出しライン用シフトデータＢＶ，読み出しライン用シフトクロックＶＣＬＫ＿ＢＳＲ，読み出しライン用シフトレジスタリセット信号ＶＳＦＲＢ＿ＲＳＴ，読み出しライン選択イネーブル信号ＶＳＭ，蓄積時全ライン選択信号ＶＧＵＰ，蓄積イネーブル信号ＳＤＩ，読み出しイネーブル信号ＳＤＲ，クリア前ゲートプリセット信号ＰＲ，クリアパルスＣＬを出力する。
【００９５】
水平スキャン制御ブロック７８には、入力として、前記フレームコントロール部７５からのバリッド（ＶＡＬＩＤ）制御信号、前記Ｈ・Ｖカウンタ７６からのラインカウント値及びピクセルカウント値、前記センサレジスタブロック７３からのクリアパルス幅制御設定信号、前記マスタタイミング制御ブロック７２からのピクセルクロック及びリセット信号、クロック指定信号ＣＬＫ＿ＳＥＬが入力される。
【００９６】
水平スキャン制御ブロック７８は、出力としてラインメモリ選択用シフトデータＡＨ，ラインメモリ選択用シフトクロックＣＩＮ，ラインメモリ選択イネーブル信号ＨＳＣ＿ＣＫ，蓄積信号用ラインメモリリセット信号ＲＥＳＳ，蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳ，オフセット用ラインメモリリセット信号ＲＥＳＮ，オフセット用ラインメモリデータロード信号ＬＯＡＤＮを出力する。
【００９７】
上記のクロック指定信号ＣＬＫ＿ＳＥＬは、システムクロック信号ＣＬＫＩＮの周波数の高低を示す信号であるが、このＣＬＫ＿ＳＥＬは垂直スキャン制御ブロック７７及び水平スキャン制御ブロック７８に供給されている。各制御ブロック７７及びク７８では、クロック指定信号ＣＬＫ＿ＳＥＬのＨ，Ｌレベルに応じて各ブロック７７及びク７８から出力される各種センサ駆動信号の出力タイミングを制御できるようになっている。
【００９８】
アナログ制御ブロック７９には、前記フレームコントロール部７５からのバリッド（ＶＡＬＩＤ）制御信号、前記Ｈ・Ｖカウンタ７６からのラインカウント値及びピクセルカウント値、前記センサレジスタブロック７３からのゲイン設定信号、スタンバイ信号ＳＴＡＮＤＢＹが入力され、出力としてアナログアンプゲイン制御信号，アンプ用駆動クロックＣＤＬ，スタンバイ制御信号を出力する。
【００９９】
そして、前記フレームコントロール部７５からのバリッド（ＶＡＬＩＤ）制御信号はＶＡＬＩＤ信号としてＴＧ１３から信号処理ＬＳＩ２へ出力されるようになっている。
また、前記センサレジスタブロック７３からのレギュレータ電圧設定信号と、前記アナログ制御ブロック７９からのスタンバイ制御信号とは、図５のイメージセンサＬＳＩ１のセンサ駆動バイアス発生用レギュレータ８に入力される。
【０１００】
前記アナログ制御ブロック７９からのアナログアンプゲイン制御信号とアンプ用駆動クロックＣＤＬとは、図５のイメージセンサＬＳＩ１の出力アンプ１２の制御用信号となる。
【０１０１】
図１２はセンサセルアレイ３の光電変換を制御する各信号を示すタイミングチャートである。センサセルアレイ３は、“蓄積”、“リセット（Ｓ）”、“変調（Ｓ）”、“プリセット”、“クリア”、“リセット（Ｎ）”及び“変調（Ｎ）”の各状態の繰返しによって、光学像を電気信号に変換して出力する。図１２はこれらの各状態における信号の様子を示している。センサセルアレイ３は、図１０の垂直同期信号ＶＳＮＹＣ及び水平同期信号ＨＳＹＮＣを単位時間とした所定のフレームレートで動作する。
【０１０２】
図１２の例では、あるラインカウント信号ＲＯＷＣＴにおいて、ＨＳＹＮＣが、ピクセルクロック信号ＰＸＬＣＴが１から８０までＬレベルであり、さらにＰＸＬＣＴが５から２２までがＬＯＡＤＳ（リセット（Ｓ）＋変調（Ｓ））状態に、ＰＸＬＣＴが２７から４４までがＣＬ（プリセット＋クリア）状態に、ＰＸＬＣＴが４５から６３までがＬＯＡＤＮ（リセット（Ｎ）＋変調（Ｎ））状態に割り当てられている。
【０１０３】
なお、各制御信号はＴＧ１３によって生成され出力される。ＴＧ１３は、論理回路で構成されるが、その論理回路は、Ｖｅｒｉｌｏｇ−ＨＤＬ、ＶＨＤＬ等のＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ：ハードウエア記述言語）を利用した設計システムを用いれば、自動設計することができる。
【０１０４】
先ず、蓄積状態について説明する。
図１０に示すＨブランキング期間中の所定期間（図１２の第５ピクセル〜第６３ピクセル）以外の期間が蓄積期間である。蓄積期間には、全画素が蓄積状態となる。この期間には、蓄積時全ライン選択信号ＶＧＵＰはＨレベルで、蓄積イネーブル信号ＳＤＩ及びクリアパルス信号ＣＬはＬレベルである。図４に示すように、蓄積時全ライン選択信号ＶＧＵＰがＨレベルとなることによって全てのライン選択信号ＶＳＣｉがＨレベルとなり、ドレイン・ゲート電圧供給回路ＶＣ１ｉの動作を示す上記表１に示すように、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＩとなる。また、ドレイン電圧ＶＰＤｉは電圧ＶＣＣＳＤＩとなる。また、この期間には、クリア前ゲートプリセット信号ＰＲもＬレベルであり、ソース電圧供給回路ＶＣ２ｈの動作を示す上記表２に示すように、ソース電圧供給回路ＶＣ２ｈはソース電圧を供給しない。この場合には、セルアレー中の全てのセルのソースは、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしドレイン電圧に一致する。
【０１０５】
Ｈブランキング期間の第５ピクセルにおいて蓄積期間は終了し信号読み出しが開始される。この信号読み出しのための期間（ＬＯＡＤＳ，ＣＬ，ＬＯＡＤＮ期間）においても、受光光量に基づくホールの蓄積は継続されるが、各セルは蓄積期間とは異なる設定値に設定される。また、信号読み出しのための期間には、クリアライン、読み出しライン又は非選択ラインでは、各セルは個別の設定値に設定される。
【０１０６】
先ず、リセット（ｓ）状態について説明する。図１２に示すように、この期間においても、全てのセルに共通の設定が行われる。
図１２に示すように、クリアパルス信号ＣＬ及びクリア前ゲートプリセット信号ＰＲはＬレベルであり、ソース電圧供給回路ＶＣ２ｈはソース電圧を供給しない。この期間においては、蓄積信号用ラインメモリリセット信号ＲＥＳＳがハイアクティブとなり、図４のスイッチＳＷ２２がオンとなって、ラインメモリを構成するコンデンサＣ2 の端子電圧はＶＭＰＲにチャージされる。更に、蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳ及びラインメモリデータロード信号ＬＯＡＤもハイアクティブとなり、スイッチＳＷ２１及びスイッチＳＷ１１がオンとなって、ソースラインを電圧ＶＭＰＲで初期化する。
【０１０７】
一方、蓄積時全ライン選択信号ＶＧＵＰはＨからＬに変化し、全てのライン選択信号ＶＳＣｉはＬレベルに変化する。従って、表１に示すように、ゲート電圧ＶＰＳＧｉは全てＬ（ＧＮＤ）レベルとなる。また、蓄積イネーブル信号ＳＤＩはＨレベルであり、ＳＤＲ２もHレベルであるため、表１に示すように、図６中のＴ５がターンオンしているので、全てのセルのドレインは共通に接続され（ＣＯＭノード）、そのＣＯＭノードはＨｉｚ状態となる。
【０１０８】
次に、変調（ｓ）状態について説明する。
図１２に示すように、ＣＬ，ＰＲはＬレベルを維持しており、ソース電圧供給回路ＶＣ２ｈはソースラインに電圧を供給していない。各セルに設定した電圧値に応じた出力がソースラインを介して出力される。即ち、クリアライン及び非選択ラインについてはライン選択信号ＶＳＣｉはＬレベルのままであり、ゲート電圧はＬ（ＧＮＤ）レベルである。また、読み出しイネーブル信号ＳＤＲ２もＬレベルであるので、ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲとなる。
【０１０９】
読み出しラインについてはライン選択信号ＶＳＣｉはＨレベルである。クリアパルス信号ＣＬ及び信号ＳＤＲがＬレベルであるので、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＲである。ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲである。これにより、ソース電圧ＶＰＳｉには電圧（ＶＣＣＳＧＨＲ−ＶｔｈＳ）が現れる。なお、ＶｔｈＳは、蓄積されたホールに応じて変化する。ソースラインの電圧（ＶＣＣＳＧＨＲ−ＶｔｈＳ）は、スイッチＳＷ２１を介してラインメモリを構成する各コンデンサＣ2 に蓄積される。
【０１１０】
次に、相関２重サンプリング処理のために、読み出しラインの各セルに蓄積されているホールを除去（クリア）するためのＣＬ状態を設定する。ホールの除去のためには極めて高い電圧をゲートに印加する必要があり、クリア状態の前にプリセット状態を設定して、倍圧回路を利用して高電圧を得るようになっている。なお、読み出しラインのクリアと同時にクリアラインの各セルのクリアも行うようになっている。
【０１１１】
先ず、プリセット状態においては、読み出しラインとクリアラインについては、ライン選択信号ＶＳＣｉはＨレベルである。クリアパルス信号ＣＬ及び信号ＳＤＲはＬレベルであるので、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＲである。なお、非選択ラインについては、ライン選択信号ＶＳＣｉがＬレベルであるので、ゲート電圧はＬ（ＧＮＤ）レベルである。
【０１１２】
また、クリアパルス信号ＣＬはＬレベルで、クリア前ゲートプリセット信号ＰＲはＨであるので、表２に示すように、全ソースラインの電圧ＶＰＳｈは電圧ＶＣＣＶＰＳ（例えば０Ｖ）にリセットされる。また、図７のコンデンサＣ1 は電圧ＶＣＣＳＤＢがチャージされ、ＮＤ２点は電圧ＶＣＣＳＤＢとなる。なお、蓄積イネーブル信号ＳＤＩ及び読み出しイネーブル信号ＳＤＲ２はＨレベルであるので、ドレインは、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンして、ソースと同電位になる。
【０１１３】
次に、クリア状態においては、クリア前ゲートプリセット信号ＰＲがＨレベルからＬレベルに変化し、クリアパルス信号ＣＬがＬレベルからＨレベルに変化する。この場合には、表２に示すように、ソースラインは電圧ＶＣＣＳＤＢ×２に変化する。また、読み出しラインとクリアラインについては、クリアパルス信号ＣＬ及びライン選択信号ＶＳＣｉがＨレベルであるので、表１に示すように、ゲートはフローティング状態となる。従って、ソースとゲートとのカップリング容量によって、ゲート電圧ＶＰＧｉは（ＶＣＣＳＤＢ×２＋ＶＣＣＳＧＨＲ）となる。また、ドレインはプリセット状態時と同様に、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンして、ソースと同電位になる。
【０１１４】
一方、非選択ラインについては、ゲート電圧ＶＰＧｉはＬ（ＧＮＤ）レベルのままであり、ドレイン電圧ＶＰＤｉは、トランジスタＴ4 がオンとなるので、ＶＣＣＳＤＲとなる。
【０１１５】
次に、リセット（Ｎ）状態を経て、変調（Ｎ）状態に移行する。これらのリセット（Ｎ）状態及び変調（Ｎ）状態は、夫々リセット（ｓ）状態及び変調（ｓ）状態と略同様の信号が設定される。即ち、リセット（Ｎ）状態においては、蓄積信号用ラインメモリリセット信号ＲＥＳＳ，蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳに夫々代えてオフセット用ラインメモリリセット信号ＲＥＳＮ，オフセット用ラインメモリデータロード信号ＬＯＡＤＮがハイアクティブとなる。これにより、スイッチＳＷ３２がオンとなって、ノイズ読み出し用のラインメモリを構成するコンデンサＣ3 がＶＭＰＲにチャージされる。更に、スイッチＳＷ３１及びスイッチＳＷ１１がオンとなって、ソースラインは電圧ＶＭＰＲで初期化される。
【０１１６】
変調（Ｎ）状態においては、クリアパルス信号ＣＬ，クリア前ゲートプリセット信号ＰＲはＬレベルであり、ソース電圧供給回路ＶＣ２ｈはソースラインに電圧を供給しない。クリアライン及び非選択ラインについてはライン選択信号ＶＳＣｉはＬレベルであり、ゲート電圧ＶＰＧｉはＬ（ＧＮＤ）である。また、読み出しイネーブル信号ＳＤＲ２もＬレベルであるので、ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲとなる。
【０１１７】
読み出しラインについてはライン選択信号ＶＳＣｉはＨレベルである。クリアパルス信号ＣＬ及び信号ＳＤＲがＬレベルであるので、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＲである。ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲである。これにより、ソース電圧ＶＰＳｈには電圧（ＶＣＣＳＧＨＲ-ＶｔｈＮ）が現れる。このソースに現れる電圧は、直前にクリア状態に設定されていることから、オフセット成分に対応したものとなっている。ソースラインの電圧（ＶＣＣＳＧＨＲ−ＶｔｈＮ）は、スイッチＳＷ３１を介してラインメモリを構成する各コンデンサＣ3 に蓄積される。
【０１１８】
こうして、コンデンサＣ2 には信号成分が蓄積され、コンデンサＣ3 にはオフセット成分が蓄積される。水平シフトレジスタ１１からの選択信号ＨＳＣＡＮｈによって、スイッチＳＷ２３，ＳＷ３３が順番にオンになることで、コンデンサＣ2 ，Ｃ3 に蓄積された電圧が夫々出力アンプ３６，３８を介してＶＯＵＴＳ，ＶＯＵＴＮとして出力される。
【０１１９】
次に、クリアライン用シフトレジスタ４、読み出しライン用シフトレジスタ５及び水平シフトレジスタ１１に適用可能なシフトレジスタ回路について説明する。
図１において、シフトレジスタ回路は複数のＤＦＦ８１（図１では４段のＤＦＦ８１-1〜ＤＦＦ８１-4）を縦続接続して構成される。なお、段数は４段に限定されないことは明らかである。ＤＦＦ８１はデータが入力されるデータ端Ｄ、クロックＣＫ１が入力されるクロック端ＣＫ1 、反転クロックＸＣＫ１が入力されるクロック端ＸＣＫ1 及びリセット信号ＸＲが入力されるリセット端ＸＲを有している。更に、本実施の形態におけるＤＦＦ８１は、クロックＣＫ２が入力されるクロック端ＣＫ２ 、反転クロックＸＣＫ２が入力されるクロック端ＸＣＫ２も有している。
【０１２０】
ＤＦＦ８１はクロックＣＫ１，ＸＣＫ１に同期してデータ端Ｄに入力されるデータを取込んで保持し、取込まれたデータをクロックＣＫ２，ＸＣＫ２に同期して出力側に転送して保持すると共に、出力端Ｑ，Ｑ１から出力するようになっている。ＤＦＦ８１は、データを取込んで転送の準備をするセットアップ期間と、データを転送して保持すると共に出力する出力期間との間に、データを保持する時間であるホールド期間を確実に挿入することができるようになっている。
【０１２１】
初段のＤＦＦ８１-1のデータ端には入力データＤinが与えられる。各段のＤＦＦ８１の出力端Ｑは次段のＤＦＦ８１のデータ端Ｄに接続され、各段のＤＦＦ８１は、夫々各出力端Ｑ１から各段の選択信号を出力するようになっている。
【０１２２】
図２はこのようなＤＦＦ８１の具体的な構成を示している。
コンプリメンタリに接続された入力側のＭＯＳトランジスタＴ21，Ｔ22によって入力側トランスファゲートが構成される。トランジスタＴ21，Ｔ22の共通入力端はデータ端Ｄに接続され、共通出力端はインバータＩ21の出力端及びＮＡＮＤ回路Ｎ21の一方入力端に接続される。ＰｃｈトランジスタＴ21のゲートにはクロックＣＫ1 が供給され、ＮｃｈトランジスタＴ22のゲートにはクロックＸＣＫ1 が供給される。ＮＡＮＤ回路Ｎ21の他方入力端には、リセット信号ＸＲが印加される。トランジスタＴ21，Ｔ22は、クロックＣＫ1 のＬ（クロックＸＣＫ１のＨ）でオンとなって、データ端Ｄに入力されたデータを取込む。
【０１２３】
コンプリメンタリに接続された出力側のＭＯＳトランジスタＴ31，Ｔ32によって出力側トランスファゲートが構成される。トランジスタＴ31，Ｔ32の共通入力端はインバータＩ21の入力端及びＮＡＮＤ回路Ｎ21の出力端に接続され、共通出力端はインバータＩ31，Ｉ32の入力端及びＮＡＮＤ回路Ｎ31の出力端に接続される。インバータＩ31の出力端は、ＮＡＮＤ回路Ｎ31の一方入力端に接続されると共に、出力端Ｑにも接続される。インバータＩ32の出力端は出力端Ｑ１に接続される。ＮＡＮＤ回路Ｎ31の他方入力端には、リセット信号ＸＲが印加される。
【０１２４】
ＰｃｈトランジスタＴ31のゲートには反転クロックＸＣＫ２が供給され、ＮｃｈトランジスタＴ32のゲートにはクロックＣＫ2 が供給される。トランジスタＴ31，Ｔ32は、クロックＣＫ2 のＨ（クロックＸＣＫ２のＬ）でオンとなって、ＮＡＮＤ回路Ｎ21の出力端のデータを取込む。
【０１２５】
ＮＡＮＤ回路Ｎ21，Ｎ31は他方入力端にＨのリセット信号ＸＲが供給されることで一方入力端のデータを反転出力し、他方入力端にＬのリセット信号ＸＲが供給されることで、出力端をＨにリセットする。
【０１２６】
図３は図２及び図３のクロックＣＫ1 ，ＸＣＫ１，ＣＫ2 ，ＸＣＫ２を生成するシフトクロック発生回路の具体的な構成を示す回路図である。
【０１２７】
インバータＩ41には所定のクロックＣＬＫinが入力される。インバータＩ41の出力端はＮＡＮＤ回路Ｎ41の一方入力端に接続されると共に、インバータＩ42を介してＮＡＮＤ回路Ｎ42の一方入力端に接続される。ＮＡＮＤ回路Ｎ41の出力端はインバータＩ45，Ｉ46を介してＮＡＮＤ回路Ｎ42の他方入力端に接続され、ＮＡＮＤ回路Ｎ42の出力端はインバータＩ47，Ｉ48を介してＮＡＮＤ回路Ｎ41の他方入力端に接続される。ＮＡＮＤ回路Ｎ41，Ｎ42の出力端からの出力は夫々インバータＩ43，Ｉ44を介して出力ＤＣＬＸＯＵＴ，ＤＣＬＯＵＴとして出力される。
【０１２８】
インバータＩ43の出力端はバッファＡ1 ，Ａ2 を介して出力端ＸＣＫ1 に接続されると共に、ＮＡＮＤ回路Ｎ43の一方入力端に接続される。インバータＩ44の出力端はバッファＡ3 ，Ａ4 を介して出力端ＣＫ2 に接続されると共に、ＮＡＮＤ回路Ｎ44の一方入力端に接続される。ＮＡＮＤ回路Ｎ43，Ｎ44の他方入力端には、Ｐｃｈのゲートを使用するか否かを決定する信号ＳＦＲ＿Ｐが印加される。ＮＡＮＤ回路Ｎ43，Ｎ44の出力端は夫々バッファＡ5 ，Ａ6 を介して出力端ＣＫ１，ＸＣＫ２に接続される。
【０１２９】
次に、このように構成されたシフトレジスタ回路の動作について図１３のタイミングチャートを参照して説明する。図１３はシフトクロック発生回路が発生するクロックＣＫ1 ，ＸＣＫ１，ＣＫ2 ，ＸＣＫ２を示している。
【０１３０】
図３において、クロックＣＬＫinが所定期間Ｈレベルであるものとする。この場合には、ＮＡＮＤ回路Ｎ41の一方入力端はＬレベルであり、その出力は常にＨレベルである。ＮＡＮＤ回路Ｎ42の一方入力端はＨレベルあり、他方入力端はＮＡＮＤ回路Ｎ41の出力によってＨレベルである。従って、ＮＡＮＤ回路Ｎ41の他方入力端はＮＡＮＤ回路Ｎ41の出力によってＬレベルである。つまり、ＮＡＮＤ回路Ｎ41は２入力が共にＬレベルで、出力はＨレベルである。一方、ＮＡＮＤ回路Ｎ42は２入力が共にＨレベル、出力はＬレベルである。これにより、ＤＣＬＸＯＵＴはＬレベルで、ＤＣＬＯＵＴはＨレベルとなる。
【０１３１】
ここで、クロックＣＬＫinがＨからＬレベルに変化するものとする。これにより、ＮＡＮＤ回路Ｎ41の一方入力端はＨに変化し，ＮＡＮＤ回路Ｎ42の一方入力端はＬレベルに変化する。入力が変化した直後においては、ＮＡＮＤ回路Ｎ42は出力がＬからＨに切換るが、ＮＡＮＤ回路Ｎ41は出力はＨのままである。ＮＡＮＤ回路Ｎ42の出力のＨは、インバータＩ47，Ｉ48によって遅延されてＮＡＮＤ回路Ｎ41の他方入力端に供給され、ＮＡＮＤ回路Ｎ41の出力はＨからＬレベルに切換る。即ち、ＤＣＬＸＯＵＴは、ＤＣＬＯＵＴがＨからＬレベルに変化した後に、所定時間遅延してＬからＨに変化する。
【０１３２】
次に、クロックＣＬＫinがＬからＨに変化するものとする。これにより、ＮＡＮＤ回路Ｎ41の一方入力端はＬレベルに変化し，ＮＡＮＤ回路Ｎ42の一方入力端はＨに変化する。入力が変化した直後においては、ＮＡＮＤ回路Ｎ41は出力がＬからＨに切換るが、ＮＡＮＤ回路Ｎ42は出力はＨのままである。ＮＡＮＤ回路Ｎ41の出力のＨは、インバータＩ45，Ｉ46によって遅延されてＮＡＮＤ回路Ｎ42の他方入力端に供給され、ＮＡＮＤ回路Ｎ42の出力はＨからＬレベルに切換る。即ち、ＤＣＬＯＵＴは、ＤＣＬＸＯＵＴがＨからＬレベルに変化した後に、所定時間遅延してＬからＨに変化する。
【０１３３】
以後同様の動作が繰返される。入力クロックＣＬＫinの例えばデューティが５０％であるものとすると、ＤＣＬＯＵＴ及びＤＣＬＸＯＵＴは、ＬからＨに遷移するタイミングがＨからＬレベルに遷移するタイミングよりも常に遅延した信号となる。即ち、ＤＣＬＯＵＴ及びＤＣＬＸＯＵＴは、立下りタイミングは入力クロックＣＬＫinの立下り及び立下りと略同期し、立ち上がりタイミングが入力クロックＣＬＫinの立下り及び立下りから遅延した信号となる。
【０１３４】
ＤＣＬＯＵＴ及びＤＣＬＸＯＵＴは、バッファＡ1 ，Ａ2 又はバッファＡ3 ，Ａ4 を介して夫々クロックＣＫ２又は反転クロックＸＣＫ１として出力される。図１３のクロックＣＫ２，ＸＣＫ１の比較から明らかなように、これらのクロックは立上りタイミングが相互の立下りタイミングに遅延した信号となっている。これにより、２相のクロックＣＫ２，ＸＣＫ１はＬ期間がＨ期間よりも長く、且つＨ期間は相互のＬ期間内において確実に終了する。
【０１３５】
ＮＡＮＤ回路Ｎ43，Ｎ44は、信号ＳＦＲ＿ＰのＨレベル入力された信号を反転出力する。即ち、信号ＳＦＲ＿ＰがＨの場合には、ＤＣＬＯＵＴ，ＤＣＬＸＯＵＴは、夫々ＮＡＮＤ回路Ｎ44，Ｎ43によって反転されてバッファＡ6 ，Ａ5 を介してクロックＸＣＫ２，ＣＫ１として出力される。即ち、クロックＣＫ１，ＸＣＫ２は、夫々クロックＸＣＫ１，ＣＫ２の反転信号である。
【０１３６】
なお、図２のトランジスタＴ21，Ｔ22によって構成される入力側トランスファゲート及びトランジスタＴ31，Ｔ32によって構成される出力側トランスファゲートのうち、ＮｃｈのトランジスタＴ22，Ｔ32のみを用いることも可能である。この場合には、Ｐｃｈ側のトランジスタＴ21，Ｔ31に供給するクロックＣＫ１，ＸＣＫ２は不要となる。そこで、信号ＳＦＲ＿ＰをＬレベルにする。これにより、図３のシフトクロック発生回路は、クロックＣＫ１，ＸＣＫ２を発生する必要がなくなり、ノイズの発生を一層抑制することができる。
【０１３７】
図１３に示すクロックＣＫ1 ，ＸＣＫ１，ＣＫ２，ＸＣＫ２は夫々ＤＦＦ８１を構成する各シフトレジスタ回路のトランジスタＴ21，Ｔ22，Ｔ32，Ｔ31に供給される。トランジスタＴ21，Ｔ22からなる入力側トランスファゲートは、図１３のＣＫ１のＬ期間（ＸＣＫ１のＨ期間）にオンとなり、データ端Ｄのデータを取込む。取込まれたデータはＮＡＮＤ回路Ｎ21を介してインバータＩ21に供給され、更に、ＮＡＮＤ回路Ｎ21に供給される。そして、出力側トランスファゲートを構成するトランジスタＴ31，Ｔ32が、クロックＣＫ２がＨ（ＸＣＫ２がＬ）になってオンとなることで、ＮＡＮＤ回路Ｎ21の出力が出力側のインバータＩ31，Ｉ32に供給される。
【０１３８】
本実施の形態においては、シフトクロック発生回路によって、クロックＣＫ2 がＨ（ＳＣＫ２がＬ）となる前に、クロックＣＫ１をＨ（ＸＣＫ１がＬ）にしていることから、入力側トランスファゲートのオンによるセットアップ期間と出力側トランスファゲートによる転送期間との間に、入力側のインバータＩ21及びＮＡＮＤ回路Ｎ21によるデータのホールド期間が確実に設定される。
【０１３９】
即ち、図１３に示すように、クロックＣＫ１がＨ（ＸＣＫ１がＬ）になって、入力側トランスファゲートが確実にオフになった後、クロックＣＫ２がＨ（ＸＣＫ２がＬ）になる。これにより、出力側トランスファゲートがオンとなり、インバータＩ21及びＮＡＮＤ回路Ｎ21に保持されているデータが出力側に転送される。出力側トランスファゲートのオン期間に、出力側に転送されたデータはインバータＩ31及びＮＡＮＤ回路Ｎ31に保持されると共に、インバータＩ32を介して出力される。また、インバータＩ31の出力はＱ出力として次段のＤＦＦのデータ端Ｄに供給される。
【０１４０】
こうして、図１の各ＤＦＦ８１-1，８１-2，…からはクロックＣＫ2 のクロック周期、即ち、クロックＣＬＫinのクロック周期で、出力端Ｑ１から順次選択信号が出力される。
【０１４１】
このように本実施の形態においては、シフトクロックとして入力側トランスファゲートのオン，オフを制御するクロックと出力側トランスファゲートのオン，オフを制御するクロックとの２相のクロックを用いることで、入力側のトランスファゲートのオン期間と出力側トランスファゲートのオン期間とが重ならないようにしている。これにより、取込んだデータがデータ筒抜けによってシフトクロックとは無関係に順次各段のシフトレジスタに転送されてしまうことを防止することができる。
【０１４２】
また、本実施の形態においては、データの筒抜けを防止するために第１及び第２のシフトクロックの切換えを急峻にする必要はない。従って、シフトクロックの切換えを急峻にするためにクロックドライバの駆動力を増大させる必要もなく、これに伴って生じるノイズの増大を防ぎ、ノイズ混入の増大を防止することができる。
【０１４３】
図１４は第１の実施の形態の変形例を示す回路図である。
図２のＤＦＦはリセット信号ＸＲによって回路をリセット可能である。これに対し、リセット機構を有していないＤＦＦにも適用可能である。図１４はリセット機構を除去したものである。
【０１４４】
即ち、ＮＡＮＤ回路Ｎ21，Ｎ31に夫々代えてインバータＩ35，Ｉ36を採用した点が図２のＤＦＦと異なる。即ち、インバータＩ35の入力端は入力側トランスファゲートの出力端に接続され、入力側トランスファゲートを通過したデータをインバータＩ21に出力する。また、インバータＩ36の出力端は出力側トランスファゲートの出力端に接続され、インバータＩ31の出力が与えられてその反転信号をインバータＩ31に出力する。
【０１４５】
このような構成においても、入力側トランスファゲートと出力側トランスファゲートとが同時にオンにすることを防止することができ、シフトクロックの切換えを急峻にすることなくデータの筒抜けを阻止して、ノイズ混入の増大を防止しながら正確な選択信号出力の発生を可能にすることができる。
【０１４６】
図１５及び図１６は本発明の第２の実施の形態を示している。図１５は第２の実施の形態のシフトレジスタ回路を示す回路図であり、図１６は図１５中のＤＦＦの具体的な構成を示す回路図である。
【０１４７】
図１５及び図１６において図１及び図２と同一の構成要素には同一符号を付して説明を省略する。
図１５はＤＦＦのリセット機構にＮＯＲ回路を用いたものである。図１５においては、各ＤＦＦ８５はリセット端ＸＲに代えてリセット端Ｒを有している点が図１と異なる。また、図１６のＤＦＦはＮＡＮＤ回路Ｎ21，Ｎ31に夫々代えてＮＯＲ回路ＮＲ1 ，ＮＲ2 を用いると共に、インバータＩ38を付加した点が図２のＤＦＦと異なる。
【０１４８】
ＮＯＲ回路ＮＲ1 ，ＮＲ2 は、Ｌのリセット信号Ｒが他方入力端に入力されることで、一方入力端に入力される入力側トランスファゲートの出力を反転出力し、他方入力端にＨのリセット信号ＸＲが供給されることで、出力端をＬレベルにリセットする。また、インバータＩ38はインバータＩ31の出力を反転させて出力する。
【０１４９】
このように構成されたシフトレジスタ回路においても、各ＤＦＦにおいて、入力側トランスファゲートと出力側トランスファゲートとが同時にオンになることを防止することができ、シフトクロックの切換えを急峻にすることなくデータの筒抜けを阻止して、ノイズ混入の増大を防止しながら各段から正確な選択信号出力の発生を可能にすることができる。
【０１５０】
図１７は図１又は図１５のシフトレジスタ回路を図１の水平シフトレジスタ１１に適用した場合のタイミングチャートを示している。
【０１５１】
図３のシフトクロック発生回路は、入力クロックＣＬＫinとしてラインメモリ選択用シフトクロックＣＩＮ２が入力される。上述したように、シフトクロック発生回路からのクロックＣＫ２及びクロックＸＣＫ１は、立下りタイミングは入力クロックＣＬＫinの立下り及び立下りと略同期し、立ち上がりタイミングが入力クロックＣＬＫinの立下り及び立下りから遅延した信号となる。また、クロックＸＣＫ２，ＣＫ１は、夫々クロックＣＫ２，ＸＣＫ１の反転信号である。こうして、図１７に示すクロックＣＫ1 ，ＸＣＫ１，ＣＫ２，ＸＣＫ２が得られる。
【０１５２】
初段のＤＦＦ８１-1又は８５-1には、入力Ｄinとしてラインメモリ選択用シフトデータＡＨが入力される。このシフトデータＡＨは、クロックＣＫ１のＬ期間（ＸＣＫ１のＨ期間）に初段のＤＦＦの入力側トランスファゲートを通過する。入力側トランスファゲートがオフになった後、出力側トランスファゲートがオンとなり、シフトデータＡＨは出力側に転送されて、初段ＤＦＦの出力ＡＨ１として出力される。
【０１５３】
更に、出力ＡＨ１は、クロックＣＫ1 の次のＬ期間（ＸＣＫ１のＨ期間）に次段のＤＦＦ８１-2又は８５-2の入力側トランスファゲートを介して取込まれる。更に、このクロックＣＫ1 のＬ期間（ＸＣＫ１のＨ期間）の終了後にＨレベルとなるクロックＣＫ2 によって出力側トランスファゲートを介して出力側に転送されて出力ＡＨ２として次段のＤＦＦから出力される。以後同様の動作を繰返して、各段のＤＦＦから各段の選択信号出力が得られる。
【０１５４】
このように、シフトクロックの切換えが急峻でなくてもデータの筒抜けが生じることなく、ラインメモリ選択用シフトデータＡＨはクロックＣＩＮ２に従って各段を正確に転送される。
【０１５５】
図１８は図１又は図１５のシフトレジスタ回路を図１のクリアライン用シフトレジスタ４及び読み出しライン用シフトレジスタ５等の垂直シフトレジスタに適用した場合のタイミングチャートを示している。
【０１５６】
図３のシフトクロック発生回路は、クロックＣＬＫinとして、読み出しライン用シフトクロックＶＣＬＫ＿ＢＳＲが入力される。この場合には、シフトクロック発生回路によって、図１８に示すクロックＣＫ1 ，ＸＣＫ１，ＣＫ２，ＸＣＫ２が得られる。
【０１５７】
初段のＤＦＦ８１-1又は８５-1には、入力Ｄinとして読み出しライン用シフトデータＢＶが入力される。このシフトデータＢＶは、クロックＣＫ１のＬ期間（ＸＣＫ１のＨ期間）に初段のＤＦＦの入力側トランスファゲートを通過する。入力側トランスファゲートがオフになった後、出力側トランスファゲートによって転送され初段ＤＦＦの出力ＶＳＢ１として出力される。
【０１５８】
更に、ＶＳＢ１は、クロックＣＫ1 の次のＬ期間（ＸＣＫ１のＨ期間）に次段のＤＦＦの入力側トランスファゲートを介して取込まれる。更に、このクロックＣＫ1 のＬ期間（ＸＣＫ１のＨ期間）の終了後にＨレベルとなるクロックＣＫ2 によって出力側トランスファゲートを介して出力側に転送されて出力ＶＳＢ２として次段のＤＦＦから出力される。以後同様の動作を繰返して、各段のＤＦＦから各段の選択信号出力が得られる。
【０１５９】
このように、データの筒抜けが生じることなく、読み出しライン用シフトクロックＶＣＬＫ＿ＢＳＲはクロックＣＩＮ２に従って各段を正確に転送される。しかも、ノイズの混入が増大することはない。
尚、上記実施の形態は、固体撮像素子として閾値電圧変調方式のＭＯＳ型イメージセンサを例に説明したが、閾値電圧変調方式のＭＯＳ型イメージセンサに限定されるものではなく、他の方式のイメージセンサについても適応可能であることは言うまでも無い。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係るシフトレジスタ回路を示す回路図。
【図２】 図１中のＤＦＦの具体的な構成を示す回路図。
【図３】 図１のシフトレジスタ回路にシフトクロックを供給するシフトクロック発生回路を示す回路図。
【図４】 図１のシフトレジスタ回路を用いたイメージセンサＬＳＩを示す回路図。
【図５】 図４のイメージセンサが組込まれた画像処理装置を示すブロック図。
【図６】 本発明の実施の形態に係わるドレイン・ゲート電圧供給回路の構成を示す回路図。
【図７】 本発明の実施の形態に係わるソース電圧供給回路の構成を示す回路図。
【図８】 本発明の実施の形態に係わるセンサセルへ印加するバイアス電圧を説明するための図。
【図９】 本発明の実施の形態に係わる、センサの読み出しラインとクリアラインを説明するための図。
【図１０】 本発明の実施の形態に係わる垂直同期信号と水平同期信号のタイミングを示すタイミングチャート。
【図１１】 本発明の実施の形態に係わるイメージセンサＬＳＩのタイミングジェネレータの構成を示す回路ブロック図。
【図１２】 本発明の実施の形態に係わるＨブランキング期間における各状態における各信号の状態を説明するためのタイミングチャート。
【図１３】 第１の実施の形態の動作を説明するためのタイミングチャート。
【図１４】 第１の実施の形態の変形例を示す回路図。
【図１５】 第２の実施の形態のシフトレジスタ回路を示す回路図。
【図１６】 図１５中のＤＦＦの具体的な構成を示す回路図。
【図１７】 図１又は図１５のシフトレジスタ回路を図１の水平シフトレジスタ１１に適用した場合のタイミングチャート。
【図１８】 図１又は図１５のシフトレジスタ回路を図１のクリアライン用シフトレジスタ４及び読み出しライン用シフトレジスタ５等の垂直シフトレジスタに適用した場合のタイミングチャート。
【符号の説明】
１・・・イメージセンサＬＳＩ、２・・・信号処理ＬＳＩ、３・・・センサセルアレイ、６・・・垂直ドライブ回路、９・・・蓄積信号用ラインメモリ、１０・・・オフセット信号用ラインメモリ、１３・・・タイミングジェネレータ、８１-1〜８１-4…ＤＦＦ、Ｔ21，Ｔ22，Ｔ31，Ｔ32…トランジスタ、Ｉ21，Ｉ31，Ｉ32…インバータ、Ｎ21，Ｎ31…ＮＡＮＤ回路。
【発明の属する技術分野】
本発明は、イメージセンサのセルの駆動等に好適なシフトレジスタ回路、シフトクロック発生回路及び画像処理装置に関する。
【０００２】
【従来の技術】
半導体イメージセンサは、種々の画像入力装置に利用されている。最近、その中で、閾値電圧変調方式のＭＯＳ型固体撮像素子が、ＣＣＤ（電荷結合素子）の高性能画質、及びＣＭＯＳの低消費電力を兼ね備え，画質の劣化を抑えたほか，高密度化および低コスト化を実現するものとして注目されている。
【０００３】
閾値電圧変調方式のＭＯＳ型固体撮像素子の技術は、例えば、特開平１１−１９５７７８号公報に開示されている。閾値電圧変調方式のＭＯＳ型固体撮像素子では、初期化、蓄積及び読出しの３つの状態を繰り返すことによって、各画素のキャリアポケットに蓄積された光発生電荷に基づく画像信号が取り出される。初期化状態の期間は、残留電荷をキャリアポケット内から排出する期間である。蓄積状態の期間は、センサセルに電荷を蓄積する期間である。読出状態の期間は、蓄積された電荷量を電圧変調して読み出す期間である。
【０００４】
この種のイメージセンサにおいては、センサセルをマトリクス状に配列し、一列毎に選択して初期化、読み出しを行う。そして、読み出した一列分のセンサセルの画素情報を、一旦ラインメモリに記憶させ、ラインメモリから順に１画素分ずつ選択して読み出すことで、画像出力を得ている。
【０００５】
マトリクス状に配列されたセンサセルの水平方向及び垂直方向の駆動や、ラインメモリからの読み出しのために、駆動センサ列（行）、読み出しメモリを選択するためのシフトレジスタが採用される。
【０００６】
シフトレジスタは複数のＤＦＦ（データフリップフロップ）を縦続接続して構成される。ＤＦＦはデータ端Ｄに入力される信号をクロック端ＣＫに入力されるクロックＣＫによって取込み、反転クロック端ＸＣＫに入力される反転クロックＸＣＫによって出力端Ｑ，Ｑ１から出力する。出力端Ｑ１の出力を次段のＤＦＦのデータ端Ｄに与えることで、初段のＤＦＦに入力された信号を次段のＤＦＦに順次転送しながら、各段の選択信号出力として取り出すことができる。各段の選択信号出力を、駆動センサ列（行）や読み出しメモリの各段を順次選択するための選択信号として用いる。
【０００７】
【特許文献１】
特開平１１−１９５７７８号公報
【０００８】
【発明が解決しようとする課題】
ところで、シフトレジスタを駆動するシフトクロックとしては、クロックＣＫとその反転信号ＸＣＫとの１相のクロックが用いられる。
【０００９】
各ＤＦＦは、入力側及び出力側にＣＭＯＳスイッチを有している。入力側のＣＭＯＳスイッチはクロックＣＫの立下り（反転信号ＸＣＫの立上り）でオンし、立上りでオフする。出力側のＣＭＯＳスイッチはクロックＣＫの立上り（反転信号ＸＣＫの立下り）でオンし、立下りでオフする。入力側のＣＭＯＳスイッチがクロックＣＫの立下り（反転信号ＸＣＫの立上り）でオンすることによってデータが取込まれて保持される。入力側のＣＭＯＳスイッチがオフし、出力側のＣＭＯＳスイッチがクロックＣＫの立上り（反転信号ＸＣＫの立下り）でオンすることによって、取込んだデータは出力側に転送されて保持され、出力端Ｑ，Ｑ１から出力される。
【００１０】
ところが、伝送帯域の制限やノイズの混入等によって、クロックＣＫ，ＸＣＫの波形がなまってしまうことがあり、波形の立上り，立下りの開始から閾値レベルを越えるまでの中間電位の時間が長くなることがある。即ち、シフトクロックのハイ（Ｈ）レベル／ロー（Ｌ）レベルの切換えに要する時間が長くなって、入力側のＣＭＯＳスイッチがオフとなる前に出力側のＣＭＯＳスイッチがオンになってしまうことがある。つまり、シフトレジスタ内の全てのＣＭＯＳスイッチがオンしてしまうことになり、クロックタイミングに拘わらずデータがＤＦＦを順次伝送（データ筒抜け）されてしまい、各段から正常なタイミングで選択信号を出力することができなくなってしまう。
【００１１】
そこで、シフトクロックのＨ／Ｌの切換を早くする（ｔｒ／ｔｆ（立上げ／立下げ）を急峻にする）方法が考えられる。クロックドライバの駆動能力を大きくすることによって、急峻なｔｒ／ｔｆ特性を有するシフトクロックを生成することができる。
【００１２】
しかしながら、クロックドライバの駆動能力を大きくして、クロックのＨ／Ｌの切換えを短時間に行おうとすると、シフトクロックのＨ／Ｌの切換えに伴って発生するノイズのレベルも大きくなってしまう。発生したノイズはセンサの画素読み出し信号線等に悪影響を与えて、出力される画像データに大レベルのノイズが混入してしまうという問題があった。
【００１３】
本発明はかかる問題点に鑑みてなされたものであって、ノイズの混入を増大させることなく、データの筒抜けを防止して正確なタイミングで選択信号を発生させることができるシフトレジスタ回路、シフトクロック発生回路及び画像処理装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明に係るシフトレジスタ回路は、第１のシフトクロックによってオンしてデータを取込む入力側トランスファゲートと、第２のシフトクロックによって前記入力側トランスファゲートがオフした後にオンすると共に前記入力側トランスファゲートがオンする前にオフして、オン期間に前記入力側トランスファゲートを介して取込んだデータを出力する出力側トランスファゲートとを具備する複数のデータ転送素子と、前記複数のデータ転送素子を縦続接続して前記複数のデータ転送素子に前記第１及び第２のシフトクロックを供給することにより各段の前記データ転送素子から選択信号を出力させる手段とを具備したことを特徴とする。
【００１５】
このような構成によれば、入力側トランスファゲートは第１のシフトクロックによってオンしてデータを取込む。入力側トランスファゲートがオフになった後、出力側トランスファゲートが第２のシフトクロックによってオンになって、入力側トランスファゲートを介して取込まれたデータを出力する。入力側トランスファゲートと出力側トランスファゲートとが同時にオンしないので、縦続接続された複数のデータ転送素子をデータが筒抜けしてしまうことはなく、各段のデータ転送素子から正常なタイミングで選択信号が出力される。従って、データの筒抜けを防止するために、第１及び第２のシフトクロックの切換えを急峻にする必要はなく、クロックの発生時に生じるノイズの増大を防ぎ、ノイズ混入の増大を防止することができる。
【００１６】
また、前記入力側トランスファゲート及び出力側トランスファゲートは、前記第１のシフトクロック及びその反転信号並びに第２のシフトクロック及びその反転信号によってオン，オフすることを特徴とする。
【００１７】
このような構成によれば、入力側トランスファゲート及び出力側トランスファゲートは、第１のシフトクロック及びその反転信号並びに第２のシフトクロック及びその反転信号によってオン，オフする。これにより、確実なデータ転送が可能であり、正確なタイミングの選択信号を得ることができる。
【００１８】
また、前記第１のシフトクロックと第２のシフトクロックとは異なる位相のクロックであり、互いに同時には論理レベルが変化しないことを特徴とする。
【００１９】
このような構成によれば、入力側トランスファゲート及び出力側トランスファゲートは、第１又は第２のシフトクロックの論理レベルが変化することによってオン，オフする。第１及び第２のクロックが異なる位相で、互いに同時には論理レベルが変化しないので、入力側トランスファゲート及び出力側トランスファゲートを同時にオンさせないことができる。これにより、各段のデータ転送素子から正常なタイミングで選択信号が得られる。
【００２０】
また、前記入力側及び出力側トランスファゲートは、第１及び第２のシフトクロックの一方極性の論理レベルでオンし他方極性の論理レベルでオフし、前記第１及び第２のシフトクロックは、一方のシフトクロックが前記他方極性の論理レベルである期間内に他方のシフトクロックが前記一方極性の論理レベル期間を終了することを特徴とする。
【００２１】
このような構成によれば、第１のシフトクロックの一方極性によって入力側トランスファゲートがオンとなる。第１のシフトクロックが一方極性である場合には、第２のシフトクロックは他方極性であり、第２のシフトクロックの他方極性の期間に第１のクロックの一方極性が終了する。従って、入力側トランスファゲートがオフになった後に出力側トランスファゲートがオンとなる。同様に、出力側トランスファゲートがオフになった後に入力側トランスファゲートがオンとなる。こうして、データの筒抜けが防止される。
【００２２】
本発明に係るシフトクロック発生回路は、入力クロックに同期した第１のシフトクロックを発生する手段と、前記第１のシフトクロックとは異なる位相のクロックであって、互いに同時には論理レベルが変化しない第２のシフトクロックを発生する手段とを具備したことを特徴とする。
【００２３】
このような構成によれば、第１のシフトクロックは入力クロックに同期している。第２のシフトクロックは第１のシフトクロックとは異なる位相で、互いに同時には論理レベルが変化しない。従って、これらの第１及び第２のシフトクロックを、例えばデータ転送素子の入力側及び出力側トランスファゲートに供給することにより、入力側及び出力側トランスファゲートを同時にオンさせなくすることができる。
【００２４】
また、前記第１及び第２のシフトクロックは、一方のシフトクロックが他方極性の論理レベルである期間内に他方のシフトクロックが一方極性の論理レベル期間を終了することを特徴とする。
【００２５】
このような構成によれば、一方極性の論理レベルは相手のクロックの他方極性の論理レベル期間に終了するので、一方極性の論理レベルによる作用と他方極性の論理レベルによる作用とを時間的に分離させることができる。
【００２６】
本発明に係る画像処理装置は、上記シフトレジスタ回路からの選択信号を用いて、マトリクス状に配置された画像セルの駆動を制御したことを特徴とする。
【００２７】
このような構成によれば、シフトレジスタ回路がデータの筒抜けを防止しているので、画像セルの確実な駆動が可能となる。また、データの筒抜けの防止のために、ノイズの混入が増大することもない。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。図１は本発明の第１の実施の形態に係るシフトレジスタ回路を示す回路図である。図２は図１中のＤＦＦの具体的な構成を示す回路図である。また、図３は図１のシフトレジスタ回路にシフトクロックを供給するシフトクロック発生回路を示す回路図である。また、図４は図１のシフトレジスタ回路を用いたイメージセンサＬＳＩを示す回路図であり、図５は図４のイメージセンサが組込まれた画像処理装置を示すブロック図である。また、図６はドレイン・ゲート電圧供給回路の構成を示す回路図であり、図７はソース電圧供給回路の構成を示す回路図であり、図８はセンサセルへ印加するバイアス電圧を説明するための図であり、図９はセンサの読み出しラインとクリアラインを説明するための図であり、図１０垂直同期信号と水平同期信号のタイミングを示すタイミングチャートであり、図１１はイメージセンサＬＳＩのタイミングジェネレータの構成を示す回路ブロック図であり、図１２はＨブランキング期間における各状態における各信号の状態を説明するためのタイミングチャートである。
【００２９】
本実施の形態においては、シフトレジスタ回路のシフトクロックとして、互いに相補的にＨ／Ｌを切り替える２相のクロック及びその反転クロックであって、各相のクロック（反転クロック）同士は相互に同時にはＨ／Ｌの切換えが行われない信号を用いることにより、データ筒抜けの発生を防止するようになっている。
【００３０】
先ず、図４乃至図１２を参照して、図１のシフトレジスタ回路を利用したイメージセンサ及び画像処理装置について説明する。
図５は、固体撮像装置であるイメージセンサＬＳＩ（大規模集積回路）１と、信号処理装置である信号処理ＬＳＩ２からなる画像処理装置の構成を示すブロック構成図である。イメージセンサＬＳＩ１は、２次元の固体撮像装置であり、光学像を光電変換して、光学像に基づく画素信号を信号処理ＬＳＩ２へ供給する。信号処理ＬＳＩ２は、受信した各画素信号に対して予め決められた信号処理を施して、画像信号を出力する。
【００３１】
イメージセンサＬＳＩ１は、センサセルアレイ３と、クリアライン用シフトレジスタ４と、読み出しライン用シフトレジスタ５と、垂直ドライブ回路６と、昇圧回路７と、レギュレータ８と、蓄積信号用ラインメモリ９と、オフセット信号用ラインメモリ１０と、水平シフトレジスタ１１と、出力アンプ１２と、タイミングジェネレータ１３とを含む。タイミングジェネレータ１３は、レジスタ１４と３線シリアルインターフェース１５を含む。クリア用シフトレジスタ４、読み出しライン用シフトレジスタ５及び水平シフトレジスタ１１において、後述する図１のシフトレジスタ回路を使用するようになっている。
【００３２】
イメージセンサＬＳＩ１のセンサセルアレイ３は、例えば、特開平１１−１９５７７８号に記載されたような閾値変調型の固体撮像素子である。タイミングジェネレータ１３から、各回路へ各種制御信号が供給され、その各種制御信号に基づいて、センサセルアレイ３は、各セルの受光した光量に応じた画素信号を出力する。また、センサセルアレイ３は、例えば、６４０×４８０のセルと、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサアレイ３は例えば７１２×５００のセルで構成される。そして、イメージセンサＬＳＩ１は、受光光量に応じた信号成分の電圧出力信号ＶＯＵＴＳと、オフセット成分に応じた電圧出力信号ＶＯＵＴＮの２つの出力信号を、信号処理ＬＳＩ２へ供給する。
【００３３】
垂直ドライブ回路６は、読み出しラインとクリアラインを選択するための回路である。読み出しライン用シフトレジスタ５とクリアライン用シフトレジスタ４は、それぞれ読み出しラインとクリアラインを指定するための回路である。
【００３４】
レギュレータ８は、イメージセンサＬＳＩ１内で必要とされる各種電圧を生成するための電圧生成回路である。昇圧回路７は、後述するように、センサセルアレイ３に対して必要な電圧を与えるために、レギュレータ８から供給された電圧を昇圧するための回路である。なお、イメージセンサＬＳＩ１のより詳細な説明は、図４を用いて後述する。
【００３５】
信号処理ＬＳＩ２は、差分アンプ回路１６と、オプティカルブラック（以下、ＯＢと略す。）クランプ回路１７と、プログラマブルゲインアンプ回路（ＰＧＡ）１８と、アナログディジタル変換回路（ＡＤＣ）１９と、ＯＢ制御ロジック回路２０と、輝度制御ロジック回路２１と、輝度測光ロジック回路２２と、レジスタ２３と、イメージプロセッサ２４と、シーケンサ２５と、タイミングジェネレータ２６とを含む。レジスタ２３は、シャッタースピードデータ等のデータがストアされる。
【００３６】
イメージセンサＬＳＩ１からのＶＯＵＴＳとＶＯＵＴＮの２つのアナログ信号は、差分アンプ回路１６に入力される。信号処理ＬＳＩ２の差分アンプ回路１６は、信号成分の電圧値とオフセット成分との電圧値の差を取って増幅し、ＯＢクランプ回路１７へその差分電圧を出力する。
ＯＢクランプ回路１７は、入力された画素信号の黒レベルを黒色の適切なレベルに設定するための回路である。センサセルアレイ３内の予め決められた数画素分のセル、すなわちＯＢ領域は、遮光板等によって遮光されており、その遮光されたセルの信号レベルに基づいて、有効画素領域の画素信号に対する適切な黒色レベル調整が行われる。
【００３７】
ＰＧＡ１８は、例えば１デシベル単位でゲインを調整するための増幅器である。ＰＧＡ１８によって増幅された信号は、ＡＤＣ１９へ供給される。ＡＤＣ１９はＰＧＡ１８の出力をディジタル信号に変換する。
ＯＢ領域の画素については、その画素の輝度データが、ＡＤＣ１９からディジタル信号としてＯＢ制御ロジック回路２０に供給される。ＯＢ制御ロジック回路２０は、タイミングジェネレータ２６からの制御信号に基づいて、ＡＤＣ１９からの信号を入力し、黒レベルの調整をするためにＯＢクランプ回路１７へ制御信号を出力する。
【００３８】
同様に、輝度測光ロジック回路２２は、例えば、ＡＤＣ１９から供給される１フレーム内の全ての緑（Ｇ）の画素のデータに基づいて、輝度を測定し、輝度データを輝度制御ロジック２１に供給する。
輝度制御ロジック回路２１は、輝度測光ロジック回路２２から供給される輝度データに基づいて、ＰＧＡ１８へゲイン制御信号を供給することによって、画像の明るさの調整を行う。さらに、輝度制御ロジック回路２１は、レジスタ２３へシャッタースピードのデータを書き込む。
【００３９】
なお、レジスタ１４とレジスタ２３は、互いに同じデータをストアするようになっているので、一方のレジスタの内容が変更されると、３線シリアルインターフェース１５を介して、他方のレジスタの内容も変更される。よって、シャッタースピードのデータが、信号処理ＬＳＩ２内のレジスタ２３に書き込まれると、さらに、そのデータは、３線シリアルインターフェース１５を介して、イメージセンサＬＳＩ１内のレジスタ１４に転送されて書き込まれる。イメージセンサＬＳＩ１では、シャッタースピードのデータに基づいて、フォーカルプレーンシャッターの設定が行われる。フォーカルプレーンシャッターの機能については後述する。
【００４０】
例えば、イメージセンサＬＳＩ１側では、シャッタースピードのデータに基づいて、フォーカルプレーンの読み出しラインとクリアラインの幅ｄｌを制御する。画像が明るい場合のように、露光時間を短くする場合には、その幅ｄｌを狭めるように、すなわち読み出しラインとクリアライン間のライン数を小さくするように、制御が行われる。また、画像が暗い場合のように、露光時間を長くする場合には、その幅ｄｌを広げるように、すなわち読み出しラインとクリアライン間のライン数を大きくするように、制御が行われる。さらに、シャッタースピードの制御だけでは露光が適切でないときは、輝度制御ロジック回路２１は、信号ゲインを調整することによって、信号量を適切になるように制御する。
【００４１】
信号処理ＬＳＩ２には、システムクロック信号ＣＬＫＩＮが供給され、そのシステムクロック信号ＣＬＫＩＮに基づいて、タイミングジェネレータ２６は、種々のタイミング信号を生成する。信号処理ＬＳＩ２は、種々のタイミング信号の中から各種同期信号を、イメージセンサＬＳＩ１に供給する。同期信号としては、センサ駆動クロック信号ＳＣＬＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣがある。イメージセンサＬＳＩ１はこれらの同期信号に基づいて同期を取って、画像信号を信号処理ＬＳＩ２へ供給する。従って、ＳＣＬＫ、ＶＳＹＮＣ、ＨＳＹＮＣの各信号は、システムクロック信号ＣＬＫＩＮに依存する。
【００４２】
信号処理ＬＳＩ２のレジスタ２３には、各種パラメータ、例えば、全体に、あるいは部分的に明るくするためのパラメータ等が、Ｉ２Ｃ−Ｂｕｓ（アイスクエアシーバス）Ｉ／Ｆを介して入力され、ストアされる。
信号処理ＬＳＩ２において、イメージプロセッサ２４は、ＲＧＢの信号に基づいて画像を生成するための回路であり、シーケンサ２５は、イメージプロセッサ２４を駆動するための回路である。
【００４３】
イメージセンサＬＳＩ１のタイミングジェネレータ１３には、さらにクロック指定信号ＣＬＫ＿ＳＥＬが、入力されるようになっている。ＣＬＫ＿ＳＥＬは、イメージセンサＬＳＩ１が動作されるクロック周波数の指定を明示的に、イメージセンサＬＳＩ１に知らせるすなわちイメージセンサＬＳＩ１にクロックの高低指示を制御信号として入力する、ための信号である。ＣＬＫ＿ＳＥＬに基づいて、タイミングジェネレータ１３が各種制御信号の出力タイミングを変更する。さらに、タイミングジェネレータ１３には、スタンバイ信号ＳＴＡＮＤＢＹが入力される。
【００４４】
イメージセンサＬＳＩ１のレジスタ１４には、シャッタースピード、レギュレータの電圧設定、スキャン方向の指定、等のデータが３線シリアルインターフェース１５を介して入力され、ストアされる。
また、イメージセンサＬＳＩ１は、一つの制御信号として有効信号ＶＡＬＩＤを信号処理ＬＳＩ２のタイミングジェネレータ２６へ供給する。ＶＡＬＩＤは、イメージセンサＬＳＩ１から有効な画像データが出力されていることを示す信号である。この信号がアクティブなときは、有効な画像データがイメージセンサＬＳＩ１から出力されているので、そのデータを測光等に使用できることを、信号処理ＬＳＩ２は知ることができる。
【００４５】
次に、イメージセンサＬＳＩ１の構成について説明する。図４は、イメージセンサＬＳＩ１の構成を示す回路図である。
センサセルアレイ３は、ｍ×ｎ（ｍ行ｎ列）個のセルＳ１１〜Ｓｍｎからなるマトリックスの固体撮像素子である。一つのセルが、一つの単位画素に対応する。各単位画素に対応する各セルは、フォトダイオードＰＤＳと、光信号検出用絶縁ゲート型電界効果型トランジスタであるＭＯＳトランジスタＰＤＴｒを含む。フォトダイオードＰＤＳは、不純物拡散領域とウエル領域からなり、入射光に応じてホール（正孔）がウエル領域内に生じる。そのウエル領域は、光信号検出用ＭＯＳトランジスタＰＤＴｒと共有されており、光信号検出用ＭＯＳトランジスタＰＤＴｒのゲート領域を構成する。フォトダイオードＰＤＳの不純物拡散領域と、光信号検出用ＭＯＳトランジスタＰＤＴｒのドレイン拡散領域は、ウエル領域の表層に一体的に形成されている。ドレイン拡散領域は、リング状のゲート電極の外周部を取り囲むように形成されている。リング状のゲート電極の中心部にソース拡散領域が形成されている。ゲート電極下のウエル領域内であって、ソース拡散領域の周辺部に、ソース拡散領域を取り囲むようにキャリアポケットが形成されている。センサ構造の詳細は、特開平１１−１９５７７８号公報に記載されている。
【００４６】
センサセルアレイ３から光量に応じた信号を得るために、蓄積、読み出し及びクリアの３状態のそれぞれにおいて、各セルのゲート、ソース及びドレインに、所定のバイアス電圧を印加することによって、光量に応じた信号を得ることができる。簡単に言えば、蓄積状態のとき、フォトダイオードＰＤＳに入射した光量に応じて生じたホールをキャリアポケットに蓄積させる。読み出し状態のとき、蓄積されたホールに基づいて信号電圧を読み出す。読み出された信号電圧は、ゲート電圧と、受光量に応じて変化した閾値との差に応じた電圧信号である。クリア状態のとき、昇圧回路７によって光信号検出用ＭＯＳトランジスタＰＤＴｒのソース電圧を所定の値に昇圧するとともに、リングゲート、ソース間のカップリング容量により、ゲート電圧も所定の値に昇圧され、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンし、リングゲート下にチャネルが形成される。従って、ドレイン電圧はソース電圧とほぼ等しい値（ドレイン電圧VD=VG-Vthでゲート電圧VGがソース電圧より十分高い場合）となり、ソース、チャネル、ドレイン下の空乏層が広がることによって、蓄積されたホールは基板方向へ掃き出され、ホール等の残留電荷を排出する。クリア後、ノイズ成分を含むオフセット電圧を読み出し、信号電圧とオフセット電圧との差分をとることによって、画像信号を得ることができる。各セルについて、上述した動作を行い、画像信号を得ることによって、２次元の画像信号を得ることができる。バイアス条件、すなわち各状態における各セルのゲート、ソース及びドレインのバイアス電圧については、後述する。
【００４７】
クリアライン用シフトレジスタ４は、クリアするラインを指定するための回路である。クリアライン用シフトレジスタ４には、クリアライン用シフトデータＡＶ、クリアライン用シフトクロック信号ＶＣＬＫ＿ＡＳＲ、クリアライン用シフトレジスタリセット信号ＶＳＦＲＡ＿ＲＳＴが入力される。クリアライン用シフトレジスタ４は、マトリックス状のセンサセルアレイ３の中の、蓄積電荷をクリアするラインを選択するクリアライン選択信号ＶＳＡ１ないしＶＳＡｍを出力する。
【００４８】
読み出しライン用シフトレジスタ５は、読み出しラインを指定するための回路である。読み出しライン用シフトレジスタ５には、読み出しライン用シフトデータＢＶ、読み出しライン用シフトクロック信号ＶＣＬＫ＿ＢＳＲ、読み出しライン用シフトレジスタリセット信号ＶＳＦＲＢ＿ＲＳＴが入力される。読み出しライン用シフトレジスタ５は、マトリックス状のセンサセルアレイ３の中の、信号電圧を読み出すラインを選択する読み出しライン選択信号ＶＳＢ１ないしＶＳＢｍを出力する。
【００４９】
シャッタースピードのデータに基づいて決められた出力タイミングでクリアライン用シフトデータＡＶと読み出しライン用シフトデータＢＶが与えられることによって、クリアライン用シフトレジスタ４と読み出しライン用シフトレジスタ５は、順番に選択信号を出力する。すなわち、読み出しライン用シフトデータＢＶは、垂直同期信号ＶＳＹＮＣに対して予め決められたタイミングで生成されるが、読み出しライン用シフトデータＢＶとクリアライン用シフトデータＡＶとの位相関係はシャッタースピードによって決定され、その位相関係を保った状態で、クリアライン用シフトレジスタ４と読み出しライン用シフトレジスタ５は、順番に選択信号を出力する。なお、後述するように、１フレーム中に読み出しラインとクリアラインが存在するときは、センサアレイの中の２つのラインが指定され、選択される。
【００５０】
垂直ドライブ回路６は、ライン毎に、２つのＡＮＤ回路３１、３２と、ＯＲ回路３３と、バッファ回路３４と、ドレイン・ゲート電圧供給回路ＶＣ１ｉ（ｉは、１からｍのいずれかである。以下、同じ。）とを含む。一つのＡＮＤ回路３１は、クリアライン選択信号ＶＳＡｉとクリアライン選択イネーブル信号ＣＬＳとを入力とする。他方のＡＮＤ回路３２は、読み出しライン選択信号ＶＳＢｉと、信号読み出し、クリア、ノイズ読み出しの３つの動作の読み出しライン選択イネーブル信号ＶＳＭとを入力とする。ＯＲ回路３３は、各ＡＮＤ回路３１、３２の出力信号と蓄積時全ライン選択信号ＶＧＵＰとを入力とする。バッファ回路３４は、そのＯＲ回路３３からの出力信号を入力とする。各バッファ回路３４の出力信号は、ライン選択信号ＶＳＣｉとして、ドレイン・ゲート電圧供給回路ＶＣ１ｉへ供給される。
【００５１】
ドレイン・ゲート電圧供給回路ＶＣ１ｉには、ライン選択信号ＶＳＣｉに加えて、蓄積イネーブル信号ＳＤＩ、読み出しイネーブル信号ＳＤＲ２及びクリアパルス信号ＣＬが入力される。ドレイン・ゲート電圧供給回路ＶＣ１ｉは、対応するラインの全セルのゲート及びドレインに印加するための電圧を選択して出力する。すなわち、ドレイン・ゲート電圧供給回路ＶＣ１ｉは、各ラインの各セルに、ドレイン電圧ＶＰＤｉと、ゲート電圧ＶＰＧｉを供給する。このドレイン・ゲート電圧供給回路ＶＣ１ｉの詳細は後述する。
【００５２】
ソース電圧供給回路ＶＣ２ｈ（ｈは、１からｎのいずれか。以下、同じ。）が、マトリックスの列毎に、設けられている。ソース電圧供給回路ＶＣ２ｈには、クリアパルス信号ＣＬ及びクリア前ゲートプリセット信号ＰＲが入力される。ソース電圧供給回路ＶＣ２ｈは、各列の全セルのソースに、ソース電圧ＶＰＳｈを供給する。このソース電圧供給回路ＶＣ２ｈの詳細は後述する。
【００５３】
各列に対応するソース線が蓄積信号用ラインメモリ９とオフセット信号用ラインメモリ１０とに、ラインメモリデータロード信号ＬＯＡＤが入力されるスイッチＳＷ１ｈを介して接続されている。
蓄積信号用ラインメモリ９は、各列に対応した選択回路ＨＳｈを含む。各選択回路ＨＳｈは、電荷蓄積用コンデンサＣ２と、読み込み用スイッチＳＷ２１と、リセット用スイッチＳＷ２２と、出力用スイッチＳＷ２３とを含む。
【００５４】
オフセット信号用ラインメモリ１０は、各列に対応した選択回路ＨＮｈを含む。各選択回路ＨＮｈは、電荷蓄積用コンデンサＣ３と、読み込み用スイッチＳＷ３１と、リセット用スイッチＳＷ３２と、出力用スイッチＳＷ３３とを含む。
蓄積信号用ラインメモリ９への蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳが入力されると、ＳＷ２１がオンとなって、各ソース線から光量に応じた電圧がコンデンサＣ２に与えられ、コンデンサＣ２にその電圧に応じた電荷が蓄積される。読み出しライン用シフトレジスタ５によって選択された１ライン分の画素信号が、ＬＯＡＤＳに応じて、蓄積信号用ラインメモリ９にストアされる。
【００５５】
蓄積信号用ラインメモリ９への蓄積信号用ラインメモリリセット信号ＲＥＳＳは、信号読み出し直前にコンデンサＣ２を予め決められた電圧ＶＭＰＲにするための信号である。電圧ＶＭＰＲは、リセット用スイッチＳＷ２２をオンにすることによって、レギュレータ８で生成された電源３５からコンデンサＣ２に供給される。
【００５６】
そして、水平シフトレジスタ１１からの選択信号ＨＳＣＡＮｈによって、蓄積信号用ラインメモリ９の各選択回路ＨＳｈのスイッチＳＷ２３は順番にオンされていく。オンされたＳＷ２３は、コンデンサＣ２に蓄積された電荷に応じた電圧を出力するので、読み出しライン用シフトレジスタ５で選択された１ラインの画素信号が、ＶＯＵＴＳ信号として順番に出力アンプ３６を介して出力される。
【００５７】
オフセット信号用ラインメモリ１０へのオフセット成分蓄積信号用ラインメモリデータロード信号ＬＯＡＤＮが入力されると、スイッチＳＷ３１がオンとなって、各ソース線からオフセット成分に応じた電圧が与えられ、コンデンサＣ３にその電圧に応じた電荷が蓄積される。読み出しライン用シフトレジスタ５によって選択された１ライン分の画素信号が、オフセット成分蓄積信号用ラインメモリデータロード信号ＬＯＡＤＮに応じて、オフセット信号用ラインメモリ１０にストアされる。オフセット信号用ラインメモリ１０へのオフセット信号用ラインメモリリセット信号ＲＥＳＮは、オフセット成分の信号の読み出し直前にコンデンサＣ３を予め決められた電圧ＶＭＰＲにするための信号である。電圧ＶＭＰＲは、リセット用スイッチＳＷ３２をオンにすることによって、レギュレータ８で生成された電源３７からコンデンサＣ３に供給される。
【００５８】
そして、水平シフトレジスタ１１は、オフセット信号用ラインメモリ１０の各選択回路ＨＮｈのスイッチＳＷ３３を順番にオンしていく。オンされたＳＷ３３は、コンデンサＣ３に蓄積された電荷に応じた電圧を出力させるので、読み出しライン用シフトレジスタ５で選択された１ラインの画素信号のオフセット成分の信号が、ＶＯＵＴＮ信号として順番に出力アンプ３８を介して出力される。イメージセンサＬＳＩ１からのＶＯＵＴＳとＶＯＵＴＮの２つの電圧アナログ信号は、信号処理ＬＳＩ２の差分アンプ回路１６に入力される。
【００５９】
図６は図４のドレイン・ゲート電圧供給回路ＶＣ１１ないしＶＣ１ｍの構成を示す回路図である。ドレイン・ゲート電圧供給回路ＶＣ１ｉは、ＮＡＮＤ回路、インバータ回路、トランジスタを含み、各種入力信号に応じて、ドレイン電圧ＶＰＤとゲート電圧ＶＰＧを出力する。
【００６０】
各ドレイン・ゲート電圧供給回路ＶＣ１ｉには、クリアパルス信号ＣＬ、蓄積イネーブル信号ＳＤＩ及び読み出しイネーブル信号ＳＤＲ２が入力され、供給されているＶＣＣＳＧＨＲ、ＶＣＣＳＧＨＩ、ＶＣＣＳＤＲ及びＶＣＣＳＤＩの電圧を用いて、後述する図８のバイアス電圧を発生し、各センサセルのドレインとゲートに与える。
【００６１】
センサセルアレイ３は、次のような状態を有する。これらの各状態は、詳細には、“蓄積”、“リセット（Ｓ）”、“変調（Ｓ）”、“プリセット”、“クリア”、“リセット（Ｎ）”及び“変調（Ｎ）”の各状態を含み、これらの各状態の繰返しによって、光学像を電気信号に変換して出力する。蓄積イネーブル信号ＳＤＩは、ローアクティブの信号であり、蓄積期間を示す信号である。読み出しイネーブル信号ＳＤＲ２は、蓄積期間以外の期間を示す信号ＳＤＲを元に生成された信号であり、変調、オフセット変調及びクリア時にローアクティブとなる信号である。また、ライン選択信号ＶＳＣｉは、読み出しライン及びクリアラインの選択に用いられ、クリアパルス信号ＣＬは、蓄積されたホール等の残留電荷を排出する期間に設定される。
【００６２】
図６において、クリアパルス信号ＣＬがＬレベルでライン選択信号ＶＳＣｉがＨレベルになるものとする。この場合には、ＰＭＯＳトランジスタＴ1 、ＮＭＯＳトランジスタＴ2 はオンとなり、ＰＭＯＳトランジスタＴ3 はオフとなる。そうすると、ゲート電圧ＶＰＧｉは電圧ＶＣＣＳＧＨＩ又は電圧ＶＣＣＳＧＨＲとなる。なお、ＰＭＯＳトランジスタＴ1 はエンハンスト型、ＮＭＯＳトランジスタＴ2 はディプレッション型のＭＯＳトランジスタである。
【００６３】
逆に、クリアパルス信号ＣＬがＨレベルでライン選択信号ＶＳＣがＬレベルの場合には、トランジスタＴ1，Ｔ2 はオフとなり、トランジスタＴ3 はオンとなる。この場合には、ゲート電圧ＶＰＧｉはローレベルの電圧となる。なお、クリアパルス信号ＣＬ及びライン選択信号ＶＳＣｉがＨレベルの場合には、トランジスタＴ1，Ｔ2，Ｔ3 はオフとなり、ゲートはフローティング状態となる。
【００６４】
また、クリアパルス信号ＣＬがＬレベルの場合又はライン選択信号ＶＳＣがＬレベルの場合には、ＮＭＯＳトランジスタＴ5 はオンとなる。各ラインのトランジスタＴ５のソースは共通接続されてＣＯＭノードを構成する。トランジスタＴ５がオンの場合には、各ラインのドレインはＣＯＭノードに接続されてフローティング状態となる。トランジスタＴ５がオンの場合において、蓄積イネーブル信号ＳＤＩがＬレベルのときには、ＰＭＯＳトランジスタＴ6とＮＭＯＳトランジスタＴ7 もオンとなって、ドレイン電圧ＶＰＤｉは電圧ＶＣＣＳＤＩとなる。また、トランジスタＴ5 がオン状態で、読み出しイネーブル信号ＳＤＲ２がＬレベルになると、ＰＭＯＳトランジスタＴ4 もオンとなって、ドレイン電圧ＶＰＤｉは電圧ＶＣＣＳＤＲとなる。また、トランジスタＴ4 〜Ｔ7 のうちトランジスタＴ5 のみがオン状態の場合には、全てのドレインはフローティング状態のＣＯＭノードに接続されてＨｉＺとなる。
【００６５】
なお、トランジスタＴ1 には、蓄積イネーブル信号ＳＤＩがＬレベルの場合に電圧ＶＣＣＳＧＨＩが供給され、信号ＳＤＲがＬレベルの場合に電圧ＶＣＣＳＧＨＲが供給されるようになっている。
【００６６】
即ち、図６の回路は下記表１の状態を得る。なお、表１には、着目している信号のHレベルとLレベルのみ示されている。
図７（ｂ）は，図７（ａ）におけるＳ１、Ｓ２、Ｓ３及びＳ４の信号を生成するための回路を示す。
各ソース電圧供給回路ＶＣ２ｈは、クリアパルス信号ＣＬの反転信号Ｓ１〜Ｓ３と、プリセット信号ＰＲの正転信号Ｓ４とが入力され、供給されているＶＣＣＳＤＢ及びＶＣＣＶＰＳを用いて、図８のＳＯＵＲＣＥバイアス電圧を発生して、各センサセルのソースに与える。
【００６７】
図７（ｂ）において、信号Ｓ１〜Ｓ３はクリアパルス信号ＣＬの反転信号であり、プリセット信号ＰＲの正転信号Ｓ４は、クリア前ゲートプリセット信号ＰＲと同一論理レベルの信号である。クリアパルス信号ＣＬ及びクリア前ゲートプリセット信号ＰＲがいずれもＬレベルの場合には、反転信号Ｓ１〜Ｓ３はＨレベルであり、プリセット信号ＰＲの正転信号Ｓ４はＬレベルである。従って、ＮＭＯＳトランジスタＴ11，Ｔ13はオンであり、ＰＭＯＳトランジスタＴ12，Ｔ14はオフであり、ＮＭＯＳトランジスタＴ15はオフである。即ち、この場合には、トランジスタＴ14，Ｔ15がオフであるので、ソース電圧供給回路ＶＣ２ｈはソース電圧を供給しない。なお、この時点では、ＮＤ１点の電圧値はグランドレベル（ＧＮＤ）であり、ＮＤ２点の電圧値はＶＣＣＳＤＢである。
【００６８】
また、クリアパルス信号ＣＬがＬレベルで、クリア前ゲートプリセット信号ＰＲがＨレベルの場合には、反転信号Ｓ１〜Ｓ３及びプリセット信号ＰＲの正転信号Ｓ４はＨレベルである。従って、トランジスタＴ11，Ｔ13，Ｔ15はオンであり、トランジスタＴ12，Ｔ14はオフである。即ち、この場合には、ソース電圧ＶＰＳｈは電圧ＶＣＣＶＰＳとなり、また、ＮＤ１点の電圧値はグランドレベル（ＧＮＤ）であり、ＮＤ２点の電圧値はＶＣＣＳＤＢである。従って、この間、コンデンサＣ1 は電圧ＶＣＣＳＤＢまで充電される。
【００６９】
また、クリアパルス信号ＣＬがＨレベルで、クリア前ゲートプリセット信号ＰＲがＬレベルの場合には、反転信号Ｓ１〜Ｓ３及びプリセット信号ＰＲの正転信号Ｓ４はＬレベルである。従って、トランジスタＴ11，Ｔ13，Ｔ15はオフであり、トランジスタＴ12，Ｔ14はオンである。即ち、この場合には、ＮＤ２点の電圧がソース電圧ＶＰＳｈとなる。仮に、この場合の直前に、コンデンサＣ1の電圧がＶＣＣＳＤＢに充電されていれば、トランジスタＴ12がオンすることによってＮＤ１点は電圧ＶＣＣＳＤＢになるので、ＮＤ２点の電圧値はＶＣＣＳＤＢ×２となる。
【００７０】
即ち、図７の回路は下記表２の状態を得る。
図８は、各状態における、各セルのゲート電圧、ソース電圧及びドレイン電圧の電圧値を示す。なお、図５ではバイアス電圧の観点から、“蓄積”、“リセット（Ｓ）”、“変調（Ｓ）”、“プリセット”、“クリア”、“リセット（Ｎ）”及び“変調（Ｎ）”の各状態に分けて示している。
【００７１】
図８において、ＧＡＴＥは、セルのゲート電圧であり、選択状態と非選択状態の２つの状態を有する。ＳＯＵＲＣＥは、セルのソース電圧である。ＤＲＡＩＮは、セルのドレイン電圧であり、選択状態と非選択状態の２つの状態を有する。
【００７２】
まず、蓄積状態の場合について説明する。
“蓄積”の状態（以下、蓄積状態という。）のとき、セルアレー中の全てのセルが選択状態とされ、電圧値がＶＣＣＳＧＨＩである電圧が、ゲートに印加される。蓄積状態のとき、非選択のセルはない。蓄積状態のとき、ソースは、ソース電圧供給回路ＶＣ２ｈからのバイアス電圧の供給を受けないが、ゲートにＶＣＣＳＧＨＩの電圧が印加され、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしているので、ソース・ドレイン間が導通状態になり、蓄積状態ではソースはドレイン電圧（ＶＣＣＳＤＩ）に等しくなる。
【００７３】
次に、“リセット（Ｓ）”の状態（以下、ＲＥＳＳ状態と略す。）の場合について説明する。
選択状態のセルの場合、ＲＥＳＳ状態のとき、電圧値がＬｏ（Ｌレベル）である電圧が、ゲートに印加される。ＲＥＳＳ状態のときは、電圧値がＶＭＰＲである電圧が、ソースに印加される。選択状態のセルの場合、ＲＥＳＳ状態のとき、ゲートにＬｏの電圧が印加され、光信号検出用ＭＯＳトランジスタＰＤＴｒがオフしているので、ソース・ドレイン間が非導通状態になり、ドレインはハイインピーダンス（ＨｉＺ）となる。
【００７４】
また、非選択状態のセルの場合、ＲＥＳＳ状態のときは、電圧値がＬｏ（Ｌレベル）である電圧が、ゲートに印加される。あるセルが非選択状態で、ＲＥＳＳ状態のときは、ドレインはＨｉＺとなる。
“変調（Ｓ）”の状態（以下、ＬＯＡＤＳ状態と略す。）において、選択状態のセルの場合、電圧値がＶＣＣＳＧＨＲである電圧が、ゲートに印加される。選択状態のセルの場合、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加され、電圧値が（ＶＣＣＳＧＨＲ−ＶｔｈＳ）である電圧が、ソースに出力される。ＬＯＡＤＳ状態では、（ＶＣＣＳＧＨＲ＜ＶＣＣＳＤＲ）の関係が成り立つバイアス電圧を印加する必要がある。
【００７５】
また、非選択状態のセルの場合、ＬＯＡＤＳ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加される。
続いて、“プリセット”の状態（以下、ＰＲ状態と略す。）の場合について説明する。
選択状態のセルの場合、ＰＲ状態のとき、電圧値がＶＣＣＳＧＨＲである電圧が、ゲートに印加される。ＰＲ状態のとき、電圧値がＶＣＣＶＰＳである電圧が、ソースに印加される。選択状態のセルの場合、ＰＲ状態のとき、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしているので、ドレインはソースと同じ電圧となる。
【００７６】
また、非選択状態のセルの場合、ＰＲ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、ドレインはＶＣＣＶＰＳとなる。ＶＳＣｉがＬｏレベルのライン（＝非選択ライン）はＴ５がターンオンし、各ラインが共通ノード（ＣＯＭノード）に接続されてＣＯＭノードがＨｉＺとなる。
【００７７】
“クリア”の状態（以下、ＣＬ状態と略す。）において、選択状態のセルの場合、電圧値が（ＶＣＣＳＤＢ×２）である電圧が、ソースに印加され、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしているので、ドレインはソースと同じ電圧となる。その結果、電圧値が（ＶＣＣＳＧＨＲ＋ＶＣＣＳＤＢ×２）の電圧が、ゲートに印加される。
【００７８】
また、非選択状態のセルの場合、ＣＬ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加される。
次に、“リセット（Ｎ）”の状態（以下、ＲＥＳＮ状態と略す。）の場合について説明する。
選択状態のセルの場合、ＲＥＳＮ状態のとき、電圧値がＬｏである電圧が、ゲートに印加される。ＲＥＳＮ状態のとき、電圧値がＶＭＰＲである電圧が、ソースに印加される。選択状態のセルの場合、ＲＥＳＮ状態のとき、ドレインはＨｉＺとなる。
【００７９】
また、非選択状態のセルの場合、ＲＥＳＮ状態のとき、電圧値がＬｏである電圧が、ゲートに印加される。非選択状態のセルの場合、ＲＥＳＮ状態のとき、ドレインはＨｉＺとなる。
なお、クリアパルス信号ＣＬがＬレベルの期間では、図６のＮＭＯＳトランジスタＴ5がターンオンしている。従って、ＲＥＳＳ状態でもＮＭＯＳトランジスタＴ5はターンオンしてドレインはＣＯＭノードに接続される。読み出しイネーブル信号ＳＤＲ２は、ＲＥＳＳ状態とＲＥＳＮ状態でＨレベルとなるので、ＰＭＯＳトランジスタＴ4がターンオフし、ＣＯＭノードはフローティングとなる。
【００８０】
“変調（Ｎ）”の状態（以下、ＬＯＡＤＮ状態と略す。）において、選択状態のセルの場合、電圧値がＶＣＣＳＧＨＲである電圧が、ゲートに印加される。ＬＯＡＤＮ状態のとき、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加され、電圧値が（ＶＣＣＳＧＨＲ−ＶｔｈＮ）である電圧が、ソースに出力される。
【００８１】
また、非選択状態のセルの場合、ＬＯＡＤＮ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加される。
ＬＯＡＤＳ状態と同様に、ＬＯＡＤＮ時も図６のＴ５がターンオンしているのでドレインはＣＯＭノード（＝ＨｉＺ）に接続される。
【００８２】
図９は、センサの読み出しラインとクリアラインを説明するための図である。
【００８３】
図９に示すように、ｍ×ｎの画素マトリックスにおいて、各ラインが第１のラインから第ｍのラインまで順番に走査される。読み出しラインは、光量に応じた信号が読み出されるラインであり、クリアラインは、各セルに蓄積された電荷がクリアされるラインである。第１ラインから順番に走査が行われるので、クリア用選択信号に基づいてクリアされたラインの各セルに、その後に受光した光量に応じてホールが生成される。クリア後、読み出しライン選択信号ＶＳＢｉによって読み出されるまでの時間が露出時間となる。露出時間は、読み出しラインとクリアライン間のライン数ｄl に比例し、シャッタースピードの設定、すなわち、１Ｈ（Ｈは水平ライン数を示す。以下同じ。）からｍＨの範囲（あるいは（１フレーム＋１Ｈ以上でもよい）の設定によって変更することができる。
【００８４】
図１０は、垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣのタイミングを示すタイミングチャートである。
垂直同期信号ＶＳＹＮＣは、周期ｔ１毎に発生される、ｔ２時間長さのタイミングパルスである。水平同期信号ＨＳＹＮＣは、周期ｔ３毎に発生される、ｔ４時間長さのタイミングパルスである。垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣは、信号処理ＬＳＩ２のタイミングジェネレータ２６からイメージセンサＬＳＩ１へ供給される。
【００８５】
垂直同期信号ＶＳＹＮＣが供給されると、読み出しライン用シフトレジスタ５は、選択信号ＶＳＢｉを順次出力する。垂直同期信号ＶＳＹＮＣの供給後の周期ｔ１内において、水平同期信号ＨＳＹＮＣが、センサセルアレイ３のライン数（＝ｍ）だけ出力される。そして、水平同期信号ＨＳＹＮＣが出力されている期間ｔ４内であってかつＶＧＵＰがＬの期間に、上述した信号成分の読み出し、クリア、そしてオフセット成分の読み出しの動作が行われる期間が存在する。このＶＧＵＰがＬの期間は、Ｈブランキング期間中の所定の期間に設定される。Ｈブランキング期間については、後で図１２を用いて詳述する。
【００８６】
周期ｔ３内の期間ｔ４後の期間ｔ５内に、ｎ個の信号成分とオフセット成分のアナログ信号ＶＯＵＴＳとＶＯＵＴＮが出力される。
次に、イメージセンサＬＳＩ１のタイミングジェネレータ（以下、ＴＧという）１３の回路構成について図１１を参照して説明する。
図１１は、図５のイメージセンサＬＳＩ１のＴＧ１３の構成を示す回路ブロック図である。
【００８７】
ＴＧは、シリアルコントロールブロック７１、マスタタイミング制御ブロック７２、センサレジスタブロック７３、シャッターコントロール部（シャッタスピード上限制御部）７４、フレームコントロール部７５、Ｈ・Ｖカウンタ７６、垂直スキャン制御ブロック７７、水平スキャン制御ブロック７８、アナログ制御ブロック７９を含む。
【００８８】
シリアルコントロールブロック７１には、当該シリアルコントロールブロック７１と、信号処理ＬＳＩ２のレジスタ１４との間のインターフェース信号である３線シリアルＩ／Ｆ信号が入出力される。
マスタタイミング制御ブロック７２には、信号処理ＬＳＩ２のＴＧ２６からセンサ駆動クロックＳＣＬＫ，水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣが入力される。またＴＧ１３には、信号処理ＬＳＩ２からのクロック指定信号ＣＬＫ＿ＳＥＬと、スタンバイ信号ＳＴＡＮＤＢＹが入力されている。
【００８９】
シリアルコントロールブロック７１は、信号処理ＬＳＩ２のレジスタ２３に書き込まれているシャッタスピードの設定データ，レギュレータ８の設定データ及びシステムクロック情報などをシリアルＩ／Ｆ信号として入力し、これらのデータについてライトデータ，ライトアドレス及びライトストローブ信号ＷＲを出力し、センサレジスタブロック７３に供給する。
【００９０】
前記センサレジスタブロック７３は、上記の入力信号に応じて、ラインシャッタスピード設定信号，フレームシャッタスピード設定信号，フレームモード設定信号，クリアパルス幅制御設定信号，クリアパルス印加回数設定信号，ゲイン設定信号及びレギュレータ電圧設定信号を出力する。
一方、マスタタイミング制御ブロック７２は、前述の各種入力信号に基づいて、ピクセルクロック，水平リセットパルス，垂直リセットパルス及びリセット信号を出力する。
【００９１】
シャッタコントロール部（シャッタスピード上限制御部）７４には、センサレジスタブロック７３からのラインシャッタスピード設定信号及びフレームシャッタスピード設定信号が入力され、出力としてラインシャッタスピードデータ及びフレームシャッタスピードデータを出力する。
【００９２】
フレームコントロール部７５には、前記マスタタイミング制御ブロック７２からのピクセルクロック，垂直リセットパルス及びリセット信号と、前述のスタンバイ信号ＳＴＡＮＤＢＹが入力され、出力としてフレームカウント値，フレーム制御データ及びバリッド（ＶＡＬＩＤ）制御信号を出力する。
また、Ｈ・Ｖカウンタ７６には、前記マスタタイミング制御ブロック７２からのピクセルクロック，水平リセットパルス，垂直リセットパルス及びリセット信号が入力され、出力としてラインカウント値及びピクセルカウント値を出力する。
【００９３】
垂直スキャン制御ブロック７７には、入力として、前記シャッタコントロール部７４からのラインシャッタスピードデータ及びフレームシャッタスピードデータ、前記フレームコントロール部７５からのフレームカウント値，フレーム制御データ及びバリッド（ＶＡＬＩＤ）制御信号、前記センサレジスタブロック７３からのクリアパルス幅制御設定信号及びクリアパルス印加回数設定信号、前記マスタタイミング制御ブロック７２からのピクセルクロック及びリセット信号、クロック指定信号ＣＬＫ＿ＳＥＬ、前記Ｈ・Ｖカウンタ７６からのラインカウント値及びピクセルカウント値が入力される。
【００９４】
垂直スキャン制御ブロック７７は、出力としてクリアライン用シフトデータＡＶ，クリアライン用シフトクロックＶＣＬＫ＿ＡＳＲ，クリアライン用シフトレジスタリセット信号ＶＳＦＲＡ＿ＲＳＴ，クリアライン選択イネーブル信号ＣＬＳ，読み出しライン用シフトデータＢＶ，読み出しライン用シフトクロックＶＣＬＫ＿ＢＳＲ，読み出しライン用シフトレジスタリセット信号ＶＳＦＲＢ＿ＲＳＴ，読み出しライン選択イネーブル信号ＶＳＭ，蓄積時全ライン選択信号ＶＧＵＰ，蓄積イネーブル信号ＳＤＩ，読み出しイネーブル信号ＳＤＲ，クリア前ゲートプリセット信号ＰＲ，クリアパルスＣＬを出力する。
【００９５】
水平スキャン制御ブロック７８には、入力として、前記フレームコントロール部７５からのバリッド（ＶＡＬＩＤ）制御信号、前記Ｈ・Ｖカウンタ７６からのラインカウント値及びピクセルカウント値、前記センサレジスタブロック７３からのクリアパルス幅制御設定信号、前記マスタタイミング制御ブロック７２からのピクセルクロック及びリセット信号、クロック指定信号ＣＬＫ＿ＳＥＬが入力される。
【００９６】
水平スキャン制御ブロック７８は、出力としてラインメモリ選択用シフトデータＡＨ，ラインメモリ選択用シフトクロックＣＩＮ，ラインメモリ選択イネーブル信号ＨＳＣ＿ＣＫ，蓄積信号用ラインメモリリセット信号ＲＥＳＳ，蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳ，オフセット用ラインメモリリセット信号ＲＥＳＮ，オフセット用ラインメモリデータロード信号ＬＯＡＤＮを出力する。
【００９７】
上記のクロック指定信号ＣＬＫ＿ＳＥＬは、システムクロック信号ＣＬＫＩＮの周波数の高低を示す信号であるが、このＣＬＫ＿ＳＥＬは垂直スキャン制御ブロック７７及び水平スキャン制御ブロック７８に供給されている。各制御ブロック７７及びク７８では、クロック指定信号ＣＬＫ＿ＳＥＬのＨ，Ｌレベルに応じて各ブロック７７及びク７８から出力される各種センサ駆動信号の出力タイミングを制御できるようになっている。
【００９８】
アナログ制御ブロック７９には、前記フレームコントロール部７５からのバリッド（ＶＡＬＩＤ）制御信号、前記Ｈ・Ｖカウンタ７６からのラインカウント値及びピクセルカウント値、前記センサレジスタブロック７３からのゲイン設定信号、スタンバイ信号ＳＴＡＮＤＢＹが入力され、出力としてアナログアンプゲイン制御信号，アンプ用駆動クロックＣＤＬ，スタンバイ制御信号を出力する。
【００９９】
そして、前記フレームコントロール部７５からのバリッド（ＶＡＬＩＤ）制御信号はＶＡＬＩＤ信号としてＴＧ１３から信号処理ＬＳＩ２へ出力されるようになっている。
また、前記センサレジスタブロック７３からのレギュレータ電圧設定信号と、前記アナログ制御ブロック７９からのスタンバイ制御信号とは、図５のイメージセンサＬＳＩ１のセンサ駆動バイアス発生用レギュレータ８に入力される。
【０１００】
前記アナログ制御ブロック７９からのアナログアンプゲイン制御信号とアンプ用駆動クロックＣＤＬとは、図５のイメージセンサＬＳＩ１の出力アンプ１２の制御用信号となる。
【０１０１】
図１２はセンサセルアレイ３の光電変換を制御する各信号を示すタイミングチャートである。センサセルアレイ３は、“蓄積”、“リセット（Ｓ）”、“変調（Ｓ）”、“プリセット”、“クリア”、“リセット（Ｎ）”及び“変調（Ｎ）”の各状態の繰返しによって、光学像を電気信号に変換して出力する。図１２はこれらの各状態における信号の様子を示している。センサセルアレイ３は、図１０の垂直同期信号ＶＳＮＹＣ及び水平同期信号ＨＳＹＮＣを単位時間とした所定のフレームレートで動作する。
【０１０２】
図１２の例では、あるラインカウント信号ＲＯＷＣＴにおいて、ＨＳＹＮＣが、ピクセルクロック信号ＰＸＬＣＴが１から８０までＬレベルであり、さらにＰＸＬＣＴが５から２２までがＬＯＡＤＳ（リセット（Ｓ）＋変調（Ｓ））状態に、ＰＸＬＣＴが２７から４４までがＣＬ（プリセット＋クリア）状態に、ＰＸＬＣＴが４５から６３までがＬＯＡＤＮ（リセット（Ｎ）＋変調（Ｎ））状態に割り当てられている。
【０１０３】
なお、各制御信号はＴＧ１３によって生成され出力される。ＴＧ１３は、論理回路で構成されるが、その論理回路は、Ｖｅｒｉｌｏｇ−ＨＤＬ、ＶＨＤＬ等のＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ：ハードウエア記述言語）を利用した設計システムを用いれば、自動設計することができる。
【０１０４】
先ず、蓄積状態について説明する。
図１０に示すＨブランキング期間中の所定期間（図１２の第５ピクセル〜第６３ピクセル）以外の期間が蓄積期間である。蓄積期間には、全画素が蓄積状態となる。この期間には、蓄積時全ライン選択信号ＶＧＵＰはＨレベルで、蓄積イネーブル信号ＳＤＩ及びクリアパルス信号ＣＬはＬレベルである。図４に示すように、蓄積時全ライン選択信号ＶＧＵＰがＨレベルとなることによって全てのライン選択信号ＶＳＣｉがＨレベルとなり、ドレイン・ゲート電圧供給回路ＶＣ１ｉの動作を示す上記表１に示すように、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＩとなる。また、ドレイン電圧ＶＰＤｉは電圧ＶＣＣＳＤＩとなる。また、この期間には、クリア前ゲートプリセット信号ＰＲもＬレベルであり、ソース電圧供給回路ＶＣ２ｈの動作を示す上記表２に示すように、ソース電圧供給回路ＶＣ２ｈはソース電圧を供給しない。この場合には、セルアレー中の全てのセルのソースは、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしドレイン電圧に一致する。
【０１０５】
Ｈブランキング期間の第５ピクセルにおいて蓄積期間は終了し信号読み出しが開始される。この信号読み出しのための期間（ＬＯＡＤＳ，ＣＬ，ＬＯＡＤＮ期間）においても、受光光量に基づくホールの蓄積は継続されるが、各セルは蓄積期間とは異なる設定値に設定される。また、信号読み出しのための期間には、クリアライン、読み出しライン又は非選択ラインでは、各セルは個別の設定値に設定される。
【０１０６】
先ず、リセット（ｓ）状態について説明する。図１２に示すように、この期間においても、全てのセルに共通の設定が行われる。
図１２に示すように、クリアパルス信号ＣＬ及びクリア前ゲートプリセット信号ＰＲはＬレベルであり、ソース電圧供給回路ＶＣ２ｈはソース電圧を供給しない。この期間においては、蓄積信号用ラインメモリリセット信号ＲＥＳＳがハイアクティブとなり、図４のスイッチＳＷ２２がオンとなって、ラインメモリを構成するコンデンサＣ2 の端子電圧はＶＭＰＲにチャージされる。更に、蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳ及びラインメモリデータロード信号ＬＯＡＤもハイアクティブとなり、スイッチＳＷ２１及びスイッチＳＷ１１がオンとなって、ソースラインを電圧ＶＭＰＲで初期化する。
【０１０７】
一方、蓄積時全ライン選択信号ＶＧＵＰはＨからＬに変化し、全てのライン選択信号ＶＳＣｉはＬレベルに変化する。従って、表１に示すように、ゲート電圧ＶＰＳＧｉは全てＬ（ＧＮＤ）レベルとなる。また、蓄積イネーブル信号ＳＤＩはＨレベルであり、ＳＤＲ２もHレベルであるため、表１に示すように、図６中のＴ５がターンオンしているので、全てのセルのドレインは共通に接続され（ＣＯＭノード）、そのＣＯＭノードはＨｉｚ状態となる。
【０１０８】
次に、変調（ｓ）状態について説明する。
図１２に示すように、ＣＬ，ＰＲはＬレベルを維持しており、ソース電圧供給回路ＶＣ２ｈはソースラインに電圧を供給していない。各セルに設定した電圧値に応じた出力がソースラインを介して出力される。即ち、クリアライン及び非選択ラインについてはライン選択信号ＶＳＣｉはＬレベルのままであり、ゲート電圧はＬ（ＧＮＤ）レベルである。また、読み出しイネーブル信号ＳＤＲ２もＬレベルであるので、ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲとなる。
【０１０９】
読み出しラインについてはライン選択信号ＶＳＣｉはＨレベルである。クリアパルス信号ＣＬ及び信号ＳＤＲがＬレベルであるので、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＲである。ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲである。これにより、ソース電圧ＶＰＳｉには電圧（ＶＣＣＳＧＨＲ−ＶｔｈＳ）が現れる。なお、ＶｔｈＳは、蓄積されたホールに応じて変化する。ソースラインの電圧（ＶＣＣＳＧＨＲ−ＶｔｈＳ）は、スイッチＳＷ２１を介してラインメモリを構成する各コンデンサＣ2 に蓄積される。
【０１１０】
次に、相関２重サンプリング処理のために、読み出しラインの各セルに蓄積されているホールを除去（クリア）するためのＣＬ状態を設定する。ホールの除去のためには極めて高い電圧をゲートに印加する必要があり、クリア状態の前にプリセット状態を設定して、倍圧回路を利用して高電圧を得るようになっている。なお、読み出しラインのクリアと同時にクリアラインの各セルのクリアも行うようになっている。
【０１１１】
先ず、プリセット状態においては、読み出しラインとクリアラインについては、ライン選択信号ＶＳＣｉはＨレベルである。クリアパルス信号ＣＬ及び信号ＳＤＲはＬレベルであるので、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＲである。なお、非選択ラインについては、ライン選択信号ＶＳＣｉがＬレベルであるので、ゲート電圧はＬ（ＧＮＤ）レベルである。
【０１１２】
また、クリアパルス信号ＣＬはＬレベルで、クリア前ゲートプリセット信号ＰＲはＨであるので、表２に示すように、全ソースラインの電圧ＶＰＳｈは電圧ＶＣＣＶＰＳ（例えば０Ｖ）にリセットされる。また、図７のコンデンサＣ1 は電圧ＶＣＣＳＤＢがチャージされ、ＮＤ２点は電圧ＶＣＣＳＤＢとなる。なお、蓄積イネーブル信号ＳＤＩ及び読み出しイネーブル信号ＳＤＲ２はＨレベルであるので、ドレインは、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンして、ソースと同電位になる。
【０１１３】
次に、クリア状態においては、クリア前ゲートプリセット信号ＰＲがＨレベルからＬレベルに変化し、クリアパルス信号ＣＬがＬレベルからＨレベルに変化する。この場合には、表２に示すように、ソースラインは電圧ＶＣＣＳＤＢ×２に変化する。また、読み出しラインとクリアラインについては、クリアパルス信号ＣＬ及びライン選択信号ＶＳＣｉがＨレベルであるので、表１に示すように、ゲートはフローティング状態となる。従って、ソースとゲートとのカップリング容量によって、ゲート電圧ＶＰＧｉは（ＶＣＣＳＤＢ×２＋ＶＣＣＳＧＨＲ）となる。また、ドレインはプリセット状態時と同様に、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンして、ソースと同電位になる。
【０１１４】
一方、非選択ラインについては、ゲート電圧ＶＰＧｉはＬ（ＧＮＤ）レベルのままであり、ドレイン電圧ＶＰＤｉは、トランジスタＴ4 がオンとなるので、ＶＣＣＳＤＲとなる。
【０１１５】
次に、リセット（Ｎ）状態を経て、変調（Ｎ）状態に移行する。これらのリセット（Ｎ）状態及び変調（Ｎ）状態は、夫々リセット（ｓ）状態及び変調（ｓ）状態と略同様の信号が設定される。即ち、リセット（Ｎ）状態においては、蓄積信号用ラインメモリリセット信号ＲＥＳＳ，蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳに夫々代えてオフセット用ラインメモリリセット信号ＲＥＳＮ，オフセット用ラインメモリデータロード信号ＬＯＡＤＮがハイアクティブとなる。これにより、スイッチＳＷ３２がオンとなって、ノイズ読み出し用のラインメモリを構成するコンデンサＣ3 がＶＭＰＲにチャージされる。更に、スイッチＳＷ３１及びスイッチＳＷ１１がオンとなって、ソースラインは電圧ＶＭＰＲで初期化される。
【０１１６】
変調（Ｎ）状態においては、クリアパルス信号ＣＬ，クリア前ゲートプリセット信号ＰＲはＬレベルであり、ソース電圧供給回路ＶＣ２ｈはソースラインに電圧を供給しない。クリアライン及び非選択ラインについてはライン選択信号ＶＳＣｉはＬレベルであり、ゲート電圧ＶＰＧｉはＬ（ＧＮＤ）である。また、読み出しイネーブル信号ＳＤＲ２もＬレベルであるので、ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲとなる。
【０１１７】
読み出しラインについてはライン選択信号ＶＳＣｉはＨレベルである。クリアパルス信号ＣＬ及び信号ＳＤＲがＬレベルであるので、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＲである。ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲである。これにより、ソース電圧ＶＰＳｈには電圧（ＶＣＣＳＧＨＲ-ＶｔｈＮ）が現れる。このソースに現れる電圧は、直前にクリア状態に設定されていることから、オフセット成分に対応したものとなっている。ソースラインの電圧（ＶＣＣＳＧＨＲ−ＶｔｈＮ）は、スイッチＳＷ３１を介してラインメモリを構成する各コンデンサＣ3 に蓄積される。
【０１１８】
こうして、コンデンサＣ2 には信号成分が蓄積され、コンデンサＣ3 にはオフセット成分が蓄積される。水平シフトレジスタ１１からの選択信号ＨＳＣＡＮｈによって、スイッチＳＷ２３，ＳＷ３３が順番にオンになることで、コンデンサＣ2 ，Ｃ3 に蓄積された電圧が夫々出力アンプ３６，３８を介してＶＯＵＴＳ，ＶＯＵＴＮとして出力される。
【０１１９】
次に、クリアライン用シフトレジスタ４、読み出しライン用シフトレジスタ５及び水平シフトレジスタ１１に適用可能なシフトレジスタ回路について説明する。
図１において、シフトレジスタ回路は複数のＤＦＦ８１（図１では４段のＤＦＦ８１-1〜ＤＦＦ８１-4）を縦続接続して構成される。なお、段数は４段に限定されないことは明らかである。ＤＦＦ８１はデータが入力されるデータ端Ｄ、クロックＣＫ１が入力されるクロック端ＣＫ1 、反転クロックＸＣＫ１が入力されるクロック端ＸＣＫ1 及びリセット信号ＸＲが入力されるリセット端ＸＲを有している。更に、本実施の形態におけるＤＦＦ８１は、クロックＣＫ２が入力されるクロック端ＣＫ２ 、反転クロックＸＣＫ２が入力されるクロック端ＸＣＫ２も有している。
【０１２０】
ＤＦＦ８１はクロックＣＫ１，ＸＣＫ１に同期してデータ端Ｄに入力されるデータを取込んで保持し、取込まれたデータをクロックＣＫ２，ＸＣＫ２に同期して出力側に転送して保持すると共に、出力端Ｑ，Ｑ１から出力するようになっている。ＤＦＦ８１は、データを取込んで転送の準備をするセットアップ期間と、データを転送して保持すると共に出力する出力期間との間に、データを保持する時間であるホールド期間を確実に挿入することができるようになっている。
【０１２１】
初段のＤＦＦ８１-1のデータ端には入力データＤinが与えられる。各段のＤＦＦ８１の出力端Ｑは次段のＤＦＦ８１のデータ端Ｄに接続され、各段のＤＦＦ８１は、夫々各出力端Ｑ１から各段の選択信号を出力するようになっている。
【０１２２】
図２はこのようなＤＦＦ８１の具体的な構成を示している。
コンプリメンタリに接続された入力側のＭＯＳトランジスタＴ21，Ｔ22によって入力側トランスファゲートが構成される。トランジスタＴ21，Ｔ22の共通入力端はデータ端Ｄに接続され、共通出力端はインバータＩ21の出力端及びＮＡＮＤ回路Ｎ21の一方入力端に接続される。ＰｃｈトランジスタＴ21のゲートにはクロックＣＫ1 が供給され、ＮｃｈトランジスタＴ22のゲートにはクロックＸＣＫ1 が供給される。ＮＡＮＤ回路Ｎ21の他方入力端には、リセット信号ＸＲが印加される。トランジスタＴ21，Ｔ22は、クロックＣＫ1 のＬ（クロックＸＣＫ１のＨ）でオンとなって、データ端Ｄに入力されたデータを取込む。
【０１２３】
コンプリメンタリに接続された出力側のＭＯＳトランジスタＴ31，Ｔ32によって出力側トランスファゲートが構成される。トランジスタＴ31，Ｔ32の共通入力端はインバータＩ21の入力端及びＮＡＮＤ回路Ｎ21の出力端に接続され、共通出力端はインバータＩ31，Ｉ32の入力端及びＮＡＮＤ回路Ｎ31の出力端に接続される。インバータＩ31の出力端は、ＮＡＮＤ回路Ｎ31の一方入力端に接続されると共に、出力端Ｑにも接続される。インバータＩ32の出力端は出力端Ｑ１に接続される。ＮＡＮＤ回路Ｎ31の他方入力端には、リセット信号ＸＲが印加される。
【０１２４】
ＰｃｈトランジスタＴ31のゲートには反転クロックＸＣＫ２が供給され、ＮｃｈトランジスタＴ32のゲートにはクロックＣＫ2 が供給される。トランジスタＴ31，Ｔ32は、クロックＣＫ2 のＨ（クロックＸＣＫ２のＬ）でオンとなって、ＮＡＮＤ回路Ｎ21の出力端のデータを取込む。
【０１２５】
ＮＡＮＤ回路Ｎ21，Ｎ31は他方入力端にＨのリセット信号ＸＲが供給されることで一方入力端のデータを反転出力し、他方入力端にＬのリセット信号ＸＲが供給されることで、出力端をＨにリセットする。
【０１２６】
図３は図２及び図３のクロックＣＫ1 ，ＸＣＫ１，ＣＫ2 ，ＸＣＫ２を生成するシフトクロック発生回路の具体的な構成を示す回路図である。
【０１２７】
インバータＩ41には所定のクロックＣＬＫinが入力される。インバータＩ41の出力端はＮＡＮＤ回路Ｎ41の一方入力端に接続されると共に、インバータＩ42を介してＮＡＮＤ回路Ｎ42の一方入力端に接続される。ＮＡＮＤ回路Ｎ41の出力端はインバータＩ45，Ｉ46を介してＮＡＮＤ回路Ｎ42の他方入力端に接続され、ＮＡＮＤ回路Ｎ42の出力端はインバータＩ47，Ｉ48を介してＮＡＮＤ回路Ｎ41の他方入力端に接続される。ＮＡＮＤ回路Ｎ41，Ｎ42の出力端からの出力は夫々インバータＩ43，Ｉ44を介して出力ＤＣＬＸＯＵＴ，ＤＣＬＯＵＴとして出力される。
【０１２８】
インバータＩ43の出力端はバッファＡ1 ，Ａ2 を介して出力端ＸＣＫ1 に接続されると共に、ＮＡＮＤ回路Ｎ43の一方入力端に接続される。インバータＩ44の出力端はバッファＡ3 ，Ａ4 を介して出力端ＣＫ2 に接続されると共に、ＮＡＮＤ回路Ｎ44の一方入力端に接続される。ＮＡＮＤ回路Ｎ43，Ｎ44の他方入力端には、Ｐｃｈのゲートを使用するか否かを決定する信号ＳＦＲ＿Ｐが印加される。ＮＡＮＤ回路Ｎ43，Ｎ44の出力端は夫々バッファＡ5 ，Ａ6 を介して出力端ＣＫ１，ＸＣＫ２に接続される。
【０１２９】
次に、このように構成されたシフトレジスタ回路の動作について図１３のタイミングチャートを参照して説明する。図１３はシフトクロック発生回路が発生するクロックＣＫ1 ，ＸＣＫ１，ＣＫ2 ，ＸＣＫ２を示している。
【０１３０】
図３において、クロックＣＬＫinが所定期間Ｈレベルであるものとする。この場合には、ＮＡＮＤ回路Ｎ41の一方入力端はＬレベルであり、その出力は常にＨレベルである。ＮＡＮＤ回路Ｎ42の一方入力端はＨレベルあり、他方入力端はＮＡＮＤ回路Ｎ41の出力によってＨレベルである。従って、ＮＡＮＤ回路Ｎ41の他方入力端はＮＡＮＤ回路Ｎ41の出力によってＬレベルである。つまり、ＮＡＮＤ回路Ｎ41は２入力が共にＬレベルで、出力はＨレベルである。一方、ＮＡＮＤ回路Ｎ42は２入力が共にＨレベル、出力はＬレベルである。これにより、ＤＣＬＸＯＵＴはＬレベルで、ＤＣＬＯＵＴはＨレベルとなる。
【０１３１】
ここで、クロックＣＬＫinがＨからＬレベルに変化するものとする。これにより、ＮＡＮＤ回路Ｎ41の一方入力端はＨに変化し，ＮＡＮＤ回路Ｎ42の一方入力端はＬレベルに変化する。入力が変化した直後においては、ＮＡＮＤ回路Ｎ42は出力がＬからＨに切換るが、ＮＡＮＤ回路Ｎ41は出力はＨのままである。ＮＡＮＤ回路Ｎ42の出力のＨは、インバータＩ47，Ｉ48によって遅延されてＮＡＮＤ回路Ｎ41の他方入力端に供給され、ＮＡＮＤ回路Ｎ41の出力はＨからＬレベルに切換る。即ち、ＤＣＬＸＯＵＴは、ＤＣＬＯＵＴがＨからＬレベルに変化した後に、所定時間遅延してＬからＨに変化する。
【０１３２】
次に、クロックＣＬＫinがＬからＨに変化するものとする。これにより、ＮＡＮＤ回路Ｎ41の一方入力端はＬレベルに変化し，ＮＡＮＤ回路Ｎ42の一方入力端はＨに変化する。入力が変化した直後においては、ＮＡＮＤ回路Ｎ41は出力がＬからＨに切換るが、ＮＡＮＤ回路Ｎ42は出力はＨのままである。ＮＡＮＤ回路Ｎ41の出力のＨは、インバータＩ45，Ｉ46によって遅延されてＮＡＮＤ回路Ｎ42の他方入力端に供給され、ＮＡＮＤ回路Ｎ42の出力はＨからＬレベルに切換る。即ち、ＤＣＬＯＵＴは、ＤＣＬＸＯＵＴがＨからＬレベルに変化した後に、所定時間遅延してＬからＨに変化する。
【０１３３】
以後同様の動作が繰返される。入力クロックＣＬＫinの例えばデューティが５０％であるものとすると、ＤＣＬＯＵＴ及びＤＣＬＸＯＵＴは、ＬからＨに遷移するタイミングがＨからＬレベルに遷移するタイミングよりも常に遅延した信号となる。即ち、ＤＣＬＯＵＴ及びＤＣＬＸＯＵＴは、立下りタイミングは入力クロックＣＬＫinの立下り及び立下りと略同期し、立ち上がりタイミングが入力クロックＣＬＫinの立下り及び立下りから遅延した信号となる。
【０１３４】
ＤＣＬＯＵＴ及びＤＣＬＸＯＵＴは、バッファＡ1 ，Ａ2 又はバッファＡ3 ，Ａ4 を介して夫々クロックＣＫ２又は反転クロックＸＣＫ１として出力される。図１３のクロックＣＫ２，ＸＣＫ１の比較から明らかなように、これらのクロックは立上りタイミングが相互の立下りタイミングに遅延した信号となっている。これにより、２相のクロックＣＫ２，ＸＣＫ１はＬ期間がＨ期間よりも長く、且つＨ期間は相互のＬ期間内において確実に終了する。
【０１３５】
ＮＡＮＤ回路Ｎ43，Ｎ44は、信号ＳＦＲ＿ＰのＨレベル入力された信号を反転出力する。即ち、信号ＳＦＲ＿ＰがＨの場合には、ＤＣＬＯＵＴ，ＤＣＬＸＯＵＴは、夫々ＮＡＮＤ回路Ｎ44，Ｎ43によって反転されてバッファＡ6 ，Ａ5 を介してクロックＸＣＫ２，ＣＫ１として出力される。即ち、クロックＣＫ１，ＸＣＫ２は、夫々クロックＸＣＫ１，ＣＫ２の反転信号である。
【０１３６】
なお、図２のトランジスタＴ21，Ｔ22によって構成される入力側トランスファゲート及びトランジスタＴ31，Ｔ32によって構成される出力側トランスファゲートのうち、ＮｃｈのトランジスタＴ22，Ｔ32のみを用いることも可能である。この場合には、Ｐｃｈ側のトランジスタＴ21，Ｔ31に供給するクロックＣＫ１，ＸＣＫ２は不要となる。そこで、信号ＳＦＲ＿ＰをＬレベルにする。これにより、図３のシフトクロック発生回路は、クロックＣＫ１，ＸＣＫ２を発生する必要がなくなり、ノイズの発生を一層抑制することができる。
【０１３７】
図１３に示すクロックＣＫ1 ，ＸＣＫ１，ＣＫ２，ＸＣＫ２は夫々ＤＦＦ８１を構成する各シフトレジスタ回路のトランジスタＴ21，Ｔ22，Ｔ32，Ｔ31に供給される。トランジスタＴ21，Ｔ22からなる入力側トランスファゲートは、図１３のＣＫ１のＬ期間（ＸＣＫ１のＨ期間）にオンとなり、データ端Ｄのデータを取込む。取込まれたデータはＮＡＮＤ回路Ｎ21を介してインバータＩ21に供給され、更に、ＮＡＮＤ回路Ｎ21に供給される。そして、出力側トランスファゲートを構成するトランジスタＴ31，Ｔ32が、クロックＣＫ２がＨ（ＸＣＫ２がＬ）になってオンとなることで、ＮＡＮＤ回路Ｎ21の出力が出力側のインバータＩ31，Ｉ32に供給される。
【０１３８】
本実施の形態においては、シフトクロック発生回路によって、クロックＣＫ2 がＨ（ＳＣＫ２がＬ）となる前に、クロックＣＫ１をＨ（ＸＣＫ１がＬ）にしていることから、入力側トランスファゲートのオンによるセットアップ期間と出力側トランスファゲートによる転送期間との間に、入力側のインバータＩ21及びＮＡＮＤ回路Ｎ21によるデータのホールド期間が確実に設定される。
【０１３９】
即ち、図１３に示すように、クロックＣＫ１がＨ（ＸＣＫ１がＬ）になって、入力側トランスファゲートが確実にオフになった後、クロックＣＫ２がＨ（ＸＣＫ２がＬ）になる。これにより、出力側トランスファゲートがオンとなり、インバータＩ21及びＮＡＮＤ回路Ｎ21に保持されているデータが出力側に転送される。出力側トランスファゲートのオン期間に、出力側に転送されたデータはインバータＩ31及びＮＡＮＤ回路Ｎ31に保持されると共に、インバータＩ32を介して出力される。また、インバータＩ31の出力はＱ出力として次段のＤＦＦのデータ端Ｄに供給される。
【０１４０】
こうして、図１の各ＤＦＦ８１-1，８１-2，…からはクロックＣＫ2 のクロック周期、即ち、クロックＣＬＫinのクロック周期で、出力端Ｑ１から順次選択信号が出力される。
【０１４１】
このように本実施の形態においては、シフトクロックとして入力側トランスファゲートのオン，オフを制御するクロックと出力側トランスファゲートのオン，オフを制御するクロックとの２相のクロックを用いることで、入力側のトランスファゲートのオン期間と出力側トランスファゲートのオン期間とが重ならないようにしている。これにより、取込んだデータがデータ筒抜けによってシフトクロックとは無関係に順次各段のシフトレジスタに転送されてしまうことを防止することができる。
【０１４２】
また、本実施の形態においては、データの筒抜けを防止するために第１及び第２のシフトクロックの切換えを急峻にする必要はない。従って、シフトクロックの切換えを急峻にするためにクロックドライバの駆動力を増大させる必要もなく、これに伴って生じるノイズの増大を防ぎ、ノイズ混入の増大を防止することができる。
【０１４３】
図１４は第１の実施の形態の変形例を示す回路図である。
図２のＤＦＦはリセット信号ＸＲによって回路をリセット可能である。これに対し、リセット機構を有していないＤＦＦにも適用可能である。図１４はリセット機構を除去したものである。
【０１４４】
即ち、ＮＡＮＤ回路Ｎ21，Ｎ31に夫々代えてインバータＩ35，Ｉ36を採用した点が図２のＤＦＦと異なる。即ち、インバータＩ35の入力端は入力側トランスファゲートの出力端に接続され、入力側トランスファゲートを通過したデータをインバータＩ21に出力する。また、インバータＩ36の出力端は出力側トランスファゲートの出力端に接続され、インバータＩ31の出力が与えられてその反転信号をインバータＩ31に出力する。
【０１４５】
このような構成においても、入力側トランスファゲートと出力側トランスファゲートとが同時にオンにすることを防止することができ、シフトクロックの切換えを急峻にすることなくデータの筒抜けを阻止して、ノイズ混入の増大を防止しながら正確な選択信号出力の発生を可能にすることができる。
【０１４６】
図１５及び図１６は本発明の第２の実施の形態を示している。図１５は第２の実施の形態のシフトレジスタ回路を示す回路図であり、図１６は図１５中のＤＦＦの具体的な構成を示す回路図である。
【０１４７】
図１５及び図１６において図１及び図２と同一の構成要素には同一符号を付して説明を省略する。
図１５はＤＦＦのリセット機構にＮＯＲ回路を用いたものである。図１５においては、各ＤＦＦ８５はリセット端ＸＲに代えてリセット端Ｒを有している点が図１と異なる。また、図１６のＤＦＦはＮＡＮＤ回路Ｎ21，Ｎ31に夫々代えてＮＯＲ回路ＮＲ1 ，ＮＲ2 を用いると共に、インバータＩ38を付加した点が図２のＤＦＦと異なる。
【０１４８】
ＮＯＲ回路ＮＲ1 ，ＮＲ2 は、Ｌのリセット信号Ｒが他方入力端に入力されることで、一方入力端に入力される入力側トランスファゲートの出力を反転出力し、他方入力端にＨのリセット信号ＸＲが供給されることで、出力端をＬレベルにリセットする。また、インバータＩ38はインバータＩ31の出力を反転させて出力する。
【０１４９】
このように構成されたシフトレジスタ回路においても、各ＤＦＦにおいて、入力側トランスファゲートと出力側トランスファゲートとが同時にオンになることを防止することができ、シフトクロックの切換えを急峻にすることなくデータの筒抜けを阻止して、ノイズ混入の増大を防止しながら各段から正確な選択信号出力の発生を可能にすることができる。
【０１５０】
図１７は図１又は図１５のシフトレジスタ回路を図１の水平シフトレジスタ１１に適用した場合のタイミングチャートを示している。
【０１５１】
図３のシフトクロック発生回路は、入力クロックＣＬＫinとしてラインメモリ選択用シフトクロックＣＩＮ２が入力される。上述したように、シフトクロック発生回路からのクロックＣＫ２及びクロックＸＣＫ１は、立下りタイミングは入力クロックＣＬＫinの立下り及び立下りと略同期し、立ち上がりタイミングが入力クロックＣＬＫinの立下り及び立下りから遅延した信号となる。また、クロックＸＣＫ２，ＣＫ１は、夫々クロックＣＫ２，ＸＣＫ１の反転信号である。こうして、図１７に示すクロックＣＫ1 ，ＸＣＫ１，ＣＫ２，ＸＣＫ２が得られる。
【０１５２】
初段のＤＦＦ８１-1又は８５-1には、入力Ｄinとしてラインメモリ選択用シフトデータＡＨが入力される。このシフトデータＡＨは、クロックＣＫ１のＬ期間（ＸＣＫ１のＨ期間）に初段のＤＦＦの入力側トランスファゲートを通過する。入力側トランスファゲートがオフになった後、出力側トランスファゲートがオンとなり、シフトデータＡＨは出力側に転送されて、初段ＤＦＦの出力ＡＨ１として出力される。
【０１５３】
更に、出力ＡＨ１は、クロックＣＫ1 の次のＬ期間（ＸＣＫ１のＨ期間）に次段のＤＦＦ８１-2又は８５-2の入力側トランスファゲートを介して取込まれる。更に、このクロックＣＫ1 のＬ期間（ＸＣＫ１のＨ期間）の終了後にＨレベルとなるクロックＣＫ2 によって出力側トランスファゲートを介して出力側に転送されて出力ＡＨ２として次段のＤＦＦから出力される。以後同様の動作を繰返して、各段のＤＦＦから各段の選択信号出力が得られる。
【０１５４】
このように、シフトクロックの切換えが急峻でなくてもデータの筒抜けが生じることなく、ラインメモリ選択用シフトデータＡＨはクロックＣＩＮ２に従って各段を正確に転送される。
【０１５５】
図１８は図１又は図１５のシフトレジスタ回路を図１のクリアライン用シフトレジスタ４及び読み出しライン用シフトレジスタ５等の垂直シフトレジスタに適用した場合のタイミングチャートを示している。
【０１５６】
図３のシフトクロック発生回路は、クロックＣＬＫinとして、読み出しライン用シフトクロックＶＣＬＫ＿ＢＳＲが入力される。この場合には、シフトクロック発生回路によって、図１８に示すクロックＣＫ1 ，ＸＣＫ１，ＣＫ２，ＸＣＫ２が得られる。
【０１５７】
初段のＤＦＦ８１-1又は８５-1には、入力Ｄinとして読み出しライン用シフトデータＢＶが入力される。このシフトデータＢＶは、クロックＣＫ１のＬ期間（ＸＣＫ１のＨ期間）に初段のＤＦＦの入力側トランスファゲートを通過する。入力側トランスファゲートがオフになった後、出力側トランスファゲートによって転送され初段ＤＦＦの出力ＶＳＢ１として出力される。
【０１５８】
更に、ＶＳＢ１は、クロックＣＫ1 の次のＬ期間（ＸＣＫ１のＨ期間）に次段のＤＦＦの入力側トランスファゲートを介して取込まれる。更に、このクロックＣＫ1 のＬ期間（ＸＣＫ１のＨ期間）の終了後にＨレベルとなるクロックＣＫ2 によって出力側トランスファゲートを介して出力側に転送されて出力ＶＳＢ２として次段のＤＦＦから出力される。以後同様の動作を繰返して、各段のＤＦＦから各段の選択信号出力が得られる。
【０１５９】
このように、データの筒抜けが生じることなく、読み出しライン用シフトクロックＶＣＬＫ＿ＢＳＲはクロックＣＩＮ２に従って各段を正確に転送される。しかも、ノイズの混入が増大することはない。
尚、上記実施の形態は、固体撮像素子として閾値電圧変調方式のＭＯＳ型イメージセンサを例に説明したが、閾値電圧変調方式のＭＯＳ型イメージセンサに限定されるものではなく、他の方式のイメージセンサについても適応可能であることは言うまでも無い。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係るシフトレジスタ回路を示す回路図。
【図２】 図１中のＤＦＦの具体的な構成を示す回路図。
【図３】 図１のシフトレジスタ回路にシフトクロックを供給するシフトクロック発生回路を示す回路図。
【図４】 図１のシフトレジスタ回路を用いたイメージセンサＬＳＩを示す回路図。
【図５】 図４のイメージセンサが組込まれた画像処理装置を示すブロック図。
【図６】 本発明の実施の形態に係わるドレイン・ゲート電圧供給回路の構成を示す回路図。
【図７】 本発明の実施の形態に係わるソース電圧供給回路の構成を示す回路図。
【図８】 本発明の実施の形態に係わるセンサセルへ印加するバイアス電圧を説明するための図。
【図９】 本発明の実施の形態に係わる、センサの読み出しラインとクリアラインを説明するための図。
【図１０】 本発明の実施の形態に係わる垂直同期信号と水平同期信号のタイミングを示すタイミングチャート。
【図１１】 本発明の実施の形態に係わるイメージセンサＬＳＩのタイミングジェネレータの構成を示す回路ブロック図。
【図１２】 本発明の実施の形態に係わるＨブランキング期間における各状態における各信号の状態を説明するためのタイミングチャート。
【図１３】 第１の実施の形態の動作を説明するためのタイミングチャート。
【図１４】 第１の実施の形態の変形例を示す回路図。
【図１５】 第２の実施の形態のシフトレジスタ回路を示す回路図。
【図１６】 図１５中のＤＦＦの具体的な構成を示す回路図。
【図１７】 図１又は図１５のシフトレジスタ回路を図１の水平シフトレジスタ１１に適用した場合のタイミングチャート。
【図１８】 図１又は図１５のシフトレジスタ回路を図１のクリアライン用シフトレジスタ４及び読み出しライン用シフトレジスタ５等の垂直シフトレジスタに適用した場合のタイミングチャート。
【符号の説明】
１・・・イメージセンサＬＳＩ、２・・・信号処理ＬＳＩ、３・・・センサセルアレイ、６・・・垂直ドライブ回路、９・・・蓄積信号用ラインメモリ、１０・・・オフセット信号用ラインメモリ、１３・・・タイミングジェネレータ、８１-1〜８１-4…ＤＦＦ、Ｔ21，Ｔ22，Ｔ31，Ｔ32…トランジスタ、Ｉ21，Ｉ31，Ｉ32…インバータ、Ｎ21，Ｎ31…ＮＡＮＤ回路。
Claims (7)
- 第１のシフトクロックによってオンしてデータを取込む入力側トランスファゲートと、前記入力側トランスファゲートがオフした後に第２のシフトクロックによってオンすると共に前記入力側トランスファゲートがオンする前に第２のシフトクロックによってオフして、オン期間に前記入力側トランスファゲートを介して取込んだデータを出力する出力側トランスファゲートと、を具備する複数のデータ転送素子と、
前記複数のデータ転送素子を縦続接続して前記複数のデータ転送素子に前記第１及び第２のシフトクロックを供給することにより各段の前記データ転送素子から選択信号を出力させる手段と、を具備したことを特徴とするシフトレジスタ回路。 - 前記入力側トランスファゲート及び出力側トランスファゲートは、相補的に構成されて、前記第１のシフトクロック及びその反転信号並びに第２のシフトクロック及びその反転信号によってオン，オフすることを特徴とする請求項１に記載のシフトレジスタ回路。
- 前記第１のシフトクロックと第２のシフトクロックとは異なる位相のクロックであり、互いに同時には論理レベルが変化しないことを特徴とする請求項１に記載のシフトレジスタ回路。
- 前記入力出力側トランスファゲートは、前記第１のシフトクロックの一方極性の論理レベルでオンし他方極性の論理レベルでオフし、
前記出力側トランスファゲートは、前記第２のシフトクロックの一方極性の論理レベルでオンし他方極性の論理レベルでオフし、
前記第１及び第２のシフトクロックの各々は、一方のシフトクロックが前記他方極性の論理レベルである期間内に他方のシフトクロックが前記一方極性の論理レベル期間を終了することを特徴とする請求項１に記載のシフトレジスタ回路。 - 請求項１乃至４のいずれか１つに記載のシフトレジスタ回路からの選択信号を用いて、マトリクス状に配置された画像セルの駆動を制御したことを特徴とする画像処理装置。
- 前記入力側トランスファゲートは、第１のＮｃｈトランジスタ及び前記第１のシフトクロックが入力する第１のＰｃｈトランジスタを含み、
前記出力側トランスファゲートは、第２のＮｃｈトランジスタ及び前記第２のシフトクロックが入力する第２のＰｃｈトランジスタを含み、
前記第１及び第２のＮｃｈトランジスタのみを用い、前記第１及び第２のＰｃｈトランジスタは用いないことを特徴とする請求項５に記載の画像処理装置。 - 縦続接続された複数のデータ転送素子と、
前記複数のデータ素子の各々に第１のシフトクロック及び第２のシフトクロックを供給することにより、前記複数のデータ素子の各々から選択信号を出力させるクロック発生回路と、を具備し、
前記複数のデータ転送素子の各々は、
前記第１のシフトクロックによって制御され、オンしたときにデータを前記データ転送素子に入力する入力側トランスファゲートと、
前記第２のシフトクロックによって制御され、オンしたときにデータを前記データ転送素子から出力する出力側トランスファゲートと、を具備し、
前記出力側トランジスタは、
前記入力側トランジスタが前記第１のシフトクロックによってオフした後に、前記第２のシフトクロックによってオンし、
前記入力側トランジスタが前記第１のシフトクロックによって再びオンする前に、前記第２のシフトクロックによってオフすることを特徴とするシフトレジスタ回路。
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