JP4117976B2 - サンプルホールド回路 - Google Patents
サンプルホールド回路 Download PDFInfo
- Publication number
- JP4117976B2 JP4117976B2 JP16392899A JP16392899A JP4117976B2 JP 4117976 B2 JP4117976 B2 JP 4117976B2 JP 16392899 A JP16392899 A JP 16392899A JP 16392899 A JP16392899 A JP 16392899A JP 4117976 B2 JP4117976 B2 JP 4117976B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- unit
- sample
- comparison
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、アナログ入力信号が入力されるスイッチのオン抵抗Ｒを変化させることで、出力信号の歪みを低減可能な低歪みスイッチを用いたサンプルホールド回路に関するものである。
【０００２】
【従来の技術】
図１２は、従来のサンプルホールド回路を示す回路図であり、図において、１２１はＭＯＳスイッチ、１２２はサンプルホールド処理部である。このように、従来のサンプルホールド回路は、アナログ入力をサンプリングするＭＯＳスイッチ１２１とそれ以外のサンプルホールド処理部１２２から構成される。
【０００３】
次に動作について説明する。
従来のサンプルホールド回路において、アナログ入力をサンプリングする際に、ＭＯＳスイッチ１２１のオン抵抗値Ｒは、ＭＯＳスイッチ１２１のゲート端子Ｇとソース端子Ｓとの間の電位差ＶGSから、スイッチのしきい値電圧Ｖthを引いた値の逆数に比例しており、例えば、以下の式（１）で表される。
【０００４】
Ｒ＝ １／｛β（ＶGS−Ｖth）｝ （１）
ここで、β＝ μ0 Ｗ／Ｌ、μ0 ：ゲイン係数、Ｗ：チャネル幅、Ｌ：チャネル長である。
【０００５】
従って、入力信号であるアナログ入力信号を、ＭＯＳスイッチ１２１を介してサンプリングするとき、入力信号の入力電位に依存してＭＯＳスイッチ１２１のオン抵抗値Ｒが変化する。従って、ホールドされるＭＯＳスイッチ１２１の出力信号に歪みが生じ、Ａ／Ｄコンバータの性能指標であるＳ／Ｎ比が劣化してしまうという課題があった。
【０００６】
ＭＯＳスイッチ１２１の出力波形の歪みを改善する方策として、従来では、以下に示す対策が行われていた。第一の方法は、ＭＯＳスイッチ１２１のゲート端子Ｇに入力されるクロックＣＬＫの電圧振幅Ｖｄｄを大きく設定する方法である。これにより、ＭＯＳスイッチ１２１のオン抵抗値Ｒの入力電圧依存性は、クロックＣＬＫの電圧振幅Ｖｄｄの２乗値、即ちＶｄｄ2 の逆数に比例する。従って、出力波形の歪みは小さくなる。
【０００７】
第二の方法は、ＭＯＳスイッチ１２１のゲート端子Ｇとソース端子Ｓの電位差ＶＧＳが一定になるように、ＭＯＳスイッチ１２１のゲート端子Ｇに供給するクロック信号ＣＬＫに、入力信号を重畳させる回路を用いる方法である。
【０００８】
第三の方法は、ＭＯＳスイッチ１２１のサイズを大きくする方法であり、上記した式（１）において、βが大きくなることに対応する。スイッチのオン抵抗値Ｒの入力電圧依存性はβに反比例するので出力波形の歪みは小さくなる。第四の方法はスイッチのしきい値電圧Ｖthを小さくする方法である。
【０００９】
従来では、上記の第１〜第４の方法を単独、又は組み合わせることにより、サンプルホールド回路内のＭＯＳスイッチの出力波形の歪みが低減されていた。
【００１０】
【発明が解決しようとする課題】
従来のサンプルホールド回路は以上のように構成されているので、ＭＯＳトランジスタの微細化に伴い、ゲートの耐電圧特性の点から、０．５μｍプロセスでは電源電圧が５Ｖ、０．３５μｍプロセスでは電源電圧が３Ｖ程度であったが、０．２μｍプロセス以下では、電源電圧がさらに２Ｖ以下へと低下し、即ち、電源電圧が低電源電圧化する傾向がある。
【００１１】
このとき、サンプルホールド回路内のＭＯＳスイッチのオン抵抗による出力信号の歪みの影響はさらに増加し、ＡＤコンバータで許容される歪みの入力電圧範囲が大幅に減少するといった課題があった。上記した様な低電源電圧化の状況では、ゲートの耐電圧特性では、上記した従来技術における第１の方法および第２の方法による歪み改善方策を実行することが不可能となる。さらに、第３および第４の方法においても、低電源電圧を用いて、サンプルホールド回路内のスイッチを動作させた場合、サンプルホールド回路内におけるＭＯＳスイッチの出力波形の歪みの影響は無視できなくなるといった課題があった。
【００１２】
この発明は上記のような課題を解決するためになされたもので、電源電圧を低減化した場合においても、出力信号の歪みを十分に低減可能なスイッチを用いたサンプルホールド回路を得ることを目的とする。
【００１３】
【課題を解決するための手段】
この発明に係るサンプルホールド回路は、アナログ入力信号と所定の電位値を持つ参照信号とを比較する入力電圧判定部と、前記アナログ入力信号を入力するスイッチのオン抵抗値が、前記入力電圧判定部の判定結果に応じて、前記アナログ入力信号の電位に依存しない一定の値を持つように処理する抵抗値一定スイッチとを有する低歪みアナログスイッチ部と、前記低歪みアナログスイッチ部から出力された前記アナログ入力信号をサンプリングするサンプルホールド処理部とを備えたことを特徴とするものである。
【００１４】
この発明に係るサンプルホールド回路では、入力電圧判定部は、それぞれが所定の電圧値を持つ複数の参照電圧を供給する参照電圧系と、前記複数の参照電圧に対応して設けられ、アナログ入力信号と前記複数の参照電圧の各々とを比較する複数の比較回路から構成される比較ブロックと、前記複数の比較回路に対応して設けられた複数のブロックからなるスイッチオフブロックとを有する。また、抵抗値一定スイッチは、１個のベーススイッチと前記複数の比較回路に対応して設けられた複数の単位スイッチとを有する単位スイッチ系とから構成され、前記複数の参照電圧の各々には重み付けがなされており、前記抵抗値一定スイッチがオン状態である場合、前記アナログ入力信号の入力電圧と前記複数の参照電圧のそれぞれとを、前記複数の比較回路で比較し、前記アナログ入力信号の入力電位に応じて、前記ベーススイッチのオン抵抗と前記複数の単位スイッチとのオン抵抗の合成オン抵抗が一定になるように、前記複数の比較回路から出力される比較結果と低歪みアナログスイッチ部に供給されるクロック信号との間の論理積で得られる出力信号を、前記複数の単位スイッチの各々のゲート端子に入力して、前記複数の単位スイッチを選択的にオンさせることを特徴とするものである。
【００１５】
この発明に係るサンプルホールド回路では、入力電圧判定部は、それぞれが所定の電圧値を持つ複数の参照電圧を供給する参照電圧系と、前記複数の参照電圧に対応して設けられ、アナログ入力信号と前記複数の参照電圧の各々とを比較する複数の比較回路から構成される比較ブロックと、前記複数の比較回路に対応して設けられた複数のブロックからなるスイッチオフブロックとを有する。また、抵抗値一定スイッチは、１個のベーススイッチと前記複数の比較回路に対応して設けられた複数の単位スイッチとを有する単位スイッチ系とから構成され、前記単位スイッチの各々は重み付けがなされており、前記抵抗値一定スイッチがオン状態である場合、前記アナログ入力信号の入力電位と前記複数の参照電圧とを、前記複数の比較回路で比較し、前記アナログ入力信号の入力電圧に応じて、前記ベーススイッチのオン抵抗と前記複数の単位スイッチとのオン抵抗の合成オン抵抗が一定になるように、前記複数の比較回路から出力される比較結果と低歪みアナログスイッチ部に供給されるクロック信号との間の論理積で得られる出力信号を、前記複数の単位スイッチの各々のゲート端子に入力して、前記複数の単位スイッチを選択的にオンさせることを特徴とするものである。
【００１６】
この発明に係るサンプルホールド回路では、スイッチオフブロックを構成する各ブロックはＭＯＳトランジスタからなる選択回路で構成され、抵抗値一定スイッチを構成する複数の単位スイッチのオンオフを、前記選択回路からの出力信号に基づいて行うことを特徴とするものである。
【００１７】
この発明に係るサンプルホールド回路では、入力電圧判定部内の比較ブロックとスイッチオフブロックとは、差動アンプ又はチョッパ型比較回路を用いた複数の比較回路から構成され、抵抗値一定スイッチを構成する複数の単位スイッチのオンオフは、前記複数の比較回路の各々から出力される信号に基づいて実行されることを特徴とするものである。
【００１８】
この発明に係るサンプルホールド回路では、単位スイッチ系を構成する単位スイッチの各々は、ｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタ、およびＣＭＯＳトランジスタのいずれかで構成されていることを特徴とするものである。
【００１９】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明回路の実施の形態１によるサンプルホールド回路を含むアナログ／デジタル（Ａ／Ｄ）コンバータを示すブロック図であり、図において、６はサンプルホールド回路、４は低歪みアナログスイッチ部、５はサンプルホールド処理部である。低歪みアナログスイッチ部４は、入力電圧判定部３，および抵抗値一定スイッチ２から構成されている。サンプルホールド処理部５は、低歪みアナログスイッチ４内の抵抗値一定スイッチ２からの出力を受けて、サンプルホールド処理を行う。
【００２０】
サンプルホールド回路６は、低歪みアナログスイッチ部４およびサンプルホールド処理部５から構成されている。Ａ／Ｄコンバータ７は、サンプルホールド回路６を備えている。
【００２１】
図２は、図１に示したＡ／Ｄコンバータ７を構成するサンプルホールド回路６の詳細な構成を示す回路図である。図２に示すように、図１に示したサンプルホールド回路６内の入力電圧判定部３は、ラダー抵抗等で構成された参照電圧系９、比較ブロック部１３、スイッチオフブロック１４から構成される。参照電圧系９は、所定値数の複数の参照電圧ＶｒｅｆＮ（Ｎは正の整数）を比較ブロック１３へ供給する。参照電圧ＶｒｅｆＮの数は、使用プロセスに依存する。参照電圧ＶｒｅｆＮの数を決定する際には、許容されるスイッチの歪みにより、スイッチに対してどの程度のオン抵抗の変化が許容されるかで決定される。この許容値を満足させるように、スイッチのサイズや参照電圧ＶｒｅｆＮの数（即ち、比較回路１３ｅの数、単位スイッチ１１ｅの数）が決定される。
【００２２】
比較ブロック１３を構成する比較回路１３ｅのそれぞれは、各参照電圧ＶｒｅｆＮに対応して設けられている。スイッチオフブロック１４は、比較回路１３ｅの各々に対応して設けられ、比較結果とクロック信号ＣＬＫとのＡＮＤ演算を実行して、演算結果を抵抗値一定スイッチ２へ出力する。
【００２３】
抵抗値一定スイッチ２は、１個のｎチャネルベーススイッチ１０と、多数個のｎチャネル単位スイッチ１１ｅで構成される単位スイッチ系１１で構成される。サンプルホールド処理部５は、ホールドキャパシタ５１とバッファ回路５２で構成されている。
【００２４】
次に動作について説明する。
先ず、外部からＡ／Ｄコンバータ７へ入力されたアナログ入力信号１は、低歪みアナログスイッチ部４内の入力電圧判定部３において、所定の基準信号の参照電位レベルＶｒｅｆＮとが比較され、比較結果をＡＮＤ回路１４ｅへ出力する。
【００２５】
即ち、ラダー抵抗等で構成された参照電圧系９から供給される各参照電位レベルＶｒｅｆＮ（Ｎは、正の整数）を基にして、アナログ入力信号１の入力電位レベルは、参照電位レベルＶｒｅｆＮのそれぞれに対応して設けられた比較回路１３ｅにより構成された比較ブロック１３内で比較される。
【００２６】
比較ブロック１３での比較結果は、複数のＡＮＤ回路から構成されるＡＮＤ回路１４ｅにより、クロック信号ＣＬＫ１２との間でＡＮＤ演算を実行され、演算結果は、抵抗値一定スイッチ２へ出力される。
【００２７】
比較ブロック１３で得られた比較結果は、抵抗値一定スイッチ２を構成する単位スイッチ系１１の各単位スイッチ１１ｅのゲート端子Ｇへ入力されるため、アナログ入力信号１の入力電位レベルに応じて、単位スイッチ系１１の各単位スイッチ１１ｅがオン状態となる個数は異なる。
【００２８】
抵抗値一定スイッチ２をオフ状態にする場合、即ち、ベーススイッチ１０と他の全ての単位スイッチ１１ｅとをオフするためには、比較ブロック１３内の比較回路１３ｅのそれぞれの出力と、クロック信号（ＣＬＫ）１２との間のＡＮＤ演算（論理積）を実行する。
【００２９】
抵抗値一定スイッチ２は、スイッチオフブロック１４内のＡＮＤ回路１４ｅのそれぞれから供給される演算結果に応じて、各単位スイッチ１１ｅのオン抵抗値Ｒが、アナログ入力信号１の電位に依存しない一定の値をとるように処理し、アナログ入力信号１の処理結果をサンプルホールド処理部５へ出力する。
【００３０】
上記した抵抗値一定スイッチ２での処理により、サンプルホールド処理部５がアナログ入力信号１をサンプルホールド処理するときの出力信号の歪みが低減される。
【００３１】
図８は、低歪みアナログスイッチ部４へ供給され使用されるクロック信号（ＣＬＫ）１２を示す説明図である。クロック信号（ＣＬＫ）１２がハイレベル（以下、Ｈレベルと略称する）の時は、低歪みアナログスイッチ部４はオンする。一方、クロック信号（ＣＬＫ）１２がロウレベル（以下、Ｌレベルと略称する）の時は、低歪みアナログスイッチ部４はオフする。
【００３２】
クロック信号（ＣＬＫ）１２がＬレベルであり、即ち、低歪みアナログスイッチ部４がオフしている時、抵抗値一定スイッチ２内のベーススイッチ１０および各単位スイッチ１１ｅの全てはオフしている。
【００３３】
図３は、抵抗値一定スイッチ２内のベーススイッチ１０と各単位スイッチ１１ｅで構成されたサイズ可変スイッチのオン抵抗値Ｒの入力電圧依存性を示す説明図である。
以下では、クロック信号（ＣＬＫ）１２がＨレベルで、即ち、低歪みアナログスイッチ部４がオンしている時の動作について、図３を参照しながら説明する。
【００３４】
ここで、ベーススイッチ１０および各単位スイッチ１１ｅを構成する各ＭＯＳトランジスタのゲート端子Ｇへ供給されるクロック信号ＣＬＫがＨレベルの時の電圧はＶｄｄである。各ベーススイッチ１０および各単位スイッチ１１ｅを構成するＭＯＳトランジスタのしきい値は電圧Ｖth、βを決めるμ，ε，ｔｏｘ，Ｗ，Ｌ等の値はすベて同一であるとする。尚、これらの特性値および変数値β，μ，ε，ｔｏｘ，Ｗ，Ｌ等は、ＭＯＳトランジスタのＩ−Ｖ特性を示す式で使用されるものと同じものであり、一般的であるのでここでは詳細な説明を省略する。
【００３５】
ベーススイッチ１０に加えて単位スイッチ系１１を構成する単位スイッチ１１ｅが、１個毎に増加してオンしたと仮定した場合における合成オン抵抗値の入力電圧依存性が、図３の曲線▲１▼〜▲６▼に示されている。
【００３６】
各ＭＯＳスイッチ１０，１１ｅの合成オン抵抗値Ｒを一定にするため、アナログ入力信号１の入力電圧と参照電圧系９の各参照電圧ＶｒｅｆＮとの比較において、以下のように各参照電圧間隔毎に重み付けを行う。
【００３７】
例えば、アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ１とＶｒｅｆ３との間にある場合では、ベーススイッチ１０と単位スイッチ系１１内の１個のみの単位スイッチ１１ｅがオンして、スイッチのオン抵抗値は図３に示す曲線▲２▼に従う。
【００３８】
また、アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ２とＶｒｅｆ３との間にある場合では、ベーススイッチ１０と単位スイッチ系１１内の２個の単位スイッチ１１ｅがオンして、スイッチのオン抵抗値は図３に示す曲線▲３▼に従う。
【００３９】
同様にして、アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ１からＶｒｅｆ５まで変化した場合では、スイッチのオン抵抗値の変化は曲線Ａに従う。
【００４０】
一方、従来のＡ／Ｄコンバータはベーススイッチ１個のみで構成されており、アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ１からＶｒｅｆ５まで変化した場合、スイッチのオン抵抗値の変化は曲線Ｂに従う。
【００４１】
図３で明らかなように、本発明の場合を示す曲線Ａでは入力電圧依存性が小さくなっており、従来例を示す曲線Ｂと比較して、抵抗値一定スイッチ２を構成するサイズ可変スイッチのオン抵抗値の入力電圧依存性による変化を小さくできることが分かる。
【００４２】
尚、図２では、サンプルホールド処理部５の構成は、ホールドキャパシタ５１とバッファ回路５２で構成された場合を示したが、例えば、アナログ入力信号１に対して、直列にホールドキャパシタを組み込み（キャパシタ直列接続）サンプリングするような構成を持つサンプルホールド処理部を用いてもよい。
【００４３】
以上のように、この実施の形態１によれば、複数の異なる参照電圧ＶｒｅｆＮを設定し、アナログ入力信号１の電圧値が、各参照電圧を越える毎にオンされるところの、各参照電圧対応して設けられた単位スイッチ１１ｅの数を増加させて構成したので、アナログ入力信号１の電圧値に応じて、各比較回路１３ｅからの比較結果を基にして、対応する単位スイッチ１１ｅをオンさせるので、オン抵抗値に対するアナログ入力信号１の電圧の依存性を緩和させることができるという効果がある。
【００４４】
実施の形態２．
実施の形態２におけるＡ／Ｄコンバータの構成は、図１および図２に示した実施の形態１のものと同じなので、同一の参照符号を用いて説明する。
【００４５】
次に動作について説明する。
実施の形態１のサンプルホールド回路における参照電圧系９を構成する参照電圧ＶｒｅｆＮの電圧レベルは、重み付けが為されており、各参照電圧ＶｒｅｆＮ間の電位差は同じではなかった。
【００４６】
一方、実施の形態２のサンプルホールド回路６では、図２に示す参照電圧系９内の各参照電圧ＶｒｅｎＮ間の電位差が等間隔に設定されている。また、単位スイッチ１１ｅのそれぞれを構成するトランジスタは異なるβ値を有している。
【００４７】
図４は、この発明の実施の形態２によるサンプルホールド回路６内のベーススイッチ１０と単位スイッチ系１１で構成された抵抗値一定スイッチ２、即ち、サイズ可変スイッチのオン抵抗値の入力電圧依存性を示す説明図である。
【００４８】
実施の形態２では、単位スイッチ系１１を構成する各単位スイッチ１１ｅのＭＯＳトランジスタのβに対して、抵抗値一定スイッチ２であるサイズ可変スイッチのオン抵抗値Ｒの入力電圧依存性が小さくなるように、それぞれ重み付けが行われている。また、上記したように、参照電圧Ｖｒｅｆ１〜ＶｒｅｆＮは電圧値が等間隔に設定されている。
【００４９】
例えば、アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ１とＶｒｅｆ２との間にある場合、ベーススイッチ１０と他とβの異なる単位スイッチ１１ｅの１個がオンして、スイッチのオン抵抗値は曲線▲２▼に従う。
【００５０】
また、アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ２とＶｒｅｆ３との間にある場合、ベーススイッチ１０とβの異なる単位スイッチ１１ｅの２個がオンして、スイッチのオン抵抗値は曲線▲３▼に従う。
【００５１】
同様に、アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ１からＶｒｅｆ７まで変化した場合、スイッチのオン抵抗値の変化は曲線Ｃに従う。
【００５２】
一方、従来例の場合では、ベーススイッチ１０のみで抵抗値一定スイッチが構成されているので、アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ１からＶｒｅｆ７まで変化した場合、スイッチのオン抵抗値の変化は曲線Ｄに従う。
【００５３】
曲線Ｃで示される実施の形態２の場合と、曲線Ｄで示される従来例の場合とを比較すると、従来例を示す曲線Ｄに比ベて、実施の形態２を示す曲線Ｃの入力電圧依存性は小さくなっている。従って、ベーススイッチ１０のみの構成である従来例と比較して、実施の形態２のサンプルホールド回路６内の抵抗値一定スイッチ２（即ち、サイズ可変スイッチ）のオン抵抗値の、アナログ入力信号１の電圧依存性による変化を低減して小さくすることができる。
【００５４】
以上のように、この実施の形態２によれば、実施の形態１のサンプルホールド回路の場合と同様の効果を得ることができ、また、実施の形態１および実施の形態２のサンプルホールド回路の構成を適宜組み合わせて用いれば、サイズ可変スイッチのオン抵抗値の入力電圧依存性による変化をより小さくすることができる。
【００５５】
実施の形態３．
図５は、この発明の実施の形態３によるサンプルホールド回路を示す図であり、図において、５０は実施の形態３のサンプルホールド回路、５４は低歪みアナログスイッチ部、５３はスイッチオフブロックである。
【００５６】
スイッチオフブロック５３は、低歪みアナログスイッチ部５４の動作をオフするものである。実施の形態１および２のスイッチオフブロック１４は論理積回路（ＡＮＤ回路１４ｅ）から構成されている。そして、実施の形態１および２におけるスイッチオフブロック１４を、ＮＡＮＤ回路及びインバータ回路で構成した場合は、６個のＭＯＳトランジスタで構成することができる。
【００５７】
一方、実施の形態３のサンプルホールド回路５０内の低歪みアナログスイッチ部５４では、低歪みアナログスイッチ部５４のサイズをさらに小サイズ化するため、図５に示す様に、スイッチオフブロック５３を構成する各ブロック５３ｅを３個のＭＯＳトランジスタ（選択回路）で構成している。尚、その他の構成要素は、実施の形態１および２の場合と同じなので、同一の参照符号を用いてそれらの説明を省略する。
【００５８】
次に動作について説明する。
スイッチオフブロック５３内の各ブロック５３ｅは、クロック信号ＣＬＫとこのクロック信号ＣＬＫの反転信号であるクロック信号／ＣＬＫに従って、動作する。尚、スイッチオフブロック５３内の各ブロック回路５３ｅへ供給されるクロック制御信号ＣＬＫおよびその反転信号／ＣＬＫは、図８に示したクロック制御信号ＣＬＫおよびその反転信号／ＣＬＫと同一である。また、／ＣＬＫは図中ではバーＣＬＫで示している。
【００５９】
クロック信号ＣＬＫがＨレベルの時、各比較回路１３ｅでの比較結果である出力信号が、各単位スイッチ１１ｅのトランジスタのゲート端子Ｇに与えられ、クロック信号ＣＬＫがＬレベルの時は、接地電圧の電位０Ｖが、各単位スイッチ１１ｅのトランジスタのゲート端子Ｇへ与えられる。その後の動作は、実施の形態１および２の場合と同様である。
【００６０】
以上のように、この実施の形態３によれば、低歪みアナログスイッチ部５４内のスイッチオフブロック５３を構成する各ブロック５３ｅを３個のＭＯＳトランジスタで構成したので、低歪みアナログスイッチ部５４のサイズを減少することができ、サンプルホールド回路のサイズをさらに削減できるという効果がある。
【００６１】
実施の形態４．
図６は、この発明の実施の形態４によるサンプルホールド回路を示す図であり、図において、６０は実施の形態３のサンプルホールド回路、６４は低歪みアナログスイッチ部、６３は比較ブロックである。この比較ブロック６３内の各ブロックである比較回路６３ｅは、実施の形態１〜３におけるスイッチオフブロック１４、５３の機能を、比較ブロック６３内に組み込んだ構成を有してる。
【００６２】
比較ブロック６３を構成する各比較回路６３ｅは、差動アンプで構成されている。図７は、比較回路６３ｅを示す回路図であり、（ａ）は差動アンプを示しており、（ｂ）はチョッパ型比較回路を示している。このチョッパ型比較器については実施の形態５で詳細に説明する。
【００６３】
次に動作について説明する。
実施の形態４のサンプルホールド回路６０では、低歪みアナログスイッチ部６４のサイズを、実施の形態１〜３のサンプルホールド回路よりさらに小サイズ化・低消費電力化するため、スイッチオフブロックの機能を比較ブロック６３内に組み込んでいる。
【００６４】
実施の形態４のサンプルホールド回路６０は、実施の形態１〜３のサンプルホールド回路よりさらにサイズを削減している。比較ブロック６３を構成する各比較ブロック６３ｅは、図７の（ａ）に示されている差動アンプで構成されている。差動アンプの定電流源６３ａ１に直列にトランジスタ６３ａ２を配置している。
【００６５】
比較ブロック６３内の各比較回路６３ｅを構成する差動アンプは、クロック信号ＣＬＫ１２がＬレベルで、低歪みアナログスイッチ部６４がオフしている期間において、比較回路６３ｅである差動アンプ内の定電流源６３ａ１に直列に配置されたトランジスタ６３ａ２のゲート端子Ｇに供給されるクロック信号ＣＬＫ１２はＬレベルなので、定電流源６３ａ１に電流が流れず、この期間における各比較回路６３ｅの消費電力を削減することができる。
【００６６】
以上のように、この実施の形態４によれば、低歪みアナログスイッチ部６４内の比較ブロック６３を構成する各比較回路６３ｅ内に、実施の形態１〜３におけるスイッチオフブロックの機能を組み込んだので、スイッチオフブロック分のレイアウト面積を削減することができ、サンプルホールド回路の小サイズ化を図ることができるという効果がある。また、比較回路６３ｅを差動アンプで構成することで、低歪みアナログスイッチ部６４がオフしている期間における差動アン内の定電流電流をカットし、その分の消費電力を削減することができるという効果がある。
【００６７】
実施の形態５．
図６は、この発明の実施の形態５によるサンプルホールド回路を示す図であり、実施の形態４の場合と同じ構成を有する。実施の形態５のサンプルホールド回路６０において、比較ブロック６３を構成する各比較回路６３ｅは、図７の（ｂ）に示すチョッパ型比較回路で構成されている。尚、その他の構成は実施の形態４と同じなので、同一の参照符号を用いて、ここではそれらの説明を省略する。
【００６８】
次に動作について説明する。
実施の形態５のサンプルホールド回路６０では、低歪みアナログスイッチ部６４のサイズを、実施の形態１〜３のサンプルホールド回路よりさらに小サイズ化・低消費電力化するため、スイッチオフブロックの機能を比較ブロック６３内に組み込んでいる。従って、実施の形態５のサンプルホールド回路６０は、実施の形態１〜３のサンプルホールド回路よりさらにサイズが削減されている。
【００６９】
図９は、実施の形態５のサンプルホールド回路６０内の比較ブロック６３を構成する各比較回路６３ｅ、即ち、チョッパ型比較器の動作を制御する制御クロック信号ＣＬＫ，ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を示す説明図である。
【００７０】
図９に示されるように、低歪みアナログスイッチ部６４がオフしている期間に、オートゼロ動作するインバータ６３ｂ１のオートゼロ期間を短縮するように、つまり、オートゼロ用クロックＣＬＫ１がＨレベルである期間を短くするように、チョッパ型比較器を動作させる。
【００７１】
以上のように、この実施の形態５によれば、低歪みアナログスイッチ部６４内の比較ブロック６３を構成する各比較回路６３ｅ内に、実施の形態１〜３におけるスイッチオフブロックの機能を組み込んだので、スイッチオフブロック分のレイアウト面積を削減することができ、サンプルホールド回路の小サイズ化を図ることができるという効果がある。また、比較回路６３ｅをチョッパ型比較回路で構成することで、低歪みアナログスイッチ部６４がオンしている期間における消費電力を削除でき、さらに低歪みアナログスイッチ部６４がオフしている期間における、チョッパ型比較器内のインバータ６３ｂ１の貫通電流が流れている期間を短くすることで、その分の消費電力を削減することができるという効果がある。
【００７２】
実施の形態６．
この発明の実施の形態１〜５によるサンプルホールド回路のそれぞれでは、単位スイッチ系１１を構成する各単位スイッチ１１ｅは、ｎチャネルＭＯＳトランジスタを使用し、このＭＯＳトランジスタに適合するように、比較回路やスイッチオフブロックを構成していた。
【００７３】
図１０は、この発明の実施の形態６によるサンプルホールド回路内の単位スイッチ系を示すブロック図であり、図において、１００は単位スイッチ系、１００ｅは単位スイッチ系を構成する単位スイッチとしてのｐチャネルＭＯＳトランジスタである。尚、図１０には図示していないが、ベーススイッチも同様にｐチャネルＭＯＳトランジスタで構成する。
【００７４】
また、図１１は、この発明の実施の形態６によるサンプルホールド回路内の単位スイッチ系を示すブロック図であり、図において、１１０は単位スイッチ系、１１０ｅは単位スイッチ系を構成する単位スイッチとしてのＣＭＯＳトランジスタである。尚、図１１には図示していないが、ベーススイッチも同様にＣＭＯＳトランジスタで構成する。
【００７５】
図１０および図１１に示すように、実施の形態６のサンプルホールド回路は、単位スイッチ系１００を構成する各単位スイッチ１００ｅとして、ｐチャネルＭＯＳトランジスタまたはＣＭＯＳトランジスタを使用し、それに適合するように比較回路やスイッチオフブロックを構成している。尚、その他の構成要素、例えば、参照電圧系、比較ブロック、スイッチオフブロック等の構成は、実施の形態１〜５のものと同じなので、同一の参照符号を用いて、それらの説明を省略する。
【００７６】
次に動作について説明する。
ベーススイッチ１０や単位スイッチ系１００，１１０を構成する各トランジスタがｐチャネルＭＯＳトランジスタの場合には、ｐチャネルＭＯＳトランジスタのベース端子にインバータを接続する。ただし、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈの大きさと、その入力電圧依存性を比較し、しきい値電圧Ｖｔｈの絶対値が小さく入力電圧依存性の小さいものを単位スイッチ系の単位スイッチとして使用する方が効果がある。
【００７７】
また、単位スイッチとして図１０に示すｐチャネルトランジスタを使用した場合、ｐチャネルＭＯＳスイッチのオン抵抗値Ｒが小さくなる領域、すなわちオン状態にあるスイッチのゲート端子Ｇに入力するクロック信号（ＣＬＫ）の電位に対して入力信号の電位が近い領域にある入力信号を使用する方が効果がある。
【００７８】
以上のように、この実施の形態６によれば、サンプルホールド回路において、ベーススイッチや単位スイッチ系を構成する単位スイッチをｐチャネルＭＯＳトランジスタ、あるいはＣＭＯＳトランジスタで構成し、実施の形態１〜５の構成と組み合わせた場合であっても実施の形態１〜５の場合と同様の効果を得ることができる。
【００７９】
【発明の効果】
以上のように、この発明によれば、複数の異なる参照電圧ＶｒｅｆＮを設定し、アナログ入力信号の電圧値が、各参照電圧を越える毎にオンされるところの、各参照電圧に対応して設けられた単位スイッチの数を増加させるようにサンプルホールド回路を構成したので、アナログ入力信号の電圧値に応じて、各比較回路からの比較結果を基にして、対応する単位スイッチをオンさせることができ、オン抵抗値に対するアナログ入力信号の電圧の依存性を緩和させることができるという効果がある。
【００８０】
また、この発明によれば、低歪みアナログスイッチ部のスイッチオフブロックを構成する各ブロックをＭＯＳトランジスタ（選択回路）で構成したので、低歪みアナログスイッチ部のサイズを減少し、結果として、サンプルホールド回路のサイズをさらに削減できるという効果がある。
【００８１】
また、この発明によれば、低歪みアナログスイッチ部内の比較ブロックを構成する各比較回路内に、スイッチオフブロックの機能を組み込んだので、スイッチオフブロック分のレイアウト面積を削減することができ、サンプルホールド回路の小サイズ化を図ることができるという効果がある。また、比較回路を差動アンプまたはチョッパ型比較回路を用いて構成することで、低歪みアナログスイッチ部がオフしている期間における差動アンプ内の定電流電流をカットし、あるいは、低歪みアナログスイッチ部がオンしている期間及びオフしている期間におけるチョッパ型比較器内のインバータの貫通電流による消費電力を低減し、その分の消費電力を削減することができるという効果がある。
【００８２】
また、この発明によれば、サンプルホールド回路において、ベーススイッチや単位スイッチ系を構成する単位スイッチをｐチャネルＭＯＳトランジスタ、あるいはＣＭＯＳトランジスタで構成した場合であっても、上記したこの発明の効果と同様の効果を得ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１〜６のサンプルホールド回路を組み込んだＡ／Ｄコンバータを示すブロック図である。
【図２】 この発明の実施の形態１によるサンプルホールド回路を示す回路図である。
【図３】 この発明の実施の形態１における抵抗値一定スイッチ内のベーススイッチと単位スイッチ系で構成されたサイズ可変スイッチのオン抵抗値の入力電圧依存性を示す説明図である。
【図４】 この発明の実施の形態２によるサンプルホールド回路内のベーススイッチと単位スイッチ系で構成された抵抗値一定スイッチ、即ち、サイズ可変スイッチのオン抵抗値の入力電圧依存性を示す説明図である。
【図５】 この発明の実施の形態３によるサンプルホールド回路を示す回路図である。
【図６】 この発明の実施の形態４および５によるサンプルホールド回路を示す回路図である。
【図７】 比較ブロック内の各比較回路を示す回路図であり、（ａ）は差動アンプ、（ｂ）はチョッパ型比較回路を示す回路図である。
【図８】 低歪みアナログスイッチ部へ供給されるクロック信号（ＣＬＫ）を示す説明図である。
【図９】 チョッパ型比較器の動作を制御する制御信号を示す説明図である。
【図１０】 この発明の実施の形態６によるサンプルホールド回路内の単位スイッチを示すブロック図である。
【図１１】 この発明の実施の形態６によるサンプルホールド回路内の単位スイッチを示すブロック図である。
【図１２】 従来のサンプルホールド回路を示す回路図である。
【符号の説明】
１ アナログ入力信号、２ 抵抗値一定スイッチ、３ 入力電圧判定部、４，５４，６４ 低歪みアナログスイッチ部、５ サンプルホールド処理部、６，５０，６０ サンプルホールド回路、９ 参照電圧系、１１，１００，１１０ 単位スイッチ系、１１ｅ 単位スイッチ、１３ 比較ブロック、１３ｅ 比較回路、１４，５３ スイッチオフブロック、１４ｅ アンド回路、５３ｅ ＭＯＳトランジスタ（選択回路）、６３ｅ 比較回路（差動アンプ、チョッパ型比較回路）、１００ｅ ｐチャネルＭＯＳトランジスタ、１１０ｅ ＣＭＯＳトランジスタ、ＶｒｅｆＮ 参照電圧。
【発明の属する技術分野】
この発明は、アナログ入力信号が入力されるスイッチのオン抵抗Ｒを変化させることで、出力信号の歪みを低減可能な低歪みスイッチを用いたサンプルホールド回路に関するものである。
【０００２】
【従来の技術】
図１２は、従来のサンプルホールド回路を示す回路図であり、図において、１２１はＭＯＳスイッチ、１２２はサンプルホールド処理部である。このように、従来のサンプルホールド回路は、アナログ入力をサンプリングするＭＯＳスイッチ１２１とそれ以外のサンプルホールド処理部１２２から構成される。
【０００３】
次に動作について説明する。
従来のサンプルホールド回路において、アナログ入力をサンプリングする際に、ＭＯＳスイッチ１２１のオン抵抗値Ｒは、ＭＯＳスイッチ１２１のゲート端子Ｇとソース端子Ｓとの間の電位差ＶGSから、スイッチのしきい値電圧Ｖthを引いた値の逆数に比例しており、例えば、以下の式（１）で表される。
【０００４】
Ｒ＝ １／｛β（ＶGS−Ｖth）｝ （１）
ここで、β＝ μ0 Ｗ／Ｌ、μ0 ：ゲイン係数、Ｗ：チャネル幅、Ｌ：チャネル長である。
【０００５】
従って、入力信号であるアナログ入力信号を、ＭＯＳスイッチ１２１を介してサンプリングするとき、入力信号の入力電位に依存してＭＯＳスイッチ１２１のオン抵抗値Ｒが変化する。従って、ホールドされるＭＯＳスイッチ１２１の出力信号に歪みが生じ、Ａ／Ｄコンバータの性能指標であるＳ／Ｎ比が劣化してしまうという課題があった。
【０００６】
ＭＯＳスイッチ１２１の出力波形の歪みを改善する方策として、従来では、以下に示す対策が行われていた。第一の方法は、ＭＯＳスイッチ１２１のゲート端子Ｇに入力されるクロックＣＬＫの電圧振幅Ｖｄｄを大きく設定する方法である。これにより、ＭＯＳスイッチ１２１のオン抵抗値Ｒの入力電圧依存性は、クロックＣＬＫの電圧振幅Ｖｄｄの２乗値、即ちＶｄｄ2 の逆数に比例する。従って、出力波形の歪みは小さくなる。
【０００７】
第二の方法は、ＭＯＳスイッチ１２１のゲート端子Ｇとソース端子Ｓの電位差ＶＧＳが一定になるように、ＭＯＳスイッチ１２１のゲート端子Ｇに供給するクロック信号ＣＬＫに、入力信号を重畳させる回路を用いる方法である。
【０００８】
第三の方法は、ＭＯＳスイッチ１２１のサイズを大きくする方法であり、上記した式（１）において、βが大きくなることに対応する。スイッチのオン抵抗値Ｒの入力電圧依存性はβに反比例するので出力波形の歪みは小さくなる。第四の方法はスイッチのしきい値電圧Ｖthを小さくする方法である。
【０００９】
従来では、上記の第１〜第４の方法を単独、又は組み合わせることにより、サンプルホールド回路内のＭＯＳスイッチの出力波形の歪みが低減されていた。
【００１０】
【発明が解決しようとする課題】
従来のサンプルホールド回路は以上のように構成されているので、ＭＯＳトランジスタの微細化に伴い、ゲートの耐電圧特性の点から、０．５μｍプロセスでは電源電圧が５Ｖ、０．３５μｍプロセスでは電源電圧が３Ｖ程度であったが、０．２μｍプロセス以下では、電源電圧がさらに２Ｖ以下へと低下し、即ち、電源電圧が低電源電圧化する傾向がある。
【００１１】
このとき、サンプルホールド回路内のＭＯＳスイッチのオン抵抗による出力信号の歪みの影響はさらに増加し、ＡＤコンバータで許容される歪みの入力電圧範囲が大幅に減少するといった課題があった。上記した様な低電源電圧化の状況では、ゲートの耐電圧特性では、上記した従来技術における第１の方法および第２の方法による歪み改善方策を実行することが不可能となる。さらに、第３および第４の方法においても、低電源電圧を用いて、サンプルホールド回路内のスイッチを動作させた場合、サンプルホールド回路内におけるＭＯＳスイッチの出力波形の歪みの影響は無視できなくなるといった課題があった。
【００１２】
この発明は上記のような課題を解決するためになされたもので、電源電圧を低減化した場合においても、出力信号の歪みを十分に低減可能なスイッチを用いたサンプルホールド回路を得ることを目的とする。
【００１３】
【課題を解決するための手段】
この発明に係るサンプルホールド回路は、アナログ入力信号と所定の電位値を持つ参照信号とを比較する入力電圧判定部と、前記アナログ入力信号を入力するスイッチのオン抵抗値が、前記入力電圧判定部の判定結果に応じて、前記アナログ入力信号の電位に依存しない一定の値を持つように処理する抵抗値一定スイッチとを有する低歪みアナログスイッチ部と、前記低歪みアナログスイッチ部から出力された前記アナログ入力信号をサンプリングするサンプルホールド処理部とを備えたことを特徴とするものである。
【００１４】
この発明に係るサンプルホールド回路では、入力電圧判定部は、それぞれが所定の電圧値を持つ複数の参照電圧を供給する参照電圧系と、前記複数の参照電圧に対応して設けられ、アナログ入力信号と前記複数の参照電圧の各々とを比較する複数の比較回路から構成される比較ブロックと、前記複数の比較回路に対応して設けられた複数のブロックからなるスイッチオフブロックとを有する。また、抵抗値一定スイッチは、１個のベーススイッチと前記複数の比較回路に対応して設けられた複数の単位スイッチとを有する単位スイッチ系とから構成され、前記複数の参照電圧の各々には重み付けがなされており、前記抵抗値一定スイッチがオン状態である場合、前記アナログ入力信号の入力電圧と前記複数の参照電圧のそれぞれとを、前記複数の比較回路で比較し、前記アナログ入力信号の入力電位に応じて、前記ベーススイッチのオン抵抗と前記複数の単位スイッチとのオン抵抗の合成オン抵抗が一定になるように、前記複数の比較回路から出力される比較結果と低歪みアナログスイッチ部に供給されるクロック信号との間の論理積で得られる出力信号を、前記複数の単位スイッチの各々のゲート端子に入力して、前記複数の単位スイッチを選択的にオンさせることを特徴とするものである。
【００１５】
この発明に係るサンプルホールド回路では、入力電圧判定部は、それぞれが所定の電圧値を持つ複数の参照電圧を供給する参照電圧系と、前記複数の参照電圧に対応して設けられ、アナログ入力信号と前記複数の参照電圧の各々とを比較する複数の比較回路から構成される比較ブロックと、前記複数の比較回路に対応して設けられた複数のブロックからなるスイッチオフブロックとを有する。また、抵抗値一定スイッチは、１個のベーススイッチと前記複数の比較回路に対応して設けられた複数の単位スイッチとを有する単位スイッチ系とから構成され、前記単位スイッチの各々は重み付けがなされており、前記抵抗値一定スイッチがオン状態である場合、前記アナログ入力信号の入力電位と前記複数の参照電圧とを、前記複数の比較回路で比較し、前記アナログ入力信号の入力電圧に応じて、前記ベーススイッチのオン抵抗と前記複数の単位スイッチとのオン抵抗の合成オン抵抗が一定になるように、前記複数の比較回路から出力される比較結果と低歪みアナログスイッチ部に供給されるクロック信号との間の論理積で得られる出力信号を、前記複数の単位スイッチの各々のゲート端子に入力して、前記複数の単位スイッチを選択的にオンさせることを特徴とするものである。
【００１６】
この発明に係るサンプルホールド回路では、スイッチオフブロックを構成する各ブロックはＭＯＳトランジスタからなる選択回路で構成され、抵抗値一定スイッチを構成する複数の単位スイッチのオンオフを、前記選択回路からの出力信号に基づいて行うことを特徴とするものである。
【００１７】
この発明に係るサンプルホールド回路では、入力電圧判定部内の比較ブロックとスイッチオフブロックとは、差動アンプ又はチョッパ型比較回路を用いた複数の比較回路から構成され、抵抗値一定スイッチを構成する複数の単位スイッチのオンオフは、前記複数の比較回路の各々から出力される信号に基づいて実行されることを特徴とするものである。
【００１８】
この発明に係るサンプルホールド回路では、単位スイッチ系を構成する単位スイッチの各々は、ｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタ、およびＣＭＯＳトランジスタのいずれかで構成されていることを特徴とするものである。
【００１９】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明回路の実施の形態１によるサンプルホールド回路を含むアナログ／デジタル（Ａ／Ｄ）コンバータを示すブロック図であり、図において、６はサンプルホールド回路、４は低歪みアナログスイッチ部、５はサンプルホールド処理部である。低歪みアナログスイッチ部４は、入力電圧判定部３，および抵抗値一定スイッチ２から構成されている。サンプルホールド処理部５は、低歪みアナログスイッチ４内の抵抗値一定スイッチ２からの出力を受けて、サンプルホールド処理を行う。
【００２０】
サンプルホールド回路６は、低歪みアナログスイッチ部４およびサンプルホールド処理部５から構成されている。Ａ／Ｄコンバータ７は、サンプルホールド回路６を備えている。
【００２１】
図２は、図１に示したＡ／Ｄコンバータ７を構成するサンプルホールド回路６の詳細な構成を示す回路図である。図２に示すように、図１に示したサンプルホールド回路６内の入力電圧判定部３は、ラダー抵抗等で構成された参照電圧系９、比較ブロック部１３、スイッチオフブロック１４から構成される。参照電圧系９は、所定値数の複数の参照電圧ＶｒｅｆＮ（Ｎは正の整数）を比較ブロック１３へ供給する。参照電圧ＶｒｅｆＮの数は、使用プロセスに依存する。参照電圧ＶｒｅｆＮの数を決定する際には、許容されるスイッチの歪みにより、スイッチに対してどの程度のオン抵抗の変化が許容されるかで決定される。この許容値を満足させるように、スイッチのサイズや参照電圧ＶｒｅｆＮの数（即ち、比較回路１３ｅの数、単位スイッチ１１ｅの数）が決定される。
【００２２】
比較ブロック１３を構成する比較回路１３ｅのそれぞれは、各参照電圧ＶｒｅｆＮに対応して設けられている。スイッチオフブロック１４は、比較回路１３ｅの各々に対応して設けられ、比較結果とクロック信号ＣＬＫとのＡＮＤ演算を実行して、演算結果を抵抗値一定スイッチ２へ出力する。
【００２３】
抵抗値一定スイッチ２は、１個のｎチャネルベーススイッチ１０と、多数個のｎチャネル単位スイッチ１１ｅで構成される単位スイッチ系１１で構成される。サンプルホールド処理部５は、ホールドキャパシタ５１とバッファ回路５２で構成されている。
【００２４】
次に動作について説明する。
先ず、外部からＡ／Ｄコンバータ７へ入力されたアナログ入力信号１は、低歪みアナログスイッチ部４内の入力電圧判定部３において、所定の基準信号の参照電位レベルＶｒｅｆＮとが比較され、比較結果をＡＮＤ回路１４ｅへ出力する。
【００２５】
即ち、ラダー抵抗等で構成された参照電圧系９から供給される各参照電位レベルＶｒｅｆＮ（Ｎは、正の整数）を基にして、アナログ入力信号１の入力電位レベルは、参照電位レベルＶｒｅｆＮのそれぞれに対応して設けられた比較回路１３ｅにより構成された比較ブロック１３内で比較される。
【００２６】
比較ブロック１３での比較結果は、複数のＡＮＤ回路から構成されるＡＮＤ回路１４ｅにより、クロック信号ＣＬＫ１２との間でＡＮＤ演算を実行され、演算結果は、抵抗値一定スイッチ２へ出力される。
【００２７】
比較ブロック１３で得られた比較結果は、抵抗値一定スイッチ２を構成する単位スイッチ系１１の各単位スイッチ１１ｅのゲート端子Ｇへ入力されるため、アナログ入力信号１の入力電位レベルに応じて、単位スイッチ系１１の各単位スイッチ１１ｅがオン状態となる個数は異なる。
【００２８】
抵抗値一定スイッチ２をオフ状態にする場合、即ち、ベーススイッチ１０と他の全ての単位スイッチ１１ｅとをオフするためには、比較ブロック１３内の比較回路１３ｅのそれぞれの出力と、クロック信号（ＣＬＫ）１２との間のＡＮＤ演算（論理積）を実行する。
【００２９】
抵抗値一定スイッチ２は、スイッチオフブロック１４内のＡＮＤ回路１４ｅのそれぞれから供給される演算結果に応じて、各単位スイッチ１１ｅのオン抵抗値Ｒが、アナログ入力信号１の電位に依存しない一定の値をとるように処理し、アナログ入力信号１の処理結果をサンプルホールド処理部５へ出力する。
【００３０】
上記した抵抗値一定スイッチ２での処理により、サンプルホールド処理部５がアナログ入力信号１をサンプルホールド処理するときの出力信号の歪みが低減される。
【００３１】
図８は、低歪みアナログスイッチ部４へ供給され使用されるクロック信号（ＣＬＫ）１２を示す説明図である。クロック信号（ＣＬＫ）１２がハイレベル（以下、Ｈレベルと略称する）の時は、低歪みアナログスイッチ部４はオンする。一方、クロック信号（ＣＬＫ）１２がロウレベル（以下、Ｌレベルと略称する）の時は、低歪みアナログスイッチ部４はオフする。
【００３２】
クロック信号（ＣＬＫ）１２がＬレベルであり、即ち、低歪みアナログスイッチ部４がオフしている時、抵抗値一定スイッチ２内のベーススイッチ１０および各単位スイッチ１１ｅの全てはオフしている。
【００３３】
図３は、抵抗値一定スイッチ２内のベーススイッチ１０と各単位スイッチ１１ｅで構成されたサイズ可変スイッチのオン抵抗値Ｒの入力電圧依存性を示す説明図である。
以下では、クロック信号（ＣＬＫ）１２がＨレベルで、即ち、低歪みアナログスイッチ部４がオンしている時の動作について、図３を参照しながら説明する。
【００３４】
ここで、ベーススイッチ１０および各単位スイッチ１１ｅを構成する各ＭＯＳトランジスタのゲート端子Ｇへ供給されるクロック信号ＣＬＫがＨレベルの時の電圧はＶｄｄである。各ベーススイッチ１０および各単位スイッチ１１ｅを構成するＭＯＳトランジスタのしきい値は電圧Ｖth、βを決めるμ，ε，ｔｏｘ，Ｗ，Ｌ等の値はすベて同一であるとする。尚、これらの特性値および変数値β，μ，ε，ｔｏｘ，Ｗ，Ｌ等は、ＭＯＳトランジスタのＩ−Ｖ特性を示す式で使用されるものと同じものであり、一般的であるのでここでは詳細な説明を省略する。
【００３５】
ベーススイッチ１０に加えて単位スイッチ系１１を構成する単位スイッチ１１ｅが、１個毎に増加してオンしたと仮定した場合における合成オン抵抗値の入力電圧依存性が、図３の曲線▲１▼〜▲６▼に示されている。
【００３６】
各ＭＯＳスイッチ１０，１１ｅの合成オン抵抗値Ｒを一定にするため、アナログ入力信号１の入力電圧と参照電圧系９の各参照電圧ＶｒｅｆＮとの比較において、以下のように各参照電圧間隔毎に重み付けを行う。
【００３７】
例えば、アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ１とＶｒｅｆ３との間にある場合では、ベーススイッチ１０と単位スイッチ系１１内の１個のみの単位スイッチ１１ｅがオンして、スイッチのオン抵抗値は図３に示す曲線▲２▼に従う。
【００３８】
また、アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ２とＶｒｅｆ３との間にある場合では、ベーススイッチ１０と単位スイッチ系１１内の２個の単位スイッチ１１ｅがオンして、スイッチのオン抵抗値は図３に示す曲線▲３▼に従う。
【００３９】
同様にして、アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ１からＶｒｅｆ５まで変化した場合では、スイッチのオン抵抗値の変化は曲線Ａに従う。
【００４０】
一方、従来のＡ／Ｄコンバータはベーススイッチ１個のみで構成されており、アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ１からＶｒｅｆ５まで変化した場合、スイッチのオン抵抗値の変化は曲線Ｂに従う。
【００４１】
図３で明らかなように、本発明の場合を示す曲線Ａでは入力電圧依存性が小さくなっており、従来例を示す曲線Ｂと比較して、抵抗値一定スイッチ２を構成するサイズ可変スイッチのオン抵抗値の入力電圧依存性による変化を小さくできることが分かる。
【００４２】
尚、図２では、サンプルホールド処理部５の構成は、ホールドキャパシタ５１とバッファ回路５２で構成された場合を示したが、例えば、アナログ入力信号１に対して、直列にホールドキャパシタを組み込み（キャパシタ直列接続）サンプリングするような構成を持つサンプルホールド処理部を用いてもよい。
【００４３】
以上のように、この実施の形態１によれば、複数の異なる参照電圧ＶｒｅｆＮを設定し、アナログ入力信号１の電圧値が、各参照電圧を越える毎にオンされるところの、各参照電圧対応して設けられた単位スイッチ１１ｅの数を増加させて構成したので、アナログ入力信号１の電圧値に応じて、各比較回路１３ｅからの比較結果を基にして、対応する単位スイッチ１１ｅをオンさせるので、オン抵抗値に対するアナログ入力信号１の電圧の依存性を緩和させることができるという効果がある。
【００４４】
実施の形態２．
実施の形態２におけるＡ／Ｄコンバータの構成は、図１および図２に示した実施の形態１のものと同じなので、同一の参照符号を用いて説明する。
【００４５】
次に動作について説明する。
実施の形態１のサンプルホールド回路における参照電圧系９を構成する参照電圧ＶｒｅｆＮの電圧レベルは、重み付けが為されており、各参照電圧ＶｒｅｆＮ間の電位差は同じではなかった。
【００４６】
一方、実施の形態２のサンプルホールド回路６では、図２に示す参照電圧系９内の各参照電圧ＶｒｅｎＮ間の電位差が等間隔に設定されている。また、単位スイッチ１１ｅのそれぞれを構成するトランジスタは異なるβ値を有している。
【００４７】
図４は、この発明の実施の形態２によるサンプルホールド回路６内のベーススイッチ１０と単位スイッチ系１１で構成された抵抗値一定スイッチ２、即ち、サイズ可変スイッチのオン抵抗値の入力電圧依存性を示す説明図である。
【００４８】
実施の形態２では、単位スイッチ系１１を構成する各単位スイッチ１１ｅのＭＯＳトランジスタのβに対して、抵抗値一定スイッチ２であるサイズ可変スイッチのオン抵抗値Ｒの入力電圧依存性が小さくなるように、それぞれ重み付けが行われている。また、上記したように、参照電圧Ｖｒｅｆ１〜ＶｒｅｆＮは電圧値が等間隔に設定されている。
【００４９】
例えば、アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ１とＶｒｅｆ２との間にある場合、ベーススイッチ１０と他とβの異なる単位スイッチ１１ｅの１個がオンして、スイッチのオン抵抗値は曲線▲２▼に従う。
【００５０】
また、アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ２とＶｒｅｆ３との間にある場合、ベーススイッチ１０とβの異なる単位スイッチ１１ｅの２個がオンして、スイッチのオン抵抗値は曲線▲３▼に従う。
【００５１】
同様に、アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ１からＶｒｅｆ７まで変化した場合、スイッチのオン抵抗値の変化は曲線Ｃに従う。
【００５２】
一方、従来例の場合では、ベーススイッチ１０のみで抵抗値一定スイッチが構成されているので、アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ１からＶｒｅｆ７まで変化した場合、スイッチのオン抵抗値の変化は曲線Ｄに従う。
【００５３】
曲線Ｃで示される実施の形態２の場合と、曲線Ｄで示される従来例の場合とを比較すると、従来例を示す曲線Ｄに比ベて、実施の形態２を示す曲線Ｃの入力電圧依存性は小さくなっている。従って、ベーススイッチ１０のみの構成である従来例と比較して、実施の形態２のサンプルホールド回路６内の抵抗値一定スイッチ２（即ち、サイズ可変スイッチ）のオン抵抗値の、アナログ入力信号１の電圧依存性による変化を低減して小さくすることができる。
【００５４】
以上のように、この実施の形態２によれば、実施の形態１のサンプルホールド回路の場合と同様の効果を得ることができ、また、実施の形態１および実施の形態２のサンプルホールド回路の構成を適宜組み合わせて用いれば、サイズ可変スイッチのオン抵抗値の入力電圧依存性による変化をより小さくすることができる。
【００５５】
実施の形態３．
図５は、この発明の実施の形態３によるサンプルホールド回路を示す図であり、図において、５０は実施の形態３のサンプルホールド回路、５４は低歪みアナログスイッチ部、５３はスイッチオフブロックである。
【００５６】
スイッチオフブロック５３は、低歪みアナログスイッチ部５４の動作をオフするものである。実施の形態１および２のスイッチオフブロック１４は論理積回路（ＡＮＤ回路１４ｅ）から構成されている。そして、実施の形態１および２におけるスイッチオフブロック１４を、ＮＡＮＤ回路及びインバータ回路で構成した場合は、６個のＭＯＳトランジスタで構成することができる。
【００５７】
一方、実施の形態３のサンプルホールド回路５０内の低歪みアナログスイッチ部５４では、低歪みアナログスイッチ部５４のサイズをさらに小サイズ化するため、図５に示す様に、スイッチオフブロック５３を構成する各ブロック５３ｅを３個のＭＯＳトランジスタ（選択回路）で構成している。尚、その他の構成要素は、実施の形態１および２の場合と同じなので、同一の参照符号を用いてそれらの説明を省略する。
【００５８】
次に動作について説明する。
スイッチオフブロック５３内の各ブロック５３ｅは、クロック信号ＣＬＫとこのクロック信号ＣＬＫの反転信号であるクロック信号／ＣＬＫに従って、動作する。尚、スイッチオフブロック５３内の各ブロック回路５３ｅへ供給されるクロック制御信号ＣＬＫおよびその反転信号／ＣＬＫは、図８に示したクロック制御信号ＣＬＫおよびその反転信号／ＣＬＫと同一である。また、／ＣＬＫは図中ではバーＣＬＫで示している。
【００５９】
クロック信号ＣＬＫがＨレベルの時、各比較回路１３ｅでの比較結果である出力信号が、各単位スイッチ１１ｅのトランジスタのゲート端子Ｇに与えられ、クロック信号ＣＬＫがＬレベルの時は、接地電圧の電位０Ｖが、各単位スイッチ１１ｅのトランジスタのゲート端子Ｇへ与えられる。その後の動作は、実施の形態１および２の場合と同様である。
【００６０】
以上のように、この実施の形態３によれば、低歪みアナログスイッチ部５４内のスイッチオフブロック５３を構成する各ブロック５３ｅを３個のＭＯＳトランジスタで構成したので、低歪みアナログスイッチ部５４のサイズを減少することができ、サンプルホールド回路のサイズをさらに削減できるという効果がある。
【００６１】
実施の形態４．
図６は、この発明の実施の形態４によるサンプルホールド回路を示す図であり、図において、６０は実施の形態３のサンプルホールド回路、６４は低歪みアナログスイッチ部、６３は比較ブロックである。この比較ブロック６３内の各ブロックである比較回路６３ｅは、実施の形態１〜３におけるスイッチオフブロック１４、５３の機能を、比較ブロック６３内に組み込んだ構成を有してる。
【００６２】
比較ブロック６３を構成する各比較回路６３ｅは、差動アンプで構成されている。図７は、比較回路６３ｅを示す回路図であり、（ａ）は差動アンプを示しており、（ｂ）はチョッパ型比較回路を示している。このチョッパ型比較器については実施の形態５で詳細に説明する。
【００６３】
次に動作について説明する。
実施の形態４のサンプルホールド回路６０では、低歪みアナログスイッチ部６４のサイズを、実施の形態１〜３のサンプルホールド回路よりさらに小サイズ化・低消費電力化するため、スイッチオフブロックの機能を比較ブロック６３内に組み込んでいる。
【００６４】
実施の形態４のサンプルホールド回路６０は、実施の形態１〜３のサンプルホールド回路よりさらにサイズを削減している。比較ブロック６３を構成する各比較ブロック６３ｅは、図７の（ａ）に示されている差動アンプで構成されている。差動アンプの定電流源６３ａ１に直列にトランジスタ６３ａ２を配置している。
【００６５】
比較ブロック６３内の各比較回路６３ｅを構成する差動アンプは、クロック信号ＣＬＫ１２がＬレベルで、低歪みアナログスイッチ部６４がオフしている期間において、比較回路６３ｅである差動アンプ内の定電流源６３ａ１に直列に配置されたトランジスタ６３ａ２のゲート端子Ｇに供給されるクロック信号ＣＬＫ１２はＬレベルなので、定電流源６３ａ１に電流が流れず、この期間における各比較回路６３ｅの消費電力を削減することができる。
【００６６】
以上のように、この実施の形態４によれば、低歪みアナログスイッチ部６４内の比較ブロック６３を構成する各比較回路６３ｅ内に、実施の形態１〜３におけるスイッチオフブロックの機能を組み込んだので、スイッチオフブロック分のレイアウト面積を削減することができ、サンプルホールド回路の小サイズ化を図ることができるという効果がある。また、比較回路６３ｅを差動アンプで構成することで、低歪みアナログスイッチ部６４がオフしている期間における差動アン内の定電流電流をカットし、その分の消費電力を削減することができるという効果がある。
【００６７】
実施の形態５．
図６は、この発明の実施の形態５によるサンプルホールド回路を示す図であり、実施の形態４の場合と同じ構成を有する。実施の形態５のサンプルホールド回路６０において、比較ブロック６３を構成する各比較回路６３ｅは、図７の（ｂ）に示すチョッパ型比較回路で構成されている。尚、その他の構成は実施の形態４と同じなので、同一の参照符号を用いて、ここではそれらの説明を省略する。
【００６８】
次に動作について説明する。
実施の形態５のサンプルホールド回路６０では、低歪みアナログスイッチ部６４のサイズを、実施の形態１〜３のサンプルホールド回路よりさらに小サイズ化・低消費電力化するため、スイッチオフブロックの機能を比較ブロック６３内に組み込んでいる。従って、実施の形態５のサンプルホールド回路６０は、実施の形態１〜３のサンプルホールド回路よりさらにサイズが削減されている。
【００６９】
図９は、実施の形態５のサンプルホールド回路６０内の比較ブロック６３を構成する各比較回路６３ｅ、即ち、チョッパ型比較器の動作を制御する制御クロック信号ＣＬＫ，ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を示す説明図である。
【００７０】
図９に示されるように、低歪みアナログスイッチ部６４がオフしている期間に、オートゼロ動作するインバータ６３ｂ１のオートゼロ期間を短縮するように、つまり、オートゼロ用クロックＣＬＫ１がＨレベルである期間を短くするように、チョッパ型比較器を動作させる。
【００７１】
以上のように、この実施の形態５によれば、低歪みアナログスイッチ部６４内の比較ブロック６３を構成する各比較回路６３ｅ内に、実施の形態１〜３におけるスイッチオフブロックの機能を組み込んだので、スイッチオフブロック分のレイアウト面積を削減することができ、サンプルホールド回路の小サイズ化を図ることができるという効果がある。また、比較回路６３ｅをチョッパ型比較回路で構成することで、低歪みアナログスイッチ部６４がオンしている期間における消費電力を削除でき、さらに低歪みアナログスイッチ部６４がオフしている期間における、チョッパ型比較器内のインバータ６３ｂ１の貫通電流が流れている期間を短くすることで、その分の消費電力を削減することができるという効果がある。
【００７２】
実施の形態６．
この発明の実施の形態１〜５によるサンプルホールド回路のそれぞれでは、単位スイッチ系１１を構成する各単位スイッチ１１ｅは、ｎチャネルＭＯＳトランジスタを使用し、このＭＯＳトランジスタに適合するように、比較回路やスイッチオフブロックを構成していた。
【００７３】
図１０は、この発明の実施の形態６によるサンプルホールド回路内の単位スイッチ系を示すブロック図であり、図において、１００は単位スイッチ系、１００ｅは単位スイッチ系を構成する単位スイッチとしてのｐチャネルＭＯＳトランジスタである。尚、図１０には図示していないが、ベーススイッチも同様にｐチャネルＭＯＳトランジスタで構成する。
【００７４】
また、図１１は、この発明の実施の形態６によるサンプルホールド回路内の単位スイッチ系を示すブロック図であり、図において、１１０は単位スイッチ系、１１０ｅは単位スイッチ系を構成する単位スイッチとしてのＣＭＯＳトランジスタである。尚、図１１には図示していないが、ベーススイッチも同様にＣＭＯＳトランジスタで構成する。
【００７５】
図１０および図１１に示すように、実施の形態６のサンプルホールド回路は、単位スイッチ系１００を構成する各単位スイッチ１００ｅとして、ｐチャネルＭＯＳトランジスタまたはＣＭＯＳトランジスタを使用し、それに適合するように比較回路やスイッチオフブロックを構成している。尚、その他の構成要素、例えば、参照電圧系、比較ブロック、スイッチオフブロック等の構成は、実施の形態１〜５のものと同じなので、同一の参照符号を用いて、それらの説明を省略する。
【００７６】
次に動作について説明する。
ベーススイッチ１０や単位スイッチ系１００，１１０を構成する各トランジスタがｐチャネルＭＯＳトランジスタの場合には、ｐチャネルＭＯＳトランジスタのベース端子にインバータを接続する。ただし、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈの大きさと、その入力電圧依存性を比較し、しきい値電圧Ｖｔｈの絶対値が小さく入力電圧依存性の小さいものを単位スイッチ系の単位スイッチとして使用する方が効果がある。
【００７７】
また、単位スイッチとして図１０に示すｐチャネルトランジスタを使用した場合、ｐチャネルＭＯＳスイッチのオン抵抗値Ｒが小さくなる領域、すなわちオン状態にあるスイッチのゲート端子Ｇに入力するクロック信号（ＣＬＫ）の電位に対して入力信号の電位が近い領域にある入力信号を使用する方が効果がある。
【００７８】
以上のように、この実施の形態６によれば、サンプルホールド回路において、ベーススイッチや単位スイッチ系を構成する単位スイッチをｐチャネルＭＯＳトランジスタ、あるいはＣＭＯＳトランジスタで構成し、実施の形態１〜５の構成と組み合わせた場合であっても実施の形態１〜５の場合と同様の効果を得ることができる。
【００７９】
【発明の効果】
以上のように、この発明によれば、複数の異なる参照電圧ＶｒｅｆＮを設定し、アナログ入力信号の電圧値が、各参照電圧を越える毎にオンされるところの、各参照電圧に対応して設けられた単位スイッチの数を増加させるようにサンプルホールド回路を構成したので、アナログ入力信号の電圧値に応じて、各比較回路からの比較結果を基にして、対応する単位スイッチをオンさせることができ、オン抵抗値に対するアナログ入力信号の電圧の依存性を緩和させることができるという効果がある。
【００８０】
また、この発明によれば、低歪みアナログスイッチ部のスイッチオフブロックを構成する各ブロックをＭＯＳトランジスタ（選択回路）で構成したので、低歪みアナログスイッチ部のサイズを減少し、結果として、サンプルホールド回路のサイズをさらに削減できるという効果がある。
【００８１】
また、この発明によれば、低歪みアナログスイッチ部内の比較ブロックを構成する各比較回路内に、スイッチオフブロックの機能を組み込んだので、スイッチオフブロック分のレイアウト面積を削減することができ、サンプルホールド回路の小サイズ化を図ることができるという効果がある。また、比較回路を差動アンプまたはチョッパ型比較回路を用いて構成することで、低歪みアナログスイッチ部がオフしている期間における差動アンプ内の定電流電流をカットし、あるいは、低歪みアナログスイッチ部がオンしている期間及びオフしている期間におけるチョッパ型比較器内のインバータの貫通電流による消費電力を低減し、その分の消費電力を削減することができるという効果がある。
【００８２】
また、この発明によれば、サンプルホールド回路において、ベーススイッチや単位スイッチ系を構成する単位スイッチをｐチャネルＭＯＳトランジスタ、あるいはＣＭＯＳトランジスタで構成した場合であっても、上記したこの発明の効果と同様の効果を得ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１〜６のサンプルホールド回路を組み込んだＡ／Ｄコンバータを示すブロック図である。
【図２】 この発明の実施の形態１によるサンプルホールド回路を示す回路図である。
【図３】 この発明の実施の形態１における抵抗値一定スイッチ内のベーススイッチと単位スイッチ系で構成されたサイズ可変スイッチのオン抵抗値の入力電圧依存性を示す説明図である。
【図４】 この発明の実施の形態２によるサンプルホールド回路内のベーススイッチと単位スイッチ系で構成された抵抗値一定スイッチ、即ち、サイズ可変スイッチのオン抵抗値の入力電圧依存性を示す説明図である。
【図５】 この発明の実施の形態３によるサンプルホールド回路を示す回路図である。
【図６】 この発明の実施の形態４および５によるサンプルホールド回路を示す回路図である。
【図７】 比較ブロック内の各比較回路を示す回路図であり、（ａ）は差動アンプ、（ｂ）はチョッパ型比較回路を示す回路図である。
【図８】 低歪みアナログスイッチ部へ供給されるクロック信号（ＣＬＫ）を示す説明図である。
【図９】 チョッパ型比較器の動作を制御する制御信号を示す説明図である。
【図１０】 この発明の実施の形態６によるサンプルホールド回路内の単位スイッチを示すブロック図である。
【図１１】 この発明の実施の形態６によるサンプルホールド回路内の単位スイッチを示すブロック図である。
【図１２】 従来のサンプルホールド回路を示す回路図である。
【符号の説明】
１ アナログ入力信号、２ 抵抗値一定スイッチ、３ 入力電圧判定部、４，５４，６４ 低歪みアナログスイッチ部、５ サンプルホールド処理部、６，５０，６０ サンプルホールド回路、９ 参照電圧系、１１，１００，１１０ 単位スイッチ系、１１ｅ 単位スイッチ、１３ 比較ブロック、１３ｅ 比較回路、１４，５３ スイッチオフブロック、１４ｅ アンド回路、５３ｅ ＭＯＳトランジスタ（選択回路）、６３ｅ 比較回路（差動アンプ、チョッパ型比較回路）、１００ｅ ｐチャネルＭＯＳトランジスタ、１１０ｅ ＣＭＯＳトランジスタ、ＶｒｅｆＮ 参照電圧。
Claims (6)
- アナログ入力信号と所定の電位値を持つ参照信号とを比較する入力電圧判定部と、前記アナログ入力信号を入力するスイッチのオン抵抗値が、前記入力電圧判定部の判定結果に応じて前記アナログ入力信号の電位に依存しない一定の値を持つように処理する抵抗値一定スイッチとを有する低歪みアナログスイッチ部と、
前記低歪みアナログスイッチ部から出力された前記アナログ入力信号をサンプリングするサンプルホールド処理部とを備えたことを特徴とするサンプルホールド回路。 - 入力電圧判定部は、それぞれが所定の電圧値を持つ複数の参照電圧を供給する参照電圧系と、前記複数の参照電圧に対応して設けられ、アナログ入力信号と前記複数の参照電圧の各々とを比較する複数の比較回路から構成される比較ブロックと、前記複数の比較回路に対応して設けられた複数のブロックからなるスイッチオフブロックとを有し、
抵抗値一定スイッチは、１個のベーススイッチと前記複数の比較回路に対応して設けられた複数の単位スイッチとを有する単位スイッチ系とから構成され、
前記複数の参照電圧の各々には重み付けがなされており、
前記抵抗値一定スイッチがオン状態である場合、前記アナログ入力信号の入力電圧と前記複数の参照電圧のそれぞれとを、前記複数の比較回路で比較し、
前記アナログ入力信号の入力電位に応じて、前記ベーススイッチのオン抵抗と前記複数の単位スイッチとのオン抵抗の合成オン抵抗が一定になるように、前記複数の比較回路から出力される比較結果と低歪みアナログスイッチ部に供給されるクロック信号との間の論理積で得られる出力信号を、前記複数の単位スイッチの各々のゲート端子に入力して、前記複数の単位スイッチを選択的にオンさせることを特徴とする請求項１記載のサンプルホールド回路。 - 入力電圧判定部は、それぞれが所定の電圧値を持つ複数の参照電圧を供給する参照電圧系と、前記複数の参照電圧に対応して設けられ、前記アナログ入力信号と前記複数の参照電圧の各々とを比較する複数の比較回路から構成される比較ブロックと、前記複数の比較回路に対応して設けられた複数のブロックからなるスイッチオフブロックとを有し、
抵抗値一定スイッチは、１個のベーススイッチと前記複数の比較回路に対応して設けられた複数の単位スイッチとを有する単位スイッチ系とから構成され、
前記単位スイッチの各々は重み付けがなされており、
前記抵抗値一定スイッチがオン状態である場合、前記アナログ入力信号の入力電位と前記複数の参照電圧とを、前記複数の比較回路で比較し、
前記アナログ入力信号の入力電圧に応じて、前記ベーススイッチのオン抵抗と前記複数の単位スイッチとのオン抵抗の合成オン抵抗が一定になるように、前記複数の比較回路から出力される比較結果と低歪みアナログスイッチ部に供給されるクロック信号との間の論理積で得られる出力信号を、前記複数の単位スイッチの各々のゲート端子に入力して、前記複数の単位スイッチを選択的にオンさせることを特徴とする請求項１記載のサンプルホールド回路。 - スイッチオフブロックを構成する各ブロックはＭＯＳトランジスタからなる選択回路で構成され、抵抗値一定スイッチを構成する複数の単位スイッチのオンオフを、前記選択回路からの出力信号に基づいて行うことを特徴とする請求項２又は請求項３記載のサンプルホールド回路。
- 入力電圧判定部内の比較ブロックとスイッチオフブロックとは、差動アンプ又はチョッパ型比較回路を用いた複数の比較回路から構成され、抵抗値一定スイッチを構成する複数の単位スイッチのオンオフは、前記複数の比較回路の各々から出力される信号に基づいて実行されることを特徴とする請求項２又は請求項３記載のサンプルホールド回路。
- 単位スイッチ系を構成する単位スイッチの各々は、ｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタ、およびＣＭＯＳトランジスタのいずれかで構成されていることを特徴とする請求項１から請求項５のうちのいずれか１項記載のサンプルホールド回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16392899A JP4117976B2 (ja) | 1999-06-10 | 1999-06-10 | サンプルホールド回路 |
| US09/413,751 US6232804B1 (en) | 1999-06-10 | 1999-10-06 | Sample hold circuit having a switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16392899A JP4117976B2 (ja) | 1999-06-10 | 1999-06-10 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000353958A JP2000353958A (ja) | 2000-12-19 |
| JP4117976B2 true JP4117976B2 (ja) | 2008-07-16 |
Family
ID=15783498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16392899A Expired - Fee Related JP4117976B2 (ja) | 1999-06-10 | 1999-06-10 | サンプルホールド回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6232804B1 (ja) |
| JP (1) | JP4117976B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252816A (ja) * | 2004-03-05 | 2005-09-15 | Sanyo Electric Co Ltd | サンプルホールド回路 |
| US7891570B2 (en) * | 2007-02-28 | 2011-02-22 | Microvision, Inc. | Photodiode with improved performance in ambient light |
| US8248282B2 (en) | 2010-08-17 | 2012-08-21 | Texas Instruments Incorporated | Track and hold architecture with tunable bandwidth |
| EP2977989B1 (en) | 2014-07-25 | 2019-05-08 | IMEC vzw | Sample-and-hold circuit for an interleaved analog-to-digital converter |
| JP2021186455A (ja) * | 2020-06-03 | 2021-12-13 | パナソニック株式会社 | 脈拍検出装置及び脈拍検出方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5375735A (en) * | 1976-12-16 | 1978-07-05 | Hajime Sangyo | Information processor |
| JPS6130121A (ja) | 1984-07-20 | 1986-02-12 | Nec Corp | アナログ−デイジタル変換器 |
| DK158168C (da) * | 1985-06-19 | 1990-09-17 | Risoe Forsoegsanlaeg | Kobling til behandling af signaler fra en nuklear detektor |
| JPS63191730A (ja) | 1987-01-23 | 1988-08-09 | 麒麟麦酒株式会社 | アンケ−サ− |
| JPH07212202A (ja) | 1994-01-20 | 1995-08-11 | Yokogawa Electric Corp | 多点信号入力装置 |
| US5500612A (en) | 1994-05-20 | 1996-03-19 | David Sarnoff Research Center, Inc. | Constant impedance sampling switch for an analog to digital converter |
| JP3819986B2 (ja) * | 1997-02-24 | 2006-09-13 | 株式会社ルネサステクノロジ | アナログ／ディジタル変換器制御方法 |
| US5861829A (en) * | 1997-04-28 | 1999-01-19 | Marvell Technology Group, Ltd. | High-speed, low power, medium resolution analog-to-digital converter and method of stabilization |
-
1999
- 1999-06-10 JP JP16392899A patent/JP4117976B2/ja not_active Expired - Fee Related
- 1999-10-06 US US09/413,751 patent/US6232804B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000353958A (ja) | 2000-12-19 |
| US6232804B1 (en) | 2001-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7595676B2 (en) | Comparator and method with controllable threshold and hysteresis | |
| US20180102180A1 (en) | High Voltage Bootstrap Sampling Circuit | |
| JP2010109660A (ja) | 逐次比較型ａｄ変換回路 | |
| JP4741680B2 (ja) | フレキシブル性を有するアナログ／デジタルコンバータ | |
| US6876318B2 (en) | Method for increasing rate at which a comparator in a metastable condition transitions to a steady state | |
| US20210391838A1 (en) | Switched-capacitor amplifier | |
| JP4117976B2 (ja) | サンプルホールド回路 | |
| WO2010050294A1 (ja) | チョッパ型電圧比較回路および逐次比較型ａｄ変換回路 | |
| JP2005268895A (ja) | スイッチ回路 | |
| JPH08307167A (ja) | 補償オフセット電圧を必要としない電圧コンパレータ | |
| US5563541A (en) | Load current detection circuit | |
| US6480065B1 (en) | CMOS folding amplifier having high resolution and low power consumption | |
| US10784828B2 (en) | Methods and apparatus for an operational amplifier with a variable gain-bandwidth product | |
| KR101939147B1 (ko) | 가변 기준전압 발생회로 및 이를 포함한 아날로그 디지털 변환기 | |
| US7009442B2 (en) | Linear multiplier circuit | |
| US7271624B2 (en) | Low-power supply voltage level detection circuit and method | |
| JP2007243656A (ja) | Ａ／ｄ変換器 | |
| US20200186146A1 (en) | Sampling circuit and sampling method | |
| JP3855810B2 (ja) | 差動増幅回路 | |
| CN112014628A (zh) | 高精度开关电容器mosfet电流测量技术 | |
| JP4635612B2 (ja) | サンプル・ホールド回路 | |
| US7800432B2 (en) | Semiconductor circuit and controlling method thereof | |
| JP3090099B2 (ja) | Ｄ／ａ変換装置 | |
| JP3896717B2 (ja) | 逐次比較ａ／ｄ変換器 | |
| JP2005303347A (ja) | アナログスイッチ及びマルチプレクサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060518 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080409 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080415 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080422 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110502 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110502 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110502 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120502 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120502 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130502 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140502 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |