JP4112527B2

JP4112527B2 - システムオンパネル型の発光装置の作製方法

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Publication number: JP4112527B2
Application number: JP2004185758A
Authority: JP
Inventors: 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2003-07-14
Filing date: 2004-06-24
Publication date: 2008-07-02
Anticipated expiration: 2024-06-24
Also published as: JP2005051211A

Description

本発明は、薄膜トランジスタを駆動回路及び画素部に用いた発光装置に関する。

安価なガラス基板を用いて形成される半導体表示装置は、解像度が高くなるにつれて、実装に用いる画素部周辺の領域（額縁領域）の基板に占める割合が増大し、小型化が妨げられる傾向がある。そのため、単結晶のシリコンウェハを用いて形成されたＩＣをガラス基板に実装する方式には限界があると考えられており、駆動回路を含む集積回路を画素部と同じガラス基板上に一体形成する技術、所謂システムオンパネル化が重要視されている。

多結晶半導体膜を用いた薄膜トランジスタ（多結晶ＴＦＴ）は、非晶質半導体膜を用いたＴＦＴに比べて移動度が２桁以上高く、半導体表示装置の画素部とその周辺の駆動回路を同一基板上に一体形成できるという利点を有している。しかし非晶質半導体膜を用いた場合に比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し、コストが高まるという難点がある。

例えば、多結晶半導体膜の形成に一般的に用いられているレーザアニール法の場合、結晶性を高めるのに必要なエネルギー密度を確保する必要がある。そのため、レーザビームの長軸の長さに限界があり、結晶化の工程におけるスループットを低下させたり、レーザビームのエッジ近傍において結晶性にばらつきが生じたりするため、基板の寸法に制限が生じている。また、レーザ光のエネルギー自体がばらつくことで、半導体膜の結晶性にばらつきが生じ、被処理物への処理を均一に行なうことが難しいという欠点を有している。

しかしながら、非晶質半導体膜でチャネル形成領域を形成したＴＦＴの電界効果移動度は大きくても０．４〜０．８ｃｍ²／Ｖ・ｓｅｃ程度しか得ることができない。それゆえ、画素部にスイッチング素子として用いることはできるが、画素を選択するための走査線駆動回路や、該選択された画素にビデオ信号を供給するための信号線駆動回路など、高速動作が要求される駆動回路には不向きであると考えられている。

半導体表示装置の中でも特にアクティブマトリクス型の発光装置の場合、ビデオ信号の入力を制御するスイッチング素子として機能するトランジスタと、該発光素子への電流の供給を制御するためのトランジスタとの、少なくとも２つのトランジスタが画素内に設けられている。この発光素子への電流の供給を制御するためのトランジスタは、スイッチング素子として用いるトランジスタに比べて、より高いオン電流が得られる方が望ましく、よって発光装置の場合、画素部においてもよりＴＦＴの移動度の向上が重要な課題となっている。

本発明は上述した問題に鑑み、ＴＦＴの工程を複雑化させることなくシステムオンパネル化を実現し、なおかつコストを抑えることができる発光装置の提案を課題とする。

本発明は、非晶質半導体膜の中に結晶粒が分散するように存在しているセミアモルファス半導体膜を用い、薄膜トランジスタ（ＴＦＴ）を作製し、該ＴＦＴを画素部または駆動回路に用いて発光装置を作製する。セミアモルファス半導体膜を用いたＴＦＴは、その移動度が２〜１０ｃｍ²／Ｖ・ｓｅｃと、非晶質半導体膜を用いたＴＦＴの２〜２０倍の移動度を有しているので、駆動回路の一部または全体を、画素部と同じ基板上に一体形成することができる。

そしてセミアモルファス半導体膜（微結晶半導体膜）は、多結晶半導体膜と異なり、セミアモルファス半導体膜として直接基板上に成膜することができる。具体的には、ＳｉＨ₄をＨ₂で流量比２〜１０００倍、好ましくは１０〜１００倍に希釈して、プラズマＣＶＤ法を用いて成膜することができる。上記方法を用いて作製されたセミアモルファス半導体膜は、０．５ｎｍ〜２０ｎｍの結晶粒を非晶質半導体中に含む微結晶半導体膜も含んでいる。よって、多結晶半導体膜を用いる場合と異なり、半導体膜の成膜後に結晶化の工程を設ける必要がない。そして、レーザ光を用いた結晶化のように、レーザビームの長軸の長さに限界があるために、基板の寸法に制限が生じるようなことがない。また、ＴＦＴの作製における工程数を削減することができ、その分、発光装置の歩留まりを高め、コストを抑えることができる。

なお本発明では、セミアモルファス半導体膜を少なくともチャネル形成領域に用いていれば良い。またチャネル形成領域は、その膜厚方向において全てセミアモルファス半導体である必要はなく、少なくとも一部にセミアモルファス半導体を含んでいれば良い。

また本明細書において発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的にはＯＬＥＤ（ＯｒｇａｎｉｃＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）や、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ）に用いられているＭＩＭ型の電子源素子（電子放出素子）等が含まれる。

また発光装置は、発光素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該発光装置を作製する過程における、発光素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を発光素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、発光素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、パターニングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。

発光素子の１つであるＯＬＥＤ（ＯｒｇａｎｉｃＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）は、電場を加えることで発生するルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）が得られる電界発光材料を含む層（以下、電界発光層と記す）と、陽極層と、陰極層とを有している。電界発光層は陽極と陰極の間に設けられており、単層または複数の層で構成されている。具体的には、ホール注入層、ホール輸送層、発光層、電子注入層、電子輸送層等が電界発光層に含まれる。電界発光層を構成する層の中に、無機化合物を含んでいる場合もある。電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。

本発明は、成膜後における半導体膜の結晶化の工程を削減することができ、ＴＦＴの工程を複雑化させることなく、発光装置のシステムオンパネル化を実現することができる。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。

次に、本発明の発光装置に用いられるＴＦＴの構成について説明する。図１に、駆動回路に用いられるＴＦＴの断面図と、画素部に用いられるＴＦＴの断面図を示す。１０１は駆動回路に用いられるＴＦＴの断面図に相当し、１０２は画素部に用いられるＴＦＴ断面図に相当し、１０３は該ＴＦＴ１０２によって電流が供給される発光素子の断面図に相当する。ＴＦＴ１０１、１０２は逆スタガ型（ボトムゲート型）である。なおセミアモルファスＴＦＴはｐ型よりもｎ型の方が、移動度が高いので駆動回路に用いるのにより適しているが、本発明ではＴＦＴはｎ型であってもｐ型であってもどちらでも良い。いずれの極性のＴＦＴを用いる場合でも、同一の基板上に形成するＴＦＴを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。

駆動回路のＴＦＴ１０１は、基板１００上に形成されたゲート電極１１０と、ゲート電極１１０を覆っているゲート絶縁膜１１１と、ゲート絶縁膜１１１を間に挟んでゲート電極１１０と重なっている、セミアモルファス半導体膜で形成された第１の半導体膜１１２とを有している。さらにＴＦＴ１０１は、ソース領域またはドレイン領域として機能する一対の第２の半導体膜１１３と、第１の半導体膜１１２と第２の半導体膜１１３の間に設けられた第３の半導体膜１１４とを有している。

図１では、ゲート絶縁膜１１１が２層の絶縁膜で形成されているが、本発明はこの構成に限定されない。ゲート絶縁膜１１１が単層または３層以上の絶縁膜で形成されていても良い。

また第２の半導体膜１１３は、非晶質半導体膜またはセミアモルファス半導体膜で形成されており、該半導体膜に一導電型を付与する不純物が添加されている。そして一対の第２の半導体膜１１３は、第１の半導体膜１１２のチャネルが形成される領域を間に挟んで、向かい合っている。

また第３の半導体膜１１４は、非晶質半導体膜またはセミアモルファス半導体膜で形成されており、第２の半導体膜１１３と同じ導電型を有し、なおかつ第２の半導体膜１１３よりも導電性が低くなるような特性を有している。第３の半導体膜１１４はＬＤＤ領域として機能するので、ドレイン領域として機能する第２の半導体膜１１３の端部に集中する電界を緩和し、ホットキャリア効果を防ぐことができる。第３の半導体膜１１４は必ずしも設ける必要はないが、設けることでＴＦＴの耐圧性を高め、信頼性を向上させることができる。なお、ＴＦＴ１０１がｎ型である場合、第３の半導体膜１１４を形成する際に特にｎ型を付与する不純物を添加せずとも、ｎ型の導電型が得られる。よって、ＴＦＴ１０１がｎ型の場合、必ずしも第３の半導体膜１１４にｎ型の不純物を添加する必要はない。ただし、チャネルが形成される第１の半導体膜には、ｐ型の導電性を付与する不純物を添加し、極力Ｉ型に近づくようにその導電型を制御しておく。

また、一対の第２の半導体膜１１３に接するように、配線１１５が形成されている。

駆動回路のＴＦＴ１０２は、基板１００上に形成されたゲート電極１２０と、ゲート電極１２０を覆っているゲート絶縁膜１１１と、ゲート絶縁膜１１１を間に挟んでゲート電極１２０と重なっている、セミアモルファス半導体膜で形成された第１の半導体膜１２２とを有している。さらにＴＦＴ１０２は、ソース領域またはドレイン領域として機能する一対の第２の半導体膜１２３と、第１の半導体膜１２２と第２の半導体膜１２３の間に設けられた第３の半導体膜１２４とを有している。

また第２の半導体膜１２３は、非晶質半導体膜またはセミアモルファス半導体膜で形成されており、該半導体膜に一導電型を付与する不純物が添加されている。そして一対の第２の半導体膜１２３は、第１の半導体膜１２２のチャネルが形成される領域を間に挟んで、向かい合っている。

また第３の半導体膜１２４は、非晶質半導体膜またはセミアモルファス半導体膜で形成されており、第２の半導体膜１２３と同じ導電型を有し、なおかつ第２の半導体膜１２３よりも導電性が低くなるような特性を有している。第３の半導体膜１２４はＬＤＤ領域として機能するので、ドレイン領域として機能する第２の半導体膜１２３の端部に集中する電界を緩和し、ホットキャリア効果を防ぐことができる。第３の半導体膜１２４は必ずしも設ける必要はないが、設けることでＴＦＴの耐圧性を高め、信頼性を向上させることができる。なお、ＴＦＴ１０２がｎ型である場合、第３の半導体膜１２４を形成する際に特にｎ型を付与する不純物を添加せずとも、ｎ型の導電型が得られる。よって、ＴＦＴ１０２がｎ型の場合、必ずしも第３の半導体膜１２４にｎ型の不純物を添加する必要はない。ただし、チャネルが形成される第１の半導体膜には、ｐ型の導電性を付与する不純物を添加し、極力Ｉ型に近づくようにその導電型を制御しておく。

また、一対の第２の半導体膜１２３に接するように、配線１２５が形成されている。

また、ＴＦＴ１０１、１０２及び配線１１５、１２５を覆うように、絶縁膜からなる第１のパッシベーション膜１４０、第２のパッシベーション膜１４１が形成されている。ＴＦＴ１０１、１０２を覆うパッシベーション膜は２層に限らず、単層であっても良いし、３層以上であっても良い。例えば第１のパッシベーション膜１４０を窒化珪素、第２のパッシベーション膜１４１を酸化珪素で形成することができる。窒化珪素または窒化酸化珪素でパッシベーション膜を形成することで、ＴＦＴ１０１、１０２が水分や酸素などの影響により、劣化するのを防ぐことができる。

そして、配線１２５の一方は、発光素子１０３の画素電極１３０に接続されている。また画素電極１３０上に接するように、電界発光層１３１が、該電界発光層１３１に接するように対向電極１３２が形成されている。なお発光素子１０３は陽極と陰極とを有しているが、いずれか一方を画素電極、他方を対向電極として用いる。

本発明では、チャネル形成領域を含んでいる第１の半導体膜が、セミアモルファス半導体で形成されているので、非晶質半導体膜を用いたＴＦＴに比べて高い移動度のＴＦＴを得ることができ、よって駆動回路と画素部を同一の基板に形成することができる。

次に、本発明の発光装置が有する画素の構成について説明する。図２（Ａ）に、画素の回路図の一形態を、図２（Ｂ）に図２（Ａ）に対応する画素の断面構造の一形態を示す。

図２（Ａ）、図２（Ｂ）において、２０１は画素へのビデオ信号の入力を制御するためのスイッチング用ＴＦＴに相当し、２０２は発光素子２０３への電流の供給を制御するための駆動用ＴＦＴに相当する。具体的には、スイッチング用ＴＦＴ２０１を介して画素に入力されたビデオ信号の電位に従って、駆動用ＴＦＴ２０２のドレイン電流が制御され、該ドレイン電流が発光素子２０３に供給される。なお２０４は、スイッチング用ＴＦＴ２０１がオフのときに駆動用ＴＦＴのゲート／ソース間電圧（以下、ゲート電圧とする）を保持するための容量素子に相当し、必ずしも設ける必要はない。

具体的には、スイッチング用ＴＦＴ２０１は、ゲート電極が走査線Ｇに接続されており、ソース領域とドレイン領域が、一方は信号線Ｓに他方は駆動用ＴＦＴ２０２のゲートに接続されている。また駆動用ＴＦＴ２０２のソース領域とドレイン領域は、一方が電源線Ｖに、他方が発光素子２０３の画素電極２０５に接続されている。容量素子２０４が有する２つの電極は、一方が駆動用ＴＦＴ２０２のゲート電極に、他方が電源線Ｖに接続されている。

なお図２（Ａ）、図２（Ｂ）では、スイッチング用ＴＦＴ２０１が、直列に接続され、なおかつゲート電極が接続された複数のＴＦＴが、第１の半導体膜を共有しているような構成を有する、マルチゲート構造となっている。マルチゲート構造とすることで、スイッチング用ＴＦＴ２０１のオフ電流を低減させることができる。具体的に図２（Ａ）、図２（Ｂ）ではスイッチング用ＴＦＴ２０１が２つのＴＦＴが直列に接続されたような構成を有しているが、３つ以上のＴＦＴが直列に接続され、なおかつゲート電極が接続されたようなマルチゲート構造であっても良い。また、スイッチング用ＴＦＴは必ずしもマルチゲート構造である必要はなく、ゲート電極とチャネル形成領域が単数である通常のシングルゲート構造のＴＦＴであっても良い。

次に、本発明の発光装置が有するＴＦＴの、図１、図２とは異なる形態について説明する。図３に、駆動回路に用いられるＴＦＴの断面図と、画素部に用いられるＴＦＴの断面図を示す。３０１は駆動回路に用いられるＴＦＴの断面図に相当し、３０２は画素部に用いられるＴＦＴと、該ＴＦＴ３０２によって電流が供給される発光素子３０３の断面図に相当する。

駆動回路のＴＦＴ３０１と画素部のＴＦＴ３０２は、基板３００上に形成されたゲート電極３１０、３２０と、ゲート電極３１０、３２０を覆っているゲート絶縁膜３１１と、ゲート絶縁膜３１１を間に挟んでゲート電極３１０、３２０と重なっている、セミアモルファス半導体膜で形成された第１の半導体膜３１２、３２２とをそれぞれ有している。そして、第１の半導体膜３１２、３２２のチャネル形成領域を覆うように、絶縁膜で形成されたチャネル保護膜３３０、３３１が形成されている。チャネル保護膜３３０、３３１は、ＴＦＴ３０１、３０２の作製工程において、第１の半導体膜３１２、３２２のチャネル形成領域がエッチングされてしまうのを防ぐために設ける。さらにＴＦＴ３０１、３０２は、ソース領域またはドレイン領域として機能する一対の第２の半導体膜３１３、３２３と、第１の半導体膜３１２、３２２と第２の半導体膜３１３、３２３の間に設けられた第３の半導体膜３１４、３２４とをそれぞれ有している。

図３では、ゲート絶縁膜３１１が２層の絶縁膜で形成されているが、本発明はこの構成に限定されない。ゲート絶縁膜３１１が単層または３層以上の絶縁膜で形成されていても良い。

また第２の半導体膜３１３、３２３は、非晶質半導体膜またはセミアモルファス半導体膜で形成されており、該半導体膜に一導電型を付与する不純物が添加されている。そして一対の第２の半導体膜３１３、３２３は、第１の半導体膜３１２のチャネルが形成される領域を間に挟んで、向かい合っている。

また第３の半導体膜３１４、３２４は、非晶質半導体膜またはセミアモルファス半導体膜で形成されており、第２の半導体膜３１３、３２３と同じ導電型を有し、なおかつ第２の半導体膜３１３、３２３よりも導電性が低くなるような特性を有している。第３の半導体膜３１４、３２４はＬＤＤ領域として機能するので、ドレイン領域として機能する第２の半導体膜３１３、３２３の端部に集中する電界を緩和し、ホットキャリア効果を防ぐことができる。第３の半導体膜３１４、３２４は必ずしも設ける必要はないが、設けることでＴＦＴの耐圧性を高め、信頼性を向上させることができる。なお、ＴＦＴ３０１、３０２がｎ型である場合、第３の半導体膜３１４、３２４を形成する際に特にｎ型を付与する不純物を添加せずとも、ｎ型の導電型が得られる。よって、ＴＦＴ３０１、３０２がｎ型の場合、必ずしも第３の半導体膜３１４、３２４にｎ型の不純物を添加する必要はない。ただし、チャネルが形成される第１の半導体膜には、ｐ型の導電性を付与する不純物を添加し、極力Ｉ型に近づくようにその導電型を制御しておく。

また、一対の第２の半導体膜３１３、３２３に接するように、配線３１５、３２５が形成されている。

また、ＴＦＴ３０１、３０２及び配線３１５、３２５を覆うように、絶縁膜からなる第１のパッシベーション膜３４０、第２のパッシベーション膜３４１が形成されている。ＴＦＴ３０１、３０２を覆うパッシベーション膜は２層に限らず、単層であっても良いし、３層以上であっても良い。例えば第１のパッシベーション膜３４０を窒化珪素、第２のパッシベーション膜３４１を酸化珪素で形成することができる。窒化珪素または窒化酸化珪素でパッシベーション膜を形成することで、ＴＦＴ３０１、３０２が水分や酸素などの影響により、劣化するのを防ぐことができる。

そして、配線３２５の一方は、発光素子３０３の画素電極３７０に接続されている。また画素電極３７０上に接するように、電界発光層３７１が、該電界発光層３７１に接するように対向電極３３２が形成されている。なお発光素子３０３は陽極と陰極とを有しているが、いずれか一方を画素電極、他方を対向電極として用いる。

次に、本発明の発光装置に用いられる素子基板の構成を示す。

図４に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している素子基板の形態を示す。画素部６０１２及び走査線駆動回路６０１４は、セミアモルファスＴＦＴを用いて形成する。セミアモルファスＴＦＴよりも高い移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半導体を用いたトランジスタ、多結晶の半導体を用いたＴＦＴ、またはＳＯＩを用いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。

なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。

また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に張り合わせる必要はなく、例えばＦＰＣ上に張り合わせるようにしても良い。図５（Ａ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２及び走査線駆動回路６０２４と接続している素子基板の形態を示す。画素部６０２２及び走査線駆動回路６０２４は、セミアモルファスＴＦＴを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介して画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。

また、信号線駆動回路の一部または走査線駆動回路の一部のみを、セミアモルファスＴＦＴを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図５（Ｂ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる素子基板の形態を示す。画素部６０３２及び走査線駆動回路６０３４は、セミアモルファスＴＦＴを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。

図４、図５に示すように、本発明の発光装置は、駆動回路の一部または全部を、画素部と同じ基板上に、セミアモルファスＴＦＴを用いて形成することができる。

なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図４、図５に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。

なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。

図６（Ａ）に本発明の発光装置のブロック図を示す。図６（Ａ）に示す発光装置は、発光素子を備えた画素を複数有する画素部７０１と、各画素を選択する走査線駆動回路７０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路７０３とを有する。

図６（Ａ）において信号線駆動回路７０３は、シフトレジスタ７０４、アナログスイッチ７０５を有している。シフトレジスタ７０４には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、シフトレジスタ７０４においてタイミング信号が生成され、アナログスイッチ７０５に入力される。

またアナログスイッチ７０５には、ビデオ信号（ｖｉｄｅｏｓｉｇｎａｌ）が与えられている。アナログスイッチ７０５は入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。

次に、走査線駆動回路７０２の構成について説明する。走査線駆動回路７０２は、シフトレジスタ７０６、バッファ７０７を有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路７０２において、シフトレジスタ７０６にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファ７０７において緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲートが接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファ７０７は大きな電流を流すことが可能なものが用いられる。

フルカラーの発光装置で、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を、順にサンプリングして対応する信号線に供給している場合、シフトレジスタ７０４とアナログスイッチ７０５とを接続するための端子数が、アナログスイッチ７０５と画素部７０１の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッチ７０５を画素部７０１と同じ基板上に形成することで、アナログスイッチ７０５を画素部７０１と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数を抑えることができ、接続不良の発生確率を抑え、歩留まりを高めることができる。

図６（Ｂ）に、図６（Ａ）とは異なる、本発明の発光装置のブロック図を示す。図６（Ｂ）において信号線駆動回路７１３は、シフトレジスタ７１４、ラッチＡ７１５、ラッチＢ７１６を有している。走査線駆動回路７１２は、図６（Ａ）の場合と同じ構成を有しているものとする。

シフトレジスタ７１４には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、シフトレジスタ７１４においてタイミング信号が生成され、一段目のラッチＡ７１５に順に入力される。ラッチＡ７１５にタイミング信号が入力されると、該タイミング信号に同期して、ビデオ信号が順にラッチＡ７１５に書き込まれ、保持される。なお、図６（Ｂ）ではラッチＡ７１５に順にビデオ信号を書き込んでいると仮定するが、本発明はこの構成に限定されない。複数のステージのラッチＡ７１５をいくつかのグループに分け、各グループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。

ラッチＡ７１５の全てのステージのラッチへの、ビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。

１ライン期間が終了すると、２段目のラッチＢ７１６にラッチ信号（ＬａｔｃｈＳｉｇｎａｌ）が供給され、該ラッチ信号に同期してラッチＡ７１５に保持されているビデオ信号が、ラッチＢ７１６に一斉に書き込まれ、保持される。ビデオ信号をラッチＢ７１６に送出し終えたラッチＡ７１５には、再びシフトレジスタ７１４からのタイミング信号に同期して、次のビデオ信号の書き込みが順次行われる。この２順目の１ライン期間中には、ラッチＢ７１６に書き込まれ、保持されているビデオ信号が信号線に入力される。

なお、図６（Ａ）、図６（Ｂ）に示す構成は、本発明の発光装置の一形態を示したに過ぎず、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。

次に、本発明の発光装置の、具体的な作製方法について説明する。

基板１０はガラスや石英などの他に、プラスチック材料を用いることができる。また、ステンレスやアルミニウムなどの金属材料の上に絶縁膜を形成したものを用いても良い。この基板１０上にゲート電極及びゲート配線（走査線）を形成するための第１導電膜１１を形成する。第１導電膜１１にはクロム、モリブデン、チタン、タンタル、タングステン、アルミニウムなどの金属材料またはその合金材料を用いる。この第１導電膜１１はスパッタリング法や真空蒸着法で形成することができる。（図７（Ａ））

第１導電膜１１をエッチング加工してゲート電極１２、１３を形成する。ゲート電極上には第１の半導体膜や配線層を形成するので、その端部がテーパー状になるように加工することが望ましい。また第１導電膜１１を、アルミニウムを主成分とする材料で形成する場合には、エッチング加工後に陽極酸化処理などをして表面を絶縁化しておくと良い。また、図示しないがこの工程でゲート電極に接続する配線も同時に形成することができる。（図７（Ｂ））

第１絶縁膜１４と第２絶縁膜１５は、ゲート電極１２、１３の上層に形成することでゲート絶縁膜として機能させることができる。この場合、第１絶縁膜１４として酸化珪素膜、第２絶縁膜１５として窒化珪素膜を形成することが好ましい。これらの絶縁膜はグロー放電分解法やスパッタリング法で形成することができる。特に、低い成膜温度でゲートリーク電流が少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。

そして、このような第１、第２絶縁膜上に、第１の半導体膜１６を形成する。第１の半導体膜１６は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜で形成する。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．５〜２０ｎｍとして非単結晶半導体中に分散させて存在せしめることが可能である。また、未結合手（ダングリングボンド）の中和剤として水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。ここでは便宜上、このような半導体をセミアモルファス半導体（ＳＡＳ）と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なＳＡＳが得られる。このようなＳＡＳ半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。（図７（Ｃ））

このＳＡＳは珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、ＳｉＨ₄であり、その他にもＳｉ₂Ｈ₆、ＳｉＨ₂Ｃｌ₂、ＳｉＨＣｌ₃、ＳｉＣｌ₄、ＳｉＦ₄などを用いることができる。この珪化物気体を水素、水素とヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して用いることでＳＡＳの形成を容易なものとすることができる。希釈率は１０倍〜１０００倍の範囲で珪化物気体を希釈することが好ましい。勿論、グロー放電分解による被膜の反応生成は減圧下で行うが、圧力は概略０．１Ｐａ〜１３３Ｐａの範囲で行えば良い。グロー放電を形成するための電力は１ＭＨｚ〜１２０ＭＨｚ、好ましくは１３ＭＨｚ〜６０ＭＨｚの高周波電力を供給すれば良い。基板加熱温度は３００度以下が好ましく、１００〜２００度の基板加熱温度が推奨される。

また、珪化物気体中に、ＣＨ₄、Ｃ₂Ｈ₆などの炭化物気体、ＧｅＨ₄、ＧｅＦ₄などのゲルマニウム化気体を混入させて、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節しても良い。

また、ＳＡＳは、価電子制御を目的とした不純物元素を意図的に添加しないときに弱いｎ型の電気伝導性を示すので、ＴＦＴのチャネル形成領域を設ける第１の半導体膜に対しては、ｐ型を付与する不純物元素を、この成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。ｐ型を付与する不純物元素としては、代表的には硼素であり、Ｂ₂Ｈ₆、ＢＦ₃などの不純物気体を１ｐｐｍ〜１０００ｐｐｍの割合で珪化物気体に混入させると良い。そしてボロンの濃度を、例えば１×１０¹⁴〜６×１０¹⁶ａｔｏｍｓ／ｃｍ³とすると良い。

次に、図８（Ａ）に示すように第２の半導体膜１７を形成する。第２の半導体膜１７は、価電子制御を目的とした不純物元素を意図的に添加しないで形成したものであり、第１の半導体膜１６と同様にＳＡＳで形成することが好ましい。この第２の半導体膜１７は、ソース及びドレインを形成する一導電型を有する第３の半導体膜１８と第１の半導体膜１６との間に形成することで、バッファ層（緩衝層）的な働きを持っている。従って、弱ｎ型の電気伝導性を持って第１の半導体膜１６に対して、同じ導電型で一導電型を有する第３の半導体膜１８を形成する場合には必ずしも必要ない。しきい値制御をする目的において、ｐ型を付与する不純物元素を添加する場合には、第２の半導体膜１７は段階的に不純物濃度を変化させる効果を持ち、接合形成を良好にする上で好ましい形態となる。すなわち、形成されるＴＦＴにおいては、チャネル形成領域とソースまたはドレイン領域の間に形成される低濃度不純物領域（ＬＤＤ領域）としての機能を持たせることが可能となる。

一導電型を有する第３の半導体膜１８はｎチャネル型のＴＦＴを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、珪化物気体にＰＨ₃などの不純物気体を加えれば良い。一導電型を有する第３の半導体膜１８は、ＳＡＳのような半導体、非晶質半導体、または微結晶半導体で形成することができる。

以上、第１絶縁膜１４から一導電型を有する第３の半導体膜１８までは大気に触れさせることなく連続して形成することが可能である。すなわち、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、ＴＦＴ特性のばらつきを低減することができる。

次に、フォトレジストを用いてマスク１９を形成し、第１の半導体膜１６、第２の半導体膜１７、一導電型を有する第３の半導体膜１８をエッチングして島状に分離形成する。（図８（Ｂ））

その後、ソース及びドレインに接続する配線を形成するための第２導電膜２０を形成する。第２導電膜２０はアルミニウム、またはアルミニウムを主成分とする導電性材料で形成するが、半導体膜と接する側の層をチタン、タンタル、モリブデン、タングステン、銅またはこれらの元素の窒化物で形成した積層構造としても良い。例えば１層目がＴａで２層目がＷ、１層目がＴａＮで２層目がＡｌ、１層目がＴａＮで２層目がＣｕ、１層目がＴｉで２層目がＡｌで３層目がＴｉといった組み合わせも考えられる。また１層目と２層目のいずれか一方にＡｇＰｄＣｕ合金を用いても良い。Ｗ、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）、ＴｉＮを順次積層した３層構造としてもよい。Ｗの代わりに窒化タングステンを用いてもよいし、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）に代えてＡｌとＴｉの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、ＴｉＮに代えてＴｉを用いてもよい。アルミニウムには耐熱性を向上させるためにチタン、シリコン、スカンジウム、ネオジウム、銅などの元素を０．５〜５原子％添加させても良い。（図８（Ｃ））

次にマスク２１を形成する。マスク２１はソースおよびドレインと接続する配線を形成するためにパターン形成されたマスクであり、同時に第２の半導体膜１７及び一導電型を有する第３の半導体膜１８を取り除きチャネル形成領域、ソース、ドレイン領域及びＬＤＤ領域を形成するためのエッチングマスクとして併用されるものである。アルミニウムまたはこれを主成分とする導電膜のエチングはＢＣｌ₃、Ｃｌ₂などの塩化物気体を用いて行えば良い。このエッチング加工で配線２３〜２６を形成する。また、チャネル形成領域を形成するためのエッチングにはＳＦ₆、ＮＦ₃、ＣＦ₄などのフッ化物気体を用いてエッチングを行うが、この場合には下地となる第１の半導体膜１６とのエッチング選択比をとれないので、処理時間を適宜調整して行うこととなる。以上のようにして、チャネルエッチ型のＴＦＴの構造を形成することができる。（図９（Ａ））

次に、チャネル形成領域の保護を目的とした第３絶縁膜２７を、窒化珪素膜で形成する。この窒化珪素膜はスパッタリング法やグロー放電分解法で形成可能であるが、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜であることが要求される。第３絶縁膜２７に窒化珪素膜を用いることで、第１の半導体膜１６中の酸素濃度を５×１０¹⁹ａｔｏｍｓ／ｃｍ³以下、好ましくは１×１０¹⁹ａｔｏｍｓ／ｃｍ³以下とすることができる。この目的において、珪素をターゲットとして、窒素とアルゴンなどの希ガス元素を混合させたスパッタガスで高周波スパッタリングされた窒化珪素膜で、膜中の希ガス元素を含ませることにより緻密化が促進されることとなる。また、グロー放電分解法においても、珪化物気体をアルゴンなどの不活性ガスで１００倍〜５００倍に希釈して形成された窒化珪素膜は、１００度以下の低温においても緻密な膜を形成可能であり好ましい。さらに必要があれば第４絶縁膜２８を酸化珪素膜で積層形成しても良い。第３絶縁膜２７と第４絶縁膜２８はパッシベーション膜に相当する。

第３絶縁膜２７および／または第４絶縁膜２８上には、好ましい形態として平坦化膜２９を形成する。平坦化膜は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサン系材料を出発材料として形成されたＳｉ−Ｏ結合とＳｉ−ＣＨｘ結合手を含む絶縁膜で形成することが好ましい。これらの材料は含水性があるので、水分の侵入及び放出を防ぐバリア膜として第６絶縁膜３０を併設することが好ましい。第６絶縁膜３０としては上述のような窒化珪素膜を適用すれば良い。（図９（Ｂ））

画素電極３１は、第６絶縁膜３０、平坦化膜２９、第３絶縁膜２７、第４絶縁膜２８にコンタクトホールを形成した後に形成する。（図９（Ｃ））

以上のようにして形成されたチャネルエッチ型のＴＦＴは、ＳＡＳでチャネル形成領域を構成することにより２〜１０ｃｍ²／Ｖ・ｓｅｃの電界効果移動度を得ることができる。従って、このＴＦＴを画素のスイッチング用素子として、さらに走査線（ゲート線）側の駆動回路を形成する素子として利用することができる。

このような、画素のスイッチング素子と走査線側の駆動回路を同じＴＦＴで素子基板は、ゲート電極形成用マスク、半導体領域形成用マスク、配線形成用マスク、コンタクトホール形成用マスク、画素電極形成用マスクの合計５枚のマスクで形成することができる。

図９（Ｃ）では画素のＴＦＴがｎ型であるので、画素電極３１として、陰極を用いるのが望ましいが、逆にｐ型の場合は陽極を用いるのが望ましい。具体的には、仕事関数が小さい公知の材料、例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等を用いることができる。

次に図１０（Ａ）に示すように、第６絶縁膜３０上に、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成された隔壁３３を形成する。隔壁３３は開口部を有しており、該開口部において画素電極３１が露出している。次に図１０（Ｂ）に示すように、隔壁３３の開口部において画素電極３１と接するように、電界発光層３４を形成する。電界発光層３４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極を用いた画素電極３１上に、電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。

そして電界発光層３４を覆うように、陽極を用いた対向電極３５を形成する。対向電極３５は、ＩＴＯ、ＩＺＯ、ＩＴＳＯの他、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いることができる。対向電極３５として上記透明導電膜の他に、窒化チタン膜またはチタン膜を用いても良い。図１０（Ｂ）では、対向電極３５としＩＴＯを用いている。対向電極３５は、その表面が平坦化されるように、ＣＭＰ法、ポリビニルアルコール系の多孔質体で拭浄し、研磨しても良い。またＣＭＰ法を用いた研磨後に、対向電極３５の表面に紫外線照射、酸素プラズマ処理などを行ってもよい。隔壁３３の開口部において、画素電極３１と電界発光層３４と対向電極３５が重なり合うことで、発光素子３６が形成されている。

なお実際には、図１０（Ｂ）まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。

なお、図７〜図１０は、図１に示した構成を有するＴＦＴの作製方法について示したが、図３に示した構成を有するＴＦＴも同様に作製することができる。ただし、図３に示したＴＦＴの場合は、ゲート電極３１０、３２０に重畳させて、ＳＡＳで形成された第１の半導体膜３１２、３２２上にチャネル保護膜３３０、３３１を形成する点で、図７〜図１０と異なっている。

また、図１と図３では、第３絶縁膜（第１のパッシベーション膜）、第４絶縁膜（第２のパッシベーション膜）にコンタクトホールを形成した後、画素電極を形成し、隔壁を形成したものである。隔壁は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサン系材料を出発材料として形成されたＳｉ−Ｏ結合とＳｉ−ＣＨｘ結合手を含む絶縁膜で形成すれば良く、特に感光性の材料を用い、画素電極上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。

本発明で用いることができるセミアモルファスＴＦＴは、ｎ型であってもｐ型であってもどちらでも良い。ただしセミアモルファスＴＦＴはｐ型よりもｎ型の方が、移動度が高く、発光装置の画素に用いるのにより適している。本実施例では、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。

図１１（Ａ）に、駆動用ＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図１１（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴ７００１が電気的に接続されており、陰極７００３上に電界発光層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして電界発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透明導電膜を用いて形成し、例えばＩＴＯ、ＩＺＯ、ＩＴＳＯの他、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。

陰極７００３と、電界発光層７００４と、陽極７００５とが重なっている部分が発光素子７００２に相当する。図１１（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、白抜きの矢印で示すように陽極７００５側に抜ける。

図１１（Ｂ）に、駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に抜ける場合の、画素の断面図を示す。図１１（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された透明導電膜７０１７上に、発光素子７０１２の陰極７０１３が成膜されており、陰極７０１３上に電界発光層７０１４、陽極７０１５が順に積層されている。そして陽極７０１５を覆うように、光を反射または遮蔽するための遮蔽膜７０１６が成膜されている。陰極７０１３は、図１１（Ａ）の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０１３として用いることができる。そして電界発光層７０１４は、図１１（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図１１（Ａ）と同様に、透明導電膜を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料添加した樹脂等を用いることもできる。

陰極７０１３と、電界発光層７０１４と、陽極７０１５とが重なっている部分が発光素子７０１２に相当する。図１１（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、白抜きの矢印で示すように陰極７０１３側に抜ける。

次に図１１（Ｃ）を用いて、駆動用ＴＦＴ７０２１がｎ型で、発光素子７０２２から発せられる光が陽極７０２５側と陰極７０２３側の両方から抜ける場合の、画素の断面図を示す。図１１（Ｃ）では、駆動用ＴＦＴ７０２１と電気的に接続された透明導電膜７０２７上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に電界発光層７０２４、陽極７０２５が順に積層されている。陰極７０２３は、図１１（Ａ）の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として用いることができる。そして電界発光層７０２４は、図１１（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０２５は、図１１（Ａ）と同様に、光を透過する透明導電膜を用いて形成することができる。

陰極７０２３と、電界発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図１１（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、白抜きの矢印で示すように陽極７０２５側と陰極７０２３側の両方に抜ける。

なお本実施例では、駆動用ＴＦＴと発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。

なお、図１１（Ａ）〜図１１（Ｃ）に示す全ての画素において、発光素子を覆うように保護膜を成膜しても良い。保護膜は水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすい膜とを積層させて、保護膜として用いることも可能である。

また、図１１（Ｂ）、図１１（Ｃ）において、陰極側から光を得るためには、陰極の膜厚を薄くする方法の他に、Ｌｉを添加することで仕事関数が小さくなったＩＴＯを用いる方法もある。

なお本発明の発光装置は、図１１に示した構成に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。

本実施例では、本発明の発光装置が有する、セミアモルファスＴＦＴを用いた画素のバリエーションについて説明する。

図１２（Ａ）に、本実施例の画素の一形態を示す。図１２（Ａ）に示す画素は、発光素子９０１と、画素へのビデオ信号の入力を制御するためのスイッチング素子として用いるスイッチング用ＴＦＴ９０２と、発光素子９０１に流れる電流値を制御する駆動用ＴＦＴ９０３と、発光素子９０１への電流の供給の有無を選択するための電流制御用ＴＦＴ９０４とを有している。さらに本実施例のように、ビデオ信号の電位を保持するための容量素子９０５を画素に設けても良い。

スイッチング用ＴＦＴ９０２、駆動用ＴＦＴ９０３及び電流制御用ＴＦＴ９０４はｎ型であってもｐ型であってもどちらでも良いが、全て同じ極性を有する。そして駆動用ＴＦＴ９０３を飽和領域で、電流制御用ＴＦＴ９０４を線形領域で動作させる。

また、駆動用ＴＦＴ９０３のＬをＷより長く、電流制御用ＴＦＴ９０４のＬをＷと同じか、それより短くてもよい。より望ましくは、駆動用ＴＦＴ９０３のＷに対するＬの比が５以上にするとよい。上記構成によって、駆動用ＴＦＴ９０３の特性の違いに起因する、画素間における発光素子９０１の輝度のばらつきをさらに抑えることができる。また、駆動用ＴＦＴのチャネル長をＬ１、チャネル幅をＷ１、電流制御用ＴＦＴのチャネル長をＬ２、チャネル幅をＷ２とすると、Ｌ１／Ｗ１：Ｌ２／Ｗ２＝Ｘ：１のとき、Ｘは５以上６０００以下とするのが望ましい。例えばＸ＝６０００の場合、Ｌ１／Ｗ１＝５００μｍ／３μｍ、Ｌ２／Ｗ２＝３μｍ／１００μｍとするのが望ましい。

スイッチング用ＴＦＴ９０２のゲート電極は、走査線Ｇに接続されている。スイッチング用ＴＦＴ９０２のソースとドレインは、一方が信号線Ｓに、もう一方が電流制御用ＴＦＴ９０４のゲート電極に接続されている。駆動用ＴＦＴ９０３のゲート電極は第２の電源線Ｖｂに接続されている。そして駆動用ＴＦＴ９０３及び電流制御用ＴＦＴ９０４は、第１の電源線Ｖａから供給される電流が、駆動用ＴＦＴ９０３及び電流制御用ＴＦＴ９０４のドレイン電流として発光素子９０１に供給されるように、第１の電源線Ｖａ、発光素子９０１と接続されている。本実施例では、電流制御用ＴＦＴ９０４のソースが第１の電源線Ｖａに接続され、駆動用ＴＦＴ９０３のドレインが発光素子９０１の画素電極に接続される。

なお駆動用ＴＦＴ９０３のソースを第１の電源線Ｖａに接続し、電流制御用ＴＦＴ９０４のドレインを発光素子９０１の画素電極に接続してもよい。

発光素子９０１は陽極と陰極と、陽極と陰極との間に設けられた電界発光層とからなる。図１２（Ａ）のように、陰極が駆動用ＴＦＴ９０３と接続している場合、陰極が画素電極、陽極が対向電極となる。発光素子９０１の対向電極と、第１の電源線Ｖａのそれぞれには、発光素子９０１に順バイアス方向の電流が供給されるように、電位差が設けられている。発光素子９０１の対向電極は、補助電極Ｗと接続されている。

容量素子９０５が有する２つの電極は、一方は第１の電源線Ｖａに接続されており、もう一方は電流制御用ＴＦＴ９０４のゲート電極に接続されている。容量素子９０５はスイッチング用ＴＦＴ９０２が非選択状態（オフ状態）にある時、容量素子９０５の電極間の電位差を保持するために設けられている。なお図１２（Ａ）では容量素子９０５を設ける構成を示したが、図１２（Ａ）に示す画素はこの構成に限定されず、容量素子９０５を設けない構成にしても良い。

図１２（Ａ）では駆動用ＴＦＴ９０３および電流制御用ＴＦＴ９０４をｎ型とし、駆動用ＴＦＴ９０３のドレインと発光素子９０１の陰極とを接続した。逆に駆動用ＴＦＴ９０３および電流制御用ＴＦＴ９０４をｐ型とするならば、駆動用ＴＦＴ９０３のソースと発光素子９０１の陽極とを接続する。この場合、発光素子９０１の陽極が画素電極、陰極が対向電極となる。

次に、図１２（Ｂ）に、図１２（Ａ）に示した画素に、電流制御用ＴＦＴ９０４を強制的にオフするためのＴＦＴ（消去用ＴＦＴ）９０６を設けた画素の回路図を示す。なお図１２（Ｂ）では、図１２（Ａ）において既に説明した素子については、同じ符号を付して示す。なお第１の走査線は第２の走査線と区別するために、Ｇａで示し、第２の走査線をＧｂとして示す。消去用ＴＦＴ９０６は、ゲート電極が第２の走査線Ｇｂに接続されており、ソースとドレインは、一方が電流制御用ＴＦＴ９０４のゲート電極に、他方が第１の電源線Ｖａに接続されている。消去用ＴＦＴ９０６はｎ型であってもｐ型であってもどちらでも良いが、画素内の他のＴＦＴと同じ極性を有する。

次に、図１２（Ｃ）に、図１２（Ａ）に示した画素において、駆動用ＴＦＴ９０３のゲート電極を、第２の走査線Ｇｂに接続する画素の回路図を示す。なお図１２（Ｃ）では、図１２（Ａ）において既に説明した素子については、同じ符号を付して示す。図１２（Ｃ）に示すように、駆動用ＴＦＴ９０３のゲート電極に与える電位を切り替えることで、ビデオ信号が有する情報に関わらず、発光素子９０１の発光を強制的に終了させることができる。

次に、図１２（Ｄ）に、図１２（Ｃ）に示した画素において、電流制御用ＴＦＴ９０４を強制的にオフするためのＴＦＴ（消去用ＴＦＴ）９０６を設けた画素の回路図を示す。なお図１２（Ｄ）では、図１２（Ａ）〜図１２（Ｄ）及び図１２（Ｃ）において既に説明した素子については、同じ符号を付して示す。消去用ＴＦＴ９０６は、ゲート電極が第２の走査線Ｇｂに接続されており、ソースとドレインは、一方が電流制御用ＴＦＴ９０４のゲート電極に、他方が電源線Ｖに接続されている。消去用ＴＦＴ９０６はｎ型であってもｐ型であってもどちらでも良いが、画素内の他のＴＦＴと同じ極性を有する。

次に、図１２（Ｅ）に、電流制御用ＴＦＴを設けない画素の構成を示す。図１２（Ｅ）において、９１１は発光素子、９１２はスイッチング用ＴＦＴ、９１３は駆動用ＴＦＴ、９１５は容量素子、９１６は消去用ＴＦＴ９１６に相当する。スイッチング用ＴＦＴ９１２は、ゲート電極が第１の走査線Ｇａに接続されており、ソースとドレインが、一方は信号線Ｓに、他方が駆動用ＴＦＴ９１３のゲート電極に接続されている。駆動用ＴＦＴ９１３は、ソースが電源線Ｖに、ドレインが発光素子９１１の画素電極に接続されている。発光素子９１１の対向電極は補助電極Ｗに接続されている。消去用ＴＦＴ９１６は、ゲート電極が第２の走査線Ｇｂに、ソースとドレインは、一方が駆動用ＴＦＴ９１３のゲート電極に、他方が電源線Ｖに接続されている。

なお、本発明の発光装置が有する画素の構成は、本実施例で示した構成に限定されない。

本実施例では、本発明の発光装置が有するセミアモルファスＴＦＴの、一形態について説明する。

図１３（Ａ）に、本実施例のセミアモルファスＴＦＴの上面図を、図１３（Ｂ）に、図１３（Ａ）のＡ−Ａ’における断面図を示す。１３０１は、その一部がゲート電極として機能するゲート配線であり、ゲート絶縁膜を１３０２間に挟んで、セミアモルファス半導体で形成された第１の半導体膜１３０３と重なっている。また、第１の半導体膜１３０３と接するように、ＬＤＤ領域として機能する第２の半導体膜１３０４ａ、１３０４ｂが形成されており、第２の半導体膜１３０４ａ、１３０４ｂに接するように、一導電型を有する第３の半導体膜１３０５ａ、１３０５ｂが形成されている。また１３０６、１３０７は、第３の半導体膜１３０５ａ、１３０５ｂとそれぞれ接する配線に相当する。

図１３に示すセミアモルファスＴＦＴにおいて、第３の半導体膜１３０５ａと第３の半導体膜１３０５ｂの間隔を一定にすることで、チャネル長を一定に保つことができる。また、第３の半導体膜１３０５ｂの端部を第３の半導体膜１３０５ａで囲むようにレイアウトすることで、チャネル形成領域のドレイン領域側において、電界が集中するのを緩和することができる。さらに、チャネル長に対するチャネル幅の比を高くすることができるので、オン電流を高めることができる。

本実施例では、極性が全て同一のセミアモルファスＴＦＴを用いた、シフトレジスタの一形態について説明する。図１４（Ａ）に、本実施例のシフトレジスタの構成を示す。図１４（Ａ）に示すシフトレジスタは、第１のクロック信号ＣＬＫ、第２のクロック信号ＣＬＫｂ、スタートパルス信号ＳＰを用いて動作する。１４０１はパルス出力回路であり、その具体的な構成を、図１４（Ｂ）に示す。

パルス出力回路１４０１は、ＴＦＴ８０１〜８０６と、容量素子８０７を有する。ＴＦＴ８０１は、ゲートがノード２に、ソースがＴＦＴ８０５のゲートに接続されており、ドレインに電位Ｖｄｄが与えられている。ＴＦＴ８０２は、ゲートがＴＦＴ８０６のゲートに、ドレインがＴＦＴ８０５のゲートに接続されており、ソースに電位Ｖｓｓが与えられている。ＴＦＴ８０３は、ゲートがノード３に、ソースがＴＦＴ８０６のゲートに接続されており、ドレインに電位Ｖｄｄが与えられている。ＴＦＴ８０４は、ゲートがノード２に、ドレインがＴＦＴ８０５のゲートに接続されており、ソースに電位Ｖｓｓが与えられている。ＴＦＴ８０５は、ゲートが容量素子８０７の一方の電極に、ドレインがノード１に、ソースが容量素子８０７の他方の電極及びノード４に接続されている。またＴＦＴ８０６は、ゲートが容量素子８０７の一方の電極に、ドレインがノード４に接続されており、ソースに電位Ｖｓｓが与えられている。

次に、図１４（Ｂ）に示すパルス出力回路１４０１の動作について説明する。ただし、ＣＬＫ、ＣＬＫｂ、ＳＰは、ＨレベルのときＶｄｄ、ＬレベルのときＶｓｓとし、さらに説明を簡単にするためＶｓｓ＝０と仮定する。

ＳＰがＨレベルになると、ＴＦＴ８０１がオンになるため、ＴＦＴ８０５のゲートの電位が上昇していく。そして最終的には、ＴＦＴ８０５のゲートの電位がＶｄｄ−Ｖｔｈ（ＶｔｈはＴＦＴ８０１〜８０６のしきい値とする）となったところで、ＴＦＴ８０１がオフし、浮遊状態となる。一方、ＳＰがＨレベルになるとＴＦＴ８０４がオンになるため、ＴＦＴ８０２、８０６のゲートの電位は下降し、最終的にはＶｓｓとなり、ＴＦＴ８０２、８０６はオフになる。ＴＦＴ８０３のゲートは、このときＬレベルとなっており、オフしている。

次にＳＰはＬレベルとなり、ＴＦＴ８０１、８０４がオフし、ＴＦＴ８０５のゲートの電位がＶｄｄ−Ｖｔｈで保持される。ここで、ＴＦＴ８０５のゲート／ソース間電圧がそのしきい値Ｖｔｈを上回っていれば、ＴＦＴ８０５がオンする。

次に、ノード１に与えられているＣＬＫがＬレベルからＨレベルに変わると、ＴＦＴ８０５がオンしているので、ノード４、すなわちＴＦＴ８０５のソースの電位が上昇を始める。そしてＴＦＴ８０５のゲート／ソース間には容量素子８０７による容量結合が存在しているため、ノード４の電位上昇に伴い、浮遊状態となっているＴＦＴ８０５のゲートの電位が再び上昇する。最終的には、ＴＦＴ８０５のゲートの電位は、Ｖｄｄ＋Ｖｔｈよりも高くなり、ノード４の電位はＶｄｄに等しくなる。そして、上述の動作を２段目以降のパルス出力回路１４０１において同様行なわれ、順にパルスが出力される。

本実施例では、本発明の発光装置の一形態に相当するパネルの外観について、図１５を用いて説明する。図１５は、第１の基板上に形成されたセミアモルファスＴＦＴ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図１５（Ｂ）は、図１５（Ａ）のＡ−Ａ’における断面図に相当する。

第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、充填材４００７と共に密封されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施例では、多結晶半導体膜を用いたＴＦＴを有する信号線駆動回路を、第１の基板４００１に貼り合わせる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良い。図１５では、信号線駆動回路４００３に含まれる、多結晶半導体膜で形成されたＴＦＴ４００９を例示する。

また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、ＴＦＴを複数有しており、図１５（Ｂ）では、画素部４００２に含まれるＴＦＴ４０１０とを例示している。なお本実施例では、ＴＦＴ４０１０が駆動用ＴＦＴであると仮定するが、ＴＦＴ４０１０は電流制御用ＴＦＴであっても良いし、消去用ＴＦＴであっても良い。ＴＦＴ４０１０はセミアモルファス半導体を用いたＴＦＴに相当する。

また４０１１は発光素子に相当し、発光素子４０１１が有する画素電極は、ＴＦＴ４０１０のドレインと、配線４０１７を介して電気的に接続されている。そして本実施例では、発光素子４０１１の対向電極と透明導電膜４０１２が電気的に接続されている。なお発光素子４０１１の構成は、本実施の形態に示した構成に限定されない。発光素子４０１１から取り出す光の方向や、ＴＦＴ４０１０の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。

また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、図１５（Ｂ）に示す断面図では図示されていないが、引き回し配線４０１４及び４０１５を介して、接続端子４０１６から供給されている。

本実施例では、接続端子４０１６が、発光素子４０１１が有する画素電極と同じ導電膜から形成されている。また、引き回し配線４０１４は、配線４０１７と同じ導電膜から形成されている。また引き回し配線４０１５は、ＴＦＴ４０１０が有するゲート電極と、同じ導電膜から形成されている。

接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。

なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。

但し、発光素子４０１１からの光の取り出し方向に位置する基板には、第２の基板は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。

また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。

なお図１５では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施例はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。

本実施例は、他の実施例に記載した構成と組み合わせて実施することが可能である。

発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。

本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に携帯用電子機器の場合、斜め方向から画面を見る機会が多く、視野角の広さが重要視されるため、発光装置を用いることが望ましい。また本発明では、半導体膜の成膜後に結晶化の工程を設ける必要がないので、比較的パネルの大型化が容易であるため、１０〜５０インチの大型のパネルを用いた電子機器に非常に有用である。それら電子機器の具体例を図１６に示す。

図１６（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の発光装置を表示部２００３に用いることで、本発明の表示装置が完成する。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。

図１６（Ｂ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の発光装置を表示部２２０３に用いることで、本発明のノート型パーソナルコンピュータが完成する。

図１６（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の発光装置を表示部Ａ２４０３、Ｂ２４０４に用いることで、本発明の画像再生装置が完成する。

また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は、実施例１〜４に示したいずれの構成の発光装置を用いても良い。

本発明の発光装置の断面図。本発明の発光装置における画素の回路図及び断面図。本発明の発光装置の断面図。本発明の発光装置における、素子基板の一形態を示す図。本発明の発光装置における、素子基板の一形態を示す図。本発明の発光装置の構成を示すブロック図。本発明の発光装置の作製工程を示す図。本発明の発光装置の作製工程を示す図。本発明の発光装置の作製工程を示す図。本発明の発光装置の作製工程を示す図。本発明の発光装置における画素の断面図。本発明の発光装置における画素の回路図。本発明の発光装置におけるセミアモルファスＴＦＴの一形態を示す図。本発明の発光装置に用いられる、シフトレジスタの一形態を示す図。本発明の発光装置の上面図及び断面図。本発明の発光装置を用いた電子機器の図。

符号の説明

１００基板
１０１ＴＦＴ
１０２ＴＦＴ
１０３発光素子
１１０ゲート電極
１１１ゲート絶縁膜
１１２第１の半導体膜
１１３第２の半導体膜
１１４第３の半導体膜
１１５配線
１２０ゲート電極
１２２第１の半導体膜
１２３第２の半導体膜
１２４第３の半導体膜
１２５配線
１３０画素電極
１３１電界発光層
１３２対向電極
１４０パッシベーション膜
１４１パッシベーション膜
２０１スイッチング用ＴＦＴ
２０２駆動用ＴＦＴ
２０３発光素子
２０４容量素子
２０５画素電極
３００基板
３０１ＴＦＴ
３０２ＴＦＴ
３０３発光素子
３１０ゲート電極
３１１ゲート絶縁膜
３１２第１の半導体膜
３１３第２の半導体膜
３１４第３の半導体膜
３１５配線
３２５配線
３３２対向電極
３４０パッシベーション膜
３４１パッシベーション膜
３３０チャネル保護膜
３７０画素電極
３７１電界発光層
７０１画素部
７０２走査線駆動回路
７０３信号線駆動回路
７０４シフトレジスタ
７０５アナログスイッチ
７０６シフトレジスタ
７０７バッファ
７１２走査線駆動回路
７１３信号線駆動回路
７１４シフトレジスタ
７１５ラッチＡ
７１６ラッチＢ
８０１ＴＦＴ
８０２ＴＦＴ
８０３ＴＦＴ
８０４ＴＦＴ
８０５ＴＦＴ
８０６ＴＦＴ
８０７容量素子
９０１発光素子
９０２スイッチング用ＴＦＴ
９０３駆動用ＴＦＴ
９０４電流制御用ＴＦＴ
９０５容量素子
９０６消去用ＴＦＴ
９１１発光素子
９１２スイッチング用ＴＦＴ
９１３駆動用ＴＦＴ
９１６消去用ＴＦＴ

Claims

複数の逆スタガ型ＴＦＴが設けられたシステムオンパネル型の発光装置の作製方法であって、
複数のゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、セミアモルファス構造を有する第１の半導体膜を、珪化物気体をグロー放電分解し、且つしきい値制御のための第１の不純物元素を前記第１の半導体膜がＩ型に近づくように添加しながら形成し、
前記第１の半導体膜上に、第２の半導体膜を前記第１の不純物元素を添加せずに形成し、
前記第２の半導体膜上に、前記第２の半導体膜よりも導電性が高く、一導電型を付与する不純物が添加された第３の半導体膜を、一導電型を付与する第２の不純物元素を添加しながら形成し、
前記第１乃至第３の半導体膜をエッチングして、複数の島状半導体膜を形成し、
前記複数のゲート電極、前記ゲート絶縁膜、及び前記複数の島状半導体膜を用いて、前記複数の逆スタガ型ＴＦＴを形成し、
前記第１乃至第３の半導体膜は、大気に触れさせることなく連続的に成膜することにより形成し、
前記第１の不純物元素は、前記第２の不純物元素と逆の導電性を付与する不純物元素であることを特徴とするシステムオンパネル型の発光装置の作製方法。
複数の逆スタガ型ＴＦＴが設けられたシステムオンパネル型の発光装置の作製方法であって、
複数のゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、セミアモルファス構造を有する第１の半導体膜を、珪化物気体をグロー放電分解し、且つしきい値制御のための第１の不純物元素を前記第１の半導体膜がＩ型に近づくように添加しながら形成し、
前記第１の半導体膜上に、アモルファス構造を有する第２の半導体膜を前記第１の不純物元素を添加せずに形成し、
前記第２の半導体膜上に、前記第２の半導体膜よりも導電性が高く、一導電型を付与する不純物が添加された第３の半導体膜を、一導電型を付与する第２の不純物元素を添加しながら形成し、
前記第１乃至第３の半導体膜をエッチングして、複数の島状半導体膜を形成し、
前記複数のゲート電極、前記ゲート絶縁膜、及び前記複数の島状半導体膜を用いて、前記複数の逆スタガ型ＴＦＴを形成し、
前記第１乃至第３の半導体膜は、大気に触れさせることなく連続的に成膜することにより形成し、
前記第１の不純物元素は、前記第２の不純物元素と逆の導電性を付与する不純物元素であることを特徴とするシステムオンパネル型の発光装置の作製方法。
請求項１又は請求項２において、
前記第１の不純物元素は、ｐ型の導電性を付与する不純物元素であり、
前記第２の不純物元素は、ｎ型の導電性を付与する不純物元素であることを特徴とするシステムオンパネル型の発光装置の作製方法。
請求項１乃至請求項３のいずれか一項において、
前記第１の半導体膜を、水素、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種又は複数のガスで希釈した珪化物気体を用いて形成することを特徴とするシステムオンパネル型の発光装置の作製方法。
請求項１乃至請求項４のいずれか一項において、
前記第１の半導体膜を、炭化物気体又はゲルマニウム化気体を混入させた珪化物気体を用いて形成することを特徴とするシステムオンパネル型の発光装置の作製方法。
請求項１乃至請求項５のいずれか一項において、
前記システムオンパネル型の発光装置は、同一基板上に設けられた画素部と周辺駆動回路部とを有し、
前記複数の逆スタガ型ＴＦＴは、前記画素部及び前記周辺駆動回路部に配置されていることを特徴とするシステムオンパネル型の発光装置の作製方法。