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JP4109173B2 - 適応等化装置、及び適応等化方法 - Google Patents

適応等化装置、及び適応等化方法 Download PDF

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Description

本発明は、PRML(Partial Response Maximum Likelihood)信号処理技術を用いた情報再生装置において、特に、再生信号を適応的に等化する適応等化装置、及び適応等化方法に関する。
HDD、DVD、Blu-ray Discなどの記録媒体に記録された情報を再生する装置では、再生性能を向上させるためにPRML信号処理技術が用いられている。PR等化においては、記録媒体や再生経路の特性の変動に対応するため、適応等化手法が採用されている。
現在、一般的には、LMS(Least Mean Square)アルゴリズムで等化誤差を最小化する適応等化手法が用いられているが、より再生性能を向上させるために最尤復号時の誤差を最小化するアルゴリズムも提案されている。非特許文献１では、SAM(Sequenced Amplitude Margin)から求めた最尤復号時の誤差を最小化するように係数を更新する適応等化手法が提案されており、この手法を(1,7)RLL、PR(1,2,2,1)MLに適用させたときの係数更新式を図７、図８を用いて説明する。図７は、理想PR（1,2,2,1）等化波形図であり、(1,7)RLLにおける理想PR(1,2,2,1)等化波形の振幅は７値となり、それぞれをT0, T1, T2, T3, T4, T5, T6と表す。図８は、トレリス線図であり、このトレリス線図における状態は、３つのビットから決定され、ビット系列が(000)のときの状態をS000と表す。
ビット系列(0001111)が与えられたときの理想波形は、図７において実線で示した(T1, T3, T5, T6)となり、トレリス線図における状態は、図８において実線で示した通り、S000からS111に遷移する。また、ビット系列(0000111)が与えられたときの理想波形は、図７において点線で示した(T0 , T1, T3, T5)となり、トレリス線図における状態は、図８において点線で示した通り、S000からS111に遷移する。
つまり、同じ状態遷移に２つのパスが存在することとなり、これらのパスのユークリッド距離の２乗d2は、下記の数式１で求められる。
Figure 0004109173
長さ７のビット系列における、状態遷移を同じくする２つのパスのユークリッド距離の２乗d2を下記の表１にまとめる。もし７値が全て等間隔であれば、すなわち、数式２に示すように、
Figure 0004109173
 であれば、８つの状態遷移のd2はすべて同じ値、１０(T1−T0)2となる。
Figure 0004109173
ここで、正解ビット系列(0001111)に対応する波形が等化器に入力された場合を考える。状態遷移を同じくするもうひとつのパスに相当するビット系列は(0000111)であり、最尤復号時に最も誤りやすい系列であるので、これを不正解ビット系列と呼ぶ。
入力波形を{{u(-4,n), u(-3,n), u(-2,n), u(-1,n), u(0,n), u(1,n)}}、等化波形を{y(-3,n), y(-2,n), y(-1,n), y(0,n)}、タップ係数をc(k, n)とすると、下式の関係が成立する。
Figure 0004109173
 上式はタップ数３のFIR型等化器を表す式であり、図示すると、図９のようになる。なお、ここでは説明の都合上タップ数を３個としているが、拡張は容易である。
正解ビット系列(0001111)と不正解ビット系列(0000111)に対応する理想PR(1,2,2,1)等化波形は、それぞれ(T1, T3, T5, T6 )と(T0, T1, T3, T5)となる。したがって、等化波形とふたつのパスのメトリックの差s(n)は、次式で求めることができる。
Figure 0004109173
一方、誤差関数εを下式のように定義する。
Figure 0004109173
ここで、Eは期待値演算子である。数式４を数式５に代入し、εをc(k, n)で偏微分することにより、次式が得られる。
Figure 0004109173
上記数式６は誤差特性曲面の勾配ベクトルを表している。勾配ベクトルの要素はタップ係数c(k, n)に関する２乗平均誤差εの一次導関数に等しい。この勾配ベクトルと反対向きに、つまり、誤差特性曲面の最急降下の方向に、タップ係数c(k, n)を連続的に補正すれば、遂には極小２乗平均誤差εminに達する。これは最急降下法(method of steepest descent)と呼ばれる古くからある最適化技法である。
実際に装置化するために、期待値演算子Eを瞬時推定値に置き換える。すなわち、タップ係数c(k, n)を次式のように更新する。
Figure 0004109173
ここでμはステップサイズパラメーターである。このアルゴリズムが新たな適応等化方法である。
上記数式７は正解ビット系列(0001111)から求められたものであるが、その他のビット系列についても同様に求めることができる。表１に示される１６通りの正解ビット系列の場合の係数更新式をまとめる。
１）正解ビット系列(0001111)、不正解ビット系列(0000111)の場合、同じ状態遷移のパスのユークリッド距離の２乗d2、等化波形と同じ状態遷移のパスとのメトリックの差s(n)、勾配ベクトルはそれぞれ、数式８〜数式１０のように表される。
Figure 0004109173
Figure 0004109173
Figure 0004109173
従って、タップ係数c(k, n)は、次式のように更新される。
Figure 0004109173
２）正解ビット系列(0000111)、不正解ビット系列(0001111)の場合、タップ係数c(k, n)は、次式のように更新される。
Figure 0004109173
３）正解ビット系列(0001110)、不正解ビット系列(0000110)の場合、同じ状態遷移のパスのユークリッド距離の２乗d2、等化波形と同じ状態遷移のパスとのメトリックの差s(n)、勾配ベクトルはそれぞれ、数式１３〜数式１５のように表される。
Figure 0004109173
Figure 0004109173
Figure 0004109173
従って、タップ係数c(k, n)は、次式のように更新される。
Figure 0004109173
４）正解ビット系列(0000110)、不正解ビット系列(0001110)の場合、タップ係数c(k, n)は、次式のように更新される。
Figure 0004109173
５）正解ビット系列(1001111)、不正解ビット系列(1000111)の場合、同じ状態遷移のパスのユークリッド距離の２乗d2、等化波形と同じ状態遷移のパスとのメトリックの差s(n)、勾配ベクトルはそれぞれ、数式１８〜数式２０のように表される。
Figure 0004109173
Figure 0004109173
Figure 0004109173
従って、タップ係数c(k, n)は、次式のように更新される。
Figure 0004109173
６）正解ビット系列(1000111)、不正解ビット系列(1001111)の場合、タップ係数c(k, n)は、次式のように更新される。
Figure 0004109173
７）正解ビット系列(1001110)、不正解ビット系列(1000110)の場合、同じ状態遷移のパスのユークリッド距離の２乗d2、等化波形と同じ状態遷移のパスとのメトリックの差s(n)、勾配ベクトルはそれぞれ、数式２３〜数式２５のように表される。
Figure 0004109173
Figure 0004109173
Figure 0004109173
従って、タップ係数c(k, n)は、次式のように更新される。
Figure 0004109173
８）正解ビット系列(1000110)、不正解ビット系列(1001110)の場合、タップ係数c(k, n)は、次式のように更新される。
Figure 0004109173
９）正解ビット系列(0111001)、不正解ビット系列(0110001)の場合、同じ状態遷移のパスのユークリッド距離の２乗d2、等化波形と同じ状態遷移のパスとのメトリックの差s(n)、勾配ベクトルはそれぞれ、数式２８〜数式３０のように表される。
Figure 0004109173
Figure 0004109173
Figure 0004109173
従って、タップ係数c(k, n)は、次式のように更新される。
Figure 0004109173
１０）正解ビット系列(0110001)、不正解ビット系列(0111001)の場合、タップ係数c(k, n)は、次式のように更新される。
Figure 0004109173
１１）正解ビット系列(0111000)、不正解ビット系列(0110000)の場合、同じ状態遷移のパスのユークリッド距離の２乗d2、等化波形と同じ状態遷移のパスとのメトリックの差s(n)、勾配ベクトルはそれぞれ、数式３３〜数式３５のように表される。
Figure 0004109173
Figure 0004109173
Figure 0004109173
従って、タップ係数c(k, n)は、次式のように更新される。
Figure 0004109173
１２）正解ビット系列(0110000)、不正解ビット系列(0111000)の場合、タップ係数c(k, n)は、次式のように更新される。
Figure 0004109173
１３）正解ビット系列(1111001)、不正解ビット系列(1110001)の場合、同じ状態遷移のパスのユークリッド距離の２乗d2、等化波形と同じ状態遷移のパスとのメトリックの差s(n)、勾配ベクトルはそれぞれ、数式３８〜数式４０のように表される。
Figure 0004109173
Figure 0004109173
Figure 0004109173
従って、タップ係数c(k, n)は、次式のように更新される。
Figure 0004109173
１４）正解ビット系列(1110001)、不正解ビット系列(1111001)の場合、タップ係数c(k, n)は、次式のように更新される。
Figure 0004109173
１５）正解ビット系列(1111000)、不正解ビット系列(1110000)の場合、同じ状態遷移のパスのユークリッド距離の２乗d2、等化波形と同じ状態遷移のパスとのメトリックの差s(n)、勾配ベクトルはそれぞれ、数式４３〜数式４５のように表される。
Figure 0004109173
Figure 0004109173
Figure 0004109173
従って、タップ係数c(k, n)は、次式のように更新される。
Figure 0004109173
１６）正解ビット系列(1110000)、不正解ビット系列(1111000)の場合、タップ係数c(k, n)は、次式のように更新される。
Figure 0004109173
 なお、上記タップ係数が更新されるのは、ビット系列(x00x11x)(x11x00x)が検出されたときのみである。
図１０は、従来の適応等化装置の構成を示す図である。この適応等化装置は、上記１）〜１６）で示した係数更新式を用いて適応等化を行うものである。
光ヘッド２は、光ディスク１に記録されている記録ビット系列を読み取る。
A／D変換器３は、上記光ヘッド２により読み取られた記録ビット系列（アナログ再生信号）をＡ／Ｄ変換する。
等化器４は、上記Ａ／Ｄ変換器３の出力信号を等化する。
ビタビ復号器５は、上記等化器４から出力される等化信号を最尤復号する。
遅延器６は、上記等化信号（等化器４出力）の遅延調整を行う。
遅延器７は、上記デジタル再生信号（等化器４入力）の遅延調整を行う。
係数適応制御器８は、上記ビタビ復号器５の出力信号（最尤復号ビット系列）と上記遅延器６の出力信号と上記遅延器７の出力信号とに基づいて上記等化器４で用いるタップ係数を適応的に制御する。
次に、動作について説明する。
光ディスク１に記録されている記録ビット系列は、光ヘッド２によってアナログ再生信号として読み取られる。読み取られたアナログ再生信号は、Ａ／Ｄ変換器３によってデジタル再生信号に変換され、等化器４でPR(1,2,2,1)に等化される。等化されたデジタル信号は、ビタビ復号器５によって最尤復号され、これにより、最尤復号ビット系列が得られる。
上記ビタビ復号器５で得られた最尤復号ビット系列とのタイミングを調整するために、等化器４出力は、遅延器６で遅延調整され、等化器４入力は、遅延器７で遅延調整される。係数適応制御器８では、上記復号ビット系列と上記遅延調整された等化器出力と上記遅延調整された等化器入力とに基づいて上記タップ係数が適応的に更新され、該更新されたタップ係数は上記等化器４に出力される。このようにして、等化器４は、デジタル再生信号を適応的に等化することができる。
ここで、係数適応制御器８について図１１を用いて説明する。図１１は、係数適応制御器８の構成を示すブロック図である。
図１１において、ビット系列検出回路８１は、復号ビット系列から特定のビット系列を検出する。最尤復号誤差算出回路８２は、遅延調整された等化器４出力から１６種類の最尤復号誤差を求め、そのうちの１つをビット系列検出信号により選択する。勾配ベクトル算出回路８３は、遅延調整された等化器４入力から１６種類の誤差特性曲面における勾配ベクトルを算出し、そのうちの１つをビット系列検出信号により選択する。更新制御回路８４は、上記ビット系列検出信号に基づいて係数更新信号を出力する。係数更新回路８５は、上記係数更新信号に基づいてタップ係数の更新を行う。
次に、係数適応制御方法について説明する。
ビット系列検出回路８１では、復号ビット系列から特定のビット系列(x00x11x)(x11x00x)を検出する。なお、上記の例では特定のビット系列は１６種類であるので、検出された場合はそれに応じた１〜１６の値を出力し、検出されなかった場合は０を出力するように構成してもよい。
最尤復号誤差算出回路８２では、遅延調整された等化器４出力から１６種類の最尤復号誤差を求め、上記ビット系列検出信号によりそのうちのひとつを選択し、勾配ベクトル算出回路８３に出力する。勾配ベクトル算出回路８３では、上記最尤復号誤差と上記遅延調整された等化器４入力から１６種類の誤差特性曲面における勾配ベクトルを算出し、上記ビット系列検出信号によりそのうちのひとつを選択し、係数更新回路８５に出力する。
更新制御回路８４では、上記ビット系列検出信号の値に応じて係数更新信号を係数更新回路８５に出力し、係数更新回路８５では、上記勾配ベクトルに係数μをかけたものをタップ係数に加えて新たなタップ係数として出力する。なお、係数更新信号がLowの時にはタップ係数は更新しない。
奥村 哲也 他4名、「ニュー アダプティブ エクアライゼーション メソド フォー ピーアールエムエル システム ユージング シークェンストゥ アンプリチュード マージン（New adaptive equalization method for PRML system using sequenced amplitude margin）」、テクニカル ダイジェスト オブ オプティカル データ ストレイジ 2003（Technical Digest of Optical Data Storage 2003）、2003年5月11日，p.96-98
図１０に示した従来の適応等化装置では、ビタビ復号器５で得られる最尤復号ビット系列を用いて係数適応制御を行なっている。そして、この復号ビット系列とタイミングを合わせるために、遅延器６、７により等化器４の入出力を遅延させている。
ビタビ復号器５は、トレリス線図における生き残りパスが１つだけになった後に、その生き残りパスに対応するビットを復号するため、１つだけになると見込まれる長さのパスメモリが必要であり、その分だけの遅延が必要となる。もしパスメモリが３０段であれば、最低でも３０クロック分の遅延が必要となる。
このように、ビタビ復号器５の遅延が大きいため、タップ係数を適応的に制御するループの遅延が大きくなる。このため、最適なタップ係数を得るまでに長い時間を要したり、また光ヘッド読み取り波形の急激な変動に追従したりするのが困難であった。さらに、段数が長い遅延器が必要であり、回路規模の増大を招いていた。
本発明は、上記問題点を解消するためになされたものであり、係数制御ループの遅延を小さく抑えて係数の収束特性を向上させることのできる適応等化装置を提供することを目的とする。
本発明の請求項１にかかる適応等化装置は、記録媒体から読み出された再生信号をタップ係数を用いて等化する等化器と、上記等化器から出力される等化信号を最尤復号する最尤復号器と、上記等化信号を２値化する第１の２値化器と、上記再生信号を２値化する第２の２値化器と、上記最尤復号結果である最尤復号信号、上記最尤復号過程における仮復号信号、上記第１の２値化器の出力信号、または上記第２の２値化器の出力信号のいずれか１つを選択する選択器と、上記再生信号を遅延調整して上記選択器の出力信号のタイミングに合わせる第１の遅延器と、上記等化信号を遅延調整して上記選択器の出力信号のタイミングに合わせる第２の遅延器と、上記選択器の出力信号、上記第１の遅延器の出力信号、及び上記第２の遅延器の出力信号に基づいて最尤復号時の誤差を極小化するように上記タップ係数を適応的に制御する係数適応制御器とを備えたことを特徴とするものである。
また、本発明の請求項２にかかる適応等化装置は、請求項１に記載の適応等化装置において、上記選択器は、上記係数適応制御器にて上記等化信号から算出した最尤復号時の誤差に基づいて上記選択を行うことを特徴とするものである。
また、本発明の請求項３にかかる適応等化方法は、記録媒体から読み出された再生信号をタップ係数を用いて等化する等化ステップと、上記等化ステップで得られた等化信号を最尤復号する最尤復号ステップと、上記等化信号を２値化する第１の２値化ステップと、上記再生信号を２値化する第２の２値化ステップと、上記最尤復号結果である最尤復号信号、上記最尤復号過程における仮復号信号、上記２値化された等化信号、または上記２値化された再生信号のいずれか１つを選択する選択ステップと、上記再生信号を遅延調整して上記選択信号のタイミングに合わせる第１の遅延ステップと、上記等化信号を遅延調整して上記選択ステップで得られた選択信号のタイミングに合わせる第２の遅延ステップと、上記選択信号、上記遅延調整された再生信号、及び上記遅延調整された等化信号に基づいて最尤復号時の誤差が極小化するように上記タップ係数を適応的に制御する係数適応制御ステップと、を含む、ことを特徴とするものである。
また、本発明の請求項４にかかる適応等化方法は、請求項３に記載の適応等化方法において、上記選択ステップは、上記係数適応制御ステップにて上記等化信号から算出した最尤復号時の誤差に基づいて上記選択を行うものであることを特徴とするものである。
本発明にかかる適応等化装置は、ビタビ復号による復号ビット系列よりも早い時点で得られるビット系列を基にして係数を適応制御するようにしたので、係数制御ループのループ遅延を小さく抑えることができ、係数の収束特性が向上する。また、遅延調整のための遅延器の段数を削減できるため、回路規模を削減することができる。
以下、本発明にかかる実施の形態について図面を参照しながら説明する。なお、ここで示す実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定されるものではない。
（参考例１）
以下に、本発明の参考例１にかかる適応等化装置について図１を用いて説明する。
図１は、本参考例１による適応等化装置の構成を示す図である。なお、図１において、図１０と同一または相当する構成要素については同じ符号を用い、その説明を省略する。
遅延器１１１は、等化器４出力を遅延調整して、最尤復号過程における仮復号ビット系列のタイミングに合わせる。遅延器１１２は、等化器４入力を遅延調整して、上記仮復号ビット系列のタイミングに合わせる。
なお、ビタビ復号器５は、トレリス線図における生き残りパスが１つだけになった後に、その生き残りパスに対応するビットを復号するため、１つだけになると見込まれる十分な長さのパスメモリを用意している。例えば、パスメモリの長さを３０段とすると、実際に３０段目でやっと生き残りパスが１本になることはまれであり、ビタビ復号器５入力信号にかなり大きな雑音が重畳されている場合に限られる。もちろん、最尤復号結果として用いるためには冗長性が不可欠であり、３０段の長さには大きな意味があるが、逐次的に適応等化する場合には、上述のように、例えば１０段目のパスメモリからビット系列を仮に復号したとしても実用上問題はない。従って、本参考例１では、最尤復号過程における仮復号ビット系列として、１０段目のパスメモリから得る場合について説明する。
また、係数適応制御器８は、等化器４出力をPR(a,b,b,a)等化、PR(a,b,a)等化、PR(a,b,c,b,a)等化となるようにタップ係数を適応制御するものである。具体的なPRクラスとしては、(1,2,2,1)、(3,4,4,3)、(1,2,1)、(1,2,2,2,1)などがあり、本参考例１では、PR(1,2,2,1)等化となるようタップ係数を適応制御するものとする。
次に、動作について説明する。
光ディスク１に記録されている記録ビット系列は、光ヘッド２によってアナログ再生信号として読み取られる。Ａ／Ｄ変換器３によってデジタル再生信号に変換され、等化器４でPR(1,2,2,1)に等化される。等化されたデジタル信号は、ビタビ復号器５によって最尤復号され、これにより、最尤復号ビット系列が得られる。
一方、遅延器１１１,１１２では、それぞれ、最尤復号過程の仮復号ビット系列（例えば、１０段目のパスメモリから得られた仮復号ビット系列）とのタイミングが合うよう、上記等化器４出力、上記等化器４入力の遅延調整を行い、係数適応制御器８に出力する。
そして、係数適応制御器８では、上記仮復号ビット系列、上記遅延調整された等化器４出力、及び上記遅延調整された等化器４入力に基づいて、タップ係数を適応的に更新する。
このような参考例１では、ビタビ復号器５のパスメモリの途中(例えば、１０段目)から得られた仮復号ビット系列を係数適応制御器８に入力し、該仮復号ビット系列、遅延器１１１で遅延調整された等化器４出力、及び遅延器１１２で遅延調整された等化器４入力に基づいてタップ係数を適応的に制御するようにしたので、遅延器１１１、１１２の段数をこの例では従来よりも２０段も少なくすることができ、適応等化に要するループ遅延は２０段分短くなり、その結果、係数の収束特性を向上させることができる。また、削減された遅延段数分、回路規模を削減することができる。
（参考例２）
以下に、本発明の参考例２にかかる適応等化装置について図２を用いて説明する。
図２は、本参考例２による適応等化装置の構成を示す図である。なお、図２において、図１０と同一または相当する構成要素については同じ符号を用い、その説明を省略する。
２値化器１２１は、等化器４出力を２値化する。遅延器１２２は、上記等化器４出力を遅延調整して、上記２値化器１２１の出力信号のタイミングに合わせる。遅延器１２３は、上記等化器４入力を遅延調整して、上記２値化器１２１の出力信号のタイミングに合わせる。
なお、最尤復号で得られたビット系列が最も記録ビット系列に近いと考えられるが、それ以外の方法でもビット系列を得ることはできる。例えば、等化器４出力をレベル判別で２値化しても記録ビット系列に近いビット系列を得ることができる。もちろん、最尤復号を行っていない分だけ誤り率が高くなる可能性が高いが、逐次的に適応等化する場合では実用上十分である場合もある。従って、本参考例２では、等化器４出力を２値化して得られるビット系列を用いて係数適応制御を行うものとする。
次に、動作について説明する。
光ディスク１に記録されている記録ビット系列は、光ヘッド２によってアナログ再生信号として読み取られる。Ａ／Ｄ変換器３によってデジタル再生信号に変換され、等化器４でPR(1,2,2,1)に等化される。等化されたデジタル信号は、ビタビ復号器５によって最尤復号され、これにより、最尤復号ビット系列が得られる。
一方、２値化器１２１では、上記等化器４出力を２値化して得られたビット系列を係数適応制御器８へ出力する。また、遅延器１２２,１２３では、それぞれ、上記２値化器１２１から出力されるビット系列とのタイミングが合うよう、上記等化器４出力、上記等化器４入力の遅延調整を行い、係数適応制御器８へ出力する。
そして、係数適応制御器８では、上記２値化器１２１から出力されるビット系列、上記遅延調整された等化器４出力、及び上記遅延調整された等化器４入力に基づいて、タップ係数を適応的に更新する。
このような参考例２では、２値化回路１２１で等化器４出力から得られたビット系列を係数適応制御器８に入力し、該ビット系列、遅延器１２２で遅延調整された等化器４出力、及び遅延器１２３で遅延調整された等化器４入力に基づいてタップ係数を適応的に制御するようにしたので、ビタビ復号器５の遅延を待つ必要がなくなり、遅延器１２２,１２３の遅延段数を図１における遅延器１１１,１１２よりも短くすることができ、適応等化に要するループはさらに短くなり、その結果、係数の収束特性を向上させることができる。また、削減された遅延段数分、回路規模を削減することができる。
（参考例３）
以下に、本発明の参考例３にかかる適応等化装置について図３を用いて説明する。
図３は、本参考例３による適応等化装置の構成を示す図である。なお、図３において、図１０と同一または相当する構成要素については同じ符号を用い、その説明を省略する。
２値化器１３１は、等化器４入力を２値化する。遅延器１３２は、等化器４出力を遅延調整して、上記２値化器１３１の出力信号のタイミングに合わせる。遅延器１３３は、上記等化器４入力を遅延調整して、上記２値化器１３１の出力信号のタイミングに合わせる。
なお、最尤復号で得られたビット系列が最も記録ビット系列に近いと考えられるが、それ以外の方法でもビット系列を得ることはできる。例えば、等化器４入力をレベル判別で２値化してもまた記録ビット系列に近いビット系列を得ることができる。もちろん、最尤復号を行わず、波形等化も行っていない分だけ誤り率が高くなる可能性が高いが、逐次的に適応等化する場合では実用上十分である場合もある。従って、参考例３では、等化器４出力を２値化して得られるビット系列を用いて係数適応制御を行うものとする。
次に、動作について説明する。
光ディスク１に記録されている記録ビット系列は、光ヘッド２によってアナログ再生信号として読み取られる。Ａ／Ｄ変換器３によってデジタル再生信号に変換され、等化器４でPR(1,2,2,1)に等化される。等化されたデジタル信号は、ビタビ復号器５によって最尤復号され、これにより、最尤復号ビット系列が得られる。
一方、２値化器１３１では、上記等化器４入力を２値化して得られたビット系列を係数適応制御器８へ出力する。また、遅延器１３２,１３３では、それぞれ、上記２値化器１３１から出力されるビット系列とのタイミングが合うよう、上記等化器４出力、上記等化器４入力の遅延調整を行い、係数適応制御器８へ出力する。
そして、係数適応制御器８では、上記２値化器１３１から出力されるビット系列、上記遅延調整された等化器４出力、及び上記遅延調整された等化器４入力に基づいて、タップ係数を適応的に更新する。
このような参考例３では、２値化器１３１で等化器４入力から得られたビット系列を係数適応制御器８に入力し、該ビット系列、遅延器１３２で遅延調整された等化器４出力、及び遅延器１３３で遅延調整された等化器４入力に基づいてタップ係数を適応的に制御するようにしたので、等化器４の遅延を待つ必要がなくなり、遅延器１３２,１３３の遅延段数を図２における遅延器１２２,１２３よりも短くすることができ、適応等化に要するループはさらに短くなり、その結果、タップ係数の収束特性を向上させることができる。また、削減された遅延段数分、回路規模を削減することができる。
（実施の形態１）
以下に、本発明の実施の形態１にかかる適応等化装置について図４を用いて説明する。
図４は、本実施の形態１による適応等化装置の構成を示す図である。なお、図４において、図１０と同一または相当する構成要素については同じ符号を用い、その説明を省略する。
２値化器１４１は、等化器４出力を２値化する。２値化器１４２は、等化器４入力を２値化する。
遅延器１４３は、等化器４出力を遅延調整して、復号ビット系列bv、仮復号ビット系列bvi、上記２値化器１４１出力bby、及び上記２値化器１４２出力bbuのそれぞれのビット系列のタイミングに合わせた４種類の等化器４出力y v 、y vi 、y by 、y bu を出力する。遅延器１４４は、等化器４入力を遅延調整して、復号ビット系列bv、仮復号ビット系列bvi、上記２値化器１４１出力bby、及び上記２値化器１４２出力bbuのそれぞれのビット系列のタイミングに合わせた４種類の等化器４入力u v 、u vi 、u by 、u bu を出力する。
選択器１４５は、外部からの選択信号selの入力により、復号ビット系列bv、仮復号ビット系列bvi、上記２値化器１４１出力bby、または上記２値化器１４２出力bbuのいずれかを選択する。選択器１４６は、外部からの選択信号selの入力により、上記遅延器１４３の出力yv、yvi、yby、ybuのうちのいずれかを選択する。選択器１４７は、外部からの選択信号selの入力により、上記遅延器１４４の出力uv、uvi、uby、ubu のうちのいずれかを選択する。
次に、動作について説明する。
光ディスク１に記録されている記録ビット系列は、光ヘッド２によってアナログ再生信号として読み取られる。Ａ／Ｄ変換器３によってデジタル再生信号に変換され、等化器４でPR(1,2,2,1)に等化される。等化されたデジタル信号は、ビタビ復号器５によって最尤復号され、これにより、最尤復号ビット系列が得られる。
一方、選択器１４５では、外部から入力された選択信号selにより、ビタビ復号器５から得られる最尤復号ビット系列bv、ビタビ復号過程における仮復号ビット系列bvi、等化器４出力を２値化して得られるビット系列bby、等化器４入力を２値化して得られるビット系列bbuの４種類のうちの１つが選択され、係数適応制御器８に入力される。
また、選択器１４６では、上記選択信号selにより、上記４種類のビット系列とタイミングを合わせるために遅延調整された４種類の等化器４出力yv、yvi、yby、ybuのうちの１つが選択され、係数適応制御器８に入力される。
また、選択器１４７では、上記選択信号selにより、上記４種類のビット系列とタイミングを合わせるために遅延調整された４種類の等化器４入力uv、uvi、uby、ubuのうちの１つが選択され、係数適応制御器８に入力される。
係数適応制御器８では、上記選択器１４５で選択されたビット系列ｂ、上記選択器１４６で選択された、遅延調整された等化器４出力yd、及び上記選択器１４７で選択された、遅延調整された等化器４入力udに基づいてタップ係数を適応的に更新する。
ここで、上記適応等化装置の外部から与えられる選択信号selについて説明する。選択信号selの決定には様々な方法が考えられるが、ここでは一例として経過時間に基づく決定方法を挙げる。
初期状態では、光ディスク１などの記録媒体から等化器４までのチャネル特性は不明であるため、等化器４のタップ係数はセンターのみが1で残りは0となるように初期設定する。これは、等化器４入力が単に遅延されたものが等化器４出力となることを意味し、波形等化が行われないことを意味する。そのため、ビット系列bbyは誤りが含まれている可能性が高く、これを選択して係数適応制御を行うと誤った方向に係数が制御する虞がある。同様に、ビット系列bviも誤りが含まれている可能性が高いため、最も誤りが少ないと思われるビット系列bvを選択して係数適応制御を行うように選択信号selを決定する。また、等化器４出力および等化器４入力の遅延段数もそれに応じて切り替えるようにする。
しかしながら、このままではループ遅延が長いために係数が最適値に収束するまでに長い時間を要する。
そこで、ある一定の時間が経過したのちビット系列bviを選択するように選択信号selを決定する。ある一定時間係数適応制御を行えば、等化器特性は向上し、ビット系列bviの信頼性も向上するため、このように決定しても正しい方向に係数を制御することができる。さらに一定の時間が経過した後にビット系列bbyを選択するように選択信号selを決定し、最終的にはビット系列bbuを選択するように選択信号selを決定する。
このように、時間経過とともに選択するビット系列をbv、bvi、bby、bbuと順に変えていくように選択信号selを変化させるようにすれば、係数が最適値へと収束するまでの期間を短縮させることができるとともに、チャネル特性の急激な変動に追従することもできる。
このような実施の形態１では、外部から入力される選択信号selに基づいて、最尤復号ビット系列bv、ビタビ復号過程における仮復号ビット系列bvi、等化器４出力を２値化して得られるビット系列bby、等化器４入力を２値化して得られるビット系列bbuの４種類のうちの１つを選択して係数適応制御器８に入力し、選択されたビット系列ｂと、該ビット系列とのタイミングが合うよう遅延調整された等化器４出力yd、及び等化器４入力uとに基づいてタップ係数を適応的に制御するようにしたので、再生信号の品質にあわせて適応等化を行うことができ、係数の収束特定を向上させることができる。
（実施の形態２）
以下に、本発明の実施の形態２にかかる適応等化装置について図５を用いて説明する。
図５は、本実施の形態２による適応等化装置の構成を示す図である。なお、図５において、図４と同一または相当する構成要素については同じ符号を用い、その説明を省略する。
選択信号生成器１５１は、等化器４出力から求めた最尤復号時の誤差に基づいて選択信号selを生成する。ここで、最尤復号誤差が小さい場合は、等化器４入力を２値化して得られたビット系列であっても十分誤りが少ないと考えられ、最尤復号誤差が大きい場合は、ビタビ復号器５によって得られた復号ビット系列でなければ誤りを除去できないと考えられる。したがって、選択信号生成器１５１は、係数適応制御器８から最尤復号誤差を受け取り、最尤復号誤差の大小によって、どのビット系列を選択するかを決定する。
次に、動作について説明する。
光ディスク１に記録されている記録ビット系列は、光ヘッド２によってアナログ再生信号として読み取られる。Ａ／Ｄ変換器３によってデジタル再生信号に変換され、等化器４でPR(1,2,2,1)に等化される。等化されたデジタル信号は、ビタビ復号器５によって最尤復号され、これにより、最尤復号ビット系列が得られる。
一方、選択信号生成器１５１では、係数適応制御器８から最尤復号誤差を受け取り、該最尤復号誤差に基づいて選択信号selを生成する。そして、選択器１４５では、上記選択信号selにより、ビタビ復号器５から得られる最尤復号ビット系列bv、ビタビ復号過程における仮復号ビット系列bvi、等化器４出力を２値化して得られるビット系列bby、等化器４入力を２値化して得られるビット系列bbuの４種類のうちの１つが選択され、係数適応制御器８に入力される。また、選択器１４６では、上記選択信号selにより、上記４種類のビット系列とタイミングを合わせるために遅延調整された４種類の等化器４出力yv、yvi、yby、ybuのうちの１つが選択され、係数適応制御器８に入力される。また、選択器１４７では、上記選択信号selにより、上記４種類のビット系列とタイミングを合わせるために遅延調整された４種類の等化器４入力uv、uvi、uby、ubuのうちの１つが選択され、係数適応制御器８に入力される。
係数適応制御器８では、上記選択器１４５で選択されたビット系列ｂ、上記選択器１４６で選択された、遅延調整された等化器４出力yd、及び上記選択器１４７で選択された、遅延調整された等化器４入力udに基づいてタップ係数を適応的に更新する。
このような実施の形態２では、選択信号生成器１５１で生成した選択信号selに基づいて、最尤復号ビット系列bv、ビタビ復号過程における仮復号ビット系列bvi、等化器４出力を２値化して得られるビット系列bby、等化器４入力を２値化して得られるビット系列bbuの４種類のうちの１つを選択して係数適応制御器８に入力し、選択されたビット系列ｂと、該ビット系列とのタイミングが合うよう遅延調整された等化器４出力yd、及び等化器４入力uとに基づいてタップ係数を適応的に制御するようにしたので、再生信号の品質にあわせて適応等化を行うことができ、係数の収束特定を向上させることができる。
また、適応等化装置の内部に選択信号生成器１５１を設けているため、選択信号の決定を自動的に行うことができ、ユーザの操作性が向上する。
なお、上記各実施の形態１〜２では、従来の係数適応制御器８を用いて説明したが、図６に示すように、更新制御回路８６にビット系列検出信号と最尤復号誤差を入力し、該ビット系列検出信号が０（つまり、ビット系列検出器８１にて特定ビット系列が検出されなかったとき）か、もしくは最尤復号誤差がある一定値を超えるときには係数を更新しないよう係数更新回路８５に指示するようにしても良い。これにより、最尤復号誤差が大きすぎるときは、ビット系列自体が誤っている可能性が高いため、誤った方向に係数を更新するのを回避することができる。
本発明の適応等化装置は、係数制御ループの遅延を小さく抑えて係数の収束特性を向上させることのできる適応等化装置として、光ディスク再生装置、磁気ディスク再生装置、光磁気ディスク再生装置などに利用可能である。
本発明の参考例１にかかる適応等化装置の構成を示すブロック図である。 本発明の参考例２にかかる適応等化装置の構成を示すブロック図である。 本発明の参考例３にかかる適応等化装置の構成を示すブロック図である。 本発明の実施の形態１にかかる適応等化装置の構成を示すブロック図である。 本発明の実施の形態２にかかる適応等化装置の構成を示すブロック図である。 本発明の係数適応制御器の構成を示すブロック図である。 理想PR(１,２,２,１)等化波形を示す図である。 理想PR（１,２,２,１）等化波形が与えられた場合のトレリス線図を示す図 である。 タップ数３のFIR型等化器の構成を示す図である。 従来の適応等化装置の構成を示すブロック図である。 従来の係数適応制御器の構成を示すブロック図である。
符号の説明
１ 光ディスク
２ 光ヘッド
３ Ａ／Ｄ変換器
４ 等化器
５ ビタビ復号器
６ 遅延器
７ 遅延器
８ 係数適応制御器
８１ ビット系列検出回路
８２ 最尤復号誤差算出回路
８３ 勾配ベクトル算出回路
８４ 更新制御回路
８５ 係数更新回路
８６ 更新制御回路
１１１ 遅延器
１１２ 遅延器
１２１ ２値化器
１２２ 遅延器
１２３ 遅延器
１３１ ２値化器
１３２ 遅延器
１３３ 遅延器
１４１ ２値化器
１４２ ２値化器
１４３ 遅延器
１４４ 遅延器
１４５ 選択器
１４６ 選択器
１４７ 選択器
１５１ 選択信号生成器

Claims (4)

  1. 記録媒体から読み出された再生信号をタップ係数を用いて等化する等化器と、
    上記等化器から出力される等化信号を最尤復号する最尤復号器と、
    上記等化信号を２値化する第１の２値化器と、
    上記再生信号を２値化する第２の２値化器と、
    上記最尤復号結果である最尤復号信号、上記最尤復号過程における仮復号信号、上記第１の２値化器の出力信号、または上記第２の２値化器の出力信号のいずれか１つを選択する選択器と、
    上記再生信号を遅延調整して上記選択器の出力信号のタイミングに合わせる第１の遅延器と、
    上記等化信号を遅延調整して上記選択器の出力信号のタイミングに合わせる第２の遅延器と、
    上記選択器の出力信号、上記第１の遅延器の出力信号、及び上記第２の遅延器の出力信号に基づいて最尤復号時の誤差が極小化するように上記タップ係数を適応的に制御する係数適応制御器とを備えた、
    ことを特徴とする適応等化装置。
  2. 請求項１に記載の適応等化装置において、
    上記選択器は、上記係数適応制御器にて上記等化信号から算出した最尤復号時の誤差に基づいて上記選択を行う、
    ことを特徴とする適応等化装置。
  3. 記録媒体から読み出された再生信号をタップ係数を用いて等化する等化ステップと、
    上記等化ステップで得られた等化信号を最尤復号する最尤復号ステップと、
    上記等化信号を２値化する第１の２値化ステップと、
    上記再生信号を２値化する第２の２値化ステップと、
    上記最尤復号結果である最尤復号信号、上記最尤復号過程における仮復号信号、上記２値化された等化信号、または上記２値化された再生信号のいずれか１つを選択する選択ステップと、
    上記再生信号を遅延調整して上記選択ステップで得られた選択信号のタイミングに合わせる第１の遅延ステップと、
    上記等化信号を遅延調整して上記選択信号のタイミングに合わせる第２の遅延ステップと、
    上記選択信号、上記遅延調整された再生信号、及び上記遅延調整された等化信号に基づいて最尤復号時の誤差が極小化するように上記タップ係数を適応的に制御する係数適応制御ステップと、を含む、
    ことを特徴とする適応等化方法。
  4. 請求項３に記載の適応等化方法において、
    上記選択ステップは、上記係数適応制御ステップにて上記等化信号から算出した最尤復号時の誤差に基づいて上記選択を行うものである、
    ことを特徴とする適応等化方法。
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