JP4106101B2

JP4106101B2 - 平面化相互接続層を構成する方法と半導体装置

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Publication number: JP4106101B2
Application number: JP20890795A
Authority: JP
Inventors: ケイ．ジェインマノジ
Original assignee: テキサスインスツルメンツインコーポレイテツド
Priority date: 1994-08-17
Filing date: 1995-08-16
Publication date: 2008-06-25
Anticipated expiration: 2015-08-16
Also published as: DE69535438T2; DE69535438D1; US5621241A; EP0697722A2; EP0697722A3; US5494854A; JPH0869999A; EP0697722B1

Description

【０００１】
【産業上の利用分野】
この発明は全般的に半導体装置の上にある誘電体の平面化、特に局部的な及び大域的なウェーハの平面度を改善する方法に関する。
【０００２】
【従来の技術及び課題】
半導体は計算機及びテレビの様な電子装置の集積回路に広く使われている。典形的には、こう云う集積回路は１個の結晶シリコン・チップの上に何千個又は何百万個ものトランジスタを組合せて、複雑な機能を果たすと共にデータを記憶する。所望の記憶容量及び機能は常に現在の製造能力に先行すると思われるので、これまで半導体業界では、所定の寸法のチップの上に一層多くのトランジスタを詰込むことができる様にする方法の改良に相当の研究努力が集中されてきた。従来、こう云う方法の改善により、トランジスタ及び相互接続部で達成し得る最小の特徴の幅は、大まかに云うと年間１３％縮小した。
【０００３】
現在の小形化及び機能化の傾向と共に、チップの中に信号を配送する為に使われる相互接続配線の複雑度もそれに対応して大きくなってきた。この配線は、金属導体の単一レベルに限られていたのもそんなに古いことではないが、現在では、稠密に詰込まれた導体の積重ね相互接続レベルは５個にもなっている（希望は更に多いレベルである）。パターンぎめされた導体の各レベルは、典形的には、好ましくは平面状の絶縁層の上に形成され、その後、隣合う導体の間のすき間が二酸化シリコンの様な絶縁材料で埋められている。都合の悪いことに、配線の高さ（即ち厚さ）を比例的に縮めることは一般的に望ましくないので、配線の幅及び間隔が縮むにつれて、このすき間を埋める作業が一層困難になる。こう云う状態の為、導体の間に深くて狭いすき間が形成され、絶縁材料に空所及び不連続部をつくらずに、こう云うすき間を埋めるのが困難である。
【０００４】
次世代のすき間を埋める解決策として、多くの材料及び方法が開発中である。将来性のある１つの方法が、１９９２年２月１８日にオルマーに付与された米国特許第５，０８９，４４２号に記載されている。この米国特許には、２工程の二酸化シリコン・デポジッション方法が記載されている。最初の工程の間、誘電体材料がデポジットされると同時にスパッタリングによってエッチングされる。即ち、外部から印加された磁界内でのプラズマ強化化学反応気相成長（ＰＥＣＶＤ）によってそれが行なわれる。スパッタリングによるエッチングは、導体の頂部の隅の上に於ける誘電体材料のデポジッションを除き、この材料の一部分を導体の間のすき間にデポジッションし直すことにより、すき間を埋める作業を助けると云われている。これは、すき間を埋めて、その下にある導体の形よりも一層滑らかな（縁がそれほど尖っていない）全体的にＶ字形の誘電体の面をつくることを保証すると云われている。或る点で、ウェーハを普通のＰＥＣＶＤ室（即ちスパッタリングによるエッチング能力を持たない）に移し、そこで第２の層として別の酸化物を加える。随意選択により、この後ウェーハを、例えば導体の頂部まで研磨することによって、平面化する。この米国特許の方法の１つの欠点は、スパッタリング＋デポジッション工程の正味のデポジッション速度が比較的低い（７００Å／分）ことである。別の欠点は、スパッタリング＋デポジッション工程が、埋設された空所及び不連続部を含まない「一層滑らかな」表面にする為に、誘電体の平面度を改善する様に見えないこと、そして実際にはその誘電体の平面度を損なう様に思われることである。
【０００５】
【課題を解決する為の手段及び作用】
この発明は、平面度を高めた相互接続構造と、製造の出来高を高め、すき間の埋めを良好にし、平面度を高め、半導体装置上の相互接続層のウェーハ内での一様度を高める方法とを提供する。典形的には平面度は、ウェーハに認められる段形の（山から谷までの）高さの（所定の方法による）寸法の分数で表わした減少として定量化される。良好な誘電体の平面度は極めて重要であることがあり、所定の相互接続層の上に追加の導電層を形成しなければならない場合、特にそうである。滑らかにすることは、一般的に段形の特徴の縁の勾配を少なくすることであるのに対し、平面化は段形の特徴の相対的な高さを減らすことである点で、平面化は滑らかさと区別される。ウェーハ内部の一様性は、ウェーハにわたる厚さ測定値の集合の標準偏差によって定義される。従って、これは厚さのゆっくりと変わる変化の目安である。標準偏差が小さいことは、ウェーハ内部の一様性が高い方法を特徴づけるものであり、これはとりわけ分解能の高い製版並びに過剰エッチ条件の低下にとって望ましいことである。典形的な非一様性は、化学的−機械的な研磨（ＣＭＰ）によって生ずることがあり、この結果、ウェーハにわたって誘電体の厚さの変動が起こり得る。
【０００６】
高密度プラズマ（ＨＤＰ）酸化物のデポジッションは、シリコン含有ガス、酸素含有ガス及び非反応性ガス（例えば稀ガス）の混合物を用いた直流バイアス・スパッタリングと同時の化学反応気相成長と定義する。この方法は、一般的に、良好な熱安定性、小さい湿気の吸収、及びすぐれた機械的な性質を持つ高品質の酸化物を形成する。多くの点で、ＨＤＰ酸化物は稠密な熱成長の酸化物と似ている。勿論、ＨＤＰは前に引用した米国特許に記載される外部磁界スパッタリング方式に比べて、室の設計が一層実用的にできること、特に一層大きなウェーハ寸法に対する倍率をとりやすいこと、デポジッション速度が５，０００Å／分より大きいこと、及び導体の幅に依存する平面化の性質を持つことと云う多くの利点がある。ここでは、すき間の埋めをよくする為に同時のデポジッション及び直流バイアス・スパッタリングを用いるＨＤＰ−ＳｉＯ₂デポジッション方式が、層間誘電体、特に幅の狭い導体の上及び周りにある誘電体の平面化を高めることにつながることが認識された。驚くべきことに、同時のＣＶＤ／直流バイアス・スパッタリングによってＨＤＰ酸化物を形成し（以下ＨＤＰと呼ぶ）、その後他の幾つかの方法の内の１つ（例えばＰＥＴＥＯＳ又はプラズマ強化テトラエチルオルトシリケート、ＣＶＤ）によって絶縁研磨層を形成し、その後に続いてこの中間構造の比較的短い化学的−機械的な研磨を行なうことを含む全体的な層間誘電体（ＩＬＤ）方式は、予想外に、ウェーハの出来高、平面度及びウェーハ内部の一様性に同時的な改善を招くことがあることが分かった。これは１つには、ＨＤＰ及びＣＭＰ方法の相補的な平面化（ＨＤＰによってうまく平面化されない特徴が、ＣＭＰによって選択的に平面化することができるとか或いはその逆）、ＨＤＰ酸化物に対するよりも、候補としての研磨層の材料に対する観察された一層高いデポジッション及び研磨速度、及び所定の最終的な厚さ及び平面度に必要な初めのデポジッションの厚さが一層小さいことを含む幾つかの観測された属性によるものであるかもしれない。
【０００７】
この発明は、前にデポジットされた導電層／絶縁層を含んでいてもよいが、半導体基板の上に平面化された相互接続層を構成する方法を提供する。この方法は、基板の上にパターンぎめされた導体の層を設け、この様な導体は基板の上方の予定の厚さまでデポジットされることが好ましく、好ましくは縦横比の小さい（即ち高さと幅の比が０．５未満）及び縦横比の大きい（即ち、高さと幅の比が１．０より大きい）導体の両方を含む。更にこの方法は、導体及び基板の上に同形の誘電体シード層（即ち、目立ったバックスパッタリングをしない）をデポジットすることを含むことができる。更にこの方法は、同時のＣＶＤ及びスパッタリングと云う方法により、パターンぎめされた導体及び基板の上に誘電体すき間充填層をデポジットすることを含む。この誘電体デポジッション方法は、シリコン含有成分、酸素含有成分及び不活性成分（更に好ましくは、シラン、Ｏ₂及びアルゴンの様なVIII族ガス）で構成されたガス混合物を使うことが好ましい。すき間充填層は、縦横比の小さい導体の上には、それが縦横比の大きい導体の上にデポジットされる時の少なくとも１．５倍の厚さにデポジットすることが好ましい。更にすき間充填層は、導体の間の１つ又は更に多くのすき間で測って、下側にある導体の厚さの５０％乃至１２５％の厚さにデポジットすることが好ましい。この後、構造全体の上に軟質（すき間充填層よりも一層容易に研磨できる）同形の誘電体研磨層をデポジットすることができる。この様な研磨層を含める場合、これはＰＥＴＥＯＳ，ＢＰＳＧ，ＢＳＧ，ＰＳＧ，酸化シラン及びその組合せからなる群から選ばれた材料で構成することができる。更にこの方法は、平面化を完成する為の比較的短いＣＭＰ工程を含む。この発明の方法により、全ての誘電体のデポジッションを同じ反応室内で行なうことが可能になる。
【０００８】
この発明は、基板の上に形成されたパターンぎめされた導体、好ましくは、縦横比の小さい導体及び大きい導体の両方の層を含む半導体構造をも提供する。更にこの構造は、導体及び基板の上にデポジットされた同形のシード層、好ましくは二酸化シリコンも含むことができる。更にこの構造は、縦横比の大きい導体の上にデポジットされた時の少なくとも１．５倍の厚さに縦横比の小さい導体の上にデポジットされた、導体の上に形成されるＨＤＰ酸化物の層を含む。ＨＤＰ酸化物の層は、導体の間の１つ又は更に多くのすき間で測って、下側にある導体の厚さの５０％乃至１２５％の厚さにデポジットすることが好ましい。更にこの構造は、ＨＤＰ酸化物の層の上に重なる酸化物研磨層を含むことができる。研磨層は略平面状の上面を持ち、これは少なくとも導体の厚さの５０％だけ導体の頂部より上方にある。
【０００９】
この発明の種々の特徴並びに利点は、以下図面について説明する所から最もよく理解されよう。
【００１０】
【実施例】
図１Ａについて説明すると、基板２０の上に変化する幅並びに大体７，５００Åの高さを持つ導体が断面で示されている。例として、特定の幅及び高さを導体並びに導体の間隔に割当ててあるが、この発明の全体的な考えは、或る範囲の導体の寸法及び間隔に用いることができる。大きな導体２２（例えばランディングパッド）は３mmを越える幅を持つ（縦横比が０．２５未満）。小さい導体２４は０．４mmの幅及び間隔（縦横比が１．９）を持ち、中くらいの導体２６（例えば供給レール）は０．５mmの幅と間隔（縦横比が１．５）を持つ。
【００１１】
公知の方法であるＰＥＴＥＯＳＣＶＤによってデポジットされた層間誘電体（ＩＬＴ）２８は２０，０００Åのデポジッションの後は図１Ａに示すのと似たものになり得る。例えば、ウェーハを大体１０トルの圧力まで真空に引いたアプライド・マティリアルズ・プレシジョン５，０００デポジッション室内に配置することができる。１０％のＴＥＯＳ、１０％のＯ₂及び８０％のＡｒからなるガス混合物を、約４００℃に加熱されたウェーハの真上の領域内でｒｆプラズマ内に導入し、ウェーハの表面に８，０００乃至９，０００Å／分の速度で二酸化シリコンをデポジットする。一般的にこう云う方法では、すき間２９の様な大きなすき間は平面化されない。然し、デポジッションの厚さが全般的にすき間の幅の半分を越えていれば、隣合った導体の向い合う壁にデポジットされた誘電体材料が側面からすき間を塞ぎ、不連続部３０の原因になる。向い合う壁の上の隅が向い合う壁の下側部分よりも一層早く誘電体材料を受ければ、上の隅が最初に出会う可能性があり、この為空所３２が形成される。不連続や空所の特徴は、ＩＬＤ２８の局部的な誘電体としての性質及び機械的な性質に悪影響を及ぼすことがある。
【００１２】
この様なデポジッションに伴う他の問題が起こるのは、典形的にはＩＬＤの上面を平面化せず、その代わりに、下側にある導体の高さに比肩し得る段形の不連続を残す為である。上面をできるだけ平面化するのが一般的に望ましいから、ＣＭＰを使って装置の形状を滑らかにすることができる。例えば、その全体的な構成を図９に示したストラスボー６ＤＳ−ＳＰの様な市場で入手し得る研磨装置で、装置を平面化することができる。この研磨装置は直径３０インチの主プラテン５０を持ち、それが１つ又は更に多くの研磨パッド５２（例えばローデル・スバIVボトム・パッド及びローデルＩＣ１，０００トップ・パッド）によって覆われている。研磨用スラリ５４は、典形的にはコロイド状シリカの懸濁質を含む塩基性溶液であるが、それが供給管５６を介して、例えばプラテンが３５rpm で回転する時、パッドの上に制御された速度（例えば２００ml／分）で導入される。ウェーハがウェーハ支持体（ストラスボーではそれが２つある）又はスピンドル５８に裏返しにして取付けられる。このスピンドルも好ましくは約２０rpm で回転する。ウェーハを持つスピンドルを、好ましくは５乃至６psi の下向きの力で、研磨パッドに押付ける。こう云う状態では、典形的には、ＰＥＴＥＯＳデポジッションでは、１，８００乃至２，０００Å／分の研磨速度が観測される。
【００１３】
図１Ｂは、上に述べた様なＣＭＰ研磨を２．５分間行なった後の図１Ａの装置を示す。右側の大きな導体２２の上では、ＩＬＤの平面度は１，５００Å以内であるが、小さな導体及び中くらいの導体２４，２６の上のＩＬＤの平面度は３，０００Åまでにとどまる。一層長く研磨することにより、一般的に局部的な平面度を改善することができる。然し、研磨を一層長くすることの欠点として、最初のデポジッションを一層厚手にすることが必要になり（研磨によって除く部分を一層多くしなければならないから）、それに伴ってデポジッションの深さが一層不確実になり、研磨が一層長くなることによって最終的なＩＬＤの厚さが不確実になる。一層厚手のデポジッションも一層長い研磨も、ウェーハの出来高を低下させる惧れがある。更に一層長い研磨はウェーハ内部の一様性にとって有害である傾向がある（例えば、ウェーハの縁がウェーハの中心よりもより多く研磨されることがある）。従って、ＩＬＤ内の空所や不連続を避けることができても、この方法では、所望の平面度、出来高及びウェーハ内部の一様性の目標を同時に達成することは不可能であることがある。
【００１４】
ＨＤＰは二酸化シリコンの化学反応気相成長の為に使われる比較的新しい方法である。図２Ａ−２Ｆについて説明すると、図１に示すのと同様な大きな導体、中くらいの導体及び小さな導体の１組が基板の上に設けられている。次に述べる手順を使って、例えば、アプライド・マティーリアルズ社のデポジッション室内で品質のよいＨＤＰをデポジットすることができる。ウェーハ（基板を含む）を、裏側のヘリウム冷却を利用して温度を制御することができる様に室内に取付ける。その後室を７ミリトルまで真空に引き、６８sccmのＯ₂及び１００sccmのＡｒの混合物を室に供給する。２，５００Ｗのｒｆ源の電力を使って、プラズマ（これもウェーハを加熱する）をつくり、裏側冷却により、ウェーハの温度を３３０℃に保つ。５０秒の動作の後、５０sccmのシランも室に導入し、ウェーハの上に酸化シランをデポジットさせる（この工程は、比較的継目なしにＨＤＰのデポジッションに移行する様に、一体のシード層を形成する為に使うことができる）。５６秒の動作の後、１，６００Ｗのバイアス電力を加えて、直流バイアス・スパッタリングを開始する。この時点で正味のデポジッション速度が４０ Å／秒に下り、デポジッションとスパッタリングの比は大まかに云うと４：１になる。この速度で、優れた品質の酸化物をデポジットすることができる。然し、この速度は例えばＰＥＴＥＯＳよりまだかなり低い。更に、このＨＤＰ酸化物は、ＰＥＴＥＯＳよりも一層稠密であるが、大まかに見て２５％の一層低い平均研磨速度を持つことが分かった。スパッタリングは、段の頂部に隣接して、即ち、導体の頂部と側面が出会う上面で、大まかにいって４５°の角度にＨＤＰ酸化物のデポジッションを整形すると考えられる。
【００１５】
図２Ｂは、約３，０００Åの深さ（例えば３００Å乃至１，０００Åの一体のシード層を含む）までデポジッションした後のＨＤＰＩＬＤ３４の大体の外観を示す。大きな導体２２の上では、隣接する導体からの間隔に無関係に、ＩＬＤのデポジッションの深さは予想通り３，０００Åである。然し、中くらい及び小さい導体２６，２４の上では、最大のデポジッションの深さは、予想外に僅か夫々２，２００Å及び１，７５０Åである。小さな導体２４の幅は３，０００Åのデポジッションの深さよりあまり大きくないので、ＩＬＤ３４はこれらの導体の上では既に三角形の外観を持ち始めていると考えられる。三角形の外観が形成されるのが一層遅く且つ一層大きいが、中くらいの導体２６でも同様である。驚くことに、導体の間隔又は隣接する導体の幅に関係なく、材料は全てのすき間で大体同じ速度でデポジットされている。
【００１６】
図２Ｃは、約５，０００Åの深さまでデポジッションを続けた後のＩＬＤ３４の大体の外観を示す。大きな導体２２の上のＩＬＤの深さは大まかに云って５，０００Åであるが、中くらい及び小さい導体２６，２４の上のＩＬＤの深さは、夫々大まかに云って依然として２，２００Å及び１，７５０Åである。よく分からないが、段形の特徴の上面の上でのＨＤＰのデポジッションでは、幅に依存性を持つ平衡点に達していて、その後では、段が持続している限り、この特徴の上では正味のデポジッション速度は０に近い状態が保たれていると考えられる。
【００１７】
図２Ｄは、約７，０００Åの深さまでデポジッションを続けた後のＩＬＤ３４の大体の外観を示す。導体のカバーについては５，０００Åの時と同様な傾向が認められるが、隣合った小さい導体の間並びに隣合った大きな導体の間のＩＬＤの上面の形は、すき間が殆ど埋められるにつれて、滑らかになり始める。
【００１８】
図２Ｅは、約１０，０００Åの深さまでデポジッションを続けた後のＩＬＤ３４の大体の外観を示す。この時点では、デポジッションの深さが導体の厚さを越えており、小さな導体２４の上の区域は段の高さが僅か４００Åである。中くらいの導体２６の上の区域は段の高さが僅か９００Åである。しかし、大きい導体２２の上の段の高さは依然として大まかに云って７，５００Åである。
【００１９】
最後に、図２Ｆはデポジッションを１８，０００Åで停止した後のＩＬＤ３４の大体の外観を示す。この深さでも、ＨＤＰのデポジッションは依然として大きな導体２２の上でＩＬＤを平面化することができないが、段形の特徴はその下にある導体よりも一層狭くすることができる。驚くべきことに、この最後の８，０００Åのデポジッションの間、大部分は滑らかにする作用により、小さい導体及び中くらいの導体の上のＩＬＤは大まかに云って２００Åまでしか平面化されなかった。全般的に、ＨＤＰデポジッションは、縦横比に従って特徴を平面化し、縦横比の大きい特徴が最初に平面化される。同様な寸法の特徴は、その特徴を取巻くすき間の幅に関係なく、同じ様な割合で平面化される。
【００２０】
例１
上に述べたＨＤＰ方法を図３のメタライズ試験回路に適用した。この回路は、アルミニウム−０．５％銅合金の約７，５００Åのデポジッションによってつくられた種々の導体の配置で構成されている。ＤＤ１と記した領域は、何れも幅０．５μｍで、隣接する導体からの間隔が０．５μｍである規則的に相隔たる導体の１，５００μｍ×３，０００μｍのブロック構造で構成される。ＤＤ２と記した領域は、何れも幅０．４μｍで、隣接する導体からの間隔が０．４μｍである規則的に相隔たった導体の１，５００μｍ×３，０００μｍのブロック構造で構成される。ＤＤ１及びＤＤ２の両方の脇に約１０μｍ幅の配電レール３８が接している。更に、構造全体の側面に１１０μｍ×１１０μｍの結合パッド３６の列があり、隣合うパッドは互いに約５０μｍ隔たっている。構造の右側に、結合パッド３６の別の大きなポピュレーションが存在する。
【００２１】
この実験では、この様な試験回路を含む何個かのウェーハを最初に１，０００ÅのＰＥＴＥＯＳシード層で覆った（この様なシード層も前に述べた様に酸化シラン層であってよい）。この様な層は、ＨＤＰデポジッションの間、導体自体のスパッタリングを防止するのに有利であることがあることが分かった。その後、ウェーハをＨＤＰデポジッション過程にかけたが、かけた時間の長さは異なっていて、ＨＤＰ酸化物の厚さが約３，０００Å，５，０００Å，７，５００Å，１０，０００Å，１８，０００Åのウェーハをつくった。この後、この様なウェーハをテンコールＰ１プロフィルメータ（微細に尖った針を使って、面に沿った高さの変動を測定する装置）によって個別に調べた。
【００２２】
例１で得られた平面化の結果が図４にまとめてあり、この図は、ＤＤ１，ＤＤ２及び結合パッド３６に対する段の高さ（構造の頂部から基板の上のＩＬＤの近くの区域までで測定する）を示すグラフである。配電レール３８に対するグラフは示してないが、これは結合パッドについて示したものと略同様であるからである。全ての構造は、ＨＤＰデポジッションの前の大体８，０００Åの測定された段の高さから始まる。図４から、３，０００ÅのＨＤＰデポジッションから大体１０，０００Åのデポジッションまで、ＤＤ１及びＤＤ２の両方に対する段の高さは１：１の直線的な傾向を辿ることが分かる。即ち、段の高さが大まかに云うと、デポジッションの量だけ減少する。然し、線幅が一層細いＤＤ２が、この線形領域に最初に入る様に見える。こう云う観測は、狭い構造の上のデポジッションでは、正味のデポジッション速度が０に近い動作領域になると云う理論を裏付ける。更に、１，０００Åの後、細い導体の上並びにその間の材料は、大体同じ割合でデポジットされる様に思われることに注意されたい。結合パッド及び配電レールは、１８，０００Åのデポジッションの後でも、実質的に平面化されていない。
【００２３】
ＨＤＰ酸化物は全般的にＰＥＴＥＯＳ酸化物より硬いことが分かった。同様な研磨条件の下では、ＨＤＰ酸化物の研磨は、ＰＥＴＥＯＳ酸化物より大体２５％遅い。一般的に、１ミクロン未満のメタライズ層は、その表面の大きな百分率は、縦横比の大きい稠密に詰込まれた導体でパターンぎめされており、その表面の比較的小さい百分率は、結合パッドの様な縦横比の小さい導体でパターンぎめされている。こう云う性質と、ＨＤＰの選択的な平面化との組合せにより、改良されたＩＬＤ構造及び方法が得られた。図５について説明すると、新しいＩＬＤ方法の最初の工程は、すき間を埋める為、並びに微細な構造の平面化の為の酸化物のデポジッションである。２番目に、酸化物の研磨層を加える。この層は特に面を一層平面化し又は滑らかにする必要はないが、すき間充填層よりも研磨しやすいことが好ましい。最後に、ＣＭＰ工程が残りの構造を平面化する。これは主に研磨層の一部分を研磨して除くことによって行なわれるが、或る実施例では、すき間充填層の若干の区域も研磨されることがある。この方法の利点は図６の説明から明らかになる。
【００２４】
図６Ａについて説明すると、この発明の一実施例の中間構造が示されている。すき間充填層３４（好ましくは一体のシード層を持つＨＤＰ酸化物）が、大体導体の高さまでデポジットされている。場合によってＰＥＴＥＯＳ、又は硼燐珪酸塩硝子（ＢＰＳＧ）、硼珪酸塩硝子（ＢＳＧ）又は燐珪酸塩硝子（ＰＳＧ）の様なドープされた酸化物の研磨層４０が、好ましくは同形で、この構造の上にデポジットされる。この代わりに、研磨層はＨＤＰ酸化物と同じ室内でデポジットされた酸化シランでも有利に構成することができる。酸化シランは、例えば、４００℃の温度、５乃至１０トルの圧力及び４００Ｗのｒｆ電力で、５０sccmのシラン及び１，０００sccmのＮ₂Ｏを使ってデポジットすることができる。何れにせよ、この層はすき間充填層３４よりも研磨が一層容易であって、それよりも一層高いデポジッション速度を持つことが好ましい。図６Ａと、ＰＥＴＥＯＳしかない図１Ａとの断面の違いに注意されたい。特に、図１Ａでは、ＩＬＤ２８の大きな百分率は隆起していて、すき間２９のもとのレベルを通り越して研磨しなければならない。これと対照的に、図６Ａは、大きな導体２２の上で、層４０の表面からの２つの主な突起を持っている。ウェーハの表面に研磨圧力が加えられると、力がこれらの突起区域（これは一般的にウェーハの表面積の小さな部分を占める）に集中し、こうして大きな導体の上での一層高い研磨速度を達成する。
【００２５】
図６Ｂは、この後の処理に使える状態になった最終的なＩＬＤ構造を示す。殆ど全体の研磨層が大きな導体２２の上では除去されているが、すき間充填層と研磨層の厚さの比が異なる所定の実施例では、こう云うことが起こることも起こらないこともあることに注意されたい。
【００２６】
例２
図７及び８について説明すると、何れも４個の試験ウェーハからなる６つの同一のロットに図３の試験導体パターンをつくった。各々のウェーハの上に、酸化シランのシード層、ＨＤＰ酸化物の層、及びＰＥＴＥＯＳの研磨層を表１に示す厚さにデポジットした。
【００２７】
【表１】
ロットシード層（Å）ＨＤＰ層（Å）研磨層（Å）
１１８０００
２５００３０００１５０００
３５００５０００１３０００
４５００７５００１０５００
５５００１００００８０００
６５００１８０００
各々のウェーハは、半製品のウェーハにデポジットされたＰＥＴＥＯＳから３，０００Åを除去する様な時間の間、同一ＣＭＰ条件で研磨した。研磨の後、各々のウェーハで、ＤＤ１，ＤＤ２及び結合パッドの段の高さを測定し、各々のロットでの段の高さを平均して、図７のグラフを求めた。半製品のウェーハから合計５，０００ÅのＰＥＴＥＯＳが（両方の研磨によって）除去される様な時間の間、各々のウェーハを再び研磨した。同様な段の高さの測定値を編集して、図８になった。
【００２８】
図７及び８は、ＨＤＰのすき間充填層を含めることにより、ＰＥＴＥＯＳだけの過程に比べて、ＩＬＤの平面度を著しく高めることができることを示している。３，０００Åの研磨では、５，０００ÅのＨＤＰ層で段の高さは２，２００Å未満であることが観測されたのに対し、全部ＰＥＴＥＯＳのＩＬＤでは、段の高さは殆ど５，０００Åである。５，０００Åの研磨では、７，５００ÅのＨＤＰ層で段の高さは２００Å未満であることが観測されたが、全部ＰＥＴＥＯＳのＩＬＤでは、段の高さは２，０００Åであった。更に、極めて厚手のＨＤＰのデポジッションでは、１０，０００Å及び１８，０００ÅのＨＤＰの厚さの所で、構造ＤＤ１及びＤＤ２に対して、負の段の高さ又は「皿形」によって示される様に、研磨後の全体的な平面度は中間の厚さのデポジッションの場合よりも実際には悪くなることがある。
【００２９】
一般的に、研磨条件がＣＭＰによって達成すべき平面度を特定し、研磨時間はこの仕様に合う様に調節される。例えば、１，０００Åの平面度の仕様では、ロット１の代わりに、ロット３又は４の中間のＩＬＤ構造を使うことにより、３３％一層高いＣＭＰの出来高（一定の処理時間を含む）が得られる。この出来高は、研磨層にＢＰＳＧ又は同様な研磨作用の早い材料を使うことによって更に高めることができる。
【００３０】
表２は図面に用いた番号を用いた若干の実施例のまとめを示す。
【００３１】
【表２】

この発明は、ここに述べた特定の例が、この発明を制限するものではなく、例示と見做すべきものであるから、こう云う例に制限されるものと解釈してはならない。この発明は、この発明の範囲を逸脱しない全ての方法及び構造を包括するものである。例えば、希望によっては、軟質研磨層自体は幾つかの部分層で構成することができる。
【００３２】
さらに以下の項目を開示する。
（１）縦横比の大きい導体及び小さい導体の両方を持つ半導体基板上に平面化相互接続層を構成する方法に於て、（ａ）前記基板上に形成されたパターンぎめした導体の層を設け、該パターンぎめした導体は前記基板より上方に予定の導体の厚さまでデポジットされ、（ｂ）前記導体及び前記基板の上に略同形の誘電体シード層をデポジットし、（ｃ）シリコン含有成分、酸素含有成分及び不活性成分で構成されたガス混合物を用いて、同時のＣＶＤ及び直流バイアス・スパッタリングによって前記誘電体シード層の上に誘電体すき間充填層をデポジットし、該すき間充填層は、該すき間充填層が前記縦横比の大きい導体の上にデポジットされる時の少なくとも１．５倍の厚さに前記縦横比の小さい導体の上にデポジットされ、（ｄ）ＰＥＴＥＯＳ，ＢＰＳＧ，ＢＳＧ，ＰＳＧ，酸化シラン及びその組合せからなる群から選ばれた材料で構成される同形の誘電体研磨層を前記すき間充填層の上にデポジットし、（ｅ）前記基板の上面を化学的−機械的な研磨過程によって研磨して、前記導体の頂部より前記導体の厚さの少なくとも５０％上方にある略平面状の誘電体上面を設ける工程を含み、こうして所望の最終的な誘電体の厚さ及び平面度を達成するのに要するデポジッションの厚さ並びに研磨時間を減少並びに短縮する方法。
【００３３】
（２）第１項記載の方法に於て、前記ガス混合物中のシリコン含有成分がシランである方法。
【００３４】
（３）第１項記載の方法に於て、前記ガス混合物中の酸素含有成分がＯ₂である方法。
【００３５】
（４）第１項記載の方法に於て、前記ガス混合物中の不活性成分がVIII族ガスである方法。
【００３６】
（５）第１項記載の方法に於て、最初にＣＶＤによって前記シード層をデポジットし、該ＣＶＤを続けながら、前記直流バイアス・スパッタリングを作用させることによって前記すき間充填層をデポジットすることに切換えることにより、前記誘電体シード層を前記誘電体すき間充填層と一体につくる方法。
【００３７】
（６）第１項記載の方法に於て、誘電体すき間充填層をデポジットする工程及び同形の誘電体研磨層をデポジットする工程が同じデポジッション室内で行なわれる方法。
【００３８】
（７）縦横比の大きい導体及び小さい導体の両方を持つ半導体基板上に平面化相互接続層を構成する方法に於て、（ａ）前記基板の上に形成されたパターンぎめした導体の層を設け、該パターンぎめした導体の頂部が予定の導体の厚さだけ前記基板より上方にあり、（ｂ）デポジッション室内で前記導体及び前記基板の上に同形の誘電体シード層をデポジットし、（ｃ）やはり前記デポジッション室内で、シラン、酸素含有成分及びVIII族ガス成分で構成されるガス混合物を用いて、同時のＣＶＤ及び直流バイアス・スパッタリングの方法によって、誘電体すき間充填層を前記シード層の上にデポジットし、前記すき間充填層は、該すき間充填層が前記縦横比の大きい導体の上にデポジットされる時の少なくとも１．５倍の厚さに縦横比の小さい導体の上にデポジットされ、（ｄ）前記基板の上面を化学的−機械的な研磨過程によって研磨して、前記導体の厚さの少なくとも５０％だけ前記導体の頂部より上方にある略平面状の誘電体上面を設ける工程を含み、こうして前記シード層を使って、前記直流バイアス・スパッタリングによって前記導体からの材料がスパッタリングされることを防止すると共に、所望の最終的な誘電体の厚さ及び平面度を達成するのに要するデポジッションの厚さを減少すると共に研磨時間を短縮した方法。
【００３９】
（８）第７項記載の方法に於て、前記研磨する工程の前に、前記すき間充填層の上に同形の誘電体研磨層をデポジットする工程を含み、該研磨層はＰＥＴＥＯＳ，ＢＰＳＧ，ＢＳＧ，ＰＳＧ，酸化シラン及びその組合せからなる群から選ばれた材料で構成されている方法。
【００４０】
（９）第８項記載の方法に於て、前記導体の間の１つ又は更に多くのすき間で測って、前記すき間充填層が前記導体の厚さの５０％乃至１２５％の厚さにデポジットされる方法。
【００４１】
（１０）共通の導電レベルの上に縦横比の大きい導体及び小さい導体の両方を持つ半導体装置に於て、（ａ）前記基板の上に形成されていて、予定の導体の厚さだけ前記基板より上方にある頂部を持つパターンぎめした導体の層と、（ｂ）前記導体及び基板の上に重なっていて、当該ＨＤＰ酸化物層が前記縦横比の大きい導体の上にデポジットされる時の少なくとも１．５倍の厚さに、（ｃ）当該ＨＤＰ酸化物層が前記縦横比の小さい導体の上にデポジットされるＨＤＰ酸化物層と、該ＨＤＰ酸化物層の上に重なっていて、少なくとも導体の厚さの５０％だけ前記導体の頂部より上方にある略平面状の上面を持つ酸化物研磨層とを有する半導体装置。
【００４２】
（１１）第１０項記載の半導体装置に於て、前記導体の間の１つ又は更に多くのすき間で測って、前記ＨＤＰ酸化物の厚さが該導体の厚さの５０％乃至１２５％である半導体装置。
【００４３】
（１２）第１０項記載の半導体装置に於て、前記導体及び基板の上に重なると共に前記ＨＤＰ酸化物層の下にある同形の誘電体シード層を有する半導体装置。
【００４４】
（１３）半導体装置及びそれをつくる方法を説明した。これは、誘電体の積重ねを用いて、製造の出来高、すき間の埋め、平面度及びウェーハ内部の一様性を改善する。すき間充填誘電体層３４（これは一体のシード層を含むことが好ましい）を最初に導体２２，２４，２６の上にデポジットする。層３４は高密度プラズマ（ＨＤＰ）二酸化シリコンのデポジッションであることが好ましく、これは２４，２６に示す様な縦横比の大きい導体を平面化するが、２２に示す様な縦横比の小さい導体を必ずしも平面化しない。好ましくはすき間充填層よりも研磨が一層早く進む誘電体研磨層４０を層３４の上にデポジットすることができる。研磨層は、例えばＴＥＯＳのプラズマ強化化学反応気相成長によって形成することができる。最後に、化学的−機械的な研磨過程を使って、研磨時間を最短にすると共に高度に平面化された構造をつくる様な形で、誘電体の積重ねを平面化する。
【図面の簡単な説明】
【図１】誘電体層の普通のＰＥＣＶＤ及び誘電体層の研磨後のパターンぎめされた導体の層を夫々示す断面図。
【図２】導体の同様な層の断面図で、デポジッション過程に於る幾つかの工程でのＨＤＰ酸化物層のデポジッションを示す。
【図３】試験回路の一部分の平面図で、回路の幾つかの要素の相対位置及び寸法を示す。
【図４】同じ試験回路上にある幾つかの特徴に対するＨＤＰ酸化物のデポジッションの厚さに対して平均の段の高さを示すグラフ。
【図５】この発明の一実施例のブロック図。
【図６】ＣＭＰの前後のこの発明の一実施例の断面図。
【図７】３，０００Åの研磨後の、積重ね内にあるＨＤＰ酸化物の厚さに対する１９，０００Å乃至２０，０００Åの誘電体の積重ねの平均の段の高さを示すグラフ。
【図８】５，０００Åの研磨後の、積重ね内にあるＨＤＰ酸化物の厚さに対する１９，０００Å乃至２０，０００Åの誘電体の積重ねの平均の段の高さを示すグラフ。
【図９】化学的−機械的な研磨機の全体的な配置を示す図。
【符号の説明】
２０基板
２２縦横比の小さい導体
２４，２６縦横比の大きい導体
３４すき間充填層
４０誘電体研磨層

Claims

絶縁層上に平坦化相互接続層を構成する方法において、
前記相互接続層は縦横比の大きい導体および小さい導体の両方を有し、前記方法は、
（ａ）前記絶縁層上に形成されたパターンぎめした導体の層を設け、前記パターンぎめした導体は前記絶縁層より上方に第１の厚さを有し、
（ｂ）前記導体および前記絶縁層の上に略同形の誘電体シード層をデポジットし、
（ｃ）シリコン含有成分、酸素含有成分および不活性成分で構成されたガス混合物を用いて、同時のＣＶＤおよび直流バイアススパッタリングによって前記誘電体シード層の上に誘電体すき間充填層をデポジットし、
デポジションは前記縦横比の大きい導体の上の前記すき間充填層内に尖端部を形成し、尖端部は第１の段の高さを有し（縦横比の大きい導体近くのすき間の上のすき間充填層の頂部に対して）、
デポジションは前記縦横比の小さい導体の上の前記すき間充填層内に平坦な領域を形成し、平坦な領域は第２の段の高さを有し（縦横比の小さい導体近くのすき間の上のすき間充填層の頂部に対して）、
第１の段の高さは第２の段の高さよりも小さく、
（ｄ）ＰＥＴＥＯＳ、ＢＰＳＧ、ＢＳＧ、ＰＳＧ、シラン酸化物およびその組み合わせからなる群から選ばれた材料で構成される同形の誘電体研磨層を前記すき間充填層の上にデポジットし、
（ｅ）前記研磨層の上面を化学的―機械的な研磨過程によって研磨して、前記導体の頂部より前記導体の厚さの少なくとも５０％上方にある略平面状の誘電体上面を設ける、
工程を含む方法。
共通の導電レベル上に縦横比の大きい導体および小さい導体の両方を持つ半導体装置において、前記装置は、
（ａ）第１の厚さを有する、絶縁層上のパターンぎめした導体の層と、
（ｂ）前記導体および前記絶縁層の上に重なっていて、前記縦横比の大きい導体の上に尖端部を有し、尖端部は第１の段の高さを有する（縦横比の大きい導体近くのすき間の上のＨＤＰ酸化物層の頂部に対して）ＨＤＰ酸化物層であって、
前記ＨＤＰ酸化物層は前記縦横比の小さい導体の上に平坦な領域を有し、平坦な領域は第２の段の高さを有し（縦横比の小さい導体近くのすき間の上のすき間充填層の頂部に対して）、
第１の段の高さは第２の段の高さよりも小さいＨＤＰ酸化物層と、
（ｃ）前記ＨＤＰ酸化物層の上に重なっていて、少なくとも前記導体の厚さの５０％だけ前記導体の頂部よりも上方にある略平面状の上面を持つ酸化物研磨層と、
を有する半導体装置。