JP4098240B2 - 出力信号縁が柔軟に順序付けられたロックされないデジタルシーケンサ回路 - Google Patents

Description

発明の分野
この発明はデジタル信号シーケンス回路に関する。特に、この発明は、出力信号縁が柔軟に順序付けられたクロックされないデジタル信号シーケンサに関する。

発明の背景
集積回路（ＩＣ）が進歩するにつれ、動作スピードはますます向上している。したがって、さまざまなＩＣ間でデータを交換するために利用できる時間の量はますます短くなっている。頑強なＩＣを実現するため、回路設計者は以下の課題を考慮しなければならない。

第１に、２つ以上の信号が共通の目的地、たとえば、所与の回路の入力端子に到達しようと「競争する」競争状態が時として起こる。目的地の回路は、信号がある順序で回路の入力端子に到達することを仮定して設計されていることがある。（この設計方法は避けることが好ましいが、競争状態を可能にすることによって回路の全体の性能が向上することがある。）しかしながら、製造または動作の条件によっては、「低速」と思われる信号が実際には競争に勝つこと、すなわち、「高速」と思われる信号より先に到達することがある。これらの条件には、極度の処理コーナー、温度および電源ハイ電圧値がある。そのような信号の逆転が起こると、回路の内部信号または出力信号にグリッチが現われることがある。たとえば、回路がステートマシンである場合、信号のグリッチはステートマシン全体を不良状態にすることがある。

第２に、回路が適切に機能するために、制御信号のパルスまたは縁は、ある特定の順序で発生しなければならないことがある。たとえば、ブロックＡおよびＢに記憶されるデータを交換する回路を考える。まず、ブロックＡからのデータは一時的なラッチにラッチされる。第２に、ブロックＢからのデータはブロックＡに記憶される。第３に、一時的なラッチからのデータはブロックＢに記憶される。これら３つのステップは、この正しい順序で行なわなければならず、さもなければデータが失われてしまう。この順序は、たとえば、適切な順序でのみ起こり得る３つのイネーブル信号を設けることによって確実にすることができる。

信号が特定の順番でアクティブになるようにするためにクロック信号がしばしば使用される。たとえば、図１Ａは単純なシーケンサ回路を示し、これは連続的なイネーブル信号として使用可能な３つの連続的な信号を生成するためにクロックを使用する。シーケンサ回路１００は、直列に接続されかつ出力Ａ１〜Ａ３をそれぞれ有するフリップフロップ１０１〜１０３を含む。フリップフロップはリセット信号ＲＳＴによってリセットされ、クロック信号ＣＫによってクロックされる。その直列の第１のフリップフロップ（１０１）への入力ＤＩＮは、イネーブル信号ＥＮをインバータ１１２によって反転されたフリップフロップ１０１の反転された出力と（ＡＮＤ−ゲート１１１において）ＡＮＤすることによって作られる。

図１Ｂは、図１Ａのシーケンサ回路１００のタイミング図である。リセット信号ＲＳＴがハイであると、３つのフリップフロップはリセットされ、３つのフリップフロップの出力信号はすべてローに保持される。リセット信号ＲＳＴがローであり、イネーブル信号ＥＮがハイになるとき、入力信号ＤＩＮはハイになる（時間Ｔ１）。クロック信号ＣＫの次
の立上がり縁では（時間Ｔ２）、第１のフリップフロップ１０１の出力信号Ａ１はハイになる。信号Ａ１は、インバータ１１２およびＡＮＤ−ゲート１１１を通ってフィードバックし、フリップフロップ入力信号ＤＩＮはローになる。クロック信号ＣＫの次の立上がり縁では（時間Ｔ３）、フリップフロップ出力信号Ａ１は、信号ＤＩＮのローの値に応答してローになり、フリップフロップ出力信号Ａ２はハイになる。クロック信号ＣＫの次の立上がり縁では（時間Ｔ４）、フリップフロップ出力信号Ａ２はローになり、フリップフロップ出力信号Ａ３はハイになる。クロック信号ＣＫの次の立上がり縁では（時間Ｔ５）、フリップフロップの出力信号Ａ３はローになる。

非常に信頼できるものであるが、図１Ａのクロックシーケンサ回路１００はすべての回路および用途に使用できるわけではない。シーケンサ出力信号Ａ１〜Ａ３間の遅延は、利用可能なクロック信号ＣＫのスピードによって必然的に制限され、これはシーケンサ出力信号によって制御される回路の動作を著しく低速化することがある。さらに、たとえば、ＩＣのパワーアップシーケンス中など、信頼できるクロック信号が利用可能でないときがある。ＩＣパワーアップシーケンスは、予め定められた順番で行なわなければならない多くのステップを含む。しかしながら、初期のステップ中は、電源ハイレベルは、信頼できるクロックを生成するのに必要とされるレベルより低くてもよい。

この状態は、クロック信号が一般にプログラム可能な経路設定リソースを使用して経路設定されるプログラマブル論理装置で悪化することがある。これらプログラム可能な経路設定リソースは、装置を信頼できるように構成するために電源が十分に上昇するまでクロック信号を経路設定することができない。したがって、プログラマブル論理装置は、パワーアップシーケンスを制御するために別の非プログラマブルクロック信号を設けなければならないことがある。

非プログラマブル装置でも、パワーアップシーケンスを制御するためにクロックが使用される場合、クロック回路にさらなるロードが加わる。クロックのスピードはＩＣ設計においてゲートアイテムであることが多いため、クロック信号のさらなるロードは避けなければならない。

さらに、装置内のさまざまな回路は同時に始動することが好ましい。パワーアップシーケンスを制御するために、クロックされるシーケンス回路を使用する場合、さまざまな回路間のクロック信号のスキューを考慮し、中立化することが好ましい。

したがって、クロックされないシーケンス回路は、たとえば、パワーアップシーケンスを制御するために使用されることがある。図２Ａは既知のクロックされないシーケンス回路を示す。

シーケンス回路２００は、直列に結合された５つのインバータ２０１〜２０５を含む単純な遅延チェーンである。第１のインバータ２０１の出力は出力信号Ｂ１を提供する。第３のインバータ２０３の出力は出力信号Ｂ２を提供する。第５のインバータ２０５の出力は出力信号Ｂ３を提供する。

図２Ｂは、図２Ａのシーケンサ回路２００のタイミング図である。出力信号の各対の間に２つのインバータがあるため、入力信号ＩＮがローになるとき、出力信号Ｂ１〜Ｂ３の各々はハイになる。信号Ｂ１〜Ｂ３の立上がり縁の順番は保証される。

しかしながら、この回路にもいくつかの欠点がある。図２Ｂに明らかに示されるように、出力信号は設定された順序で発生し、出力信号間の遅延は設定されている。

図３Ａは、第３の既知のシーケンサ回路３００を示し、これは異なるトリップ点を備えたインバータを使用して入力信号の変化縁のさまざまな点で出力信号を生成する。異なるトリガ電圧レベルを備えた３つのインバータを使用することによって、低速の入力信号ＳＩＮは入力信号の前縁の３つの異なる点で検出される。これら３つの異なる点は、出力信号が状態を変化させる順番を決定する。

シーケンサ回路３００は、インバータ３０１、３１１〜３１３、およびＴＰ１〜ＴＰ３を含む。入力信号ＩＮは、低速のインバータ３０１によって反転されて低速の入力信号ＳＩＮを提供する。低速の入力信号ＳＩＮはインバータＴＰ１〜ＴＰ３によって監視され、これらの各々は低速の入力信号ＳＩＮのパルスの前縁の異なる点でトリップする。インバータＴＰ１〜ＴＰ３の出力は、任意でインバータ３１１〜３１３によってそれぞれ反転されて、連続的な出力信号Ｃ１〜Ｃ３を提供する。

図３Ｂは、図３Ａのシーケンサ回路３００のタイミング図である。入力信号ＩＮがローになると、低速のインバータ３０１は状態を変化させ始める。徐々に、低速の入力信号ＳＩＮは立上がる。時間ｔ１では、インバータＴＰ１はトリップされ、出力信号Ｃ１をハイにさせる。時間ｔ２では、低速の入力信号ＳＩＮは、インバータＴＰ２がトリップされる点まで立上がり、出力信号Ｃ２はハイになる。同様に、時間ｔ３では、インバータＴＰ３はトリップされ、出力信号Ｃ３はハイになる。

入力信号ＩＮが再びハイになると、低速の入力信号ＳＩＮは徐々に立下がる。信号ＳＩＮが３つのインバータＴＰ１〜ＴＰ３のトリップ点を超えて立下がって戻ると、それらのそれぞれの出力信号は逆の順番でローの状態に戻る。

図２Ａおよび図３Ａに示されるものを含め、先行技術のクロックされないシーケンス回路の限界は、回路内のゲートのサイズを注意深く決めなければならない点であり、回路が予想可能に機能するために、処理、動作温度および電源ハイレベルは、注意深く制御しなければならない点である。これらの要因のいずれかに変更が行なわれた場合、またはシーケンス回路によって制御される回路に変更が行なわれた場合（たとえば、シーケンサ出力信号のロードの変更）、シーケンサ回路は再シミュレーションしなければならない。回路を新しい条件に適合させるためには、変更を行なわなければならないことが多い。

既に説明したシーケンス回路のすべてに共通な限界は、出力信号の後縁の順序が固定されている点である。たとえば、図１Ａおよび図２Ａの回路では、後縁の順序は常に前縁の順序と同じである。図３Ａの回路では、後縁の順序は前縁の順序の逆である。出力信号の前縁および後縁が独立してどのような順序でも発生することができれば、シーケンス回路はずっと柔軟になる。たとえば、そのような能力があれば、シーケンサの出力信号によって制御されるイベントは、完全に連続的または同時に（重ねて）行なうことができる。

上述の限界の１つまたは複数に対処するシーケンサ回路を提供することが望ましい。

発明の概要
この発明は、出力信号の前縁および後縁が柔軟に順序付けられたクロックされないデジタルシーケンサ回路を提供する。この発明のシーケンサ回路は、第１の入力端子の前縁のみおよび第２の入力端子の後縁のみを検出する二重入力ラッチを含む。第３の入力端子はトリガ入力信号を提供する。トリガ入力信号が１つの状態（たとえば、ロー）であるとき、すべての後縁は無視される。トリガ入力信号が状態を変化させると（たとえば、ハイになると）、第１の入力端子の次の前縁（たとえば、次のハイの縁）が検出され、二重入力
ラッチの状態を変化させる。第２の入力端子の次の後縁（たとえば、次の立下り縁）が検出され、二重入力ラッチを前の状態に戻す。

この発明の一実施例は、遅延線、たとえば直立に結合される一連のインバータも含む。トリガ入力信号は第１のインバータを駆動し、その直列の別のインバータ（たとえば、第２、第４および第６のインバータ）は連続して遅延される入力信号を提供する。これら遅延入力信号のうちの２つは、２つ以上の二重入力ラッチの各々の第１および第２の入力端子に結合される。二重入力ラッチの出力端子はシーケンサ出力信号のセットを提供する。出力信号縁の順序は、各二重入力ラッチを駆動するためにどの遅延入力信号が選択されるかによって異なる。前縁の順序は、適切に遅延された入力信号を使用して二重入力ラッチの第１および第２の端子を駆動することによって、後縁の順序とは異なるようにすることができる。

この発明の実施例によっては、入力信号および出力信号のハイのパルスを使用する。換言すると、前縁は入力信号がローからハイに遷移するときに検出され、後縁は入力信号がハイからローに遷移するときに検出される。１つのそのような実施例では、二重入力ラッチは３つのＮＡＮＤゲートを使用して実現される。ＮＡＮＤゲートのうちの２つは交差結合される。これら２つのＮＡＮＤゲートのうち、第１のＮＡＮＤゲートは、シーケンサ出力信号を提供し、トリガ入力信号を第１の入力端子からの信号とＮＡＮＤする第３のＮＡＮＤゲートによって駆動される。第２の交差結合されたＮＡＮＤゲートは、第２の入力端子からの信号によって駆動される。他の実施例では、二重入力ラッチの他の実現例を使用してハイのパルスを検出および生成する。

この発明の他の実施例は、入力信号および出力信号のローのパルスを使用する。換言すると、前縁は入力信号がハイからローに遷移するときに検出され、後縁は入力信号がローからハイに遷移するときに検出される。１つのそのような実施例では、二重入力ラッチは、ＮＯＲゲートを使用して実現される。その他の点では、ラッチは上述のＮＡＮＤゲートラッチと同様である。他の実施例では、二重入力ラッチの他の実現例を使用してローのパルスを検出および生成する。

一実施例では、二重入力ラッチの第１および第２の入力端子に印加される遅延入力信号の選択はプログラム可能である。したがって、入力信号の順序はプログラム可能である。さらに、前縁の順番はプログラム可能であり、後縁の順番は独立してプログラム可能である。この実施例はプログラマブル論理装置に特に適用可能であるが、それらに限定されない。

同様の番号が同様の要素を示す以下の図面において、この発明を限定ではなく、例示によって説明する。

図面の詳細な説明
以下の説明では、この発明をさらに完全に理解できるようにさまざまな具体的な詳細を説明する。しかしながら、当業者には、この発明はこれら具体的な詳細なしに実現可能であることが明らかであろう。

図４Ａは、この発明のいくつかの実施例と共に使用される二重入力ラッチ４００を示す。二重入力ラッチ４００は３つのＮＡＮＤゲートを含む。２つのＮＡＮＤゲート（４０２および４０３）は交差結合される。ＮＡＮＤゲート４０３の第２の入力は、ＮＡＮＤゲート４０１から来るものであり、これは２つの入力信号ＩＮおよびＬＥを組合わせる。（この明細書では、端子、信号線およびそれらの対応する信号を示すために同じ参照番号が使
用される。）ＮＡＮＤゲート４０２の第２の入力は、ＴＥと呼ばれる、ラッチへの第２の入力である。

信号名ＬＥは「前縁」を意味する。なぜなら、ラッチはこの入力信号の前縁のみを検出するためである。図４Ａの実施例では、入力パルスはハイのパルスであり、前縁は立上がり縁である。信号名ＴＥは「後縁」を意味する。なぜなら、ラッチはこの信号の後縁のみを検出するためである。この実施例では、後縁は立下がり縁である。

図４Ｂは、この発明の他の実施例と共に使用可能な第２の二重入力ラッチ４１０を示す。二重入力ラッチ４１０は、入力パルスがローのパルスであるとき、すなわち、前縁が立下がり縁であり、後縁が立上がり縁であるときに使用される。二重入力ラッチ４１０は二重入力ラッチ４００と同様であるが、ＮＡＮＤゲート４０１〜４０３がそれぞれＮＯＲゲート４１１〜４１３で置換されているところが異なる。

図４Ａおよび図４Ｂの二重入力ラッチは、図４Ｃに示されるように機能する。ステップ４２１に示されるように、トリガ入力信号ＩＮがインアクティブである限り（たとえば、ラッチ４００ではロー、ラッチ４１０ではハイ）、入力信号ＬＥの前縁は無視される。ステップ４２２では、信号ＩＮがアクティブであるときに前縁が入力信号ＬＥで検出される。応答して、第１の値が二重入力ラッチにラッチされる（ステップ４２３）。ステップ４２４では、後縁が入力信号ＴＥで検出される。応答して、第２の値が二重入力ラッチにラッチされる（ステップ４２５）。

つまり、信号ＩＮによってイネーブルされるとき、第１の信号ＬＥの前縁は、ラッチの出力の状態を変更させる。第２の信号ＴＥの後縁はラッチを前の値に戻す。

図４Ａおよび図４Ｂの実施例からわかるように、トリガ入力信号ＩＮの状態は、後縁の検出に関連性がない。したがって、トリガ入力信号ＩＮのパルスが後縁の検出の前に去った場合、回路は依然として所望のとおりに機能する。

図５Ａは、この発明の一実施例によるデジタルシーケンサ回路を示す。シーケンサ回路は、遅延線５００、３つの二重入力ラッチ４００ａ〜４００ｃ、および遅延線のさまざまな出力を二重入力ラッチのさまざまな入力に接続する相互接続を含む。

遅延線５００は一連のインバータ５０１〜５１０を含む。遅延線５００への入力は入力信号ＩＮである。遅延線では、２つのインバータごとに出力信号が抽出され、遅延入力信号delay１〜delay５が生成される。遅延入力信号delay１〜delay５は、図５Ｂに示されるように、互いを連続的に遅延させたものである。

入力信号ＩＮと第１の遅延入力信号delay１との間の遅延Ｔｄ１は、インバータ５０１および５０２の設計（たとえば、サイズ決め）によって制御される。遅延入力信号delay１とdelay２との間の遅延Ｔｄ２は、インバータ５０３および５０４の設計によって制御される。図示の例では、最小にサイズを決められたインバータを使用してインバータ５０３〜５１０を実現している。したがって、遅延入力信号の各対の間の遅延は、信号のロードに応じて、ほぼ同じである（すなわち、Ｔｄ２）。インバータ５０１および５０２は、第１のＬＥ信号がハイになる前にＩＮ信号が到達するように、独立してサイズを決めることができる。しかしながら、これらの遅延はどれでも設計者が所望のように遅延入力信号の縁を動かして制御することができる。

図５Ａの実施例では、図５Ｂに示されるようにパルスはハイのパルスである。したがって、図４ＡのＮＡＮＤゲートの実現例が二重入力ラッチに使用される。しかしながら、（
ローのパルスに対する）図４Ｂの実現例を含めここに示されるさまざまなシーケンサ回路で他の二重入力ラッチを使用可能であり、またハイおよびローのパルスとともに使用するように設計された他の二重入力ラッチも使用可能である。ラッチ４００の使用は純粋に例示的なものであり、この発明の回路および方法がこの特定のラッチを使用することに限定されることを意図しない。

図５Ｂは、図５Ａのシーケンサ回路に対する出力信号Ｄ１〜Ｄ３の縁の順序を示す。ＬＥおよびＴＥ入力を各ラッチに提供するための遅延入力信号delay１〜delay５の選択が、出力縁の順序を決めることは明らかである。たとえば、出力信号Ｄ１は時間Ｌ１で立上がり縁を有することに注意されたい。なぜなら、信号delay１はラッチ４００ａにＬＥ入力を供給するためである。同様に、信号Ｄ１の立下がり縁は時間Ｔ５で起こる。なぜなら,
信号delay５はラッチ４００ａにＴＥ入力を供給するためである。

この因果関係の簡潔さによって、既知のシーケンサ回路と比較して大きな利点が得られる。さまざまな出力信号の縁の順序は、単に異なる遅延入力信号を選択してラッチを駆動することによって、非常に容易に変更することができる。この変更の容易さによって、既知のシーケンス回路と比較して、設計時間が大きく節約される。既知のシーケンス回路は、出力信号の順番が変更されたときに、注意深い再設計および再シミュレーションを必要とすることが多い。

図６は、この発明の別の実施例によるシーケンサ回路のより一般的なブロック図である。トリガ入力信号ＩＮは遅延線６０１に与えられ、これは遅延入力信号ＤＬＹ１、ＤＬＹ２、．．．、ＤＬＹｎの順序を提供する。遅延線６０１は、図５Ａの遅延線５００のように、一連のインバータとして実現可能である。または他のどのような遅延線の実現例も使用可能である。相互接続ブロック６０２は、遅延入力信号のさまざまな信号を二重入力ラッチ６０３ａ、６０３ｂ、．．．、６０３ｎに提供する。二重入力ラッチ６０３ａ〜６０３ｎも、入力信号ＩＮによって駆動される。二重入力ラッチは、図４Ｃに示し既に説明したように機能する。各二重入力ラッチは、前縁が遅延出力信号の第１の信号によって定められ、後縁が遅延出力信号の第２の信号によって定められた出力信号ＯＵＴ１、ＯＵＴ２、．．．、ＯＵＴｎを提供する。

図６Ｂは、たとえば図５Ａのように実現される、図６ａのシーケンサ回路によって行なわれるステップの順番を示すフロー図である。ステップ６１１では、トリガ入力信号（たとえば、ＩＮ）が検出される。ステップ６１２では、一連の遅延入力信号（たとえば、delay１、delay２．．．）がトリガ入力信号から生成される。ステップ６１３では、トリガ入力信号がアクティブのときに遅延入力信号の第１の信号（たとえば、delay１）で前縁が検出される。応答して、第１の値が、たとえば二重入力ラッチ４００ａにラッチされる（ステップ６１４）。ステップ６１５では、トリガ入力信号がアクティブのときに遅延入力信号の第２の信号（たとえば、delay２）で前縁が検出される。応答して、第２の値が、たとえば二重入力ラッチ４００ｂにラッチされる（ステップ６１６）。

ステップ６１７では、遅延入力信号の第３の信号（たとえば、delay４）で後縁が検出される。応答して、第３の値が、たとえば二重入力ラッチ４００ａにラッチされる（ステップ６１８）。ステップ６１９では、遅延入力信号の第４の信号（たとえば、delay５）で後縁が検出される。応答して、第４の値が、たとえば二重入力ラッチ４００ｂにラッチされる（ステップ６２０）。

さらに、上述のステップの多くと同時に、ラッチされた値はシーケンサ回路の出力信号として提供される（ステップ６２１）。

図６Ｂに示されるステップは多くの異なる順番で行なわれ得るため、大きな柔軟性が得られる。たとえば、図６Ｃは、異なる順序で行なわれる、図６Ｂのステップと同じ一連のステップを示す。図６Ｃの実施例では、ステップ６１３〜６１４、６１７〜６１８、および６２１（ＤＩＬ１と示される）は、第１の二重入力ラッチによって行なわれ、ステップ６１５〜６１６および６１９〜６２１（ＤＩＬ２と示される）は、第２の二重入力ラッチによって行なわれる。したがって、ステップ６１３〜６１４、および６１７〜６１８は、ステップ６１５〜６１６および６１９〜６２０と同時に、または重ねて行なうことができる。

さらに、第１、第２、第３および第４の遅延入力信号は、遅延線によって提供される連続的な遅延信号のいずれからでも選択可能である。さらに、第１、第２、第３および第４の遅延入力信号のうちの２つ以上は同じ信号であってもよい。

なお、図５Ａは、図６Ａに示される一般化されたシーケンサ回路の一実現例を提供するにすぎない。図６Ａのブロック図を使用して、多くの他のシーケンサ回路を実現可能である。それらは、たとえば、さまざまに実現された遅延線、遅延線のさまざまな数の遅延、遅延線によって提供されるさまざまな数の遅延入力信号、遅延入力信号間のさまざまな遅延、さまざまな数の二重入力ラッチ、さまざまに実現された二重入力ラッチ、ハイのパルスではなくローのパルスに応答する二重入力ラッチ、および遅延入力信号と二重入力ラッチへの入力との間のさまざまな相互接続を含んでもよい。これらおよび他の変形例は、この発明に含まれる。

新しいシーケンサ回路の別の変形例はプログラム可能な相互接続ブロックを提供する。この実施例は特にプログラマブル論理装置（ＰＬＤ）に適用可能であるが、相互接続ブロックのプログラム可能な性質によって、設計者は、単にＰＬＤを再構成することによって、出力信号の縁の順番を変えることができる。たとえば、図７のプログラマブルシーケンサ回路はＣＰＬＤ装置で使用可能であり、シーケンサ回路の機能性は、装置を構成するＥＥＰＲＯＭセルを再プログラムすることによって変更可能である。

図７は、プログラマブル相互接続ブロックを有するシーケンサ回路を示す。図示の実施例は図５Ａと同様だが、プログラマブル相互接続ブロックが異なる。したがって、ここでは相互接続ブロック７００のみを説明する。適切にプログラムすると、図７の回路は図５Ａのシーケンサ回路を実現するために使用可能である。

各二重入力ラッチは、２つの遅延入力信号、前縁信号ＬＥおよび後縁信号ＴＥを必要とする。これら信号ＬＥ、ＴＥの各々は、マルチプレクサ７２１〜７２６によって提供される。マルチプレクサは１つまたは複数の選択信号によって制御される。この実施例では、選択信号はプログラマブルメモリセル７３０に記憶される（プログラマブルメモリセルは、「Ｘ」を含む箱として図７に示される）。各マルチプレクサ７２１〜７２６は、利用可能な遅延入力信号から選択して、所望の信号を各二重入力ラッチ４００ａ〜４００ｃの入力端子に提供する。

この発明のさまざまな実施例は、先行技術の回路には見られない多くの利点を提供する。たとえば、デジタルであるため、この発明の回路はシミュレーションが容易である。シーケンサ回路またはシーケンサ回路によって駆動される回路への変更は、大規模なシミュレーションを必要としない。出力信号はどのような順序でも実現可能である。出力信号の縁の間の遅延の量は、遅延線の遅延の数を増減することによって、すなわち、異なる遅延入力信号を選択することによって、容易に制御することができる。出力信号縁の順序は、電源、温度またはプロセスの変動とともに変化しない。回路は技術的に独立しており、すなわち、プロセスからプロセスへと容易に動かすことができる。

この発明の関連技術の当業者には、この開示の結果としてなされ得るさらに別の修正例および追加が認められるであろう。たとえば、上述の説明は、プログラマブル論理装置を含むＩＣに関連してこの発明の回路を説明している。しかしながら、この発明は他のシステムおよび他のＩＣにも適用可能である。さらに、ここに説明される以外の遅延線、インバータ、ＮＡＮＤゲート、ＮＯＲゲート、二重入力ラッチ、相互接続ブロック、マルチプレクサ、およびメモリセルを使用して、この発明を実現することも可能である。さらに、構成要素の中には互いに直接的に接続されて示されるものもあれば、中間構成要素を介して接続されるものとして示されるものもある。それぞれの場合、相互接続の方法は、２つ以上の回路ノード間の所望の電気的な通信を確立する。そのような通信は、当業者によって理解されるように、いくつかの回路構成を使用して実現してもよい。したがって、そのようなすべての修正例および追加は、この発明の範囲内にあると考えられ、この発明の範囲は請求項およびそれらの均等物によってのみ限定される。

出力信号を順序付けるためにクロックを使用する第１の既知のシーケンス回路のブロック図である。 図１Ａのシーケンス回路のタイミング図である。 クロックを必要としない第２の既知のシーケンス回路のブロック図である。 図２Ａのシーケンス回路のタイミング図である。 出力信号を順序付けるために異なるトリップ点を有するインバータを使用する第３の既知のシーケンス回路のブロック図である。 図３Ａのシーケンス回路のタイミング図である。 この発明の一実施例による第１の二重入力ラッチの回路図である。 この発明の別の実施例による第２の二重入力ラッチの回路図である。 この発明の二重入力ラッチによって遂行される機能を示すフローチャートである。 この発明の一実施例によるデジタルシーケンサ回路の回路図である。 図５Ａのシーケンサ回路のタイミング図である。 この発明の一実施例による一般化されたデジタルシーケンサ回路のブロック図である。 この発明のシーケンサ回路によって遂行される機能を示す第１のフローチャートである。 この発明のシーケンサ回路によって遂行される機能を示す第２のフローチャートである。 この発明の一実施例によるプログラマブルシーケンサ回路のブロック図である。

Claims (11)

1. シーケンサ回路であって、
   トリガ入力信号を提供するトリガ入力端子と、
   前記トリガ入力信号から導かれた第１のシーケンサ出力信号を提供する第１のシーケンサ出力端子と、
   前記トリガ入力信号から導かれた第２のシーケンサ出力信号を提供する第２のシーケンサ出力端子と、
   前縁のみが検出される第１の入力端子、後縁のみが検出される第２の入力端子、前記トリガ入力端子に結合される第３の入力端子、および前記第１のシーケンサ出力端子に結合される出力端子を有する第１の二重入力ラッチと、
   前縁のみが検出される第１の入力端子、後縁のみが検出される第２の入力端子、前記トリガ入力端子に結合される第３の入力端子、および前記第２のシーケンサ出力端子に結合される出力端子を有する第２の二重入力ラッチと、
   前記トリガ入力端子に結合される入力端子および前記トリガ入力信号から遅延される信号を提供する複数の出力端子を有する遅延線と、
   前記第１および第２の二重入力ラッチの前記第１および第２の入力端子の各々を前記遅延線の前記出力端子のうちの１つに結合する複数の相互接続とを含む、シーケンサ回路。
2. 複数の相互接続線はプログラム可能である、請求項１に記載のシーケンサ回路。
3. 前記シーケンサ回路はプログラマブル論理装置の一部分を形成し、
   前記複数の相互接続線は、前記プログラマブル論理装置の構成メモリセルに記憶される値によって制御される、請求項２に記載のシーケンサ回路。
4. 前記プログラマブル論理装置はＣＰＬＤである、請求項３に記載のシーケンサ回路。
5. 前記シーケンサ回路は集積回路の一部分を形成し、
   前記第１および第２のシーケンサ出力信号は、前記集積回路のためのパワーアップシーケンスを制御するために使用される、請求項１に記載のシーケンサ回路。
6. 前記集積回路はプログラマブル論理装置である、請求項５に記載のシーケンサ回路。
7. 前記遅延線は直列に結合される複数のインバータを含み、前記遅延線の前記出力端子は前記インバータの異なるインバータの出力端子に結合される、請求項１に記載のシーケンサ回路。
8. 前記前縁は立上がり縁であり、前記後縁は立下がり縁である、請求項１に記載のシーケンサ回路。
9. 前記前縁は立下がり縁であり、前記後縁は立上がり縁である、請求項１に記載のシーケンサ回路。
10. 前記トリガ入力信号から導かれた第３のシーケンサ出力信号を提供する第３のシーケンサ出力端子と、
    前縁のみが検出される第１の入力端子、後縁のみが検出される第２の入力端子、前記トリガ入力端子に結合される第３の入力端子、および前記第３のシーケンサ出力端子に結合される出力端子を有する第３の二重入力ラッチとを含み、
    前記複数の相互接続は、前記第３の二重入力ラッチの前記第１および第２の入力端子の各々を前記遅延線の前記出力端子のうちの１つに結合する、請求項１に記載のシーケンサ回路。
11. 前記複数の相互接続は、前記第１および第２の二重入力ラッチの前記第１および第２の入力端子の各々を前記遅延線の前記出力端子のうちのさまざまな端子に結合する、請求項１に記載のシーケンサ回路。

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