JP4089419B2

JP4089419B2 - 半導体装置およびその製造方法

Info

Publication number: JP4089419B2
Application number: JP2002367764A
Authority: JP
Inventors: 和広吉田
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2002-12-19
Filing date: 2002-12-19
Publication date: 2008-05-28
Anticipated expiration: 2022-12-19
Also published as: US7029965B2; US20040124443A1; JP2004200445A; US20050098832A1

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関するもので、特に、同一半導体基板上に電界効果トランジスタとダイオードとが構成された、半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
同一半導体基板上に電界効果トランジスタ（ＦＥＴ）とダイオードとを構成するための技術として、たとえば、特開平８−３４０２１３号公報（特許文献１）に記載されたものや特開平８−２５５８３８号公報（特許文献２）に記載されたものなどがある。
【０００３】
特許文献１では、同一半導体基板上において、ショットキーダイオードのための活性層の一部をＦＥＴのための活性層と共通に形成することが記載されている。
【０００４】
他方、特許文献２では、同一半導体基板上において、ＰＩＮダイオードとＦＥＴとＨＢＴとを構成することが記載されている。ここでは、ＰＩＮダイオードとＦＥＴとＨＢＴとについて、それぞれ別に活性層を形成する方法が採用されている。
【０００５】
【特許文献１】
特開平８−３４０２１３号公報
【特許文献２】
特開平８−２５５８３８号公報
【０００６】
【発明が解決しようとする課題】
特許文献１によれば、ショットキーダイオードにおけるアノード電極のコンタクト層とＦＥＴにおけるドレインおよびソース電極のコンタクト層との共通化が図られるが、このようなコンタクト層を共通化するのみでは、活性層の成長工程について１層分しか省略することができず、そのため、工程の短縮効果およびコストダウン効果は未だ十分でない。また、特許文献１では、そこに開示される半導体装置の製造方法について明らかにされていないが、その製造方法において必要とされるであろうエッチング工程でのエッチング度合いのばらつきによって、ダイオードおよびＦＥＴの各特性についてのばらつきが大きくなることが予想される。
【０００７】
他方、特許文献２に記載の技術では、ダイオード、ＦＥＴおよびＨＢＴの各々のための活性層を、それぞれ、選択成長により形成するため、工程の短縮およびコストダウンについては十分とは言えない。
【０００８】
ところで、ＦＥＴのための活性層とダイオードのための活性層を一部共通化するだけでなく、製造工程数の削減のためには、ＦＥＴのための電極（ゲート電極、ドレイン電極およびソース電極）の少なくとも１つとダイオードのための電極（アノード電極およびカソード電極）の少なくとも１つとを、できれば同時に形成したいという要求がある。
【０００９】
なお、ショットキー接合をゲート電極に用いたＦＥＴとショットキー接合を有するダイオードとを、同一半導体基板上に構成する場合には、共通の活性層を備えていることから、上述のような要望を比較的容易に満たすことができる。
【００１０】
これに対して、同一半導体基板上に、ショットキー接合をゲート電極に用い、しかもゲートリセスが設けられたＦＥＴと、ｐｎ接合ダイオードとを構成する場合には、上述の場合に比べて、ＦＥＴのための電極とダイオードのための電極とを同時に形成することは、以下の理由により、それほど容易ではない。
【００１１】
すなわち、ＦＥＴにおけるコンタクト層上に形成されるドレイン電極およびソース電極を形成するに際して、コンタクト層と同じｎ型層上に形成されるダイオードのためのカソード電極を同時に形成することは、これら電極がともにｎ型層に対してオーミック電極であるため、同じ金属を用いて容易に実現化することができるが、ショットキー電極であるゲート電極やダイオードのためのｐ型層上に形成されるオーミック電極であるアノード電極については、ドレイン電極などとは金属の種類が異なるため、別工程で形成する必要がある。
【００１２】
なお、ゲート電極とドレイン電極およびソース電極とを同時に形成することは必ずしも不可能ではないが、特殊な工程が必要であり、コストダウンを進める上で、あまり現実的ではない。また、アノード電極とカソード電極とは、機能的にはオーミック電極である点で共通するが、これら電極を形成すべき半導体層がそれぞれｐ型層とｎ型層というように種類が異なるために電極材料を異ならせる必要があり、そのため、これらを同時に形成することはできない。
【００１３】
このような状況の下、せめて、ゲート電極とアノード電極とを同時に形成したいという要望が生じる。しかしながら、ゲート電極を形成するときには、ゲートリセス形成のためのマスクを形成して、リセスエッチングを行なって、さらに、そのマスクをそのまま利用して、ゲート電極を蒸着などによって形成するという工程を採用することが通常である。
【００１４】
このように、ゲートリセス形成のためのエッチング工程とゲート電極形成のための蒸着などの工程において、同じマスクを用いなければならないのは、同じマスクを用いることにより、ゲートリセスを形成したときの位置精度を維持しながら、ゲート電極を形成することが可能であるためであり、別のマスクを用いたり、一旦、マスクを外して再び配置したりすると、ゲート電極を高い位置精度で形成できなくなる。
【００１５】
上述のように、同じマスクを用いて、ゲートリセスの形成およびゲート電極の形成を行ないながら、ゲート電極の形成と同時にアノード電極を形成しようとすると、マスクには、アノード電極を形成すべき位置、すなわちｐ型層を露出させる位置に、開口を形成しておく必要がある。しかしながら、このように、ｐ型層を露出させる開口がマスクに形成されていると、ゲートリセス形成のためのエッチング工程において、ｐ型層までもがエッチングされてしまい、ダイオードを、所望の特性をもって形成することが困難になるという問題に遭遇する。
【００１６】
そこで、この発明の目的は、上述のような問題を解決し得る半導体装置の製造方法およびこの製造方法によって有利に製造されることができる半導体装置を提供しようとすることである。
【００１７】
【課題を解決するための手段】
この発明によれば、まず、次のような新規な構造を有する半導体装置が提供される。
【００１８】
すなわち、同一半導体基板上に、ショットキー接合をゲート電極に用いかつゲートリセスが設けられた電界効果トランジスタとｐｎ接合ダイオードとが構成され、電界効果トランジスタのソース電極およびドレイン電極とダイオードのカソード電極とが、同時に形成された金属導体から構成され、かつ、電界効果トランジスタのゲート電極とダイオードのアノード電極とが、同時に形成された金属導体から構成されている、半導体装置が提供される。
【００２０】
上述した半導体装置において、好ましくは、電界効果トランジスタのコンタクト層とダイオードのｎ型層とが、半導体基板上にエピタキシャル成長により同時に形成される共通のｎ型層によって与えられ、さらに好ましくは、半導体基板上に、電界効果トランジスタを構成するため、チャネル層およびその上にコンタクト層が積層され、コンタクト層の一部がダイオードのｎ型層を与え、ダイオードのｎ型層の上にダイオードのｐ型層が積層される。
【００２１】
上述のように、電界効果トランジスタのコンタクト層とダイオードのｎ型層とが共通のｎ型層によって与えられる場合、好ましくは、電界効果トランジスタのコンタクト層およびチャネル層とダイオードのｎ型層およびチャネル層とは、エッチングまたはイオン注入により互いに分離される。
【００２２】
この発明は、また、同一半導体基板上に、ショットキー接合をゲート電極に用いかつゲートリセスが設けられた電界効果トランジスタとｐｎ接合ダイオードとが構成され、さらに上述のような構造を有する、半導体装置を有利に製造し得る方法にも向けられる。
【００２３】
この発明に係る半導体装置の製造方法は、まず、半導体基板を用意する工程を備え、この半導体基板上には、電界効果トランジスタのためのチャネル層、第１のエッチングストッパ層、電界効果トランジスタのためのコンタクト層およびダイオードのためのｎ型層を兼ねるｎ型兼用層、第２のエッチングストッパ層、ダイオードのためのｐ型層、ならびに第３のエッチングストッパ層が、この順序で、エピタキシャル成長により形成される。
【００２４】
次いで、第２のエッチングストッパ層においてエッチングを止めるようにしながら、ｐ型層および第３のエッチングストッパ層を、電界効果トランジスタを構成すべき領域およびダイオードのカソード電極を形成すべき領域において、エッチング除去する工程が実施される。すなわち、ダイオードのｐ型層になる部分を残すように、エッチング除去される。
【００２５】
次に、ｎ型兼用層にオーミック接触するように、電界効果トランジスタのためのソース電極およびドレイン電極ならびにダイオードのためのカソード電極を同時に形成する工程が実施される。
【００２６】
次に、ｎ型兼用層における電界効果トランジスタのためのゲートリセスを形成すべき領域および第３のエッチングストッパ層の少なくとも一部を露出させる開口を有するマスクを形成する工程が実施される。
【００２７】
次に、上述のマスクを通してエッチングを実施し、第３のエッチングストッパ層によってｐ型層がエッチングされることを防止しながら、第１のエッチングストッパ層においてエッチングを止めるようにして、ｎ型兼用層にゲートリセスを形成する工程が実施される。
【００２８】
次いで、同じマスクを通して、チャネル層とショットキー接合する電界効果トランジスタのためのゲート電極を形成し、これと同時に、ｐ型層にオーミック接触するダイオードのためのアノード電極を形成する工程が実施され、その後、マスクが除去される。
【００２９】
この発明に係る半導体装置の製造方法において、ｐ型層および第３のエッチングストッパ層を、電界効果トランジスタを構成すべき領域およびダイオードのカソード電極を形成すべき領域において、エッチング除去する工程の後、電界効果トランジスタを構成すべき領域とダイオードを構成すべき領域とを互いに分離するため、チャネル層およびｎ型兼用層に対して、エッチングまたはイオン注入を施すことが好ましい。
【００３０】
また、第１、第２および第３のエッチングストッパ層が互いに同じ材料からなる場合、第３のエッチングストッパ層は、第１および第２のエッチングストッパ層の合計厚みより厚く形成されることが好ましい。
【００３１】
【発明の実施の形態】
図１ないし図８は、この発明の一実施形態を説明するためのもので、図８に完成品としての半導体装置１が示され、図１ないし図７は、この半導体装置１を製造するために実施される典型的な工程を順次示している。なお、図１ないし図８には、１個の半導体装置１を製造するための工程が図示されているが、実際には、比較的広い面積を有する半導体ウエハ上で複数個の半導体装置１が製造される。また、図１ないし図８に示した断面図は、どちらかといえば、厚み方向寸法が誇張されて図示され、また、図示された各要素の寸法関係については、各要素をより明確に図示することを優先したため、必ずしも正確ではないことを指摘しておく。
【００３２】
図１を参照して、まず、半導体基板２が用意される。半導体基板２は、たとえばＧａＡｓから構成される。
【００３３】
次に、半導体基板２上に、たとえばＭＢＥまたはＭＯＣＶＤなどの方法を適用して、電界効果トランジスタ（ＦＥＴ）およびダイオードのための活性層が、以下のように、エピタキシャル成長により形成される。
【００３４】
まず、ＦＥＴのためのチャネル層３が形成される。チャネル層３は、たとえばｎ型ＧａＡｓから構成される。
【００３５】
次に、チャネル層３上に、第１のエッチングストッパ層４が形成される、このエッチングストッパ層４は、たとえばＡｌＧａＡｓから構成される。
【００３６】
次に、第１のエッチングストッパ層４上に、ＦＥＴのためのコンタクト層およびダイオードのためのｎ型層を兼ねるｎ型兼用層５が形成される。ｎ型兼用層５は、たとえばｎ型ＧａＡｓから構成される。ｎ型兼用層５は、コンタクト抵抗を十分低くすることができる厚さおよび不純物濃度に設定される。通常、ｎ型兼用層５の厚さは１０〜１００ｎｍであり、ｎ型不純物濃度は、１Ｅ１８〜１Ｅ１９／ｃｍ³の範囲の任意の値に設定される。
【００３７】
次に、ｎ型兼用層５上に、第２のエッチングストッパ層６が形成される。このエッチングストッパ層６も、前述した第１のエッチングストッパ層４と同様、たとえばＡｌＧａＡｓから構成される。
【００３８】
次に、第２のエッチングストッパ層６上に、ダイオードのためのｐ型層７が形成される。このｐ型層７は、たとえばｐ型ＧａＡｓから構成される。ｐ型層７の厚さおよび不純物濃度は、構成しようとするダイオードの機能に応じて設定される。たとえば、ダイオードがツェナーダイオードを実現する場合には、厚さ１０〜１００ｎｍで、ｐ型不純物濃度が５Ｅ１７〜１Ｅ１９／ｃｍ³の範囲の任意の値に設定される。ダイオードがバラクターダイオードを実現する場合には、厚さ１０〜１００ｎｍで、ｐ型不純物濃度が１Ｅ１７〜１Ｅ１８／ｃｍ³程度の範囲で深さ方向に傾斜を付けながら任意の値に設定される。
【００３９】
次に、ｐ型層７上に、第３のエッチングストッパ層８が形成される。このエッチングストッパ層も、前述した第１および第２のエッチングストッパ層４および６と同様、たとえばＡｌＧａＡｓから構成される。
【００４０】
第１、第２および第３のエッチングストッパ層４、６および８の各々の厚さは、後述するエッチング工程での選択比によって決定されるものであるが、通常、３〜２０ｎｍに選ばれる。なお、第３のエッチングストッパ層８にあっては、後述する工程からわかるように、第１および第２のエッチングストッパ層４および６の合計厚みより厚いことが好ましく、一例として、第１および第２のエッチングストッパ層４および６の各々の厚さの約３倍程度の厚さに設定される。
【００４１】
また、第２のエッチングストッパ層６は、ｐ型、ｎ型およびｉ型のいずれでもよく、このような型によって、ダイオードのｐｎ接合位置が変わる。第２のエッチングストッパ層６がｐ型の場合には、第２のエッチングストッパ層６とｎ型兼用層５との界面がダイオードのｐｎ接合面となり、第２のエッチングストッパ層６がｎ型の場合には、第２のエッチングストッパ層６とｐ型層７との界面がダイオードのｐｎ接合面となり、第２のエッチングストッパ層６がｉ型の場合には、第２のエッチングストッパ層６の厚み方向中央部がダイオードのｐｎ接合面となる。
【００４２】
エッチングストッパ層４、６および８の各々のキャリア濃度については、ＦＥＴやダイオードの機能を損なわないように選ばれる。
【００４３】
次に、図２に示すように、ｐ型層７におけるダイオードの活性層となるべき部分を覆うように、フォトリソグラフィ技術によって、マスク９が形成される。
【００４４】
次いで、同じく図２に示すように、マスク９を通してエッチングが実施され、それによって、ｐ型層７および第３のエッチングストッパ層８が、ＦＥＴを構成すべき領域およびダイオードのカソード電極を形成すべき領域において、除去される。このエッチングは、第２のエッチングストッパ層６において止められる。このエッチング工程の結果、ダイオードのｐ型層７になる部分が残される。
【００４５】
このエッチングは、ドライエッチングであっても、ウエットエッチングであってもよい。ウエットエッチングを行なう場合には、エッチング液として、たとえば、リン酸、過酸化水素および水を含むもの、またはクエン酸、過酸化水素水および水を含むものを有利に用いることができ、このようにエッチング液を適切に使い分けたとき、ＡｌＧａＡｓからなる第２のエッチングストッパ層６においてエッチングを容易に止めることができる。
【００４６】
また、図示しないが、このエッチングによって、後のフォトリソグラフィ工程で使用するアライメントマークを同時に形成することが好ましい。
【００４７】
上述のエッチングが完了した後、有機溶剤や酸素プラズマを用いて、マスク９が除去される。
【００４８】
次に、図３に示すように、ＦＥＴを構成すべき領域とダイオードを構成すべき領域とを互いに分離するため、チャネル層３およびｎ型兼用層５に対して、イオン注入が施され、それによって、イオン注入領域１０が形成される。この実施形態では、イオン注入領域１０は、半導体基板２にまで届くように形成される。
【００４９】
より詳細には、ＦＥＴおよびダイオードの各々の活性層となるべき部分を覆うように、フォトリソグラフィ技術を用いて、マスク１１が形成され、このマスク１１を通して、ＦＥＴやダイオードの活性層となるべき部分以外の部分にイオン注入が施され、イオン注入領域１０が形成される。イオン注入領域１０は、高抵抗の領域になり、それによって、ＦＥＴを構成すべき領域とダイオードを構成すべき領域との分離が図られる。
【００５０】
上述のイオン注入にあたっては、たとえば酸素イオンが用いられ、この酸素イオンのエネルギーは、チャネル層３およびｎ型兼用層５の厚さに応じて設定される。なお、この実施形態では、イオン注入領域１０は、ＦＥＴを構成すべき領域とダイオードを構成すべき領域との間の分離だけでなく、図示しない隣り合うＦＥＴを構成すべき領域およびダイオードを構成すべき領域との間での分離をも達成するようにされる。
【００５１】
上述のように、イオン注入工程を終えた後、有機溶剤や酸素プラズマを用いて、マスク１１が除去される。
【００５２】
次に、図４に示すように、ｎ型兼用層５にオーミック接触するように、ＦＥＴのためのソース電極１２およびドレイン電極１３ならびにダイオードのためのカソード電極１４が同時に形成される。これら電極１２〜１４は、通常、リフトオフ法により形成される。
【００５３】
より詳細には、まず、図示しないが、フォトリソグラフィ技術を用いて、マスクが形成され、このマスクを通して、ｎ型兼用層５を構成するたとえばｎ型ＧａＡｓとオーミック接触する金属が蒸着される。その後、有機溶剤により、マスクを、その上に形成された不要な金属とともに剥離される。このようなマスクの剥離の結果、ｎ型兼用層５上に残された金属導体によって、ソース電極１２、ドレイン電極１３およびカソード電極１４が与えられる。
【００５４】
上述の蒸着工程において蒸着される金属としては、ｎ型兼用層５を構成するたとえばｎ型ＧａＡｓに対してオーミック接触し得るように、たとえばＡｕ−Ｇｅ混晶またはＩｎなどが用いられ、一例として、Ａｕ−Ｇｅ／Ｎｉ／Ａｕのような金属の積層構造が採用される。また、より良好なオーミック接触を得るため、４００℃程度の温度でアロイ（合金化）処理が施される。
【００５５】
次に、図５に示すように、ｎ型兼用層５におけるＦＥＴのためのゲートリセス１５（図６参照）および第３のエッチングストッパ層８の少なくとも一部をそれぞれ露出させる開口１６および１７を有するマスク１８が、フォトリソグラフィ技術を用いて形成される。
【００５６】
次に、図６に示すように、マスク１８の開口１６を通してエッチングが実施され、ｎ型兼用層５に、ＦＥＴの特性を調整するためのゲートリセス１５が形成される。このエッチングは、ドライエッチングであっても、ウエットエッチングであってもよい。ウエットエッチングを実施する場合には、エッチング液としては、たとえば、リン酸、過酸化水素水および水を含むもの、あるいはクエン酸、過酸化水素水および水を含むものを用いることができる。このエッチングは、第１のエッチングストッパ層４において、これを容易に止めることができる。
【００５７】
他方、マスク１８の開口１７においても、エッチングが生じる。しかしながら、第３のエッチングストッパ層８の存在により、ｐ型層７がエッチングされることは防止される。このような第３のエッチングストッパ層８の機能を考慮したとき、第３のエッチングストッパ層８は、第１および第２のエッチングストッパ層４および６の合計厚みより厚く形成されることが好ましい。
【００５８】
すなわち、このようなゲートリセス１８を形成するためのエッチングにおいては、まず、ｎ型兼用層５上の第２のエッチングストッパ層６がエッチングされ、これと同時に、ｐ型層７上の第３のエッチングストッパ層８においても、同じ厚みだけエッチングされる。次に、ｎ型兼用層５がエッチングされるときには、第３のエッチングストッパ層８はほとんどエッチングされない。そして、ｎ型兼用層５に対するエッチングを終えた時点で、このエッチングは終了するが、このエッチングの終了段階には、ｎ型兼用層５の下の第１のエッチングストッパ層４についても、多かれ少なかれ、エッチングされ、このエッチングされた分に応じて、第３のエッチングストッパ層８もエッチングされる。したがって、以上のようにしてエッチングが完了した時点においても、ｐ型層７上の第３のエッチングストッパ層８が残っているようにするためには、第３のエッチングストッパ層８の厚みは、第１および第２のエッチングストッパ層４および６の合計厚みより厚くされる必要がある。このようなことから、前述したように、第３のエッチングストッパ層８は、第１および第２のエッチングストッパ層４および６の合計厚みより厚くされることが好ましい。
【００５９】
次に、図７に示すように、同じマスク１８を通して、チャネル層３とショットキー接合するＦＥＴのためのゲート電極１９が形成され、これと同時に、ｐ型層７にオーミック接触するダイオードのためのアノード電極２０が形成される。
【００６０】
これらゲート電極１９およびアノード電極２０は、通常、リフトオフ法によって形成される。すなわち、マスク１８を通して、金属が蒸着され、その後、有機溶剤によって、マスク１８を、その上に形成された金属とともに剥離される。その結果、残された金属導体が、ゲート電極１９およびアノード電極２０の各々を与える。
【００６１】
上述のゲート電極１９およびアノード電極２０を構成するために用いられる金属は、チャネル層３を構成するたとえばｎ型ＧａＡｓとショットキー接合し、かつｐ型層７を構成するたとえばｐ型ＧａＡｓとオーミック接触するものであり、このような金属として、たとえば、Ｔｉ、Ｐｔ、Ｐｄ、Ｗ、ＷＳｉまたはＣｒ等が用いられる。一例として、ゲート電極１９およびアノード電極２０の各々には、Ｔｉ／Ｐｔ／Ａｕの金属の積層構造が採用される。また、アノード電極２０とｐ型層７との間でより良好なオーミック接触を実現するため、３００℃程度の温度でアロイ（合金化）処理が施される。
【００６２】
以上の段階で、図７に示すように、半導体基板２上において、ＦＥＴ２１およびダイオード２２がそれぞれ構成される。
【００６３】
次に、図８に示すように、たとえばＳｉＮからなる保護絶縁膜２３が形成され、次いで、回路を構成するための金属配線層２４が形成されることによって、たとえばＭＭＩＣのような半導体装置１が完成される。
【００６４】
このように、上述したような製造方法を適用すれば、結晶成長時に、通常のＦＥＴ用の成長工程に加えて、ダイオードのためのｐ型層７の形成工程を追加するだけで、ダイオードの機能を追加することができる。このように、結晶成長時に、単に１層の形成工程を追加するだけでよいので、実質的なコストアップをほとんど招かず、ダイオードの機能を付加することができる。
【００６５】
また、ダイオードのためのｐ型層を得るためのエッチングを正確に制御できるため、ダイオードが付加されていない場合と同様に特性上のばらつきを抑えることができる。
【００６６】
図９および図１０は、この発明の他の実施形態を説明するためのもので、図９は、前述した図３に対応し、図１０は、図８に対応している。図９および図１０において、図３および図８に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００６７】
この実施形態は、ＦＥＴを構成すべき領域とダイオードを構成すべき領域とを互いに分離するため、エッチングが施されることを特徴としている。
【００６８】
前述した実施形態の場合と同様、図１および図２に示した各工程が実施された後、図９に示すように、ＦＥＴやダイオードの活性層となるべき部分を覆うように、フォトリソグラフィ技術を用いて、マスク３１が形成される。
【００６９】
次いで、マスク３１を通して、ドライエッチングまたはウエットエッチングを実施することにより、ＦＥＴやダイオードの活性層となるべき部分以外の部分において、チャネル層３およびｎ型兼用層５が除去される。このように、エッチングによる除去の結果、エッチング領域３２が形成され、このエッチング領域３２によって、ＦＥＴを構成すべき領域とダイオードを構成すべき領域とが互いに分離される。
【００７０】
その後、マスク３１が除去され、次いで、前述した実施形態における図４、図５、図６および図７に示した各工程と実質的に同様の工程が実施される。そして、図１０に示すように、エッチング領域３２をも埋めるように、保護絶縁膜２３が形成され、次いで、金属配線層２４が形成されることによって、半導体装置１ａが完成される。
【００７１】
このような図９および図１０に示した実施形態におけるその他の構成や効果については、前述の図１ないし図８を参照して説明した実施形態の場合と同様である。
【００７２】
以上の図示した実施形態では、シングルリセス型ＦＥＴを示したが、ｎ型兼用層５とチャネル層３との間に、低抵抗層を挿入して、多段リセス型のＦＥＴを構成する場合であっても、図示した実施形態の場合と同様の効果を奏することができる。
【００７３】
【発明の効果】
以上のように、この発明に係る半導体装置の製造方法によれば、同一半導体基板上に、ショットキー接合をゲート電極に用いかつゲートリセスが設けられたＦＥＴとｐｎ接合ダイオードとが構成された、半導体装置を製造することができるが、この場合において、以下のように、ＦＥＴを構成するために必要な工程数をそれほど増加させることなく、ダイオードも構成することができる。
【００７４】
すなわち、まず、半導体基板上にエピタキシャル成長により形成されるものとしては、ＦＥＴのためのチャネル層、第１のエッチングストッパ層、ＦＥＴのためのコンタクト層およびダイオードのためのｎ型層を兼ねるｎ型兼用層、第２のエッチングストッパ層、ダイオードのためのｐ型層、ならびに第３のエッチングストッパ層であるが、これらのうち、ＦＥＴを構成する場合に比べて追加されるのは、ｐ型層および第３のエッチングストッパ層のみにすぎない。この点において、実質的なコストアップはほとんど招かない。
【００７５】
また、第２のエッチングストッパ層においてエッチングを止めるようにしながら、ｐ型層および第３のエッチングストッパ層を、ＦＥＴを構成すべき領域において、エッチング除去した後、ｎ型兼用層にオーミック接触するように、ＦＥＴのためのソース電極およびドレイン電極ならびにダイオードのためのカソード電極が同時に形成されるので、ダイオードのためのカソード電極を形成するための特別な工程が不要である。
【００７６】
また、ゲートリセスを形成するために形成されるマスクをゲート電極を形成する際にも用いるようにしながら、このマスクに、さらに、ダイオードのためのアノード電極を形成するための機能をも持たせているので、ゲート電極とアノード電極とを同時に形成することができる。この場合において、ゲートリセスの形成のためのエッチングにおいて、ｐ型層が不所望にもエッチングされることは、第３のエッチングストッパ層によって有利に防止される。
【００７７】
このようなことから、ＦＥＴを構成する場合に比べて、実質的な工程数の増加を招かずに、ダイオードを、同一半導体基板上に構成することができる。
【００７８】
この発明に係る半導体装置の製造方法において、第１、第２および第３のエッチングストッパ層が互いに同じ材料からなる場合、第３のエッチングストッパ層の厚みを、第１および第２のエッチングストッパ層の合計厚みより厚くすると、前述したようなゲートリセスを形成するためのエッチング工程で、ｐ型層が不所望にもエッチングされることをより確実に防止することができる。
【００７９】
この発明に係る半導体装置の製造方法を用いると、以下のような新規な構造を有する半導体装置を有利に製造することができる。
【００８０】
すなわち、同一半導体基板上に、ショットキー接合をゲート電極に用いかつゲートリセスが設けられたＦＥＴとｐｎ接合ダイオードとが構成され、ＦＥＴのソース電極およびドレイン電極とダイオードのカソード電極とが、同時に形成された金属導体から構成され、かつ、ＦＥＴのゲート電極とダイオードのアノード電極とが、同時に形成された金属導体から構成されている、半導体装置である。
【００８３】
より特定的には、ＦＥＴのコンタクト層とダイオードのｎ型層とが、共通のｎ型層すなわちｎ型兼用層によって与えられることができ、さらに特定的には、半導体基板上に、ＦＥＴを構成するため、チャネル層およびその上にコンタクト層が積層され、このコンタクト層の一部がダイオードのｎ型層を与え、ダイオードのｎ型層の上にダイオードのｐ型層が積層された構造を得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態による半導体装置の製造方法に備える第１の工程によって得られた構造物を図解的に示す断面図である。
【図２】図１に示した第１の工程の後に実施される第２の工程により得られた構造物を図解的に示す断面図である。
【図３】図２に示した第２の工程の後に実施される第３の工程により得られた構造物を図解的に示す断面図である。
【図４】図３に示した第３の工程の後に実施される第４の工程により得られた構造物を図解的に示す断面図である。
【図５】図４に示した第４の工程の後に実施される第５の工程により得られた構造物を図解的に示す断面図である。
【図６】図５に示した第４の工程の後に実施される第６の工程により得られた構造物を図解的に示す断面図である。
【図７】図６に示した第６の工程の後に実施される第７の工程により得られた構造物を図解的に示す断面図である。
【図８】図７に示した第７の工程の後に実施される第８の工程により得られた構造物を図解的に示す断面図であり、得られた半導体装置１を示している。
【図９】この発明の他の実施形態による半導体装置の製造方法を説明するためのもので、図３に示した工程に対応する工程により得られた構造物を図解的に示す断面図である。
【図１０】図９に示した実施形態において、図８に示した工程に対応する工程により得られた構造物すなわち半導体装置１ａを図解的に示す断面図である。
【符号の説明】
１，１ａ半導体装置
２半導体基板
３チャネル層
４第１のエッチングストッパ層
５ｎ型兼用層
６第２のエッチングストッパ層
７ｐ型層
８第３のエッチングストッパ層
１０イオン注入領域
１２ソース電極
１３ドレイン電極
１４カソード電極
１５ゲートリセス
１６，１７開口
１８マスク
１９ゲート電極
２０アノード電極
２１ＦＥＴ
２２ダイオード
３２エッチング領域

Claims

同一半導体基板上に、ショットキー接合をゲート電極に用いかつゲートリセスが設けられた電界効果トランジスタとｐｎ接合ダイオードとが構成され、
前記電界効果トランジスタのソース電極およびドレイン電極と前記ダイオードのカソード電極とが、同時に形成された金属導体から構成され、かつ、前記電界効果トランジスタのゲート電極と前記ダイオードのアノード電極とが、同時に形成された金属導体から構成されている、半導体装置。
前記電界効果トランジスタのコンタクト層と前記ダイオードのｎ型層とが、前記半導体基板上にエピタキシャル成長により同時に形成される共通のｎ型層によって与えられる、請求項１に記載の半導体装置。
前記半導体基板上に、前記電界効果トランジスタを構成するため、チャネル層およびその上に前記コンタクト層が積層され、前記コンタクト層の一部が前記ダイオードのｎ型層を与え、前記ダイオードのｎ型層の上に前記ダイオードのｐ型層が積層される、請求項２に記載の半導体装置。
前記電界効果トランジスタのコンタクト層およびチャネル層と前記ダイオードのｎ型層およびチャネル層とは、エッチングまたはイオン注入により互いに分離されている、請求項３に記載の半導体装置。
同一半導体基板上に、ショットキー接合をゲート電極に用いかつゲートリセスが設けられた電界効果トランジスタとｐｎ接合ダイオードとが構成された、半導体装置を製造する方法であって、
半導体基板を用意する工程と、
前記半導体基板上に、前記電界効果トランジスタのためのチャネル層、第１のエッチングストッパ層、前記電界効果トランジスタのためのコンタクト層および前記ダイオードのためのｎ型層を兼ねるｎ型兼用層、第２のエッチングストッパ層、前記ダイオードのためのｐ型層、ならびに第３のエッチングストッパ層を、この順序で、エピタキシャル成長により形成する工程と、
前記第２のエッチングストッパ層においてエッチングを止めるようにしながら、前記ｐ型層および前記第３のエッチングストッパ層を、前記電界効果トランジスタを構成すべき領域および前記ダイオードのカソード電極を形成すべき領域において、エッチング除去する工程と、
前記ｎ型兼用層にオーミック接触するように、前記電界効果トランジスタのためのソース電極およびドレイン電極ならびに前記ダイオードのためのカソード電極を同時に形成する工程と、
前記ｎ型兼用層における前記電界効果トランジスタのための前記ゲートリセスを形成すべき領域および前記第３のエッチングストッパ層の少なくとも一部を露出させる開口を有するマスクを形成する工程と、
前記マスクを通してエッチングを実施し、前記第３のエッチングストッパ層によって前記ｐ型層がエッチングされることを防止しながら、前記第１のエッチングストッパ層においてエッチングを止めるようにして、前記ｎ型兼用層に前記ゲートリセスを形成する工程と、
前記マスクを通して、前記チャネル層とショットキー接合する前記電界効果トランジスタのための前記ゲート電極を形成し、これと同時に、前記ｐ型層にオーミック接触する前記ダイオードのためのアノード電極を形成する工程と、
前記マスクを除去する工程と
を備える、半導体装置の製造方法。
前記ｐ型層および前記第３のエッチングストッパ層を、前記電界効果トランジスタを構成すべき領域および前記ダイオードのカソード電極を形成すべき領域において、エッチング除去する工程の後、前記電界効果トランジスタを構成すべき領域と前記ダイオードを構成すべき領域とを互いに分離するため、前記チャネル層および前記ｎ型兼用層に対して、エッチングまたはイオン注入を施す工程をさらに備える、請求項５に記載の半導体装置の製造方法。
前記第１、第２および第３のエッチングストッパ層は互いに同じ材料からなり、前記第３のエッチングストッパ層は、前記第１および第２のエッチングストッパ層の合計厚みより厚く形成される、請求項５または６に記載の半導体装置の製造方法。