JP4089275B2

JP4089275B2 - Reception control method, reception control device, and reception device

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Publication number: JP4089275B2
Application number: JP2002118938A
Authority: JP
Inventors: 真一北園; 誠一郎深井
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-04-22
Filing date: 2002-04-22
Publication date: 2008-05-28
Anticipated expiration: 2022-04-22
Also published as: JP2003318761A

Description

【０００１】
【発明の属する技術分野】
本発明は、受信制御方法、受信制御装置、および受信装置に関する。より詳細には、デジタルテレビジョン放送などのデジタル放送波を受信する場合における、妨害波による受信性能劣化の改善に関する。
【０００２】
【従来の技術】
各種の通信装置や受信機などでは、たとえば周波数シンセサイザやチューナなどの同調装置（同調回路）が用いられる。また、チューナ内の復調部として、ＩＦ（Intermediate Frequency）変換方式を採用するものがある。ＩＦ変換方式としては、たとえば１段構成にて所望の中間周波数を得るシングルコンバーション（シングルヘテロダイン）方式のものと、複数段（たとえば２段）構成にて所望の中間周波数を得るマルチコンバーション方式のものとがある。２段構成の場合、ダブルコンバーション（ダブルヘテロダイン）方式という。
【０００３】
一方、今日では、従来からのアナログ方式（ＮＴＳＣ方式やＰＡＬ方式など）の放送システムに加え、デジタル方式の放送システムの確立が進められている。このデジタル方式の放送システムにおいて、受信装置は、これまでのアナログテレビジョン放送の受信装置と同様に、受信高周波信号をダウンコンバートして中間周波数信号を得るシングルコンバーション方式の受信装置や、入力高周波信号を、一旦、入力高周波信号の帯域よりも充分高域側にアップコンバートし、イメージ周波数を高周波信号帯域から追い出し、これをＳＡＷフィルタなどの中間周波フィルタで除去した後、ダウンコンバートするようにしたダブルコンバージョン方式の受信装置などがある。
【０００４】
図６は、ダブルコンバージョン方式を用いたデジタルテレビジョン放送の受信システムの従来例を示すブロック図である。この図６に示す受信システム３は、高周波信号受信回路１０、同調装置の一例であるチューナＩＣ２０、復調回路の一例であるデジタル信号復調ＩＣ７０、およびこれらを制御するマイコン９０から構成されている。また、チューナＩＣ２０は、ダブルコンバージョン方式に加えて、位相同期(ＰＬＬ：Phase Locked Loop) 回路が２つ組み込まれた、ツインＰＬＬ制御ダブルコンバージョン方式のチューナ回路となっている。
【０００５】
この受信システム３において、高周波信号受信回路１０のＲＦ入力端子１１に入力されたＲＦ信号（受信高周波信号）は先ず、所定の帯域成分のみを通過させるＢＰＦ（帯域通過フィルタ）１２により受信全周波数帯域成分が抽出された後、フィードバックループによって自動的に利得が制御される高周波ゲイン制御回路（ＲＦＡＧＣ）１４によって所定レベルに増幅され、さらに受信帯域のみを通過させるＢＰＦ１６を通過してから、周波数変換回路の一例である１段目の混合回路（１stＭｉｘ）５１に入力される。
【０００６】
混合回路５１には、基準発振器３２からの安定した一定周波数の基準信号に基づいて、ＰＬＬＩＣ３１によって発振周波数が所望とする周波数に安定的に制御される１段目の局部発振回路（１stＯＳＣ）４６からの第１の局部発振信号が入力されている。この第１の局部発振信号の周波数ｆLO1 としては、第１の中間周波数信号の中心周波数よりも高い周波数が使用され、ＲＦ信号の周波数ｆRF、受信すべき所定周波数帯域の第１の中間周波数（１stＩＦ）信号の周波数ｆIF1 との間で、ｆLO1 ＝ｆRF＋ｆIF1 となるように、選局すべき放送周波数に対応して変化される。そして混合回路５１では、ＲＦ信号が１段目の局部発振回路（１stＯＳＣ）４６から入力された第１の局発信号と混合されることで、アップコンバートされた一定の周波数ｆIF1 の第１の中間周波数信号が出力される。
【０００７】
混合回路５１にてアップコンバートされた第１の中間周波数信号は、１段目の中間周波増幅回路（１stＩＦＡｍｐ）５２にて所定レベルに増幅された後、選局チャネルの信号成分をフィルタリング処理する１段目のＳＡＷフィルタ（１stＩＦＳＡＷ／ＳＡＷ；弾性表面波フィルタ）６２を通過し、さらに２段目の混合回路（２ndＭｉｘ）５４に入力される。このＳＡＷフィルタ６２の通過帯域は、第１の中間周波数信号の周波数帯域に応じて設定されるもので、たとえば１２００〜１２５０ＭＨｚ程度とされる。
【０００８】
混合回路５４には、基準発振器３２からの安定した一定周波数の基準信号に基づいて、ＰＬＬＩＣ３１によって発振周波数が所望とする周波数に安定的に制御される２段目の局部発振回路（２ndＯＳＣ）４８からの第２の局部発振信号が入力されている。この第２の局部発振信号の周波数ｆLO2 は、第１の中間周波数（１stＩＦ）信号の周波数ｆIF1 、第２の中間周波数（２ndＩＦ）信号の周波数ｆIF2 との間で、ｆIF2 ＝ｆIF1 −ｆLO2 となるように設定される。つまり、この第２の混合回路５４に供給される第２の局部発振信号としては、第２の混合回路５４から所定周波数帯の第２の中間周波数信号を出力させる場合に、第１の中間周波数信号の中心周波数から、その出力させたい周波数の中心周波数を差し引いた周波数が使用される。
【０００９】
そして、混合回路５４では、第１の中間周波数（１stＩＦ）信号が２段目の局部発振回路（１stＯＳＣ）４８から入力された第２の局発信号と混合されることで、ダウンコンバートされた一定の周波数ｆIF2 の第２の中間周波数（２ndＩＦ）信号が出力される。ここで、この第２の中間周波数信号は、通常のテレビジョン受信機に使用されたシングルコンバーション方式のチューナから出力される中間周波数信号の中心周波数と同等程度の周波数帯域（たとえば３６〜５７ＭＨｚ程度）に選定される。
【００１０】
混合回路５４にてダウンコンバートされた第２の中間周波数信号は、２段目の中間周波増幅回路（２ndＩＦＡｍｐ）５６にて所定レベルに増幅された後、選局チャネルの信号成分をフィルタリング処理する２段目のＳＡＷフィルタ（２ndＩＦＳＡＷ）６４を通過する。このＳＡＷフィルタ６４の通過帯域は、第２の中間周波数信号の周波数帯域に応じて設定されるもので、たとえば３６〜５７ＭＨｚ程度とされる。
【００１１】
ＳＡＷフィルタ６４を通過した第２の中間周波数信号は、フィードバックループによって自動的に利得が制御される中間周波ゲイン制御回路（ＩＦＡＧＣ）５８によって所定レベルに増幅された後に、デジタル信号復調ＩＣ７０に入力される。
【００１２】
デジタル信号復調ＩＣ７０では、先ず、アナログ信号である第２の中間周波数信号が、Ａ／Ｄ変換器７２によりデジタル信号に変換された後に、復調回路（デモジュレータ）７４にて復調される。その後ＦＥＣ（Forward Error Collection）回路７６にて誤り訂正され、ＭＰＥＧ−ＴＳ（トランスポートストリーム）信号として出力される。
【００１３】
また図７は、シングルコンバージョン方式を用いたデジタルテレビジョン放送の受信システムの従来例を示すブロック図である。この図７に示す受信システム３は、図６に示したダブルコンバージョン方式の２段目の周波数変換部（混合回路５４および中間周波増幅回路５６）を基本的に使用し、それに応じて、フィルタ構成を若干変えている。たとえば、中間周波フィルタを、前段側のＢＰＦ５３と後段側のＢＰＦ５７のように２段に分割することによって、少ない挿入損失で、急峻なフィルタ特性を得るようにしている。アップコンバート部分を有していないが、ダブルコンバーション方式の２段目以降に対応する処理については、何ら変わりがない。
【００１４】
【発明が解決しようとする課題】
ところで、デジタル地上波やデジタルＣＡＴＶ用のダブルコンバージョン方式のチューナでは、アップコンバートされた第１の中間周波数（１stＩＦ）として１０００ＭＨｚ〜１８００ＭＨｚ程度の周波数が使われ、１段目の混合回路５１の後段に接続される１段目のＳＡＷフィルタ６２は、その中心周波数が高いため、通過帯域をあまり狭くできず、たとえば３０〜５０ＭＨｚ程度の帯域を有している。
【００１５】
この３０〜５０ＭＨｚ程度の通過帯域というのは、希望するチャンネルの周波数占有帯域（たとえば６〜８ＭＨｚ程度）に対して広すぎ、たとえば隣接チャンネルに妨害信号があった場合、希望チャンネル成分と妨害信号成分とがほぼ同一レベルで第２の混合回路５４に入力されることになり、妨害信号成分を十分に除去することができず、隣接チャンネルによる混変調妨害などの受信性能劣化を引き起こす原因となる。
【００１６】
一方、シングルコンバージョン方式のチューナでは、ＳＡＷフィルタ６４の通過帯域は、ダブルコンバージョン方式における１段目のＳＡＷフィルタ６２に比べ、その通過帯域幅を狭く設定できる。しかしながら、ＳＡＷフィルタの肩特性や通過帯域である平坦部の微妙なうねりなどにより、混変調妨害の抑制度合いが装置によって異なることも生じ得るので、妨害特性の問題は依然として残る。
【００１７】
本発明は、上記事情に鑑みてなされたものであり、妨害信号成分の影響をより少なくすることができる受信制御方法、受信制御装置、および受信装置を提供すること目的とする。
【００１８】
【課題を解決するための手段】
すなわち、本発明に係る受信制御方法は、デジタル放送波を担持する高周波信号を周波数変換回路により予め定められている周波数の中間周波数信号に変換し、この中間周波数信号を所定の通過帯域幅を有する中間周波数フィルタを介して復調回路に入力する受信装置における受信制御方法であって、復調回路により得られた復調信号のビットエラーレート（ＢＥＲ；Bit Error Rate）を監視しながら、ビットエラーレートが予め定められた値より良好となるように、周波数変換回路に入力される局部発振信号の周波数を調整することで、周波数変換回路から出力され中間周波数フィルタに入力される中間周波数信号の中心周波数を調整することとした。
【００１９】
そして、受信装置が、高周波信号および中間周波数信号のうちの少なくとも一方についての出力信号レベルを変化させる利得制御回路を備えたものである場合には、先ず、周波数変換回路に入力される局部発振信号の周波数を中間周波数フィルタの通過帯域内における所定の値に設定するとともに、利得制御回路を所定の制御信号の元で一定の利得で動作するオープンループ動作モードに設定して、ビットエラーレートが予め定められた値より良好となるように、制御電圧を設定する。そして、この後、オープンループ動作モードの状態を維持したままで、ビットエラーレートを監視しながら、ビットエラーレートが予め定められた値より良好となるように、局部発振信号の周波数を調整する。
【００２０】
また、この調整に後には、利得制御回路を一定の出力レベルを維持するように動作するフィードバックループ動作モードに設定して、ビットエラーレートを監視する。そして、ビットエラーレートが予め定められた値より悪化したことを条件として、利得制御回路をオープンループ動作モードに設定し、さらにビットエラーレートがより改善されるように制御電圧を調整設定する。
【００２１】
そして、ビットエラーレートがより改善される制御電圧を設定できないことを条件として、つまり、この制御電圧の調整設定の際に、ビットエラーレートを改善させる制御電圧を設定できない場合には、利得制御回路をフィードバックループ動作モードに戻す。
【００２２】
本発明に係る受信制御装置（集積回路化された受信制御回路でもよい）は、前記本発明に係る受信制御方法を実施する装置であって、復調回路により得られた復調信号についてのビットエラーレートを取得するビットエラーレート情報取得部と、ビットエラーレート情報取得部が取得したビットエラーレートに関する情報に基づいて、ビットエラーレートが予め定められた値より良好となるように、周波数変換回路に入力される局部発振信号の周波数を設定する周波数制御部とを備えた。
【００２３】
高周波信号および中間周波数信号のうちの少なくとも一方についての出力信号レベルを変化させる利得制御回路を備えた受信装置に使用される受信制御装置とする場合には、周波数制御部を、周波数変換回路に入力される局部発振信号の周波数を中間周波数フィルタの通過帯域内における所定の値に設定するとともに、利得制御回路を所定の制御信号の元で一定の利得で動作するオープンループ動作モードに設定した状態で、ビットエラーレートが予め定められた値より良好となるように制御電圧を設定する。その後、オープンループ動作モードの状態を維持したままで、ビットエラーレート情報取得部が取得したビットエラーレートに関する情報に基づいて、ビットエラーレートが予め定められた値より良好となるように局部発振信号の周波数を設定する。
【００２４】
またこの場合、周波数制御部を、ビットエラーレートが予め定められた値より良好となるように局部発振信号の周波数を設定するとともに、利得制御回路を一定の出力レベルを維持するように動作するフィードバックループ動作モードに設定し、ビットエラーレート情報取得部が取得したビットエラーレートに関する情報に基づいて、ビットエラーレートが予め定められた値より悪化したことを条件として、利得制御回路をオープンループ動作モードに設定し、且つビットエラーレートがより改善されるように制御電圧を設定するものとすることが望ましい。
【００２５】
また、周波数制御部は、ビットエラーレートがより改善される制御電圧を設定できないことを条件として、利得制御回路をフィードバックループ動作モードに戻すものであることが望ましい。
【００２６】
本発明に係る受信制御装置は、前記本発明に係る受信制御装置を備えた装置であって、デジタル放送波を担持する高周波信号を受信する高周波信号受信回路と、入力された制御信号に対応する所定の周波数の局部発信信号を発する発振回路と、高周波信号受信回路から入力された高周波信号と発振回路から入力された局部発信信号とに基づき高周波信号および局部発信信号の各周波数によって定まる所定周波数の中間周波数信号に変換する周波数変換回路とを備えた。
【００２７】
また受信制御装置は、周波数変換回路により変換された中間周波数信号を所定の通過帯域幅内で通過させる中間周波数フィルタと、中間周波数フィルタを通過した中間周波数信号に基づいて復調処理をする復調回路と、復調回路により得られた復調信号についてのビットエラーレートを取得するビットエラーレート情報取得部と、ビットエラーレート情報取得部が取得したビットエラーレートに関する情報に基づいてビットエラーレートが予め定められた値より良好となるように発振回路に入力される制御信号を制御することで局部発振信号の周波数を設定する周波数制御部とを備えた。
【００２８】
また、発振回路、周波数変換回路、および中間周波数フィルタからなる回路ブロックを複数段備えたものである場合には、周波数制御部は、デジタル放送波の１チャネル分の周波数占有帯域に対しての中間周波数フィルタの通過帯域幅がより広い方について、局部発振信号の周波数を設定する制御を実行することが望ましい。
【００２９】
【作用】
上記構成においては、復調信号のビットエラーレートを監視しながら、ビットエラーレートが予め定められた値（所定値）より良好となるように、局部発振信号の周波数を調整することで、中間周波数フィルタに入力される中間周波数信号の中心周波数を調整する。受信波についての中間周波数信号の中心周波数が調整されると、中間周波数フィルタに対する受信波や妨害波の周波数軸上の通過位置が変わり、中間周波数フィルタの特性（振幅特性や位相特性）との兼ね合いで、結果的には、復調回路に入力される受信波と妨害波の入力レベルや位相特性を調整することができる。
【００３０】
ここで、混変調妨害などの受信性能劣化を引き起こすと、ビットエラーレートが劣化する。よって、ビットエラーレートが所定値より良好となるように局部発振信号の周波数を調整すれば、復調回路に入力される受信波と妨害波の入力レベルや位相特性を調整することができるので、妨害特性を調整することができる。
【００３１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００３２】
図１は、本発明に係る受信制御装置を備えた受信システムの一例であるテレビジョン信号受信システムの第１実施形態の構成を示すブロック図である。この図に示すテレビジョン信号受信システム（以下単に受信システムという）３は、高周波信号受信回路（前置回路）１０およびチューナＩＣ２０を有するダブルコンバージョン構成のチューナユニットと、チューナユニットの出力データを復号するデジタル信号復調ＩＣ７０と、これらを制御する受信制御装置の一例であるマイコン９０とから構成されており、デジタルテレビジョン放送波を受信して、画像信号や音声信号を出力するようにしたものである。
【００３３】
高周波信号受信回路１０は、図６に示した従来構成と同様に、ＲＦ入力端子１１に入力されたＲＦ信号のうちの受信帯域のみを通過させるＢＰＦ（帯域通過フィルタ）１２と、制御信号ＶＣ１に基づいてＢＰＦ１２を通過した信号レベルを所定レベルに制御する（利得を制御する）高周波ゲイン制御回路（ＲＦＡＧＣ）１４と、高周波ゲイン制御回路１４により利得が制御された信号のうちの受信帯域のみを通過させるＢＰＦ１４とを備える。
【００３４】
マイコン９０は、シリアルインターフェースの一例であるアイ・スクウェア・シー（Inter Integrated Circuit：Ｉ²Ｃ）バスにより、チューナＩＣ２０やデジタル信号復調ＩＣ７０との間で所望の情報を伝達するようになっている。このため、マイコン９０とチューナＩＣ２０やデジタル信号復調ＩＣ７０との間は、ＳＣＬ（Serial CLock）とＳＤＡ（Sirial DAta ）といった２本の信号線で接続されている。
【００３５】
チューナＩＣ２０は、位相比較回路３０と周波数変換回路の一例である混合回路を２段備えた周波数変換部５０とから構成されている。ここで、位相比較回路３０は、ＰＬＬ集積回路（ＰＬＬＩＣ）３１と、ＶＣＯ（Voltage Controled oscillator；電圧制御発振器）で構成された２つの局部発振回路４６，４８を備える。ＰＬＬＩＣ３１は、基準周波数の電圧信号を発生する基準発振器３２、プログラマブルカウンタなどの可変分周器３４，３６、および位相比較器３８を有し、これらがワンチップに集積回路化されたものである。なお、図では、可変分周器３４，３６および位相比較器３８を１系統分示しているが、実際には、局部発振回路４６用と局部発振回路４８用の２系統が設けられている。
【００３６】
可変分周器３４，３６の分周比１／Ａ，１／Ｎは、アイ・スクウェア・シー・バスを介して、マイコン９０により指示される。そして、可変分周器３４は、基準発振器３２から出力された電圧信号を１／Ａに分周し、その分周出力信号を位相比較器３８の一方の端子に入力する。また、可変分周器４６は、局部発振回路４６，局部発振回路４６から出力された電圧信号を１／Ｎに分周し、その分周出力信号を位相比較器３８の他方の端子に入力する。位相比較器３８は、２つの電圧信号の位相を比較し、比較結果である位相差を示す誤差信号を図示しないループフィルタ回路に入力し、その結果（平滑化信号）を制御信号として局部発振回路４６，４８に入力する。
【００３７】
これを受けて、たとえば第１段目の局部発振回路（１stＯＳＣ）４６は、ＰＬＬＩＣ３１における位相比較結果である制御信号に対応した周波数の電圧信号を発生し、出力端子から第１の局部発振周波数信号（第１局発信号）を出力する。このとき、先に述べたように、対応した信号（第１局発信号そのものでもよい）が、ＰＬＬＩＣ３１の可変分周器３６に入力される。同様に、第２段目の局部発振回路（２ndＯＳＣ）４８は、ＰＬＬＩＣ３１における位相比較結果である制御信号に対応した周波数の電圧信号を発生し、出力端子から第２の局部発振周波数信号（局発信号）を出力する。このとき、対応した信号（第２局発信号そのものでもよい）が、ＰＬＬＩＣ３１の可変分周器３６に入力される。そして、このようなフィードバック構成により、マイコン９０により設定された分周比１／Ａ，１／Ｎに応じて、局部発振回路４６，４８の発振周波数が制御される。
【００３８】
チューナＩＣ２０内の周波数変換部５０は、高周波信号受信回路１０から入力された高周波信号と１段目の局部発振回路４６から入力された第１局発信号とを混合して、たとえば周波数が１２００〜１２５０ＭＨｚ程度である第１の中間周波数（１stＩＦ）信号に変換する１段目の混合回路（１stＭｉｘ）５１と、この中間周波数（１stＩＦ）信号を所定レベルに増幅する１段目の中間周波増幅回路（１stＩＦＡｍｐ）５２とを有する。中間周波増幅回路５２によって増幅された中間周波数（１stＩＦ）信号は、チューナＩＣ２０の外部に設けられたＳＡＷフィルタ６２を介して、チューナＩＣ２０に再度入力される。ＳＡＷフィルタ６２の通過帯域は、中間周波数（１stＩＦ）信号に対応するように、本例では１２００〜１２５０ＭＨｚ程度に設定される。
【００３９】
周波数変換部５０は、さらに、ＳＡＷフィルタ６２から入力された中間周波数（１stＩＦ）と２段目の局部発振回路４８から入力された第２局発信号とを混合して、たとえば周波数が３６〜５７ＭＨｚ程度である第２の中間周波数（２ndＩＦ）信号に変換する２段目の混合回路（２ndＭｉｘ）５４と、中間周波数（２ndＩＦ）信号を所定レベルに増幅する２段目の中間周波増幅回路（２ndＩＦＡｍｐ）５６とを有する。中間周波増幅回路５６によって増幅された中間周波数（２ndＩＦ）信号は、チューナＩＣ２０の外部に設けられたＳＡＷフィルタ６４を介して、チューナＩＣ２０に再度入力される。ＳＡＷフィルタ６４の通過帯域は、中間周波数（２ndＩＦ）信号に対応するように、本例では３６〜５７ＭＨｚ程度に設定される。
【００４０】
また周波数変換部５０は、ＳＡＷフィルタ６４を介して入力された中間周波数（２ndＩＦ）信号を、制御信号ＶＣ２に基づいて所定レベルに制御する（利得を制御する）中間周波ゲイン制御回路（ＩＦＡＧＣ）５８を有する。中間周波ゲイン制御回路により、信号レベルが一定レベルに制御された中間周波数（２ndＩＦ）信号は、デジタル信号復調ＩＣ７０に入力される。
【００４１】
デジタル信号復調ＩＣ７０は、アナログ信号である第２中間周波数信号をデジタル信号に変換するＡ／Ｄ変換器７２と、Ａ／Ｄ変換器７２により変換されたデジタル信号をデジタル復調する復調回路（デモジュレータ）７４と、復調されたデジタルデータを誤り訂正するＦＥＣ回路７６とを有する。ＦＥＣ回路７６は、ビタビデコーダ、デインタリーバ、リードソロモンデコーダ、エネルギー拡散除去回路で構成されており、誤り訂正復号化したデジタルデータを、ＭＰＥＧ−ＴＳ（トランスポートストリーム）信号として出力する。
【００４２】
また、デジタル信号復調ＩＣ７０は、高周波ゲイン制御回路１４に対して制御信号ＶＣ１を設定するＲＦＡＧＣゲイン設定部７８と、中間周波ゲイン制御回路に対して制御信号ＶＣ２を設定するＩＦＡＧＣゲイン設定部８０とを備える。また、デジタル信号復調ＩＣ７０は、２つのゲイン制御回路１４，５８に対して固定の制御信号ＶＣ１，ＶＣ２を設定するための構成として、マイコン９０から入力されたデジタルデータをアナログ信号に変換するＤ／Ａ変換器８２と、復調回路７４からの制御信号系統とＤ／Ａ変換器８２からの信号系統とを選択的に切り替えて、対応するＡＧＣゲイン設定部７８，８０に入力する切替回路（ＳＷ）８４，８６を有する。
【００４３】
切替回路８４，８６の切替制御は、マイコン９０によってなされる。そして、通常のＡＧＣループを形成するときには、たとえばＲＦ信号系であれば、復調回路７４からの制御信号が切替回路８４により選択され、ＲＦＡＧＣゲイン設定部７８を介して高周波ゲイン制御回路１４に入力されることで、フィードバックループ動作モードが形成される。またＩＦ信号系であれば、復調回路７４からの制御信号が切替回路８６により選択され、ＩＦＡＧＣゲイン設定部８０を介して中間周波ゲイン制御回路５８に入力されることで、フィードバックループ動作モードが形成される。
【００４４】
一方、Ｄ／Ａ変換器８２からの系統に切り替えると、実質的にはフィードバックループが形成されず、各ゲイン制御回路１４，５８は、マイコン９０によって指定された所定の制御電圧の元で、ゲインを制御することになるオープンループ動作モードが形成される。
【００４５】
ＦＥＣ回路７６は、本発明に係るビットエラーレート検出部として機能するものであり、このＦＥＣ回路７６にて誤り訂正する際に検出できるビットエラー信号（ＢＥＲ出力）は、従来技術の構成とは異なり、そのまま他の回路や装置に出力するのではなく、アイ・スクウェア・シー（Ｉ²Ｃ）バスインターフェース部（Ｉ²ＣバスＩ／Ｆ部）８８に入力され、このＩ²ＣバスＩ／Ｆ部８８を経由して、マイコン９０にフィードバックされる。
【００４６】
マイコン９０は、本発明に係るビットエラーレート情報取得部９２と、周波数制御部９４の各機能部分をソフトウェアとして備える。すなわち、後述する中間周波数の設定制御やゲイン制御の各機能を実現するソフトウェアのプログラムコードを記録した記憶媒体（たとえば図示しないＲＡＭなど）から、装置のコンピュータ（またはＣＰＵやＭＰＵ）がプログラムコードを読出し実行することによって、後述する実施形態で述べる効果が達成される。この場合、記憶媒体から読み出されたプログラムコード自体が後述する実施形態の機能を実現することになる。
【００４７】
また、コンピュータが読み出したプログラムコードを実行することで各機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム）などが実際の処理の一部または全部を行ない、その処理によって各機能が実現される場合であってもよい。さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張カードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、機能拡張カードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行ない、その処理によって後述する実施形態の各機能が実現される場合であってもよい。
【００４８】
マイコン９０は、ソフトウェア機能として備えるビットエラーレート情報取得部９２によりＦＥＣ回路７６からのビットエラー信号（ビットエラーレートに関する情報を表す信号）をＩ²ＣバスＩ／Ｆ部８８を介して取得し、このビットエラー（ＢＥＲ）信号を監視しながら、切替回路８４，８６を切り替えることで、ゲイン制御回路１４，５８のゲイン制御を、フィードバックループによる制御（フィードバックループ動作モード）にするか、Ｄ／Ａ変換器８２を介した固定値による制御（オープンループ動作モード）にするかを、コントロールする。
【００４９】
また、マイコン９０は、ソフトウェア機能として備える周波数制御部９４により、ゲイン制御回路１４，５８のゲイン制御を所定の動作モードに設定しつつ、ビットエラーレートが予め定められた値より良好となるように、ＰＬＬＩＣ３１内の可変分周器３４，３６の分周比１／Ａ，１／Ｎを制御して、混合回路５１，５４に入力される局部発振信号の各周波数を設定する。
【００５０】
以下、局部発信周波数や中間周波数信号の中心周波数の制御、ゲイン制御回路１４，５８に対するゲイン制御、並びにビットエラーレートの関わりについて、詳細に説明する。
【００５１】
図２は、図１に示したダブルコンバーション構成において、初段の中間周波数を制御する手法の処理手順の一例を示したフローチャートである。また、図３は、ダブルコンバージョン構成における中間周波数の制御とビットエラーレートとの関わりを説明する図である。
【００５２】
電源ＯＮ時やチャンネル切替え時、またはある一定の周期ごとに、マイコン９０は、先ず、ゲイン制御回路１４，５８（どちらか一方だけでもよい）のゲイン制御を、Ｄ／Ａ変換器８２を介した固定値による制御に設定する（Ｓ１００）。次にマイコン９０は、アイ・スクウェア・シー・バスを介して可変分周器３４，３６の分周比１／Ａ，１／Ｎ（どちらか一方のみでもよい）を変え、ＳＡＷフィルタ６２の設計上の通過帯域におけるほぼ中心に、第１の中間周波数信号の中心周波数（１stＩＦ周波数）を設定する（Ｓ１０２）。そしてこの状態で、Ｄ／Ａ変換器８２に対する設定値を変化させることでゲイン制御値を変化させ、高周波ゲイン制御回路１４および中間周波ゲイン制御回路５８のうちの少なくとも一方の利得を変化させて、ビットエラーレートの変化特性を取る（Ｓ１０６）。
【００５３】
たとえば、Ｄ／Ａ変換器８２に設定した値と、そのときにＦＥＣ回路７６により得られたビットエラーレートの値とを対応付けて、図示しないメモリに記憶させる。この処理を、Ｄ／Ａ変換器８２に対する設定値のそれぞれについて記憶させ、その中から、ビットエラーレートが所定値よりも良好となる（好ましくは一番よくなる）Ｄ／Ａ変換器８２に設定した値をＤ／Ａ変換器８２に設定する。ここで、「所定値」は、ＳＡＷフィルタ６２の後段に接続される処理回路、たとえばデジタル信号復調ＩＣ７０において、不都合なく所定の処理ができる程度であればよい。
【００５４】
次に、アイ・スクウェア・シー・バスを介して可変分周器３４，３６の分周比１／Ａ，１／Ｎ（どちらか一方のみでもよい）を変え、ＳＡＷフィルタ６２の通過帯域内もしくはそれよりも少し広目の範囲内で数１０ポイント、局部発振回路４６の発振周波数を変化させて、第１の中間周波数信号の中心周波数（１stＩＦ周波数）を変化させる（Ｓ１１２）。たとえば、本例のように、ＳＡＷフィルタ６２の通過帯域幅が５０ＭＨｚ程度である場合には、１ＭＨｚステップ／５０ポイント程度で、第１の中間周波数信号の中心周波数を変化させる。
【００５５】
またこの際、１stＩＦ周波数をシフトさせた分は、可変分周器３４，３６の分周比１／Ａ，１／Ｎ（どちらか一方のみでもよい）を変えて２段目の局部発振回路４８の発振周波数（２nd Local周波数）もシフトさせ、デジタル信号復調ＩＣ７０に入力される第２の中間周波数信号の中心周波数（２ndＩＦ周波数）が一定になるようにする（Ｓ１１４）。
【００５６】
そして、その際のビットエラーレートを監視（フィードバック）しながら、ビットエラーレートが所定値よりも良好な（好ましくは一番よい）周波数に１stＩＦ周波数を設定するとともに（Ｓ１１６）、各ゲイン制御回路１４，５８の制御をフィードバックループによるゲイン制御（自動利得制御）に設定する（Ｓ１１８）。
【００５７】
たとえば、ＰＬＬＩＣ３１に設定した分周比１／Ａ，１／Ｎと、そのときにＦＥＣ回路７６により得られたビットエラーレートの値とを対応付けて、図示しないメモリに記憶させる。この処理を、ＰＬＬＩＣ３１に設定した分周比１／Ａ，１／Ｎのそれぞれについて記憶させ、その中から、ビットエラーレートが所定値よりも良好となる（好ましくは一番よくなる）分周比１／Ａ，１／Ｎを探索する。これにより、通常の１stＩＦ周波数で何らかの妨害信号の影響を受けていたとしても、その影響がデジタル信号復調ＩＣ７０での復号結果に現れることを回避または低減することができる。
【００５８】
ここで、１stＩＦ周波数をシフトさせる際には、隣接チャンネル波などの妨害波ＵＤ（UnDesire）がＳＡＷフィルタ６２の少し帯域外に位置するように１stＩＦ周波数を変化させることが望ましい。たとえば、図３（Ａ）に示すように、希望波Ｄ（Desire）と妨害波ＵＤとが、ＳＡＷフィルタの通過帯域のほぼ中心となるように１stＩＦ周波数を設定すると、希望波Ｄと不要波ＵＤとがほぼ同レベル（通過帯域内が平担持には）で混合回路５４に入力される。このため、通過帯域のほぼ中心に１stＩＦ周波数を設定すると、妨害波ＵＤのレベルが比較的強く、ビットエラーレートが悪い状態となる。
【００５９】
一方、隣接チャンネルによる混変調などの妨害が起きていたとしても、図３（Ｂ）に示すように、ＳＡＷフィルタ６２の通過帯域内でフィルタ特性の肩の近傍に希望波Ｄの１stＩＦ周波数を設定した場合、隣接チャンネル（ｃｈ）にある妨害波ＵＤはＳＡＷフィルタ６２である程度減衰され、希望波Ｄに比べ妨害波ＵＤのレベルが下がった状態で混合回路５４に入力されるので、隣接妨害を改善することができる。
【００６０】
このときに、仮に図３（Ｃ）に示すように、ＳＡＷフィルタ６２の帯域外まで希望波Ｄの１stＩＦ周波数を変化させた場合、希望波Ｄに比べ妨害波ＵＤのレベルが下がっているが希望波Ｄの利得も下がるため、この利得低下に伴うＮＦ劣化を起こすことが生じ得る。しかしながら、この場合、このことに伴ってビットエラーレートも劣化するので、結果的には、ＮＦ劣化を起こすような周波数に設定することを回避でき、帯域外で受信することもなく安定して受信することができる。
【００６１】
なお、図３（Ｄ）に示すように、ＳＡＷフィルタ６２の通過帯域内でフィルタ特性の肩のあたりに妨害波ＵＤの１stＩＦ周波数が存在し、且つＳＡＷフィルタ６２の帯域外となるまで希望波Ｄの１stＩＦ周波数を変化させた場合、希望波Ｄに比べ妨害波ＵＤのレベルが大きい状態で混合回路５４に入力される。この場合には、妨害波ＵＤのレベルが非常に強く、ビットエラーレートが非常に悪い状態となるから、結果的には、このような関係に１stＩＦ周波数を設定することを回避できる。
【００６２】
また、１stＩＦ周波数を可変し適正点（たとえばビットエラーレートの最良点）に設定した後でも、電波環境条件によっては、ビットエラーレートが悪くなる場合も生じ得る。たとえば、ビットエラーレートの劣化が歪みによって生じる場合などである。このような場合に備えて、マイコン９０は、ビットエラーレートが所定値よりも悪くならないか否かを監視する（Ｓ１２０）。そして、悪化した場合には、切替回路８４，８６をコントロールして、ゲイン制御回路１４，５８（どちらか一方だけでもよい）のゲイン制御を、Ｄ／Ａ変換器８２を介した固定値による制御に切り替える（Ｓ１２２−ＮＯ，Ｓ１２４）。つまり、Ｄ／Ａ変換器８２を介して強制的にＡＧＣ電圧を制御する。
【００６３】
ゲイン制御回路１４，５８のゲイン制御をフィードバックループによる制御に設定しておくと（Ｓ１１０）、ＡＧＣ電圧は希望受信信号のレベルに応じて自動で制御され、妨害信号が強いレベルで入力されてもＡＧＣ電圧を制御することができず歪みを引き起こすことがある。しかしながら、固定値によるゲイン制御に切り替えることで（Ｓ１２４）、このような場合に生じ得る歪みを回避することができる。
【００６４】
たとえば、ビットエラーレートを監視しながら、理由に関係なくビットエラーレートが所定値よりも悪い場合には、マイコン９０は、Ｄ／Ａ変換器８２を介して、先ず、ゲイン制御回路１４，５８（どちらか一方だけでもよい）の利得を下げて、ビットエラーレートが改善しないか否かを確認する（Ｓ１３０）。そして、ビットエラーレートが改善した場合は、希望信号のレベルに関係なく強制的に利得を下げ、ビットエラーレートが所定値よりも良好となるＡＧＣ電圧に設定する（Ｓ１３０−ＹＥＳ，Ｓ１３４）。一方、ゲイン利得を下げても、ビットエラーレートが改善しない場合には、フィードバックループによるゲイン制御に戻す（Ｓ１３０−ＮＯ，Ｓ１３６）。
【００６５】
これにより、歪みが低減する方向にゲイン値を制御することができる。また、ＡＧＣ電圧を下げすぎて利得が不足し、安定して受信できなくなってきた場合には、ビットエラーレートが悪くなるので、結果的には、ＡＧＣ電圧を下げすぎることもなく、ビットエラーレートが所定値以上（好ましくは最適）のポイントに、１stＩＦ周波数およびＡＧＣ電圧を設定することができる。
【００６６】
以上説明したように、ダブルコンバージョン構成の場合、初段のＳＡＷフィルタの通過帯域は、受信波の通過帯域に比べて広くなってしまい、単純に、ＳＡＷフィルタの帯域のほぼ中心となるように希望波の１stＩＦ周波数を設定すると、たとえば隣接ｃｈ波のためにビットエラーレートが劣化してしまうが、ビットエラーレートがより改善するように、希望波の１stＩＦ周波数を設定することで、妨害波をＳＡＷフィルタの通過帯域外に排除することができ、妨害波の影響を軽減もしくは排除することができる。
【００６７】
勿論、隣接ｃｈ波妨害に限らず、たとえば自己スプリアス、あるいは他の妨害信号による混変調妨害、さらには相互変調妨害によるビート症状などの不具合に対しても、上記と同様にビットエラーレートがより改善されるように局部発振周波数を調整することで中間周波数信号の中心周波数を調整すれば、これらの発生がなく、安定した良好な受信ができる。
【００６８】
なお前例では、図３（Ｂ）のように、フィルタ特性の肩の近傍に希望波Ｄの１stＩＦ周波数を設定することが望ましい形態であるとしたが、これに限らず、たとえばＳＡＷフィルタの通過帯域の中心側で、ビットエラーレートが所定値よりも良好となる周波数に設定してもかまわない。
【００６９】
また前例によれば、フィルタ特性の肩の近傍に希望波Ｄの１stＩＦ周波数を直接に設定することでビットエラーレートが所定値よりも良好となるようにすることも可能と見えるが、実際には、ＳＡＷフィルタ６２の特性にはバラ付きがあり、さらに放送波の周波数設定にもバラ付きがあるので、図２で示したように、ビットエラーレートが良好となるポイントをサーチする手法が有効である。勿論、他の方法で、ビットエラーレートが良好となるポイントをサーチしてもよいし、バラ付きが問題とならなければ、設計上で決まる良好なポイントに直接設定してもかまわない。
【００７０】
図４は、テレビジョン信号受信システムの第２実施形態の構成を示すブロック図である。この図に示す受信システム３は、チューナユニットがシングルコンバージョン構成である点が第１実施形態と異なる。たとえば、先ず、第１実施形態の構成における２段目のＩＦパートの部材をチューナＩＣ２０内に備えている。具体的には、チューナＩＣ２０は、高周波ゲイン制御回路１４により利得が制御された信号のうちの受信帯域のみを通過させるＢＰＦ５３を混合回路５４の前段に備え、また中間周波増幅回路（ＩＦＡｍｐ）５６により増幅された中間周波数信号のうちの受信帯域のみを通過させるＢＰＦ５７を中間周波増幅回路５６の後段に備える。
【００７１】
また、受信システム３は、ＢＰＦ５７を通過した中間周波数信号を所定レベルに増幅する前置増幅回路（ＩＦＰＲＥＡＧＣ）６３を有する。ＢＰＦ５７を通過した中間周波数信号は、前置増幅回路およびＳＡＷフィルタ６４を介して、デジタル信号復調ＩＣ７０に入力される。
【００７２】
図５は、シングルコンバージョン構成における中間周波数の制御とビットエラーレートとの関わりを説明する図である。このシングルコンバーション構成において、中間周波数を制御する手法は、図２に示した処理手順と同様である。なお、シングルコンバージョン構成における制御方法は、ダブルコンバージョン構成において、１段目については第１実施形態のような制御をせずに、２段目について中間周波数の制御を実行する場合の制御手法として適用することができる。
【００７３】
シングルコンバージョン構成の場合、ＳＡＷフィルタ６４は、元々１ｃｈ分程度しか通過帯域がなく、中間周波数を大幅にずらすことはできないが、ＳＡＷフィルタ６４の肩のスロープを利用して隣接ｃｈのレベルを落とすことで、ビットエラーレートを改善することができる。
【００７４】
たとえば、図５（Ａ）に示すように、通常時に、受信波の中間周波数をＳＡＷフィルタ６４の通過帯域の中心に設定すると、上側ｃｈと下側ｃｈのＳＡＷフィルタを通過する成分は同等レベルでデジタル信号復調ＩＣ７０に入力される。これに対して、上側ｃｈの妨害を受けているときには、図５（Ｂ）に示すように、受信波の中間周波数を図中の少し左側に設定することで、上側ｃｈの帯域を通過する成分を相対的に落とすことができ、その分だけ上側ｃｈに起因するビットエラーレート劣化を改善することができる。また、下側ｃｈの妨害を受けているときには、図５（Ｃ）に示すように、受信波の中間周波数を図中の少し右側に設定することで、下側ｃｈの帯域を通過する成分を相対的に落とすことができ、その分だけ下側ｃｈに起因するビットエラーレート劣化を改善することができる。
【００７５】
ただし、図５（Ｂ）や図５（Ｃ）のように、受信波の中間周波数をずらすと、逆側ｃｈの帯域を通過する成分が相対的に大きくなり、今度は、こちらの方の妨害の影響を受けるようになり得る。このような観点では、中間周波数をずらすことでビットエラーレート劣化を改善するという効果は、ダブルコンバーション構成のものほどは期待できない。つまり、キャリアがｃｈ（チャネル）のセンターにしかない方式の場合には、中間周波数をずらすことの効果が小さいといえる。
【００７６】
このことは、ダブルコンバーション方式において、１段目については第１実施形態のような制御をせずに、２段目について中間周波数の制御を実行する場合でも同様である。換言すれば、発振回路、周波数変換回路、および中間周波数フィルタからなる回路ブロックを複数段備えた構成の場合、デジタル放送波の１チャネル分の周波数占有帯域に対しての中間周波数フィルタの通過帯域幅がより広い方（通常は前段側）について、局部発振信号の周波数を設定する制御を実行して中間周波数信号の中心周波数を調整することが望ましいということである。
【００７７】
なお、シングルコンバーション構成のものであっても、第１実施形態のステップＳ１２０〜Ｓ１３４（図２参照）のように、ＡＧＣ電圧をコントロールすることでビットエラーレート劣化を改善することは、有効である。
【００７８】
また、シングルコンバーション構成であっても、たとえば、我国や欧州の地上波デジタル放送の伝送技術として採用が決まっているＯＦＤＭ（Orthogonal Frequency Division Multiplex ；直交周波数分割多重）方式のように、伝送帯域内にキャリアが複数あるマルチキャリア方式の場合は、中間周波数をずらすことでビットエラーレート劣化を改善するという効果を十分に享受することができる。
【００７９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。また、上記の実施形態は、クレームにかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。
【００８０】
たとえば上記実施形態では、位相同期回路を用いたＰＬＬ周波数シンセサイザ方式の同調機構（選局機構）を具備したテレビジョンシステムを例に説明したが、テレビジョンシステムに限らず、ビットエラーレートを検出できる同調装置、あるいはこの同調装置を備えた通信システムであれば有効であり、たとえば、衛星放送用チューナを含め、今後開発される、あらゆるデジタル放送用機器に応用することができる。
【００８１】
また、上記実施形態では、中間周波数フィルタとしてＳＡＷフィルタを使用した場合について説明したが、これに限らず、たとえば、インダクタとコンデンサとから構成される中間周波数用のバンドパスフィルタあるいはセラミックなどの誘電体を利用した誘電体フィルタを中間周波数フィルタとして使用する場合であっても、前述と同様の効果を享受することができる。
【００８２】
また、上記実施形態では、調整後の中間周波数と中間周波数フィルタ（前例ではＳＡＷフィルタ）の振幅特性との関わりにおける中間周波数フィルタから出力される受信波と妨害波の振幅レベル、並びにこの受信波と妨害波の振幅レベル比とビットエラーレートとの関わりについて説明したが、受信波と妨害波の振幅特性の差に限らず、受信波と妨害波の位相特性の差も、ビットエラーレートに影響を与える。したがって、ビットエラーレートを監視しながら、ビットエラーレートが所定値より良好となるように局部発振信号の周波数を調整するという上記の制御方法は、振幅特性や位相特性を峻別する必要がなく、両者を加味して、より適正な中間周波数を設定できるという点で、メリットがある。
【００８３】
【発明の効果】
以上のように、本発明によれば、ビットエラーレートを監視しながら、このビットエラーレートがより改善されるように局部発振信号の周波数を調整することで中間周波数信号の中心周波数を調整するようにした。これにより、たとえば、隣接チャンネルや自己スプリアス、あるいは他の妨害信号による混変調妨害、さらには相互変調妨害によるビート症状などの不具合の発生がなく、安定した良好な受信ができるようになる。
【図面の簡単な説明】
【図１】本発明に係る受信制御装置を備えた受信システムの一例であるテレビジョン信号受信システムの第１実施形態の構成を示すブロック図である。
【図２】図１に示したダブルコンバーション構成において、初段の中間周波数を制御する手法の処理手順の一例を示したフローチャートである。
【図３】ダブルコンバージョン構成における中間周波数の制御とビットエラーレートとの関わりを説明する図である。
【図４】テレビジョン信号受信システムの第２実施形態の構成を示すブロック図である。
【図５】シングルコンバージョン構成における中間周波数の制御とビットエラーレートとの関わりを説明する図である。
【図６】ダブルコンバージョン方式を用いたデジタルテレビジョン放送の受信システムの従来例を示すブロック図である。
【図７】シングルコンバージョン方式を用いたデジタルテレビジョン放送の受信システムの従来例を示すブロック図である。
【符号の説明】
３…受信システム、１０…高周波信号受信回路、１２，１６，５３，５７…帯域通過フィルタ（ＢＰＦ）、１４…高周波ゲイン制御回路、２０…チューナＩＣ、３０…位相比較回路、３１…ＰＬＬＩＣ、３２…基準発振器、３４，３６…可変分周器、３８…位相比較器、４６，４８…局部発振回路、５１，５４…混合回路（周波数変換回路）、５２，５６…中間周波増幅回路、５８…中間周波ゲイン制御回路、６２，６４…ＳＡＷフィルタ、７０…デジタル信号復調ＩＣ、７２…Ａ／Ｄ変換器、７４…復調回路（デモジュレータ）、７６…ＦＥＣ回路、７８…ＲＦＡＧＣゲイン設定部、８０…ＩＦＡＧＣゲイン設定部、８２…Ｄ／Ａ変換器、８４，８６…切替回路、９０…マイコン、９２…ビットエラーレート情報取得部、９４…周波数制御部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a reception control method, a reception control device, and a reception device. More specifically, the present invention relates to improvement in reception performance degradation due to interference waves when receiving digital broadcast waves such as digital television broadcasts.
[0002]
[Prior art]
In various communication devices and receivers, for example, a tuning device (tuning circuit) such as a frequency synthesizer or a tuner is used. Some demodulator units in a tuner employ an IF (Intermediate Frequency) conversion method. As an IF conversion system, for example, a single conversion (single heterodyne) system that obtains a desired intermediate frequency in a single stage configuration, and a multi-conversion system that obtains a desired intermediate frequency in a multiple stage (for example, two stages) configuration. There are things. In the case of a two-stage configuration, it is called a double conversion (double heterodyne) system.
[0003]
On the other hand, in addition to the conventional analog system (NTSC system, PAL system, etc.) broadcasting system, the establishment of a digital broadcasting system is being promoted. In this digital broadcasting system, the receiving device is a single conversion type receiving device that obtains an intermediate frequency signal by down-converting the received high-frequency signal, as in the case of conventional analog television broadcasting receiving devices, and an input high-frequency signal. The signal is once up-converted sufficiently higher than the input high-frequency signal band, the image frequency is driven out of the high-frequency signal band, and this is removed by an intermediate frequency filter such as a SAW filter and then down-converted. There is a double conversion type receiver.
[0004]
FIG. 6 is a block diagram showing a conventional example of a digital television broadcast receiving system using a double conversion system. The receiving system 3 shown in FIG. 6 includes a high-frequency signal receiving circuit 10, a tuner IC 20 that is an example of a tuning device, a digital signal demodulating IC 70 that is an example of a demodulating circuit, and a microcomputer 90 that controls them. Further, the tuner IC 20 is a twin PLL control double conversion type tuner circuit in which two phase locked loop (PLL) circuits are incorporated in addition to the double conversion type.
[0005]
In this receiving system 3, the RF signal (received high frequency signal) input to the RF input terminal 11 of the high frequency signal receiving circuit 10 is first received by the BPF (band pass filter) 12 that passes only a predetermined band component. After the components are extracted, the signal is amplified to a predetermined level by a high frequency gain control circuit (RFAGC) 14 whose gain is automatically controlled by a feedback loop, and further passes through a BPF 16 that passes only a reception band, and then a frequency conversion circuit. Is input to the first stage mixing circuit (1stMix) 51.
[0006]
The mixing circuit 51 includes a first-stage local oscillation circuit (1stOSC) 46 whose oscillation frequency is stably controlled to a desired frequency by the PLLIC 31 based on a stable constant frequency reference signal from the reference oscillator 32. The first local oscillation signal is input. As the frequency fLO1 of the first local oscillation signal, a frequency higher than the center frequency of the first intermediate frequency signal is used, and the frequency fRF of the RF signal and the first intermediate frequency (1stIF of a predetermined frequency band to be received) are used. ) The signal frequency fIF1 is changed according to the broadcast frequency to be selected so that fLO1 = fRF + fIF1. In the mixing circuit 51, the RF signal is mixed with the first local oscillation signal input from the first stage local oscillation circuit (1stOSC) 46, so that the first intermediate of the up-converted constant frequency fIF1 is obtained. A frequency signal is output.
[0007]
The first intermediate frequency signal up-converted by the mixing circuit 51 is amplified to a predetermined level by the first-stage intermediate frequency amplifier circuit (1stIFAmp) 52, and then the signal component of the channel selection channel is filtered 1 The signal passes through the second stage SAW filter (1stIFSAW / SAW; surface acoustic wave filter) 62 and is further input to the second stage mixing circuit (2ndMix) 54. The pass band of the SAW filter 62 is set according to the frequency band of the first intermediate frequency signal, and is, for example, about 1200 to 1250 MHz.
[0008]
The mixing circuit 54 includes a second-stage local oscillation circuit (2nd OSC) 48 in which the oscillation frequency is stably controlled to a desired frequency by the PLLIC 31 based on a stable constant frequency reference signal from the reference oscillator 32. The second local oscillation signal is input. The frequency fLO2 of the second local oscillation signal is fIF2 = fIF1−fLO2 between the frequency fIF1 of the first intermediate frequency (1stIF) signal and the frequency fIF2 of the second intermediate frequency (2ndIF) signal. Set to That is, as the second local oscillation signal supplied to the second mixing circuit 54, when the second intermediate frequency signal in the predetermined frequency band is output from the second mixing circuit 54, the first intermediate frequency is used. A frequency obtained by subtracting the center frequency of the frequency to be output from the center frequency of the signal is used.
[0009]
In the mixing circuit 54, the first intermediate frequency (1stIF) signal is mixed with the second local oscillation signal input from the second-stage local oscillation circuit (1stOSC) 48, thereby down-converting the constant signal. The second intermediate frequency (2ndIF) signal having the frequency fIF2 is output. Here, the second intermediate frequency signal is a frequency band equivalent to the center frequency of the intermediate frequency signal output from a single conversion type tuner used in a normal television receiver (for example, about 36 to 57 MHz). ).
[0010]
The second intermediate frequency signal down-converted by the mixing circuit 54 is amplified to a predetermined level by the second-stage intermediate frequency amplification circuit (2nd IF Amp) 56, and then the signal component of the channel selection channel is filtered 2 It passes through the SAW filter (2nd IF SAW) 64 in the stage. The pass band of the SAW filter 64 is set according to the frequency band of the second intermediate frequency signal and is, for example, about 36 to 57 MHz.
[0011]
The second intermediate frequency signal that has passed through the SAW filter 64 is amplified to a predetermined level by an intermediate frequency gain control circuit (IFAGC) 58 whose gain is automatically controlled by a feedback loop, and then input to the digital signal demodulation IC 70. The
[0012]
In the digital signal demodulation IC 70, first, the second intermediate frequency signal which is an analog signal is converted into a digital signal by the A / D converter 72, and then demodulated by the demodulation circuit (demodulator) 74. Thereafter, the error is corrected by an FEC (Forward Error Collection) circuit 76 and output as an MPEG-TS (transport stream) signal.
[0013]
FIG. 7 is a block diagram showing a conventional example of a digital television broadcast receiving system using a single conversion method. The reception system 3 shown in FIG. 7 basically uses the second-stage frequency conversion unit (mixing circuit 54 and intermediate frequency amplification circuit 56) of the double conversion system shown in FIG. Has changed slightly. For example, the intermediate frequency filter is divided into two stages, such as the BPF 53 on the front stage side and the BPF 57 on the rear stage side, so that a steep filter characteristic can be obtained with a small insertion loss. Although there is no up-conversion part, there is no change in the processing corresponding to the second and subsequent stages of the double conversion method.
[0014]
[Problems to be solved by the invention]
By the way, in a double conversion type tuner for digital terrestrial or digital CATV, a frequency of about 1000 MHz to 1800 MHz is used as the up-converted first intermediate frequency (1stIF), and the first stage mixing circuit 51 is connected to the subsequent stage. The first-stage SAW filter 62 to be connected has a high center frequency, so the pass band cannot be made very narrow, and has a band of about 30 to 50 MHz, for example.
[0015]
The pass band of about 30 to 50 MHz is too wide with respect to the frequency occupation band (for example, about 6 to 8 MHz) of the desired channel. For example, when there is an interference signal in the adjacent channel, the desired channel component and the interference signal component Are input to the second mixing circuit 54 at substantially the same level, and the interfering signal component cannot be sufficiently removed, which causes reception performance deterioration such as intermodulation interference due to adjacent channels.
[0016]
On the other hand, in the single conversion type tuner, the pass band width of the SAW filter 64 can be set narrower than that of the first stage SAW filter 62 in the double conversion method. However, since the degree of suppression of intermodulation interference may vary depending on the device due to the shoulder characteristics of the SAW filter and the subtle undulation of the flat portion which is the pass band, the problem of the interference characteristics still remains.
[0017]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a reception control method, a reception control device, and a reception device that can reduce the influence of interference signal components.
[0018]
[Means for Solving the Problems]
That is, the reception control method according to the present invention converts a high-frequency signal carrying a digital broadcast wave into an intermediate frequency signal having a predetermined frequency by a frequency conversion circuit, and the intermediate frequency signal has a predetermined pass bandwidth. A reception control method in a receiving device that inputs to a demodulation circuit via an intermediate frequency filter, wherein the bit error rate is determined in advance while monitoring the bit error rate (BER) of the demodulated signal obtained by the demodulation circuit. The center frequency of the intermediate frequency signal output from the frequency conversion circuit and input to the intermediate frequency filter is adjusted by adjusting the frequency of the local oscillation signal input to the frequency conversion circuit so that it is better than the specified value. It was decided to.
[0019]
When the receiving apparatus includes a gain control circuit that changes the output signal level of at least one of the high frequency signal and the intermediate frequency signal, first, the local oscillation signal input to the frequency conversion circuit Is set to a predetermined value within the passband of the intermediate frequency filter, and the gain control circuit is set to an open loop operation mode that operates at a constant gain under a predetermined control signal, so that the bit error rate is set in advance. The control voltage is set so as to be better than a predetermined value. Thereafter, while maintaining the state of the open loop operation mode, the frequency of the local oscillation signal is adjusted so that the bit error rate is better than a predetermined value while monitoring the bit error rate.
[0020]
Further, after this adjustment, the bit error rate is monitored by setting the gain control circuit to a feedback loop operation mode that operates so as to maintain a constant output level. Then, on condition that the bit error rate is deteriorated from a predetermined value, the gain control circuit is set to the open loop operation mode, and the control voltage is adjusted and set so that the bit error rate is further improved.
[0021]
If the control voltage that improves the bit error rate cannot be set, that is, if the control voltage that improves the bit error rate cannot be set when adjusting the control voltage, the gain control circuit Return to the feedback loop operation mode.
[0022]
A reception control apparatus according to the present invention (which may be an integrated circuit reception control circuit) is an apparatus for implementing the reception control method according to the present invention, and is a bit error rate for a demodulated signal obtained by a demodulation circuit. The bit error rate information acquisition unit for acquiring the bit error rate and the bit error rate information acquisition unit based on the information about the bit error rate acquired by the bit error rate input to the frequency conversion circuit so that the bit error rate is better than a predetermined value. And a frequency control unit for setting the frequency of the local oscillation signal to be generated.
[0023]
In the case of a reception control device used in a reception device having a gain control circuit that changes the output signal level of at least one of a high frequency signal and an intermediate frequency signal, the frequency control unit is input to the frequency conversion circuit. The frequency of the local oscillation signal is set to a predetermined value within the passband of the intermediate frequency filter, and the gain control circuit is set to an open loop operation mode that operates at a constant gain under the predetermined control signal. The control voltage is set so that the bit error rate is better than a predetermined value. Thereafter, the local oscillation signal is set so that the bit error rate is better than a predetermined value based on the information on the bit error rate acquired by the bit error rate information acquisition unit while maintaining the state of the open loop operation mode. Set the frequency.
[0024]
In this case, the frequency control unit sets the frequency of the local oscillation signal so that the bit error rate is better than a predetermined value, and the gain control circuit operates to maintain a constant output level. Set to loop operation mode and set the gain control circuit to open loop operation mode on the condition that the bit error rate is worse than a predetermined value based on the information about the bit error rate acquired by the bit error rate information acquisition unit It is desirable to set the control voltage so that the bit error rate is further improved.
[0025]
Further, it is desirable that the frequency control unit returns the gain control circuit to the feedback loop operation mode on condition that a control voltage that can further improve the bit error rate cannot be set.
[0026]
A reception control apparatus according to the present invention is an apparatus including the reception control apparatus according to the present invention, and corresponds to a high-frequency signal receiving circuit that receives a high-frequency signal carrying a digital broadcast wave, and an input control signal. A predetermined frequency determined by each frequency of the high frequency signal and the local transmission signal based on the oscillation circuit that generates the local transmission signal of the predetermined frequency, the high frequency signal input from the high frequency signal reception circuit, and the local transmission signal input from the oscillation circuit And a frequency conversion circuit for converting to an intermediate frequency signal.
[0027]
The reception control device also includes an intermediate frequency filter that passes the intermediate frequency signal converted by the frequency conversion circuit within a predetermined pass bandwidth, and a demodulation circuit that performs demodulation processing based on the intermediate frequency signal that has passed through the intermediate frequency filter. A bit error rate information acquisition unit for acquiring a bit error rate for a demodulated signal obtained by the demodulation circuit, and a bit error rate determined in advance based on information about the bit error rate acquired by the bit error rate information acquisition unit And a frequency control unit that sets the frequency of the local oscillation signal by controlling the control signal input to the oscillation circuit so as to be better than the value.
[0028]
In addition, in the case where a plurality of circuit blocks each including an oscillation circuit, a frequency conversion circuit, and an intermediate frequency filter are provided, the frequency control unit performs an intermediate operation on a frequency occupied band for one channel of the digital broadcast wave. It is desirable to execute control for setting the frequency of the local oscillation signal for the wider pass band of the frequency filter.
[0029]
[Action]
In the above configuration, the intermediate frequency filter is adjusted by adjusting the frequency of the local oscillation signal so that the bit error rate is better than a predetermined value (predetermined value) while monitoring the bit error rate of the demodulated signal. The center frequency of the intermediate frequency signal input to is adjusted. When the center frequency of the intermediate frequency signal for the received wave is adjusted, the passing position on the frequency axis of the received wave and the disturbing wave with respect to the intermediate frequency filter changes, and balances with the characteristics (amplitude characteristics and phase characteristics) of the intermediate frequency filter. As a result, it is possible to adjust the input level and phase characteristics of the received wave and the interference wave input to the demodulation circuit.
[0030]
Here, if reception performance deterioration such as intermodulation interference is caused, the bit error rate is deteriorated. Therefore, if the frequency of the local oscillation signal is adjusted so that the bit error rate is better than the predetermined value, the input level and phase characteristics of the received wave and the interference wave input to the demodulation circuit can be adjusted. Characteristics can be adjusted.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0032]
FIG. 1 is a block diagram showing a configuration of a first embodiment of a television signal receiving system which is an example of a receiving system provided with a reception control apparatus according to the present invention. A television signal receiving system (hereinafter simply referred to as a receiving system) 3 shown in this figure decodes a double-conversion tuner unit having a high-frequency signal receiving circuit (pre-circuit) 10 and a tuner IC 20, and output data of the tuner unit. It comprises a digital signal demodulation IC 70 and a microcomputer 90 which is an example of a reception control device for controlling these, and receives a digital television broadcast wave and outputs an image signal and an audio signal. .
[0033]
Similarly to the conventional configuration shown in FIG. 6, the high-frequency signal receiving circuit 10 includes a BPF (band-pass filter) 12 that passes only the reception band of the RF signal input to the RF input terminal 11, and a control signal VC1. Based on the high-frequency gain control circuit (RFAGC) 14 that controls the signal level that has passed through the BPF 12 to a predetermined level (controls the gain), and passes only the reception band of the signal whose gain is controlled by the high-frequency gain control circuit 14 BPF14 to be provided.
[0034]
The microcomputer 90 is an example of a serial interface. ² C) Desired information is transmitted between the tuner IC 20 and the digital signal demodulation IC 70 via the bus. Therefore, the microcomputer 90 and the tuner IC 20 and the digital signal demodulation IC 70 are connected by two signal lines such as SCL (Serial CLock) and SDA (Sirial DAta).
[0035]
The tuner IC 20 includes a phase comparison circuit 30 and a frequency conversion unit 50 including two stages of mixing circuits which are examples of frequency conversion circuits. Here, the phase comparison circuit 30 includes a PLL integrated circuit (PLLIC) 31 and two local oscillation circuits 46 and 48 configured by a VCO (Voltage Controled Oscillator). The PLLIC 31 includes a reference oscillator 32 that generates a voltage signal of a reference frequency, variable frequency dividers 34 and 36 such as a programmable counter, and a phase comparator 38, which are integrated on a single chip. In the figure, the variable frequency dividers 34 and 36 and the phase comparator 38 are shown for one system, but actually, two systems for the local oscillation circuit 46 and the local oscillation circuit 48 are provided.
[0036]
The frequency division ratios 1 / A and 1 / N of the variable frequency dividers 34 and 36 are instructed by the microcomputer 90 via the eye square sea bus. The variable frequency divider 34 divides the voltage signal output from the reference oscillator 32 by 1 / A, and inputs the divided output signal to one terminal of the phase comparator 38. The variable frequency divider 46 divides the voltage signal output from the local oscillation circuit 46 and the local oscillation circuit 46 by 1 / N, and inputs the divided output signal to the other terminal of the phase comparator 38. . The phase comparator 38 compares the phases of two voltage signals, inputs an error signal indicating a phase difference as a comparison result to a loop filter circuit (not shown), and uses the result (smoothing signal) as a control signal as a local oscillation circuit. 46 and 48.
[0037]
In response to this, for example, the first-stage local oscillation circuit (1stOSC) 46 generates a voltage signal having a frequency corresponding to the control signal that is the phase comparison result in the PLLIC 31, and outputs the first local oscillation frequency signal from the output terminal. (First station signal) is output. At this time, as described above, a corresponding signal (which may be the first local oscillation signal itself) is input to the variable frequency divider 36 of the PLLIC 31. Similarly, the second-stage local oscillation circuit (2nd OSC) 48 generates a voltage signal having a frequency corresponding to the control signal, which is a phase comparison result in the PLLIC 31, and outputs a second local oscillation frequency signal (local oscillation) from the output terminal. Issue). At this time, a corresponding signal (the second local oscillation signal itself) may be input to the variable frequency divider 36 of the PLLIC 31. With such a feedback configuration, the oscillation frequencies of the local oscillation circuits 46 and 48 are controlled according to the frequency division ratios 1 / A and 1 / N set by the microcomputer 90.
[0038]
The frequency converter 50 in the tuner IC 20 mixes the high frequency signal input from the high frequency signal receiving circuit 10 with the first local signal input from the first stage local oscillation circuit 46, for example, the frequency is 1200-200. A first-stage mixing circuit (1stMix) 51 that converts the first intermediate frequency (1stIF) signal, which is about 1250 MHz, and a first-stage intermediate frequency amplifier circuit that amplifies the intermediate frequency (1stIF) signal to a predetermined level ( 1stIFAmp) 52. The intermediate frequency (1stIF) signal amplified by the intermediate frequency amplifier circuit 52 is input again to the tuner IC 20 via the SAW filter 62 provided outside the tuner IC 20. In this example, the pass band of the SAW filter 62 is set to about 1200 to 1250 MHz so as to correspond to the intermediate frequency (1stIF) signal.
[0039]
The frequency conversion unit 50 further mixes the intermediate frequency (1stIF) input from the SAW filter 62 and the second local oscillation signal input from the second stage local oscillation circuit 48, for example, the frequency is 36 to 57 MHz. A second stage mixing circuit (2ndMix) 54 for converting the second intermediate frequency (2ndIF) signal to a predetermined level, and a second stage intermediate frequency amplification circuit (2ndIFAmp) for amplifying the intermediate frequency (2ndIF) signal to a predetermined level 56. The intermediate frequency (2nd IF) signal amplified by the intermediate frequency amplifier circuit 56 is input again to the tuner IC 20 via the SAW filter 64 provided outside the tuner IC 20. In this example, the pass band of the SAW filter 64 is set to about 36 to 57 MHz so as to correspond to the intermediate frequency (2nd IF) signal.
[0040]
The frequency converter 50 controls the intermediate frequency (2ndIF) signal input via the SAW filter 64 to a predetermined level (controls the gain) based on the control signal VC2 (IFAGC) 58. Have The intermediate frequency (2nd IF) signal whose signal level is controlled to a constant level by the intermediate frequency gain control circuit is input to the digital signal demodulation IC 70.
[0041]
The digital signal demodulation IC 70 includes an A / D converter 72 that converts a second intermediate frequency signal that is an analog signal into a digital signal, and a demodulation circuit (demodulator) that digitally demodulates the digital signal converted by the A / D converter 72. ) 74 and an FEC circuit 76 for error correction of the demodulated digital data. The FEC circuit 76 includes a Viterbi decoder, a deinterleaver, a Reed-Solomon decoder, and an energy diffusion removal circuit, and outputs digital data subjected to error correction decoding as an MPEG-TS (transport stream) signal.
[0042]
Further, the digital signal demodulation IC 70 includes an RFAGC gain setting unit 78 that sets the control signal VC1 for the high frequency gain control circuit 14, and an IFAGC gain setting unit 80 that sets the control signal VC2 for the intermediate frequency gain control circuit. Prepare. Further, the digital signal demodulating IC 70 is configured to set the fixed control signals VC1 and VC2 to the two gain control circuits 14 and 58, and converts the digital data input from the microcomputer 90 into an analog signal. A switching circuit (SW) that selectively switches between the A converter 82, the control signal system from the demodulation circuit 74, and the signal system from the D / A converter 82 and inputs them to the corresponding AGC gain setting units 78 and 80. 84, 86.
[0043]
Switching control of the switching circuits 84 and 86 is performed by the microcomputer 90. When forming a normal AGC loop, for example, in the case of an RF signal system, a control signal from the demodulation circuit 74 is selected by the switching circuit 84 and input to the high-frequency gain control circuit 14 via the RFAGC gain setting unit 78. Thus, a feedback loop operation mode is formed. In the case of an IF signal system, a control signal from the demodulation circuit 74 is selected by the switching circuit 86 and is input to the intermediate frequency gain control circuit 58 via the IFAGC gain setting unit 80, thereby forming a feedback loop operation mode. Is done.
[0044]
On the other hand, when switching to the system from the D / A converter 82, a feedback loop is not substantially formed, and each gain control circuit 14, 58 gains under a predetermined control voltage specified by the microcomputer 90. An open loop operating mode is formed that will control
[0045]
The FEC circuit 76 functions as a bit error rate detection unit according to the present invention. The bit error signal (BER output) that can be detected when the FEC circuit 76 corrects an error is different from the configuration of the prior art. Instead of outputting to other circuits and devices as they are, I Square C (I ² C) Bus interface part (I ² C bus I / F section) 88 and this I ² Feedback is provided to the microcomputer 90 via the C bus I / F unit 88.
[0046]
The microcomputer 90 includes the bit error rate information acquisition unit 92 and the frequency control unit 94 according to the present invention as software. That is, the computer (or CPU or MPU) of the apparatus reads the program code from a storage medium (for example, a RAM (not shown)) that records software program codes that realize the functions of intermediate frequency setting control and gain control described later. By executing, the effects described in the embodiments described later are achieved. In this case, the program code itself read from the storage medium realizes the functions of the embodiments described later.
[0047]
In addition, each function is not only realized by executing the program code read by the computer, but an OS (operating system) operating on the computer based on an instruction of the program code is one of the actual processes. It may be a case where each function is realized by performing part or all of the process. Further, after the program code read from the storage medium is written in a memory provided in a function expansion card inserted into the computer or a function expansion unit connected to the computer, the function expansion card is based on the instruction of the program code. Alternatively, a CPU or the like provided in the function expansion unit may perform part or all of the actual processing, and each function of the embodiment described later may be realized by the processing.
[0048]
The microcomputer 90 receives a bit error signal (a signal representing information on the bit error rate) from the FEC circuit 76 by the bit error rate information acquisition unit 92 provided as a software function. ² The gain control of the gain control circuits 14 and 58 is controlled by the feedback loop by switching the switching circuits 84 and 86 while monitoring the bit error (BER) signal, which is acquired via the C bus I / F unit 88. Whether to use (feedback loop operation mode) or control by a fixed value (open loop operation mode) via the D / A converter 82 is controlled.
[0049]
Further, the microcomputer 90 sets the gain control of the gain control circuits 14 and 58 to a predetermined operation mode by the frequency control unit 94 provided as a software function so that the bit error rate is better than a predetermined value. The frequency division ratios 1 / A and 1 / N of the variable frequency dividers 34 and 36 in the PLLIC 31 are controlled to set the respective frequencies of the local oscillation signals input to the mixing circuits 51 and 54.
[0050]
In the following, a detailed description will be given of the relationship between the control of the local oscillation frequency and the center frequency of the intermediate frequency signal, the gain control for the gain control circuits 14 and 58, and the bit error rate.
[0051]
FIG. 2 is a flowchart showing an example of a processing procedure of a method for controlling the intermediate frequency in the first stage in the double conversion configuration shown in FIG. FIG. 3 is a diagram for explaining the relationship between the control of the intermediate frequency and the bit error rate in the double conversion configuration.
[0052]
The microcomputer 90 first performs gain control of the gain control circuits 14 and 58 (only one of them) via the D / A converter 82 when the power is turned on, when the channel is switched, or at certain intervals. The control is set to a fixed value (S100). Next, the microcomputer 90 changes the frequency division ratios 1 / A and 1 / N (only one of them) of the variable frequency dividers 34 and 36 via the eye square sea bus, and the SAW filter 62 is designed. The center frequency (1st IF frequency) of the first intermediate frequency signal is set approximately at the center in the upper passband (S102). In this state, the gain control value is changed by changing the setting value for the D / A converter 82, and the gain of at least one of the high frequency gain control circuit 14 and the intermediate frequency gain control circuit 58 is changed. The change characteristic of the bit error rate is taken (S106).
[0053]
For example, the value set in the D / A converter 82 and the bit error rate value obtained by the FEC circuit 76 at that time are associated with each other and stored in a memory (not shown). This process is stored for each of the set values for the D / A converter 82, and the D / A converter 82 in which the bit error rate is better (preferably best) than the predetermined value is set. The value is set in the D / A converter 82. Here, the “predetermined value” only needs to be such that predetermined processing can be performed without any problem in the processing circuit connected to the subsequent stage of the SAW filter 62, for example, the digital signal demodulation IC 70.
[0054]
Next, the frequency division ratios 1 / A and 1 / N (only one of them may be changed) of the variable frequency dividers 34 and 36 are changed via the eye square sea bus, Within a slightly wider range, the oscillation frequency of the local oscillation circuit 46 is changed by several tens of points to change the center frequency (1st IF frequency) of the first intermediate frequency signal (S112). For example, when the pass bandwidth of the SAW filter 62 is about 50 MHz as in this example, the center frequency of the first intermediate frequency signal is changed at about 1 MHz step / 50 points.
[0055]
At this time, the 1st IF frequency is shifted by changing the frequency dividing ratios 1 / A and 1 / N (only one of them) of the variable frequency dividers 34 and 36, and the local oscillation circuit 48 in the second stage. Is also shifted so that the center frequency (2nd IF frequency) of the second intermediate frequency signal input to the digital signal demodulation IC 70 becomes constant (S114).
[0056]
Then, while monitoring (feedback) the bit error rate at that time, the 1st IF frequency is set to a frequency that is better (preferably best) than the predetermined value (S116), and each gain control circuit 14 , 58 is set to gain control (automatic gain control) using a feedback loop (S118).
[0057]
For example, the frequency division ratios 1 / A and 1 / N set in the PLLIC 31 and the bit error rate value obtained by the FEC circuit 76 at that time are associated with each other and stored in a memory (not shown). This process is stored for each of the division ratios 1 / A and 1 / N set in the PLLIC 31, and the division ratio 1 is such that the bit error rate is better (preferably best) than the predetermined value. Search for / A, 1 / N. Thereby, even if it is affected by some interference signal at the normal 1st IF frequency, it can be avoided or reduced that the influence appears in the decoding result in the digital signal demodulation IC 70.
[0058]
Here, when shifting the 1st IF frequency, it is desirable to change the 1st IF frequency so that the interference wave UD (UnDesire) such as the adjacent channel wave is located slightly outside the band of the SAW filter 62. For example, as shown in FIG. 3A, when the 1st IF frequency is set so that the desired wave D (Desire) and the interference wave UD are approximately in the center of the pass band of the SAW filter, the desired wave D and the unwanted wave UD Are input to the mixing circuit 54 at substantially the same level (the inside of the pass band is flat-supported). For this reason, when the 1st IF frequency is set almost at the center of the pass band, the level of the disturbing wave UD is relatively strong and the bit error rate is poor.
[0059]
On the other hand, even if interference such as intermodulation due to adjacent channels occurs, the 1st IF frequency of the desired wave D is set near the shoulder of the filter characteristics within the pass band of the SAW filter 62 as shown in FIG. In this case, the interference wave UD in the adjacent channel (ch) is attenuated to some extent by the SAW filter 62 and is input to the mixing circuit 54 in a state where the level of the interference wave UD is lower than the desired wave D, so that the adjacent interference is improved. can do.
[0060]
At this time, as shown in FIG. 3C, if the 1st IF frequency of the desired wave D is changed outside the band of the SAW filter 62, the level of the disturbing wave UD is lower than the desired wave D, but the desired wave D is desired. Since the gain of the wave D is also reduced, NF deterioration due to this gain reduction may occur. However, in this case, since the bit error rate also deteriorates with this, as a result, it is possible to avoid setting the frequency to cause NF deterioration, and to stably receive without receiving out of band. can do.
[0061]
As shown in FIG. 3D, the desired wave D is present until the 1st IF frequency of the disturbing wave UD exists around the shoulder of the filter characteristics in the pass band of the SAW filter 62 and is outside the band of the SAW filter 62. When the 1st IF frequency is changed, the level of the disturbing wave UD is higher than that of the desired wave D, and is input to the mixing circuit 54. In this case, since the level of the interference wave UD is very strong and the bit error rate is very bad, setting the 1st IF frequency in such a relationship can be avoided as a result.
[0062]
Even after the 1stIF frequency is varied and set to an appropriate point (for example, the best point of the bit error rate), the bit error rate may be deteriorated depending on radio wave environment conditions. For example, the bit error rate is deteriorated due to distortion. In preparation for such a case, the microcomputer 90 monitors whether or not the bit error rate becomes worse than a predetermined value (S120). In the case of deterioration, the switching circuits 84 and 86 are controlled to control the gain control of the gain control circuits 14 and 58 (only one of them) by a fixed value via the D / A converter 82. (S122-NO, S124). That is, the AGC voltage is forcibly controlled via the D / A converter 82.
[0063]
If the gain control of the gain control circuits 14 and 58 is set to control by a feedback loop (S110), the AGC voltage is automatically controlled according to the level of the desired received signal, and even if the interference signal is input at a strong level. The AGC voltage cannot be controlled and may cause distortion. However, switching to gain control with a fixed value (S124) can avoid distortion that may occur in such a case.
[0064]
For example, while monitoring the bit error rate, if the bit error rate is worse than a predetermined value regardless of the reason, the microcomputer 90 first receives the gain control circuits 14 and 58 ( It is checked whether the bit error rate is not improved by reducing the gain of either one (S130). If the bit error rate is improved, the gain is forcibly lowered regardless of the level of the desired signal, and the AGC voltage is set so that the bit error rate is better than a predetermined value (S130-YES, S134). On the other hand, if the bit error rate does not improve even if the gain is lowered, the gain control is returned to the feedback loop (S130-NO, S136).
[0065]
Thereby, the gain value can be controlled in a direction in which distortion is reduced. In addition, when the AGC voltage is lowered too much and the gain becomes insufficient and stable reception becomes impossible, the bit error rate deteriorates. As a result, the AGC voltage is not lowered too much and the bit error rate is reduced. 1st IF frequency and AGC voltage can be set at a point where is greater than or equal to a predetermined value (preferably optimum).
[0066]
As described above, in the case of the double conversion configuration, the passband of the first-stage SAW filter is wider than the passband of the received wave, and simply the desired wave so as to be approximately at the center of the band of the SAW filter. If the 1st IF frequency is set, for example, the bit error rate deteriorates due to the adjacent channel wave. However, by setting the 1st IF frequency of the desired wave so that the bit error rate is further improved, the interference wave is filtered by the SAW filter. Therefore, it is possible to reduce or eliminate the influence of the interference wave.
[0067]
Of course, not only adjacent channel wave interference, but also bit error rate is improved in the same way as above, even for problems such as self-spurious, intermodulation interference due to other interference signals, and beat symptoms due to intermodulation interference. If the center frequency of the intermediate frequency signal is adjusted by adjusting the local oscillation frequency as described above, there is no occurrence of these, and stable and good reception can be achieved.
[0068]
In the previous example, as shown in FIG. 3B, it is desirable to set the 1st IF frequency of the desired wave D in the vicinity of the shoulder of the filter characteristics. However, the present invention is not limited to this. For example, the passband of the SAW filter The bit error rate may be set to a frequency that is better than a predetermined value on the center side.
[0069]
Further, according to the previous example, it seems that it is possible to make the bit error rate better than a predetermined value by directly setting the 1st IF frequency of the desired wave D near the shoulder of the filter characteristics. Since the characteristics of the SAW filter 62 vary and the frequency setting of the broadcast wave also varies, as shown in FIG. 2, a technique for searching for a point where the bit error rate is good is effective. is there. Of course, other methods may be used to search for a point where the bit error rate is good, or if a variation is not a problem, it may be set directly to a good point determined by design.
[0070]
FIG. 4 is a block diagram showing the configuration of the second embodiment of the television signal receiving system. The receiving system 3 shown in this figure is different from the first embodiment in that the tuner unit has a single conversion configuration. For example, first, the second-stage IF part member in the configuration of the first embodiment is provided in the tuner IC 20. Specifically, the tuner IC 20 includes a BPF 53 that passes only the reception band of the signal whose gain is controlled by the high-frequency gain control circuit 14 in the previous stage of the mixing circuit 54, and an intermediate frequency amplifier circuit (IFAmp) 56. A BPF 57 that passes only the reception band of the amplified intermediate frequency signal is provided at the subsequent stage of the intermediate frequency amplification circuit 56.
[0071]
The reception system 3 also includes a preamplifier circuit (IFPREAGC) 63 that amplifies the intermediate frequency signal that has passed through the BPF 57 to a predetermined level. The intermediate frequency signal that has passed through the BPF 57 is input to the digital signal demodulation IC 70 via the preamplifier circuit and the SAW filter 64.
[0072]
FIG. 5 is a diagram for explaining the relationship between the control of the intermediate frequency and the bit error rate in the single conversion configuration. In this single conversion configuration, the method of controlling the intermediate frequency is the same as the processing procedure shown in FIG. The control method in the single conversion configuration is applied as a control method in the case of executing the control of the intermediate frequency for the second stage without performing the control as in the first embodiment for the first stage in the double conversion configuration. can do.
[0073]
In the case of a single conversion configuration, the SAW filter 64 originally has a pass band of only about 1 channel and cannot shift the intermediate frequency significantly, but the level of the adjacent channel is lowered using the shoulder slope of the SAW filter 64. Thus, the bit error rate can be improved.
[0074]
For example, as shown in FIG. 5A, when the intermediate frequency of the received wave is set at the center of the pass band of the SAW filter 64, the components passing through the SAW filters of the upper ch and the lower ch are at the same level. Input to the digital signal demodulation IC 70. On the other hand, when receiving the interference of the upper channel, as shown in FIG. 5B, by setting the intermediate frequency of the received wave slightly to the left in the figure, the component that passes the band of the upper channel The bit error rate deterioration due to the upper channel can be improved by that amount. Further, when receiving interference from the lower ch, as shown in FIG. 5 (C), by setting the intermediate frequency of the received wave slightly to the right in the figure, the component passing through the lower ch band is reduced. The bit error rate deterioration due to the lower channel can be improved by that amount.
[0075]
However, as shown in FIGS. 5 (B) and 5 (C), if the intermediate frequency of the received wave is shifted, the component passing through the band of the opposite channel becomes relatively large, and this time, the disturbance of this one Can become affected by From this point of view, the effect of improving the bit error rate deterioration by shifting the intermediate frequency cannot be expected as much as the double conversion configuration. That is, it can be said that the effect of shifting the intermediate frequency is small in the case where the carrier is only at the center of the ch (channel).
[0076]
This is the same even when the control of the intermediate frequency is executed for the second stage without performing the control as in the first embodiment for the first stage in the double conversion method. In other words, in the case of a configuration including a plurality of circuit blocks including an oscillation circuit, a frequency conversion circuit, and an intermediate frequency filter, the pass band width of the intermediate frequency filter with respect to the frequency occupation band for one channel of the digital broadcast wave It is desirable to adjust the center frequency of the intermediate frequency signal by executing control for setting the frequency of the local oscillation signal for the wider one (usually the front side).
[0077]
Even in the case of a single conversion configuration, it is effective to improve the bit error rate deterioration by controlling the AGC voltage as in steps S120 to S134 (see FIG. 2) of the first embodiment. is there.
[0078]
In addition, even in a single conversion configuration, for example, within the transmission band, as in the OFDM (Orthogonal Frequency Division Multiplex) system that has been adopted as a transmission technology for terrestrial digital broadcasting in Japan and Europe. In the case of a multi-carrier system having a plurality of carriers, it is possible to sufficiently enjoy the effect of improving the bit error rate degradation by shifting the intermediate frequency.
[0079]
As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. Various modifications or improvements can be added to the above-described embodiment, and the forms added with such modifications or improvements are also included in the technical scope of the present invention. Moreover, said embodiment does not limit the invention concerning a claim, and all the combinations of the characteristics demonstrated in embodiment are not necessarily essential for the solution means of invention.
[0080]
For example, in the above embodiment, a television system including a PLL frequency synthesizer type tuning mechanism (tuning mechanism) using a phase synchronization circuit has been described as an example. However, the present invention is not limited to a television system, and a bit error rate can be detected. A tuning device or a communication system equipped with this tuning device is effective, and can be applied to any digital broadcasting equipment that will be developed in the future, including, for example, a satellite broadcasting tuner.
[0081]
In the above embodiment, the case where the SAW filter is used as the intermediate frequency filter has been described. However, the present invention is not limited to this. For example, an intermediate frequency band-pass filter composed of an inductor and a capacitor, or a dielectric such as ceramic. Even when a dielectric filter using the above is used as an intermediate frequency filter, the same effect as described above can be obtained.
[0082]
In the above-described embodiment, the amplitude level of the received wave and the interference wave output from the intermediate frequency filter in relation to the adjusted intermediate frequency and the amplitude characteristic of the intermediate frequency filter (SAW filter in the previous example), and the received wave The relationship between the amplitude level ratio of the jamming wave and the bit error rate has been explained, but not only the difference in amplitude characteristics between the received wave and jamming wave, but also the difference in phase characteristics between the received wave and jamming wave affects the bit error rate. give. Therefore, the above control method of adjusting the frequency of the local oscillation signal so that the bit error rate is better than a predetermined value while monitoring the bit error rate does not require distinction between the amplitude characteristic and the phase characteristic. This is advantageous in that a more appropriate intermediate frequency can be set.
[0083]
【The invention's effect】
As described above, according to the present invention, while monitoring the bit error rate, the center frequency of the intermediate frequency signal is adjusted by adjusting the frequency of the local oscillation signal so that the bit error rate is further improved. I made it. Thus, for example, there is no occurrence of problems such as adjacent channel, self-spurious, intermodulation interference due to other interference signals, and beat symptoms due to intermodulation interference, and stable and good reception can be performed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a first embodiment of a television signal receiving system which is an example of a receiving system provided with a reception control apparatus according to the present invention.
2 is a flowchart illustrating an example of a processing procedure of a method for controlling an intermediate frequency in the first stage in the double conversion configuration illustrated in FIG. 1;
FIG. 3 is a diagram for explaining the relationship between control of an intermediate frequency and a bit error rate in a double conversion configuration.
FIG. 4 is a block diagram showing a configuration of a second embodiment of a television signal receiving system.
FIG. 5 is a diagram for explaining the relationship between control of an intermediate frequency and a bit error rate in a single conversion configuration.
FIG. 6 is a block diagram showing a conventional example of a digital television broadcast receiving system using a double conversion method.
FIG. 7 is a block diagram showing a conventional example of a digital television broadcast receiving system using a single conversion method.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 3 ... Reception system, 10 ... High frequency signal receiving circuit, 12, 16, 53, 57 ... Band pass filter (BPF), 14 ... High frequency gain control circuit, 20 ... Tuner IC, 30 ... Phase comparison circuit, 31 ... PLLIC, 32 Reference oscillator, 34, 36 ... Variable frequency divider, 38 ... Phase comparator, 46, 48 ... Local oscillation circuit, 51, 54 ... Mixing circuit (frequency conversion circuit), 52, 56 ... Intermediate frequency amplification circuit, 58 ... Intermediate frequency gain control circuit, 62, 64 ... SAW filter, 70 ... Digital signal demodulation IC, 72 ... A / D converter, 74 ... Demodulation circuit (demodulator), 76 ... FEC circuit, 78 ... RFAGC gain setting unit, 80 ... IFAGC gain setting unit, 82 ... D / A converter, 84, 86 ... switching circuit, 90 ... microcomputer, 92 ... bit error rate information acquisition unit, 94 ... frequency control

Claims

Into a middle-frequency signals RF signal carrying the digital broadcast wave, a frequency conversion circuit for outputting the intermediate frequency signal via an intermediate frequency filter having a predetermined pass band width, the high-frequency signal and the intermediate frequency signal A reception control method in a receiving apparatus that includes a frequency conversion unit having a gain control circuit that changes an output signal level for at least one of the signals, and that inputs a signal subjected to frequency conversion and gain control to a demodulation circuit,
While monitoring the bit error rate of the demodulated signal obtained by the demodulation circuit, the frequency of the local oscillation signal input to the frequency converter circuit is adjusted so that the bit error rate is better than a predetermined value. by, by adjusting the center frequency of the intermediate frequency signal outputted from said frequency converting circuit,
After the adjustment, the gain control circuit is set to a feedback loop operation mode that operates to maintain a constant output level, and the bit error rate is monitored.
When the monitored bit error rate is deteriorated below a predetermined value, the gain control circuit is set to the open loop operation mode, and the value of the gain control signal is changed while monitoring the bit error rate. Determining whether or not the above factor is an amplitude factor due to a feedback loop operation of the gain control circuit, and adjusting and setting the gain control signal in an appropriate mode according to the degradation factor .

The gain control circuit is maintained in the open loop operation mode on condition that there is a gain control signal value that improves the bit error rate when the gain control signal value is changed in the open loop operation mode. and reception control method according to claim 1, wherein the bit error rate and adjusting setting the gain control signal so as to further improve.

The gain control circuit is set to the feedback loop operation mode on condition that there is no gain control signal value that improves the bit error rate when the value of the gain control signal is changed in the open loop operation mode. The reception control method according to claim 1 , wherein the reception control method is returned.

Into a middle-frequency signals RF signal carrying the digital broadcast wave, a frequency conversion circuit for outputting the intermediate frequency signal via an intermediate frequency filter having a predetermined pass band width, the high-frequency signal and the intermediate frequency signal And a gain control circuit that changes an output signal level for at least one of the signals, and a reception control device used for a reception device that inputs a frequency-converted and gain-controlled signal to a demodulation circuit. There,
A bit error rate information acquisition unit for acquiring information on the bit error rate for the demodulated signal obtained by the demodulation circuit ;
The frequency control unit
Based on the information on the bit error rate acquired by the bit error rate information acquisition unit, the frequency of the local oscillation signal input to the frequency conversion circuit is set so that the bit error rate is better than a predetermined value. By adjusting, the center frequency of the intermediate frequency signal output from the frequency conversion circuit is adjusted,
After the adjustment, the gain control circuit is set to a feedback loop operation mode that operates to maintain a constant output level, and the bit error rate is monitored,
When the monitored bit error rate is deteriorated below a predetermined value, the gain control circuit is set to the open loop operation mode, and the value of the gain control signal is changed while monitoring the bit error rate. Determining whether or not the above factor is an amplitude factor due to a feedback loop operation of the gain control circuit, and adjusting and setting the gain control signal in an appropriate mode according to the degradation factor .

Wherein the frequency control unit, on condition that the value of the gain control signal which the bit error rate when changing the value of the gain control signal in the open loop mode of operation is improved is present, the said gain control circuit The reception control apparatus according to claim 4 , wherein the gain control signal is set so that the bit error rate is further improved while maintaining an open loop operation mode.

The frequency controller is configured to change the gain control circuit on the condition that there is no gain control signal value that improves the bit error rate when the value of the gain control signal is changed in the open loop operation mode. The reception control apparatus according to claim 4 , wherein the reception control apparatus is returned to the feedback loop operation mode.

A high-frequency signal receiving circuit for receiving a high-frequency signal carrying a digital broadcast wave;
An oscillation circuit for emitting a local oscillation signal having a predetermined frequency corresponding to the input control signal;
Based on the high-frequency signal input from the high-frequency signal receiving circuit and the local transmission signal input from the oscillation circuit, the signal is converted into an intermediate frequency signal having a predetermined frequency determined by each frequency of the high-frequency signal and the local transmission signal. A frequency conversion circuit;
An intermediate frequency filter for passing the intermediate frequency signal converted by the frequency conversion circuit within a predetermined pass bandwidth;
A demodulation circuit that performs demodulation processing based on the intermediate frequency signal that has passed through the intermediate frequency filter;
A bit error rate detector for detecting a bit error rate for a demodulated signal obtained by the demodulation circuit;
A bit error rate information acquisition unit for acquiring information on the bit error rate detected by the bit error rate detection unit;
Based on the information regarding the bit error rate acquired by the bit error rate information acquisition unit, the control signal input to the oscillation circuit is controlled so that the bit error rate is better than a predetermined value. , e Bei a frequency controller for setting the frequency of the local oscillation signal,
The frequency control unit, after adjusting the frequency of the local oscillation signal, sets the gain control circuit to a feedback loop operation mode that operates to maintain a constant output level, and monitors the bit error rate, When the monitored bit error rate is deteriorated below a predetermined value, the gain control circuit is set to the open loop operation mode, and the value of the gain control signal is changed while monitoring the bit error rate. Determining whether or not the above factor is an amplitude factor due to the feedback loop operation of the gain control circuit, and adjusting and setting the gain control signal in an appropriate mode according to the degradation factor .

A plurality of circuit blocks including the oscillation circuit, the frequency conversion circuit, and the intermediate frequency filter are provided,
The frequency control unit is configured to select the local oscillation signal for a wider passband of the intermediate frequency filter with respect to a frequency occupation band for one channel of the digital broadcast wave among the plurality of stages of circuit blocks. The receiving apparatus according to claim 7, wherein control for setting the frequency of is executed.