JP4075019B2

JP4075019B2 - 固体撮像装置

Info

Publication number: JP4075019B2
Application number: JP00193796A
Authority: JP
Inventors: 明弘斉藤
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 1996-01-10
Filing date: 1996-01-10
Publication date: 2008-04-16
Anticipated expiration: 2016-01-10
Also published as: US5888676A; JPH09190962A

Description

【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置に関し、特に、所望の回路を複数の領域に分割し、これらをつなぎ露光することにより形成される固体撮像装置に関する。
【０００２】
【従来の技術】
多数の能動素子（トランジスタやＦＥＴなど）や、受動素子（抵抗やコンデンサなど）を半導体基板上に集積形成したＩＣ（Integrated Circuit）は、電子回路や、電子回路を含む装置の形状を小型化するために大きな役割を果たしてきた。
【０００３】
近年では、回路の更なる高機能化、低消費電力化、処理速度の向上などのために、より多数の能動素子および受動素子（以下、単に素子という）を集積することが行われている。
【０００４】
このため、パターンの微細化が精力的に進められている。しかし、それ以上にＩＣの高集積化が要求されるため、素子の形成される半導体基板の面積（チップサイズ）をこれまでよりも大きくし、更に多くの素子を一つのＩＣに集積させることが行われつつある。
【０００５】
例えば、従来のＮＴＳＣ（National Television System Committee）方式のＣＣＤ（Charge Coupled Device）などの撮像装置は、約４０万個の受光素子を集積しているが、ＨＤＴＶ（High Density Television）規格の高精細度撮像装置を形成するためには、約２００万個の受光素子を集積する必要が生ずる。
【０００６】
このような高精細度撮像装置は、非常に多くの素子を集積するため、個々の素子を可能な限り微細化した場合でも、前述のＮＴＳＣ方式のＣＣＤと比較して撮像装置のサイズは大きくなる。
【０００７】
半導体装置は一般的にフォトリソグラフィ技術によって製造される。フォトリソグラフィでは、先ず、素子や配線などの所望のパターンを含むレチクル（マスク）を介して、半導体基板上に塗布されたレジストに光を照射し、レジストを所望のパターンに露光する。そして、得られたレジスト膜を保護膜としてエッチングやイオン注入を行うことにより所望の回路を形成する。
【０００８】
このようなフォトリソグラフィ技術において、半導体基板上に塗布されたレジストを露光するには、露光装置が用いられる。露光装置は、紫外線源などから放射される光を、レチクルを介して半導体基板上に照射する装置である。
【０００９】
図９に示すように、露光装置が光を照射することができる最大露光領域１０は、装置によって決まっている。従って、例えば、前述の高精細度撮像装置のようにサイズの大きな半導体装置を形成する場合、レチクル１１のサイズが最大露光領域１０のサイズを越える場合が生ずる。
【００１０】
このような場合、レチクルを複数に分割し、それぞれのレチクルをつなぎ合わせながら順次露光することにより所望の半導体装置を形成するつなぎ露光が行われる。
【００１１】
図１０は、前述の高精細度撮像装置をつなぎ露光により製造する場合の分割の一態様を示す図である。高精細度撮像装置は、入射光を対応する電気信号に変換する受光部２０、受光部２０を構成する受光素子（図示しない）を、水平方向に走査する水平走査回路２１、垂直方向に走査する垂直走査回路２２，２３、および、受光部２０を駆動するためのリセット／定電流／バイアス回路２４より構成されている。これらの回路を含む撮像装置を形成するためには、境界線Ｈ−Ｈ’により回路を左右に２分割し、それぞれの回路パターンを含む２枚のレチクルにより２回に分けて露光を行う。
【００１２】
このようなつなぎ露光により半導体装置を製造する場合、それぞれのレチクルが相互に正確につなぎ合わされるようにする必要がある。
【００１３】
例えば、図１０に示す境界線Ｈ−Ｈ’を横切る配線を形成する場合、左右２つのレチクルに形成されている配線のパターンが、半導体基板上で正確に重なるように、レチクルと半導体基板との相対的な位置を調節しなければならない。
【００１４】
しかしながら、実際には重ね合わせる際に多少の誤差が生ずる。そこで、この誤差を吸収するために、図１１（ａ）に示すように、レチクルの配線パターン３０，３１の長さ方向（図１０の左右方向に対応する）に長さＬ、また、幅方向（図１０の上下方向に対応する）に幅Ｗだけ配線パターンよりも大きいアライメント誤差補償用のパターン３２を付加する。そして、図１１（ｂ）に示すように、アライメント誤差補償用のパターン３２が相互に重なる（左右の配線パターン３０，３１が相互にＬだけオーバーラップする）ように露光することで、アライメント誤差により、配線が断線することを防ぐことができる。
【００１５】
なお、配線パターン３０，３１の幅方向に幅Ｗのアライメント誤差補償用パターン３２を設ける理由は、接続部分は２重露光されるので、線幅が細くなり易く、これを防止するためである。
【００１６】
例えば、縮小型投影露光装置（レチクルを透過した光を縮小して半導体基板を露光する装置）を用いてつなぎ露光する場合、ウエハの位置を決定するためのアライメントマークが理想的な場合（マークのエッジが正確に検出できる場合）、レチクルの重ね合わせ誤差は半導体基板上で０．１μｍ以下になるように位置制御することができる。従って、アライメント誤差補償用のパターン３２のＬおよびＷは、半導体基板上で０．１乃至０．３μｍとなるようにレチクルを形成するのが一般的である。
【００１７】
【発明が解決しようとする課題】
しかしながら、従来のつなぎ露光においては、図１０に示すように、つなぎ露光により接続される部分（回路を分割する境界線Ｈ−Ｈ’）が直線形状になるように設計されていた。従って、例えば図１２に示すようにＡ−Ａ’を接続部分とするようにＭＯＳ−ＦＥＴ５０乃至５７、および、配線７０乃至７９を含む回路を配置する場合、Ａ−Ａ’を結ぶ直線上に、ＭＯＳ−ＦＥＴ５０乃至５７などの能動素子や、その他の受動素子（図示しない）を形成することができないという課題があった。
【００１８】
その結果、能動素子、受動素子、および配線などのレイアウトに制約が生じ、半導体装置を小型化することが困難になるという課題もあった。
【００１９】
本発明は以上のような状況に鑑みなされたものであり、つなぎ露光により半導体装置を形成する際に、接続部分における素子のレイアウトの制限を緩和し、もって半導体装置を更に小型化することができるようにするためのものである。
【００２０】
【課題を解決するための手段】
本発明の固体撮像装置は、第１のレチクルにより第１のパターンを半導体基板上に露光形成し、第２のレチクルにより、第１のパターンの一部分と相互に接続するように第２のパターンを半導体基板上に露光形成することにより得られる半導体装置において、埋め込み型フォトダイオード、および、ソースフォロワ動作を行うトランジスタを少なくとも有する複数の画素と、垂直方向に配列される前記画素のそれぞれと接続され、前記トランジスタのソースフォロワ動作により、前記画素から信号を受け取る複数の垂直読み出しラインと、前記複数の垂直読み出しラインに読み出される光信号を受け取る２本の光信号用の水平読み出しライン、および、暗信号を受け取る２本の暗信号用の水平読み出しラインの、合計４本の水平読み出しラインとを少なくとも有し、前記垂直読み出しラインには、ソースフォロワ動作を行う前記トランジスタのゲート電位がリセットされたときの暗信号を蓄積する暗信号用コンデンサと、前記埋め込み型フォトダイオードから電荷が前記トランジスタのゲートに転送されたときの光信号を蓄積する光信号用コンデンサとが並列に接続され、光信号用の前記水平読み出しラインのうちの１本、および、暗信号用の前記水平読み出しラインのうちの１本と接続される第１の垂直読み出しラインと、光信号用の前記水平読み出しラインのうちの他の１本、および、暗信号用の前記水平読み出しラインのうちの他の１本と接続される第２の垂直読み出しラインとが存在し、前記第１の垂直読み出しラインに接続されている前記暗信号用コンデンサと、暗信号用の前記水平読み出しラインのうちの１本との間には、それぞれの電気的接続をオンまたはオフする水平選択用の第１のＭＯＳ−ＦＥＴが配置され、前記第１の垂直読み出しラインに接続されている前記光信号用コンデンサと、光信号用の前記水平読み出しラインのうちの１本との間には、それぞれの電気的接続をオンまたはオフする水平選択用の第２のＭＯＳ−ＦＥＴが配置され、前記第２の垂直読み出しラインに接続されている前記暗信号用コンデンサと、暗信号用の前記水平読み出しラインのうちの他の１本との間には、それぞれの電気的接続をオンまたはオフする水平選択用の第３のＭＯＳ−ＦＥＴが配置され、前記第２の垂直読み出しラインに接続されている前記光信号用コンデンサと、光信号用の前記水平読み出しラインのうちの他の１本との間には、それぞれの電気的接続をオンまたはオフする水平選択用の第４のＭＯＳ−ＦＥＴが配置され、前記第１のＭＯＳ−ＦＥＴおよび前記第３のＭＯＳ−ＦＥＴは、前記第１のパターンおよび前記第２のパターンが相互に接続する方向に同一列に配列され、前記第２のＭＯＳ−ＦＥＴおよび前記第４のＭＯＳ−ＦＥＴは、前記第１のパターンおよび前記第２のパターンが相互に接続する方向に同一列に配列され、前記第１のＭＯＳ−ＦＥＴおよび前記第３のＭＯＳ−ＦＥＴが配列される列と、前記第２のＭＯＳ−ＦＥＴおよび前記第４のＭＯＳ−ＦＥＴが配列される列とは、異なる列であり、前記第１のパターンおよび前記第２のパターンが相互に接続する部分が非直線形状とされており、前記第１のパターンおよび前記第２のパターンが相互に接続される非直線形状の部分には、前記第１および第２のＭＯＳ−ＦＥＴの外縁、または前記第３および第４のＭＯＳ−ＦＥＴの外縁が沿うように、前記第１乃至第４のＭＯＳ−ＦＥＴが配列されていることを特徴とする。
【００２１】
前記非直線形状は歯形形状であるようにすることができる。
前記非直線形状は波形形状であるようにすることができる。
前記接続する部分は、半導体基板の素子分離領域上に位置するようにすることができる。
【００２２】
本発明においては、埋め込み型フォトダイオード、および、ソースフォロワ動作を行うトランジスタを少なくとも有する複数の画素と、垂直方向に配列される画素のそれぞれと接続され、トランジスタのソースフォロワ動作により、画素から信号を受け取る複数の垂直読み出しラインと、複数の垂直読み出しラインに読み出される光信号を受け取る２本の光信号用の水平読み出しライン、および、暗信号を受け取る２本の暗信号用の水平読み出しラインの、合計４本の水平読み出しラインとを少なくとも有し、垂直読み出しラインには、ソースフォロワ動作を行うトランジスタのゲート電位がリセットされたときの暗信号を蓄積する暗信号用コンデンサと、埋め込み型フォトダイオードから電荷がトランジスタのゲートに転送されたときの光信号を蓄積する光信号用コンデンサとが並列に接続され、光信号用の水平読み出しラインのうちの１本、および、暗信号用の水平読み出しラインのうちの１本と接続される第１の垂直読み出しラインと、光信号用の水平読み出しラインのうちの他の１本、および、暗信号用の水平読み出しラインのうちの他の１本と接続される第２の垂直読み出しラインとが存在し、第１の垂直読み出しラインに接続されている暗信号用コンデンサと、暗信号用の水平読み出しラインのうちの１本との間には、それぞれの電気的接続をオンまたはオフする水平選択用の第１のＭＯＳ−ＦＥＴが配置され、第１の垂直読み出しラインに接続されている光信号用コンデンサと、光信号用の水平読み出しラインのうちの１本との間には、それぞれの電気的接続をオンまたはオフする水平選択用の第２のＭＯＳ−ＦＥＴが配置され、第２の垂直読み出しラインに接続されている暗信号用コンデンサと、暗信号用の水平読み出しラインのうちの他の１本との間には、それぞれの電気的接続をオンまたはオフする水平選択用の第３のＭＯＳ−ＦＥＴが配置され、第２の垂直読み出しラインに接続されている光信号用コンデンサと、光信号用の水平読み出しラインのうちの他の１本との間には、それぞれの電気的接続をオンまたはオフする水平選択用の第４のＭＯＳ−ＦＥＴが配置され、第１のＭＯＳ−ＦＥＴおよび第３のＭＯＳ−ＦＥＴは、第１のパターンおよび第２のパターンが相互に接続する方向に同一列に配列され、第２のＭＯＳ−ＦＥＴおよび第４のＭＯＳ−ＦＥＴは、第１のパターンおよび第２のパターンが相互に接続する方向に同一列に配列され、第１のＭＯＳ−ＦＥＴおよび第３のＭＯＳ−ＦＥＴが配列される列と、第２のＭＯＳ−ＦＥＴおよび第４のＭＯＳ−ＦＥＴが配列される列とは、異なる列であり、第１のパターンおよび第２のパターンが相互に接続する部分が非直線形状とされており、第１のパターンおよび第２のパターンが相互に接続される非直線形状の部分には、第１および第２のＭＯＳ−ＦＥＴの外縁、または第３および第４のＭＯＳ−ＦＥＴの外縁が沿うように、第１乃至第４のＭＯＳ−ＦＥＴが配列されている。
【００２３】
【発明の実施の形態】
図１は、本発明の半導体装置の構成の一例を示す図である。図１（ａ）に示すように、半導体基板上に形成される所望の回路を、接続部分が、幅Ｍ、長さＬの歯形形状になるように左右の２つの分割領域７０，７１に分割し、それぞれの領域を順次露光形成することにより所望の回路（図１１（ｂ））を得る。
【００２４】
以上のような構成によれば、接続部分における素子のレイアウトの制限が緩和されるので、レイアウトを最適化することにより、半導体装置を更に小型化することが可能となる。
【００２５】
次に、以上の実施例を具体例を用いて詳述する。
【００２６】
図２は、２次元イメージセンサである高精細度撮像装置の構成の一例を示す図である。以下では、先ず、この高精細度撮像装置について簡単に説明し、続いて、この素子を２回のつなぎ露光により形成する場合について説明する。
【００２７】
この図では、簡略化のため、６つの単位画素（単位画素９０ａ，ｂ、および符号を付していない４つの単位画素）と、これを駆動するための垂直走査回路１００、水平走査回路１２０、リセット回路、およびバイアス回路が示してある。実際の高精細度撮像装置では、単位画素が画面を構成する画素の数だけ含まれている。
【００２８】
単位画素９０ｂは、増幅型の画素であり、埋め込み型フォトダイオード（以下、ＢＰＤという）９１、接合型電界効果トランジスタ９３（以下、Ｊ−ＦＥＴ９３という）、ｐチャネルＭＯＳ−ＦＥＴ９２（以下、ＱＴＧ９２という）、およびｐチャネルＭＯＳ−ＦＥＴ９４（以下、ＱＲＳＧ９４という）から構成されている。
【００２９】
なお、図中に多数示されているｐチャネルＭＯＳ−ＦＥＴは、スイッチとして用いられている。これらのＭＯＳ−ＦＥＴのソースおよびドレインは、電極として作用する。
【００３０】
ＢＰＤ９１のカソードは、電源とＪ−ＦＥＴ９３のドレインに接続されており、アノードは、ＱＴＧ９２の一方の電極に接続されている。ＱＴＧ９２の他方の電極は、Ｊ−ＦＥＴ９３のゲートと、ＱＲＳＧ９４の一方の電極に接続されている。Ｊ−ＦＥＴ９３のソースは、共通ソースライン１１１ｂを介して図示せぬ他のＪ−ＦＥＴと接続されると共に、ＭＯＳ−ＦＥＴ１１０ｂ（以下、ＱＲＳＴＶという）の一方の電極と接続されている。
【００３１】
なお、その他の単位画素も同様の構成となっている。
【００３２】
ＱＴＧ９２，ＱＲＳＧ９４の状態（“ＯＮ”または“ＯＦＦ”の状態）を制御するゲートパルスφＴＧ，φＲＳＧは、それぞれ、ゲートライン１０１，１０２を介して、垂直走査回路１００から供給される。Ｊ−ＦＥＴ９３の状態を制御するゲート電位φＲＳＤは、ＱＲＳＧ９４を介して、リセットドレインライン１０３から供給される。
【００３３】
ＭＯＳ−ＦＥＴ１１０ａ，１１０ｂ，１１２ａ，１１２ｂ，１１３ａ，１１３ｂ，１２２ａ，１２２ｂ，１２３ａ，１２３ｂは、信号線または、コンデンサの電圧を所定のタイミングでリセットするようになされている。また、ＭＯＳ−ＦＥＴ１１６ａ，１１６ｂ，１１７ａ，１１７ｂは、水平走査回路１２０からの駆動信号に同期して、光信号、または、暗信号を所定のタイミングで出力するようになされている。
【００３４】
光信号蓄積用コンデンサ１１４ａ，ｂ（以下、ＣＴＳ１１４ａ，ｂという）、および暗信号蓄積用コンデンサ１１５ａ，ｂ（以下、ＣＴＤ１１５ａ，ｂという）は、それぞれ、光信号と暗信号に対応する電荷を蓄積するようになされている。
【００３５】
出力アンプ１２４ａ，１２４ｂ，１２５ａ，１２５ｂは、ＣＴＤ１１５ａ，ＣＴＤ１１５ｂ，ＣＴＳ１１４ａ，ＣＴＳ１１４ｂに蓄積された、光信号と暗信号をそれぞれ装置の外部へ出力するようになされている。
【００３６】
単位画素９０ａ，ｂのＪ−ＦＥＴ９３のソースは、それぞれ、共通ソースライン１１１ａ，ｂを介して、ＭＯＳ−ＦＥＴ１１２ａ，１１３ａと１１２ｂ，１１３ｂ（以下、ＱＴＳ１１２ａ、ＱＴＤ１１３ａ、ＱＴＳ１１２ｂ、ＱＴＤ１１３ｂという）の他方の電極と接続されている。ＱＴＳ１１２ａ，ｂ、およびＱＴＤ１１３ａ，ｂは、それぞれφＴＳとφＴＤにより駆動されるようになされている。ＱＴＳ１１２ａ，ｂの一方の電極は、ＣＴＳ１１４ａ，ｂと、水平選択用ＭＯＳ−ＦＥＴ１１６ａ，ｂ（以下、ＱＨＳ１１６ａ，ｂという）の他方の電極にそれぞれ接続されている。一方、ＱＴＤ１１３ａ，ｂの一方の電極は、ＣＴＤ１１５ａ，ｂと、水平選択用ＭＯＳ−ＦＥＴ１１７ａ，ｂ（以下，ＱＨＤ１１７ａ，ｂという）の他方の電極にそれぞれ接続されている。
【００３７】
ＱＨＳ１１６ａ，ＱＨＳ１１６ｂ，ＱＨＤ１１７ａ，ＱＨＤ１１７ｂのゲートは互いに接続され、水平駆動ライン１２１を介して水平走査回路１２０に接続されている。また、ＱＨＤ１１７ａ，ＱＨＤ１１７ｂ，ＱＨＳ１１６ａ，ＱＨＳ１１６ｂの一方の電極は、それぞれ、水平読み出しライン１１８ａ，１１８ｂ，１１９ａ，１１９ｂを介して、水平リセットＭＯＳ−ＦＥＴ１２２ａ，１２２ｂ，１２３ａ，１２３ｂ（以下、ＱＲＳＴＨ１２２ａ，ｂ、およびＱＲＳＴＨ１２３ａ，ｂという）の一方の電極と接続されると共に、出力アンプ１２４ａ，１２４ｂ，１２５ａ，１２５ｂにそれぞれ接続されている。
【００３８】
以下に、以上の例の動作について説明する。
【００３９】
図３は、図２に示す主要部分の信号のタイミングを示すタイミングチャートである。図３の時刻ｔ₁では、φＴＧ（図３（ａ））が“Ｈ”の状態（単位画素９０ａ，ｂ双方のＱＴＧ９２が“ＯＦＦ”の状態）であり、また、φＲＳＧ（図３（ｂ））が“Ｌ”の状態（単位画素９０ａ，ｂ双方のＱＲＳＧ９４が“ＯＮ”の状態）であるので、Ｊ−ＦＥＴ９３のゲート電位が、φＲＳＤ（図３（ｃ））の状態（“Ｈ”の状態）にリセットされる。このとき、φＲＳＴＶ（図３（ｄ））は、“Ｈ”の状態（ＱＲＳＴＶ１１０が“ＯＮ”の状態）であるので、各単位画素９０ａ，ｂのＪ−ＦＥＴ９３のソースを垂直方向に共通接続するソースライン１１１ａ，ｂの電位は、ＱＲＳＴＶ１１０ａ，ｂを介して、垂直リセット電位ＶＲＳＴＶにリセットされる。
【００４０】
時刻ｔ₂においては、φＴＤ（図３（ｅ））が“Ｈ”の状態に変化するので、その結果、電荷転送用ＱＴＤ１１３ａ，ｂが“ＯＮ”の状態になり、単位画素９０ａ，ｂの暗信号を蓄積するＣＴＤ１１５ａ，ｂの電位を、ソースライン１１１ａ，ｂ、ＱＲＳＴＶ１１０ａ，ｂを介してそれぞれ初期化する。
【００４１】
時刻ｔ₃においては、φＲＳＴＶ（図３（ｄ））がある所定の期間“Ｌ”の状態になるので、ＱＲＳＴＶ１１０ａ，ｂが“ＯＦＦ”の状態となり、Ｊ−ＦＥＴ９３がソースフォロワ動作を行い、単位画素９０ａ，ｂの暗信号がＣＴＤ１１５ａ，ｂにそれぞれ蓄積される。
【００４２】
なお、単位画素９０ａ，ｂは増幅型の画素であるので、暗信号の主要成分は、Ｊ−ＦＥＴ９３の直流オフセット信号である。従って、ＣＴＤ１１５ａ，ｂには、単位画素９０ａ，ｂのＪ−ＦＥＴ９３のしきい値電圧ばらつきに比例した電荷が蓄積されることになる。
【００４３】
時刻ｔ₄においては、φＴＤ（図３（ｅ））が“Ｌ”の状態になり、ＱＴＤ１１３ａ，ｂが“ＯＦＦ”の状態になる。また、φＲＳＴＶ（図３（ｄ））が“Ｈ”の状態になり、ＱＲＳＴＶ１１０ａ，ｂが“ＯＮ”になるので、ＣＴＤ１１５ａ，ｂに蓄積された暗信号に対応する電荷を保持したままで、垂直ソースライン１１１ａ，ｂの電位をＶＲＳＴＶに初期化する。更に、φＴＧ（図３（ａ））が“Ｌ”の状態に変化するので、単位画素９０ａ，ｂの双方において、ＱＴＧ９２が“ＯＮ”の状態になり、ＢＰＤ９１が光電変換により所定の期間に蓄積した電荷をＪ−ＦＥＴ９３のゲートにそれぞれ転送する。
【００４４】
時刻ｔ₅においては、φＴＧ（図３（ａ）），φＴＳ（図３（ｆ））が“Ｈ”の状態に変化するので、光信号転送用ＱＴＳ１１２ａ，ｂが“ＯＮ”の状態となり、ＣＴＳ１１４ａ，ｂの電位を、ＱＴＳ１１２ａ，ｂ、垂直ソースライン１１１ａ，ｂ、ＱＲＳＴＶ１１０ａ，ｂを介して初期化する。
【００４５】
時刻ｔ₆においては、φＲＳＴＶ（図３（ｄ））が“Ｌ”の状態になるので、単位画素９０ａ，ｂの双方において、Ｊ−ＦＥＴ９３のソースフォロワ動作が再度行われ、Ｊ−ＦＥＴ９３のゲートに蓄積されている電荷（光電変換された電荷）が、Ｊ−ＦＥＴ９３、垂直ソースライン１１１ａ，ｂ、ＱＴＳ１１２ａ，ｂを介して、ＣＴＳ１１４ａ，ｂに蓄積される。
【００４６】
時刻ｔ₇においては、φＲＳＧ（図３（ｂ））が“Ｌ”の状態になり、ＱＲＳＧ９４が“ＯＮ”になり、Ｊ−ＦＥＴ９３のゲート電位が、φＲＳＤ（図３（ｃ））の状態（“Ｌ”の状態）にリセットされる。また、このとき、φＲＳＴＶ（図３（ｄ））は、“Ｈ”の状態になり、ＱＲＳＴＶ１１０ａ，ｂが“ＯＮ”になるので、垂直ソースライン１１１ａ，ｂは、電位ＶＲＳＴＶにリセットされる。更に、φＲＳＴＨ（図３（ｇ））が“Ｈ”の状態となるので、ＱＲＳＴＨ１２２ａ，１２２ｂ，１２３ａ，１２３ｂが全て“ＯＮ”の状態になり、水平読み出しライン１１８ａ，１１８ｂ，１１９ａ，１１９ｂの電位が接地電位にリセットされる。
【００４７】
時刻ｔ₈においては、φＲＳＴＨ（図３（ｇ））が“Ｌ”の状態となり、ＱＲＳＴＨ１２２ａ，ｂ、および１２３ａ，ｂが“ＯＦＦ”の状態となり、水平走査回路１２０から水平駆動パルスφＨＡ（図３（ｈ））が水平駆動ライン１２１を介して、ＱＨＳ１１６ａ，ＱＨＳ１１６ｂ，ＱＨＤ１１７ａ，ＱＨＤ１１７ｂに印可され、これらが全て“ＯＮ”の状態になり、ＣＴＳ１１４ａ，ＣＴＳ１１４ｂ，ＣＴＤ１１５ａ，ＣＴＤ１１５ｂの電位（光信号と暗信号に対応する電位）は、水平読み出しライン１１９ａ，１１９ｂ，１１８ａ，１１８ｂ、および、出力アンプ１２５ａ，１２５ｂ，１２４ａ，１２４ｂを介して、ＶＯＳ，ＶＯＤとして装置の外部へそれぞれ出力される。
【００４８】
その結果、２つの単位画素９０ａ，ｂから、光信号および暗信号を同時に読み出すことができる。
【００４９】
時刻ｔ₉，ｔ₁₀、および、ｔ₁₁，ｔ₁₂においては、それぞれ、ｔ₇，ｔ₈の場合と同様の動作が繰り返される。すなわち、ｔ₇，ｔ₈において信号が読み出された単位画素９０ａ，ｂの次に配置されている図示せぬ２つの単位画素から、水平駆動パルスφＨＢ（図３（ｉ））に同期して信号を読み出し、更に、その次に配置されている２つの単位画素から、水平駆動パルスφＨＣ（図３（ｊ））に同期して信号を読み出す。読み出された信号は、出力アンプ１２４ａ，１２４ｂ，１２５ａ，１２５ｂを介して装置の外部へ順次出力される。
【００５０】
以上に示す高精細度撮像装置の単位画素９０ａ，ｂは、そのサイズが、例えば、１５．０μｍ×１５．０μｍであるとし、水平および垂直方向にそれぞれ、１６００×１０００個配置されているとすると、受光部２０（図１０参照）の大きさは、水平方向に２４ｍｍ（＝１５．０μｍ×１６００）、垂直方向に１５ｍｍ（＝１５．０μｍ×１０００）程度となる。従って、水平走査回路２１、垂直走査回路２２，２３、およびリセット／定電流／バイアス回路２４を配置するために、受光部２０の上下左右に１ｍｍ程度の領域が必要であるとすると、この高精細度撮像装置のサイズは、水平方向に２６ｍｍ、垂直方向に１７ｍｍ程度の大きさとなる。
【００５１】
縮小型投影露光装置の最大露光領域１０の直径（図９参照）は、通常、１５ｍｍ乃至２２ｍｍ程度であるので、この高精細度撮像装置のサイズに及ばない。従って、このような高精細度撮像装置を製造する場合、つなぎ露光を行う必要が生ずる。
【００５２】
そこで、本実施例では、図２に示す回路を、Ａ−Ａ’を境界として、左右２つの領域に分割し、それぞれの回路のパターンを有するレチクルを形成し、これら２つのレチクルを順次露光することにより、高精細度撮像装置を形成する。
【００５３】
以下の説明では、簡略化のため、水平選択用のＭＯＳ−ＦＥＴ（ＱＨＳ１１６ａ，ｂおよびＱＨＤ１１７ａ，ｂ）について注目し、これらが、境界Ａ−Ａ’により分割され、つなぎ露光により接続される場合について説明する。
【００５４】
図４は、水平選択用のＭＯＳ−ＦＥＴ（ＱＨＳ１１６ａ，ｂおよびＱＨＤ１１７ａ，ｂ）が半導体基板上に構成される場合の構成例を示す図である。この図に示すように、ＭＯＳ−ＦＥＴは、素子の形成領域を規定するアクティブ領域１３１、ポリシリコンゲート電極１３２、光信号または暗信号が入力されるアルミニウム電極１３３、半導体基板との電気的接触をとるためのコンタクトホール１３４、光信号または暗信号を出力するアルミニウム電極１３５、および、ポリシリコン１３２を形成後に、セルフアラインでソースドレインＮ⁺領域を形成するためのイオン注入領域１３７より構成されている。
【００５５】
なお、この図において、ポリシリコンゲート電極１３２が環状となっているのは、以下の理由による。
【００５６】
すなわち、図２に示すように、ＣＴＳ１１４ａ，ＣＴＳ１１４ｂ，ＣＴＤ１１５ａ，ＣＴＤ１１５ｂに蓄積されている光信号と暗信号に対応する電荷は、ＱＨＳ１１６ａ，ｂ、およびＱＨＤ１１７ａ，ｂが“ＯＮ”の状態になったとき、出力アンプ１２５ａ，ｂ、および１２４ａ，ｂを介して出力される。このとき、水平読み出しライン１１８ａ，ｂ、および１１９ａ，ｂが寄生容量を有する場合、ＣＴＤ１１５ａ，ｂおよびＣＴＳ１１４ａ，ｂに蓄積されている電荷の一部は、この寄生容量をチャージすることに費やされ（容量分割され）、その結果出力が減少する。
【００５７】
従って、この寄生容量を減少させることで、出力を実質的に増加させ、受像装置の感度を向上させることができる。そこで、ポリシリコンゲート電極１３２は、この寄生容量を減少させるために、ＱＨＳ１１６ａ，ｂ、およびＱＨＤ１１７ａ，ｂと接続するＮ⁺拡散領域の面積が最小となる環状に形成してある。
【００５８】
図５は、水平選択用のＭＯＳ−ＦＥＴ、および、配線を本発明に基づき２つの領域に分割した場合の構成例を示す図である。この図において、ＭＯＳ−ＦＥＴ５０乃至５３は、単位画素１乃至４（図２に示す単位画素９０ａ，ｂと、境界Ａ−Ａ’の左側に配置されている符号を付していない単位画素に対応している）から光信号を読み出すようになされており、図２のＱＨＳ１１６ａ，ｂおよび境界Ａ−Ａ’の左側に配置されている符号を付していないＭＯＳ−ＦＥＴに対応している。また、ＭＯＳ−ＦＥＴ５４乃至５７は、画素１乃至４から暗信号を読み出すようになされており、図２のＱＨＤ１１７ａ，ｂおよび境界Ａ−Ａ’の左側に配置されている符号を付していないＭＯＳ−ＦＥＴに対応する。
【００５９】
配線７０乃至７７は、アルミニウムなどによって形成されるメタル配線であり、そのうちの配線７０，７２，７４，７６は、図２の水平読み出しライン１１９ａ，ｂに対応し（接続され）、各ＭＯＳ−ＦＥＴ５０乃至５３より光信号を読み出す。また、配線７１，７３，７５，７７は、図２の水平読み出しライン１１８ａ，ｂに対応し（接続され）、各ＭＯＳ−ＦＥＴ５４乃至５７より、暗信号を読み出すようになされている。また、配線７８，７９（図２の水平駆動ライン１２１に対応している）は、ポリシリコンによって形成され、それぞれ、ＭＯＳ−ＦＥＴ５０，５１，５４，５５、または、ＭＯＳ−ＦＥＴ５２，５３，５６，５７のポリシリコンゲート電極１３２に接続されている。
【００６０】
更に、ＭＯＳ−ＦＥＴ５０，５１，５４，５５は、水平駆動パルスφＨ_n（図３に示すφＨ_Aに対応する）により駆動され、各単位画素９０から、光信号または暗信号を読み出す。また、ＭＯＳ−ＦＥＴ５２，５３，５６，５７は、水平駆動パルスφＨ_n+1（図３に示すφＨ_Bに対応する）により駆動され、各単位画素から光信号または暗信号を読み出す。
【００６１】
また、ＭＯＳ−ＦＥＴ５０の左端からＭＯＳ−ＦＥＴ５２の左端までの距離は、単位画素９０のピッチＰの２倍（＝２Ｐ）に等しい。
【００６２】
これらのＭＯＳ−ＦＥＴ５０乃至５７は、歯形の形状を有する境界Ａ−Ａ’によって左右２つの領域に分割されている。この接続部分は、ＬＯＣＯＳ（Local Oxidation of Silicon）による素子分離領域となっている。また、境界Ａ−Ａ’を歯形形状とせずに、１本の直線とした場合の直線上には、ＭＯＳ−ＦＥＴ５２が配置されている。
【００６３】
図１２に示す従来の分割方法では、横方向の長さが２Ｐになるように、４つのＭＯＳ−ＦＥＴ５０，５１，５４，５５を配置する場合、境界Ａ−Ａ’上に素子を配置することができないため、この図に示すように４つの素子を斜めになるように配置していた。しかしながら、図５に示す本実施例によれば、ＭＯＳ−ＦＥＴ５０乃至５７を縦２列（図５の水平方向の１列と、その下の水平方向の１列の２列）に配置することが可能となる。
【００６４】
ＭＯＳ−ＦＥＴ５０乃至５７から、光信号、または、暗信号を読み出すための配線７０乃至７７（図２に示す水平読み出しライン１１８ａ，ｂ、および１１９ａ，ｂに対応する）は、前述のように、撮像装置を高感度化するために寄生容量を減少させる必要がある。そのためには、これらの配線の長さは極力短い方が望ましい。図１２に示す従来の例では、ＭＯＳ−ＦＥＴ５０乃至５７を、斜めに４つずつ配置しているので、特に、配線７０，７１，７４，７５が長くなり、そのため、寄生容量が増加し、撮像装置の感度が低下する場合があった。
【００６５】
しかしながら、図５に示す実施例では、ＭＯＳ−ＦＥＴ５０乃至５７が縦２列に配置されるので、従来例と比較して、これらの配線を短くすることができるので、撮像装置の感度を向上させることができる。
【００６６】
図６は、図１２に示す従来の分割方法と、図５に示す本発明を適用した分割方法の模式図である。図６（ａ）は、従来の分割方法における素子の配置の様子を示している。このとき、ＭＯＳ−ＦＥＴの縦の長さをａとし、それぞれのＭＯＳ−ＦＥＴの間隔をｂとすると、４つのＭＯＳ−ＦＥＴ５０，５１，５４，５５を配置するために必要な縦方向の長さは、４ａ＋３ｂとなる。
【００６７】
一方、図６（ｂ）に示す、本発明に基づく分割方法によれば、４つのＭＯＳ−ＦＥＴ５０，５１，５４，５５を配置するために必要な縦方向の長さは、２ａ＋ｂとなり、従来に比べて２ａ＋２ｂだけ短くなる。従って、従来に比べて装置のサイズを小さくすることができる。
【００６８】
なお、４つのＭＯＳ−ＦＥＴ５０，５１，５４，５５を配置するために必要な横方向の長さは、画素ピッチにより規定されるため、双方とも２Ｐとなる。
【００６９】
図７は、本発明のレチクルの構成の一例を示す図である。この図は、図１に示す歯状形状の境界により左右に分割された回路の、左右を結ぶ配線を形成するための２つのレチクル１４１，１４２を示している。配線パターン１５０ａ乃至１５３ａは、半導体基板上に配線を露光形成するためのパターンである。アライメント誤差補償用パターン１５０ｂ乃至１５３ｂは、左右のレチクル１４１，１４２をつなぎ露光する際に生ずる重ね合わせ誤差（アライメント誤差）により配線が断線したり、あるいは、２重露光により配線の幅が細くなることを防ぐものである。
【００７０】
遮光帯１５４，１５５は、露光形成される半導体装置の外周部の輪郭を決定する（チップサイズを決定する）ための領域である。この領域の最小幅Ｓは、一般的な縮小型投影露光装置では、最低でも６ｍｍ必要である。この遮光帯１５４，１５５により、縮小型投影露光装置のブラインドが設定される。
【００７１】
以上の実施例では、高精細度撮像装置を例に挙げて説明を行ったが、本発明は、複数のレチクルにより露光形成される半導体装置であれば適用可能であることは言うまでもない。
【００７２】
また、以上の実施例では、所望の半導体装置の回路を２つの領域に分割し、露光形成するようにしたが、これを３つ以上の領域に分割した場合でも、本発明を適用することができることは勿論である。
【００７３】
更に、以上の実施例では、図１に示す接続部分が歯形形状を有する場合について説明したが、本発明は、このような形状に限定されるものではなく、例えば、図８に示すように、接続部分が波形形状であってもよい。この例では、所望の回路のパターンが波形の境界により左右の分割領域１７０，１７１に分割され（図８（ａ））、これらをつなぎ露光することにより、所望の回路パターンを露光形成することが可能となる（図８（ｂ））。
【００７４】
【発明の効果】
本発明によれば、垂直読み出しラインには、ソースフォロワ動作を行うトランジスタのゲート電位がリセットされたときの暗信号を蓄積する暗信号用コンデンサと、埋め込み型フォトダイオードから電荷がトランジスタのゲートに転送されたときの光信号を蓄積する光信号用コンデンサとを接続し、光信号用の水平読み出しラインのうちの１本、および、暗信号用の水平読み出しラインのうちの１本と接続される第１の垂直読み出しラインと、光信号用の水平読み出しラインのうちの他の１本、および、暗信号用の水平読み出しラインのうちの他の１本と接続される第２の垂直読み出しラインとを存在させ、第１の垂直読み出しラインに接続されている暗信号用コンデンサと、暗信号用の水平読み出しラインのうちの１本との間には、それぞれの電気的接続をオンまたはオフする水平選択用の第１のＭＯＳ−ＦＥＴを配置し、第１の垂直読み出しラインに接続されている光信号用コンデンサと、光信号用の水平読み出しラインのうちの１本との間には、それぞれの電気的接続をオンまたはオフする水平選択用の第２のＭＯＳ−ＦＥＴを配置し、第２の垂直読み出しラインに接続されている暗信号用コンデンサと、暗信号用の水平読み出しラインのうちの他の１本との間には、それぞれの電気的接続をオンまたはオフする水平選択用の第３のＭＯＳ−ＦＥＴを配置し、第２の垂直読み出しラインに接続されている光信号用コンデンサと、光信号用の水平読み出しラインのうちの他の１本との間には、それぞれの電気的接続をオンまたはオフする水平選択用の第４のＭＯＳ−ＦＥＴを配置し、第１のＭＯＳ−ＦＥＴおよび第３のＭＯＳ−ＦＥＴを、第１のパターンおよび第２のパターンが相互に接続する方向に同一列に配列し、第２のＭＯＳ−ＦＥＴおよび第４のＭＯＳ−ＦＥＴを、第１のパターンおよび第２のパターンが相互に接続する方向に同一列に配列し、第１のＭＯＳ−ＦＥＴおよび第３のＭＯＳ−ＦＥＴが配列される列と、第２のＭＯＳ−ＦＥＴおよび第４のＭＯＳ−ＦＥＴが配列される列とを、異なる列とし、第１のパターンおよび第２のパターンが相互に接続する部分を非直線形状とし、第１のパターンおよび第２のパターンが相互に接続される非直線形状の部分には、第１および第２のＭＯＳ−ＦＥＴの外縁、または第３および第４のＭＯＳ−ＦＥＴの外縁が沿うように、第１乃至第４のＭＯＳ−ＦＥＴを配列するようにしたので、半導体装置上に形成される素子のレイアウトに関する制限が緩和される。また、半導体装置を更に小型化することができる。
【００７５】
また本発明によれば、レチクルの設計が容易になる。
【００７６】
さらに本発明によれば、半導体装置の設計の自由度が向上する。
【図面の簡単な説明】
【図１】本発明の半導体装置の構成の一例を説明する図である。
【図２】高精細度撮像装置の構成の一例を示す回路図である。
【図３】図２の回路図の主要部分の信号のタイミングを示すタイミングチャートである。
【図４】ＭＯＳ−ＦＥＴの構成の一例を示す図である。
【図５】本発明の半導体装置を高精細度撮像装置に応用した場合の構成の一例を示す図である。
【図６】従来のＭＯＳ−ＦＥＴの配置の一例と、本発明を適用した場合の配置の一例とを示す図である。
【図７】本発明のレチクルの構成の一例を示す図である。
【図８】本発明の半導体装置の他の構成の一例を示す図である。
【図９】レチクルと、最大露光領域との関係を示す図である。
【図１０】高精細度撮像装置を２つの領域に分割する場合の分割の一例を示す図である。
【図１１】分割された領域間で接続される配線パターンの構成の一例を示す図である。
【図１２】従来の半導体装置の構成の一例を示す図である。
【符号の説明】
１１レチクル
１２最大露光領域
３０，３１配線パターン
３２アライメント誤差補償用パターン
５０乃至５７ＭＯＳ−ＦＥＴ
７０，７１分割領域
１７０，１７１分割領域

Claims

第１のレチクルにより第１のパターンを半導体基板上に露光形成し、第２のレチクルにより、前記第１のパターンの一部分と相互に接続するように第２のパターンを前記半導体基板上に露光形成することにより得られる固体撮像装置において、
埋め込み型フォトダイオード、および、ソースフォロワ動作を行うトランジスタを少なくとも有する複数の画素と、
垂直方向に配列される前記画素のそれぞれと接続され、前記トランジスタのソースフォロワ動作により、前記画素から信号を受け取る複数の垂直読み出しラインと、
前記複数の垂直読み出しラインに読み出される光信号を受け取る２本の光信号用の水平読み出しライン、および、暗信号を受け取る２本の暗信号用の水平読み出しラインの、合計４本の水平読み出しラインと
を少なくとも有し、
前記垂直読み出しラインには、
ソースフォロワ動作を行う前記トランジスタのゲート電位がリセットされたときの暗信号を蓄積する暗信号用コンデンサと、前記埋め込み型フォトダイオードから電荷が前記トランジスタのゲートに転送されたときの光信号を蓄積する光信号用コンデンサとが並列に接続され、
光信号用の前記水平読み出しラインのうちの１本、および、暗信号用の前記水平読み出しラインのうちの１本と接続される第１の垂直読み出しラインと、光信号用の前記水平読み出しラインのうちの他の１本、および、暗信号用の前記水平読み出しラインのうちの他の１本と接続される第２の垂直読み出しラインとが存在し、
前記第１の垂直読み出しラインに接続されている前記暗信号用コンデンサと、暗信号用の前記水平読み出しラインのうちの１本との間には、それぞれの電気的接続をオンまたはオフする水平選択用の第１のＭＯＳ−ＦＥＴが配置され、
前記第１の垂直読み出しラインに接続されている前記光信号用コンデンサと、光信号用の前記水平読み出しラインのうちの１本との間には、それぞれの電気的接続をオンまたはオフする水平選択用の第２のＭＯＳ−ＦＥＴが配置され、
前記第２の垂直読み出しラインに接続されている前記暗信号用コンデンサと、暗信号用の前記水平読み出しラインのうちの他の１本との間には、それぞれの電気的接続をオンまたはオフする水平選択用の第３のＭＯＳ−ＦＥＴが配置され、
前記第２の垂直読み出しラインに接続されている前記光信号用コンデンサと、光信号用の前記水平読み出しラインのうちの他の１本との間には、それぞれの電気的接続をオンまたはオフする水平選択用の第４のＭＯＳ−ＦＥＴが配置され、
前記第１のＭＯＳ−ＦＥＴおよび前記第３のＭＯＳ−ＦＥＴは、前記第１のパターンおよび前記第２のパターンが相互に接続する方向に同一列に配列され、
前記第２のＭＯＳ−ＦＥＴおよび前記第４のＭＯＳ−ＦＥＴは、前記第１のパターンおよび前記第２のパターンが相互に接続する方向に同一列に配列され、
前記第１のＭＯＳ−ＦＥＴおよび前記第３のＭＯＳ−ＦＥＴが配列される列と、前記第２のＭＯＳ−ＦＥＴおよび前記第４のＭＯＳ−ＦＥＴが配列される列とは、異なる列であり、
前記第１のパターンおよび前記第２のパターンが相互に接続する部分が非直線形状とされており、
前記第１のパターンおよび前記第２のパターンが相互に接続される非直線形状の部分には、前記第１および第２のＭＯＳ−ＦＥＴの外縁、または前記第３および第４のＭＯＳ−ＦＥＴの外縁が沿うように、前記第１乃至第４のＭＯＳ−ＦＥＴが配列されている
ことを特徴とする固体撮像装置。
前記非直線形状は歯形形状である
ことを特徴とする請求項１に記載の固体撮像装置。
前記非直線形状は波形形状である
ことを特徴とする請求項１に記載の固体撮像装置。
前記接続する部分は、前記半導体基板の素子分離領域上に位置する
ことを特徴とする請求項１に記載の固体撮像装置。