JP4059072B2

JP4059072B2 - Bump structure, semiconductor chip, semiconductor chip mounting method, electronic device and electronic device

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Description

【０００１】
【発明の属する技術分野】
本発明は、バンプ構造、半導体チップ、半導体チップの実装方法、電子デバイスおよび電子機器に関する。
【０００２】
【従来の技術】
集積回路等が形成された半導体チップを、配線基板にＡｕ−Ａｕ接合によりＦＣＢ（Flip chip bonding）実装する場合、半導体チップの電極であるＡｌパッド上に形成されるバンプとしては、メッキバンプまたはスタッドバンプが用いられている。そして、前記のようなバンプが形成された半導体チップを配線基板に実装する際には、バンプが形成された面（能動面）を配線基板に対向させ、超音波接続方式または加熱加圧接続方式により、バンプを変形させることで接続が行われる（例えば、特許文献１、特許文献２参照。）。
【０００３】
ところが、Ａｕ−Ａｕ接合による場合には、端子同士を変形させて接合することから、この接合の際に行われる加熱・加圧を、高温かつ高荷重で行う必要がある。この際、バンプとＡｌパッドとの接触面周辺で、Ａｌパッド、その下層の材質およびＡｌパッド周辺に配されたパッシベーション膜等にダメージを与え易い。
【０００４】
例えば、スタッドバンプの場合、バンプ形成にはコストおよびタクトがかかる上、小さいサイズの半導体チップの場合は、ウェハの処理に長時間かかるため、最初にバンプ形成されたチップでは最後の方のチップに比べ、Ａｌパッドとバンプとの界面でＡｕ−Ａｌ合金化が進み易い。Ａｕ−Ａｌ合金化が進んでしまうと、Ａｌパッドへのダメージによるクレータリング（Ｓｉクラック）が特に発生し易くなる。
【０００５】
また、従来のＡｕメッキバンプの場合、ウェハ処理ができ工程的に有利であるが、スタッドバンプに比べて硬度が高いため、接合にはより高温、高荷重によるボンディングが要求される。さらに実装時のバンプ変形により、狭ピッチの場合、スタッドバンプに比べ、ショート不良の発生率が高くなる。ショート不良の防止のためにバンプサイズをＡｌパッドより小さくすることも考えられるが、この場合、シェア強度が低下し、外部から衝撃が加わった場合、当該衝撃がＡｌパッドへそのままかかるため、Ａｌパッド下層でのクレータリングが特に発生し易くなる。
【０００６】
【特許文献１】
特開平５−３３５３１６号公報（第２頁）
【特許文献２】
特開平６−７７２３２号公報（第２頁）
【０００７】
【発明が解決しようとする課題】
本発明の目的は、半導体チップ等へのダメージやクレータリングの発生を抑制し、信頼性の高い接合を可能にするバンプ構造、半導体チップ、信頼性の高い半導体チップの実装方法、信頼性の高い電子デバイス、および、かかる電子デバイスを備える電子機器を提供することにある。
【０００８】
【課題を解決するための手段】
このような目的は、下記の本発明により達成される。
本発明のバンプ構造は、基材上に、少なくとも３層以上のバンプ層が積層された多層構造を有するバンプ構造であって、
第１のバンプ層と、
前記第１のバンプ層の前記基材に対向する面とは反対の面側に、前記第１のバンプ層と隣接して形成された第２のバンプ層と、
前記第２のバンプ層の前記基材に対向する面とは反対の面側に前記第２のバンプ層と隣接して形成された第３のバンプ層とを有し、
前記第２のバンプ層の形成領域は、前記第１のバンプ層の形成領域の内側にあり、かつ、前記第１のバンプ層の形成領域の面積より、小さい面積であり、
１個の前記第１のバンプ層の表面に、複数個の前記第２のバンプ層が形成されており、
前記第３のバンプ層の形成領域は、前記第２のバンプ層の形成領域の内側にあり、かつ、前記第２のバンプ層の形成領域の面積より、小さい面積であり、
１個の前記第２のバンプ層の表面に、複数個の前記第３のバンプ層が形成されていることを特徴とする。
これにより、基材へのダメージやクレータリングの発生を抑制し、信頼性の高い接合が可能になる。
【００２０】
また、本発明のバンプ構造は、基材上に、少なくとも３層以上のバンプ層が積層された多層構造を有するバンプ構造であって、
第１のバンプ層と、
前記第１のバンプ層の前記基材に対向する面とは反対の面側に、前記第１のバンプ層と隣接して形成された第２のバンプ層と、
前記第２のバンプ層の前記基材に対向する面とは反対の面側に前記第２のバンプ層と隣接して形成された第３のバンプ層とを有し、
バンプを構成する任意の２つのバンプ層について、前記基材に近い側の層の形成領域の面積が、前記基材から遠い側の層の形成領域の面積より大きく、かつ、前記基材から遠い側の層の形成領域が、前記基材に近い側の層の形成領域の内側にあり、
１個の前記第１のバンプ層の表面に、複数個の前記第２のバンプ層が形成されており、
１個の前記第２のバンプ層の表面に、複数個の前記第３のバンプ層が形成されていることを特徴とする。
これにより、基材へのダメージやクレータリングの発生を抑制し、信頼性の高い接合が可能になる。
【００２４】
また、本発明の半導体チップは、本発明のバンプ構造が形成されていることを特徴とする。
これにより、配線基板等に対して優れた接合信頼性で接合し得る半導体チップが得られる。
【００２５】
また、本発明の半導体チップの実装方法は、本発明のバンプ構造を有する半導体チップを配線基板に実装する半導体チップの実装方法であって、
前記半導体チップのバンプと、これに対応する前記配線基板の端子とが接触するように位置決めする工程と、
加熱・加圧により、対応する前記バンプと前記端子とを接合する工程とを有することを特徴とする。
これにより、半導体チップへのダメージやクレータリングの発生を抑制し、半導体チップと配線基板との高い接合信頼性が得られる。
また、本発明の電子デバイスは、本発明の半導体チップを備えることを特徴とする。
これにより、信頼性の高い電子デバイスが得られる。
【００２６】
また、本発明の電子デバイスは、本発明の半導体チップの実装方法により半導体チップが実装された配線基板を備えることを特徴とする。
これにより、信頼性の高い電子デバイスが得られる。
また、本発明の電子機器は、本発明の電子デバイスを備えることを特徴とする。
これにより、信頼性の高い電子機器が得られる。
【００２７】
【発明の実施の形態】
以下、本発明のバンプ構造、半導体チップ、半導体チップの実装方法、電子デバイスおよび電子機器の好適な実施形態について説明する。
以下では、本発明のバンプ構造を半導体チップに適用した場合を一例に説明する。
また、本発明における半導体チップには、ベアチップ（個別のチップおよびウェハの双方）および半導体パッケージのいずれのものをも含む。
【００２８】
（第１の実施形態）
まず、本発明のバンプ構造、半導体チップの第１の実施形態について、添付図面に基づいて説明する。図１は、本発明の半導体チップの一例を示す断面図であり、図２は、図１に示す半導体チップのうち、バンプの部分のみを抜き出して示した平面図、図３、図４は、本発明のバンプ構造の製造方法の一例を示す断面図、図５は、本発明のバンプ構造の他の一例を示す平面図、図６は、本発明のバンプ構造の他の一例を示す平面図である。なお、以下の説明では、図１中の上側を「上」、下側を「下」と言う。
【００２９】
図１に示す半導体チップ１Ａは、基板２と、基板２上に形成された電極パッド３と、パッシベーション膜４と、バンプ５とを備える。なお、半導体チップ１Ａにおいて、電極パッド３が形成される側の面を能動面という。
基板２は、例えば、Ｓｉ等の半導体材料で構成されている。また、基板２は、単層で構成されたもののみならず、複数の層の積層体で構成されたものでもよい。
この基板２の一方の面２１には、集積回路（図示せず）が形成され、この集積回路の配線パターンの一部に接触するように電極パッド３が配設されている。電極パッド３は、例えば、Ａｌから構成される。
【００３０】
パッシベーション膜４は、例えば、半導体チップ１を腐食等から保護する保護膜として機能するものである。パッシベーション膜４の構成材料としては、例えば、ＳｉＯ₂、ＳｉＮ、ポリイミド等が挙げられる。パッシベーション膜４は、電極パッド３の外周部を覆うとともに、基板２の面２１のうち、電極パッド３にて覆われていない部分を覆っている。
バンプ５は、半導体チップ１Ａを、通常、後述するような配線基板６に接合する際の接合端子となるものであり、パッシベーション膜４から露出している電極パッド３を覆うように形成されている。
【００３１】
本発明において、バンプ５は、少なくとも２層以上のバンプ層が積層された多層構造を有するものである。
本実施形態では、バンプ５は、第１の層５１と、第２の層５２と、第３の層５３とが、この順に、基板２の表面に積層された多層構造体として形成されている。
【００３２】
そして、本発明では、バンプ５を構成する少なくとも２つの層において、以下のような関係を満足する点に特徴を有する。
すなわち、本発明では、バンプを構成する２つの層の間で、基材に近い側に形成されたバンプ層（第１のバンプ層）の形成領域の面積が、基材から遠い側に形成されたバンプ層（第２のバンプ層）の形成領域の面積より大きく、かつ、前記基材から遠い側の層の形成領域が、前記基材に近い側の層の形成領域の内側にあることを特徴とする。このような関係を満足することにより、具体的には後述するが、例えば、半導体チップ１Ａを配線基板６に接合する際における、半導体チップへのダメージ、クレータリングの発生等を防止・抑制することができ、信頼性の高い接合が可能となる。また、バンプ５を多層構造とすることで、バンプ５の高さを、比較的容易に従来よりも高くすることができるため、半導体チップ１Ａの熱疲労特性に対する応力緩和の効果も得られる。また、第２のバンプ層の形成領域が第１のバンプ層の形成領域の内側にあることにより、例えば、後述するような半導体チップ１Ａの実装時において、変形したバンプ５のはみ出し等の発生を効果的に防止することができる。
【００３３】
上記のような関係は、バンプを構成する層のうち少なくとも２層（第１の層５１と第２の層５２、第２の層５２と第３の層５３、または第１の層５１と第３の層５３）の間で満足するものであればよいが、バンプを構成する層のうち３層以上の層の間で満足するものであるのが好ましく、バンプを構成する全ての層の間で満足するものであるのがより好ましい。これにより、前述した効果はさらに顕著なものとなる。
【００３４】
図示の構成では、第２の層（第２のバンプ層）５２の形成領域は、第１の層（第１のバンプ層）５１の形成領域の内側にあり、かつその面積が第１の層（第１のバンプ層）５１の形成領域より小さく、また、第３の層（第３のバンプ層）５３の形成領域は、第２の層（第２のバンプ層）５２の形成領域の内側にあり、かつその面積が第２の層（第２のバンプ層）５２の形成領域より小さい。
【００３５】
特に、第１の層５１の形成領域の面積をＳ_１［μｍ^２］、第２の層５２の形成領域の面積をＳ_２［μｍ^２］としたとき、Ｓ_２／Ｓ_１＜１の関係を満足するのが好ましく、０．１≦Ｓ_２／Ｓ_１≦０．９の関係を満足するのがより好ましい。このような関係を満足することにより、例えば、半導体チップ１Ａを配線基板６に接合する際における、半導体チップへのダメージ、クレータリングの発生をより効果的に防止することができ、特に信頼性の高い接合が可能となる。
【００３６】
また、第２の層５２の形成領域の面積をＳ_２［μｍ^２］、第３の層５３の形成領域の面積をＳ_３［μｍ^２］としたとき、Ｓ_３／Ｓ_２＜１の関係を満足するのが好ましく、０．１≦Ｓ_３／Ｓ_２≦０．９の関係を満足するのがより好ましい。このような関係を満足することにより、例えば、半導体チップ１Ａを配線基板６に接合する際における、半導体チップへのダメージ、クレータリングの発生等をより効果的に防止することができ、特に信頼性の高い接合が可能となる。
【００３７】
また、図２に示すように、本実施形態では、第１の層５１、第２の層５２、第３の層５３は、いずれも、形成領域の形状が略多角形状（略正方形状）を有している。
また、本実施形態では、第１の層５１の平面形状と、第２の層５２の平面形状と、第３の層５３の平面形状とが、相似である。
【００３８】
バンプ５の構成材料としては、例えば、Ａｕ、Ａｕ合金、Ｃｕ、Ｐｂ、Ｎｉ、Ａｇ、Ｓｎやこれらを含む合金等が挙げられ、これらから選択される１種または２種以上を組み合わせて用いることができるが、中でも、ＡｕまたはＡｕ合金が好ましい。主としてＡｕまたはＡｕ合金で構成されたバンプ５は、導電性に優れ、また、後述するような、配線基板６の端子８との密着性も高い。
【００３９】
また、バンプ５を構成する各層は、実質的に同一の材料で構成されたものであってもよいし、異なる材料で構成されたものであってもよい。バンプ５を構成する層のうち少なくとも１層が他の層と異なる材料で構成されたものである場合、少なくとも、配線基板６との接合面となる最上段のバンプ層（ここでは第３の層５３）が、ＡｕまたはＡｕ合金から構成されているのが好ましい。
このようなバンプ５は、メッキ法、印刷法（例えば、スクリーン印刷等）等、いかなる方法で形成されたものであってもよいが、メッキ法で形成されたものであるのが好ましい。メッキ法を用いることにより、微細な形状のバンプ層を比較的容易に形成することができる。
【００４０】
メッキ法としては、例えば、電解メッキ、浸漬メッキ、無電解メッキ等の湿式メッキ法、熱ＣＶＤ、プラズマＣＶＤ、レーザーＣＶＤ等の化学蒸着法（ＣＶＤ）、真空蒸着、スパッタリング、イオンプレーティング等の乾式メッキ法等が挙げられる。
この中でも、電解メッキを用いた場合には、比較的速い成膜速度で、微細な形状のバンプ層を高い精度で形成することができる。
また、無電解メッキを用いた場合には、微細な形状のバンプ層をより高い精度で形成することができる。
【００４１】
以下、フォトリソグラフィー法によりバンプ５を形成する方法の一例を、図３、図４に基づいて詳細に説明する。
［１］第１の樹脂層の形成（第１の工程）
まず、図３（Ａ）に示すように、基板２（基材）の、電極パッド３およびパッシベーション膜４が形成された面に、主として樹脂材料で構成された第１の樹脂層（第１のレジスト層）９１を形成する。第１の樹脂層９１の形成方法としては、例えば、樹脂組成物を塗布する塗布法、スピンコート、印刷法等が挙げられる。
【００４２】
第１の樹脂層９１の形成に用いる樹脂材料としては、例えば、感光性樹脂が挙げられ、光照射部分が硬化するネガタイプ、光照射部分が溶解するポジタイプのいずれであってもよい。ネガタイプの感光性樹脂としては、ポリケイ皮酸ビニル、ポリビニルアジドベンザジル、アクリルアミド等が挙げられ、ポジタイプの樹脂としてはｏ−キノンジアジドノボラック樹脂等が挙げられる。なお、ここでは、第１の樹脂層９１を構成する樹脂材料としてネガタイプの感光性樹脂を使用した場合を例にして説明する。
第１の樹脂層９１の厚さは、特に限定されないが、通常、第１の層（第１のバンプ層）５１と、ほぼ同じ厚さであるのが好ましい。
【００４３】
［２］開口部の形成工程（第２の工程）
次に、第１の樹脂層９１に、第１の層（第１のバンプ層）５１に対応する領域の少なくとも一部を覆うマスクを用いて露光を行い、硬化していない部分の樹脂を除去（現像）することにより、図３（Ｂ）に示すように、第１の樹脂層９１に開口部９１１が形成される。この開口部９１１は電極パッド３の上方に、当該電極パッド３の上面に対して略垂直に立ち上がる内周面を有して形成される。開口部９１１の平面形状は、通常、第１の層５１の形成領域の形状に対応するものである。
【００４４】
［３］第１の層（第１のバンプ層）の形成（第３の工程）
次に、図３（Ｃ）に示すように、前記工程で第１の樹脂層９１が除去され、露出した基材（電極パッド３およびパッシベーション膜４が形成された基板２）上に、第１の層（第１のバンプ層）５１を形成する。
第１の層５１の形成方法は、特に限定されないが、前述したようなメッキ法が好ましい。
【００４５】
［４］第２の樹脂層の形成（第４の工程）
次に、図３（Ｄ）に示すように、第１の樹脂層９１および第１の層５１の表面に、主として樹脂材料で構成された第２の樹脂層（第２のレジスト層）９２を形成する。第２の樹脂層９２の形成方法としては、例えば、樹脂組成物を塗布する塗布法、スピンコート、印刷法等が挙げられる。
また、第２の樹脂層９２の形成に用いる樹脂材料としては、例えば、前記第１の樹脂層９１の形成に用いる樹脂材料と同様のものが挙げられる。
第２の樹脂層９２の厚さは、特に限定されないが、通常、第２の層（第２のバンプ層）５２と、ほぼ同じ厚さであるのが好ましい。
【００４６】
［５］開口部の形成工程（第５の工程）
次に、第２の樹脂層９２に、第２の層（第２のバンプ層）５２に対応する領域の少なくとも一部を覆うマスクを用いて露光を行い、硬化していない部分の樹脂を除去（現像）することにより、図３（Ｅ）に示すように、第２の樹脂層９２に開口部９２１が形成される。この開口部９２１は第１の層（第１のバンプ層）５１の上方に、当該第１の層５１の上面に対して略垂直に立ち上がる内周面を有して形成される。開口部９２１の平面形状は、通常、第２の層５２の形成領域の形状に対応するものである。
【００４７】
［６］第２の層（第２のバンプ層）の形成（第６の工程）
次に、図４（Ｆ）に示すように、前記工程で第２の樹脂層９２が除去され、露出した第１の層（第１のバンプ層）５１上に、第２の層（第２のバンプ層）５２を形成する。
第２の層５２の形成方法は、特に限定されないが、前述したようなメッキ法が好ましい。
【００４８】
［７］第３の樹脂層の形成（第７の工程）
次に、図４（Ｇ）に示すように、第２の樹脂層９２および第２の層５２の表面に、主として樹脂材料で構成された第３の樹脂層（第３のレジスト層）９３を形成する。第３の樹脂層９３の形成方法としては、例えば、樹脂組成物を塗布する塗布法、スピンコート、印刷法等が挙げられる。
また、第３の樹脂層９３の形成に用いる樹脂材料としては、例えば、前記第１の樹脂層９１の形成に用いる樹脂材料と同様のものが挙げられる。
第３の樹脂層９３の厚さは、特に限定されないが、通常、第３の層（第３のバンプ層）５３と、ほぼ同じ厚さであるのが好ましい。
【００４９】
［８］開口部の形成工程（第８の工程）
次に、第３の樹脂層９３に、第３の層（第３のバンプ層）５３に対応する領域の少なくとも一部を覆うマスクを用いて露光を行い、硬化していない部分の樹脂を除去（現像）することにより、図４（Ｈ）に示すように、第３の樹脂層９３に開口部９３１が形成される。この開口部９３１は第２の層（第２のバンプ層）５２の上方に、当該第１の層５１の上面に対して略垂直に立ち上がる内周面を有して形成される。開口部９３１の平面形状は、通常、第２の層５２の形成領域の形状に対応するものである。
【００５０】
［９］第３の層（第３のバンプ層）の形成（第９の工程）
次に、図４（Ｉ）に示すように、前記工程で第３の樹脂層９３が除去され、露出した第２の層（第２のバンプ層）５２上に、第３の層（第３のバンプ層）５３を形成する。
第３の層５３の形成方法は、特に限定されないが、前述したようなメッキ法が好ましい。
【００５１】
［１０］残存する第１の樹脂層、第２の樹脂層および第３の樹脂層の除去（第１０の工程）
その後、図４（Ｊ）に示すように、残存する第１の樹脂層９１、第２の樹脂層９２および第３の樹脂層９３を除去することにより、バンプ５を有する半導体チップ１Ａが得られる。これらの樹脂層の除去方法とは、特に限定されないが、例えば、物理的に剥離する方法、剥離液を用いて樹脂層を剥離する方法、樹脂層を溶解して除去する方法等が挙げられる。いずれにおいても、各バンプ層（第１の層５１、第２の層５２および第３の層５３）、電極パッド３、パッシベーション膜４等に損傷を与えずに樹脂層を除去する必要がある。したがって、剥離液、エッチング液は、このような点から選択される。具体的には、剥離液としては、例えば、有機アミン、ジメチルスルホキシド等の有機溶剤、ＫＯＨ等のアルカリ溶液、硫酸と過酸化水素水との混合溶液等の無機系溶剤が挙げられる。また、樹脂層を溶解して除去する場合には、通常、酸性の液体が用いられる。
【００５２】
なお、上記の説明では、流動性を有する材料を用いてレジストを形成するものとして説明したが、レジストとしては、例えば、ドライフィルム等を用いてもよい。
また、以上の説明では、形成領域の形状が略正方形のバンプ層が積層されてなる場合を例に挙げて説明したが、本発明はこれに限定されるものではない。
【００５３】
例えば、バンプ５を構成するバンプ層は、形成領域の形状が略長方形、略三角形、略六角形等の略多角形状等であってもよいし、また、図５に示すように、バンプ層（図示の構成では、第２の層５２および第３の層５３）は、略円柱形状を有するもの（すなわち、形成領域の形状が略円形）であってもよい。なお、バンプ５を構成するバンプ層のうち第１の層５１は、電極パッド３の形状に合わせた形状（ここでは正方形状）であるのが好ましい。
【００５４】
また、各バンプ層は、すべてが同じ形状（相似）であってもよいし、異なる形状（非相似）のバンプ層を組み合わせてもよい。例えば、図５に示すように、第１の層５１の形成領域の形状を正方形状とし、かつ第２の層５２の形成領域の形状と第３の層５３の形成領域の形状とを円形状（すなわち、第１の層５１は、第２の層５２および第３の層５３と非相似であり、第２の層５２と第３の層５３とは相似）としたり、図６に示すように、第１の層５１の形成領域の形状と第２の層５２の形成領域の形状とを正方形状とし、かつ第３の層５３の形成領域の形状を円形状（すなわち、第１の層５１と第２の層５２とは相似であり、第３の層５３は、第１の層５１および第２の層５２と非相似）とすることができる。
また、以上の説明では、第１の層、第２の層および第３の層が積層形成されてなる３層構造のバンプを例に挙げて説明したが、これに限定されるものではなく、２層構造のバンプや、４層以上の多層構造を有するバンプでもよい。
【００５５】
（第２の実施形態）
つぎに、本発明のバンプ構造、半導体チップの第２の実施形態について、添付図面に基づいて説明する。なお、第１の実施形態で説明した半導体チップ１Ａと同様の部分については、その詳細な説明を省略する。
図７は、本実施形態の半導体チップの一例を示す断面図であり、図８は、図７に示す半導体チップのうち、バンプの部分のみを抜き出して示した平面図、図９は、本発明のバンプ構造の他の一例を示す平面図、図１０は、本発明のバンプ構造の他の一例を示す平面図、図１１は、本発明のバンプ構造の他の一例を示す平面図、図１２は、本発明のバンプ構造の他の一例を示す平面図である。なお、以下の説明では、図７中の上側を「上」、下側を「下」と言う。
【００５６】
図７および図８に示すように、本実施形態に係る半導体チップ１Ｂでは、１個の略正方形状の第１の層５１の形成領域の内側に、第１の層５１よりも小さい略正方形状の第２の層５２が複数個（ここでは４個）形成され、それぞれの第２の層５２の形成領域の内側に、第２の層５２よりも小さい略正方形状の第３の層５３が形成されている。
【００５７】
４個の第２の層５２は、互いに所定の間隔をおいて均等に配置されている。すなわち、互いに離間した（それぞれがつながっていない）４個の第２の層５２が形成されている。
同様に、４個の第３の層５３は、互いに所定の間隔をおいて均等に配置されている。すなわち、互いに離間した（それぞれがつながっていない）４個の第３の層５３が形成されている。
【００５８】
このように、２段目以降のバンプ層を複数個有するものにすることにより、半導体チップ１Ｂを配線基板６に実装する際に、接合箇所が複数存在することになり、後述するような実装をより確実に行うことができる。すなわち、接触不良の発生をより効果的に防止したり、接合強度を向上させることができる。
例えば、半導体チップ１Ｂと配線基板６との接合面が大きい、すなわち、電極パッド３の面積が大きい場合に、電極パッド３を覆うように第１の層５１を形成し、その上に第２の層５２および第３の層５３を、それぞれ複数個形成することは、接合箇所を増やしてより確実な実装を行うために特に効果的である。
【００５９】
もちろん、このような場合にも、バンプ５を、面積が次第に小さくなるような多層構造とすることで、例えば、半導体チップ１Ｂを配線基板６に接合する際における、半導体チップへのダメージ、クレータリングの発生等を防止・抑制することができ、信頼性の高い接合が可能となる。また、バンプ５を多層構造とすることで、バンプ５の高さを、比較的容易に従来よりも高くすることができるため、半導体チップ１Ｂの熱疲労特性に対する応力緩和の効果も得られる。また、隣接する２つの層について、基材から離れた側の層の形成領域が、基材側に設けられた層の形成領域の内側にあることにより、例えば、後述するような半導体チップの実装時において、変形したバンプ部のはみ出し等の発生を効果的に防止することができる。
なお、上記の説明では、形成領域の形状が略正方形のバンプ層が積層されてなる場合を例に挙げて説明したが、本発明はこれに限定されるものではない。
【００６０】
例えば、バンプ５を構成するバンプ層は、形成領域の形状が略長方形、略三角形、略六角形等の略多角形状等であってもよいし、また、図９に示すように、バンプ層（図示の構成では、第２の層５２および第３の層５３）は、略円柱形状を有するもの（すなわち、形成領域の形状が略円状）であってもよい。なお、バンプ５を構成するバンプ層のうち第１の層５１は、電極パッド３の形状に合わせた形状（ここでは正方形状）であるのが好ましい。
【００６１】
また、各バンプ層は、すべてが同じ形状（相似）であってもよいし、異なる形状（非相似）のバンプ層を組み合わせてもよい。例えば、図９に示すように、第１の層５１の形成領域の形状を正方形状とし、かつ第２の層５２の形成領域の形状と第３の層５３の形成領域の形状とを円形状（すなわち、第１の層５１は、第２の層５２および第３の層５３と非相似であり、第２の層５２と第３の層５３とは相似）としたり、図６に示すように、第１の層５１の形成領域の形状と第２の層５２の形成領域の形状とを正方形状とし、かつ第３の層５３の形成領域の形状を円形状（すなわち、第１の層５１と第２の層５２とは相似であり、第３の層５３は、第１の層５１および第２の層５２と非相似）とすることができる。
【００６２】
また、図１１に示す実施形態では、１個の正方形状の第１の層５１の内側に、第１の層５１より形成面積の小さい正方形状の第２の層５２が１個形成されており、さらに、第２の層５２の内側に、第２の層５２より形成面積の小さい正方形状の第３の層５３が４個と、第２の層５２より形成面積の小さい円形の第３の層５３’が１個形成されている。このように、第３の層５３のみを複数個形成してもよい。
【００６３】
また、図１２に示す実施形態では、第１の層５１の内側に、第１の層５１より形成面積の小さい長方形状の第２の層５２を複数個（ここでは２個）形成し、それぞれの第２の層５２上に正方形状の第３の層５３が複数個（ここでは２個ずつ）形成されている。すなわち、第１の層５１上に配置される複数の第２の層５２の並ぶ方向と、各第２の層５２上に配置される複数の第３の層５３の並ぶ方向とが直交している。このように、１個の第１の層５１上に複数個の第２の層５２が形成され、かつ、１個の第２の層５２上に複数個の第３の層５３が形成されていてもよい。また、本実施形態のように、第２の層５２は、第１の層５１、第３の層５３のいずれとも異なる形状（非相似）のものであってもよい。
【００６４】
また、上記の説明では、複数個の第２の層５２および第３の層５３を、それぞれ、所定間隔をおいて均等に配置した場合を例に挙げて説明したが、異なる間隔で配置してもよく、各バンプ層同士の間隔をなくしてもよい。また、複数個の第２の層５２は、互いにほぼ同一の大きさを有するものであってもよいし、異なる大きさを有するものであってもよい。同様に、複数個の第３の層５３は、互いにほぼ同一の大きさを有するものであってもよいし、異なる大きさを有するものであってもよい。ただし、配線基板６への実装を考えると、それぞれのバンプ層の高さはほぼ均一であるのが好ましい。
また、上記の説明では、第１の層、第２の層および第３の層が積層形成されてなる３層構造のバンプを例に挙げて説明したが、これに限定されるものではなく、２層構造のバンプや、４層以上の多層構造を有するバンプでもよい。
【００６５】
また、以上の説明では、本発明のバンプ構造を、一例として半導体チップのバンプに適用した場合を例に挙げて説明したが、これに限定されるものではなく、本発明のバンプ構造は、各種基板上に適用することができる。このようなバンプ構造が適用される基板としては、例えば、セラミックパッケージ、有機基板、ガラス基板等が挙げられる。
【００６６】
次に、上述したような半導体チップを、配線基板に実装する実装方法について添付図面に基づいて説明する。なお、ここでは、第１の実施形態で説明した半導体チップ１Ａを配線基板に実装する場合を例に挙げて説明する。
図１３は、本発明の半導体チップが実装される配線基板の一例を示す断面図、図１４は、本発明の半導体チップの実装方法を示す工程図（断面図）、図１５は、配線基板に半導体チップが実装された状態を示す断面図、図１６は、配線基板に半導体チップが実装された状態を示す断面図である。
【００６７】
まず、半導体チップが実装される配線基板の一例について、図１３に基づいて説明する。なお、以下の説明では、図１３中の上側を「上」、下側を「下」と言う。
図１３に示す配線基板６は、基板７と、基板７の一方の面（上面）７１に設けられた複数の端子８とを有している。
【００６８】
基板７は、例えば、各種ガラス、各種セラミックス、Ｓｉ等の半導体材料、各種樹脂材料、またはこれらを任意に組み合わせたもの等で構成されている。基板の厚さ（平均）は、特に限定されないが、通常、０．１〜３ｍｍ程度とされる。また、基板７は、単層で構成されたもののみならず、複数の層の積層体で構成されたものでもよい。
【００６９】
この基板７の一方の面７１には、主にＣｕ等の導電性材料で構成される配線パターン（図示せず）が形成されている。そして、この配線パターンの端部付近が電極８１とされ、電極８１の表面にＡｕメッキ層８２が形成されて、端子８を構成している。
なお、配線パターンは、基板が複数の層の積層体で構成される場合には、基板の内部に形成されていてもよい。
【００７０】
そして、半導体チップ１Ａを、配線基板６に実装する際には、まず、図１４に示すように、配線基板６に半導体チップ１Ａを積層して、半導体チップ１Ａのバンプ５と、これに対応する配線基板６の端子８とを、接触するよう位置決めする。
また、このとき、半導体チップ１Ａと配線基板６との間に、例えばフラックスや熱硬化性接着剤のような粘着性または接着性を有する充填物を介在させるようにしてもよい。これにより、次工程において、半導体チップ１Ａと配線基板６とが位置ズレするのを好適に防止することもできる。
【００７１】
次に、対応する端子同士を（半導体チップのバンプと対応する配線基板の端子とを）接合する。
この接合方法としては、ボンディングツールによる加熱・加圧による方法が好適に用いられる。このようなボンディングツールによる加熱・加圧による方法によれば、接合時の位置ずれをより好適に防止することができる。
対向面がＡｕから構成された、半導体チップ１Ａのバンプ５と、配線基板６の端子８（Ａｕメッキ層８２）とを、加熱・加圧により変形させて一体化して接合する。
【００７２】
また、加圧の圧力は、できるだけ低圧力であるのが好ましい。ここで、本発明では、半導体チップ１Ａのバンプ５が前述したような多層構造とされているので、従来に比べてボンディング圧力を低く抑えることができる。これにより半導体チップ１Ａへのダメージを防止することができ、信頼性の高い接合が可能となる。
【００７３】
また、この接合は、必要に応じて、例えば、高周波、超音波等を照射しつつ行うようにしてもよい。
以上のようにして、図１５に示すように、半導体チップ１Ａのバンプ５と、対応する配線基板６の端子８（Ａｕメッキ層８２）とが変形、一体化することにより接合部１０が形成される。すなわち、対応する端子同士がＡｕ−Ａｕ接合により接合される。これにより、半導体チップ１Ａが配線基板６に実装される。
【００７４】
以上のようにして、半導体チップ１Ａのバンプ５と、対応する配線基板６の端子８とを接合することにより、半導体チップ１Ａと配線基板６との優れた接合信頼性が得られる。
特に、本発明では、半導体チップ１Ａのバンプ５を前述したような多層構造とすることで、比較的低い圧力によりＡｕ−Ａｕ接合が可能になる。加圧の際の圧力を低く抑えることで、薄厚化した半導体チップ１Ａへのダメージ、クレータリングを防止し、信頼性の高い接合が可能となる。
【００７５】
なお、図１５では、半導体チップ１Ａのバンプ５全体が変形し、端子８（Ａｕメッキ層８２）と一体化している構成を示しているが、これに限定されず、バンプ５の一部、例えば、図１６に示すように、最上段である第３の層５３と、第２の層５２とが変形し、これらが端子８（Ａｕメッキ層８２）と一体化したものであってもよい。
【００７６】
なお、半導体チップ１Ａの配線基板６への実装についても、上述した例に限定されるものではなく、例えば樹脂をあらかじめ基板に塗布しておき、そこへチップを加熱加圧ボンディングし、接合と樹脂封止を一度に行なうＮＣＰ（Non Conductive Paste）実装など、各種ＦＣＢ実装工程を採用することができる。いずれの実装工程においても、接合時の低荷重化を実現することができる。
【００７７】
また、以上の説明では、第１の実施形態の半導体チップ１Ａを配線基板６に実装する場合を例に挙げて説明したが、第２の実施形態の半導体チップ１Ｂを配線基板６に実装する場合にもほぼ同様にして行うことができる。
第２の実施形態の半導体チップ１Ｂでは、第２の層５２、第３の層５３が、それぞれ複数個形成されているので、配線基板６との接合箇所が複数存在することになり、より確実な実装を行うことができる。
【００７８】
また、以上の説明では、半導体チップ１Ａと配線基板６の接合面をＡｕから構成し、Ａｕ−Ａｕ接合により半導体チップ１Ａを配線基板６に実装する場合を例に挙げて説明した。Ａｕ−Ａｕ接合による場合には、特に大きな圧力を加える必要があり、半導体チップへのダメージが大きい。このようなＡｕ−Ａｕ接合による実装に本発明を適用することは、圧力を効果的に低く抑えることができるため、特に好適であるが、本発明はこれに限定されない。
他の接合方法、例えば、Ａｕ以外の材料から構成される端子同士を変形あるいは溶融して接合するような場合や、対向する端子同士を反応、合金化して接合するような場合にも本発明は適用可能である。
【００７９】
次に、このような半導体チップの実装方法により半導体チップが実装された配線基板を備える電子デバイス、すなわち、本発明の電子デバイスについて説明する。
以下では、本発明の電子デバイスを液晶表示装置に適用した場合を一例に説明する。
【００８０】
図１７は、本発明の電子デバイスを液晶表示装置に適用した場合の実施形態を示す断面図である。なお、以下の説明では、図１７中の上側を「上」、下側を「下」と言う。
図１７に示す液晶表示装置（電気光学装置）１００は、液晶パネル２００と、本発明の半導体チップの実装方法により、半導体チップ１Ａが配線基板６である可撓性配線基板に実装されてなる可撓性回路基板３００とを有している。
液晶パネル２００は、枠状のシール材２３０を介して貼りあわされた第１パネル基板２２０と、第１パネル基板２２０に対向する第２パネル基板２４０と、これらで囲まれる空間に封入された液晶２７０とを有している。
【００８１】
第１パネル基板２２０および第２パネル基板２４０は、それぞれ、例えば、ガラス基板で構成されている。これらのパネル基板２２０、２４０の液晶２７０側の面には、それぞれ、例えばＩＴＯ等で構成される透明電極２１０、２５０が設けられている。これらの透明電極２１０、２５０を介して、液晶２７０に電圧が印加される。
また、第２パネル基板２４０の上面には、偏光板２６０が設けられている。
なお、第１パネル基板２２０は、第２パネル基板２４０から張り出した部分（張出領域２０１）を有している。この張出領域２０１にまで、各透明電極２１０、２５０が延在して設けられている。
【００８２】
配線基板（可撓性配線基板）６の基板７の一方の面７１には、配線パターン（リード）８３が形成されている。この配線基板６は、その一端側（図中左側）において、配線パターン８３が下方を向くように長手方向の途中で折り曲げられている。そして、この一端側において、配線パターン８３と張出領域２０１に延在する各透明電極２１０、２５０の端部とが、導電性粒子４１０を含む異方性導電性材料（異方性導電性ペースト、異方性導電性膜）４００を介して接続されている。また、配線パターン８３の中央付近の端部が端子８を構成しており、この端子８に半導体チップ１Ａのバンプ５が接合（接続）されている。
【００８３】
これにより、各透明電極２１０、２５０と半導体チップ１Ａとの電気的導通が得られている。
半導体チップ１Ａは、液晶パネル２００の駆動用ＩＣとして設けられており、各透明電極２１０、２５０への電圧の印加量、印加パターン等を制御する。この半導体チップ１の制御により、液晶パネル２００では、所望の情報（静止画および動画の双方を含む画像）が表示される。
【００８４】
なお、本発明の電子デバイスは、図示の液晶表示装置１００への適用に限定されず、例えば、有機ＥＬ表示装置、電気泳動表示装置等の各種表示装置、インクジェット記録ヘッド等の液滴吐出用ヘッド、ＣＣＤ等に適用することもできる。そして、このような電子デバイスを備える本発明の電子機器は、各種の電子機器に適用することができる。
【００８５】
以下、本発明の電子機器について、図１８〜図２０に示す実施形態に基づき、詳細に説明する。
図１８は、本発明の電子機器を適用したモバイル型（またはノート型）のパーソナルコンピュータの構成を示す斜視図である。
この図において、パーソナルコンピュータ１１００は、キーボード１１０２を備えた本体部１１０４と、表示ユニット１１０６とにより構成され、表示ユニット１１０６は、本体部１１０４に対しヒンジ構造部を介して回動可能に支持されている。
このパーソナルコンピュータ１１００は、本発明の電子デバイスとして、表示ユニット１１０６に液晶表示装置１００が組み込まれ、また、その内部に、例えば、ＬＳＩ、メモリ、水晶発振器等が内蔵されている。
【００８６】
図１９は、本発明の電子機器を適用した携帯電話機（ＰＨＳも含む）の構成を示す斜視図である。
この図において、携帯電話機１２００は、複数の操作ボタン１２０２、受話口１２０４および送話口１２０６とともに、本発明の電子デバイスとして液晶表示装置１００を備えている。
また、この携帯電話機１２００では、液晶表示装置１００の他、その内部に、本発明の電子デバイスとして、例えば、ＬＳＩ、メモリ、水晶発振器等が内蔵されている。
【００８７】
図２０は、本発明の電子機器を適用したディジタルスチルカメラの構成を示す斜視図である。なお、この図には、外部機器との接続についても簡易的に示されている。
ここで、通常のカメラは、被写体の光像により銀塩写真フィルムを感光するのに対し、ディジタルスチルカメラ１３００は、被写体の光像をＣＣＤ（Charge Coupled Device）などの撮像素子により光電変換して撮像信号（画像信号）を生成する。
【００８８】
ディジタルスチルカメラ１３００におけるケース（ボディー）１３０２の背面には、本発明の電子デバイスとして液晶表示装置（電気光学装置）１００が設けられ、ＣＣＤによる撮像信号に基づいて表示を行う構成になっており、液晶表示装置１００は、被写体を電子画像として表示するファインダとして機能する。
ケース１３０２の内部には、本発明の電子デバイスとして、例えば、撮像信号を格納（記憶）し得るメモリ１３０８、画像処理用のＬＳＩ、水晶発振器等が内蔵されている。
【００８９】
また、ケース１３０２の正面側（図２０においては裏面側）には、光学レンズ（撮像光学系）やＣＣＤなどを含む受光ユニット１３０４が設けられている。
撮影者が表示装置１００に表示された被写体像を確認し、シャッタボタン１３０６を押下すると、その時点におけるＣＣＤの撮像信号が、メモリ１３０８に転送・格納される。
【００９０】
また、このディジタルスチルカメラ１３００においては、ケース１３０２の側面に、ビデオ信号出力端子１３１２と、データ通信用の入出力端子１３１４とが設けられている。そして、図２０に示されるように、ビデオ信号出力端子１３１２にはテレビモニタ１４３０が、デ−タ通信用の入出力端子１３１４にはパーソナルコンピュータ１４４０が、それぞれ必要に応じて接続される。さらに、所定の操作により、メモリ１３０８に格納された撮像信号が、テレビモニタ１４３０や、パーソナルコンピュータ１４４０に出力される構成になっている。
【００９１】
なお、本発明の電子機器は、図１８のパーソナルコンピュータ（モバイル型パーソナルコンピュータ）、図１９の携帯電話、図２０のディジタルスチルカメラの他にも、例えば、インクジェット式吐出装置（例えばインクジェットプリンタ）、ラップトップ型パーソナルコンピュータ、テレビ、ビデオカメラ、ビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳（通信機能付も含む）、電卓、電子辞書、電子ゲーム機器、ワードプロセッサ、ワークステーション、時計、テレビ電話、防犯用テレビモニタ、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシュミレータ等に適用することができる。
【００９２】
以上、本発明のバンプ構造、半導体チップ、半導体チップの実装方法、電子デバイスおよび電子機器について、図示の実施形態に基づいて説明したが、本発明は、これらに限定されるものではない。
例えば、本発明の半導体チップの実装方法では、必要に応じて、任意の目的の工程を追加することもできる。
また、本発明の半導体チップの実装方法は、複数の半導体チップを積層するのに用いてもよい。
【００９３】
また、本発明において実装される半導体チップは、予め複数の半導体チップを積層した積層体であってもよい。
また、前述した実施形態では、バンプを構成する全ての層について、基材に近い側の層の形成領域の面積が、基材から遠い側の層の形成領域の面積より大きいという関係を満足するものとして説明したが、本発明においては、バンプを構成する層のうち少なくとも２層がこのような関係を満足するものであれば、いかなるものであってもよい。例えば、第１の層と、第２の層と、第３の層とが、基材側からこの順に積層されたバンプ構造においては、第１の層の形成領域の面積Ｓ_１［μｍ^２］と、第２の層の形成領域の面積Ｓ_２［μｍ^２］と、第３の層の形成領域の面積Ｓ_３［μｍ^２］との間で、Ｓ_１＞Ｓ_２、Ｓ_２＞Ｓ_３、Ｓ_１＞Ｓ_３のうち、少なくとも１つの関係を満足するものであればよく、例えば、Ｓ_２≧Ｓ_１＞Ｓ_３という関係を満足するものであってもよい。
【図面の簡単な説明】
【図１】本発明の半導体チップの第１実施形態を示す断面図である。
【図２】図１に示す半導体チップのバンプ部分を抜き出して示す平面図である。
【図３】本発明のバンプ構造の製造方法の一例を示す断面図である。
【図４】本発明のバンプ構造の製造方法の一例を示す断面図である。
【図５】バンプ構造の他の一例を示す平面図である。
【図６】バンプ構造の他の一例を示す平面図である。
【図７】本発明の半導体チップの第２実施形態を示す断面図である。
【図８】図７に示す半導体チップのバンプ部分を抜き出して示す平面図である。
【図９】バンプ構造の他の一例を示す平面図である。
【図１０】バンプ構造の他の一例を示す平面図である。
【図１１】バンプ構造の他の一例を示す平面図である。
【図１２】バンプ構造の他の一例を示す平面図である。
【図１３】本発明の半導体チップが実装される配線基板の一例を示す断面図である。
【図１４】本発明の半導体チップの実装方法を示す工程図（断面図）である。
【図１５】配線基板に半導体チップが実装された状態を示す断面図である。
【図１６】配線基板に半導体チップが実装された状態を示す断面図である。
【図１７】本発明の電子デバイスを液晶表示装置に適用した場合の実施形態を示す断面図である。
【図１８】本発明の電子デバイスを備える電子機器（ノート型パーソナルコンピュータ）である。
【図１９】本発明の電子デバイスを備える電子機器（携帯電話）である。
【図２０】本発明の電子デバイスを備える電子機器（ディジタルスチルカメラ）である。
【符号の説明】
１Ａ，１Ｂ‥‥半導体チップ２‥‥基板２１‥‥面３‥‥電極パッド４‥‥パッシベーション膜５‥‥バンプ５１‥‥第１の層５２‥‥第２の層５３、５３’‥‥第３の層６‥‥配線基板７‥‥基板７１‥‥面８‥‥端子８１‥‥電極８２‥‥Ａｕメッキ層８３‥‥配線パターン９１‥‥第１の樹脂層９１１‥‥開口部９２‥‥第２の樹脂層９２１‥‥開口部９３‥‥第３の樹脂層９３１‥‥開口部１０‥‥接合部１００‥‥液晶表示装置２００‥‥液晶パネル２０１‥‥張出領域２１０‥‥透明電極２２０‥‥第１パネル基板２３０‥‥シール材２４０‥‥第２パネル基板２５０‥‥透明電極２６０‥‥偏光板２７０‥‥液晶３００‥‥可撓性回路基板４００‥‥異方性導電性材料４１０‥‥導電性粒子１１００‥‥パーソナルコンピュータ１１０２‥‥キーボード１１０４‥‥本体部１１０６‥‥表示ユニット１２００‥‥携帯電話機１２０２‥‥操作ボタン１２０４‥‥受話口１２０６‥‥送話口１３００‥‥ディジタルスチルカメラ１３０２‥‥ケース（ボディー）１３０４‥‥受光ユニット１３０６‥‥シャッタボタン１３０８‥‥メモリ１３１２‥‥ビデオ信号出力端子１３１４‥‥データ通信用の入出力端子１４３０‥‥テレビモニタ１４４０‥‥パーソナルコンピュータ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a bump structure, a semiconductor chip, a semiconductor chip mounting method, an electronic device, and an electronic apparatus.
[0002]
[Prior art]
When a semiconductor chip on which an integrated circuit or the like is formed is mounted on a wiring board by FCB (Flip chip bonding) by Au-Au bonding, a bump formed on an Al pad that is an electrode of the semiconductor chip is a plating bump or a stud. Bumps are used. Then, when mounting the semiconductor chip on which the bump is formed on the wiring board, the surface (active surface) on which the bump is formed is opposed to the wiring board, and the ultrasonic connection method or the heating and pressure connection method is used. Thus, the connection is made by deforming the bump (see, for example, Patent Document 1 and Patent Document 2).
[0003]
However, in the case of Au—Au bonding, since the terminals are deformed and bonded, it is necessary to perform heating and pressurization performed at the time of bonding at a high temperature and a high load. At this time, near the contact surface between the bump and the Al pad, the Al pad, the material under the Al pad, the passivation film disposed around the Al pad, and the like are easily damaged.
[0004]
For example, in the case of stud bumps, bump formation is costly and tactile, and in the case of a small-sized semiconductor chip, it takes a long time to process the wafer, so the first bump-formed chip is the last chip. In comparison, Au—Al alloying tends to proceed at the interface between the Al pad and the bump. When Au—Al alloying progresses, cratering (Si crack) due to damage to the Al pad is particularly likely to occur.
[0005]
Further, in the case of a conventional Au plated bump, the wafer can be processed and is advantageous in terms of process, but since the hardness is higher than that of the stud bump, bonding at a higher temperature and higher load is required for bonding. Further, due to the bump deformation at the time of mounting, in the case of a narrow pitch, the incidence of short-circuit defects is higher than that of stud bumps. Although it is conceivable to make the bump size smaller than the Al pad in order to prevent short-circuit failure, in this case, if the impact strength is reduced and the impact is applied from the outside to the Al pad, the Al pad is directly applied. Cratering in the lower layer is particularly likely to occur.
[0006]
[Patent Document 1]
JP-A-5-335316 (2nd page)
[Patent Document 2]
JP-A-6-77232 (page 2)
[0007]
[Problems to be solved by the invention]
An object of the present invention is to provide a bump structure, a semiconductor chip, a highly reliable semiconductor chip mounting method, and a highly reliable semiconductor device that can prevent damage to the semiconductor chip and the occurrence of cratering and can perform highly reliable bonding. An electronic device and an electronic apparatus including the electronic device are provided.
[0008]
[Means for Solving the Problems]
  Such an object is achieved by the present invention described below.
  The bump structure of the present invention has at least a base material.3 layersA bump structure having a multilayer structure in which the above bump layers are laminated,
  A first bump layer;
  On the surface side opposite to the surface facing the substrate of the first bump layer,Adjacent to the first bump layerA formed second bump layer;
A third bump layer formed adjacent to the second bump layer on a surface opposite to the surface facing the base material of the second bump layer;
  The formation region of the second bump layer is inside the formation region of the first bump layer, and is an area smaller than the area of the formation region of the first bump layer,
A plurality of the second bump layers are formed on the surface of one of the first bump layers,
The formation region of the third bump layer is inside the formation region of the second bump layer, and is an area smaller than the area of the formation region of the second bump layer,
A plurality of the third bump layers are formed on the surface of one second bump layer.It is characterized by that.
  As a result, damage to the base material and occurrence of cratering are suppressed, and highly reliable joining becomes possible.
[0020]
  Further, the bump structure of the present invention is a bump structure having a multilayer structure in which at least three or more bump layers are laminated on a substrate,
A first bump layer;
A second bump layer formed adjacent to the first bump layer on the side of the first bump layer opposite to the surface facing the substrate;
A third bump layer formed adjacent to the second bump layer on a surface opposite to the surface facing the base material of the second bump layer;
  For any two bump layers constituting the bump, the area of the layer formation region nearer to the base material is larger than the area of the layer formation region farther from the base material and far from the base material. The side layer forming area is inside the side layer forming area close to the substrate,
A plurality of the second bump layers are formed on the surface of one of the first bump layers,
A plurality of the third bump layers are formed on the surface of one second bump layer.It is characterized by that.
  As a result, damage to the base material and occurrence of cratering are suppressed, and highly reliable joining becomes possible.
[0024]
  The semiconductor chip of the present invention isOf the present inventionA bump structure is formed.
  As a result, a semiconductor chip that can be bonded to a wiring board or the like with excellent bonding reliability is obtained.
[0025]
  The semiconductor chip mounting method of the present invention includes:Of the present inventionA semiconductor chip mounting method for mounting a semiconductor chip having a bump structure on a wiring board,
  Positioning the bumps of the semiconductor chip and the corresponding terminals of the wiring board in contact with each other; and
  A step of bonding the corresponding bump and the terminal by heating and pressing.
  Thereby, damage to the semiconductor chip and occurrence of cratering are suppressed, and high bonding reliability between the semiconductor chip and the wiring board can be obtained.
  The electronic device of the present invention isOf the present inventionA semiconductor chip is provided.
  Thereby, an electronic device with high reliability can be obtained.
[0026]
  The electronic device of the present invention isOf the present inventionA wiring board on which a semiconductor chip is mounted by a semiconductor chip mounting method is provided.
  Thereby, an electronic device with high reliability can be obtained.
  The electronic device of the present invention isOf the present inventionAn electronic device is provided.
  As a result, a highly reliable electronic device can be obtained.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of a bump structure, a semiconductor chip, a semiconductor chip mounting method, an electronic device, and an electronic apparatus according to the present invention will be described.
Below, the case where the bump structure of this invention is applied to a semiconductor chip is demonstrated to an example.
Further, the semiconductor chip in the present invention includes any of a bare chip (both individual chip and wafer) and a semiconductor package.
[0028]
(First embodiment)
First, a bump structure and a semiconductor chip according to a first embodiment of the present invention will be described with reference to the accompanying drawings. FIG. 1 is a cross-sectional view showing an example of a semiconductor chip of the present invention, FIG. 2 is a plan view showing only a bump portion extracted from the semiconductor chip shown in FIG. 1, and FIGS. FIG. 5 is a plan view showing another example of the bump structure of the present invention, and FIG. 6 is a plan view showing another example of the bump structure of the present invention. It is. In the following description, the upper side in FIG. 1 is referred to as “upper” and the lower side is referred to as “lower”.
[0029]
A semiconductor chip 1A shown in FIG. 1 includes a substrate 2, an electrode pad 3 formed on the substrate 2, a passivation film 4, and a bump 5. In the semiconductor chip 1A, the surface on which the electrode pad 3 is formed is referred to as an active surface.
The substrate 2 is made of a semiconductor material such as Si, for example. Moreover, the board | substrate 2 may be comprised not only with what was comprised by the single layer but by the laminated body of a some layer.
An integrated circuit (not shown) is formed on one surface 21 of the substrate 2, and the electrode pad 3 is disposed so as to contact a part of the wiring pattern of the integrated circuit. The electrode pad 3 is made of Al, for example.
[0030]
The passivation film 4 functions, for example, as a protective film that protects the semiconductor chip 1 from corrosion and the like. As a constituent material of the passivation film 4, for example, SiO₂, SiN, polyimide and the like. The passivation film 4 covers the outer periphery of the electrode pad 3 and covers the portion of the surface 21 of the substrate 2 that is not covered with the electrode pad 3.
The bump 5 serves as a bonding terminal when the semiconductor chip 1A is normally bonded to a wiring substrate 6 as described later, and is formed so as to cover the electrode pad 3 exposed from the passivation film 4. .
[0031]
In the present invention, the bump 5 has a multilayer structure in which at least two bump layers are laminated.
In the present embodiment, the bump 5 is formed as a multilayer structure in which the first layer 51, the second layer 52, and the third layer 53 are laminated in this order on the surface of the substrate 2. .
[0032]
The present invention is characterized in that at least two layers constituting the bump 5 satisfy the following relationship.
That is, in the present invention, the area of the formation area of the bump layer (first bump layer) formed on the side close to the base material between the two layers constituting the bump is formed on the side far from the base material. The formation area of the layer that is larger than the area of the formation area of the bump layer (second bump layer) and that is far from the base material is inside the formation area of the layer that is close to the base material. Features. By satisfying such a relationship, for example, as will be described later, it is possible to prevent / suppress, for example, damage to the semiconductor chip and occurrence of crater ring when the semiconductor chip 1A is bonded to the wiring substrate 6. Therefore, highly reliable joining is possible. In addition, since the bump 5 has a multilayer structure, the height of the bump 5 can be made relatively easily higher than that of the conventional one, so that the effect of stress relaxation on the thermal fatigue characteristics of the semiconductor chip 1A can be obtained. In addition, since the second bump layer formation region is inside the first bump layer formation region, for example, when the semiconductor chip 1A as described later is mounted, the deformation of the bump 5 is not generated. It can be effectively prevented.
[0033]
The relationship as described above is that at least two of the layers constituting the bump (the first layer 51 and the second layer 52, the second layer 52 and the third layer 53, or the first layer 51 and the first layer 51). However, it is preferable to satisfy the condition among three or more layers among the layers constituting the bump, and between all the layers constituting the bump. It is more preferable that Thereby, the effect mentioned above becomes further remarkable.
[0034]
In the illustrated configuration, the formation region of the second layer (second bump layer) 52 is inside the formation region of the first layer (first bump layer) 51, and the area thereof is the first layer. The (first bump layer) 51 is smaller than the formation region, and the third layer (third bump layer) 53 formation region is inside the formation region of the second layer (second bump layer) 52. And the area thereof is smaller than the formation region of the second layer (second bump layer) 52.
[0035]
In particular, the area of the formation region of the first layer 51 is S.₁[Μm²], The area of the formation region of the second layer 52 is S₂[Μm²], S₂/ S₁It is preferable that the relationship <1 is satisfied, and 0.1 ≦ S₂/ S₁It is more preferable to satisfy the relationship of ≦ 0.9. By satisfying such a relationship, for example, when the semiconductor chip 1A is bonded to the wiring board 6, it is possible to more effectively prevent damage to the semiconductor chip and occurrence of cratering. High joining is possible.
[0036]
Further, the area of the formation region of the second layer 52 is S.₂[Μm²], The area of the formation region of the third layer 53 is S₃[Μm²], S₃/ S₂It is preferable that the relationship <1 is satisfied, and 0.1 ≦ S₃/ S₂It is more preferable to satisfy the relationship of ≦ 0.9. By satisfying such a relationship, for example, when the semiconductor chip 1A is bonded to the wiring board 6, damage to the semiconductor chip, occurrence of cratering, and the like can be more effectively prevented. High bonding is possible.
[0037]
As shown in FIG. 2, in the present embodiment, the first layer 51, the second layer 52, and the third layer 53 all have a substantially polygonal shape (substantially square shape). Have.
In the present embodiment, the planar shape of the first layer 51, the planar shape of the second layer 52, and the planar shape of the third layer 53 are similar.
[0038]
Examples of the constituent material of the bump 5 include Au, Au alloy, Cu, Pb, Ni, Ag, Sn, an alloy containing these, and the like, and one or more selected from these are used in combination. Among these, Au or an Au alloy is preferable. The bump 5 mainly composed of Au or an Au alloy is excellent in conductivity, and has high adhesion to the terminal 8 of the wiring board 6 as described later.
[0039]
Moreover, each layer which comprises the bump 5 may be comprised with the substantially same material, and may be comprised with a different material. When at least one of the layers constituting the bump 5 is made of a material different from that of the other layers, at least the uppermost bump layer (herein, the third layer) serving as a bonding surface with the wiring substrate 6 53) is preferably composed of Au or an Au alloy.
Such bumps 5 may be formed by any method such as plating or printing (for example, screen printing), but are preferably formed by plating. By using the plating method, a finely shaped bump layer can be formed relatively easily.
[0040]
Examples of plating methods include wet plating methods such as electrolytic plating, immersion plating, and electroless plating, chemical vapor deposition methods (CVD) such as thermal CVD, plasma CVD, and laser CVD, and dry methods such as vacuum deposition, sputtering, and ion plating. The plating method etc. are mentioned.
Among these, when electrolytic plating is used, a finely shaped bump layer can be formed with high accuracy at a relatively high film formation rate.
In addition, when electroless plating is used, a finely shaped bump layer can be formed with higher accuracy.
[0041]
Hereinafter, an example of a method for forming the bumps 5 by the photolithography method will be described in detail with reference to FIGS.
[1] Formation of first resin layer (first step)
First, as shown in FIG. 3A, on the surface of the substrate 2 (base material) on which the electrode pads 3 and the passivation film 4 are formed, a first resin layer (first resin) mainly composed of a resin material is formed. Resist layer) 91 is formed. As a formation method of the 1st resin layer 91, the apply | coating method which apply | coats a resin composition, a spin coat, the printing method etc. are mentioned, for example.
[0042]
Examples of the resin material used for forming the first resin layer 91 include a photosensitive resin, which may be either a negative type in which the light irradiation portion is cured or a positive type in which the light irradiation portion is dissolved. Examples of the negative type photosensitive resin include polyvinyl cinnamate, polyvinyl azidobenzazyl, and acrylamide. Examples of the positive type resin include o-quinonediazido novolac resin. Here, a case where a negative photosensitive resin is used as the resin material constituting the first resin layer 91 will be described as an example.
The thickness of the first resin layer 91 is not particularly limited, but it is usually preferable that the thickness is substantially the same as that of the first layer (first bump layer) 51.
[0043]
[2] Opening forming step (second step)
Next, the first resin layer 91 is exposed using a mask that covers at least a part of the region corresponding to the first layer (first bump layer) 51 to remove the uncured resin. By (developing), an opening 911 is formed in the first resin layer 91 as shown in FIG. The opening 911 is formed above the electrode pad 3 and has an inner peripheral surface that rises substantially perpendicular to the upper surface of the electrode pad 3. The planar shape of the opening 911 usually corresponds to the shape of the formation region of the first layer 51.
[0044]
[3] Formation of first layer (first bump layer) (third step)
Next, as shown in FIG. 3C, the first resin layer 91 is removed in the above process, and the exposed base material (the substrate 2 on which the electrode pad 3 and the passivation film 4 are formed) is Layer (first bump layer) 51 is formed.
Although the formation method of the 1st layer 51 is not specifically limited, The plating method as mentioned above is preferable.
[0045]
[4] Formation of second resin layer (fourth step)
Next, as shown in FIG. 3D, a second resin layer (second resist layer) 92 mainly made of a resin material is formed on the surfaces of the first resin layer 91 and the first layer 51. Form. Examples of the method for forming the second resin layer 92 include a coating method in which a resin composition is applied, a spin coating method, a printing method, and the like.
Moreover, as a resin material used for formation of the 2nd resin layer 92, the thing similar to the resin material used for formation of the said 1st resin layer 91 is mentioned, for example.
The thickness of the second resin layer 92 is not particularly limited, but normally it is preferably approximately the same thickness as the second layer (second bump layer) 52.
[0046]
[5] Opening forming step (fifth step)
Next, the second resin layer 92 is exposed using a mask that covers at least a part of the region corresponding to the second layer (second bump layer) 52 to remove the uncured resin. By (developing), an opening 921 is formed in the second resin layer 92 as shown in FIG. The opening 921 is formed above the first layer (first bump layer) 51 and has an inner peripheral surface that rises substantially perpendicular to the upper surface of the first layer 51. The planar shape of the opening 921 usually corresponds to the shape of the formation region of the second layer 52.
[0047]
[6] Formation of second layer (second bump layer) (sixth step)
Next, as shown in FIG. 4F, the second resin layer 92 is removed in the above step, and the second layer (second bump) is formed on the exposed first layer (first bump layer) 51. Bump layer) 52 is formed.
The method for forming the second layer 52 is not particularly limited, but the plating method as described above is preferable.
[0048]
[7] Formation of third resin layer (seventh step)
Next, as shown in FIG. 4G, a third resin layer (third resist layer) 93 mainly composed of a resin material is provided on the surfaces of the second resin layer 92 and the second layer 52. Form. As a formation method of the 3rd resin layer 93, the apply | coating method which apply | coats a resin composition, a spin coat, the printing method etc. are mentioned, for example.
Moreover, as a resin material used for formation of the 3rd resin layer 93, the thing similar to the resin material used for formation of the said 1st resin layer 91 is mentioned, for example.
The thickness of the third resin layer 93 is not particularly limited, but it is usually preferable that the thickness is substantially the same as that of the third layer (third bump layer) 53.
[0049]
[8] Step of forming opening (eighth step)
Next, the third resin layer 93 is exposed using a mask that covers at least a part of the region corresponding to the third layer (third bump layer) 53 to remove the uncured resin. By (developing), an opening 931 is formed in the third resin layer 93 as shown in FIG. The opening 931 is formed above the second layer (second bump layer) 52 and has an inner peripheral surface that rises substantially perpendicular to the upper surface of the first layer 51. The planar shape of the opening 931 usually corresponds to the shape of the formation region of the second layer 52.
[0050]
[9] Formation of third layer (third bump layer) (ninth step)
Next, as shown in FIG. 4I, the third resin layer 93 is removed in the above step, and the third layer (third bump) is formed on the exposed second layer (second bump layer) 52. Bump layer) 53 is formed.
The method for forming the third layer 53 is not particularly limited, but the plating method as described above is preferable.
[0051]
[10] Removal of remaining first resin layer, second resin layer, and third resin layer (tenth step)
Thereafter, as shown in FIG. 4J, the remaining first resin layer 91, second resin layer 92, and third resin layer 93 are removed to obtain the semiconductor chip 1A having the bumps 5. . The method for removing these resin layers is not particularly limited, and examples thereof include a method for physically peeling, a method for peeling a resin layer using a peeling solution, and a method for dissolving and removing a resin layer. In any case, it is necessary to remove the resin layer without damaging each bump layer (the first layer 51, the second layer 52, and the third layer 53), the electrode pad 3, the passivation film 4, and the like. Therefore, the stripping solution and the etching solution are selected from such points. Specifically, examples of the stripping solution include organic solvents such as organic amines and dimethyl sulfoxide, alkaline solvents such as KOH, and inorganic solvents such as a mixed solution of sulfuric acid and hydrogen peroxide. Moreover, when dissolving and removing a resin layer, an acidic liquid is normally used.
[0052]
In the above description, the resist is formed using a fluid material. However, for example, a dry film may be used as the resist.
In the above description, a case where a bump layer having a substantially square shape is formed is described as an example, but the present invention is not limited to this.
[0053]
For example, the bump layer constituting the bump 5 may have a substantially rectangular shape, such as a substantially rectangular shape, a substantially triangular shape, or a substantially hexagonal shape, as shown in FIG. In the illustrated configuration, the second layer 52 and the third layer 53) may have a substantially cylindrical shape (that is, the shape of the formation region is substantially circular). In addition, it is preferable that the 1st layer 51 is a shape (here square shape) matched with the shape of the electrode pad 3 among the bump layers which comprise the bump 5. FIG.
[0054]
In addition, all the bump layers may have the same shape (similarity) or a combination of bump layers having different shapes (non-similarity). For example, as shown in FIG. 5, the shape of the formation region of the first layer 51 is a square shape, and the shape of the formation region of the second layer 52 and the shape of the formation region of the third layer 53 are circular. (That is, the first layer 51 is dissimilar to the second layer 52 and the third layer 53, and the second layer 52 and the third layer 53 are similar) or as shown in FIG. In addition, the shape of the formation region of the first layer 51 and the shape of the formation region of the second layer 52 are square, and the shape of the formation region of the third layer 53 is circular (that is, the first layer). 51 and the second layer 52 are similar, and the third layer 53 may be dissimilar to the first layer 51 and the second layer 52).
In the above description, a bump having a three-layer structure in which the first layer, the second layer, and the third layer are stacked is described as an example. However, the present invention is not limited to this. A bump having a two-layer structure or a bump having a multilayer structure of four or more layers may be used.
[0055]
(Second Embodiment)
Next, a second embodiment of the bump structure and semiconductor chip of the present invention will be described with reference to the accompanying drawings. Note that a detailed description of the same parts as those of the semiconductor chip 1A described in the first embodiment is omitted.
FIG. 7 is a cross-sectional view showing an example of the semiconductor chip of the present embodiment, FIG. 8 is a plan view showing only a bump portion extracted from the semiconductor chip shown in FIG. 7, and FIG. FIG. 10 is a plan view showing another example of the bump structure of the present invention, FIG. 11 is a plan view showing another example of the bump structure of the present invention, and FIG. These are top views which show another example of the bump structure of this invention. In the following description, the upper side in FIG. 7 is referred to as “upper” and the lower side is referred to as “lower”.
[0056]
As shown in FIGS. 7 and 8, in the semiconductor chip 1 </ b> B according to the present embodiment, a substantially square shape smaller than the first layer 51 is formed inside the formation region of one substantially square-shaped first layer 51. The second layer 52 is formed in plural (here, four), and a third layer 53 having a substantially square shape smaller than the second layer 52 is formed inside each region where the second layer 52 is formed. Is formed.
[0057]
The four second layers 52 are evenly spaced from each other at a predetermined interval. That is, four second layers 52 that are separated from each other (not connected to each other) are formed.
Similarly, the four third layers 53 are evenly arranged at a predetermined interval from each other. That is, four third layers 53 that are separated from each other (not connected to each other) are formed.
[0058]
As described above, by providing a plurality of bump layers in the second and subsequent stages, when the semiconductor chip 1B is mounted on the wiring board 6, there are a plurality of bonding portions, and mounting as described later is performed. This can be done more reliably. That is, the occurrence of contact failure can be prevented more effectively, and the bonding strength can be improved.
For example, when the bonding surface between the semiconductor chip 1B and the wiring substrate 6 is large, that is, when the area of the electrode pad 3 is large, the first layer 51 is formed so as to cover the electrode pad 3, and the second layer is formed thereon. It is particularly effective to form a plurality of layers 52 and third layers 53 in order to increase the number of joints and perform more reliable mounting.
[0059]
Of course, even in such a case, the bump 5 has a multi-layer structure in which the area is gradually reduced. Generation | occurrence | production etc. can be prevented and suppressed, and highly reliable joining is attained. In addition, since the bump 5 has a multilayer structure, the height of the bump 5 can be made relatively easily higher than that of the conventional one, so that the effect of stress relaxation on the thermal fatigue characteristics of the semiconductor chip 1B can be obtained. In addition, for two adjacent layers, the layer formation area on the side away from the base material is inside the layer formation area provided on the base material side, for example, mounting of a semiconductor chip as described later In some cases, it is possible to effectively prevent the deformation of the deformed bump portion.
In the above description, the case where a bump layer having a substantially square shape is laminated is described as an example, but the present invention is not limited to this.
[0060]
For example, the bump layer constituting the bump 5 may have a substantially rectangular shape, such as a substantially rectangular shape, a substantially triangular shape, or a substantially hexagonal shape, or a bump layer ( In the illustrated configuration, the second layer 52 and the third layer 53) may have a substantially cylindrical shape (that is, the formation region has a substantially circular shape). In addition, it is preferable that the 1st layer 51 is a shape (here square shape) matched with the shape of the electrode pad 3 among the bump layers which comprise the bump 5. FIG.
[0061]
In addition, all the bump layers may have the same shape (similarity) or a combination of bump layers having different shapes (non-similarity). For example, as shown in FIG. 9, the shape of the formation region of the first layer 51 is a square shape, and the shape of the formation region of the second layer 52 and the shape of the formation region of the third layer 53 are circular. (That is, the first layer 51 is dissimilar to the second layer 52 and the third layer 53, and the second layer 52 and the third layer 53 are similar) or as shown in FIG. In addition, the shape of the formation region of the first layer 51 and the shape of the formation region of the second layer 52 are square, and the shape of the formation region of the third layer 53 is circular (that is, the first layer). 51 and the second layer 52 are similar, and the third layer 53 may be dissimilar to the first layer 51 and the second layer 52).
[0062]
In the embodiment shown in FIG. 11, one square-shaped second layer 52 having a smaller area than that of the first layer 51 is formed inside one square-shaped first layer 51. Furthermore, four square third layers 53 having a smaller area than the second layer 52 are formed inside the second layer 52, and a circular third layer having a smaller area than the second layer 52 is formed. One layer 53 ′ is formed. Thus, a plurality of third layers 53 may be formed.
[0063]
  In the embodiment shown in FIG. 12, a plurality of (two in this case) rectangular second layers 52 having a smaller area than the first layer 51 are formed inside the first layer 51. A plurality of square-shaped third layers 53 (two in this case) are formed on the second layer 52.That is, the direction in which the plurality of second layers 52 arranged on the first layer 51 is arranged and the direction in which the plurality of third layers 53 arranged on each second layer 52 are arranged perpendicular to each other. Yes.In this way, a plurality of second layers 52 are formed on one first layer 51, and a plurality of third layers 53 are formed on one second layer 52. May be. Further, as in the present embodiment, the second layer 52 may have a shape (non-similarity) different from both the first layer 51 and the third layer 53.
[0064]
In the above description, the case where the plurality of second layers 52 and the third layer 53 are arranged evenly at predetermined intervals has been described as an example, but they are arranged at different intervals. Alternatively, the interval between the bump layers may be eliminated. The plurality of second layers 52 may have substantially the same size, or may have different sizes. Similarly, the plurality of third layers 53 may have substantially the same size as each other, or may have different sizes. However, considering the mounting on the wiring board 6, it is preferable that the height of each bump layer is substantially uniform.
In the above description, the bumps having a three-layer structure in which the first layer, the second layer, and the third layer are stacked are described as examples. However, the present invention is not limited to this. A bump having a two-layer structure or a bump having a multilayer structure of four or more layers may be used.
[0065]
Further, in the above description, the bump structure of the present invention is described as an example in which the bump structure of the present invention is applied to a bump of a semiconductor chip. However, the present invention is not limited to this. It can be applied on a substrate. Examples of the substrate to which such a bump structure is applied include a ceramic package, an organic substrate, and a glass substrate.
[0066]
Next, a mounting method for mounting the semiconductor chip as described above on the wiring board will be described with reference to the accompanying drawings. Here, a case where the semiconductor chip 1A described in the first embodiment is mounted on a wiring board will be described as an example.
13 is a cross-sectional view showing an example of a wiring board on which the semiconductor chip of the present invention is mounted, FIG. 14 is a process diagram (cross-sectional view) showing a method for mounting the semiconductor chip of the present invention, and FIG. FIG. 16 is a cross-sectional view showing a state in which a semiconductor chip is mounted on a wiring board.
[0067]
First, an example of a wiring board on which a semiconductor chip is mounted will be described with reference to FIG. In the following description, the upper side in FIG. 13 is referred to as “upper” and the lower side is referred to as “lower”.
A wiring board 6 shown in FIG. 13 includes a board 7 and a plurality of terminals 8 provided on one surface (upper surface) 71 of the board 7.
[0068]
The substrate 7 is made of, for example, various glasses, various ceramics, semiconductor materials such as Si, various resin materials, or any combination thereof. The thickness (average) of the substrate is not particularly limited, but is usually about 0.1 to 3 mm. Further, the substrate 7 is not limited to a single layer, but may be a layered structure of a plurality of layers.
[0069]
A wiring pattern (not shown) mainly composed of a conductive material such as Cu is formed on one surface 71 of the substrate 7. The vicinity of the end of the wiring pattern is an electrode 81, and an Au plating layer 82 is formed on the surface of the electrode 81 to constitute the terminal 8.
In addition, the wiring pattern may be formed inside the substrate when the substrate is formed of a stacked body of a plurality of layers.
[0070]
When the semiconductor chip 1A is mounted on the wiring board 6, first, as shown in FIG. 14, the semiconductor chip 1A is stacked on the wiring board 6, and the bumps 5 of the semiconductor chip 1A correspond to this. The terminal 8 of the wiring board 6 is positioned so as to come into contact.
At this time, an adhesive or adhesive filling such as flux or thermosetting adhesive may be interposed between the semiconductor chip 1A and the wiring board 6. Thereby, it is also possible to suitably prevent the semiconductor chip 1A and the wiring substrate 6 from being misaligned in the next step.
[0071]
Next, the corresponding terminals are joined together (the bumps of the semiconductor chip and the corresponding terminals of the wiring board).
As this joining method, a method by heating and pressing with a bonding tool is preferably used. According to the heating / pressurizing method using such a bonding tool, it is possible to more suitably prevent positional deviation during bonding.
The bump 5 of the semiconductor chip 1A and the terminal 8 (Au plating layer 82) of the wiring substrate 6 whose opposing surfaces are made of Au are deformed by heating and pressurizing and are joined together.
[0072]
Moreover, it is preferable that the pressure of pressurization is as low as possible. Here, in the present invention, since the bump 5 of the semiconductor chip 1A has the multilayer structure as described above, the bonding pressure can be suppressed lower than the conventional one. As a result, damage to the semiconductor chip 1A can be prevented, and highly reliable bonding is possible.
[0073]
In addition, this bonding may be performed while irradiating, for example, high frequency, ultrasonic waves, or the like as necessary.
As described above, as shown in FIG. 15, the bump 5 of the semiconductor chip 1A and the corresponding terminal 8 (Au plating layer 82) of the wiring board 6 are deformed and integrated, whereby the joint portion 10 is formed. The That is, corresponding terminals are joined by Au—Au joining. Thereby, the semiconductor chip 1 </ b> A is mounted on the wiring substrate 6.
[0074]
As described above, excellent bonding reliability between the semiconductor chip 1A and the wiring substrate 6 can be obtained by bonding the bumps 5 of the semiconductor chip 1A and the corresponding terminals 8 of the wiring substrate 6.
In particular, according to the present invention, the bump 5 of the semiconductor chip 1A has a multilayer structure as described above, so that Au—Au bonding can be performed with a relatively low pressure. By suppressing the pressure at the time of pressurization to a low level, damage to the thinned semiconductor chip 1A and cratering can be prevented, and highly reliable bonding becomes possible.
[0075]
15 shows a configuration in which the entire bump 5 of the semiconductor chip 1A is deformed and integrated with the terminal 8 (Au plating layer 82). However, the present invention is not limited to this, and a part of the bump 5, for example, 16, the uppermost third layer 53 and the second layer 52 may be deformed and integrated with the terminal 8 (Au plating layer 82).
[0076]
The mounting of the semiconductor chip 1A on the wiring substrate 6 is not limited to the above-described example. For example, a resin is applied to the substrate in advance, and the chip is heat-press bonded thereto to bond and resin. Various FCB mounting processes such as NCP (Non Conductive Paste) mounting that performs sealing at a time can be employed. In any mounting process, it is possible to reduce the load at the time of joining.
[0077]
In the above description, the case where the semiconductor chip 1A of the first embodiment is mounted on the wiring board 6 has been described as an example. However, the case where the semiconductor chip 1B of the second embodiment is mounted on the wiring board 6 is described. Can be performed in substantially the same manner.
In the semiconductor chip 1B of the second embodiment, since a plurality of second layers 52 and a plurality of third layers 53 are formed, there are a plurality of joints with the wiring board 6, and more reliable. Can be implemented.
[0078]
In the above description, the case where the bonding surface between the semiconductor chip 1A and the wiring board 6 is made of Au and the semiconductor chip 1A is mounted on the wiring board 6 by Au—Au bonding has been described as an example. In the case of Au—Au bonding, it is necessary to apply a particularly large pressure, and damage to the semiconductor chip is large. Applying the present invention to such Au-Au bonding mounting is particularly suitable because the pressure can be effectively suppressed low, but the present invention is not limited to this.
The present invention is also applicable to other bonding methods, for example, in the case where terminals composed of materials other than Au are deformed or melted and bonded, or in the case where opposing terminals are reacted and alloyed to be bonded. Applicable.
[0079]
Next, an electronic device including a wiring board on which a semiconductor chip is mounted by such a semiconductor chip mounting method, that is, an electronic device of the present invention will be described.
Below, the case where the electronic device of this invention is applied to a liquid crystal display device is demonstrated to an example.
[0080]
FIG. 17 is a cross-sectional view showing an embodiment in which the electronic device of the present invention is applied to a liquid crystal display device. In the following description, the upper side in FIG. 17 is referred to as “upper” and the lower side is referred to as “lower”.
A liquid crystal display device (electro-optical device) 100 shown in FIG. 17 can be formed by mounting a semiconductor chip 1A on a flexible wiring board as the wiring board 6 by the liquid crystal panel 200 and the semiconductor chip mounting method of the present invention. And a flexible circuit board 300.
The liquid crystal panel 200 includes a first panel substrate 220 pasted through a frame-shaped sealing material 230, a second panel substrate 240 facing the first panel substrate 220, and a liquid crystal sealed in a space surrounded by these. 270.
[0081]
Each of the first panel substrate 220 and the second panel substrate 240 is made of a glass substrate, for example. Transparent electrodes 210 and 250 made of, for example, ITO are provided on the surfaces of the panel substrates 220 and 240 on the liquid crystal 270 side, respectively. A voltage is applied to the liquid crystal 270 through the transparent electrodes 210 and 250.
A polarizing plate 260 is provided on the upper surface of the second panel substrate 240.
The first panel substrate 220 has a portion (an overhang region 201) that protrudes from the second panel substrate 240. The transparent electrodes 210 and 250 are provided to extend to the overhang area 201.
[0082]
A wiring pattern (lead) 83 is formed on one surface 71 of the substrate 7 of the wiring substrate (flexible wiring substrate) 6. The wiring substrate 6 is bent at one end (left side in the drawing) in the middle of the longitudinal direction so that the wiring pattern 83 faces downward. Then, on this one end side, the wiring pattern 83 and the end portions of the transparent electrodes 210 and 250 extending to the overhanging region 201 are made of an anisotropic conductive material (an anisotropic conductive paste) containing conductive particles 410. , An anisotropic conductive film) 400. An end near the center of the wiring pattern 83 constitutes a terminal 8, and the bump 5 of the semiconductor chip 1 </ b> A is bonded (connected) to the terminal 8.
[0083]
Thereby, electrical continuity between the transparent electrodes 210 and 250 and the semiconductor chip 1A is obtained.
The semiconductor chip 1A is provided as a driving IC for the liquid crystal panel 200, and controls the amount of voltage applied to each transparent electrode 210, 250, the application pattern, and the like. By controlling the semiconductor chip 1, desired information (an image including both a still image and a moving image) is displayed on the liquid crystal panel 200.
[0084]
The electronic device of the present invention is not limited to the application to the illustrated liquid crystal display device 100. For example, various display devices such as an organic EL display device and an electrophoretic display device, and a droplet discharge head such as an ink jet recording head. It can also be applied to a CCD or the like. And the electronic device of this invention provided with such an electronic device is applicable to various electronic devices.
[0085]
Hereinafter, the electronic device of the present invention will be described in detail based on the embodiments shown in FIGS.
FIG. 18 is a perspective view showing a configuration of a mobile (or notebook) personal computer to which the electronic apparatus of the present invention is applied.
In this figure, a personal computer 1100 includes a main body 1104 having a keyboard 1102 and a display unit 1106. The display unit 1106 is supported by the main body 1104 via a hinge structure so as to be rotatable. Yes.
In this personal computer 1100, the liquid crystal display device 100 is incorporated in a display unit 1106 as an electronic device of the present invention, and, for example, an LSI, a memory, a crystal oscillator, and the like are incorporated therein.
[0086]
FIG. 19 is a perspective view showing a configuration of a mobile phone (including PHS) to which the electronic apparatus of the invention is applied.
In this figure, a cellular phone 1200 includes a liquid crystal display device 100 as an electronic device of the present invention, together with a plurality of operation buttons 1202, an earpiece 1204 and a mouthpiece 1206.
In addition to the liquid crystal display device 100, the cellular phone 1200 incorporates, for example, an LSI, a memory, a crystal oscillator, and the like as an electronic device of the present invention.
[0087]
FIG. 20 is a perspective view showing the configuration of a digital still camera to which the electronic apparatus of the present invention is applied. In this figure, connection with an external device is also simply shown.
Here, an ordinary camera sensitizes a silver halide photographic film with a light image of a subject, whereas a digital still camera 1300 photoelectrically converts a light image of a subject with an imaging device such as a CCD (Charge Coupled Device). An imaging signal (image signal) is generated.
[0088]
A liquid crystal display device (electro-optical device) 100 is provided as an electronic device of the present invention on the back of a case (body) 1302 in the digital still camera 1300, and is configured to display based on an imaging signal from a CCD. The liquid crystal display device 100 functions as a finder that displays a subject as an electronic image.
In the case 1302, as an electronic device of the present invention, for example, a memory 1308 capable of storing (storing) an imaging signal, an LSI for image processing, a crystal oscillator, and the like are incorporated.
[0089]
Further, a light receiving unit 1304 including an optical lens (imaging optical system), a CCD, and the like is provided on the front side (the back side in FIG. 20) of the case 1302.
When the photographer confirms the subject image displayed on the display device 100 and presses the shutter button 1306, the CCD image pickup signal at that time is transferred and stored in the memory 1308.
[0090]
In the digital still camera 1300, a video signal output terminal 1312 and an input / output terminal 1314 for data communication are provided on the side surface of the case 1302. As shown in FIG. 20, a television monitor 1430 is connected to the video signal output terminal 1312 and a personal computer 1440 is connected to the input / output terminal 1314 for data communication, if necessary. Further, the imaging signal stored in the memory 1308 is output to the television monitor 1430 or the personal computer 1440 by a predetermined operation.
[0091]
In addition to the personal computer (mobile personal computer) in FIG. 18, the mobile phone in FIG. 19, and the digital still camera in FIG. 20, the electronic apparatus of the present invention includes, for example, an ink jet discharge device (for example, an ink jet printer), Laptop personal computers, TVs, video cameras, video tape recorders, car navigation devices, pagers, electronic notebooks (including those with communication functions), calculators, electronic dictionaries, electronic game devices, word processors, workstations, clocks, videophones, TV monitor for crime prevention, electronic binoculars, POS terminal, medical equipment (for example, electronic thermometer, blood pressure monitor, blood glucose meter, electrocardiogram measuring device, ultrasonic diagnostic device, electronic endoscope), fish detector, various measuring devices, instruments ( For example, vehicle, aircraft, ship instrumentation), flight It can be applied to Yumireta like.
[0092]
The bump structure, the semiconductor chip, the semiconductor chip mounting method, the electronic device, and the electronic apparatus according to the present invention have been described based on the illustrated embodiments. However, the present invention is not limited to these.
For example, in the semiconductor chip mounting method of the present invention, an optional process can be added as necessary.
Further, the semiconductor chip mounting method of the present invention may be used to stack a plurality of semiconductor chips.
[0093]
Moreover, the semiconductor chip mounted in the present invention may be a stacked body in which a plurality of semiconductor chips are stacked in advance.
Further, in the above-described embodiment, the relationship that the area of the formation region of the layer closer to the substrate is larger than the area of the formation region of the layer far from the substrate is satisfied for all the layers constituting the bump. As described above, in the present invention, any layer may be used as long as at least two layers among the layers constituting the bump satisfy such a relationship. For example, in the bump structure in which the first layer, the second layer, and the third layer are laminated in this order from the base material side, the area S of the formation region of the first layer₁[Μm²] And the area S of the formation region of the second layer₂[Μm²] And the area S of the formation region of the third layer₃[Μm²] And S₁> S₂, S₂> S₃, S₁> S₃Of these, any material satisfying at least one relationship may be used, for example, S₂≧ S₁> S₃It may satisfy the relationship.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a first embodiment of a semiconductor chip of the present invention.
FIG. 2 is a plan view showing a bump portion extracted from the semiconductor chip shown in FIG. 1;
FIG. 3 is a cross-sectional view showing an example of a method for manufacturing a bump structure according to the present invention.
FIG. 4 is a cross-sectional view showing an example of a method for manufacturing a bump structure according to the present invention.
FIG. 5 is a plan view showing another example of a bump structure.
FIG. 6 is a plan view showing another example of a bump structure.
FIG. 7 is a cross-sectional view showing a second embodiment of the semiconductor chip of the present invention.
8 is a plan view showing an extracted bump portion of the semiconductor chip shown in FIG. 7; FIG.
FIG. 9 is a plan view showing another example of a bump structure.
FIG. 10 is a plan view showing another example of a bump structure.
FIG. 11 is a plan view showing another example of a bump structure.
FIG. 12 is a plan view showing another example of a bump structure.
FIG. 13 is a cross-sectional view showing an example of a wiring board on which the semiconductor chip of the present invention is mounted.
FIG. 14 is a process diagram (cross-sectional view) showing the method for mounting a semiconductor chip of the present invention.
FIG. 15 is a cross-sectional view showing a state in which a semiconductor chip is mounted on a wiring board.
FIG. 16 is a cross-sectional view showing a state in which a semiconductor chip is mounted on a wiring board.
FIG. 17 is a cross-sectional view showing an embodiment in which the electronic device of the present invention is applied to a liquid crystal display device.
FIG. 18 is an electronic apparatus (notebook personal computer) including the electronic device of the present invention.
FIG. 19 is an electronic apparatus (mobile phone) including the electronic device of the present invention.
FIG. 20 is an electronic apparatus (digital still camera) including the electronic device of the present invention.
[Explanation of symbols]
1A, 1B ... Semiconductor chip 2 ... Substrate 21 ... Surface 3 ... Electrode pad 4 ... Passivation film 5 ... Bump 51 ... First layer 52 ... Second layer 53, 53 '... First 3 layers 6 ... wiring board 7 ... board 71 ... surface 8 ... terminal 81 ... electrode 82 ... Au plating layer 83 ... wiring pattern 91 ... first resin layer 911 ... opening 92 ... 2nd resin layer 921 Opening 93 Third resin layer 931 Opening 10 Junction 100 Liquid crystal display device 200 Liquid crystal panel 201 Overhang area 210 Transparent Electrode 220 ... 1st panel substrate 230 ... Sealing material 240 ... 2nd panel substrate 250 ... Transparent electrode 260 ... Polarizing plate 270 ... Liquid crystal 300 ... Flexible circuit board 400 ... Anisotropic conductivity Material 41 ... Conductive particles 1100 ... Personal computer 1102 ... Keyboard 1104 ... Main body 1106 ... Display unit 1200 ... Mobile phone 1202 ... Operation buttons 1204 ... Earpiece 1206 ... Mouthpiece 1300 ... Digital still Camera 1302 ... Case (body) 1304 ... Light receiving unit 1306 ... Shutter button 1308 ... Memory 1312 ... Video signal output terminal 1314 ... Input / output terminal for data communication 1430 ... Television monitor 1440 ... Personal computer

Claims

A bump structure having a multilayer structure in which at least three or more bump layers are laminated on a substrate,
A first bump layer;
A second bump layer formed adjacent to the first bump layer on the side of the first bump layer opposite to the surface facing the substrate;
A third bump layer formed adjacent to the second bump layer on a surface opposite to the surface facing the base material of the second bump layer;
The formation region of the second bump layer is inside the formation region of the first bump layer, and is an area smaller than the area of the formation region of the first bump layer,
A plurality of the second bump layers are formed on the surface of one of the first bump layers,
The formation region of the third bump layer is inside the formation region of the second bump layer, and is an area smaller than the area of the formation region of the second bump layer,
A bump structure, wherein a plurality of the third bump layers are formed on the surface of one second bump layer .

A bump structure having a multilayer structure in which at least three or more bump layers are laminated on a substrate,
A first bump layer;
A second bump layer formed adjacent to the first bump layer on the side of the first bump layer opposite to the surface facing the substrate;
A third bump layer formed adjacent to the second bump layer on a surface opposite to the surface facing the base material of the second bump layer;
For any two bump layers constituting the bump, the area of the layer formation region nearer to the base material is larger than the area of the layer formation region farther from the base material and far from the base material. The side layer forming area is inside the side layer forming area close to the substrate,
A plurality of the second bump layers are formed on the surface of one of the first bump layers,
A bump structure, wherein a plurality of the third bump layers are formed on the surface of one second bump layer .

3. A semiconductor chip, wherein the bump structure according to claim 1 is formed.

A semiconductor chip mounting method for mounting a semiconductor chip having a bump structure according to claim 1 or 2 on a wiring board,
Positioning the bumps of the semiconductor chip and the corresponding terminals of the wiring board in contact with each other; and
A method of mounting a semiconductor chip, comprising the step of bonding the corresponding bump and the terminal by heating and pressing.

An electronic device comprising the semiconductor chip according to claim 3 .

An electronic device comprising a wiring board on which a semiconductor chip is mounted by the semiconductor chip mounting method according to claim 4 .

An electronic apparatus comprising the electronic device according to claim 5 .