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JP4055319B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、詳しくはデュアルダマシン法やシングルダマシン法のような溝配線技術を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの配線材料には、従来からアルミニウム合金が用いられている。そしてＬＳＩの微細化、高速化の要求が高まるにつれて、アルミニウム合金配線では十分な性能（高信頼性化、低抵抗化）の確保が難しくなってきている。この対策として、アルミニウム合金よりエレクトロマイグレーション耐性に優れ、かつ低抵抗である銅配線技術が注目され、実用化に向けて検討がなされている。
【０００３】
銅配線形成では、一般に銅のドライエッチングが容易ではないため、溝配線による方法が有望視されている。溝配線は、例えば酸化シリコンからなる層間絶縁膜に予め所定の溝を形成し、その溝に配線材料を埋め込んだ後、余剰の配線材料を例えば化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishingの略）を用いて除去することによって、溝内に形成される。
【０００４】
銅配線は一般に多層化されて用いられている。その際、銅表面には銅の拡散を防止するバリア膜が存在しないため、上層配線を形成する前に、銅の拡散防止膜として機能する窒化シリコン、窒化炭素等からなるバリア膜が形成されている。窒化シリコンや窒化炭素は、酸化シリコンよりも比誘電率が大きいため、ＣＭＰ後の銅表面を選択的に被覆する方法が有利といわれている。また米国特許第５６９５８１０号明細書には、銅表面をコバルトタングステンリン（ＣｏＷＰ）膜で被覆する方法が開示されている。その方法は、無電解めっき法によって、銅表面を触媒としてコバルトタングステンリンを形成するという方法である。
【０００５】
また、プリント配線基板において、露出した銅表面にパラジウム置換めっきを施し、置換されたパラジウムを触媒核として無電解めっきを行う方法が、特開平９−３０７２３４号公報に開示されている。一方、無電解めっきの触媒活性化処理として、スズイオンの酸化反応を利用してパラジウムイオンを還元する方法、パラジウムゾルを用いる方法、シランカップリング剤を用いる方法等が知られている。
【０００６】
【発明が解決しようとする課題】
しかしながら、次亜リン酸塩を還元剤として用いる無電解めっきの場合、銅の触媒性は、金（Ａｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、白金（Ｐｔ）よりも低いため、銅上に銅よりも卑な金属を無電解めっきする際、めっきが全くできない現象、均一にめっきされない現象、めっき速度が遅くなる現象等が起こり不都合を生じやすくなる。
【０００７】
また、図３の（１）に示すように、無電解めっきに通常使用されるパラジウム触媒化では、銅配線１２１上および層間絶縁膜１１１上の全面に、パラジウム１３１が島状に形成されることが知られている。その場合、図３の（２）に示すように、銅配線１２１上および層間絶縁膜１１１上の全面に、島状に生成されたパラジウムを核にしてコバルトタングステンリンからなるバリア層１３１がめっき形成される。しかしながら、パラジウムが不均一に生成されているため、パラジウムを核として成長するバリア層１３１も不均一な膜になりやすい。また、銅配線１２１上および層間絶縁膜１１１上の全面にバリア層１３１をいわゆる連続膜として形成するには膜厚を厚くする必要があること、その膜厚は島状に形成されたパラジウムの密度に依存すること、等の問題を生じるため、プロセス上の管理が難しくなる。
【０００８】
また、従来のパラジウム触媒化では、銅配線上に選択的にパラジウム触媒層を形成することが困難であり、処理面全面にパラジウム元素が吸着することになる。さらにスズイオンを用いるパラジウム触媒化の場合、パラジウム層内へのスズ元素の混入が確認されており、スズによって配線抵抗の上昇や配線の長期信頼性を悪化させることも心配される。
【０００９】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置の製造方法である。
【００１０】
本発明の半導体装置の製造方法は、無電解めっき法によって銅もしくは銅合金を用いた金属配線上に前記金属配線の拡散防止として機能するコバルトタングステンリンからなるバリア膜を形成する際に、液温が３０℃以上沸点未満かつｐＨが０．５以上２．５以下の置換めっき液を用いる置換めっき法によって前記金属配線上に無電解めっきの触媒として作用するパラジウムからなる触媒金属膜を選択的に形成する工程と、無電解めっき法によって前記触媒金属膜上に前記バリア膜を選択的に形成する工程とを備えた製造方法である。
【００１１】
上記半導体装置の製造方法では、液温が３０℃以上沸点未満の置換めっき液を用いる置換めっき法によって前記金属配線上に無電解めっきの触媒として作用する触媒金属膜を選択的に形成することから、触媒金属膜を金属配線上に均一に形成することが可能になる。一方、置換めっき液の温度が３０℃よりも低い場合には、触媒金属が未析出となりやすい。そのため、金属配線上に均一な触媒金属膜を形成することが困難になる。他方、置換めっき液の温度が沸点を超えると、置換めっき液内で気化が起こり、静水として保つことが難しくなる。また、一部の金属配線上で連続的な気化が起こる場合もある。そのため、金属配線上に均一な触媒金属膜を形成することが困難になる。したがって、置換めっき液の温度は、３０℃以上、その置換めっき液の沸点未満とする。
【００１２】
また、置換めっき液のｐＨは０．５〜２．５、より好ましくは０．５〜２．０としておく必要がある。置換めっき液のｐＨ調整を行わないと、例えばｐＨが０．５よりも低い場合には、金属配線上以外の表面にも触媒金属が物理的に吸着しやすくなるため、選択的に置換めっきを行うことが困難になる。また、ｐＨが２．５より高いと、触媒金属の析出速度が低下し、触媒金属が析出しにくくなる。したがって、ｐＨは０．５以上２．５以下が望ましく、より好ましくは０．５以上２．０以下とする。
【００１３】
また、無電解めっきによって、銅もしくは銅合金を用いた金属配線表面を被覆するバリア膜を選択的に形成する際に、上記説明したように、銅よりもイオン化傾向が小さく無電解めっきの触媒として機能する金属イオン水溶液のｐＨと温度を管理した溶液で置換めっきを行うことから、金属配線表面を均一に触媒化し、銅表面に例えばコバルトタングステンリン、ニッケルタングステンリン等を無電解めっきで選択的に形成することを可能としている。このように銅表面を選択的にコバルトタングステンリン、ニッケルタングステンリン等で被覆することから、銅の拡散が防止される。
【００１４】
【発明の実施の形態】
本発明の半導体装置の製造方法に係る実施の形態を、図１の製造工程断面図によって説明する。
【００１５】
図１の（１）に示すように、通常のプロセス技術を用いて、半導体基板（図示せず）上に所定の素子（例えばトランジスタ、キャパシタ等）（図示せず）を形成し、さらに層間絶縁膜１１を例えば酸化シリコン膜１２、窒化シリコン膜１３、酸化シリコン膜１４の積層構造で形成し、例えば酸化シリコン膜１４に溝１５を形成して、その溝１５に金属配線２１を形成する。金属配線２１は、以下のようにして形成する。まず、層間絶縁膜１１に形成した溝１５内壁に、例えばスパッタリング、化学的気相成長法等の成膜手段によって、窒化タンタルを堆積してバリア層２２を形成した後、電解めっき法によって上記溝１５に銅を埋め込む。その後、ＣＭＰ法によって余剰な銅やバリア層を除去して層間絶縁膜１１表面を平坦化することにより、溝１５内に銅よりなる金属配線２１を形成する。
【００１６】
続いて、図１の（２）に示すように、ＣＭＰ後の金属配線２１表面に形成される自然酸化膜（図示せず）を除去する目的で弱酸性水溶液（例えば濃度が１％のフッ酸水溶液）処理を行う。
【００１７】
続いて、温度およびｐＨの管理された水溶性のパラジウム塩〔例えば塩化パラジウム（ＰｄＣｌ2 ）〕水溶液に浸漬する。ここで、パラジウムは銅よりもイオン化傾向が小さいので、Ｐｄ2+＋Ｃｕ→Ｐｄ＋Ｃｕ2+の反応が進み（銅とパラジウムイオン間で電子の授受）、銅とパラジウムの置換めっきが起こる。この反応は、塩化パラジウム（ＰｄＣｌ2 ）水溶液に金属銅が接触している部分においてのみ起こるため、銅からなる金属配線２１表面はパラジウムで置換され、薄いパラジウムからなる触媒金属膜２６が形成される。やがて置換反応速度は急激に遅くなるため、必要以上のパラジウムが銅からなる金属配線２１に取り込まれることはない。しかも、金属配線２１表面上にのみ選択的に触媒金属膜２６が成膜されるため、触媒金属膜２６を介しての金属配線２１間のショートは起こらない。
【００１８】
なお、金属配線２１表面を被覆する触媒金属膜２６は、パラジウムに限定されるものではなく、銅よりもイオン化傾向が小さく、触媒作用を有する金属〔例えば、金（Ａｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）等〕であればよい。例えば、金塩〔例えば塩化金（ＡｕＣｌ3 ）〕水溶液、もしくは白金塩〔例えば塩化白金（ＰｔＣｌ4 ）、硫酸白金（Ｐｔ（ＳＯ4 ）2 ・４Ｈ2 Ｏ）〕水溶液を用いても、銅と金イオンもしくは白金イオンとで置換めっきが起こり、上記同様の効果を得ることができる。
【００１９】
金属配線２１表面を触媒金属膜２６で被覆した後、図１の（３）に示すように、無電解めっきによって、触媒金属膜２６上にバリア膜３１を例えばコバルトタングステンリン膜で選択的に成膜する。このとき、コバルトタングステンリンは、金属配線２１上の触媒金属膜２６上のみに成膜されるため、金属配線２１上に選択的にバリア膜３１を成膜することができる。そして、上記パラジウムの置換めっきによって金属配線２１上に均一に触媒金属膜２６を形成しておくことによって、金属配線２１上にのみ、連続的に薄くかつ均一なコバルトタングステンリンからなるバリア膜３１を形成することができる。
【００２０】
上記無電解めっきによって成膜されるバリア膜３１は、コバルトタングステンリンに限定するものではなく、銅の拡散を防止するバリア機能を持つものであればよく、例えばニッケルタングステンリン（ＮｉＷＰ）であってもよい。
【００２１】
上記酸化物（例えば自然酸化膜）の除去処理条件の一例としては、溶液に濃度が１％のフッ酸水溶液を用い、処理時間を２秒〜３０秒の範囲に設定した。
【００２２】
置換めっき条件の一例としては、処理溶液に塩化パラジウム（ＰｄＣｌ2 ）水溶液と塩酸（ＨＣｌ）との混合溶液を用い、上記塩化パラジウムを０．４ｇ／ｄｍ3 、上記塩酸を１０ｃｍ3 ／ｄｍ3 とし、処理時間を１分〜３分の範囲、処理温度を３０℃以上沸点未満の範囲、ｐＨを０．５〜２．５、好ましくは０．５〜２．０の範囲で設定した。
【００２３】
上記コバルトタングステンリンのめっき条件の一例としては、めっき液の組成を、タングステン酸アンモニウムを１０ｇ／ｄｍ3 、塩化コバルトを３０ｇ／ｄｍ3 、次亜リン酸アンモニウムを２０ｇ／ｄｍ3 、シュウ酸アンモニウムを８０ｇ／ｄｍ3 とし、その他に界面活性剤を添加した。また液温度を９０℃、ｐＨを８．５〜１０．５の範囲に設定した。
【００２４】
次に、上記置換めっき液の条件を、表１および図２に示すＣｏＷＰ膜の成膜速度と置換めっき液の温度との関係によって、以下に説明する。
【００２５】
下記表1では、パラジウム（Ｐｄ）選択性として、置換めっき液のｐＨによって、銅からなる金属配線上にパラジウムが選択的に生成されるか否かを調べた。表１に示すように、ｐＨが０．４ではパラジウムは選択的に生成することができなかったが、ｐＨが０．５以上になるとパラジウムは選択的に金属配線上に生成することがわかった。また、触媒金属膜としてパラジウム膜を形成した場合の、置換めっき液のｐＨによって、バリア膜となるコバルトタングステンリン（ＣｏＷＰ）のめっき性について調べた。その結果、ｐＨが０．４〜２．０では良好なめっき性が確認でき、ｐＨが３．０では不十分となった。したがって、置換めっきのｐＨは０．５〜２．５とし、好ましくは０．５〜２．０の範囲とした。
【００２６】
【表１】
Figure 0004055319
【００２７】
また、図２では、縦軸にＣｏＷＰ膜の成膜速度を示し、横軸に置換めっき液の温度を示す。
【００２８】
図２に示すように、置換めっき液の温度が２５℃、２０℃ではＣｏＷＰ膜の成膜レートが２０ｎｍ／ｍｉｎにも達しない。このように置換めっき液の温度が３０℃よりも低い場合には、触媒金属が未析出となりやすく、そのため、金属配線上に均一な触媒金属膜を形成することが困難になるためである。他方、置換めっき液の温度が３０℃以上になると、ＣｏＷＰ膜の成膜レートが１００ｎｍ／ｍｉｎ近くもしくはそれ以上となり、十分に量産に対応できる成膜レートとなることがわかった。このように、置換めっき液の温度が３０℃以上になると、金属配線上に触媒金属が選択的に析出しやすくなり、しかも金属配線上に触媒金属膜が均一に連続膜状に形成されるようになる。なお、置換めっき液の温度が沸点を超えると、置換めっき液内で気化が起こり、静水として保つことが難しくなる。また、一部の金属配線上で連続的な気化が起こる場合もある。そのため、金属配線上に均一な触媒金属膜を形成することが困難になる。したがって、置換めっき液の温度は３０℃以上置換めっき液の沸点未満とする。
【００２９】
上記半導体装置の製造方法では、液温が３０℃以上沸点未満で、ｐＨが０．５〜２．５、より好ましくは０．５〜２．０の置換めっき液を用いる置換めっき法によって金属配線２１上に無電解めっきの触媒として作用する触媒金属膜２６を選択的に形成することから、触媒金属膜２６を金属配線２１上に均一に形成することが可能になる。
【００３０】
上記のように、銅よりもイオン化傾向が小さく無電解めっきの触媒として機能する金属イオン水溶液のｐＨと温度を管理した溶液で置換めっきを行うことから、金属配線２１表面は均一かつ選択的に触媒化し触媒金属膜２６が形成される。そのため、無電解めっきによって、銅もしくは銅合金を用いた金属配線２１表面を被覆するコバルトタングステンリン、ニッケルタングステンリン等のバリア膜３１を形成する際に、触媒金属膜２６を介して金属配線２１表面にバリア膜３１を選択的に形成することを可能としている。このように金属配線２１表面を選択的にコバルトタングステンリン、ニッケルタングステンリン等のバリア膜３１で被覆できることから、銅の拡散が防止される。
【００３１】
【発明の効果】
以上、説明したように本発明の半導体装置の製造方法によれば、銅もしくは銅合金からなる金属配線上に選択的に触媒金属膜を形成し、その触媒金属膜上にのみ、すなわち金属配線上のみに選択的にバリア膜を形成することが可能になる。その結果、窒化シリコンのような誘電率の高いバリア膜を配線および層間絶縁膜上の全面に用いる必要がなくなるので、同一層の配線間および配線層間の実効誘電率を低く抑えることができる。
【００３２】
また、金属配線上に触媒金属膜を選択的にかつ均一に形成することができるので、無電解めっきによって触媒金属膜上に形成するバリア膜は均一にしかも薄く形成することができる。その結果、金属配線上のバリア膜の盛り上がり、言い換えればバリア膜による段差を低減することが可能となり、上層配線を形成する際の平坦性を向上させることができ、上層配線の信頼性の向上が図れる。
【００３３】
さらに、一般に用いられる触媒活性化処理を行うとスズの混入は避けられないが、本発明の製造方法ではスズは混入しない。そのため、配線抵抗の上昇を抑えることができ、それとともに、スズの影響による配線の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図２】ＣｏＷＰ膜の成膜速度と置換めっき液の温度との関係図である。
【図３】課題を説明する模式断面図である。
【符号の説明】
２１…金属配線、２６…触媒金属膜、３１…バリア膜

Claims (3)

  1. 無電解めっき法によって銅もしくは銅合金を用いた金属配線上に前記金属配線の拡散防止として機能するコバルトタングステンリンからなるバリア膜を形成する際に、
    液温が３０℃以上沸点未満かつｐＨが０．５以上２．５以下の置換めっき液を用いる置換めっき法によって前記金属配線上に無電解めっきの触媒として作用するパラジウムからなる触媒金属膜を選択的に形成する工程と、
    無電解めっき法によって前記触媒金属膜上に前記バリア膜を選択的に形成する工程と
    を備えたことを特徴とする半導体装置の製造方法。
  2. 前記金属配線上に前記触媒金属膜を連続膜で形成する
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記金属配線上に前記触媒金属膜を介してバリア膜を連続膜で形成する
    ことを特徴とする請求項１記載の半導体装置の製造方法。
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4644924B2 (ja) * 2000-10-12 2011-03-09 ソニー株式会社 半導体装置およびその製造方法
US6528185B2 (en) * 2001-02-28 2003-03-04 Hong Kong Polytechnic University Cobalt-tungsten-phosphorus alloy diffusion barrier coatings, methods for their preparation, and their use in plated articles
US20040126548A1 (en) * 2001-05-28 2004-07-01 Waseda University ULSI wiring and method of manufacturing the same
TWI236092B (en) * 2001-10-05 2005-07-11 Semiconductor Tech Acad Res Ct Electroless plating process, and embedded wire and forming process thereof
JP3820975B2 (ja) * 2001-12-12 2006-09-13 ソニー株式会社 半導体装置及びその製造方法
JP2005536628A (ja) * 2002-04-03 2005-12-02 アプライド　マテリアルズ　インコーポレイテッド 無電解堆積法
JP4117672B2 (ja) 2002-05-01 2008-07-16 ソニー株式会社 固体撮像素子及び固体撮像装置、並びにこれらの製造方法
US6821324B2 (en) * 2002-06-19 2004-11-23 Ramot At Tel-Aviv University Ltd. Cobalt tungsten phosphorus electroless deposition process and materials
JP2004031586A (ja) * 2002-06-25 2004-01-29 Sony Corp 半導体装置の製造方法
KR20040007098A (ko) * 2002-07-16 2004-01-24 주식회사 하이닉스반도체 구리배선을 포함하는 반도체소자 및 그 제조방법
JP3636186B2 (ja) * 2002-10-11 2005-04-06 ソニー株式会社 半導体装置の製造方法
KR100530008B1 (ko) * 2002-12-06 2005-11-22 재단법인서울대학교산학협력재단 Ｒｕ 박막 증착방법
JP4663965B2 (ja) * 2003-02-27 2011-04-06 株式会社荏原製作所 基板処理方法及び基板処理装置
US6902605B2 (en) * 2003-03-06 2005-06-07 Blue29, Llc Activation-free electroless solution for deposition of cobalt and method for deposition of cobalt capping/passivation layer on copper
JP3694512B2 (ja) * 2003-04-18 2005-09-14 沖電気工業株式会社 半導体装置の製造方法
US6794288B1 (en) 2003-05-05 2004-09-21 Blue29 Corporation Method for electroless deposition of phosphorus-containing metal films onto copper with palladium-free activation
US20040248403A1 (en) * 2003-06-09 2004-12-09 Dubin Valery M. Method for forming electroless metal low resistivity interconnects
US7223694B2 (en) * 2003-06-10 2007-05-29 Intel Corporation Method for improving selectivity of electroless metal deposition
KR100499174B1 (ko) * 2003-06-17 2005-07-01 삼성전자주식회사 이미지 소자
JP2005015885A (ja) * 2003-06-27 2005-01-20 Ebara Corp 基板処理方法及び装置
US7008871B2 (en) * 2003-07-03 2006-03-07 International Business Machines Corporation Selective capping of copper wiring
JP2005056945A (ja) * 2003-08-08 2005-03-03 Hitachi Ltd 半導体装置の製造方法
US7026244B2 (en) * 2003-08-08 2006-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Low resistance and reliable copper interconnects by variable doping
JP3647853B1 (ja) * 2003-10-24 2005-05-18 沖電気工業株式会社 半導体装置の配線構造及びその製造方法
JP4207749B2 (ja) * 2003-10-28 2009-01-14 沖電気工業株式会社 半導体装置の配線構造及びその製造方法
US20050211264A1 (en) * 2004-03-25 2005-09-29 Tokyo Electron Limited Of Tbs Broadcast Center Method and processing system for plasma-enhanced cleaning of system components
JP3910973B2 (ja) * 2004-04-22 2007-04-25 株式会社東芝 半導体装置の製造方法
US7268074B2 (en) * 2004-06-14 2007-09-11 Enthone, Inc. Capping of metal interconnects in integrated circuit electronic devices
JP2006063386A (ja) * 2004-08-26 2006-03-09 Tokyo Electron Ltd 半導体装置の製造方法
US7935631B2 (en) 2005-07-04 2011-05-03 Freescale Semiconductor, Inc. Method of forming a continuous layer of a first metal selectively on a second metal and an integrated circuit formed from the method
KR101180158B1 (ko) * 2005-07-13 2012-09-07 인더스트리얼 테크놀로지 리서치 인스티튜트 ＴＦＴ 구리 게이트 공정을 위한 무전해 ＮｉＷＰ 접착 및캡핑층
US7547972B2 (en) * 2006-09-29 2009-06-16 Waseda University Laminated structure, very-large-scale integrated circuit wiring board, and method of formation thereof
JP2008134694A (ja) 2006-11-27 2008-06-12 Philtech Inc Ｒｆパウダーの付加方法およびｒｆパウダー付加基体シート
JP2008134695A (ja) 2006-11-27 2008-06-12 Philtech Inc 基体データ管理システム
JP2008135446A (ja) * 2006-11-27 2008-06-12 Philtech Inc Ｒｆパウダーの製造方法
JP2008134815A (ja) 2006-11-28 2008-06-12 Philtech Inc Ｒｆパウダーの提供方法およびｒｆパウダー含有液
JP2008135951A (ja) 2006-11-28 2008-06-12 Philtech Inc Ｒｆパウダー粒子、ｒｆパウダー、およびｒｆパウダー含有基体
JP2008134816A (ja) 2006-11-28 2008-06-12 Philtech Inc Ｒｆパウダー粒子、ｒｆパウダー、およびｒｆパウダーの励起方法
JP2008136019A (ja) * 2006-11-29 2008-06-12 Philtech Inc 磁界結合装置および読取り装置
US8237622B2 (en) 2006-12-28 2012-08-07 Philtech Inc. Base sheet
KR100856543B1 (ko) * 2007-05-30 2008-09-04 재단법인서울대학교산학협력재단 반도체 소자용 구리 배선의 산화 및 확산 방지막 형성방법
US9034752B2 (en) 2013-01-03 2015-05-19 Micron Technology, Inc. Methods of exposing conductive vias of semiconductor devices and associated structures
CN106663615B (zh) * 2014-08-28 2019-08-27 三菱电机株式会社 半导体装置的制造方法、半导体装置
CN106887424B (zh) * 2017-03-17 2020-11-24 京东方科技集团股份有限公司 导电图案结构及其制备方法、阵列基板和显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5169680A (en) * 1987-05-07 1992-12-08 Intel Corporation Electroless deposition for IC fabrication
JP2731040B2 (ja) * 1991-02-05 1998-03-25 三菱電機株式会社 半導体装置の製造方法
US5382447A (en) * 1993-12-02 1995-01-17 International Business Machines Corporation Process for fabricating improved multilayer interconnect systems
US5525204A (en) * 1994-09-29 1996-06-11 Motorola, Inc. Method for fabricating a printed circuit for DCA semiconductor chips
TW341022B (en) * 1995-11-29 1998-09-21 Nippon Electric Co Interconnection structures and method of making same
US6060176A (en) * 1995-11-30 2000-05-09 International Business Machines Corporation Corrosion protection for metallic features
US5824599A (en) * 1996-01-16 1998-10-20 Cornell Research Foundation, Inc. Protected encapsulation of catalytic layer for electroless copper interconnect
US5674787A (en) * 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
US5695810A (en) * 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
US6565731B1 (en) * 1997-06-03 2003-05-20 Shipley Company, L.L.C. Electroplating process
EP0901153B1 (en) * 1997-09-02 2009-07-15 Ebara Corporation Method and apparatus for plating a substrate
US6197688B1 (en) * 1998-02-12 2001-03-06 Motorola Inc. Interconnect structure in a semiconductor device and method of formation
US6251781B1 (en) * 1999-08-16 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Method to deposit a platinum seed layer for use in selective copper plating

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