JP4049834B2

JP4049834B2 - 半導体材料薄膜の製造方法

Info

Publication number: JP4049834B2
Application number: JP23342896A
Authority: JP
Inventors: ミシェル・ブリュエル
Original assignee: コミツサリアタレネルジーアトミーク
Priority date: 1995-09-13
Filing date: 1996-09-03
Publication date: 2008-02-20
Anticipated expiration: 2016-09-03
Also published as: FR2738671B1; EP0763849B1; KR100400684B1; KR970018021A; US5714395A; DE69617147T2; EP0763849A1; DE69617147D1; JPH09181011A; FR2738671A1

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体材料から形成される薄膜、特に単結晶フィルムから形成される薄膜の製造方法に関するものである。
【０００２】
このタイプのフィルムは、マイクロエレクトロニクスの分野において多数の応用に使用されている。例えば、これらは、絶縁体上のシリコン基板のような基板の製造に際して、メンブレンの作製に際して、例えばＸ線リソグラフィー法のような手法に使用されるようなマスクの製作に際して、また、いくつかの活性層を備える集積回路の製造に際して、使用される。
【０００３】
【従来の技術】
単結晶半導体薄膜を作製するための方法およびプロセスとしては、いくつかのものが公知である。そして、これらの方法は、複雑なものであって、実現するには高価であることが多い。多結晶材料あるいはアモルファス材料からなるフィルムを作ることは比較的容易であるけれども、単結晶フィルムを作ることは、ずっと困難である。
【０００４】
単結晶フィルムの作製方法は、いわゆる”絶縁体上のシリコン（Silicon on Insulator）” 基板の製造に使用される方法のいくつかを含んでいる。この場合、”絶縁体上のシリコン”基板の作製は、単結晶シリコンフィルムをこのフィルムからは電気的に絶縁された基板上に支持させて作ることを目的とするものである。ヘテロエピタキシャル法は、結晶を成長させるのに使用することができる。例えば、シリコンの格子定数と同じくらいの格子定数を有する他の元素からなる単結晶基板上に、シリコンの結晶薄膜を成長させることができる。このような基板としては、サファイア（Ａｌ₂Ｏ₃）基板、あるいは、フッ化カルシウム（ＣａＦ₂ ）基板、等が利用可能である。これに関しては、下記文献（１）を参照することができる。
【０００５】
いわゆる”ＳＩＭＯＸ”（Separation by IMplantation of Oxgen）プロセスにおいては、基板の大部分から単結晶シリコン薄膜を隔離するよう、シリコン体積中に酸化シリコン層を形成するために、シリコン基板中に高濃度で酸素がイオン打込される。さらに詳細な情報に関しては、この方法について詳細な説明がなされている下記文献（２）を参照することができる。
【０００６】
他のプロセスにおいては、機械的−化学的侵食あるいは化学的侵食によるウェハの薄肉化の原理が使用される。このカテゴリーにおいて最も有効なプロセスは、また、エッチング−停止原理を使用している。エッチング−停止原理においては、所望の厚さになった時点でウェハの薄肉化を停止することにより、一様な厚さを保証する。この手法においては、例えば、所望の厚さのフィルムとすべきｎ型基板に対して、まずｐ型ドーピングがなされる。そして、化学浴中において、ｎ型シリコンに対しては活性的でありかつｐ型シリコンに対しては非活性的であるような化学的エッチングが基板に対して施される。これに関しては、下記文献（３）および（４）を参照することができる。
【０００７】
〔参考文献〕
（１）1986, IEEE SOS/SOI Technology Workshop, Sept. 30 - Oct. 2, 1986, South seas plantation resort and yatch Harbour Captiva Island, Florida.
（２）SIMOX SOI for Integrated Circuit Fabrication by Hon Wai Lam, IEEE Circuits and Devices Magazine, July 1987.
（３）Silicon on Insulator Wafer Bonding Wafer Thinning Technological Evaluations by Haisma, Spierings, Biermann and Pals, Japanese Journal of Applied Physics, vol. 28, No. 8, August 1989.
（４）Bonding of silicon wafers for silicon on insulator, by Maszra, Goetz, Caviglia and McKitterick, Journal of Applied Physics 64 (10), November 15 1988.
【０００８】
【発明が解決しようとする課題】
単結晶薄膜の様々な作製プロセスは、作製方法に関して、以下において説明するように欠点を有している。
【０００９】
ヘテロエピタキシャルプロセスは、基板の性質により制限される。すなわち、基板の格子定数が、厳密には半導体の格子定数とは一致していないことにより、薄膜が多数の結晶欠陥を有することになる。さらに、これら基板は、高価なものであり、また、脆いものである。そして、制限されたサイズでしか存在し得ない。
【００１０】
ＳＩＭＯＸプロセスは、非常に大量の打込量を伴うイオン打込を必要とし、それには、非常に重くまた複雑な打込機を必要とする。すなわち、このような機械においては、スループットが低いものであり、スループットを急激に向上させることは考え難い。
【００１１】
薄肉化プロセスは、エッチング−停止原理を使用しなければ、一様性および質の観点から比較になるものではない。うまくないことに、このエッチング−停止原理は、プロセスを複雑なものとし、場合によっては、フィルムの使用を制限することになる。エッチング−停止原理が、ｎ型基板中へのｐ型ドーピングによりなされているときには、その後のフィルム内における電子デバイスの製造は、ｐ型フィルムの性質に応じて適用されなければならない。
【００１２】
【従来の技術】
また、半導体材料の薄膜を作製するための、次のようなプロセスが公知である。すなわち、薄膜をガス状微小ブリスター層の導入により画成された平面に沿って基板から分離することにより、薄膜が形成されるようなプロセスである。このプロセスは、３つの主要なステップから構成される。
【００１３】
第１ステップは、ウェハの体積中における薄膜の範囲を規定するガス状微小ブリスター層を形成するためのもので、適切なイオンを半導体ウェハに衝突させる。
【００１４】
第２ステップにおいては、厚いスティフナーを使用することにより、基板表面が硬化される。この場合、硬化される基板表面は、先にこの基板表面自身を挿通して衝撃がなされたものである。スティフナーは、剛直な材料からなるもので、プロセスの第３ステップの実行時、および、それの形成後における薄膜の凝集力および形状を維持し得るよう構成されている。
【００１５】
第３ステップにおいては、熱処理を行う。この熱処理は、ウェハ内における結晶再配列効果により、また、微小ブリスターにおける圧力効果により、薄膜と基板残部との間の分離を引き起こす。しかしながら、薄膜は、スティフナーに対して堅固に取り付けられたままである。
【００１６】
このプロセスに関しては、下記文献（５）を参照することができる。このプロセスは、多くの利点を有している。そして、選択された半導体の性質とは同一ではない性質の初期基板を使用する必要がある、非常に大きな打込量が必要である、エッチング−停止を行う必要がある、などといった上記他のプロセスの制約を克服することができる。
【００１７】
〔参考文献〕
（５）フランス特許Ａ−２６８１４７２。
【００１８】
【発明が解決しようとする課題】
しかしながら、このプロセスにおける重大な限界は、薄膜は、薄膜を十分に剛直にすることになるスティフナーを使用することによってしか得られないということにある。
【００１９】
したがって、本発明の１つの目的は、スティフナーを使用しなくても良い程度に十分に剛直な薄膜を作製し得るプロセスを提供することである。
【００２０】
他の目的は、一様であり、かつ、制御された厚さを有するフィルムを得るために使用することができるプロセスを提供することである。
【００２１】
他の目的は、比較的小さなエネルギー消費で実現することができる単純なプロセスを提供することである。
【００２２】
【課題を解決するための手段】
上記目的を達成するために、本発明の対象は、半導体材料から形成される薄膜の製造方法であって、
−半導体材料から形成されているウェハ内において表面層の範囲を規定するようウェハ内にガス状微小ブリスターからなる分裂層を形成するために、半導体の結晶面に対して実質的に平行なウェハの表面を通してイオンを打ち込むステップと、
−結晶再配列効果およびガス状微小ブリスターにおける圧力効果に基づいて、微小ブリスター層に沿った表面層のウェハの残部からの分離を引き起こし得る高温においてウェハを熱処理するステップとを具備してなり、この場合において、
熱処理により分離され得るよう十分に剛直でありかつ表面層を含む薄膜を得るために、イオンの侵入深さが最小所定深さに等しいか、あるいは、最小所定深さを超えるようなエネルギーで、打込が行われることを特徴としている。
【００２３】
本発明の目的に対して、”ガス状微小ブリスター”とは、材料中への水素ガスイオンまたは希ガスイオンの打込により生成された任意のキャビティまたは微小キャビティのことである。キャビティは、非常に平坦な形態、言い換えれば、高さが非常に低い形態、例えば、数個の内部原子距離くらいの高さとすることができる。あるいは、キャビティは、実質的に球形とすることもでき、また、これら２つの形態とは異なる他の任意の形態とすることができる。これらキャビティは、キャビティ壁を形成する材料の原子に固定された打込イオンから遊離したガスの自由ガス相および／または原子を含有することができる。これらキャビティは、通常、”プレートレット（platelets）”、”微小ブリスター（microblisters）”と称され、”バブル”と称されることさえある。
【００２４】
さらに、薄膜は、その機械的性質が第２ステップにおいてブリスターの膨張、膨らみ、破裂の出現を避けるに十分なものであり、よって、第２ステップにおいて表面全体の分離が起こらないようにするに十分なものであるようなフィルムである。したがって、薄膜の解放は、フィルムの完全な分離を意味する。本発明のプロセスにより得られたこのフィルムは、自立可能なものであり、言い換えれば、機械的に独立なものであり、直接的に使用することができる。
【００２５】
半導体材料のウェハは、単結晶、あるいは、多結晶とすることができる。
【００２６】
さらに、ガス状ブリスター層は、熱処理時に引き起こされる分離が薄膜の表面全体にわたる全体的な分離をもたらすような打込量で打込が行われたときには、分離層をなすことが意図されている。最小深さは、薄膜を作るために使用されている材料の性質に依存するものであって、薄膜の最小厚さにも対応するものである。
【００２７】
本発明の格別に有利な方法においては、ウェハをなす材料よりも硬い材料から形成された少なくとも１つのいわゆる”硬化”層が、イオン打込ステップに先立って、ウェハの自由表面上に形成され、硬化層の厚さは十分なものであり、打込は、イオンが硬化層を挿通し得るようなエネルギーで行われる。よって、表面層および硬化層は、薄膜を形成する。
【００２８】
そのとき、薄膜は、表面層および１つあるいは複数の硬化フィルム層を備えた多層フィルムである。打込の最小侵入深さは、常に、薄膜の厚さ、言い換えれば、これら複数の層の全体が要求された硬度特性を有するようなものである。
【００２９】
硬化層の作製に際しては、軽い原子、言い換えれば、小さな原子番号を有する原子、例えば、１４以下の原子番号を有する原子から形成される材料を使用することが好ましい。このような軽い原子は、打込イオンに対して小さな減速能力しか有していない。
【００３０】
本発明の方法は、驚くほどに低いエネルギーで実現することができる。材料の適切な選択により、打込エネルギーが２００ｋｅＶよりも小さいようなプロセスを実施することが可能とされる。
【００３１】
本発明の他の特徴点および利点は、添付図面を参照した以下の説明により明らかとなるであろう。ただし、添付図面は、例示の目的のためだけのものであって、本発明を何ら制限するものではない。
【００３２】
【発明の実施の形態】
図１は、本発明のプロセスの第１実施形態における第１ステップを示すもので、半導体材料からなるウェハ中へのイオン打込が概略的に示されている。
図２は、本発明の第１実施形態における第２ステップを示すもので、ウェハの上側層の分離による薄膜の形成が概略的に示されている。
図３は、本発明の改良された第２実施形態を示すもので、ウェハ中へのイオン打込ステップが示されている。
図４は、本発明の改良された第２実施形態を示すもので、ウェハの多層薄膜の分離が示されている。
【００３３】
図１は、本発明の第１実施形態に対応するものであって、図１に示すように、プロセスは、第１ステップとして、単結晶半導体材料あるいは多結晶半導体材料からなるウェハまたはインゴット１０中へのイオン打込を有している。
【００３４】
打込は、符号１２が付された矢印により示されている。打込は、例えば（１、０、０）面のような基板の主結晶面に対して平行なウェハ１０の上表面１４を通して行われる。打ち込まれるイオンは、希ガスイオン、あるいは、水素ガスイオンである。
【００３５】
打込により、ウェハの体積内においてイオン侵入深さの平均にほぼ等しい深さのところに、ガス状微小ブリスター層１６が形成される。この微小ブリスター層１６は、ウェハ１０内における表面層１８の範囲を規定する。この場合、表面層１８は、後に薄膜をなすことになる。
【００３６】
上記文献（５）におけるプロセスの開示は、情報の目的のために、この説明中に含めて良いと考えられることに注意が必要である。
【００３７】
特に、イオン打込時においては、ウェハは、打ち込まれたガスの原子が半導体から拡散により出ていってしまうことができる温度よりも低い温度に維持されていることが好ましいことに注意が必要である。
【００３８】
本発明においては、打込は、フィルムを剛直とするように、侵入深さが最小深さに等しいかあるいはそれよりも大きいようなエネルギーにおいて行われる。したがって、少なくともこの最小深さに到達するために、打込エネルギーは、最小深さまでのイオンの侵入に対応するしきい値エネルギーを超えなければならない。
【００３９】
深さ、および、打込エネルギーは、関連性がある。与えられた打込イオンのタイプに対しては、それらは、主に、使用される半導体材料の性質により決定される。
【００４０】
例として、表１には、シリコン中への水素イオンの打込の場合について、作製されるべきフィルム厚さと、その場合に要求される打込エネルギーとの関係を示す。
【表１】

【００４１】
表２には、本発明が好適に適用される２つの半導体材料（ＳｉおよびＳｉＣ）に関しての、フィルムを剛直とするために要求される最小打込深さ、水素イオンに対する最小打込量、および、最小打込エネルギーの値の例を示す。
【表２】

【００４２】
図２には、分裂操作を示す。基板１０は、イオン衝突が起こりかつウェハ１０内の結晶再配列によりまた微小ブリスター１６（図１）内の圧力により基板の残部２０から表面層１８の分離が起こるのに十分な温度を超える温度で熱処理される。
【００４３】
そして、表面層１８は、薄膜層を形成する。
【００４４】
熱処理温度は、使用されている半導体がシリコンの場合には、５００℃の程度である。
【００４５】
第１実施形態に改良を加えた本発明の第２実施形態を、図３および図４に示す。図３および図４に示す部材において、図１および図２に示す部材と同一または同様のものについては、同一符号を付し、その説明を省略する。
【００４６】
図３に示すように、基板１０の表面１４は、硬化層２２で覆われている。この層は、好ましくは、基板中の半導体材料よりも硬い材料から形成されている。さらに、硬化層２２は、イオン１２の打込に先立って設けられる。
【００４７】
基板１０上には、このような硬化層を１つあるいは複数設けることができる。例えば、そのような１つあるいは複数の層は、プラズマにより励起された化学気相蒸着（ＰＥＣＶＤ）法、あるいは、減圧化学気相蒸着（ＬＰＣＶＤ）法により形成することができる。あるいは、真空中における噴射または蒸着により形成することができる。あるいは、接触後に内部原子結合を形成するよう適切な表面処理がなされた表面１４上に、単に接着することができる。
【００４８】
図３の例においては、ただ１つだけの硬化層が形成されている。
【００４９】
硬化層は、打込イオンの減速に対して小さな能力しか有していない軽い原子から構成される材料からなる層であることが好ましい。ダイヤモンド（原子番号Ｚ＝６）およびシリコンカーバイド（Ｚ（Ｃ）＝６、Ｚ（Ｓｉ）＝１４）は、水素イオンのようなイオンが容易に挿通し得るとともに優れた機械特性を有する層として成膜され得る材料である。したがって、これらの材料は、本発明の実施に際して、特に好適である。これらは、公知の方法、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）またはＬＰＣＶＤ（Low Pressure Che- mical Vapor Deposition）により成膜される。
【００５０】
硬化層が基板１０に付与された後、基板は、ガス状微小ブリスター層１６を形成するために、例えば水素イオンのようなイオン１２により衝撃される。この微小ブリスター層１６は、基板１０内において、表面層１８の範囲を規定する。打込エネルギーは、イオンが硬化層２２を挿通して半導体材料内に侵入し得るように選択される。したがって、打込深さは、１つまたは複数の硬化層の厚さを超えなければならない。また、打込深さは、常に、薄膜が、言い換えれば上側層１８および硬化層２２により構成されるアセンブリが十分に剛直であるように、選択される。
【００５１】
硬化層自身が薄膜を十分に硬くしたときには、基板１０に形成された上側層１８の厚さは、厚さを考慮することなく選択することができる。
【００５２】
表３には、図示のような構成例の場合に、剛直薄膜を得るために表面１４上に形成されるべき硬化層の厚さを示す。表３は、ダイヤモンドおよびシリコンカーバイド（ＳｉＣ）からなる硬化層について示されている。表３には、また、硬化層を挿通し得るために水素イオンに対して要求される打込エネルギーを示している。
【表３】

【００５３】
打込後においては、基板に対して熱処理が行われ、図４に示すように、表面層１８および硬化層２２を含んでいる薄膜が、基板１０から解放される。
【図面の簡単な説明】
【図１】本発明のプロセスの第１実施形態における第１ステップを示すもので、半導体材料からなるウェハ中へのイオン打込が概略的に示されている。
【図２】本発明の第１実施形態における第２ステップを示すもので、ウェハの上側層の分離による薄膜の形成が概略的に示されている。
【図３】本発明の改良された第２実施形態を示すもので、ウェハ中へのイオン打込ステップが示されている。
【図４】本発明の改良された第２実施形態を示すもので、ウェハの多層薄膜の分離が示されている。
【符号の説明】
１０ウェハ
１２イオン
１４表面
１６分裂層、ガス状微小ブリスター層
１８表面層
２２硬化層

Claims

半導体材料から形成される薄膜の製造方法であって、
−半導体材料から形成されているウェハ（１０）内において表面層（１８）の範囲を規定するよう前記ウェハ内にガス状微小ブリスターからなる分裂層（１６）を形成するために、前記半導体の結晶面に対して実質的に平行な前記ウェハの表面（１４）を通してイオン（１２）を打ち込むステップと、
−結晶再配列効果および前記ガス状微小ブリスター（１６）における圧力効果に基づいて、前記微小ブリスター層に沿った前記表面層（１８）の前記ウェハの残部からの分離を引き起こすに十分な高温で前記ウェハを熱処理するステップとを具備してなり、この場合において、
前記熱処理により分離され得るよう十分に剛直でありかつ前記表面層を含む薄膜を得るために、イオンの侵入深さが最小所定深さを超えるようなエネルギーで、打込が行われ、
前記ウェハ（１０）をなす材料の硬さを超える硬さを有する材料から形成された少なくとも１つのいわゆる硬化層（２２）が、前記イオン打込ステップに先立って、前記ウェハの前記表面（１４）上に形成され、
硬化層の厚さおよび打込エネルギーは、イオンが前記硬化層を挿通し得るようなものとされ、
前記表面層および前記硬化層は、その後、前記薄膜を形成することを特徴とする半導体材料薄膜の製造方法。
前記硬化層（２２）を形成するために使用される材料の原子番号Ｚは、Ｚ≦１４であるように選択されることを特徴とする請求項１記載の方法。
前記硬化層（２２）は、励起された化学気相蒸着法を使用して形成されることを特徴とする請求項１記載の方法。
前記硬化層（２２）は、前記ウェハ（１０）の前記表面（１４）に対して接着により取り付けられることを特徴とする請求項１記載の方法。
１μｍの程度の厚さのダイヤモンド製の硬化層が形成され、イオン打込は、Ｅ≧２００ｋｅＶであるようなエネルギーＥで行われることを特徴とする請求項１記載の方法。
１．２５μｍの程度の厚さのシリコンカーバイド製の硬化層が形成され、イオン打込は、Ｅ≧２００ｋｅＶであるようなエネルギーＥで行われることを特徴とする請求項１記載の方法。
前記ウェハは、シリコンまたはシリコンカーバイドから形成され、前記最小深さは、シリコンおよびシリコンカーバイドに対して、それぞれ、５μｍおよび１．１５μｍであることを特徴とする請求項１記載の方法。