JP4045064B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関するものである。
【０００２】
【従来の技術】
昨今のダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、動作の高速化と低消費電力化及び高速インタフェース等が要求されている。ここで現在のＤＲＡＭにおいては、クロック信号に同期してデータの入出力を行うシンクロナスＤＲＡＭ（ＳＤＲＡＭ）が主流となっており、インターフェイスを高速化するためにダブルデータレイト（ＤＤＲ）方式も提案されている。なお、このＤＤＲ方式とはクロック信号ＣＫ及び反転クロック信号／ＣＫによりデータを出力し、出力レートを高める方式であるが、高速インタフェースを実現するためにはいずれの方式においても動作周波数を高めることが必要とされる。
【０００３】
しかしながら、周波数の高いクロック信号により内部動作を制御すると、該周波数が高いほどスペックにおけるマージンが減少するため、該内部動作の信頼性を担保することは難しくなる。従って、高周波数を有したクロック信号による内部動作には限界があるため、分周等をおこなうことにより内部動作の動作周波数を緩和（低減）することが必要とされる。
【０００４】
ここで、上記動作周波数の緩和は、特にデータの出力制御において採用されているが、以下において、このような機能を有する従来の半導体記憶装置について説明する。
【０００５】
図１は、従来の半導体記憶装置の構成を示す図である。図１に示されるように、この半導体記憶装置は、パッド１，３，５，３３と、クロックバッファ７，８と、コマンドバッファ９と、分周器１１と、コマンド認識部１３と、ＤＬＬ（Delayed Locked Loop）回路１５と、出力信号生成回路１７と、０°論理回路１９と、１８０°論理回路２１と、出力制御部２３と、読出回路２５と、メモリ２７と、データ制御部２９と、出力バッファ３１とを備える。ここで、０°論理回路１９はリードコマンド角度認識回路（０°）３５とカウンタ（０°）３９とを含み、１８０°論理回路２１はリードコマンド角度認識回路（１８０°）３７とカウンタ（１８０°）４１とを含む。
【０００６】
そして、クロックバッファ７，８は、外部クロック信号ｃｋが供給されるパッド１及び外部クロック信号／ｃｋが供給されるパッド３に接続される。また、コマンドバッファ９はコマンドｃｏｍが供給されるパッド５に接続され、分周器１１はクロックバッファ７，８に接続される。また、コマンド認識部１３はクロックバッファ７及びコマンドバッファ９に接続され、ＤＬＬ（Delayed Locked Loop）回路１５は分周器１１に接続される。
【０００７】
また、出力信号生成回路１７はＤＬＬ回路１５に接続され、０°論理回路１９及び１８０°論理回路２１は分周器１１とコマンド認識部１３及びＤＬＬ回路１５に接続される。さらに、出力制御部２３は０°論理回路１９及び１８０°論理回路２１に接続される。また、読出回路２５はコマンド認識部１３に接続され、メモリ２７は読出回路２５に接続される。また、データ制御部２９は、読出回路２５及び出力制御部２３に接続される。そして、出力バッファ３１は、データ制御部２９及び出力信号生成回路１７に接続される。なお、データＤが出力されるパッド３３が出力バッファ３１に接続される。
【０００８】
以下において、上記のような構成を有する従来の半導体記憶装置の動作を説明する。パッド１，３に供給された外部クロック信号ｃｋ，／ｃｋは、クロックバッファ７，８により緩衝され、分周器１１に入力される。そして、分周器１１は、内部クロック信号clkz, clkxを分周することにより、内部クロック信号clke0z, clke18z, clko0z, clko18zを生成する。
【０００９】
一方、パッド５に供給されたコマンドは、コマンドバッファ９により緩衝され、コマンド認識部１３に入力される。そして、コマンド認識部１３はリードコマンドreadを生成して、リードコマンド角度認識回路（０°）３５及びリードコマンド角度認識回路（１８０°）３７と読出回路２５に供給する。ここで、リードコマンド角度認識回路（０°）３５は供給されたコマンドが内部クロック信号clke0zに同期して入力されたものであるか否かを関知し、リードコマンド角度認識回路（１８０°）３７は供給されたコマンドが内部クロック信号clke18zに同期して入力されたか否かを関知して、それぞれ出力制御信号を出力制御部２３へ供給する。なおここで、内部クロック信号clke18zの位相は内部クロック信号clke0zの位相に対し１８０°ずれたものとされる。
【００１０】
なお、ＤＬＬ回路１５は、分周器１１により生成された内部クロック信号clke0z, clke18z, clko0z, clko18zを所定時間遅延することにより、内部クロック信号clke0z, clke18z, clko0z, clko18zに対して、あたかもＤＬＬ回路１５からパッド３３まで経路４３の伝送時間ＴＡＣに対応する位相だけ進んだ内部クロック信号oclke0z, oclke18z, oclko0z, oclko18zを生成する。
【００１１】
以下において、図１に示された従来の半導体記憶装置によるデータ読み出し動作を、図２を参照しつつ説明する。なお、ここでは例としてレイテンシが６の場合を説明する。すなわち、図２（ａ）及び図２（ｍ）に示されるように、リードコマンドreadがパッド５に供給された時刻Ｔｉから外部クロック信号ｃｋの６周期（クロック）分に相当する時間だけ遅れた時刻ＴｏからデータＤｎ（ｎは自然数）がパッド３３から出力されるものとする。
【００１２】
まず図２（ｂ）〜（ｅ）の波形４６に示されるように、外部クロック信号ｃｋに基づいて、分周器１１により２分周された内部クロック信号clke0z, clke18z, clko0z, clko18zが生成される。ここで、波形４４は外部クロック信号ｃｋに同期した内部クロック信号clke0z, clke18zを示し、波形４５は外部クロック信号ｃｋを反転させた外部クロック信号／ｃｋに同期した内部クロック信号clko0z, clko18zを示す。また、内部クロック信号clke18z, clko18zは、それぞれ内部クロック信号clke0z, clko0zに対して位相が１８０°ずれたものとされる。
【００１３】
従って、図２（ｂ）及び図２（ｃ）に示されるように、例えば内部クロック信号clke0zは外部クロック信号／ｃｋの偶数番目のクロックのみから構成され、内部クロック信号clke18zは外部クロック信号／ｃｋの奇数番目のクロックのみから構成される。
【００１４】
ここで、ＤＬＬ回路１５により遅延された信号が波形４７として示され、波形４８は波形４４に対応し、波形４９は波形４５に対応する。すなわち、例えば図２（ｂ）に示される内部クロック信号clke0zの番号４が付与されたクロックは、ＤＬＬ回路１５により所定時間遅延され、図２（ｆ）に示された内部クロック信号oclke0zの番号６が付与されたクロックとされる。
【００１５】
一方、リードコマンド角度認識回路（０°）３５は、供給された内部クロック信号clke0zに基づいて、リードコマンドreadを外部クロック信号ｃｋと位相差０°で受け取ったことを認識し、図２（ｊ）に示された信号ractp0zを生成する。なおこの信号ractp0zは、入力された内部クロック信号clke0zの一周期分の間ハイレベルを有する信号とされ、カウンタ（０°）３９に供給される。なお、リードコマンド角度認識回路（１８０°）３７は、供給された内部クロック信号clke18zに基づいて、リードコマンドreadを外部クロック信号ｃｋと位相差１８０°で受け取ったことを認識し、上記リードコマンド角度認識回路（０°）３５と同様に動作する。
【００１６】
そして、カウンタ（０°）３９は、ＤＬＬ回路１５から出力された内部クロック信号oclko0z, oclko18zに応じて、順次図２（ｋ）及び図２（ｌ）に示される信号latz, oe0zを生成する。そして時刻Ｔｏより、図２（ｆ）に示された内部クロック信号oclke0zの番号６が付与されたクロック以降のクロックに応じて、レイテンシが６のデータＤ１〜Ｄ４が、データ制御部２９及び出力バッファ３１を介して順次パッド３３より外部出力される。
【００１７】
なお、読出回路２５はリードコマンドreadに応じてメモリ２７より上記データＤ１〜Ｄ４を読み出し、データ制御部２９へ供給する。そして、データ制御部２９は、出力制御部２３から供給されたデータ制御信号に応じて該データＤ１〜Ｄ４を出力バッファ３１へ供給する。さらに、出力バッファ３１は出力信号生成回路１７から供給された信号outp1x, outp2xに応じて、データＤ１〜Ｄ４をパッド３３へ出力する。
【００１８】
以上が、図１に示された従来の半導体記憶装置におけるデータ読出し動作の説明であるが、以下において図１に示された半導体記憶装置を構成する要素の具体的な回路例を示す。
【００１９】
図３は、図１に示されたＤＬＬ回路１５の構成を示す図である。図３に示されるように、ＤＬＬ回路１５は、レプリカ回路９０と、第一遅延回路９１と、第二遅延回路９２と、シフトレジスタ９３と、１／２分周回路９４と、位相比較器５５とを備える。なお、第一遅延回路９１と第二遅延回路９２の回路構成は同じものとされる。また、レプリカ回路９０は、抵抗９５と、出力バッファ（ダミー）９６、ダミー容量９７、クロックバッファ（ダミー）９８及びダミー分周器９９がこの順で直列接続された回路からなる。なお、該ダミー分周器９９は図１に示された分周器１１と同じ遅延時間を有する回路からなり、供給される信号を分周することなく、そのまま位相比較器５５へ供給する。
【００２０】
また、１／２分周回路９４には内部クロック信号clke0zが供給され、位相比較器５５は１／２分周回路９４及びダミー分周器９９に接続される。また、シフトレジスタ９３の入力端は位相比較器５５に接続され、第二遅延回路９２を制御する。また、第二遅延回路９２の入力端は１／２分周回路９４に接続され、出力端は抵抗９５に接続される。そして、第二遅延回路９２は第一遅延回路９１における遅延時間を自己の遅延時間と一致させるように調整する。
【００２１】
ここで、第一遅延回路９１には内部クロック信号clke0z, clke18z, clko0z, clko18zが供給され、第二遅延回路９２における遅延時間と同じ時間だけ遅延された内部クロック信号oclke0z, oclke18z, oclko0z, oclko18zが生成され、出力される。また、クロックバッファ７，８から第一遅延回路９１を介して出力バッファ３１まで至る経路を「内部クロックパス」と呼ぶとき、上記レプリカ回路９０は該内部クロックパスにおける回路構成と同じ構成からなるため、内部クロックパスと同じ遅延時間を有する。
【００２２】
次に、上記ＤＬＬ回路１５の動作の概要を説明する。上記第一及び第二の遅延回路９１，９２は、シフトレジスタ９３によって最適な遅延段数が指定され、該シフトレジスタ９３は位相比較器５５により制御される。そして、位相比較器５５は、レプリカ回路９０から出力されるダミークロック信号clkrと１／２分周回路９４から供給されるクロック信号clkoutとを比較し、ダミークロック信号clkrの位相がクロック信号clkoutの位相に対して、内部クロック信号clke0zの一周期分だけ遅延するようにシフトレジスタ９３を調節する。そして、シフトレジスタ９３がこのように調節されることにより、内部クロックパスにおける遅延時間は内部クロック信号clke0zの一周期分の長さとなるため、外部クロック信号ｃｋの周波数に依らず該外部クロック信号ｃｋの立ち上がりタイミングにおいて出力データが変化することとなる。
【００２３】
また、上記の「１／２分周回路」９４は、分周率を２とし、位相比較器５５における位相の比較が第一遅延回路９１に入力される信号の１クロック先を基準としてなされるための分周回路であることを意味する。
【００２４】
以下において、上記ＤＬＬ回路１５の動作を図４の波形図を参照しつつより詳しく説明する。なお、ここではデータ出力タイミングが時刻Ｔｏであるとする。
【００２５】
まず、パッド１に供給された図４（ａ）に示される外部クロック信号ｃｋは、図１に示された分周器１１により分周され、図４（ｂ）に示された内部クロック信号clke0zが生成される。なお、図４（ａ）及び図４（ｂ）に示されるように、説明の便宜を図るため、外部クロック信号ｃｋの各クロックには０から順に整数番号が付与され、生成された内部クロック信号clke0zの各クロックにはその立ち上がりタイミングが一致する外部クロック信号ｃｋの番号と同じ番号、すなわち偶数番号が付けられる。
【００２６】
そして、内部クロック信号clke0zは、１／２分周回路９４において２分周され、図４（ｃ）に示されたクロック信号clkoutが生成される。そして、このクロック信号clkoutは第二遅延回路９２及びレプリカ回路９０を通り、図４（ｄ）に示されるダミークロック信号clkrが生成される。ここで、図４（ｄ）に示されるように、ダミークロック信号clkrはクロック信号clkoutに対して、レプリカ回路９０における遅延時間Ｄｔだけ位相が遅れることとなる。
【００２７】
このとき、時刻Ｔｏのタイミングにおいて、ダミークロック信号clkrの立ち上がりエッジをクロック信号clkoutの立ち下がりエッジと一致させるように、位相比較器５５はシフトレジスタ９３を調整し、第二遅延回路９２及び第一遅延回路９１の遅延時間が時刻Ｔ３から時刻Ｔｏの間の時間とされる。従って、図４（ｅ）に示されるように、第一遅延回路９１から出力される内部クロック信号oclke0zは、第一遅延回路９１に入力される内部クロック信号clke0zに対して、上記時刻Ｔ３から時刻Ｔｏまでと同じ時間である時刻Ｔ１から時刻Ｔ２までの時間だけ遅延される。そして例えば、図４（ｅ）においては、内部クロック信号clke0zの２の番号が付されたクロックに対応する内部クロック信号oclke0zのクロックに４の番号が付されている。
【００２８】
次に図４（ｆ）に示されるように、内部クロック信号oclke0zの４の番号が付されたクロックに応じて、時刻Ｔｏにおいてパッド３３からデータが出力され、結果的に図４（ａ）に示された外部クロック信号ｃｋの４の番号が付されたクロックに同期してデータが出力される。
【００２９】
以上が図３に示されたＤＬＬ回路１５の動作であるが、レプリカ回路９０から出力されるダミークロック信号clkrの位相が、１／２分周回路９４から出力されるクロック信号clkoutの中で第一遅延回路９１に入力される内部クロック信号clke0zの一周期分先のエッジを基準として調整されることが特徴とされる。
【００３０】
次に図５は、図１に示された従来のクロックバッファ７の構成を示す回路図である。なお、図１に示されたクロックバッファ８の構成も、図５と同様な回路図により示される。
【００３１】
図５に示されるように、クロックバッファ７は、インバータＩＮＶ１〜ＩＮＶ３と、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ３と、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ４とを含み、ＮチャネルＭＯＳトランジスタＮＴ２のゲートに外部クロック信号ｃｋが供給され、ＮチャネルＭＯＳトランジスタＮＴ３のゲートには外部クロック信号／ｃｋが供給される。また、ＮチャネルＭＯＳトランジスタＮＴ１及びＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ４のゲートには、イネーブル信号ｅｎｚが供給される。
【００３２】
そして、イネーブル信号ｅｎｚがハイレベルとなりクロックバッファ７が活性化されると、外部クロック信号ｃｋ，／ｃｋに応じた内部クロック信号clkzが生成され、出力される。
【００３３】
また図６は、図１に示された従来の分周器１１の構成を示す回路図である。図６に示されるように、分周器１１はインバータＩＮＶ４と、第一分周回路１１ａ及び第二分周回路１１ｂを含む。そして、第一分周回路１１ａは、ＮＡＮＤ回路１００〜１０８及びインバータＩＮＶ５を含み、第二分周回路１１ｂはＮＡＮＤ回路１０９〜１１７及びインバータＩＮＶ６を含む。
【００３４】
そして、第一分周回路１１ａは内部クロック信号clkzを分周して内部クロック信号clke0z, clke18zを生成し、第二分周回路１１ｂは内部クロック信号clkxを分周して内部クロック信号clko0z, clko18zを生成する。なお分周器１１は、インバータＩＮＶ４に供給される信号csuzによりリセットされる。
【００３５】
以上に述べた従来の半導体記憶装置は、ＤＤＲ方式を採用したものであって、複数の外部クロック信号ｃｋ，／ｃｋによりデータ出力が制御されるものであるが、制御が複雑となるという問題を有している。また、外部クロック信号を分周して位相の異なる複数の内部クロック信号を生成するため、該内部クロック信号を伝送するための信号線の数が増加し、ＤＬＬ回路５９の回路規模の増大と消費電流の増加を招来するという問題がある。さらには、該ＤＬＬ回路５９の回路規模の増大は、ＤＬＬ回路５９内の信号線の質的なばらつきを招き、ＤＬＬ回路５９の精度を低下させるという問題がある。
【００３６】
【発明が解決しようとする課題】
本発明は、上述の問題を解消するためになされたものであり、高い動作周波数においても動作の信頼性が高く、かつ、回路規模及び消費電流が低減された半導体記憶装置を提供することを目的とする。
【００３７】
【課題を解決するための手段】
上記の目的は、外部クロック信号に同期してデータを出力する半導体記憶装置であって、供給された前記外部クロック信号を分周し、第１の内部クロック信号を発生させる第１の分周器と、前記外部クロック信号を遅延させる遅延回路と、前記遅延回路から供給された信号を分周し、第２の内部クロック信号を発生させる第２の分周器と、アクセスコマンドが前記第１の内部クロック信号と同期して入力されたか否かを判定して判定信号を出力する認識回路と、前記第２の内部クロック信号と前記判定信号とに基づいてレイテンシのカウントを行うカウンタとを備えることを特徴とする半導体記憶装置により達成される。このような構成によれば、外部クロック信号の周波数が高くなる場合においても、内部動作周波数を低減することにより、データ制御ユニットから外部クロック信号に同期したデータの出力を実現できると共に、遅延手段に入力される信号の数を低減することができる。
【００３８】
ここで前記遅延回路は、前記外部クロック信号の位相に対し、 N をゼロでない整数として、 N 周期ずれた位相の信号を供給するように構成される。このような構成によれば、第一の分周器と第二の分周器の同期をとることができる。また前記遅延回路は、供給された前記外部クロック信号の位相を、前記外部クロック信号をｎを自然数として、２ｎ周期遅延させることにより調整することにより、容易に第一の分周器と第二の分周器の同期をとることができる。
【００３９】
また、前記第１の分周器と前記第２の分周器とを同時に起動させるリセット回路を含むように構成することもできる。このような構成によれば、第一の分周器と第二の分周器の動作を保証することができる。ここで、より具体的には、第一の分周器と第二の分周器とを電源投入時に起動させることができる。そして、このような構成によれば、第一の分周器と第二の分周器の動作をより確実に保証することができる。また、外部から供給するコマンドによりリセット回路を制御することとすれば、第一の分周器と第二の分周器の動作における自由度を高めることができる。
【００４０】
また、本発明の目的は、供給される外部クロック信号をバッファするクロックバッファと、供給されるデータ制御信号により所定のデータを出力するデータ制御ユニットとを備え、前記データを前記外部クロック信号に同期して出力する半導体記憶装置であって、
前記クロックバッファにより形成された信号を遅延させる遅延回路と、前記クロックバッファにより発生された前記信号を分周し第１の内部クロック信号を形成する第１の分周器と、前記遅延回路から供給された信号を分周して第２の内部クロック信号を形成する第２の分周器と、アクセスコマンドが前記第１の内部クロック信号と同期して入力されたか否かを判定して判定信号を出力する認識回路と、前記第２の内部クロック信号と前記判定信号とに基づいてレイテンシのカウントを行うカウンタと、を備えることを特徴とする半導体記憶装置により達成される。このような構成によれば、外部クロック信号の周波数が高くなる場合においても、周波数が低減された第１の内部クロック信号及び第２の内部クロック信号に応じて生成されるデータ出力制御信号により、データ制御ユニットからの外部クロック信号に同期したデータ出力を実現できると共に、遅延回路に入力される信号の数を低減することができる。
【００４１】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ詳しく説明する。なお、図中同一符号は、同一又は相当部分を示す。
【００４２】
図７は、本発明の実施の形態に係る半導体記憶装置の構成を示す図である。図７に示されるように、本実施の形態に係る半導体記憶装置は、パッド１，３，５，３３と、第一クロックバッファ５１，５２と、第二クロックバッファ５３，５４と、リセット回路５０と、コマンドバッファ９と、コマンド認識部１４と、ＤＬＬ（Delayed Locked Loop）回路５９と、第一分周器６１と、第二分周器６５と、出力信号生成回路６３と、０°論理回路６７と、１８０°論理回路６９と、出力制御部２３と、読出回路２５と、メモリ２７と、データ制御部２９と、出力バッファ３１とを備える。ここで、０°論理回路６７はリードコマンド角度認識回路（０°）７１とカウンタ（０°）７３とを含み、１８０°論理回路６９はリードコマンド角度認識回路（１８０°）７５とカウンタ（１８０°）７７とを含む。
【００４３】
ここで、第一クロックバッファ５１，５２は、外部クロック信号ｃｋが供給されるパッド１及び外部クロック信号／ｃｋが供給されるパッド３に接続される。またリセット回路５０は第一クロックバッファ５１，５２に接続され、第二クロックバッファ５３，５４は、第一クロックバッファ５１，５２及びリセット回路５０に接続される。また、コマンドバッファ９はコマンドｃｏｍが供給されるパッド５に接続され、コマンド認識部１４は第一クロックバッファ５１及びコマンドバッファ９に接続される。
【００４４】
また、ＤＬＬ回路５９は、リセット回路５０と第二クロックバッファ５３，５４に接続される。また、第一分周器６１はリセット回路５０及び第二クロックバッファ５３に接続され、第二分周器６５はリセット回路５０及びＤＬＬ回路５９に接続される。
【００４５】
また、出力信号生成回路６３はＤＬＬ回路５９に接続される。また、０°論理回路６７に含まれたリードコマンド角度認識回路（０°）７１及び１８０°論理回路６９に含まれたリードコマンド角度認識回路（１８０°）７５は第一分周器６１とコマンド認識部１４に接続され、カウンタ（０°）７３はリードコマンド角度認識回路（０°）７１及び第二分周器６５に接続され、カウンタ（１８０°）７７はリードコマンド角度認識回路（１８０°）７５及び第二分周器６５に接続される。さらに、出力制御部２３はカウンタ（０°）７３及びカウンタ（１８０°）７７に接続される。また、読出回路２５はコマンド認識部１４に接続され、メモリ２７は読出回路２５に接続される。また、データ制御部２９は、読出回路２５及び出力制御部２３に接続される。そして、出力バッファ３１は、データ制御部２９及び出力信号生成回路６３に接続される。なお、データＤが出力されるパッド３３が出力バッファ３１に接続される。
【００４６】
以上において、本実施の形態に係る半導体記憶装置の主たる特徴は、二つの分周器を備えると共に、それらを制御するリセット回路５０を備えていることにある。以下に、この半導体記憶装置の動作の概要を、図８の波形図を参照しつつ説明する。なお、ここでは例としてレイテンシが６の場合を説明する。すなわち、図８（ａ）及び図８（ｋ）に示されるように、リードコマンドreadがパッド５に供給された時刻Ｔｉから外部クロック信号ｃｋの６周期（クロック）分に相当する時間だけ遅れた時刻ＴｏからデータＤｎ（ｎは自然数）がパッド３３から出力されるものとする。
【００４７】
まず、パッド１に入力された図８（ａ）に示される外部クロック信号ｃｋ及びその反転信号である外部クロック信号／ｃｋは、第一クロックバッファ５１，５２に入力される。そして、これらの外部クロック信号ｃｋ，／ｃｋは、第一クロックバッファ５１，５２により緩衝され、内部クロック信号pdiclkx, pdiclkzが生成される。さらに、この内部クロック信号pdiclkx, pdiclkzはそれぞれ第二クロックバッファ５３，５４に供給される。
【００４８】
ここで、第二クロックバッファ５３，５４は、後に詳しく説明するように、リセット回路５０から供給される信号csux, csuzにより活性／不活性が制御され、活性化されているときには、内部クロック信号pdiclkx, pdiclkzに応じて生成された内部クロック信号diclkz, diclkxをＤＬＬ回路５９に供給すると共に、内部クロック信号diclkzを第一分周器６１に供給する。上記において、ＤＬＬ回路５９に供給される内部クロック信号diclkz, diclkxは、パッド１，３に供給された外部クロック信号ｃｋ，／ｃｋに対して分周されないため、ＤＬＬ回路５９に入力される内部クロック信号の数は、図１に示された従来の半導体記憶装置に比して減少する。従って、本実施の形態に係るＤＬＬ回路５９は、図１に示された従来の半導体記憶装置におけるＤＬＬ回路１５と比べ、回路規模を低減できる。
【００４９】
一方、第一クロックバッファ５１から出力された内部クロック信号pdiclkxは、コマンド認識部１４に供給される。そして、このコマンド認識部１４は、パッド５及びコマンドバッファ９を介して供給されたリードコマンドread、ライトコマンド、テストモードコマンド等のコマンドｃｏｍを認識する。そして例えば、リードコマンドreadを認識した場合には、メモリ２７から読み出したデータをデータ制御部２９へ送る動作を実行するためのリードコマンドreadを、リードコマンド角度認識回路（０°）７１とリードコマンド角度認識回路（１８０°）７５及び読出回路２５へ供給する。
【００５０】
また、第一分周器６１は、入力される内部クロック信号diclkzを２分周し、図８（ｂ），（ｃ）の波形８０に示される内部クロック信号iclke0z, iclke18zを生成する。ここで、内部クロック信号iclke18zは、内部クロック信号iclke0zに対して位相が１８０°ずれたものとされる。従って、図８（ｂ）及び図８（ｃ）に示されるように、例えば内部クロック信号iclke0zは外部クロック信号ｃｋの偶数番目のクロックのみから構成され、内部クロック信号iclke18zは外部クロック信号ｃｋの奇数番目のクロックのみから構成される。そして、この内部クロック信号iclke0zはリードコマンド角度認識回路（０°）７１に供給され、内部クロック信号iclke18zはリードコマンド角度認識回路（１８０°）７５に供給される。
【００５１】
さらに、リードコマンド角度認識回路（０°）７１は、供給されるリードコマンドreadが図８（ｂ）に示されるように内部クロック信号iclke0zと同期して時刻Ｔｉに入力されたと判定した場合には、図８（ｈ）に示される信号ract0zを生成し、カウンタ（０°）７３へ供給する。そして、この信号ract0zは、入力された内部クロック信号iclke0zの一周期の間ハイレベルを有する信号とされる。
なお、リードコマンド角度認識回路（１８０°）７５もリードコマンド角度認識回路（０°）７１と同様に動作し、供給されるリードコマンドreadが図８（ｃ）に示される内部クロック信号iclke18zと同期して入力されたと判定した場合には、信号ract18zを生成し、カウンタ（１８０°）７７へ供給する。
【００５２】
一方、ＤＬＬ回路５９から出力された内部クロック信号clkdx, clkdzは、パッド１，３に供給された外部クロック信号ｃｋ，／ｃｋに対して分周されていない信号であるが、これらの内部クロック信号clkdx, clkdzは第二分周器６５に供給されて２分周される。そして、図８（ｄ）から図８（ｇ）の波形８１に示される内部クロック信号oclke0z, oclke18z, oclko0z, oclko18zが生成され、カウンタ（０°）７３及びカウンタ（１８０°）７７へ供給される。なおこれらの内部クロック信号oclke0z, oclke18z, oclko0z, oclko18zは、カウンタ（０°）７３及びカウンタ（１８０°）７７において、レイテンシのカウントを行うために用いられるが、後述するように、波形８２に示される内部クロック信号oclke0z, oclke18zは、内部クロック信号clkdzに応じて生成され、波形８３に示される内部クロック信号oclko0z, oclko18zは、内部クロック信号clkdxに応じて生成される。
【００５３】
なお、内部クロック信号oclke0z, oclke18z, oclko0z, oclko18zは、外部クロック信号ｃｋ，／ｃｋに対してあたかもＤＬＬ回路５９からパッド３３までの経路７９における伝送時間ＴＡＣに対応する位相だけ進むように、ＤＬＬ回路５９における遅延時間が調整される。
【００５４】
そして、カウンタ（０°）７３は、第二分周器６５から供給された内部クロック信号oclko0z, oclko18zに応じて、順次図８（ｉ）及び図８（ｊ）に示される信号latz, oe0zを生成する。そして時刻Ｔｏより、図８（ｄ）に示された内部クロック信号oclke0zの番号６が付与されたクロック以降のクロックに応じて、レイテンシが６のデータＤ１〜Ｄ４が、データ制御部２９及び出力バッファ３１を介して順次パッド３３より外部出力される。
【００５５】
なお、読出回路２５はリードコマンドreadに応じてメモリ２７より上記データＤ１〜Ｄ４を読み出し、データ制御部２９へ供給する。そして、データ制御部２９は、出力制御部２３から供給されたデータ制御信号に応じて該データＤ１〜Ｄ４を出力バッファ３１へ供給する。さらに、出力バッファ３１は出力信号生成回路６３から供給された信号outp1x, outp2xに応じて、データＤ１〜Ｄ４をパッド３３へ出力する。
【００５６】
上記のように、本実施の形態に係る半導体記憶装置の主たる特徴は、二つの分周器を備えることにあるが、このために、図８に示された内部クロック信号相互間の位相が所望の関係を持たないことも考えられる。すなわち、例えば第一分周器６１から出力される二つの内部クロック信号iclke0z, iclke18zの位相が逆の場合には、外部クロック信号ｃｋを基準として０°の位相でコマンド認識部１４がリードコマンドreadを受け取った場合でも、１８０°の位相で受け取ったものとして１８０°論理回路６９が活性化される。このため、当然ながらレイテンシのカウントタイミングがずれてしまい、データ出力が所望のタイミングでなされないこととなる。
【００５７】
従って、このような問題を回避するためには、第一分周器６１と第二分周器６５との間で同期をとる必要がある。そして、ＤＬＬ回路５９の動作が安定してから同期をとることは難しいため、電源投入時か、所定のコマンドを実行する時に同期をとるのが有効である。以下においては、例として、電源投入時に同期をとる場合の動作について、図９の波形図を参照しつつ説明する。
【００５８】
まず、図９（ｂ）に示されるように、電源投入時にハイレベルに遷移する（立ち上がる）信号sttzが所定時間経過後にロウレベルへ遷移する（立ち下がる）と、リセット回路５０が待機状態となる。そして、図９（ａ）に示されるように、外部クロック信号ｃｋを時刻Ｔｓよりパッド１，３から入力すると、リセット回路５０は第一クロックバッファ５１，５２から供給された図９（ｃ）に示される内部クロック信号pdiclkx, pdiclkzに応じて、２クロック計数する。そして、図９（ｈ）に示されるように、信号csuxをハイレベルへ、かつ信号csuzをロウレベルへそれぞれ遷移させる（図中▲１▼）。
【００５９】
これにより、第二クロックバッファ５３，５４が活性化される。そして、第二クロックバッファ５３からは、内部クロック信号pdiclkxに応じて生成された図９（ｄ）に示される内部クロック信号diclkzが、ＤＬＬ回路５９及び第一分周器６１へ供給される（図中▲２▼）。また同様に、第二クロックバッファ５４からは、内部クロック信号pdiclkzに応じて生成された図９（ｅ）に示される内部クロック信号diclkxがＤＬＬ回路５９へ供給される。
【００６０】
そして、第一分周器６１は、内部クロック信号diclkzを受けて分周動作を開始する。このとき、図９（ｆ）及び図９（ｇ）に示されるように、第一分周器６１は内部クロック信号diclkzを２分周し、内部クロック信号iclke0z, iclke18zを生成する（図中▲３▼）。ここで、内部クロック信号iclke0zは、内部クロック信号diclkzを構成する最初のクロックが位相０°のクロックと割り当てられた上で、位相０°のクロックのみから構成される。なお同様に、内部クロック信号iclke18zは、内部クロック信号diclkzを構成するクロックのうちで位相が１８０°のクロックのみから構成される。
【００６１】
一方、上記のように、内部クロック信号diclkz, diclkxは、まだ動作が安定していないＤＬＬ回路５９へ供給され所定時間遅延されて、図９（ｉ）及び図９（ｊ）に示された内部クロック信号clkdx, clkdzが生成される（図中▲４▼）。そして、これらの内部クロック信号clkdx, clkdzは、第二分周器６５により２分周され、図９（ｋ）から図９（ｎ）に示された内部クロック信号oclke0x, oclke18x, oclko0x, oclko18xが生成される（図中▲５▼）。なお、内部クロック信号oclke0x, oclke18xは内部クロック信号clkdzに応じて生成され、内部クロック信号oclko0x, oclko18xは内部クロック信号clkdxに応じて生成される。そして、ここでも内部クロック信号clkdx, clkdzを構成する最初のクロックが位相０°のクロックと割り当てられた上で、位相０°のクロックのみからなる内部クロック信号oclke0x, oclko0xが生成され、位相１８０°のクロックのみからなる内部クロック信号oclke18x, oclko18xが生成される。
【００６２】
また、ＤＬＬ回路５９は、図９（ａ）及び図９（ｉ）に示されるように、内部クロック信号clkdzを構成する位相０°の最初のクロックが、例えば外部クロック信号ｃｋの２クロック先にある位相０°のクロックに対して位相が揃うよう遅延時間を調整する（図中▲６▼）。
【００６３】
このようにして、内部クロック信号clkdz, clkdxの位相を、それぞれ外部クロック信号ｃｋ，／ｃｋの位相と揃えることにより、第一分周器６１と第二分周器６５間の同期をとることができ、図８に示されたレイテンシによる安定的なデータ出力動作を遂行することができる。
【００６４】
以下においては、図７に示された半導体記憶装置の各構成要素の回路例を具体的に示す。
【００６５】
図１０は、図７に示されたＤＬＬ回路５９の構成を示す図である。図１０に示されるように、ＤＬＬ回路５９は、レプリカ回路１６０と、第一遅延回路９１と、第二遅延回路９２と、シフトレジスタ９３と、２／４分周回路１６３と、位相比較器５５とを備える。なお、第一遅延回路９１と第二遅延回路９２の回路構成は同じものとされる。また、レプリカ回路１６０は、抵抗９５と、出力バッファ（ダミー）９６、ダミー容量９７、第一クロックバッファ（ダミー）１６１及び第二クロックバッファ（ダミー）１６２がこの順で直列接続された回路からなる。また、２／４分周回路１６３には内部クロック信号diclkzが供給され、位相比較器５５は２／４分周回路１６３及び第二クロックバッファ（ダミー）１６２に接続される。また、シフトレジスタ９３の入力端は位相比較器５５に接続され、第二遅延回路９２を制御する。また、第二遅延回路９２の入力端は２／４分周回路１６３に接続され、出力端は抵抗９５に接続される。そして、第二遅延回路９２は第一遅延回路９１における遅延時間を自己の遅延時間と一致させるように調整する。
【００６６】
ここで、第一遅延回路９１には内部クロック信号diclkz, diclkxが供給され、第二遅延回路９２における遅延時間と同じ時間だけ遅延された内部クロック信号clkdx, clkdzが生成されて出力される。また、第一クロックバッファ５１，５２から第一遅延回路９１を介して出力バッファ３１まで至る経路を「内部クロックパス」と呼ぶとき、上記レプリカ回路１６０は該内部クロックパスにおける回路構成と同じ構成からなるため、内部クロックパスと同じ遅延時間を有する。
【００６７】
次に、上記ＤＬＬ回路５９の動作の概要を説明する。上記第一及び第二の遅延回路９１，９２は、シフトレジスタ９３によって最適な遅延段数が指定され、該シフトレジスタ９３は位相比較器５５により制御される。そして、位相比較器５５は、レプリカ回路１６０から出力されるダミークロック信号ndclkrと２／４分周回路１６３から供給されるクロック信号dclkoutとを比較し、ダミークロック信号ndclkrの位相がクロック信号dclkoutの位相に対して、内部クロック信号diclkzの二周期分だけ遅延するようにシフトレジスタ９３を調節する。そして、シフトレジスタ９３がこのように調節されることにより、内部クロックパスにおける遅延時間は内部クロック信号diclkzの二周期分の長さとなるため、外部クロック信号ｃｋの周波数に依らず該外部クロック信号ｃｋの立ち上がりタイミングにおいて出力データが変化することとなる。
【００６８】
また、上記の「２／４分周回路」１６３は、分周率を４とし、位相比較器５５における位相の比較が第一遅延回路９１に入力される信号の２クロック先を基準としてなされるための分周回路であることを意味する。
【００６９】
以下において、上記ＤＬＬ回路５９の動作を図１１の波形図を参照しつつより詳しく説明する。なお、ここではデータ出力タイミングが時刻Ｔｏであるとする。
【００７０】
まず、パッド１に供給された外部クロック信号ｃｋに基づいて図１１（ａ）に示された内部クロック信号diclkz形成される。なお、内部クロック信号diclkzは、図７に示された第一分周器６１により分周され、図４（ｂ）に示された内部クロック信号iclke0zが生成される。なお、図１１（ａ）及び図１１（ｂ）に示されるように、説明の便宜を図るため、内部クロック信号diclkzの各クロックには０から順に整数番号が付与され、生成された内部クロック信号iclke0zの各クロックにはその立ち上がりタイミングが一致する内部クロック信号diclkzの番号と同じ番号、すなわち偶数番号が付けられている。
【００７１】
そして、内部クロック信号diclkzは、２／４分周回路１６３において４分周され、図１１（ｃ）に示されたクロック信号dclkoutが生成される。そして、このクロック信号dclkoutは第二遅延回路９２及びレプリカ回路１６０を通り、図１１（ｄ）に示されるダミークロック信号ndclkrが生成される。ここで、図１１（ｄ）に示されるように、ダミークロック信号ndclkrはクロック信号dclkoutに対して、レプリカ回路１６０における遅延時間Ｄｔだけ位相が遅れることとなる。
【００７２】
このとき、時刻Ｔｏのタイミングにおいて、ダミークロック信号ndclkrの立ち上がりエッジをクロック信号dclkoutの立ち下がりエッジと一致させるように、位相比較器５５はシフトレジスタ９３を調整し、第二遅延回路９２及び第一遅延回路９１の遅延時間が時刻Ｔ３から時刻Ｔｏの間の時間とされる。従って、図１１（ｅ）に示されるように、第一遅延回路９１から出力される内部クロック信号clkdzは、第一遅延回路９１に入力される内部クロック信号diclkzに対して、上記時刻Ｔ３から時刻Ｔｏまでと同じ時間である時刻Ｔ１から時刻Ｔ２までの時間だけ遅延される。そして例えば、図１１（ｅ）においては、内部クロック信号diclkzの２の番号が付されたクロックに対応する内部クロック信号clkdzのクロックに４の番号が付されている。
【００７３】
次に図１１（ｆ）に示されるように、内部クロック信号clkdzの４の番号が付されたクロックに応じて、時刻Ｔｏにおいてパッド３３からデータが出力され、結果的に図１１（ａ）に示された内部クロック信号diclkzの４の番号が付されたクロックに同期してデータが出力される。
【００７４】
以上が図１０に示されたＤＬＬ回路５９の動作であるが、レプリカ回路１６０から出力されるダミークロック信号ndclkrの位相が、２／４分周回路１６３から出力されるクロック信号dclkoutの中で第一遅延回路９１に入力される内部クロック信号diclkzの二周期分先のエッジを基準として調整されることが特徴とされる。
【００７５】
ここで、上記のように、第一分周器６１と第二分周器６５との間においては同期をとる必要があり、例えばコマンドを受け取るタイミングにおける外部クロック信号ｃｋの位相が０°であるときには、データを出力するタイミングにおける外部クロック信号の位相も０°であるように調整されていなければならない。そして、このことは第一及び第二分周器６１，６５における分周動作の開始を同時点としなければならず、さらにはＤＬＬ回路５９における遅延時間の調整が入力されるクロック信号において２ｎ（ｎは自然数）周期先のクロックとされなければならないことを意味する。
【００７６】
従って例えば、図１０に示された２／４分周回路１６３が１／２分周回路に置き換えられると、図１１（ｃ）及び図１１（ｄ）にそれぞれ示されたクロック信号dclkoutとダミークロック信号ndclkrは共に倍の周波数を有することになる。そしてこのような場合には、位相比較器５５において、図１１（ａ）に示された内部クロック信号diclkzの２の番号が付されたクロックの立ち上がりタイミングに生成されたエッジと、同３の番号が付されたクロックの立ち上がりタイミングに生成されたエッジとが比較されることになる。
【００７７】
このことから、上記のような条件で分周がなされると、例えばコマンドを受け取るタイミングにおける外部クロック信号ｃｋの位相が０°であるときに、データを出力するタイミングにおける外部クロック信号の位相が１８０°となってしまうため、適正なレイテンシが得られず所望のタイミングでデータを出力することができなくなる。なお、第一及び第二分周器６１，６５の分周開始時点を調整すれば、上記２／４分周回路１６３の代わりに１／２分周回路９４を用いることもできる。
【００７８】
図１２は、図７に示された第一クロックバッファ５１の構成を示す回路図である。なお、図７に示された第一クロックバッファ５２も第一クロックバッファ５１と同様な構成を有する。
【００７９】
図１２に示されるように、第一クロックバッファ５１は、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ３と、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ４と、インバータＩＮＶ７，ＩＮＶ８とを含む。ここで、ＮチャネルＭＯＳトランジスタＮＴ２のゲートに外部クロック信号ｃｋが供給され、ＮチャネルＭＯＳトランジスタＮＴ３のゲートには外部クロック信号／ｃｋが供給される。また、ＮチャネルＭＯＳトランジスタＮＴ１及びＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ４のゲートには、イネーブル信号ｅｎｚが供給される。
【００８０】
そして、イネーブル信号ｅｎｚがハイレベルとなり第一クロックバッファ５１が活性化されると、外部クロック信号ｃｋ，／ｃｋに応じた内部クロック信号pdiclkxが生成され、出力される。
【００８１】
次に、図１３は、図７に示された第二クロックバッファ５４の構成を示す回路図である。図１３に示されるように、第二クロックバッファ５４は、ＮチャネルＭＯＳトランジスタＮＴ４〜ＮＴ６と、ＰチャネルＭＯＳトランジスタＰＴ５〜ＰＴ７と、インバータＩＮＶ９とを含む。
【００８２】
ここで、ＮチャネルＭＯＳトランジスタＮＴ６及びＰチャネルＭＯＳトランジスタＰＴ５のゲートにはロウ（Ｌ）レベルに固定された信号csuzが供給され、ＮチャネルＭＯＳトランジスタＮＴ５及びＰチャネルＭＯＳトランジスタＰＴ７のゲートには信号csuxが供給される。また、ＮチャネルＭＯＳトランジスタＮＴ４及びＰチャネルＭＯＳトランジスタＰＴ６のゲートには内部クロック信号pdiclkzが供給される。
【００８３】
そして、信号csuxがハイレベルとなったときに第二クロックバッファ５４が活性化され、内部クロック信号pdiclkzに応じてインバータＩＮＶ９から内部クロック信号diclkxが出力される。
【００８４】
なお、図７に示された第二クロックバッファ５３の構成は図１３に示された上記第二クロックバッファ５４の構成と同様であるが、上記内部クロック信号pdiclkzの代わりに第一クロックバッファ５１により生成された内部クロック信号pdiclkxが供給され、信号csuxがハイ（Ｈ）レベルに固定される点で相違する。そして、第二クロックバッファ５３は、信号csuzがロウレベルとなったときに活性化され、内部クロック信号pdiclkxに応じてインバータＩＮＶ９から内部クロック信号diclkzが出力される。
【００８５】
次に、図１４は、図７に示されたリセット回路５０の構成を示す回路図である。図１４に示されるように、リセット回路５０は、ＮＯＲ回路１２３〜１２５と、ＮＡＮＤ回路１２６，１２７と、インバータＩＮＶ１０〜ＩＮＶ１５と、ゲート回路ＧＴ１〜ＧＴ４と、論理回路１１８〜１２１とを含む。そして、ＮＯＲ回路１２３には信号sttz及びコマンドcomzが供給され、インバータＩＮＶ１２には内部クロック信号pdiclkzが供給され、インバータＩＮＶ１３には内部クロック信号pdiclkxが供給される。
【００８６】
ここで、信号sttz及びコマンドcomzがロウレベルとなるときリセット回路５０が活性化され、内部クロック信号pdiclkz, pdiclkxに応じた信号csuz, csuxが、それぞれインバータＩＮＶ１５，ＩＮＶ１４より出力される。なお、信号sttz又はコマンドcomzがハイレベルに遷移すると、信号cuszはハイレベルに固定され、信号cusxはロウレベルに固定される。
【００８７】
次に、図１５は、図７に示された第一分周器６１の構成を示す回路図である。図１５に示されるように、第一分周器６１は、ＮＡＮＤ回路１２８〜１３６と、インバータＩＮＶ１６，ＩＮＶ１７とを含む。そして、内部クロック信号diclkzがＮＡＮＤ回路１２８に供給されると共に、信号csuzがインバータＩＮＶ１６に供給される。そして、第一分周器６１は、供給される信号csuzがロウレベルに遷移するとき活性化され、ＮＡＮＤ回路１３５から内部クロック信号iclke0zが出力され、ＮＡＮＤ回路１３６から内部クロック信号iclke18zが出力される。
【００８８】
次に、図１６は、図７に示されたリードコマンド角度認識回路（０°）７１の構成を示す回路図である。なお、図７に示されたリードコマンド角度認識回路（１８０°）７５の構成は、図１６に示されたリードコマンド角度認識回路（０°）７１の構成と同様なものである。
【００８９】
図１６に示されるように、リードコマンド角度認識回路（０°）７１は、ＮＯＲ回路１３７，１３８，１５８と、ＮＡＮＤ回路１４１〜１４３と、インバータＩＮＶ１８〜ＩＮＶ２３，ＩＮＶ３３〜ＩＮＶ３６と、ＭＯＳキャパシタ１３９，１４０，１７０，１７１とを含む。そして、リードコマンドreadがインバータＩＮＶ３３に供給され、内部クロック信号iclke0zがインバータＩＮＶ２１及びインバータＩＮＶ３４とＮＯＲ回路１３８に供給される。そして、リードコマンドreacと内部クロック信号iclke0zの位相が揃ったときに、インバータＩＮＶ２３から矩形パルスをなすハイレベルの信号ractp0zが出力される。
【００９０】
次に、図１７は、図７に示されたコマンド認識部１４の構成を示す回路図である。図１７に示されるように、コマンド認識部１４は、ＮチャネルＭＯＳトランジスタＮＴ９〜ＮＴ１６と、ＰチャネルＭＯＳトランジスタＰＴ８〜ＰＴ１２と、インバータＩＮＶ２４〜ＩＮＶ３０と、ＮＡＮＤ回路１４４と、ラッチ回路１４５とを含む。そして、コマンドｃｏｍがインバータＩＮＶ２６，ＩＮＶ２８に供給され、内部クロック信号pdiclkzがインバータＩＮＶ２４とＮＡＮＤ回路１４４、ＮチャネルＭＯＳトランジスタＮＴ９，ＮＴ１４のゲート及びＰチャネルＭＯＳトランジスタＰＴ８，ＰＴ１１のゲートに供給されると共に、リードコマンドreadがインバータＩＮＶ３０から出力される。
【００９１】
次に、図１８は、図７に示されたカウンタ（０°）７３の構成を示す回路図である。なお、図７に示されたカウンタ（１８０°）７７の構成は、図１８に示されたカウンタ（０°）７３の構成と同様なものである。
【００９２】
図１８に示されるように、カウンタ（０°）７３は、論理回路１４６〜１５０と、インバータＩＮＶ３１とを含む。そして、論理回路１４６はゲートＧＴ５，ＧＴ６と、インバータＩＮＶ３２と、クロックトインバータＣＩＮＶと、ラッチ回路１５１とを含み、ゲートＧＴ５には信号ractp0zが供給される。
【００９３】
ここで、論理回路１４７，１４８，１４９，１５０はそれぞれ上記論理回路１４６と同様な構成を有し、論理回路１４７及び論理回路１４８は論理回路１４６に直列接続され、直列接続された論理回路１４９と論理回路１５０は論理回路１４８に並列接続される。また、論理回路１４６，１４７，１４８へは内部クロック信号oclke0xが供給され、論理回路１４９へは内部クロック信号oclke18xが供給され、論理回路１５０へは内部クロック信号oclko18xが供給される。そして、論理回路１４８，１５０からは、カウント結果を示す信号が出力制御部２３へ出力される。
【００９４】
次に、図１９は、図７に示された第二分周器６５の構成を示す回路図である。図１９に示されるように、第二分周器６５はインバータＩＮＶ４と、第一分周回路６５ａ及び第二分周回路６５ｂを含む。そして、第一分周回路６５ａは、ＮＡＮＤ回路１００〜１０２，１０５〜１０８，１５３，１５４及びインバータＩＮＶ５を含み、第二分周回路６５ｂはＮＡＮＤ回路１１０，１１１，１１４〜１１７，１５５〜１５７及びインバータＩＮＶ６を含む。
【００９５】
そして、第一分周回路６５ａは内部クロック信号clkdzを分周して内部クロック信号oclke0x, oclke18xを生成し、第二分周回路６５ｂは内部クロック信号clkdxを分周して内部クロック信号oclko0x, oclko18xを生成する。なお第二分周器６５は、インバータＩＮＶ４に供給される信号csuzによりリセットされる。また、上記のＮＡＮＤ回路１５３，１５７には、インバータＩＮＶ４から出力された信号csuzの反転信号が供給され、ＮＡＮＤ回路１５４〜１５６には内部電源電圧Viiが供給される。
【００９６】
以上より、本実施の形態に係る半導体記憶装置によれば、第一分周器６１及び第二分周器６５によりクロック信号が分周されるため、内部クロック信号の周波数が低減され内部動作周波数が緩和される。これにより、外部クロック信号ｃｋ，／ｃｋが高周波数化した場合においても、信頼性の高い内部動作、より具体的にはデータの出力動作を実現できる。
【００９７】
また、遅延時間を調整するＤＬＬ回路５９へ導く内部クロック信号を、外部クロック信号ｃｋ，／ｃｋに対して分周された信号とはしないことにより、ＤＬＬ回路５９に入力させる信号数を少なくして、ＤＬＬ回路５９の回路規模と消費電流を低減することができる。そしてさらには、ＤＬＬ回路５９の回路規模を低減できることから、ＤＬＬ回路５９に含まれる信号線の精度を向上させることができ、ＤＬＬ回路５９により実現される遅延の精度を高めることができる。
【００９８】
【発明の効果】
上述の如く、外部クロック信号に同期してデータを出力する半導体記憶装置であって、供給された前記外部クロック信号を分周し、第１の内部クロック信号を発生させる第１の分周器と、前記外部クロック信号を遅延させる遅延回路と、前記遅延回路から供給された信号を分周し、第２の内部クロック信号を発生させる第２の分周器と、アクセスコマンドが前記第１の内部クロック信号と同期して入力されたか否かを判定して判定信号を出力する認識回路と、前記第２の内部クロック信号と前記判定信号とに基づいてレイテンシのカウントを行うカウンタと、を備えることを特徴とする半導体記憶装置によれば、外部クロック信号の周波数が高くなる場合においても、内部動作周波数を低減することにより、データ制御ユニットからの外部クロック信号に同期したデータ出力を実現できると共に、遅延回路に入力される信号の数を低減することができるため、遅延回路の回路規模を低減することにより半導体記憶装置の回路規模及び消費電流を低減し、かつ回路製造上における遅延回路の精度を高めて動作の信頼性を高めることができる
【００９９】
ここで前記遅延回路は、前記外部クロック信号の位相に対し、 N をゼロでない整数として、 N 周期ずれた位相の信号を供給するように構成すれば、第一の分周器と第二の分周器の同期をとることができるため、層だの信頼性を高めることができる。また前記遅延回路は、供給された前記外部クロック信号の位相を、前記外部クロック信号をｎを自然数として、２ｎ周期遅延させることにより調整することにより、容易に第一の分周器と第二の分周器の同期をとることができるため、動作の信頼性を確実に得ることができる。
【０１００】
また、前記第１の分周器と前記第２の分周器とを同時に起動させるリセット回路を含むように構成することにより、第一の分周器と第二の分周器の動作を保証することができ、半導体記憶装置の動作の信頼性を担保することができる。ここで、より具体的には、第一の分周器と第二の分周器とを電源投入時に起動させることにより、第一の分周器と第二の分周器の動作をより確実に保証することができる。
【０１０１】
また、外部から供給するコマンドによりリセット回路を制御することとすれば、第一の分周器と第二の分周器の動作における自由度を高めることができるため、汎用性を向上させることができる。
【０１０２】
また、供給される外部クロック信号をバッファするクロックバッファと、供給されるデータ制御信号により所定のデータを出力するデータ制御ユニットとを備え、前記データを前記外部クロック信号に同期して出力する半導体記憶装置であって、前記クロックバッファにより形成された信号を遅延させる遅延回路と、前記クロックバッファにより発生された前記信号を分周し第１の内部クロック信号を形成する第１の分周器と、前記遅延回路から供給された信号を分周して第２の内部クロック信号を形成する第２の分周器と、アクセスコマンドが前記第１の内部クロック信号と同期して入力されたか否かを判定して判定信号を出力する認識回路と、前記第２の内部クロック信号と前記判定信号とに基づいてレイテンシのカウントを行うカウンタと、を備えることを特徴とする半導体記憶装置によれば、外部クロック信号の周波数が高くなる場合においても、周波数が低減された第１の内部クロック信号及び第２の内部クロック信号に応じて生成されるデータ出力制御信号により、データ制御ユニットからの外部クロック信号に同期したデータ出力を実現できると共に、遅延回路に入力される信号の数を低減することができるため、遅延手段の回路規模を低減することにより半導体記憶装置の回路規模及び消費電流を低減し、かつ回路製造上における遅延手段の精度を高めて動作の信頼性を高めることができる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置の構成を示す図である。
【図２】図１に示された半導体記憶装置の動作を示す波形図である。
【図３】図１に示されたＤＬＬ回路の構成を示す図である。
【図４】図３に示されたＤＬＬ回路の動作を示す波形図である。
【図５】図１に示されたクロックバッファの構成を示す回路図である。
【図６】図１に示された分周器の構成を示す回路図である。
【図７】本発明の実施の形態に係る半導体記憶装置の構成を示す図である。
【図８】図７に示された半導体記憶装置の動作を示す波形図である。
【図９】図７に示された半導体記憶装置の電源起動時の動作を示す波形図である。
【図１０】図７に示されたＤＬＬ回路の構成を示す図である。
【図１１】図１０に示されたＤＬＬ回路の動作を示す波形図である。
【図１２】図７に示された第一クロックバッファの構成を示す回路図である。
【図１３】図７に示された第二クロックバッファの構成を示す回路図である。
【図１４】図７に示されたリセット回路の構成を示す回路図である。
【図１５】図７に示された第一分周器の構成を示す回路図である。
【図１６】図７に示されたリードコマンド角度認識回路の構成を示す回路図である。
【図１７】図７に示されたコマンド認識部の構成を示す回路図である。
【図１８】図７に示されたカウンタの構成を示す回路図である。
【図１９】図７に示された第二分周器の構成を示す回路図である。
【符号の説明】
１，３，５，３３ パッド
７，８ クロックバッファ
９ コマンドバッファ
１１ 分周器
１１ａ，６５ａ 第一分周回路
１１ｂ，６５ｂ 第二分周回路
１３，１４ コマンド認識部
１５，５９ ＤＬＬ（Delayed Locked Loop）回路
１７，６３ 出力信号生成回路
１９，６７ ０°論理回路
２１，６９ １８０°論理回路
２３ 出力制御部
２５ 読出回路
２７ メモリ
２９ データ制御部
３１ 出力バッファ
３５，７１ リードコマンド角度認識回路（０°）
３７，７５ リードコマンド角度認識回路（１８０°）
３９，７３ カウンタ（０°）
４１，７７ カウンタ（１８０°）
４３，７９ 経路
４４〜４９，８０〜８３ 波形
５０ リセット回路
５１，５２ 第一クロックバッファ
５３，５４ 第二クロックバッファ
５５ 位相比較器
６１ 第一分周器
６５ 第二分周器
９０，１６０ レプリカ回路
９１ 第一遅延回路
９２ 第二遅延回路
９３ シフトレジスタ
９４ １／２分周回路
９５ 抵抗
９６ 出力バッファ（ダミー）
９７ ダミー容量
９８ クロックバッファ（ダミー）
９９ ダミー分周器
１００〜１１７，１２６〜１３６，１４１〜１４４，１５３〜１５７ ＮＡＮＤ回路
１１８〜１２１，１４６〜１５０ 論理回路
１２３〜１２５，１３７，１３８，１５８ ＮＯＲ回路
１３９，１４０，１７０，１７１ ＭＯＳキャパシタ
１４５，１５１ ラッチ回路
１６１ 第一クロックバッファ（ダミー）
１６２ 第二クロックバッファ（ダミー）
１６３ ２／４分周回路
ＩＮＶ１〜ＩＮＶ３６ インバータ
ＣＩＮＶ クロックトインバータ
ＮＴ１〜ＮＴ１６ ＮチャネルＭＯＳトランジスタ
ＰＴ１〜ＰＴ１２ ＰチャネルＭＯＳトランジスタ
ＧＴ１〜ＧＴ６ ゲート回路
【発明の属する技術分野】
本発明は、半導体記憶装置に関するものである。
【０００２】
【従来の技術】
昨今のダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、動作の高速化と低消費電力化及び高速インタフェース等が要求されている。ここで現在のＤＲＡＭにおいては、クロック信号に同期してデータの入出力を行うシンクロナスＤＲＡＭ（ＳＤＲＡＭ）が主流となっており、インターフェイスを高速化するためにダブルデータレイト（ＤＤＲ）方式も提案されている。なお、このＤＤＲ方式とはクロック信号ＣＫ及び反転クロック信号／ＣＫによりデータを出力し、出力レートを高める方式であるが、高速インタフェースを実現するためにはいずれの方式においても動作周波数を高めることが必要とされる。
【０００３】
しかしながら、周波数の高いクロック信号により内部動作を制御すると、該周波数が高いほどスペックにおけるマージンが減少するため、該内部動作の信頼性を担保することは難しくなる。従って、高周波数を有したクロック信号による内部動作には限界があるため、分周等をおこなうことにより内部動作の動作周波数を緩和（低減）することが必要とされる。
【０００４】
ここで、上記動作周波数の緩和は、特にデータの出力制御において採用されているが、以下において、このような機能を有する従来の半導体記憶装置について説明する。
【０００５】
図１は、従来の半導体記憶装置の構成を示す図である。図１に示されるように、この半導体記憶装置は、パッド１，３，５，３３と、クロックバッファ７，８と、コマンドバッファ９と、分周器１１と、コマンド認識部１３と、ＤＬＬ（Delayed Locked Loop）回路１５と、出力信号生成回路１７と、０°論理回路１９と、１８０°論理回路２１と、出力制御部２３と、読出回路２５と、メモリ２７と、データ制御部２９と、出力バッファ３１とを備える。ここで、０°論理回路１９はリードコマンド角度認識回路（０°）３５とカウンタ（０°）３９とを含み、１８０°論理回路２１はリードコマンド角度認識回路（１８０°）３７とカウンタ（１８０°）４１とを含む。
【０００６】
そして、クロックバッファ７，８は、外部クロック信号ｃｋが供給されるパッド１及び外部クロック信号／ｃｋが供給されるパッド３に接続される。また、コマンドバッファ９はコマンドｃｏｍが供給されるパッド５に接続され、分周器１１はクロックバッファ７，８に接続される。また、コマンド認識部１３はクロックバッファ７及びコマンドバッファ９に接続され、ＤＬＬ（Delayed Locked Loop）回路１５は分周器１１に接続される。
【０００７】
また、出力信号生成回路１７はＤＬＬ回路１５に接続され、０°論理回路１９及び１８０°論理回路２１は分周器１１とコマンド認識部１３及びＤＬＬ回路１５に接続される。さらに、出力制御部２３は０°論理回路１９及び１８０°論理回路２１に接続される。また、読出回路２５はコマンド認識部１３に接続され、メモリ２７は読出回路２５に接続される。また、データ制御部２９は、読出回路２５及び出力制御部２３に接続される。そして、出力バッファ３１は、データ制御部２９及び出力信号生成回路１７に接続される。なお、データＤが出力されるパッド３３が出力バッファ３１に接続される。
【０００８】
以下において、上記のような構成を有する従来の半導体記憶装置の動作を説明する。パッド１，３に供給された外部クロック信号ｃｋ，／ｃｋは、クロックバッファ７，８により緩衝され、分周器１１に入力される。そして、分周器１１は、内部クロック信号clkz, clkxを分周することにより、内部クロック信号clke0z, clke18z, clko0z, clko18zを生成する。
【０００９】
一方、パッド５に供給されたコマンドは、コマンドバッファ９により緩衝され、コマンド認識部１３に入力される。そして、コマンド認識部１３はリードコマンドreadを生成して、リードコマンド角度認識回路（０°）３５及びリードコマンド角度認識回路（１８０°）３７と読出回路２５に供給する。ここで、リードコマンド角度認識回路（０°）３５は供給されたコマンドが内部クロック信号clke0zに同期して入力されたものであるか否かを関知し、リードコマンド角度認識回路（１８０°）３７は供給されたコマンドが内部クロック信号clke18zに同期して入力されたか否かを関知して、それぞれ出力制御信号を出力制御部２３へ供給する。なおここで、内部クロック信号clke18zの位相は内部クロック信号clke0zの位相に対し１８０°ずれたものとされる。
【００１０】
なお、ＤＬＬ回路１５は、分周器１１により生成された内部クロック信号clke0z, clke18z, clko0z, clko18zを所定時間遅延することにより、内部クロック信号clke0z, clke18z, clko0z, clko18zに対して、あたかもＤＬＬ回路１５からパッド３３まで経路４３の伝送時間ＴＡＣに対応する位相だけ進んだ内部クロック信号oclke0z, oclke18z, oclko0z, oclko18zを生成する。
【００１１】
以下において、図１に示された従来の半導体記憶装置によるデータ読み出し動作を、図２を参照しつつ説明する。なお、ここでは例としてレイテンシが６の場合を説明する。すなわち、図２（ａ）及び図２（ｍ）に示されるように、リードコマンドreadがパッド５に供給された時刻Ｔｉから外部クロック信号ｃｋの６周期（クロック）分に相当する時間だけ遅れた時刻ＴｏからデータＤｎ（ｎは自然数）がパッド３３から出力されるものとする。
【００１２】
まず図２（ｂ）〜（ｅ）の波形４６に示されるように、外部クロック信号ｃｋに基づいて、分周器１１により２分周された内部クロック信号clke0z, clke18z, clko0z, clko18zが生成される。ここで、波形４４は外部クロック信号ｃｋに同期した内部クロック信号clke0z, clke18zを示し、波形４５は外部クロック信号ｃｋを反転させた外部クロック信号／ｃｋに同期した内部クロック信号clko0z, clko18zを示す。また、内部クロック信号clke18z, clko18zは、それぞれ内部クロック信号clke0z, clko0zに対して位相が１８０°ずれたものとされる。
【００１３】
従って、図２（ｂ）及び図２（ｃ）に示されるように、例えば内部クロック信号clke0zは外部クロック信号／ｃｋの偶数番目のクロックのみから構成され、内部クロック信号clke18zは外部クロック信号／ｃｋの奇数番目のクロックのみから構成される。
【００１４】
ここで、ＤＬＬ回路１５により遅延された信号が波形４７として示され、波形４８は波形４４に対応し、波形４９は波形４５に対応する。すなわち、例えば図２（ｂ）に示される内部クロック信号clke0zの番号４が付与されたクロックは、ＤＬＬ回路１５により所定時間遅延され、図２（ｆ）に示された内部クロック信号oclke0zの番号６が付与されたクロックとされる。
【００１５】
一方、リードコマンド角度認識回路（０°）３５は、供給された内部クロック信号clke0zに基づいて、リードコマンドreadを外部クロック信号ｃｋと位相差０°で受け取ったことを認識し、図２（ｊ）に示された信号ractp0zを生成する。なおこの信号ractp0zは、入力された内部クロック信号clke0zの一周期分の間ハイレベルを有する信号とされ、カウンタ（０°）３９に供給される。なお、リードコマンド角度認識回路（１８０°）３７は、供給された内部クロック信号clke18zに基づいて、リードコマンドreadを外部クロック信号ｃｋと位相差１８０°で受け取ったことを認識し、上記リードコマンド角度認識回路（０°）３５と同様に動作する。
【００１６】
そして、カウンタ（０°）３９は、ＤＬＬ回路１５から出力された内部クロック信号oclko0z, oclko18zに応じて、順次図２（ｋ）及び図２（ｌ）に示される信号latz, oe0zを生成する。そして時刻Ｔｏより、図２（ｆ）に示された内部クロック信号oclke0zの番号６が付与されたクロック以降のクロックに応じて、レイテンシが６のデータＤ１〜Ｄ４が、データ制御部２９及び出力バッファ３１を介して順次パッド３３より外部出力される。
【００１７】
なお、読出回路２５はリードコマンドreadに応じてメモリ２７より上記データＤ１〜Ｄ４を読み出し、データ制御部２９へ供給する。そして、データ制御部２９は、出力制御部２３から供給されたデータ制御信号に応じて該データＤ１〜Ｄ４を出力バッファ３１へ供給する。さらに、出力バッファ３１は出力信号生成回路１７から供給された信号outp1x, outp2xに応じて、データＤ１〜Ｄ４をパッド３３へ出力する。
【００１８】
以上が、図１に示された従来の半導体記憶装置におけるデータ読出し動作の説明であるが、以下において図１に示された半導体記憶装置を構成する要素の具体的な回路例を示す。
【００１９】
図３は、図１に示されたＤＬＬ回路１５の構成を示す図である。図３に示されるように、ＤＬＬ回路１５は、レプリカ回路９０と、第一遅延回路９１と、第二遅延回路９２と、シフトレジスタ９３と、１／２分周回路９４と、位相比較器５５とを備える。なお、第一遅延回路９１と第二遅延回路９２の回路構成は同じものとされる。また、レプリカ回路９０は、抵抗９５と、出力バッファ（ダミー）９６、ダミー容量９７、クロックバッファ（ダミー）９８及びダミー分周器９９がこの順で直列接続された回路からなる。なお、該ダミー分周器９９は図１に示された分周器１１と同じ遅延時間を有する回路からなり、供給される信号を分周することなく、そのまま位相比較器５５へ供給する。
【００２０】
また、１／２分周回路９４には内部クロック信号clke0zが供給され、位相比較器５５は１／２分周回路９４及びダミー分周器９９に接続される。また、シフトレジスタ９３の入力端は位相比較器５５に接続され、第二遅延回路９２を制御する。また、第二遅延回路９２の入力端は１／２分周回路９４に接続され、出力端は抵抗９５に接続される。そして、第二遅延回路９２は第一遅延回路９１における遅延時間を自己の遅延時間と一致させるように調整する。
【００２１】
ここで、第一遅延回路９１には内部クロック信号clke0z, clke18z, clko0z, clko18zが供給され、第二遅延回路９２における遅延時間と同じ時間だけ遅延された内部クロック信号oclke0z, oclke18z, oclko0z, oclko18zが生成され、出力される。また、クロックバッファ７，８から第一遅延回路９１を介して出力バッファ３１まで至る経路を「内部クロックパス」と呼ぶとき、上記レプリカ回路９０は該内部クロックパスにおける回路構成と同じ構成からなるため、内部クロックパスと同じ遅延時間を有する。
【００２２】
次に、上記ＤＬＬ回路１５の動作の概要を説明する。上記第一及び第二の遅延回路９１，９２は、シフトレジスタ９３によって最適な遅延段数が指定され、該シフトレジスタ９３は位相比較器５５により制御される。そして、位相比較器５５は、レプリカ回路９０から出力されるダミークロック信号clkrと１／２分周回路９４から供給されるクロック信号clkoutとを比較し、ダミークロック信号clkrの位相がクロック信号clkoutの位相に対して、内部クロック信号clke0zの一周期分だけ遅延するようにシフトレジスタ９３を調節する。そして、シフトレジスタ９３がこのように調節されることにより、内部クロックパスにおける遅延時間は内部クロック信号clke0zの一周期分の長さとなるため、外部クロック信号ｃｋの周波数に依らず該外部クロック信号ｃｋの立ち上がりタイミングにおいて出力データが変化することとなる。
【００２３】
また、上記の「１／２分周回路」９４は、分周率を２とし、位相比較器５５における位相の比較が第一遅延回路９１に入力される信号の１クロック先を基準としてなされるための分周回路であることを意味する。
【００２４】
以下において、上記ＤＬＬ回路１５の動作を図４の波形図を参照しつつより詳しく説明する。なお、ここではデータ出力タイミングが時刻Ｔｏであるとする。
【００２５】
まず、パッド１に供給された図４（ａ）に示される外部クロック信号ｃｋは、図１に示された分周器１１により分周され、図４（ｂ）に示された内部クロック信号clke0zが生成される。なお、図４（ａ）及び図４（ｂ）に示されるように、説明の便宜を図るため、外部クロック信号ｃｋの各クロックには０から順に整数番号が付与され、生成された内部クロック信号clke0zの各クロックにはその立ち上がりタイミングが一致する外部クロック信号ｃｋの番号と同じ番号、すなわち偶数番号が付けられる。
【００２６】
そして、内部クロック信号clke0zは、１／２分周回路９４において２分周され、図４（ｃ）に示されたクロック信号clkoutが生成される。そして、このクロック信号clkoutは第二遅延回路９２及びレプリカ回路９０を通り、図４（ｄ）に示されるダミークロック信号clkrが生成される。ここで、図４（ｄ）に示されるように、ダミークロック信号clkrはクロック信号clkoutに対して、レプリカ回路９０における遅延時間Ｄｔだけ位相が遅れることとなる。
【００２７】
このとき、時刻Ｔｏのタイミングにおいて、ダミークロック信号clkrの立ち上がりエッジをクロック信号clkoutの立ち下がりエッジと一致させるように、位相比較器５５はシフトレジスタ９３を調整し、第二遅延回路９２及び第一遅延回路９１の遅延時間が時刻Ｔ３から時刻Ｔｏの間の時間とされる。従って、図４（ｅ）に示されるように、第一遅延回路９１から出力される内部クロック信号oclke0zは、第一遅延回路９１に入力される内部クロック信号clke0zに対して、上記時刻Ｔ３から時刻Ｔｏまでと同じ時間である時刻Ｔ１から時刻Ｔ２までの時間だけ遅延される。そして例えば、図４（ｅ）においては、内部クロック信号clke0zの２の番号が付されたクロックに対応する内部クロック信号oclke0zのクロックに４の番号が付されている。
【００２８】
次に図４（ｆ）に示されるように、内部クロック信号oclke0zの４の番号が付されたクロックに応じて、時刻Ｔｏにおいてパッド３３からデータが出力され、結果的に図４（ａ）に示された外部クロック信号ｃｋの４の番号が付されたクロックに同期してデータが出力される。
【００２９】
以上が図３に示されたＤＬＬ回路１５の動作であるが、レプリカ回路９０から出力されるダミークロック信号clkrの位相が、１／２分周回路９４から出力されるクロック信号clkoutの中で第一遅延回路９１に入力される内部クロック信号clke0zの一周期分先のエッジを基準として調整されることが特徴とされる。
【００３０】
次に図５は、図１に示された従来のクロックバッファ７の構成を示す回路図である。なお、図１に示されたクロックバッファ８の構成も、図５と同様な回路図により示される。
【００３１】
図５に示されるように、クロックバッファ７は、インバータＩＮＶ１〜ＩＮＶ３と、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ３と、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ４とを含み、ＮチャネルＭＯＳトランジスタＮＴ２のゲートに外部クロック信号ｃｋが供給され、ＮチャネルＭＯＳトランジスタＮＴ３のゲートには外部クロック信号／ｃｋが供給される。また、ＮチャネルＭＯＳトランジスタＮＴ１及びＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ４のゲートには、イネーブル信号ｅｎｚが供給される。
【００３２】
そして、イネーブル信号ｅｎｚがハイレベルとなりクロックバッファ７が活性化されると、外部クロック信号ｃｋ，／ｃｋに応じた内部クロック信号clkzが生成され、出力される。
【００３３】
また図６は、図１に示された従来の分周器１１の構成を示す回路図である。図６に示されるように、分周器１１はインバータＩＮＶ４と、第一分周回路１１ａ及び第二分周回路１１ｂを含む。そして、第一分周回路１１ａは、ＮＡＮＤ回路１００〜１０８及びインバータＩＮＶ５を含み、第二分周回路１１ｂはＮＡＮＤ回路１０９〜１１７及びインバータＩＮＶ６を含む。
【００３４】
そして、第一分周回路１１ａは内部クロック信号clkzを分周して内部クロック信号clke0z, clke18zを生成し、第二分周回路１１ｂは内部クロック信号clkxを分周して内部クロック信号clko0z, clko18zを生成する。なお分周器１１は、インバータＩＮＶ４に供給される信号csuzによりリセットされる。
【００３５】
以上に述べた従来の半導体記憶装置は、ＤＤＲ方式を採用したものであって、複数の外部クロック信号ｃｋ，／ｃｋによりデータ出力が制御されるものであるが、制御が複雑となるという問題を有している。また、外部クロック信号を分周して位相の異なる複数の内部クロック信号を生成するため、該内部クロック信号を伝送するための信号線の数が増加し、ＤＬＬ回路５９の回路規模の増大と消費電流の増加を招来するという問題がある。さらには、該ＤＬＬ回路５９の回路規模の増大は、ＤＬＬ回路５９内の信号線の質的なばらつきを招き、ＤＬＬ回路５９の精度を低下させるという問題がある。
【００３６】
【発明が解決しようとする課題】
本発明は、上述の問題を解消するためになされたものであり、高い動作周波数においても動作の信頼性が高く、かつ、回路規模及び消費電流が低減された半導体記憶装置を提供することを目的とする。
【００３７】
【課題を解決するための手段】
上記の目的は、外部クロック信号に同期してデータを出力する半導体記憶装置であって、供給された前記外部クロック信号を分周し、第１の内部クロック信号を発生させる第１の分周器と、前記外部クロック信号を遅延させる遅延回路と、前記遅延回路から供給された信号を分周し、第２の内部クロック信号を発生させる第２の分周器と、アクセスコマンドが前記第１の内部クロック信号と同期して入力されたか否かを判定して判定信号を出力する認識回路と、前記第２の内部クロック信号と前記判定信号とに基づいてレイテンシのカウントを行うカウンタとを備えることを特徴とする半導体記憶装置により達成される。このような構成によれば、外部クロック信号の周波数が高くなる場合においても、内部動作周波数を低減することにより、データ制御ユニットから外部クロック信号に同期したデータの出力を実現できると共に、遅延手段に入力される信号の数を低減することができる。
【００３８】
ここで前記遅延回路は、前記外部クロック信号の位相に対し、 N をゼロでない整数として、 N 周期ずれた位相の信号を供給するように構成される。このような構成によれば、第一の分周器と第二の分周器の同期をとることができる。また前記遅延回路は、供給された前記外部クロック信号の位相を、前記外部クロック信号をｎを自然数として、２ｎ周期遅延させることにより調整することにより、容易に第一の分周器と第二の分周器の同期をとることができる。
【００３９】
また、前記第１の分周器と前記第２の分周器とを同時に起動させるリセット回路を含むように構成することもできる。このような構成によれば、第一の分周器と第二の分周器の動作を保証することができる。ここで、より具体的には、第一の分周器と第二の分周器とを電源投入時に起動させることができる。そして、このような構成によれば、第一の分周器と第二の分周器の動作をより確実に保証することができる。また、外部から供給するコマンドによりリセット回路を制御することとすれば、第一の分周器と第二の分周器の動作における自由度を高めることができる。
【００４０】
また、本発明の目的は、供給される外部クロック信号をバッファするクロックバッファと、供給されるデータ制御信号により所定のデータを出力するデータ制御ユニットとを備え、前記データを前記外部クロック信号に同期して出力する半導体記憶装置であって、
前記クロックバッファにより形成された信号を遅延させる遅延回路と、前記クロックバッファにより発生された前記信号を分周し第１の内部クロック信号を形成する第１の分周器と、前記遅延回路から供給された信号を分周して第２の内部クロック信号を形成する第２の分周器と、アクセスコマンドが前記第１の内部クロック信号と同期して入力されたか否かを判定して判定信号を出力する認識回路と、前記第２の内部クロック信号と前記判定信号とに基づいてレイテンシのカウントを行うカウンタと、を備えることを特徴とする半導体記憶装置により達成される。このような構成によれば、外部クロック信号の周波数が高くなる場合においても、周波数が低減された第１の内部クロック信号及び第２の内部クロック信号に応じて生成されるデータ出力制御信号により、データ制御ユニットからの外部クロック信号に同期したデータ出力を実現できると共に、遅延回路に入力される信号の数を低減することができる。
【００４１】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ詳しく説明する。なお、図中同一符号は、同一又は相当部分を示す。
【００４２】
図７は、本発明の実施の形態に係る半導体記憶装置の構成を示す図である。図７に示されるように、本実施の形態に係る半導体記憶装置は、パッド１，３，５，３３と、第一クロックバッファ５１，５２と、第二クロックバッファ５３，５４と、リセット回路５０と、コマンドバッファ９と、コマンド認識部１４と、ＤＬＬ（Delayed Locked Loop）回路５９と、第一分周器６１と、第二分周器６５と、出力信号生成回路６３と、０°論理回路６７と、１８０°論理回路６９と、出力制御部２３と、読出回路２５と、メモリ２７と、データ制御部２９と、出力バッファ３１とを備える。ここで、０°論理回路６７はリードコマンド角度認識回路（０°）７１とカウンタ（０°）７３とを含み、１８０°論理回路６９はリードコマンド角度認識回路（１８０°）７５とカウンタ（１８０°）７７とを含む。
【００４３】
ここで、第一クロックバッファ５１，５２は、外部クロック信号ｃｋが供給されるパッド１及び外部クロック信号／ｃｋが供給されるパッド３に接続される。またリセット回路５０は第一クロックバッファ５１，５２に接続され、第二クロックバッファ５３，５４は、第一クロックバッファ５１，５２及びリセット回路５０に接続される。また、コマンドバッファ９はコマンドｃｏｍが供給されるパッド５に接続され、コマンド認識部１４は第一クロックバッファ５１及びコマンドバッファ９に接続される。
【００４４】
また、ＤＬＬ回路５９は、リセット回路５０と第二クロックバッファ５３，５４に接続される。また、第一分周器６１はリセット回路５０及び第二クロックバッファ５３に接続され、第二分周器６５はリセット回路５０及びＤＬＬ回路５９に接続される。
【００４５】
また、出力信号生成回路６３はＤＬＬ回路５９に接続される。また、０°論理回路６７に含まれたリードコマンド角度認識回路（０°）７１及び１８０°論理回路６９に含まれたリードコマンド角度認識回路（１８０°）７５は第一分周器６１とコマンド認識部１４に接続され、カウンタ（０°）７３はリードコマンド角度認識回路（０°）７１及び第二分周器６５に接続され、カウンタ（１８０°）７７はリードコマンド角度認識回路（１８０°）７５及び第二分周器６５に接続される。さらに、出力制御部２３はカウンタ（０°）７３及びカウンタ（１８０°）７７に接続される。また、読出回路２５はコマンド認識部１４に接続され、メモリ２７は読出回路２５に接続される。また、データ制御部２９は、読出回路２５及び出力制御部２３に接続される。そして、出力バッファ３１は、データ制御部２９及び出力信号生成回路６３に接続される。なお、データＤが出力されるパッド３３が出力バッファ３１に接続される。
【００４６】
以上において、本実施の形態に係る半導体記憶装置の主たる特徴は、二つの分周器を備えると共に、それらを制御するリセット回路５０を備えていることにある。以下に、この半導体記憶装置の動作の概要を、図８の波形図を参照しつつ説明する。なお、ここでは例としてレイテンシが６の場合を説明する。すなわち、図８（ａ）及び図８（ｋ）に示されるように、リードコマンドreadがパッド５に供給された時刻Ｔｉから外部クロック信号ｃｋの６周期（クロック）分に相当する時間だけ遅れた時刻ＴｏからデータＤｎ（ｎは自然数）がパッド３３から出力されるものとする。
【００４７】
まず、パッド１に入力された図８（ａ）に示される外部クロック信号ｃｋ及びその反転信号である外部クロック信号／ｃｋは、第一クロックバッファ５１，５２に入力される。そして、これらの外部クロック信号ｃｋ，／ｃｋは、第一クロックバッファ５１，５２により緩衝され、内部クロック信号pdiclkx, pdiclkzが生成される。さらに、この内部クロック信号pdiclkx, pdiclkzはそれぞれ第二クロックバッファ５３，５４に供給される。
【００４８】
ここで、第二クロックバッファ５３，５４は、後に詳しく説明するように、リセット回路５０から供給される信号csux, csuzにより活性／不活性が制御され、活性化されているときには、内部クロック信号pdiclkx, pdiclkzに応じて生成された内部クロック信号diclkz, diclkxをＤＬＬ回路５９に供給すると共に、内部クロック信号diclkzを第一分周器６１に供給する。上記において、ＤＬＬ回路５９に供給される内部クロック信号diclkz, diclkxは、パッド１，３に供給された外部クロック信号ｃｋ，／ｃｋに対して分周されないため、ＤＬＬ回路５９に入力される内部クロック信号の数は、図１に示された従来の半導体記憶装置に比して減少する。従って、本実施の形態に係るＤＬＬ回路５９は、図１に示された従来の半導体記憶装置におけるＤＬＬ回路１５と比べ、回路規模を低減できる。
【００４９】
一方、第一クロックバッファ５１から出力された内部クロック信号pdiclkxは、コマンド認識部１４に供給される。そして、このコマンド認識部１４は、パッド５及びコマンドバッファ９を介して供給されたリードコマンドread、ライトコマンド、テストモードコマンド等のコマンドｃｏｍを認識する。そして例えば、リードコマンドreadを認識した場合には、メモリ２７から読み出したデータをデータ制御部２９へ送る動作を実行するためのリードコマンドreadを、リードコマンド角度認識回路（０°）７１とリードコマンド角度認識回路（１８０°）７５及び読出回路２５へ供給する。
【００５０】
また、第一分周器６１は、入力される内部クロック信号diclkzを２分周し、図８（ｂ），（ｃ）の波形８０に示される内部クロック信号iclke0z, iclke18zを生成する。ここで、内部クロック信号iclke18zは、内部クロック信号iclke0zに対して位相が１８０°ずれたものとされる。従って、図８（ｂ）及び図８（ｃ）に示されるように、例えば内部クロック信号iclke0zは外部クロック信号ｃｋの偶数番目のクロックのみから構成され、内部クロック信号iclke18zは外部クロック信号ｃｋの奇数番目のクロックのみから構成される。そして、この内部クロック信号iclke0zはリードコマンド角度認識回路（０°）７１に供給され、内部クロック信号iclke18zはリードコマンド角度認識回路（１８０°）７５に供給される。
【００５１】
さらに、リードコマンド角度認識回路（０°）７１は、供給されるリードコマンドreadが図８（ｂ）に示されるように内部クロック信号iclke0zと同期して時刻Ｔｉに入力されたと判定した場合には、図８（ｈ）に示される信号ract0zを生成し、カウンタ（０°）７３へ供給する。そして、この信号ract0zは、入力された内部クロック信号iclke0zの一周期の間ハイレベルを有する信号とされる。
なお、リードコマンド角度認識回路（１８０°）７５もリードコマンド角度認識回路（０°）７１と同様に動作し、供給されるリードコマンドreadが図８（ｃ）に示される内部クロック信号iclke18zと同期して入力されたと判定した場合には、信号ract18zを生成し、カウンタ（１８０°）７７へ供給する。
【００５２】
一方、ＤＬＬ回路５９から出力された内部クロック信号clkdx, clkdzは、パッド１，３に供給された外部クロック信号ｃｋ，／ｃｋに対して分周されていない信号であるが、これらの内部クロック信号clkdx, clkdzは第二分周器６５に供給されて２分周される。そして、図８（ｄ）から図８（ｇ）の波形８１に示される内部クロック信号oclke0z, oclke18z, oclko0z, oclko18zが生成され、カウンタ（０°）７３及びカウンタ（１８０°）７７へ供給される。なおこれらの内部クロック信号oclke0z, oclke18z, oclko0z, oclko18zは、カウンタ（０°）７３及びカウンタ（１８０°）７７において、レイテンシのカウントを行うために用いられるが、後述するように、波形８２に示される内部クロック信号oclke0z, oclke18zは、内部クロック信号clkdzに応じて生成され、波形８３に示される内部クロック信号oclko0z, oclko18zは、内部クロック信号clkdxに応じて生成される。
【００５３】
なお、内部クロック信号oclke0z, oclke18z, oclko0z, oclko18zは、外部クロック信号ｃｋ，／ｃｋに対してあたかもＤＬＬ回路５９からパッド３３までの経路７９における伝送時間ＴＡＣに対応する位相だけ進むように、ＤＬＬ回路５９における遅延時間が調整される。
【００５４】
そして、カウンタ（０°）７３は、第二分周器６５から供給された内部クロック信号oclko0z, oclko18zに応じて、順次図８（ｉ）及び図８（ｊ）に示される信号latz, oe0zを生成する。そして時刻Ｔｏより、図８（ｄ）に示された内部クロック信号oclke0zの番号６が付与されたクロック以降のクロックに応じて、レイテンシが６のデータＤ１〜Ｄ４が、データ制御部２９及び出力バッファ３１を介して順次パッド３３より外部出力される。
【００５５】
なお、読出回路２５はリードコマンドreadに応じてメモリ２７より上記データＤ１〜Ｄ４を読み出し、データ制御部２９へ供給する。そして、データ制御部２９は、出力制御部２３から供給されたデータ制御信号に応じて該データＤ１〜Ｄ４を出力バッファ３１へ供給する。さらに、出力バッファ３１は出力信号生成回路６３から供給された信号outp1x, outp2xに応じて、データＤ１〜Ｄ４をパッド３３へ出力する。
【００５６】
上記のように、本実施の形態に係る半導体記憶装置の主たる特徴は、二つの分周器を備えることにあるが、このために、図８に示された内部クロック信号相互間の位相が所望の関係を持たないことも考えられる。すなわち、例えば第一分周器６１から出力される二つの内部クロック信号iclke0z, iclke18zの位相が逆の場合には、外部クロック信号ｃｋを基準として０°の位相でコマンド認識部１４がリードコマンドreadを受け取った場合でも、１８０°の位相で受け取ったものとして１８０°論理回路６９が活性化される。このため、当然ながらレイテンシのカウントタイミングがずれてしまい、データ出力が所望のタイミングでなされないこととなる。
【００５７】
従って、このような問題を回避するためには、第一分周器６１と第二分周器６５との間で同期をとる必要がある。そして、ＤＬＬ回路５９の動作が安定してから同期をとることは難しいため、電源投入時か、所定のコマンドを実行する時に同期をとるのが有効である。以下においては、例として、電源投入時に同期をとる場合の動作について、図９の波形図を参照しつつ説明する。
【００５８】
まず、図９（ｂ）に示されるように、電源投入時にハイレベルに遷移する（立ち上がる）信号sttzが所定時間経過後にロウレベルへ遷移する（立ち下がる）と、リセット回路５０が待機状態となる。そして、図９（ａ）に示されるように、外部クロック信号ｃｋを時刻Ｔｓよりパッド１，３から入力すると、リセット回路５０は第一クロックバッファ５１，５２から供給された図９（ｃ）に示される内部クロック信号pdiclkx, pdiclkzに応じて、２クロック計数する。そして、図９（ｈ）に示されるように、信号csuxをハイレベルへ、かつ信号csuzをロウレベルへそれぞれ遷移させる（図中▲１▼）。
【００５９】
これにより、第二クロックバッファ５３，５４が活性化される。そして、第二クロックバッファ５３からは、内部クロック信号pdiclkxに応じて生成された図９（ｄ）に示される内部クロック信号diclkzが、ＤＬＬ回路５９及び第一分周器６１へ供給される（図中▲２▼）。また同様に、第二クロックバッファ５４からは、内部クロック信号pdiclkzに応じて生成された図９（ｅ）に示される内部クロック信号diclkxがＤＬＬ回路５９へ供給される。
【００６０】
そして、第一分周器６１は、内部クロック信号diclkzを受けて分周動作を開始する。このとき、図９（ｆ）及び図９（ｇ）に示されるように、第一分周器６１は内部クロック信号diclkzを２分周し、内部クロック信号iclke0z, iclke18zを生成する（図中▲３▼）。ここで、内部クロック信号iclke0zは、内部クロック信号diclkzを構成する最初のクロックが位相０°のクロックと割り当てられた上で、位相０°のクロックのみから構成される。なお同様に、内部クロック信号iclke18zは、内部クロック信号diclkzを構成するクロックのうちで位相が１８０°のクロックのみから構成される。
【００６１】
一方、上記のように、内部クロック信号diclkz, diclkxは、まだ動作が安定していないＤＬＬ回路５９へ供給され所定時間遅延されて、図９（ｉ）及び図９（ｊ）に示された内部クロック信号clkdx, clkdzが生成される（図中▲４▼）。そして、これらの内部クロック信号clkdx, clkdzは、第二分周器６５により２分周され、図９（ｋ）から図９（ｎ）に示された内部クロック信号oclke0x, oclke18x, oclko0x, oclko18xが生成される（図中▲５▼）。なお、内部クロック信号oclke0x, oclke18xは内部クロック信号clkdzに応じて生成され、内部クロック信号oclko0x, oclko18xは内部クロック信号clkdxに応じて生成される。そして、ここでも内部クロック信号clkdx, clkdzを構成する最初のクロックが位相０°のクロックと割り当てられた上で、位相０°のクロックのみからなる内部クロック信号oclke0x, oclko0xが生成され、位相１８０°のクロックのみからなる内部クロック信号oclke18x, oclko18xが生成される。
【００６２】
また、ＤＬＬ回路５９は、図９（ａ）及び図９（ｉ）に示されるように、内部クロック信号clkdzを構成する位相０°の最初のクロックが、例えば外部クロック信号ｃｋの２クロック先にある位相０°のクロックに対して位相が揃うよう遅延時間を調整する（図中▲６▼）。
【００６３】
このようにして、内部クロック信号clkdz, clkdxの位相を、それぞれ外部クロック信号ｃｋ，／ｃｋの位相と揃えることにより、第一分周器６１と第二分周器６５間の同期をとることができ、図８に示されたレイテンシによる安定的なデータ出力動作を遂行することができる。
【００６４】
以下においては、図７に示された半導体記憶装置の各構成要素の回路例を具体的に示す。
【００６５】
図１０は、図７に示されたＤＬＬ回路５９の構成を示す図である。図１０に示されるように、ＤＬＬ回路５９は、レプリカ回路１６０と、第一遅延回路９１と、第二遅延回路９２と、シフトレジスタ９３と、２／４分周回路１６３と、位相比較器５５とを備える。なお、第一遅延回路９１と第二遅延回路９２の回路構成は同じものとされる。また、レプリカ回路１６０は、抵抗９５と、出力バッファ（ダミー）９６、ダミー容量９７、第一クロックバッファ（ダミー）１６１及び第二クロックバッファ（ダミー）１６２がこの順で直列接続された回路からなる。また、２／４分周回路１６３には内部クロック信号diclkzが供給され、位相比較器５５は２／４分周回路１６３及び第二クロックバッファ（ダミー）１６２に接続される。また、シフトレジスタ９３の入力端は位相比較器５５に接続され、第二遅延回路９２を制御する。また、第二遅延回路９２の入力端は２／４分周回路１６３に接続され、出力端は抵抗９５に接続される。そして、第二遅延回路９２は第一遅延回路９１における遅延時間を自己の遅延時間と一致させるように調整する。
【００６６】
ここで、第一遅延回路９１には内部クロック信号diclkz, diclkxが供給され、第二遅延回路９２における遅延時間と同じ時間だけ遅延された内部クロック信号clkdx, clkdzが生成されて出力される。また、第一クロックバッファ５１，５２から第一遅延回路９１を介して出力バッファ３１まで至る経路を「内部クロックパス」と呼ぶとき、上記レプリカ回路１６０は該内部クロックパスにおける回路構成と同じ構成からなるため、内部クロックパスと同じ遅延時間を有する。
【００６７】
次に、上記ＤＬＬ回路５９の動作の概要を説明する。上記第一及び第二の遅延回路９１，９２は、シフトレジスタ９３によって最適な遅延段数が指定され、該シフトレジスタ９３は位相比較器５５により制御される。そして、位相比較器５５は、レプリカ回路１６０から出力されるダミークロック信号ndclkrと２／４分周回路１６３から供給されるクロック信号dclkoutとを比較し、ダミークロック信号ndclkrの位相がクロック信号dclkoutの位相に対して、内部クロック信号diclkzの二周期分だけ遅延するようにシフトレジスタ９３を調節する。そして、シフトレジスタ９３がこのように調節されることにより、内部クロックパスにおける遅延時間は内部クロック信号diclkzの二周期分の長さとなるため、外部クロック信号ｃｋの周波数に依らず該外部クロック信号ｃｋの立ち上がりタイミングにおいて出力データが変化することとなる。
【００６８】
また、上記の「２／４分周回路」１６３は、分周率を４とし、位相比較器５５における位相の比較が第一遅延回路９１に入力される信号の２クロック先を基準としてなされるための分周回路であることを意味する。
【００６９】
以下において、上記ＤＬＬ回路５９の動作を図１１の波形図を参照しつつより詳しく説明する。なお、ここではデータ出力タイミングが時刻Ｔｏであるとする。
【００７０】
まず、パッド１に供給された外部クロック信号ｃｋに基づいて図１１（ａ）に示された内部クロック信号diclkz形成される。なお、内部クロック信号diclkzは、図７に示された第一分周器６１により分周され、図４（ｂ）に示された内部クロック信号iclke0zが生成される。なお、図１１（ａ）及び図１１（ｂ）に示されるように、説明の便宜を図るため、内部クロック信号diclkzの各クロックには０から順に整数番号が付与され、生成された内部クロック信号iclke0zの各クロックにはその立ち上がりタイミングが一致する内部クロック信号diclkzの番号と同じ番号、すなわち偶数番号が付けられている。
【００７１】
そして、内部クロック信号diclkzは、２／４分周回路１６３において４分周され、図１１（ｃ）に示されたクロック信号dclkoutが生成される。そして、このクロック信号dclkoutは第二遅延回路９２及びレプリカ回路１６０を通り、図１１（ｄ）に示されるダミークロック信号ndclkrが生成される。ここで、図１１（ｄ）に示されるように、ダミークロック信号ndclkrはクロック信号dclkoutに対して、レプリカ回路１６０における遅延時間Ｄｔだけ位相が遅れることとなる。
【００７２】
このとき、時刻Ｔｏのタイミングにおいて、ダミークロック信号ndclkrの立ち上がりエッジをクロック信号dclkoutの立ち下がりエッジと一致させるように、位相比較器５５はシフトレジスタ９３を調整し、第二遅延回路９２及び第一遅延回路９１の遅延時間が時刻Ｔ３から時刻Ｔｏの間の時間とされる。従って、図１１（ｅ）に示されるように、第一遅延回路９１から出力される内部クロック信号clkdzは、第一遅延回路９１に入力される内部クロック信号diclkzに対して、上記時刻Ｔ３から時刻Ｔｏまでと同じ時間である時刻Ｔ１から時刻Ｔ２までの時間だけ遅延される。そして例えば、図１１（ｅ）においては、内部クロック信号diclkzの２の番号が付されたクロックに対応する内部クロック信号clkdzのクロックに４の番号が付されている。
【００７３】
次に図１１（ｆ）に示されるように、内部クロック信号clkdzの４の番号が付されたクロックに応じて、時刻Ｔｏにおいてパッド３３からデータが出力され、結果的に図１１（ａ）に示された内部クロック信号diclkzの４の番号が付されたクロックに同期してデータが出力される。
【００７４】
以上が図１０に示されたＤＬＬ回路５９の動作であるが、レプリカ回路１６０から出力されるダミークロック信号ndclkrの位相が、２／４分周回路１６３から出力されるクロック信号dclkoutの中で第一遅延回路９１に入力される内部クロック信号diclkzの二周期分先のエッジを基準として調整されることが特徴とされる。
【００７５】
ここで、上記のように、第一分周器６１と第二分周器６５との間においては同期をとる必要があり、例えばコマンドを受け取るタイミングにおける外部クロック信号ｃｋの位相が０°であるときには、データを出力するタイミングにおける外部クロック信号の位相も０°であるように調整されていなければならない。そして、このことは第一及び第二分周器６１，６５における分周動作の開始を同時点としなければならず、さらにはＤＬＬ回路５９における遅延時間の調整が入力されるクロック信号において２ｎ（ｎは自然数）周期先のクロックとされなければならないことを意味する。
【００７６】
従って例えば、図１０に示された２／４分周回路１６３が１／２分周回路に置き換えられると、図１１（ｃ）及び図１１（ｄ）にそれぞれ示されたクロック信号dclkoutとダミークロック信号ndclkrは共に倍の周波数を有することになる。そしてこのような場合には、位相比較器５５において、図１１（ａ）に示された内部クロック信号diclkzの２の番号が付されたクロックの立ち上がりタイミングに生成されたエッジと、同３の番号が付されたクロックの立ち上がりタイミングに生成されたエッジとが比較されることになる。
【００７７】
このことから、上記のような条件で分周がなされると、例えばコマンドを受け取るタイミングにおける外部クロック信号ｃｋの位相が０°であるときに、データを出力するタイミングにおける外部クロック信号の位相が１８０°となってしまうため、適正なレイテンシが得られず所望のタイミングでデータを出力することができなくなる。なお、第一及び第二分周器６１，６５の分周開始時点を調整すれば、上記２／４分周回路１６３の代わりに１／２分周回路９４を用いることもできる。
【００７８】
図１２は、図７に示された第一クロックバッファ５１の構成を示す回路図である。なお、図７に示された第一クロックバッファ５２も第一クロックバッファ５１と同様な構成を有する。
【００７９】
図１２に示されるように、第一クロックバッファ５１は、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ３と、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ４と、インバータＩＮＶ７，ＩＮＶ８とを含む。ここで、ＮチャネルＭＯＳトランジスタＮＴ２のゲートに外部クロック信号ｃｋが供給され、ＮチャネルＭＯＳトランジスタＮＴ３のゲートには外部クロック信号／ｃｋが供給される。また、ＮチャネルＭＯＳトランジスタＮＴ１及びＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ４のゲートには、イネーブル信号ｅｎｚが供給される。
【００８０】
そして、イネーブル信号ｅｎｚがハイレベルとなり第一クロックバッファ５１が活性化されると、外部クロック信号ｃｋ，／ｃｋに応じた内部クロック信号pdiclkxが生成され、出力される。
【００８１】
次に、図１３は、図７に示された第二クロックバッファ５４の構成を示す回路図である。図１３に示されるように、第二クロックバッファ５４は、ＮチャネルＭＯＳトランジスタＮＴ４〜ＮＴ６と、ＰチャネルＭＯＳトランジスタＰＴ５〜ＰＴ７と、インバータＩＮＶ９とを含む。
【００８２】
ここで、ＮチャネルＭＯＳトランジスタＮＴ６及びＰチャネルＭＯＳトランジスタＰＴ５のゲートにはロウ（Ｌ）レベルに固定された信号csuzが供給され、ＮチャネルＭＯＳトランジスタＮＴ５及びＰチャネルＭＯＳトランジスタＰＴ７のゲートには信号csuxが供給される。また、ＮチャネルＭＯＳトランジスタＮＴ４及びＰチャネルＭＯＳトランジスタＰＴ６のゲートには内部クロック信号pdiclkzが供給される。
【００８３】
そして、信号csuxがハイレベルとなったときに第二クロックバッファ５４が活性化され、内部クロック信号pdiclkzに応じてインバータＩＮＶ９から内部クロック信号diclkxが出力される。
【００８４】
なお、図７に示された第二クロックバッファ５３の構成は図１３に示された上記第二クロックバッファ５４の構成と同様であるが、上記内部クロック信号pdiclkzの代わりに第一クロックバッファ５１により生成された内部クロック信号pdiclkxが供給され、信号csuxがハイ（Ｈ）レベルに固定される点で相違する。そして、第二クロックバッファ５３は、信号csuzがロウレベルとなったときに活性化され、内部クロック信号pdiclkxに応じてインバータＩＮＶ９から内部クロック信号diclkzが出力される。
【００８５】
次に、図１４は、図７に示されたリセット回路５０の構成を示す回路図である。図１４に示されるように、リセット回路５０は、ＮＯＲ回路１２３〜１２５と、ＮＡＮＤ回路１２６，１２７と、インバータＩＮＶ１０〜ＩＮＶ１５と、ゲート回路ＧＴ１〜ＧＴ４と、論理回路１１８〜１２１とを含む。そして、ＮＯＲ回路１２３には信号sttz及びコマンドcomzが供給され、インバータＩＮＶ１２には内部クロック信号pdiclkzが供給され、インバータＩＮＶ１３には内部クロック信号pdiclkxが供給される。
【００８６】
ここで、信号sttz及びコマンドcomzがロウレベルとなるときリセット回路５０が活性化され、内部クロック信号pdiclkz, pdiclkxに応じた信号csuz, csuxが、それぞれインバータＩＮＶ１５，ＩＮＶ１４より出力される。なお、信号sttz又はコマンドcomzがハイレベルに遷移すると、信号cuszはハイレベルに固定され、信号cusxはロウレベルに固定される。
【００８７】
次に、図１５は、図７に示された第一分周器６１の構成を示す回路図である。図１５に示されるように、第一分周器６１は、ＮＡＮＤ回路１２８〜１３６と、インバータＩＮＶ１６，ＩＮＶ１７とを含む。そして、内部クロック信号diclkzがＮＡＮＤ回路１２８に供給されると共に、信号csuzがインバータＩＮＶ１６に供給される。そして、第一分周器６１は、供給される信号csuzがロウレベルに遷移するとき活性化され、ＮＡＮＤ回路１３５から内部クロック信号iclke0zが出力され、ＮＡＮＤ回路１３６から内部クロック信号iclke18zが出力される。
【００８８】
次に、図１６は、図７に示されたリードコマンド角度認識回路（０°）７１の構成を示す回路図である。なお、図７に示されたリードコマンド角度認識回路（１８０°）７５の構成は、図１６に示されたリードコマンド角度認識回路（０°）７１の構成と同様なものである。
【００８９】
図１６に示されるように、リードコマンド角度認識回路（０°）７１は、ＮＯＲ回路１３７，１３８，１５８と、ＮＡＮＤ回路１４１〜１４３と、インバータＩＮＶ１８〜ＩＮＶ２３，ＩＮＶ３３〜ＩＮＶ３６と、ＭＯＳキャパシタ１３９，１４０，１７０，１７１とを含む。そして、リードコマンドreadがインバータＩＮＶ３３に供給され、内部クロック信号iclke0zがインバータＩＮＶ２１及びインバータＩＮＶ３４とＮＯＲ回路１３８に供給される。そして、リードコマンドreacと内部クロック信号iclke0zの位相が揃ったときに、インバータＩＮＶ２３から矩形パルスをなすハイレベルの信号ractp0zが出力される。
【００９０】
次に、図１７は、図７に示されたコマンド認識部１４の構成を示す回路図である。図１７に示されるように、コマンド認識部１４は、ＮチャネルＭＯＳトランジスタＮＴ９〜ＮＴ１６と、ＰチャネルＭＯＳトランジスタＰＴ８〜ＰＴ１２と、インバータＩＮＶ２４〜ＩＮＶ３０と、ＮＡＮＤ回路１４４と、ラッチ回路１４５とを含む。そして、コマンドｃｏｍがインバータＩＮＶ２６，ＩＮＶ２８に供給され、内部クロック信号pdiclkzがインバータＩＮＶ２４とＮＡＮＤ回路１４４、ＮチャネルＭＯＳトランジスタＮＴ９，ＮＴ１４のゲート及びＰチャネルＭＯＳトランジスタＰＴ８，ＰＴ１１のゲートに供給されると共に、リードコマンドreadがインバータＩＮＶ３０から出力される。
【００９１】
次に、図１８は、図７に示されたカウンタ（０°）７３の構成を示す回路図である。なお、図７に示されたカウンタ（１８０°）７７の構成は、図１８に示されたカウンタ（０°）７３の構成と同様なものである。
【００９２】
図１８に示されるように、カウンタ（０°）７３は、論理回路１４６〜１５０と、インバータＩＮＶ３１とを含む。そして、論理回路１４６はゲートＧＴ５，ＧＴ６と、インバータＩＮＶ３２と、クロックトインバータＣＩＮＶと、ラッチ回路１５１とを含み、ゲートＧＴ５には信号ractp0zが供給される。
【００９３】
ここで、論理回路１４７，１４８，１４９，１５０はそれぞれ上記論理回路１４６と同様な構成を有し、論理回路１４７及び論理回路１４８は論理回路１４６に直列接続され、直列接続された論理回路１４９と論理回路１５０は論理回路１４８に並列接続される。また、論理回路１４６，１４７，１４８へは内部クロック信号oclke0xが供給され、論理回路１４９へは内部クロック信号oclke18xが供給され、論理回路１５０へは内部クロック信号oclko18xが供給される。そして、論理回路１４８，１５０からは、カウント結果を示す信号が出力制御部２３へ出力される。
【００９４】
次に、図１９は、図７に示された第二分周器６５の構成を示す回路図である。図１９に示されるように、第二分周器６５はインバータＩＮＶ４と、第一分周回路６５ａ及び第二分周回路６５ｂを含む。そして、第一分周回路６５ａは、ＮＡＮＤ回路１００〜１０２，１０５〜１０８，１５３，１５４及びインバータＩＮＶ５を含み、第二分周回路６５ｂはＮＡＮＤ回路１１０，１１１，１１４〜１１７，１５５〜１５７及びインバータＩＮＶ６を含む。
【００９５】
そして、第一分周回路６５ａは内部クロック信号clkdzを分周して内部クロック信号oclke0x, oclke18xを生成し、第二分周回路６５ｂは内部クロック信号clkdxを分周して内部クロック信号oclko0x, oclko18xを生成する。なお第二分周器６５は、インバータＩＮＶ４に供給される信号csuzによりリセットされる。また、上記のＮＡＮＤ回路１５３，１５７には、インバータＩＮＶ４から出力された信号csuzの反転信号が供給され、ＮＡＮＤ回路１５４〜１５６には内部電源電圧Viiが供給される。
【００９６】
以上より、本実施の形態に係る半導体記憶装置によれば、第一分周器６１及び第二分周器６５によりクロック信号が分周されるため、内部クロック信号の周波数が低減され内部動作周波数が緩和される。これにより、外部クロック信号ｃｋ，／ｃｋが高周波数化した場合においても、信頼性の高い内部動作、より具体的にはデータの出力動作を実現できる。
【００９７】
また、遅延時間を調整するＤＬＬ回路５９へ導く内部クロック信号を、外部クロック信号ｃｋ，／ｃｋに対して分周された信号とはしないことにより、ＤＬＬ回路５９に入力させる信号数を少なくして、ＤＬＬ回路５９の回路規模と消費電流を低減することができる。そしてさらには、ＤＬＬ回路５９の回路規模を低減できることから、ＤＬＬ回路５９に含まれる信号線の精度を向上させることができ、ＤＬＬ回路５９により実現される遅延の精度を高めることができる。
【００９８】
【発明の効果】
上述の如く、外部クロック信号に同期してデータを出力する半導体記憶装置であって、供給された前記外部クロック信号を分周し、第１の内部クロック信号を発生させる第１の分周器と、前記外部クロック信号を遅延させる遅延回路と、前記遅延回路から供給された信号を分周し、第２の内部クロック信号を発生させる第２の分周器と、アクセスコマンドが前記第１の内部クロック信号と同期して入力されたか否かを判定して判定信号を出力する認識回路と、前記第２の内部クロック信号と前記判定信号とに基づいてレイテンシのカウントを行うカウンタと、を備えることを特徴とする半導体記憶装置によれば、外部クロック信号の周波数が高くなる場合においても、内部動作周波数を低減することにより、データ制御ユニットからの外部クロック信号に同期したデータ出力を実現できると共に、遅延回路に入力される信号の数を低減することができるため、遅延回路の回路規模を低減することにより半導体記憶装置の回路規模及び消費電流を低減し、かつ回路製造上における遅延回路の精度を高めて動作の信頼性を高めることができる
【００９９】
ここで前記遅延回路は、前記外部クロック信号の位相に対し、 N をゼロでない整数として、 N 周期ずれた位相の信号を供給するように構成すれば、第一の分周器と第二の分周器の同期をとることができるため、層だの信頼性を高めることができる。また前記遅延回路は、供給された前記外部クロック信号の位相を、前記外部クロック信号をｎを自然数として、２ｎ周期遅延させることにより調整することにより、容易に第一の分周器と第二の分周器の同期をとることができるため、動作の信頼性を確実に得ることができる。
【０１００】
また、前記第１の分周器と前記第２の分周器とを同時に起動させるリセット回路を含むように構成することにより、第一の分周器と第二の分周器の動作を保証することができ、半導体記憶装置の動作の信頼性を担保することができる。ここで、より具体的には、第一の分周器と第二の分周器とを電源投入時に起動させることにより、第一の分周器と第二の分周器の動作をより確実に保証することができる。
【０１０１】
また、外部から供給するコマンドによりリセット回路を制御することとすれば、第一の分周器と第二の分周器の動作における自由度を高めることができるため、汎用性を向上させることができる。
【０１０２】
また、供給される外部クロック信号をバッファするクロックバッファと、供給されるデータ制御信号により所定のデータを出力するデータ制御ユニットとを備え、前記データを前記外部クロック信号に同期して出力する半導体記憶装置であって、前記クロックバッファにより形成された信号を遅延させる遅延回路と、前記クロックバッファにより発生された前記信号を分周し第１の内部クロック信号を形成する第１の分周器と、前記遅延回路から供給された信号を分周して第２の内部クロック信号を形成する第２の分周器と、アクセスコマンドが前記第１の内部クロック信号と同期して入力されたか否かを判定して判定信号を出力する認識回路と、前記第２の内部クロック信号と前記判定信号とに基づいてレイテンシのカウントを行うカウンタと、を備えることを特徴とする半導体記憶装置によれば、外部クロック信号の周波数が高くなる場合においても、周波数が低減された第１の内部クロック信号及び第２の内部クロック信号に応じて生成されるデータ出力制御信号により、データ制御ユニットからの外部クロック信号に同期したデータ出力を実現できると共に、遅延回路に入力される信号の数を低減することができるため、遅延手段の回路規模を低減することにより半導体記憶装置の回路規模及び消費電流を低減し、かつ回路製造上における遅延手段の精度を高めて動作の信頼性を高めることができる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置の構成を示す図である。
【図２】図１に示された半導体記憶装置の動作を示す波形図である。
【図３】図１に示されたＤＬＬ回路の構成を示す図である。
【図４】図３に示されたＤＬＬ回路の動作を示す波形図である。
【図５】図１に示されたクロックバッファの構成を示す回路図である。
【図６】図１に示された分周器の構成を示す回路図である。
【図７】本発明の実施の形態に係る半導体記憶装置の構成を示す図である。
【図８】図７に示された半導体記憶装置の動作を示す波形図である。
【図９】図７に示された半導体記憶装置の電源起動時の動作を示す波形図である。
【図１０】図７に示されたＤＬＬ回路の構成を示す図である。
【図１１】図１０に示されたＤＬＬ回路の動作を示す波形図である。
【図１２】図７に示された第一クロックバッファの構成を示す回路図である。
【図１３】図７に示された第二クロックバッファの構成を示す回路図である。
【図１４】図７に示されたリセット回路の構成を示す回路図である。
【図１５】図７に示された第一分周器の構成を示す回路図である。
【図１６】図７に示されたリードコマンド角度認識回路の構成を示す回路図である。
【図１７】図７に示されたコマンド認識部の構成を示す回路図である。
【図１８】図７に示されたカウンタの構成を示す回路図である。
【図１９】図７に示された第二分周器の構成を示す回路図である。
【符号の説明】
１，３，５，３３ パッド
７，８ クロックバッファ
９ コマンドバッファ
１１ 分周器
１１ａ，６５ａ 第一分周回路
１１ｂ，６５ｂ 第二分周回路
１３，１４ コマンド認識部
１５，５９ ＤＬＬ（Delayed Locked Loop）回路
１７，６３ 出力信号生成回路
１９，６７ ０°論理回路
２１，６９ １８０°論理回路
２３ 出力制御部
２５ 読出回路
２７ メモリ
２９ データ制御部
３１ 出力バッファ
３５，７１ リードコマンド角度認識回路（０°）
３７，７５ リードコマンド角度認識回路（１８０°）
３９，７３ カウンタ（０°）
４１，７７ カウンタ（１８０°）
４３，７９ 経路
４４〜４９，８０〜８３ 波形
５０ リセット回路
５１，５２ 第一クロックバッファ
５３，５４ 第二クロックバッファ
５５ 位相比較器
６１ 第一分周器
６５ 第二分周器
９０，１６０ レプリカ回路
９１ 第一遅延回路
９２ 第二遅延回路
９３ シフトレジスタ
９４ １／２分周回路
９５ 抵抗
９６ 出力バッファ（ダミー）
９７ ダミー容量
９８ クロックバッファ（ダミー）
９９ ダミー分周器
１００〜１１７，１２６〜１３６，１４１〜１４４，１５３〜１５７ ＮＡＮＤ回路
１１８〜１２１，１４６〜１５０ 論理回路
１２３〜１２５，１３７，１３８，１５８ ＮＯＲ回路
１３９，１４０，１７０，１７１ ＭＯＳキャパシタ
１４５，１５１ ラッチ回路
１６１ 第一クロックバッファ（ダミー）
１６２ 第二クロックバッファ（ダミー）
１６３ ２／４分周回路
ＩＮＶ１〜ＩＮＶ３６ インバータ
ＣＩＮＶ クロックトインバータ
ＮＴ１〜ＮＴ１６ ＮチャネルＭＯＳトランジスタ
ＰＴ１〜ＰＴ１２ ＰチャネルＭＯＳトランジスタ
ＧＴ１〜ＧＴ６ ゲート回路
Claims (7)
- 外部クロック信号に同期してデータを出力する半導体記憶装置であって、
供給された前記外部クロック信号を分周し、第１の内部クロック信号を発生させる第１の分周器と、
前記外部クロック信号を遅延させる遅延回路と、
前記遅延回路から供給された信号を分周し、第２の内部クロック信号を発生させる第２の分周器と、
アクセスコマンドが前記第１の内部クロック信号と同期して入力されたか否かを判定して判定信号を出力する認識回路と、
前記第２の内部クロック信号と前記判定信号とに基づいてレイテンシのカウントを行うカウンタと、
を備えることを特徴とする半導体記憶装置。 - 前記遅延回路は、前記外部クロック信号の位相に対し、Ｎをゼロでない整数として、Ｎ周期ずれた位相の信号を供給することを特徴とする請求項１記載の半導体記憶装置。
- 前記遅延回路は、供給された前記外部クロック信号の位相を、前記外部クロック信号をｎを自然数として、２ｎ周期遅延させることにより調整することを特徴とする請求項１記載の半導体記憶装置。
- さらに、前記第１の分周器と前記第２の分周器とを同時に起動させるリセット回路を含むことを特徴とする請求項１記載の半導体記憶装置。
- 前記リセット回路は、前記第１の分周器と前記第２の分周器とを、電源供給に応じて起動させることを特徴とする請求項４記載の半導体記憶装置。
- 前記リセット回路は、外部から供給されるコマンドにより制御されることを特徴とする請求項４記載の半導体記憶装置。
- 供給される外部クロック信号をバッファするクロックバッファと、供給されるデータ制御信号により所定のデータを出力するデータ制御ユニットとを備え、前記データを前記外部クロック信号に同期して出力する半導体記憶装置であって、
前記クロックバッファにより形成された信号を遅延させる遅延回路と、
前記クロックバッファにより発生された前記信号を分周し第１の内部クロック信号を形成する第１の分周器と、
前記遅延回路から供給された信号を分周して第２の内部クロック信号を形成する第２の分周器と、
アクセスコマンドが前記第１の内部クロック信号と同期して入力されたか否かを判定して判定信号を出力する認識回路と、
前記第２の内部クロック信号と前記判定信号とに基づいてレイテンシのカウントを行うカウンタと、
を備えることを特徴とする半導体記憶装置。
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