JP4040551B2 - Semiconductor device mounting method - Google Patents
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Description
本発明は、半導体素子を、はんだ接合により基板に実装する半導体素子実装方法に関する。 The present invention relates to a semiconductor element mounting method for mounting a semiconductor element on a substrate by solder bonding.
従来、パワー素子等の半導体素子を、はんだ接合により基板に実装する場合には、基板に対する半導体素子の高い位置精度が要求されるため、治具にて基板に対する半導体素子の位置決めを行いつつ、半導体素子を基板へ実装していた。
例えば、図9に示すように、治具121は、基板101の外形寸法に合わせて形成される下凹部121aにて、基板101に対する治具121の位置決めを行いながら基板101にセットされている。
該治具121の上側には、半導体素子102の外形寸法に合わせて形成される上凹部121bが形成されており、該上凹部121bにはんだ箔103及び半導体素子102を嵌め込んで基板101上にセットすることで、基板101に対する半導体素子102の位置決めを行いつつ、半導体素子102を基板101へはんだ接合により実装することが可能となっている。
Conventionally, when a semiconductor element such as a power element is mounted on a substrate by solder bonding, a high positional accuracy of the semiconductor element with respect to the substrate is required. The element was mounted on the substrate.
For example, as shown in FIG. 9, the
On the upper side of the
しかし、このような治具121を用いて、半導体素子102と基板101とをはんだ接合するためには、それぞれの半導体素子102及び基板101の形状に合わせた治具121を作製しなくてはならず、多種の治具121を保有しておかなくてはならないため、コスト高となってしまう。
また、治具121の上凹部121bの寸法は、半導体素子102をセットする際の容易さや、半導体素子102及び治具121の構成部材の線膨張率や、半導体素子102及び治具121の寸法精度等を考慮して、半導体素子102の外形よりも若干大きめに形成する必要があるため、治具121と半導体素子102との間には所定のクリアランスdが生じることとなって、はんだ接合後における基板101に対する半導体素子102の実装位置を高精度に制御することができない。
さらに、接合後におけるはんだ厚みは、接合前のはんだ箔の厚みに依存しており、はんだ内に生じるボイドの有無やはんだの濡れ性・広がり性によってもはんだ厚みが変化する。特に、はんだ接合時には半導体素子102を支持するものがないため、図10に示すように、はんだが溶融している間に半導体素子102が傾き、そのままはんだが凝固してしまう恐れもある。
However, in order to solder-bond the
Further, the dimensions of the
Furthermore, the solder thickness after joining depends on the thickness of the solder foil before joining, and the solder thickness varies depending on the presence or absence of voids generated in the solder and the wettability / spreadability of the solder. In particular, since there is nothing to support the
このように、半導体素子を基板にはんだ接合する際に生ずる、はんだ厚みの変化や半導体素子の傾きを抑えるための技術として、特許文献1に記載されるような技術が知られている。
即ち、はんだバンプが形成された半導体素子を基板に実装する際、半導体素子と基板との間にペースト状の熱硬化性樹脂を供給し、該熱硬化性樹脂を熱硬化させて半導体素子の基板に対する位置及び間隔を一定に保持した後に、リフローによりはんだバンプを溶融させて接合を行う技術が、特許文献1に記載されている。
As described above, a technique described in
That is, when a semiconductor element on which solder bumps are formed is mounted on a substrate, a paste-like thermosetting resin is supplied between the semiconductor element and the substrate, and the thermosetting resin is thermally cured to provide a substrate for the semiconductor element. Japanese Patent Application Laid-Open No. H10-228688 describes a technique in which solder bumps are melted by reflow and the bonding is performed after the position and interval with respect to is kept constant.
前述の如くの、半導体素子と基板との間にペースト状の熱硬化性樹脂を供給して、該熱硬化樹脂をはんだ接合の前に熱硬化する技術を、半導体素子をはんだ接合により基板に実装する場合に適用すると、ペースト状の熱硬化性樹脂が半導体素子とはんだ箔との間、又ははんだ箔と基板との間に浸入して接合不良となる部分が発生する。
特に、半導体素子と基板とを接合するはんだ箔は、微小面積で基板に接するはんだバンプとは異なり、半導体素子と基板との接合面積が広いため、半導体素子と基板との間にはんだ箔を介装するとともに樹脂を供給した状態で、半導体素子に圧力をかけて熱圧着したとしても、半導体素子とはんだ箔との間又ははんだ箔と基板との間に浸入した熱硬化性樹脂を圧力により追い出すことは困難である。
As described above, the technology of supplying paste-like thermosetting resin between the semiconductor element and the substrate and thermosetting the thermosetting resin before solder bonding is mounted on the substrate by solder bonding. If it is applied, a paste-like thermosetting resin enters between the semiconductor element and the solder foil or between the solder foil and the substrate, resulting in a defective portion.
In particular, a solder foil that joins a semiconductor element and a substrate has a small area and, unlike a solder bump that touches the substrate, has a large joint area between the semiconductor element and the substrate. Therefore, the solder foil is interposed between the semiconductor element and the substrate. Even if pressure is applied to the semiconductor element while the resin is supplied and the resin is supplied, the thermosetting resin that has entered between the semiconductor element and the solder foil or between the solder foil and the substrate is expelled by the pressure. It is difficult.
上記課題を解決する本発明の半導体素子実装方法は、以下の特徴を有する。
即ち、請求項1においては、半導体素子を、はんだ接合により基板に実装する半導体素子実装方法であって、熱硬化性樹脂製のテープ部材が貼着された基板上に半導体素子をセットして、テープ部材により半導体素子の実装位置を仮固定する工程と、セットした半導体素子を基板に対して熱圧着することで、テープ部材をはんだ箔厚まで押しつぶすとともに熱硬化させる工程と、リフローにて半導体素子と基板とをはんだ接合する工程とを備える。
これにより、リフローを行う時には、既に半導体素子は基板に対して位置固定されていることとなるため、はんだが溶融することにより半導体素子が位置ズレしたり、傾いたりすることはない。
従って、治具を用いることなくリフロー処理しても、高い位置精度ではんだ接合を行って半導体素子を実装することができる。
また、半導体素子と基板との間隔は熱圧着時に固定されるので、はんだ接合後のはんだ膜厚も一定厚に制御することが可能である。
さらに、低コスト化を図ることもできる。
The semiconductor element mounting method of the present invention that solves the above problems has the following characteristics.
That is, in
Thereby, when performing reflow, since the position of the semiconductor element is already fixed with respect to the substrate, the position of the semiconductor element is not shifted or tilted by melting of the solder.
Therefore, even if the reflow process is performed without using a jig, the semiconductor element can be mounted by performing solder bonding with high positional accuracy.
In addition, since the distance between the semiconductor element and the substrate is fixed at the time of thermocompression bonding, it is possible to control the solder film thickness after soldering to a constant thickness.
Furthermore, cost reduction can be achieved.
また、請求項2においては、半導体素子を、はんだ接合により基板に実装する半導体素子実装方法であって、熱硬化性樹脂製のテープ部材が貼着された基板上に半導体素子をセットして、テープ部材により半導体素子の実装位置を仮固定する工程と、基板上における半導体素子の近接位置に固形はんだを載置する工程と、リフローにて半導体素子と基板とをはんだ接合する工程とを備える。
これにより、半導体素子の基板に対する位置決め用の治具を用いたり、基板と半導体素子との間のはんだ注入用の空間を保持するための機構を特別に設けたりすることなく、半導体素子の実装位置・傾き、及びはんだ厚を高い精度で制御しながらはんだ接合を行って半導体素子を実装するとともに、低コスト化を図ることができる。
Further, in claim 2, a semiconductor element mounting method for mounting a semiconductor element on a substrate by solder bonding, wherein the semiconductor element is set on a substrate to which a thermosetting resin tape member is attached, A step of temporarily fixing a mounting position of the semiconductor element with a tape member; a step of placing solid solder on a position close to the semiconductor element on the substrate; and a step of soldering the semiconductor element and the substrate by reflow.
As a result, the mounting position of the semiconductor element can be obtained without using a jig for positioning the semiconductor element with respect to the substrate and without providing a special mechanism for maintaining a space for solder injection between the substrate and the semiconductor element. -It is possible to reduce the cost while mounting the semiconductor element by performing solder joining while controlling the tilt and the solder thickness with high accuracy.
また、請求項3においては、前記基板表面には、リフロー時に溶融したはんだの流れ方向を制御するための凹凸部が形成されている。
これにより、溶融したはんだの濡れ広がり性を向上することができる。
はんだの濡れ広がり性が向上することで、はんだが半導体素子の下面全体に容易に広がることが可能となり、凝固したはんだ内にボイドが生じたり、はんだ接合が不十分である箇所が生じたりすることを防ぐことができ、半導体素子から基板への熱伝導性が低下することを防止できる。
According to a third aspect of the present invention, an uneven portion for controlling the flow direction of solder melted during reflow is formed on the substrate surface.
Thereby, the wet spreading property of the melted solder can be improved.
Improved solder wettability allows the solder to spread easily over the entire lower surface of the semiconductor element, resulting in voids in the solidified solder and places where solder joints are insufficient. It is possible to prevent the thermal conductivity from the semiconductor element to the substrate from being lowered.
本発明によれば、
治具を用いることなくリフロー処理しても、高い位置精度ではんだ接合を行って半導体素子を実装することができる。また、はんだ接合後のはんだ膜厚も一定厚に制御することが可能であり、低コスト化を図ることもできる。
また、溶融したはんだの濡れ広がり性を向上することができ、凝固したはんだ内にボイドが生じたり、はんだ接合が不十分である箇所が生じたりすることを防ぐことができて、半導体素子から基板への熱伝導性が低下することを防止できる。
According to the present invention,
Even if the reflow process is performed without using a jig, the semiconductor element can be mounted by soldering with high positional accuracy. In addition, the solder film thickness after soldering can be controlled to a constant thickness, and the cost can be reduced.
In addition, the wet spreadability of the molten solder can be improved, and voids in the solidified solder can be prevented, and inadequate solder joints can be generated. It is possible to prevent the heat conductivity from being lowered.
本発明を実施するための最良の形態を、添付の図面を用いて説明する。 The best mode for carrying out the present invention will be described with reference to the accompanying drawings.
まず、本発明の半導体素子実装方法における第一の実施形態について説明する。
図1、図2に示すように、半導体素子2が接合される基板1の上面に、半導体素子2の接合位置に合わせてはんだ箔3及び固定テープ5をセットする(図1(a)、S01)。
はんだ箔3は、半導体素子2の底面と略同じ大きさの箔状に形成されている。また、固定テープ5は、例えば、基材にポリイミド等の耐熱樹脂を用いて、熱硬化性樹脂をテープ状に形成したものであり、はんだ箔3の周囲における複数箇所に配置されている。図1では、固定テープ5をはんだ箔3周囲の4箇所に配置しているが、固定テープ5上に半導体素子2を載置した際に半導体素子2が安定してセットできればよく、3箇所以上に配置していればよい。
First, a first embodiment of the semiconductor element mounting method of the present invention will be described.
As shown in FIGS. 1 and 2, the solder foil 3 and the
The solder foil 3 is formed in a foil shape having substantially the same size as the bottom surface of the semiconductor element 2. The
その後、セットした複数の固定テープ5上に半導体素子2を載置し(S02)、図1(b)に示すように、半導体素子2の上方から圧力及び熱を加えて熱圧着する(S03)。
熱圧着では、基板1と半導体素子2との間隔がはんだ箔3の厚みと略同じになるまで固定テープ5を押し潰すとともに、固定テープ5を加熱して該固定テープ5の熱硬化性樹脂を硬化させる。
Thereafter, the semiconductor element 2 is placed on the plurality of
In the thermocompression bonding, the
固定テープ5の熱硬化性樹脂が硬化することで、半導体素子2の基板1に対する位置、及び半導体素子2と基板1との間隔が保持される。
なお、熱圧着工程ではんだ箔3が溶融することを防止するために、固定テープ5には硬化温度がはんだ箔の溶融温度以下の熱硬化性樹脂を用いており、熱圧着により加熱される固定テープ5の加熱温度は、はんだ箔の溶融温度以下となっている。
また、圧着後の固定テープ5の厚みは、例えば数十μmから数百μm程度となっている。
As the thermosetting resin of the
In order to prevent the solder foil 3 from melting in the thermocompression bonding process, the
Further, the thickness of the
図1(c)に示すように、半導体素子2の位置決めがなされた後にリフローを行い、はんだ箔3を溶融させて半導体素子2と基板1とをはんだ接合する(S04)。
リフロー時には、既に半導体素子2は基板1に対して位置固定されているため、はんだ溶融により半導体素子2が位置ズレしたり、傾いたりすることはない。
従って、半導体素子2を基板1にセットする際に、半導体素子2を位置精度良く固定テープ5上に載置して熱圧着すれば、治具を用いることなくリフロー処理しても、高い位置精度ではんだ接合して実装することができる。
また、半導体素子2と基板1との間隔は熱圧着時に固定されるので、はんだ接合後のはんだ膜厚も一定厚に制御することが可能である。
As shown in FIG. 1C, after the semiconductor element 2 is positioned, reflow is performed to melt the solder foil 3 and solder the semiconductor element 2 and the substrate 1 (S04).
At the time of reflow, since the position of the semiconductor element 2 is already fixed with respect to the
Accordingly, when the semiconductor element 2 is set on the
Moreover, since the space | interval of the semiconductor element 2 and the board |
半導体素子2が、作動時に発熱するパワー素子に構成される場合は、半導体素子2を実装した基板1をさらに放熱板とはんだ接合して、放熱効率を高めることが行われる。
この基板1を放熱板とはんだ接合する際にも、前記固定テープ5により基板1を放熱板に位置固定することで、高精度のはんだ接合を行うことができる。
When the semiconductor element 2 is configured as a power element that generates heat during operation, the
Even when the
例えば、まず図3(a)、図3(b)に示すように、放熱板6の上面に、基板1の接合位置に合わせてはんだ箔7及び固定テープ5をセットするとともに、熱圧着により基板1の放熱板6に対する位置決め固定を行う。はんだ箔7は、基板1の底面と略同じ大きさの箔状に形成されている。
次に、図3(c)、図3(d)に示すように、放熱板6に位置決め固定された基板1の上面にはんだ箔3及び固定テープ5をセットし、前述の如く半導体素子2を熱圧着することで、基板1に対する半導体素子2の位置決め固定を行う。
For example, first, as shown in FIGS. 3A and 3B, the solder foil 7 and the fixing
Next, as shown in FIGS. 3C and 3D, the solder foil 3 and the fixing
その後、図3(e)に示すように、互いに固定テープ5で位置固定された放熱板6、基板1及び半導体素子2をリフローして、はんだ箔7にて放熱板6と基板1とをはんだ接合するとともに、はんだ箔3にて基板1と半導体素子2とをはんだ接合する。
この場合も、半導体素子2の基板1に対する位置決め固定、及び基板1の放熱板6に対する位置決め固定が、固定テープ5によりそれぞれなされているので、治具を用いることなく高精度で半導体素子2を実装することができ、低コスト化を図ることもできる。
Thereafter, as shown in FIG. 3 (e), the
Also in this case, the positioning and fixing of the semiconductor element 2 with respect to the
次に、本発明の半導体素子実装方法における第二の実施形態について説明する。
本実施形態では、図4(a)に示すように、半導体素子2が接合される基板1の上面に、複数の固定テープ5をセットする。固定テープ5は、半導体素子2の実装位置に合わせて、該半導体素子2の周縁部に位置するように配置されている。
次に、固定テープ5上に半導体素子2を載置するとともに、熱圧着して固定テープ5を熱硬化させ、該半導体素子2の基板1に対する位置、及び半導体素子2と基板1との間隔を固定する。この場合の、圧着後の固定テープ5の厚みは、例えば数十μmから数百μm程度となっている。
Next, a second embodiment in the semiconductor element mounting method of the present invention will be described.
In the present embodiment, as shown in FIG. 4A, a plurality of fixing
Next, the semiconductor element 2 is placed on the fixing
次に、図4(b)に示すように、基板1上における半導体素子2の近接部に、糸ハンダやはんだペレット等の固形はんだ13を設置する。
図4(c)のように、固形はんだ13を設置した後にリフローを行うと、固形はんだ13が溶融して、基板1と半導体素子2との間に形成される、固定テープ5の厚み分だけの隙間に、毛細管現象によってはんだが流入し、基板1と半導体素子2とがはんだ接合される。
Next, as shown in FIG. 4B,
As shown in FIG. 4C, when reflow is performed after the
これにより、半導体素子2に近接して配置した固形はんだによりはんだ接合を行う場合でも、半導体素子2の基板1に対する位置決め用の治具を用いたり、基板1と半導体素子2との間のはんだ注入用の空間を保持するための機構を特別に設けたりすることなく、半導体素子2の位置・傾き、及びはんだ厚を高い精度で制御しながらはんだ接合を行って半導体素子2を実装できるとともに、低コスト化を図ることができる。
Thus, even when solder bonding is performed using solid solder arranged close to the semiconductor element 2, a jig for positioning the semiconductor element 2 with respect to the
また、半導体素子2の近接部に設置した固形はんだ13によりはんだ接合を行う場合、次のように、基板1の表面に凹凸を形成することで、はんだの基板1表面に対する濡れ性を向上することができる。
Further, when solder bonding is performed using the
つまり、例えば図5(a)に示すように、基板1表面における固形はんだ13を設置する部分にはんだ設置用凹部1aを形成するとともに、該はんだ設置用凹部1aから半導体素子2側(図5における基板1の中央側)へ、スリット状に延出する流れ用凹部1bを形成する。
この基板1のはんだ設置用凹部1aに固形はんだ13を載置するとともに、図5(b)に示す如く固定テープ5を介して半導体素子2を熱圧着し、リフローを行うと、図5(c)に示すように、溶融したはんだが流れ用凹部1bを通じて半導体素子2の下方へ濡れ広がり、はんだが半導体素子2の底面全体に行き渡る。
なお、流れ用凹部1bは、図5では一本のみ形成したが、複数本形成してもよい。
That is, for example, as shown in FIG. 5 (a), the solder placement recess 1a is formed in the portion where the
When the
Note that although only one flow recess 1b is formed in FIG. 5, a plurality of flow recesses 1b may be formed.
はんだ設置用凹部1a及び流れ用凹部1bを形成せずに基板1表面が均一に平面状であった場合は、表面のはんだ濡れ性の違いによって、はんだが基板1表面の全体に均等に広がらず、基板1と半導体素子2とのはんだ接合が不十分な箇所が生じたり、はんだ内にボイドが発生したりする恐れがある。
しかし、このように、はんだ設置用凹部1a及び流れ用凹部1bを形成することで、溶融したはんだが、はんだ設置用凹部1aから流れ用凹部1bを通じて流れ易くなり、濡れ広がり性を向上することができる。
はんだの濡れ広がり性が向上することで、はんだが半導体素子2の下面全体に容易に広がることが可能となり、凝固したはんだ内にボイドが生じたり、はんだ接合が不十分である箇所が生じたりすることを防ぐことができ、半導体素子2から基板1への熱伝導性を低下させることがない。
If the surface of the
However, by forming the solder installation recess 1a and the flow recess 1b in this way, the molten solder can easily flow from the solder installation recess 1a through the flow recess 1b, thereby improving the wetting spreadability. it can.
By improving the wettability of the solder, it becomes possible for the solder to spread easily over the entire lower surface of the semiconductor element 2, resulting in voids in the solidified solder and places where solder bonding is insufficient. This can be prevented, and the thermal conductivity from the semiconductor element 2 to the
また、さらに溶融はんだの濡れ広がり性を向上させるために、基板1表面に形成される前記流れ用凹部1bを、半導体素子2の一側端部から他側端部まで(図6では半導体素子2の左側端部から右側端部まで)伸ばし、該流れ用凹部1bから斜め方向へ複数の枝凹部1cを形成してもよい。枝凹部1cは、流れ用凹部1bから半導体素子2の他側方向へ向かって延出しており、流れ用凹部1bと枝凹部1cとで、半導体素子2の底面面積の略全域をカバーしている。
Further, in order to further improve the wet spreading property of the molten solder, the flow recess 1b formed on the surface of the
このように、流れ用凹部1bに加えてさらに複数の枝凹部1cを形成することで、図7に示すように、はんだが半導体素子2の底面全域に濡れ広がることが、さらに容易となって、はんだ内におけるボイド発生を確実に抑えることができる。
なお、前記流れ用凹部1b及び枝凹部1cの底面高さを、場所によって変化させることで、はんだの流れ方向及び量を制御することが可能である。
また、流れ用凹部1b及び枝凹部1cは基板1表面に対して凹形状となっているが、基板1表面に凸形状のスリット部を形成しても、同様にはんだの濡れ広がり性を向上させることが可能である。
Thus, by forming a plurality of branch recesses 1c in addition to the flow recesses 1b, as shown in FIG. 7, it becomes even easier for the solder to spread over the entire bottom surface of the semiconductor element 2, Generation of voids in the solder can be reliably suppressed.
Note that the flow direction and amount of solder can be controlled by changing the bottom surface height of the flow recess 1b and the branch recess 1c depending on the location.
The flow recess 1b and the branch recess 1c have a concave shape with respect to the surface of the
また、半導体素子2を固定テープ5を介して基板1に熱圧着し、固定テープ5の厚み分の隙間に、毛細管現象によってはんだを流入させる構成の場合、固形はんだ13を半導体素子2に近接させて配置する他、半導体素子2と基板1との間に、直接溶融はんだを注入することもできる。
Further, in the case of a configuration in which the semiconductor element 2 is thermocompression bonded to the
例えば、図8(a)に示すように、半導体素子2を、固定テープ5を介して基板1に熱圧着した後、図8(b)に示すように、半導体素子2と基板1との間の空間に溶融はんだ8を注入すると、図8(c)に示すように、溶融はんだが毛細管現象により空間全体に充填される。
For example, as shown in FIG. 8A, after the semiconductor element 2 is thermocompression bonded to the
このように、溶融はんだを半導体素子2と基板1との間の空間に注入するようにした場合も、半導体素子2の基板1に対する位置決め用の治具を用いたり、基板1と半導体素子2との間のはんだ注入用の空間を保持するための機構を特別に設けたりすることなく、半導体素子2の位置・傾き、及びはんだ厚を高い精度で制御しながらはんだ接合を行って半導体素子2を実装することができるとともに、低コスト化を図ることができる。
As described above, even when molten solder is injected into the space between the semiconductor element 2 and the
1 基板
2 半導体素子
3 はんだ箔
5 固定テープ
6 放熱板
DESCRIPTION OF
Claims (3)
熱硬化性樹脂製のテープ部材が貼着された基板上にはんだ箔を介して半導体素子をセットし、テープ部材により半導体素子の実装位置を仮固定する工程と、
セットした半導体素子を基板に対して熱圧着することで、テープ部材をはんだ箔厚まで押しつぶすとともに熱硬化させる工程と、
リフローにて半導体素子と基板とをはんだ接合する工程と、
を備えることを特徴とする半導体素子実装方法。 A semiconductor element mounting method for mounting a semiconductor element on a substrate by solder bonding,
Setting a semiconductor element via a solder foil on a substrate on which a thermosetting resin tape member is adhered, temporarily fixing the mounting position of the semiconductor element by the tape member;
By thermocompression bonding the set semiconductor element to the substrate, the process of crushing the tape member to the thickness of the solder foil and thermosetting,
A step of soldering the semiconductor element and the substrate by reflow;
A method for mounting a semiconductor element, comprising:
熱硬化性樹脂製のテープ部材が貼着された基板上に半導体素子をセットして、テープ部材により半導体素子の実装位置を仮固定する工程と、
基板上における半導体素子の近接位置に固形はんだを載置する工程と、
リフローにて半導体素子と基板とをはんだ接合する工程と、
を備えることを特徴とする半導体素子実装方法。 A semiconductor element mounting method for mounting a semiconductor element on a substrate by solder bonding,
Setting a semiconductor element on a substrate to which a tape member made of a thermosetting resin is attached, and temporarily fixing the mounting position of the semiconductor element by the tape member;
A step of placing solid solder on the substrate in the vicinity of the semiconductor element;
A step of soldering the semiconductor element and the substrate by reflow;
A method for mounting a semiconductor element, comprising:
3. The semiconductor element mounting method according to claim 2, wherein an uneven portion for controlling a flow direction of solder melted during reflow is formed on the surface of the substrate.
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