JP4037212B2

JP4037212B2 - 半導体装置

Info

Publication number: JP4037212B2
Application number: JP2002238138A
Authority: JP
Inventors: 守仁長谷川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-08-19
Filing date: 2002-08-19
Publication date: 2008-01-23
Anticipated expiration: 2022-08-19
Also published as: JP2004080404A

Description

【０００１】
【発明の属する技術分野】
この発明は、ΣΔ変調器を使用したＰＬＬ回路に関するものである。
近年、携帯電話等の移動体通信機器に使用されるＰＬＬ回路は、高集積化、定消費電力化とともに、チャネル切替え速度の向上及びＣ／Ｎ特性の向上が必要となっている。このような要請を満足させるために、ΣΔ変調器を使用したＰＬＬ回路が実用化されている。そして、ΣΔ変調器を使用したＰＬＬ回路において、出力信号の周波数を所要の周波数に正確に一致させることが必要となっている。
【０００２】
【従来の技術】
ＰＬＬ回路のループ特性の重要な特性として、チャネル切替え時間とＣ／Ｎ特性がある。すなわち、任意のロックアップ周波数から別のロックアップ周波数に切替えるために要する時間を短縮し、かつ出力信号周波数に含まれる位相ノイズを低減する必要がある。
【０００３】
このような要求を満足するために、近年ＰＬＬループを構成する比較分周器の分周比を分数としたFractional-NＰＬＬ周波数シンセサイザが実用化されている。このような分数分周型のＰＬＬ回路では、基準信号の周波数を高くすることができるので、チャネル切替え時間とＣ／Ｎ特性の改善に有利であることが知られている。
【０００４】
ところが、分数分周比は整数分周値を時間的に変化させることで、等価的及び平均的に分数値を得ている。すなわち、固定分周値Ｎに対し周期的にＮ＋１分周を行うことにより、等価的に分数分周比を得ている。例えば、１／８分周であれば、８回の分周動作について、７回のＮ分周と１回のＮ＋１分周とを繰り返し、３／８分周であれば、８回の分周動作について、５回のＮ分周と３回のＮ＋１分周とを繰り返す。
【０００５】
しかし、このような分数分周動作により分周された比較信号と基準信号とを位相比較器で比較すると、Ｎ分周とＮ＋１分周とを周期的に繰り返すため、周期的な位相誤差が発生し、この結果電圧制御発振器の出力信号にスプリアスノイズが発生する。
【０００６】
そこで、分数分周にともなうスプリアスノイズの発生を防止するための一手段として、図５に示すΣΔ変調器を備えたΣΔFractional-NＰＬＬ周波数シンセサイザが提案されている。
【０００７】
図５において、発振器１は水晶振動子の発振に基づく固有周波数の基準クロック信号を基準分周器２に出力する。基準分周器２はカウンタ回路で構成され、あらかじめ設定された分周比に基づいて、前記基準クロック信号を分周した基準信号ｆｒを位相比較器３に出力する。
【０００８】
前記位相比較器３には、比較分周器４から比較信号ｆｐが入力される。そして、位相比較器３は前記基準信号ｆｒと比較信号ｆｐとの周波数差及び位相差に応じたパルス信号をチャージポンプ５に出力する。
【０００９】
前記チャージポンプ５は、前記位相比較器３から出力されるパルス信号に基づいて、出力信号をＬＰＦ（ローパスフィルタ）６に出力する。
この出力信号は、直流成分にパルス成分が含まれたものであり、その直流成分はパルス信号の周波数変動にともなって変化し、パルス成分はパルス信号の位相差に基づいて変化する。
【００１０】
前記ＬＰＦ６は、チャージポンプ５の出力信号を平滑して高周波成分を除去した出力信号をＶＣＯ（電圧制御発振器）７に制御電圧として出力する。
前記ＶＣＯ７は、前記制御電圧に応じた周波数の出力信号ｆvcoを外部回路に出力するとともに、前記比較分周器４に出力する。
【００１１】
前記比較分周器４の分周比は、ΣΔ変調器８により任意に変化するように設定される。分母値（モジュロ値）Ｑは、ΣΔ変調器８のビット数２ⁿとして設定されており、分子値Ｆは、分母値Ｑの累乗数ｎに対し、ｎ−１ビットのデジタル信号Ｄ1〜Ｄ(n-1)として外部から設定される。
【００１２】
また、ΣΔ変調器８には比較信号ｆｐが入力される。そして、ΣΔ変調器８は比較信号ｆｐをクロック信号として動作して、例えば図６に示す擬似的乱数のBit Streamを出力信号prsとして加算器９に出力する。同図に示すように、出力信号prsは、例えば＋３〜−３の間で任意に変化する擬似的な乱数となる。
【００１３】
また、加算器９には固定分周比Ｎが入力される。そして、加算器９はΣΔ変調器８の出力信号prsと固定分周比Ｎとを加算して、比較分周器４に出力する。
従って、比較分周器４ではＮ＋３〜Ｎ−３の間で任意に変化する分周比で分周動作が行われ、等価的及び平均的な分周比はＮ＋Ｆ／２ⁿとなる。
【００１４】
このような動作により、比較分周器４での分周比が周期的に変化することが防止されるため、位相比較器３に入力される基準信号ｆｒと比較信号ｆｐとの間での周期的な位相誤差の発生を防止して、ＶＣＯ７の出力信号ｆvcoでのスプリアスノイズの発生を抑制している。
【００１５】
【発明が解決しようとする課題】
上記のようなΣΔ変調器８を備えたＰＬＬ回路では、特定の分子値Ｆを設定したとき、すなわちΣΔ変調器８において２ⁿで設定される分母値に対し、分子値Ｆが２^n-m（ｎ＞ｍ）となったとき等、出力信号ｆvcoにスプリアスノイズが発生する。
【００１６】
図７は、分母値Ｑ＝２¹⁰＝１０２４、分子値Ｆ＝２⁶＝６４とした場合のBit Streamを示す。同図に示すように、Bit Streamに規則性が表れると、出力信号ｆvcoにスプリアスノイズが発生する。
【００１７】
図６は、分母値Ｑ＝２¹⁰＝１０２４、分子値Ｆ＝１００とした場合のBit Streamを示す。この場合には、分子値Ｆが２^n-mとなっていないので、Bit Streamに規則性が表れず、出力信号ｆvcoでのスプリアスノイズの発生は抑制される。
【００１８】
図９(ａ)〜(ｆ)は、出力信号ｆvcoの周波数スペクトラムを示す。いずれも分母値Ｑ＝２¹⁸とした場合である。
図９(ａ)は、分子値Ｆ＝０とした場合であり、スプリアスノイズは発生しない。図９(ｂ)は、Ｆ＝２¹⁰＝１０２４とした場合であり、図９(ｃ)はＦ＝２¹¹＝２０４８とした場合であり、図９(ｄ)はＦ＝２¹²＝４０９６とした場合であり、図９(ｅ)はＦ＝２¹³＝８１９２とした場合であり、それぞれスプリアスノイズが発生している。
【００１９】
図９(ｆ)は、Ｆ＝２¹³＋２¹⁴＋２¹⁵＋２¹⁶＋２¹⁷＝２５３９５２とした場合であり、同様にスプリアスノイズが発生している。このように、分母値Ｑが分子値Ｆの整数倍となるとき等、出力信号ｆvcoでスプリアスノイズが発生する。
【００２０】
そこで、このようなスプリアスノイズの発生を防止するために、ΣΔ変調器８に設定する分子値Ｆに「１」を加算して出力信号prsを生成する。図８は、分母値Ｑ＝２¹⁰＝１０２４、分子値Ｆ＝２⁶＋１＝６４＋１＝６５とした場合のBit Streamを示す。
【００２１】
同図に示すように、Bit Streamに規則性はなくなるので、出力信号ｆvcoでのスプリアスノイズの発生は抑制される。
ところが、分子値Ｆに「１」を加算するため、ΣΔ変調器８の出力信号prsが変化し、比較分周器４での分周比も変化するため、ＰＬＬ回路の出力信号ｆvcoのロックアップ周波数と、所望の周波数との間にずれが生じるという問題点がある。
【００２２】
特開2002-152044号公報には、分子値をＦ＋１とＦ−１に周期的に変化させる構成が開示されているが、その回路構成は煩雑である。
この発明の目的は、ΣΔ変調器から出力されるBit Streamの規則性を回避して、スプリアスノイズの発生を抑制しながら、ＰＬＬ回路の出力信号周波数のずれを抑制し得る半導体装置を提供することにある。
【００２３】
【課題を解決するための手段】
ＰＬＬ回路を構成する比較分周器の分数分周比を設定する分子値に、１未満の値を加算する制御回路を設ける。この制御回路は、前記比較分周器の分数分周比の分子値を設定する複数ビットのデジタル信号の最下位ビットが０であるときに、該最下位ビットを、前記ΣΔ変調器の動作クロックの複数回に１回の割合で１とすることにより、該比較分周器の分数分周比の分子値に等価的に１未満の値を加算する。これにより、ΣΔ変調器から出力されるBit Streamに規則性がなくなり、設定される分子値との誤差が小さくなる。
【００２４】
【発明の実施の形態】
図１は、本発明を具体化したΣΔFractional-NＰＬＬ周波数シンセサイザの一実施の形態を示す。
【００２５】
この実施の形態は、図５に示す前記従来例に対し、制御回路１０を付加したものであり、ΣΔ変調器８の分子値Ｆを設定するためのｎ−１ビットのデジタル信号Ｄ1〜Ｄn-1のうち、最下位ビットのデジタル信号Ｄ1が制御回路１０に入力される。
【００２６】
前記制御回路１０には、ΣΔ変調器８の動作クロックである前記比較信号ｆｐが入力され、制御回路１０の出力信号がΣΔ変調器８に最下位ビットのデジタル信号Ｄ1ｘとして入力される。その他の構成は前記従来例と同様である。
【００２７】
前記制御回路１０の具体的構成を図２に従って説明する。比較信号ｆｐは初段のフリップフロップ回路１１ａにクロック信号ＣＫとして入力され、そのフリップフロップ回路１１ａの出力信号Ｑ1が次段のフリップフロップ回路１１ｂにクロック信号ＣＫとして入力されるとともに、ＡＮＤ回路（論理積回路）１２に入力される。
【００２８】
前記フリップフロップ回路１１ａの出力信号Ｑ1の反転信号ＸＱ1は、フリップフロップ回路１１ａにデータＤとして入力される。
前記フリップフロップ回路１１ｂの出力信号Ｑ2は前記ＡＮＤ回路１２に入力され、出力信号Ｑ2の反転信号ＸＱ2は、フリップフロップ回路１１ｂにデータＤとして入力される。
【００２９】
前記ＡＮＤ回路１２の出力信号ＡはＯＲ回路（論理和回路）１３に入力され、そのＯＲ回路１３には、分子値Ｆを設定するための最下位ビットのデジタル信号Ｄ1が入力される。そして、ＯＲ回路１３の出力信号がΣΔ変調器８に最下位ビットのデジタル信号Ｄ1ｘとして出力される。
【００３０】
上記のように構成された制御回路１０では、図３に示すように、比較信号ｆｐの入力に基づいて、フリップフロップ回路１１ａは比較信号ｆｐを２分周した出力信号Ｑ1を出力する。
【００３１】
フリップフロップ回路１１ｂは、出力信号Ｑ1の入力に基づいて、その出力信号Ｑ1を２分周した出力信号Ｑ2を出力する。
ＡＮＤ回路１２は、出力信号Ｑ1，Ｑ2のＡＮＤ論理である出力信号Ａを出力し、その出力信号Ａは比較信号ｆｐの４周期のうち１周期がＨレベルとなる信号となる。
【００３２】
そして、ＯＲ回路１３に入力されるデジタル信号Ｄ1がＬレベルであるとき、ＡＮＤ回路１２の出力信号ＡがＯＲ回路１３からデジタル信号Ｄ1ｘとして出力される。また、ＯＲ回路１３に入力されるデジタル信号Ｄ1がＨレベルであるとき、ＡＮＤ回路１２の出力信号Ａに関わらず、デジタル信号Ｄ1がＯＲ回路１３からデジタル信号Ｄ1ｘとして出力される。
【００３３】
上記のような制御回路１０の動作により、ΣΔ変調器８に入力されるデジタル信号Ｄ1〜Ｄ(n-1)は、最下位ビットのデジタル信号Ｄ1がＬレベルすなわち「０」であるとき、入力されるデジタル信号Ｄ1ｘは比較信号ｆｐの４周期に１回「１」となる。
【００３４】
従って、分子値Ｆはデジタル信号Ｄ1〜Ｄ(n-1)で設定される分子値に対し、平均して0.25を加算した値となる。
図４は、前記制御回路１０を備えたΣΔ変調器８から出力されるBit Streamを示す。デジタル信号Ｄ(ｎ-１)〜Ｄ1で設定される分子値は２¹³＝８１９２であり、制御回路１０の動作によりΣΔ変調器８に入力される分子値Ｆは、２¹³＋0.25すなわち８１９２＋0.25となる。分母値Ｑは２¹⁸＝２６２１４４である。
【００３５】
このような分子値Ｆの設定により、ΣΔ変調器８から＋３〜−３の範囲で任意に変化する規則性のないBit Streamが出力信号prsとして加算器９に出力される。
【００３６】
加算器９では、ΣΔ変調器８の出力信号prsとあらかじめ設定されている分周比Ｎとの加算が行われ、その加算結果が比較分周器４に出力される。従って、比較分周器４はＮ＋３〜Ｎ−３の範囲で任意に変化する分周比で分周動作を行い、等価的及び平均的な分周比はＮ＋Ｆ／２ⁿとなる。
【００３７】
上記のように構成されたＰＬＬ回路では、比較分周器４から出力される比較信号ｆｐが位相比較器３に入力され、位相比較器３では基準信号ｆｒと比較信号ｆｐとを比較し、その比較結果に基づいてＶＣＯ７から出力信号ｆvcoが出力される。また、出力信号ｆvcoが比較分周器４に入力される。
【００３８】
このようなＰＬＬ回路により、出力信号ｆvcoは分周比Ｎ＋Ｆ／２ⁿで設定される所要の周波数にロックアップされる。
上記のように構成されたＰＬＬ回路では、次に示す作用効果を得ることができる。
（１）ΣΔ変調器８の出力信号prsに基づいて、比較分周器４で分数分周動作を行うことができる。従って、基準信号ｆｒを高周波数化することができるので、チャネル切替え速度すなわち出力信号ｆvcoのロックアップ速度の高速化及びＣ／Ｎ特性の向上を図ることができる。
（２）ΣΔ変調器８の出力信号prsに基づいて、比較分周器４の分周比を例えばＮ＋３〜Ｎ−３の範囲で任意に変化させることができる。従って、分周比の周期的な変化に基づく、出力信号ｆvcoでのスプリアスノイズの発生を防止することができる。
（３）制御回路１０の動作により、ΣΔ変調器８のビット数すなわち分数分周器の分母値Ｑ＝２ⁿに対し、分子値Ｆが２^n-m等となることを防止することができる。従って、ΣΔ変調器８の出力信号prsのBit Streamでの規則性の発生を防止することができるので、出力信号ｆvcoでのスプリアスノイズの発生を防止することができる。
（４）制御回路１０の動作により、デジタル信号Ｄ1〜Ｄ(n-1)で外部から設定される分子値に対し、平均して１未満となる値を加算した分子値ＦをΣΔ変調器８に入力して、分母値Ｑ＝２ⁿに対し、分子値Ｆが２^n-m等となることを防止することができる。従って、外部から設定される分子値とΣΔ変調器８に実際に入力される分子値Ｆとの誤差を小さくすることができるので、比較分周器４の等価的及び平均的な分周比Ｎ＋Ｆ／２ⁿに対する影響を小さくすることができる。この結果、出力信号ｆvcoのロックアップ周波数と目標周波数とのずれを小さくすることができる。
（５）制御回路１０の動作により、外部から設定されるデジタル信号Ｄ1〜Ｄ(n-1)の最下位ビットが「０」となるときに限り、すなわち分母値Ｑ＝２ⁿに対し、分子値Ｆが２^n-m等となる可能性がある場合に限り、平均して１未満となる値を加算した分子値ＦをΣΔ変調器８に入力することができる。従って、出力信号ｆvcoのロックアップ周波数と目標周波数とのずれを小さくすることができる。
（６）制御回路１０は、フリップフロップ回路１１ａ，１１ｂとＡＮＤ回路１２及びＯＲ回路１３とから構成されるので、極めて簡易な構成で実現することができる。
【００３９】
上記実施の形態は、次に示すように変更することもできる。
・制御回路１０を構成するフリップフロップ回路をさらに多数段とすることにより、比較分周器の分数分周比の分子値に加算される値をさらに小さくしてもよい。分子値への加算値をさらに小さくすることにより、ロックアップ周波数と目的周波数との誤差をさらに小さくすることができる。
・比較分周器の分数分周比の分子値に１を加算するタイミングは、擬似的な乱数に基づいて、任意のタイミングで行ってもよい。
・比較分周器の分数分周比の分子値として外部から設定される値からあらかじめ１を減算し、さらに１未満の値を加算するようにしてもよい。このような構成により、分子値から１未満の値を実質的に減算して、ロックアップ周波数と目的周波数との誤差が小さくなるように分子値を設定するようにしてもよい。
（付記１）ＰＬＬ回路を構成する比較分周器の分数分周比を設定するΣΔ変調器を備えた半導体装置であって、
前記比較分周器の分数分周比の分子値に１未満の値を加算若しくは減算する制御回路を設けたことを特徴とする半導体装置。
（付記２）前記制御回路は、前記比較分周器の分数分周比の分子値を設定する複数ビットのデジタル信号の最下位ビットを、該ΣΔ変調器の動作クロックの複数回に１回の割合で１とすることにより、該比較分周器の分数分周比の分子値に等価的に１未満の値を加算することを特徴とする付記１記載の半導体装置。
（付記３）前記制御回路は、直列に複数段接続されたフリップフロップ回路の初段に前記比較分周器の出力信号を入力し、前記各フリップフロップ回路の出力信号を論理積回路に入力し、前記論理積回路の出力信号を前記比較分周器の分数分周比の分子値を設定する複数ビットのデジタル信号の最下位ビットの信号として該ΣΔ変調器に出力することにより、該比較分周器の分数分周比の分子値に等価的に１未満の値を加算することを特徴とする付記２記載の半導体装置。
（付記４）前記制御回路は、前記比較分周器の分数分周比の分子値を設定する複数ビットのデジタル信号の最下位ビットが０であるとき、該比較分周器の分数分周比の分子値に等価的に１未満の値を加算することを特徴とする付記２または３記載の半導体装置。
（付記５）前記論理積回路の出力信号と、前記比較分周器の分数分周比の分子値を設定する複数ビットのデジタル信号の最下位ビットの信号とを論理和回路に入力し、該論理和回路の出力信号を前記ΣΔ変調器に入力することを特徴とする付記３記載の半導体装置。
（付記６）前記制御回路は、前記比較分周器の分数分周比の分子値を設定する複数ビットのデジタル信号の最下位ビットを、該ΣΔ変調器の動作クロックに同期する任意のタイミングで１とすることにより、該比較分周器の分数分周比の分子値に等価的に１未満の値を加算することを特徴とする請求項１記載の半導体装置。
（付記７）前記制御回路は、前記比較分周器の分数分周比の分子値を設定する複数ビットのデジタル信号から１を減算し、該比較分周器の分数分周比の分子値に等価的に１未満の値を加算することを特徴とする付記１乃至６の少なくともいずれかに記載の半導体装置。
（付記８）付記１乃至７に記載の半導体装置に搭載された該ΣΔ変調器の出力信号に基づいて、比較分周器の分数分周比を設定することを特徴とするＰＬＬ回路。
【００４０】
【発明の効果】
以上詳述したように、この発明はΣΔ変調器から出力されるBit Streamの規則性を回避して、スプリアスノイズの発生を抑制しながら、ＰＬＬ回路の出力信号周波数のずれを抑制し得る半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明を具体化したＰＬＬ回路の一実施の形態を示すブロック図である。
【図２】制御回路を示す回路図である。
【図３】制御回路の動作を示すタイミング波形図である。
【図４】一実施の形態のΣΔ変調器から出力されるBit Streamを示す説明図である。
【図５】従来例を示すブロック図である。
【図６】従来例のΣΔ変調器から出力されるBit Streamを示す説明図である。
【図７】従来例のΣΔ変調器から出力されるBit Streamを示す説明図である。
【図８】従来例のΣΔ変調器から出力されるBit Streamを示す説明図である。
【図９】従来例のＰＬＬ回路の出力信号の周波数スペクトラムを示す説明図である。
【符号の説明】
４比較分周器
８ ΣΔ変調器
１０制御回路
Ｆ分子値

Claims

ＰＬＬ回路を構成する比較分周器の分数分周比を設定するΣΔ変調器を備えた半導体装置であって、
前記比較分周器の分数分周比の分子値に１未満の値を加算する制御回路を備え、
前記制御回路は、前記比較分周器の分数分周比の分子値を設定する複数ビットのデジタル信号の最下位ビットが０であるときに、該最下位ビットを、前記ΣΔ変調器の動作クロックの複数回に１回の割合で１とすることにより、該比較分周器の分数分周比の分子値に等価的に１未満の値を加算することを特徴とする半導体装置。
前記制御回路は、
直列に複数段接続されたフリップフロップ回路の初段に、前記比較分周器の出力信号をクロック信号として入力し、
前記各フリップフロップ回路の出力信号を、論理積回路に入力するとともに、次段のフリップフロップ回路にクロック信号として入力し、
前記各フリップフロップ回路の出力信号の反転信号をデータとして自フリップフロップ回路に入力し、
前記論理積回路の出力信号と、前記比較分周器の分数分周比の分子値を設定する複数ビットのデジタル信号の最下位ビットの信号とを論理和回路に入力し、
前記論理和回路の出力信号を前記最下位ビットの信号として前記ΣΔ変調器に入力することにより、前記比較分周器の分数分周比の分子値に等価的に１未満の値を加算することを特徴とする請求項１記載の半導体装置。
ＰＬＬ回路を構成する比較分周器の分数分周比を設定するΣΔ変調器を備えた半導体装置であって、
前記比較分周器の分数分周比の分子値に１未満の値を減算する制御回路を備え、
前記制御回路は、前記比較分周器の分数分周比の分子値として設定される値から予め１を減算するとともに、前記比較分周器の分数分周比の分子値を設定する複数ビットのデジタル信号の最下位ビットが０であるときに、該最下位ビットを、前記ΣΔ変調器の動作クロックの複数回に１回の割合で１として、前記比較分周器の分数分周比の分子値に等価的に１未満の値を加算することにより、該比較分周器の分数分周比の分子値に等価的に１未満の値を減算することを特徴とする半導体装置。