JP4030930B2 - Semiconductor power module - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、家電用あるいは産業用に広く用いられる半導体パワーモジュールの改良に関する。
【0002】
半導体スイッチング素子を内蔵した半導体パワーモジュールは、スイッチング素子の発熱量の大きさを考慮し、高熱伝導性の放熱基板と、高熱伝導性でかつ高電気絶縁性の材料からなる絶縁板を用いるのが一般的である。
【0003】
発熱量の大きな中〜大容量の製品では、絶縁板として、高価ではあるが、熱伝導率の高いセラミックが主として用いられている。比較的、小容量の製品では熱伝導率は小さいが安価な絶縁樹脂が用いられている。
【0004】
特許文献1には、半導体パワーモジュールの2例が開示されている。その図2では、放熱基板の上面に絶縁板等を介して半導体チップを半田付けし、シリコーンゲルを充填し、その上から硬いエポキシ樹脂で封止している。柔らかいシリコーンゲルを用いるのは、ケースの熱変形等の応力が半導体チップや金属細線に加わることを避けるためである。
【0005】
また、特許文献1の図1には、線膨張係数が5×10-6/℃〜25×10-6/℃の樹脂で半導体チップを直接封止する構造が提案されている。
【0006】
【特許文献1】
特開平6−5742号公報(図1,図2、全体)
【0007】
【発明が解決しようとする課題】
特許文献1には、半導体チップでの熱放散性や、充填される樹脂についての線膨張係数以外の物性について触れられておらず、「線膨張係数が25×10-6/℃より大きいと発生する応力が大きくなりアルミ配線の断線等が起こりやすくなる。」と述べている。
【0008】
チップは益々大型化し、高出力化している中で、低コスト化が要求されており、高出力化に伴う大きな発生熱の熱放散性と信頼性の向上を低コストで実現することが重要となっている。
【0009】
本発明の目的は、高価なAlN絶縁基板やAl2O3絶縁基板等を用いず、安価なAlやCu等の放熱基板を用いて、信頼性と熱放散性を向上させた半導体パワーモジュールを提供することである。
【0010】
【課題を解決するための手段】
本発明はその一面において、メタライズ面を熱拡散板に半田付けされた半導体チップをケースに入れ、このケース内に樹脂を充填した半導体パワーモジュールにおいて、樹脂の線膨張係数を半田の線膨張係数以上とし、熱拡散板は、Cuと低膨張材の粉体を混合し焼結した焼結形成体と、この焼結形成体と連なるCu板とを備えたことを特徴とする。
【0011】
この樹脂の線膨張係数は、具体的には(20〜45)×10-6/℃である。
【0012】
このような、樹脂の線膨張係数の選定により、半田クラック起点での応力集中を抑え、半導体チップの破壊を起さないレベルの応力でチップを保護、拘束することと相俟って、複合体の熱拡散板の採用により、半導体チップとの線膨張係数の差をより小さくすることにより、応力、歪みを抑制でき、樹脂の効果を更に顕著に発揮させることができる。
【0013】
本発明は、他の一面において、前記樹脂の選定に加え、室温(15〜20℃)における前記樹脂のヤング率を、1〜12GPaとする。
【0014】
すなわち、半導体チップ周辺を、半田と同レベルに柔らかくし、かつ密着力のあるエポキシ系樹脂で取り囲む。これにより、半導体チップに大きな応力が作用しないように隔離するように機械的に保護し、半導体チップの保護、界面剥離破壊等を防止し、かつ、半田の寿命を保証する。
【0015】
また、本発明は、他の一面において、前記樹脂の選定に加え、ガラス転移温度(Tg)が150℃以上の樹脂を使用する。
【0016】
これにより、ガラス転移温度に達することによる線膨張係数の急激な(2〜3倍)上昇を避けることで、半導体パワーモジュールの信頼性を向上できる。
【0017】
本発明の望ましい実施形態においては、充填する樹脂のヤング率を、3〜10GPa、より望ましくは5〜8GPaとする。
【0018】
これにより、半導体チップを拘束できて、半導体チップ界面剥離を防止でき、半田の寿命向上が期待できる。
【0019】
本発明の他の実施形態においては、半導体チップ表面と接する箇所を、前記樹脂よりも柔らかい(ヤング率の小さい)樹脂で薄く(0.01〜1mm)コートし、その上に前記樹脂でチップ周囲を覆うように充填する。
【0020】
これにより、特に、半導体チップ表面が弱い場合の対策として、素子の保護をより重点化した実装が可能である。
【0021】
更に、本発明の望ましい実施形態においては、上記の構造に加え、半導体チップ周辺にヒートシンクを配置し、上部からも熱放散させる。
【0022】
本発明によるその他の目的と特徴は以下の実施形態の説明で明らかにする。
【0023】
【発明の実施の形態】
図1は、本発明の第1の実施形態による半導体パワーモジュールの断面図である。MOSFETなどのパワー半導体チップ1を、NiめっきしたCu製の熱拡散板2に、Pb−5Snの半田3で水素炉において半田付けする。一方、Al製の放熱基板4の上端部に樹脂絶縁層5を形成し、この樹脂絶縁層5上にNiめっきCu箔導体の電気回路61を形成する。この電気回路61に、鉛フリーのSn−3Ag−0.5Cuの半田ペーストを塗布し、その上に、半導体チップ1を半田付けした熱拡散板2の裏面を位置決め搭載後、max240℃のリフロー炉で半田7で半田付けする。Cu箔導体製の電気回路61の厚さは70μm程度で、熱拡散板2の厚さは、熱拡散の効果を考慮して1〜2mm程度である。熱拡散板2は、Cuと低膨張材の粉体を混合し焼結した焼結形成体と、この焼結形成体を固着、圧着、又は焼結時に一体化させたCu板とを備えた複合体である。この低膨張材としては、具体的には次のようなものである。(1)Cu合金、CuとCu2O、CuとMo、CuとC(カーボン繊維)又はCuとインバーの粉体を一定比率で混ぜて成型した構造。もしくは、(2)上記の成型体を核としたサンドイッチ構造のCu−(Cu/Cu2O)−Cu、Cu−(Cu/Mo)−Cu、Cu−(Cu/C)−Cu又はCu−(Cu/インバー)−Cuの異方性構造である。
【0024】
前記電気回路61に、Al製の金属細線8による接続が施され、更に外部接続端子9に対する配線が施される。IC10は、制御基板11上の電気回路62に半田12で接着される。制御基板11は、ガラスエポキシ製の多層基板であり、樹脂絶縁層5上に接着剤により固着され、半導体チップ1と制御基板11は金属細線8で電気的に接続される。外部接続端子13が、制御基板11の接続端子に半田12で半田付けされる。これらは、ケース14に収められ、半田3以上の線膨張係数を持つエポキシ系の充填樹脂15で封止される。
【0025】
本実施形態で、線膨張係数が24×10-6/℃、室温のヤング率が8GPaのエポキシ系の充填樹脂15の場合、パワーサイクル試験及び温度サイクル試験において、クラック進展は殆ど認められないことが判った。シリコーンゲルで充填した構造に比べると、約3〜10倍の寿命向上を期待できることが判った。寿命が向上するメカニズムは、適正な樹脂の選定により、半田クラック起点での応力集中を抑えること、半導体チップ1の破壊を起さないレベルの応力でチップを保護、拘束することである。更に、熱拡散板2をCu製でなく、Cuと低膨張材の粉体を混合し焼結した焼結形成体と、この焼結形成体を固着、圧着、又は一体化させたCu板とを備えた複合体としたことにより、半導体チップとの線膨張係数の差をより小さくしている。このため、応力、歪みの値は小さくなり、樹脂15の効果を更に顕著に発揮させることを確認できた。低膨張材として、具体的には、Cu−Mo、Cu−Cu2O、Cu−インバー(線膨張係数:約10×10-6/℃)製の紛体を用い、焼結形成した。
【0026】
なお、樹脂15の線膨張係数は、高精度に半田3に合わせる必要はなく、半田3と同等の値として(24±3)×10-6/℃であれば、Sn−Pb系、Sn−Ag−Cu系の半田組成域の値を包含するので、共通の樹脂で対応できる。
【0027】
他方、同一樹脂系でもフィラーを多く含有させてヤング率を20GPa以上に高めると、樹脂15と半導体チップ1の界面でのSi剥がれ、素子部の破壊等を起こす確率が高くなることが判った。ヤング率15〜20GPaでは、構造、試験条件の厳しさによって起きる場合と、起きない場合の境界レベルにある。
【0028】
従って、上記物性を特定化したエポキシ系の充填樹脂15で全体を被覆することで、高価な放熱基板を用いなくとも、半導体チップ1の破壊を防止でき、かつ、半田3のクラック進展を防止できる半導体パワーモジュールの提供を可能にした。
【0029】
以下に、本発明によって、低コスト実装で高信頼性をもたらす充填樹脂の役割について詳述する。
【0030】
本発明では、機械的に特定した物性を有する樹脂15を充填することで、半導体チップ1とCu製の熱拡散板2間の半田3継手部の寿命を大幅に向上する。この寿命向上のために、樹脂の線膨張係数を半田3以上の(20〜45)×10-6/℃にする。また、ヤング率を下げ、半導体チップ1に応力的負担をかけない物性の樹脂15で半導体チップ1の周囲を取り囲むことで、素子への影響、半導体チップの界面剥離等から開放する。そして、樹脂15が半田3と半導体チップ1を取り囲み拘束する補強効果、即ち、樹脂15は半導体チップ1の端部での半田3の応力集中を緩和する役割を果たすことにより、半田3のクラック進展を阻止する。この場合、樹脂15の応力−歪特性は熱弾性で近似できるが、半田3の場合は熱弾塑性で近似される。
【0031】
図2は、充填樹脂15の応力−歪曲線(A)と半田3の応力−歪曲線(B)の温度依存性のモデルを示すグラフである。半導体チップ1と半田3との間に大きな歪が発生しても、図2(B)から分かるように、半田3は塑性変形するので、高温では大きな応力はかからない。また、低温で大きな応力が作用しても半導体チップに割れを起こす程の応力は発生し難い状態にある。他方、図2(A)に示す樹脂15の場合は、熱弾性のため高温になるとヤング率が下がり応力は下がるが、低温ではヤング率が高く応力も高い。従って、温度差が生ずると歪量に比例した大きな応力が作用し、樹脂の密着力がないとせん断応力によりチップ1と樹脂15の界面で剥れを起こす恐れがある。ヤング率が比較的高い樹脂(15〜20℃の室温で15Gpa)を用いた苛酷なパワーサイクル試験において、半導体チップ1と樹脂との界面での破壊を確認し、解析でも大きな応力が作用することを確認できた。
【0032】
このように、各種実験と解析で確認した結果、基本的に樹脂の線膨張係数を半田3のそれ以上(20〜45)×10-6/℃にし、室温(15〜20℃)でのヤング率を1〜12Gpa(望ましくは3〜10Gpa)とすべきことが判明した。このような樹脂15を使用することで、苛酷な加速試験条件の範囲で半導体チップ1の界面破壊を防止できた。しかも、後述する図6の解析結果からも分かるように、シリコーンゲル充填構造に比べ、半田3の歪みが小さくなることから、半田3の寿命も向上することが判った。
【0033】
図3は、樹脂充填構造での半導体チップ割れ発生のメカニズムを示すための端部断面図と、充填樹脂と半田の応力−歪曲線のモデルを示すグラフである。樹脂被覆構造において、樹脂15により半導体チップ1の破壊の有無の目安を説明するものである。半導体チップ1の破壊し易い場所は、チップ端部101である。特に、IGBT等の高耐圧半導体素子においては、端部の欠けは耐圧低下の原因となる。図3(A)は、半導体チップ1を熱拡散板2に半田3で半田付けし、樹脂15で被覆した断面モデルであり、半導体チップ1の表面で応力が最大になるチップ端部101と、半田3のクラックの起点になる最大相当歪をとる位置301を示す。図3(B)は、半導体チップ1の割れの有無の単純な見方を示すもので、温度差により生じた歪Δεの範囲で、チップ1の破壊発生レベルの応力σBを超えるか超えないかで、割れの発生の有無が決まることを示している。室温でのヤング率Eの大きい樹脂151を使用すると、温度差による歪Δεが生じたとき、それに比例した応力σ1が半導体チップ1に作用し、a点でチップの破壊応力の限界を超え、チップ1のへき界割れを起こす。一方、ヤング率Eの小さい樹脂152を使用すると、b点までにチップ1の破壊応力を超えることはなく、界面破壊は生じない。
【0034】
更に、樹脂特有の問題として、ガラス転移温度Tgがあり、信頼性に大きく影響を及ぼす。一般に、Tgの低い樹脂は作業性に優れることから、使い勝手性に優れるが、Tg温度以上では線膨張係数が約3倍に急上昇するので、信頼性試験結果で裏切られるケースが多い。したがって、使用環境条件、加速試験、2次リフロー等の最高温度もTg温度以下であることが高信頼性の条件である。少なくともパワーサイクル試験なら、最低でもTgは150℃以上が必要で、170℃位のTgであることが望ましい。これにより厳しい環境条件、2次リフロー等の高温での熱影響のダメージを最小限に抑え、高信頼性を確保できる。
【0035】
線膨張係数とガラス転移温度Tgの測定は、真空理工製の熱物理試験機TMA−1500を用いて測定した。厚さ4mmの硬化試験片を圧縮モード、毎分1℃の速度で昇温し、伸びの温度特性を測定した。線膨張係数αは伸びの温度特性から求め、ガラス転移温度は伸びの温度直線の変曲点とした。Tgは変曲点を取っているので、多少のズレはあるので厳密に150℃と定めることは難しい。
【0036】
図4A〜図4Dは、充填樹脂に対するフィラー、可撓化剤添加と充填樹脂物性との関係を示すグラフである。Si等への密着性に優れるエポキシ系の充填樹脂15の機械的性質を決めるフィラー配合量と可撓化剤添加量が、線膨張係数及びヤング率へ及ぼす影響、及び可撓化剤添加量による線膨張係数対ヤング率の関係への影響について示す。エポキシ化合物としてAER−8501(アデカ社製)、CEL−2021P(ダイセル社製)を用い、硬化剤は酸無水物でMHAC−P(日立化成社製)、可撓化剤はX−22−166C(信越化学社製)を用いた。他に、分散剤S−2(日立化成社製)、界面活性剤A−187(日本ユニカ社製)、充填剤FB−30X(電気化学社製)を用いた。一液性の無溶剤系で、25℃での粘度は520Poiseで、ポッテイング用として使用した。不純物濃度測定は硬化物を100メッシュ以下に粉砕し、この微粉末5gfと脱イオン水50mlをテフロン(登録商標)〜SUS二重容器に入れ、120℃で240h保持し、抽出イオン成分をイオンクロマトグラフを用いて行った。Na+,K+;1ppm、Cl-;5ppmである。硬化条件は110℃(10h)/200℃(10h)で、Tgは170℃ある。なお、パワーモジュールのポッテイング用、モールド用としては一液性樹脂である必要はなく、使い易い二液性樹脂で良い。また、溶剤が抜け易い構造であれば、無溶剤系でなく樹脂組成等の制約の少ない溶剤系で良いので、流動性から開放され、広い範囲の樹脂系が選べる利点がある。上記組成で配合量を変えた各種の検討を行った。
【0037】
図4Aは、上記エポキシ樹脂に石英フィラーの配合量(Vol%)を変えた場合の線膨張係数とヤング率の関係を示す。エポキシ化合物と充填剤を合計した体積%(Vol%)である。エポキシ線膨張係数とヤング率の関係は逆相関の関係にあり、図示するように、フィラー配合量は20〜55vol%の範囲とすることが必要である。線膨張係数を半田(Pb−5Snの場合)の値の27×10-6/℃にするにはフィラー配合量は約50vol%にする必要がある。エポキシ系で素材が柔らかい場合は、フィラーを配合しても配合比率の割りにヤング率が低い樹脂となる。従って、ヤング率はこのエポキシ素材では室温で約8GPaになる。
【0038】
図4Bは、同一エポキシ樹脂系でフィラーの入っていない樹脂にゴムの可撓化剤を添加した場合の物性を示す。可撓化剤として高温で変質しないシリコーン系としてエポキシシリコーン、アミノシリコーン、ヒドロキシシリコーン等が可能である。ここでは溶解度の観点で優れるエポキシシリコーン;信越化学(株)社製X−22−166Cを用いた。ベースの樹脂が決まると線膨張係数とヤング率はフィラー量で決まり、可撓化剤の添加量の及ぼす影響は少ない。可撓化剤は微細粒として分散することが前提であり、15mass%以上では均一分散できなくなり、逆に、線膨張係数が増すデメリットから10±5%レベルが望ましい。
【0039】
図4Cは、フィラーとゴムの配合率に対する基板の端子部破壊による断線を調べる評価結果を説明する図である。薄膜で配線を施した破壊し易いソーダガラス基板(線膨張係数;9.3×10-6/℃)上にSiチップをフリップチップで接続した。その隙間及び周囲に樹脂を充填し、硬化後、温度サイクル試験(−40〜100℃)を実施し、樹脂物性による素子、基板の端子部破壊による断線を調べる評価法を採用した。パワーモジュール構造ではないが、樹脂の基板及びチップへの熱応力的影響を調べるのに適した評価法である。ゴムはエポキシ樹脂100gfに対する重量部で表示した。ゴムを分散する配合率が20重量部(16,7%に相当)以上では分散が不均一になると共に、それ自体の線膨張係数が大きく、混入後の線膨張係数が大となり、耐熱疲労性を低下させる原因となる。判定法として、樹脂のない構造の寿命よりも短い場合を×とし、長い場合を程度に応じ、優れる:△印、大幅に優れる:○印とした。その結果から、ゴム配合量としては、均一分散性を考慮し、10±5mas%(5〜15mas%)が望ましいことが判る。なお、ゴムの効果はヤング率の変化ではそれ程大きいとは思えないが、熱衝撃時の急激な温度変化に対し、衝撃緩和作用があるものと思われる。
【0040】
図4Dは、充填樹脂15におけるヤング率と線膨張係数の関係を示すグラフである。半田の線膨張係数の範囲で、ほぼ望ましいヤング率(5〜10GPa)の範囲40(斜線部)を示し、破線で示す可撓化剤を11%添加した組成は、適正な領域に入っている。この樹脂系においては、ヤング率を3GPa程度に下げようとすると、チップ破壊は防止できるものの、線膨張係数が増えるので、半田の寿命向上への寄与は少なくなるトレードオフの関係がある。
【0041】
図5は、樹脂構造パワーモジュールの設計指針を得るための充填樹脂物性と信頼性を示す線膨張係数対チップ応力と半田歪のグラフである。図5(A)のグラフ中に示す断面モデル構造で、パワーサイクル試験における半導体チップ端部101の相当応力、半田のクラック起点301の相当歪の有限要素法による3次元弾塑性解析を行った。温度プロファイルは、実績のある120℃→20℃→120℃→20℃の変化で、1.5サイクルの温度変化で発生した半導体チップ端部101の相当応力振幅及び半田のクラック起点301での相当歪振幅を求めた。なお、半導体チップ表面に作用する応力として、相当応力の他に主応力、σx、σy、σz等での評価も行ったが、ほぼ相当応力に比例していることから、ここでは相当応力で評価した。
【0042】
図5(A)から、同一ヤング率の場合、ヤング率が低い15GPa以下では、樹脂の線膨張係数が(20〜45)×10-6/℃の広い範囲で、樹脂の線膨張係数が半田と同等(28×10-6/℃)レベルで最小になることが判る。しかし、ヤング率が15GPaを超えるとチップ表面部にかかる相当応力は急激に上昇する傾向がある。即ち、樹脂のヤング率が15GPa超では、樹脂の線膨張係数が45×10-6/℃以上で、チップ表面部にかかる相当応力が上昇する。従って、最適な樹脂設計としては、第1に、樹脂15の線膨張係数を(20〜45)×10-6/℃の範囲とすることである。第2に、樹脂15の室温におけるヤング率を15GPa以下に低く抑え、チップ表面部にかかる相当応力を下げることがポイントになる。ヤング率の低い樹脂を用いることは、半導体チップ素子部、Al導体部、Si界面等の破壊を防止する上での効果は大きいと考えられる。図5(B)から、樹脂15の線膨張係数が(20〜45)×10-6/℃の範囲で、同一ヤング率の場合、樹脂15のヤング率が高い程、半田のクラック起点の相当歪が小さくなり、かつ樹脂15の線膨張係数が下がる程、小さくなることが判る。しかも、破線のシリコーンゲル封止構造と比べると、樹脂の線膨張係数が(10〜45)×10-6/℃の広い範囲で、半田の相当歪は低い値を示し、半田の寿命はシリコーンゲル封止構造より長いと考えられる。実際の加速試験でも、この樹脂構造では、別の原因での寿命低下おきるまでに、半田に起因する寿命低下は生じないことが確認されている。これは、樹脂15により半田3の応力集中を緩和する作用と考えられ、有限要素法解析でも確認できた。
【0043】
図6は、充填樹脂物性と信頼性を示す線膨張係数対チップ応力と半田歪のグラフである。図4Aの関係を下に、横軸に樹脂の線膨張係数をとり、縦軸に半田のクラック起点の相当歪と半導体チップ表面素子部に作用する相当応力をプロットしたものである。破線はシリコーンゲルで全体を被覆した場合の半田のクラック起点の相当歪である。樹脂15の線膨張係数が(20〜45)×10-6/℃の範囲601(斜線部)で、本実施形態の樹脂被覆構造は、シリコーンゲルで全体を被覆した構造よりも、半田3のクラック起点301での相当歪は小さい。従って、本実施形態の物性を有する樹脂15を用いると、シリコーンゲル封止構造に比べ、半田の歪は小さいことから、半田による断線はより少なくなる。また、半導体チップ端部101の相当応力σも小さく、領域602(斜線部)にあり、素子部の破壊、界面での剥離等が起こり難いことから、良好な結果が得られた。
【0044】
図7は、充填樹脂のヤング率と樹脂による拘束の関係を示す解析結果のグラフである。樹脂のヤング率を変えた場合に、半導体チップ1(10×0.5mm厚さ)とアルミナ基板41(10×1mm厚さ)間に樹脂42を入れ、150℃から−55℃変化させた。このとき、最外周部の両者の相対変位(ΔL)を2次元熱弾塑性解析で求め縦軸に示した。樹脂42の線膨張係数は25×10-6/℃として計算した。図7より、変位を拘束する樹脂42のヤング率は少なくとも1GPa以上であることが分かる。更に、チップを拘束する効果が確実に現われる樹脂42のヤング率は3GPa以上である。12GPa以上ではSiチップ1の界面に作用する応力が大きくなり、チップ素子部への影響、チップ界面剥離、素子部の破壊、チップ割れ等を起こしやすくなる。このため、弱い半導体チップ表面を保護する意味からも、ヤング率の高い樹脂は問題である。また、製品のばらつきにより、弱い強度を有する場合もあり、それでも高歩留まりで高信頼性を確保するにはヤング率を下げることが重要である。有限要素法による3次元弾塑性解析でも物性による違いを確認できた。特に、素子部に問題がある場合には、チップ表面のみをシリコーンゲル等で薄くコートし、チップ周囲をこの樹脂で拘束するように充填することも可能である。
【0045】
なお、ヤング率(曲げ弾性率)の測定に当っては、硬化物を5×10×100mmに切削し、JIS−6911規定の曲げ試験片を作製した。これを、島津製作所製オートグラフDSS−5000を用い、曲げ速度1mm/min、支点間距離80mmの両端指示中央集中荷重法によって測定した。
【0046】
以上の検討をまとめ、半導体パワーモジュールの高信頼性を得るための充填樹脂の物性を整理すると次の通りである。
【0047】
▲1▼線膨張係数:半田以上(20〜45)×10-6/℃。
【0048】
▲2▼ヤング率:1〜12GPa(望ましくは3〜10GPa)。
【0049】
▲3▼ガラス転移温度Tg:150℃以上。望ましくは170℃以上。
【0050】
▲4▼半導体チップ、基板に対する密着性に優れること。
【0051】
▲5▼シリコーンゲル等の高温で安定な微粒子ゴムを分散させて熱衝撃を緩和。
【0052】
▲6▼不純物濃度:Na+,K+≦1ppm、Cl-≦5ppm
これら▲1▼〜▲6▼を管理することで、半導体パワーモジュールにおける高信頼実装を実現することが可能である。
【0053】
図8は、本発明の第2の実施形態による半導体パワーモジュールの断面図である。図1と同一符号は同一物を表わし、なるべく重複説明は避ける。Cu製の放熱基板4の上面に樹脂絶縁層5を設けている。この上に、予め打ち抜き等で作製したNiめっきCu製の電極(熱拡散板)2を接着剤で貼り付ける。なお、樹脂絶縁層5は、耐圧により絶縁層の膜厚が変わり、ここでは耐圧を保証できる厚さとして160μmを選定した。そして、Sn−3Ag−0.5Cu(融点;217〜221℃)の鉛フリー半田ペースト(RMAタイプのフラックス)3を約250μmの厚さに印刷した。この上に、4.9mm半導体チップ1を搭載後、max240℃の温度で窒素中のリフローで半導体チップ1及びIC10、部品等を半田付けした構造である。フラックスで洗浄後、Al製細線8を素子の端子部に超音波ワイヤボンドし、他端子を絶縁層5上に接着剤で貼り付けたNiめっきCu製端子61上に超音波ワイヤボンドした断面構造である。他方、マイコン等の電子部品が搭載された制御基板11は、主に多層ガラスエポキシ基板で構成される。なお、多層ガラスエポキシ基板は、先にCu製の放熱基板4に接着し、その後、半導体チップ1の接続と同時にリフローを行うのが理想的である。しかし、印刷等のプロセス上の制約から、別工程で予め多層ガラスエポキシ基板に部品搭載リフローしておき、半導体チップ1をCu放熱基板4に半田付け後に、部品搭載済の多層ガラスエポキシ製の制御基板11をCu放熱基板4に接着しても良い。IC10、部品等を搭載した多層ガラスエポキシ製の制御基板11は、パワー素子1部からは離れており、熱伝導性の悪い接着剤及びガラスエポキシ基板が介在している。したがって、マイコンを誤動作させるほどの温度上昇にはならない。本構造はプラスチックケース14にエポキシ系の充填樹脂15をポッテイングする方式であるが、量産には低コスト化に有利なモールド方式を使うことも可能である。硬化後の樹脂15の機械的物性値は前述した通りのものである。
【0054】
この実施形態では、打ち抜きで作製した電極61を絶縁層5に貼り付けた構造で、制御側の外部接続端子13は、フラットリード型構造である。
【0055】
本実施形態においても、線膨張係数が24×10-6/℃、室温のヤング率が8GPaのエポキシ系の充填樹脂15の場合、パワーサイクル試験及び温度サイクル試験において、クラック進展は殆ど認められない。
【0056】
図9は、本発明の第3の実施形態による半導体パワーモジュールの断面図である。図1や図8と同一符号は同一物を表わし、重複説明は避ける。約0.1tのNiめっきしたCu箔62を絶縁層5上に貼り付け、パターンをエッチングで形成したもので、制御側外部接続端子13はピン型構造である。半導体チップ1を予め熱拡散板2にPb−5Sn高温半田3で接続したものを更に低温のSn−3Ag−0.5Cu半田16で接続した構造である。高温半田3と低温半田16の組み合わせとして、半導体チップ1側は高温半田3で、Pb−5Sn等のPbリッチ系のPb−Sn系半田が一般的組成である。この組合せの低温系半田16は、Sn−Pb系、Sn−Ag−Cu系、Sn−Cu系等の共晶系の広い組み合わせが可能である。鉛フリーに限定すると、高温系はSn−Sb系の一例としてSn−5Sb(融点:232〜240℃)がある。この組成と温度階層を可能とする低温系で高温域での信頼性を保障できる半田16として、Sn−Ag−Cu、Sn−Cu共晶系にInを5〜10%添加した半田がある。これは、機械的性質に優れ、比較的柔軟であり、炉内温度分布の優れた炉の使用によりmax230℃での接続が可能である。後付け用として、鉛フリー組成が使用可能であれば、高温用としてはSn系が使用可能となる。鉛フリー組成としては、Sn−9Zn(融点;199℃)もしくはSn−9Znに微量のIn、Bi、Ag、Cu等を1種類以上添加したものがある。Sn系としては、Sn−Ag−Cu系(例えばSn−3Ag−0.5Cu)、Sn−Cu系(例えばSn−0.7Cu)、Sn−Sb系(例えばSn−5Sb)等がある。
【0057】
本実施形態においても、線膨張係数が24×10-6/℃、室温のヤング率が8GPaのエポキシ系の充填樹脂15の場合、パワーサイクル試験及び温度サイクル試験において、クラック進展は殆ど認められなかった。
【0058】
以下、第1〜第3の実施形態の各要素について機能面を中心に、性能、生産性、コスト等からの制約条件下での検討結果を説明する。
【0059】
まず、放熱基板4は、軽量化を重視する場合はAlもしくはAl合金もしくはAl−カーボン複合材を選択し、放熱性、小型高性能を考慮する場合はCuもしくはCu合金もしくはCu−カーボン複合材を選択する。放熱基板4は、内部の熱の拡がりによる熱抵抗の低減が十分に得られるように、1〜3mmの厚さにする。なお、実装した段階での反りを少なくするために、Cu基板の厚さを3mm以上にすることもある。半導体電力変換装置内の放熱基板4は比較的大きな体積を有するので、軽量のAlを選択する利点は大きい。但し、Alの線膨張係数(24×10-6/℃)はCu(17×10-6/℃)に比べ大きいので、部品との線膨張係数の差が大きくなる。このため、半導体チップの半田付け、および同一基板上にチップ部品等を搭載した場合、半田付け継手の信頼性はCu基板に比べ低下する。それでも問題が起きない場合に限定して使用することで、Alの長所を活かすことができる。
【0060】
本発明の実施形態に採用する樹脂15は、線膨張係数としては30×10-6/℃レベルを目標にしているので、Al放熱基板4に対しては、放熱基板4の反り防止の面で望ましい方向と言える。一般的に線膨張係数が高くなるにつれ、フィラー量は少なくなるので、樹脂のヤング率は低くなり、反り量は少ないことが予想される。なお、この放熱基板4は、冷却フィンに取り付けられるようになっている。
【0061】
次に、樹脂絶縁層5は、低熱抵抗と高絶縁性が必要であり、このため、フィラーが分散された耐熱性エポキシ樹脂を用いる。樹脂絶縁層5は液状塗布、もしくはフィルム状の樹脂(樹脂のプリプレグを含む)を加熱加圧成型あるいはローラで貼り付ける。樹脂としてはエポキシ樹脂、フェノール樹脂、その他ポリアミドイミド、ポリアミドエーテル系を含めた熱可塑性樹脂が可能である。樹脂絶縁層5に入れるフィラーは酸化ケイ素、アルミナ、窒化珪素、窒化ボロン、窒化アルミなどの高熱伝導性の無機化合物が使用される。このとき、フィラーの充填量を増すほど、樹脂絶縁層5の熱抵抗を低減できるが、エポキシ樹脂中に分散可能なフィラー量は限界があるので、通常はフィラーの含有量として50〜90mass%の範囲で使用する。フィラーの充填率が95mass%以上ではフィラーを均一に充填できない。この場合の樹脂絶縁層5の熱伝導率は1〜5W/m・Kの範囲となる。一方、樹脂絶縁層5の熱抵抗を低減するのに有効な方法は薄くすることである。しかし、樹脂絶縁層5を薄くすると、その分、絶縁耐圧が低下し、樹脂絶縁層5にピンホールなどが発生し易くなって信頼性が低下する恐れがある。樹脂絶縁層5の厚さの下限には限界があり、要求される絶縁耐圧にもよるが、50μm以上は必要である。
【0062】
次に、電気回路は、板厚が0.7mm以上の熱拡散板2であるCu導体もしくはAl導体で作られ、樹脂絶縁層5の表面に張りつけられる。電気回路の厚さを0.7mm以上とすることにより十分な熱拡がりが得られ、熱拡散板の役割も担う。Cu,Al導体は厚くなってもプレス加工が容易でコスト面でも有利である。
【0063】
以上の構造でパワーサイクル試験を行った結果、ジャンクション温度Tj:50〜150℃では、10000サイクルでも破壊せず、半田のクラック進展は殆ど認められないことが判った。
【0064】
図10は、本発明による半導体パワーモジュールに用い得る各種熱拡散板の断面図である。大型チップ、もしくは厳しい環境条件下で使用する場合、熱拡散板としてCu板の使用は信頼性(チップ破壊、チップ割れ、半田の寿命等)で限界がある。そこで、半導体チップに線膨張係数を近づけて、熱放散性にも優れる材料として、次の材料等の組合せがある。すなわち、粒子分散型のCu−Mo〔例えば(株)アライドマテリアル社製〕、Cu−Cu2O〔例えば(株)日立電線社のL−COPカタログ資料、NoC−1178、02−4〕、Cu−インバーもしくは複合繊維型のAl−カーボン、Cu−カーボン等の組み合わせである。L−COPの資料によると、線膨張係数は(9〜15)×10-6/℃の範囲で、熱伝導率は約120〜240W/m・Kの範囲で調整可能である。また、(株)アライドマテリアル社のカタログによると、Cu−Moの線膨張係数は(7〜13)×10-6/℃の範囲で、熱伝導率は約200〜280W/m・Kの範囲で調整が可能である。粉末加工時に加工したCu板と一体化、あるいは粉末加工後に加工したCu板と一体化し、Cuとの複合材を作ることで、熱拡散板を低熱膨張化することができる。半導体チップと半田付けされる熱拡散板を低熱膨張化することで、より継手の信頼性、及び半導体チップ界面剥離を防止し、大型チップ及び厳しい条件に耐えられる構造を提供することができる。複合材の線膨張係数はCuの比率を増減することで制御できる。成型したものをCu板にかしめて一体化する方法も可能である。
【0065】
図10(A)は、上記のCu−Mo、Cu−Cu2O、Cu−インバー、Cu−カーボン繊維等を用いた各種熱拡散板の断面図である。Pb−5Sn高温半田3でチップ1と熱拡散板2を接続後、この熱拡散板2とCu電極パッド62とはSn−3Ag−0.5Cuの鉛フリー半田16で接続した。
【0066】
図10(B)〜(E)は、粒子分散型とCu板とを組合せて作った複合構造の熱拡散板2の断面図である。(B)は薄く貼り付ける場合のかしめ構造で、Cu板201に、粒子分散材202をかしめ部203でかしめた構造である。(C)は、パンチング等で打ち抜いたCu板204の中に粒子分散材205を埋め込む構造である。(D)は、Cu板206と粒子分散材207を貼り合わせた構造である。(E)は、予め加工したCu板208を置いて、粉末加工で粒子分散材209を一体化した構造である。これらの一体化した厚さは、1〜1.5mmである。
【0067】
図11は、本発明による半導体パワーモジュールに用いる形状を変えた各種熱拡散板の断面図である。熱拡散板の形状を変えて、各種の機能を持たすことができる。(A)は、異方性を利用した高熱伝導性と低熱膨張を兼ねた構造で、Cu−Mo分散剤もしくはCu−インバー分散剤もしくはCu−Cu2O分散剤の何れかで作製した板210を、Cu板211及び212で挟んだ複合構造である。あるいは、Cu−Mo材、もしくはインバー材210をCu板211及び212で挟んだ複合構造であり、反りが少ない熱拡散板2が作れる。これらの配合比率を変えることで特性を自由に変えることができる。なお、複合構造は粉末以外の製法で造っても良い。(B)は、図13〜図15で後述する横拡がり熱拡散板213、214で板215を挟んだ複合構造で、性能向上のため材料の異方性を利用した構造である。板215は、(A)と同様Cu−インバー−Cu、Cu−Cu/Mo−Cu、Cu−Cu2O−Cu、Cu−Cu/C−Cu等の組み合わせであれば、線膨張係数は同様に制御でき、反りも少ない。他方、熱はチップ1からCu213を伝わり横拡がり部に容易に伝達でき、異方性のメリットが現れる。(C)〜(F)は、粒子分散型のCu−Mo、Cu−Cu2O、Cu−インバー等で作った熱拡散板216〜219の形状を変えたもので、粉末加工時に自由な形に形成できる。また、異方性を利用した構造で造ることもできる。(C)、(D)の構造は、半田3の位置決めと、剛性の低下による半田3の亀裂発生寿命の向上が期待できる。(E)、(F)の構造は、半田3の厚さの調節、半田3の亀裂発生寿命、亀裂進展寿命の向上が期待できる。なお、これらの組合せに使用した一部の複合材の線膨張係数は、α≒10×10-6/℃であり、半導体チップ1の半田付け時、冷却時、及び冷却後における残留応力等のSiへの負担は小さく問題はない。また、樹脂封止後もCu製熱拡散板に比べSiチップへの負担は小さく、大型チップ、苛酷な試験にも耐え得る構造である。従って、Cu熱拡散板構造に比べ、より高信頼性の半導体パワーモジュールを提供することができる。
【0068】
図12は、本発明による半導体パワーモジュールに用い得る半田の寿命向上策を示す断面モデルである。半田の耐熱疲労性向上及び温度階層接続を目的としたもので、高温での強度低下を阻止し、クラック進展を遅らすことが可能である。図12(A)は、PbフリーのSn−3Ag−0.5Cu半田302ペースト中に、Cu粒子303を約10〜30vol%混ぜて、比較的高い温度の260〜280℃でリフローしたものである。18はTi/Ni/Au薄膜である。これにより、球状のCu粒子303では、図12(B)に示すように、棒状に伸びたCu6Sn5化合物304がランダムに成長し、半田のクラック進展を阻止する役割を果たす。なお、複合半田箔に作ることも可能であり、半田ボールは圧延で一体化されるので、Cu粒子だけが半田中に分散された状態になる。Cu6Sn5化合物304は融点が高く硬いので、2次リフロー等の250℃レベルの高温処理があった場合でも、周囲のSn系半田が溶けても、形が崩れることはない。このため、連結した化合物、金属による弾性的連結で高温での接合強度を有し、2次リフロー時の温度に耐えられる強度を確保している。Cu粒子を多く入れると、ボイド形成が多くなる傾向なので望ましくなく、他方、10vol%レベルでも連結による強度向上の効果があることは確認できた。図12(C)は、Cu網305をベースにした複合半田箔をセットした状態で、Cu粒子303を若干混ぜたものである。図12(D)は、半田付け後の断面モデルである。高温ではCuのSn中への拡散は早いので、半田中、及びメタライズ界面でのCu6Sn5化合物304が形成され、高温での強度を確保する。この方式ではボイドは少ないが、半田は半田箔として供給する制約がある。半田粒子としては鉛フリー半田として、Sn−3Ag−0.5Cu、Sn、Sn−0.7Cu、Sn−(5〜10)Sbが一般的組成である。
【0069】
従来のSn系半田だけでは、高温での信頼性を確保できる温度階層接続は難しい状況にある。この複合半田を温度階層用高温系半田として使用し、従ってここでの低温系半田は一般的なSn系、例えばSn−3Ag−0.5Cu23を使用することで、継手としては信頼性の高い温度階層接続が可能になる。これより、耐熱性の向上、耐温度サイクル性の向上、半田の熱伝導性の向上等によりCu放熱板の使用領域を拡張することができる。
【0070】
なお、半田組成として、鉛フリー半田の代表組成としてSn−3Ag−0.5Cuの例を示したが、他にSn系、Sn−Sb系、Sn−Cu系、Sn−Ag系等においても同様な結果を得ることができる。
【0071】
図13は、本発明の第4の実施形態であり、半導体チップの熱放散性を向上した半導体パワーモジュールの断面図である。図1,図8及び図9と同一符号は同一物を表わし、重複説明は避ける。樹脂絶縁基板の弱点である信頼性と熱放散性の向上策であり、低コストで実現する構造である。粒子分散型のCu−Mo、Cu−Cu2O、Cu−インバー等で作る場合は、成型の型があれば大きなコスト上昇には繋がらない。そこで、熱拡散板2の構造として凹型で2面が開いた構造で熱放散性の向上とワイヤボンデイング性を両立させる横拡がり熱拡散板220とした。チップ1の下の樹脂絶縁層5には熱伝導性の悪い樹脂絶縁膜があるので、チップ下から熱がCu放熱基板4に直接に伝わり難い状態にある。一方、熱拡散板220には熱が良く伝わる。そこで、熱拡散板220の形状を工夫してチップの周囲にヒートシンク部221を設ける構造として、一対の側面間を開放した凹型形状とした。これにより、ワイヤボンドへの影響をなくし、かつ、半田付け性、洗浄等への悪影響を軽減した。
【0072】
図14は、本発明の第5の実施形態であり、半導体チップの表面からの熱放散性を向上した半導体パワーモジュールの断面図である。図13の熱拡散板220だけの構造では放熱効果が少ない場合、図14に示すように、熱伝導性に優れ、安価なセラミックス(例えばメタライズなしのAl2O3、AlN)の板43を載せ、上面にCu,Al等の放熱板44を当てた状態で樹脂に埋め込む。そして、Cu,Al等の放熱板44の上にはフィン(図示せず)を取り付けることができる。熱拡散板220とセラミックス板43とCu,Al等の放熱板44との接触を良くさせた状態でポッテイング樹脂15でしっかり固定する。これにより、ヒートシンク221の凹部とセラミックス板43間、セラミックス板43とCu,Al等の放熱板44間の接触は、充填した周囲の樹脂15でしっかり拘束される。Cu,Al等の放熱板44の中央の穴45は、充填樹脂15によるボイド発生防止用である。以上により、チップ1の上側からも熱引きを可能にする。
【0073】
図15は、本発明の第6の実施形態であり、半導体チップの表面からの熱放散性を向上した半導体パワーモジュールの断面図と平面図である。前述した実施形態と同一符号は同一物を表わし、重複説明は避ける。熱拡散板220とヒートシンク221の凹部を更に高くし、この凹部とメタライズなしの高熱伝導セラミックス板46間は、図14と同様に、接触状態で樹脂でしっかり拘束されている。ヒートシンク221の凹部とワイヤボンドの配置の関係は、図15(B)に正しく図示している。図13、図14及び図15(A)に示した断面図では、分り易くするため、90度回転した構造として図示している。
【0074】
以上の実施形態によれば、半田以上の線膨張係数をもつ充填樹脂の採用により、AlやCu製の安価な放熱基板と組み合わせて、低コストで、信頼性に富み、長寿命の半導体パワーモジュールを提供することができる。また、充填樹脂の線膨張係数がAlに近いこともあり、Al線の超音波ワイヤボンド部の疲労劣化、断線等が起こらなくなる効果も期待できる。
【0075】
【発明の効果】
本発明によれば、高価なAlN絶縁基板やAl2O3絶縁基板等を用いず、安価なAlやCu等の放熱基板を用いて、信頼性と熱放散性を向上させた半導体パワーモジュールを提供することができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態による半導体パワーモジュールの断面図。
【図2】 樹脂と半田の応力−歪曲線の温度依存性のモデルを示すグラフ。
【図3】 樹脂充填構造での半導体チップ割れ発生のメカニズムを示すための要部断面図と、充填樹脂と半田の応力−歪曲線のモデルを示すグラフ。
【図4A】 エポキシ樹脂に石英フィラーの配合量(Vol%)を変えた場合の線膨張係数とヤング率の関係を示すグラフ。
【図4B】 同一エポキシ樹脂系でフィラーの入っていない樹脂にゴムの可撓化剤を添加した場合の物性を示すグラフ。
【図4C】 フィラーとゴムの配合率に対する基板の端子部破壊による断線を調べる評価結果を説明する図。
【図4D】 充填樹脂15におけるヤング率と線膨張係数の関係を示すグラフ。
【図5】 線膨張係数対チップ応力及び線膨張係数対半田歪のグラフ。
【図6】 充填樹脂物性と信頼性を示す線膨張係数対チップ応力と半田歪のグラフ。
【図7】 樹脂のヤング率と樹脂による拘束の関係を示す解析結果のグラフ。
【図8】 本発明の第2の実施形態による半導体パワーモジュールの断面図。
【図9】 本発明の第3の実施形態による半導体パワーモジュールの断面図。
【図10】 本発明による半導体パワーモジュールに用い得る各種熱拡散板の断面図。
【図11】 本発明による半導体パワーモジュールに用い得る形状を変えた各種熱拡散板の断面図。
【図12】 本発明による半導体パワーモジュールに用い得る半田の寿命向上案を示す断面モデル。
【図13】 本発明の第4の実施形態として半導体チップの熱放散性を向上した半導体パワーモジュールの断面図。
【図14】 本発明の第5の実施形態として半導体チップの表面からの熱放散性を向上した半導体パワーモジュールの断面図。
【図15】 本発明の第6の実施形態として半導体チップの表面からの熱放散性を向上した半導体パワーモジュールの断面図と平面図。
【符号の説明】
1…半導体チップ、2,220…熱拡散板、201,204,206,208…Cu製熱拡散板、202,205,207,209…粒子分散材、210,215…インバー材、211〜214,216〜219…Cu板、229…ヒートシンク、3,7,12,16,17…半田、4…放熱基板、43,46…セラミックス板、44…Cu,Al等の放熱板、5…樹脂絶縁層、6…電気回路(Cu箔導体)、61…Cu端子、62…Cuパッド、8…金属細線、9,13…外部接続端子、10…IC、11…制御基板、14…ケース、15…充填(エポキシ系)樹脂。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an improvement of a semiconductor power module widely used for home appliances or industrial use.
[0002]
A semiconductor power module with a built-in semiconductor switching element has high thermal conductivity in consideration of the amount of heat generated by the switching element.Heat dissipation boardIn general, an insulating plate made of a material having high thermal conductivity and high electrical insulation is used.
[0003]
In a medium to large capacity product having a large calorific value, a ceramic having a high thermal conductivity is mainly used as an insulating plate although it is expensive. In relatively small-capacity products, an inexpensive insulating resin having a low thermal conductivity is used.
[0004]
[0005]
Further, in FIG. 1 of
[0006]
[Patent Document 1]
Japanese Patent Laid-Open No. 6-5742 (FIGS. 1 and 2, overall)
[0007]
[Problems to be solved by the invention]
[0008]
Chips are becoming larger and higher in output, and cost reduction is required. It is important to realize high heat dissipation and improved reliability at a low cost due to high output. It has become.
[0009]
The object of the present invention is to use inexpensive AlN, Cu, etc. without using an expensive AlN insulating substrate or Al2O3 insulating substrate.Heat dissipation boardIs used to provide a semiconductor power module with improved reliability and heat dissipation.
[0010]
[Means for Solving the Problems]
In one aspect of the present invention, in a semiconductor power module in which a semiconductor chip having a metallized surface soldered to a heat diffusion plate is put in a case and the resin is filled in the case, the linear expansion coefficient of the resin is greater than the linear expansion coefficient of the solder. The thermal diffusion plate includes a sintered formed body obtained by mixing and sintering Cu and a powder of a low expansion material, and a Cu plate connected to the sintered formed body.
[0011]
Specifically, the linear expansion coefficient of this resin is (20 to 45) × 10.-6/ ° C.
[0012]
By selecting the linear expansion coefficient of the resin, the stress concentration at the solder crack starting point is suppressed, and the chip is protected and restrained with a level of stress that does not cause destruction of the semiconductor chip. By adopting this heat diffusion plate, the difference in the coefficient of linear expansion from the semiconductor chip is further reduced, so that stress and strain can be suppressed and the effect of the resin can be exhibited more remarkably.
[0013]
In another aspect of the present invention, in addition to the selection of the resin, the Young's modulus of the resin at room temperature (15 to 20 ° C.) is set to 1 to 12 GPa.
[0014]
That is, the periphery of the semiconductor chip is softened to the same level as that of the solder and is surrounded by an epoxy resin having an adhesive force. Thus, the semiconductor chip is mechanically protected so as not to be subjected to a large stress, the semiconductor chip is protected, the interface peeling failure is prevented, and the life of the solder is guaranteed.
[0015]
In another aspect of the present invention, a resin having a glass transition temperature (Tg) of 150 ° C. or higher is used in addition to the selection of the resin.
[0016]
Thereby, the reliability of the semiconductor power module can be improved by avoiding a rapid (2 to 3 times) increase in the linear expansion coefficient due to reaching the glass transition temperature.
[0017]
In a desirable embodiment of the present invention, the Young's modulus of the resin to be filled is 3 to 10 GPa, more desirably 5 to 8 GPa.
[0018]
As a result, the semiconductor chip can be restrained, the semiconductor chip interface peeling can be prevented, and the life of the solder can be expected to be improved.
[0019]
In another embodiment of the present invention, the portion in contact with the surface of the semiconductor chip is thinly coated (0.01 to 1 mm) with a softer resin (small Young's modulus) than the resin, and the resin is coated on the periphery of the chip. Fill to cover.
[0020]
As a result, in particular, as a countermeasure when the surface of the semiconductor chip is weak, mounting with more emphasis on element protection is possible.
[0021]
Furthermore, in a preferred embodiment of the present invention, in addition to the above structure, a heat sink is arranged around the semiconductor chip to dissipate heat from above.
[0022]
Other objects and features of the present invention will become apparent from the following description of embodiments.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a cross-sectional view of a semiconductor power module according to a first embodiment of the present invention. A
[0024]
The
[0025]
In this embodiment, the linear expansion coefficient is 24 × 10-6In the case of the epoxy filled
[0026]
The linear expansion coefficient of the
[0027]
On the other hand, it was found that, even when the same resin system contains a large amount of filler and the Young's modulus is increased to 20 GPa or more, the probability of causing Si peeling at the interface between the
[0028]
Therefore, by covering the whole with the epoxy-based filling
[0029]
The role of the filling resin that brings about high reliability with low-cost mounting according to the present invention will be described in detail below.
[0030]
In the present invention, by filling the
[0031]
FIG. 2 is a graph showing models of temperature dependence of the stress-strain curve (A) of the filling
[0032]
Thus, as a result of confirmation by various experiments and analyses, basically, the linear expansion coefficient of the resin is higher than that of the solder 3 (20 to 45) × 10.-6The Young's modulus at room temperature (15 to 20 ° C.) should be 1 to 12 Gpa (preferably 3 to 10 Gpa). By using such a
[0033]
FIG. 3 is a graph showing an end cross-sectional view for illustrating a mechanism of occurrence of cracking of a semiconductor chip in a resin-filled structure, and a stress-strain curve model of the filled resin and solder. In the resin-coated structure, an indication of whether or not the
[0034]
Furthermore, there is a glass transition temperature Tg as a problem peculiar to the resin, which greatly affects the reliability. In general, a resin having a low Tg is excellent in workability because it is excellent in workability. However, since the linear expansion coefficient rapidly rises about three times above the Tg temperature, it is often betrayed by the reliability test result. Therefore, it is a highly reliable condition that the maximum temperature for use environment conditions, acceleration test, secondary reflow, etc. is also Tg temperature or less. At least for the power cycle test, the minimum Tg is required to be 150 ° C. or higher, and it is desirable that the Tg is about 170 ° C. As a result, severe environmental conditions, secondary reflow and other high-temperature heat damage can be minimized, and high reliability can be ensured.
[0035]
The linear expansion coefficient and the glass transition temperature Tg were measured using a thermophysical tester TMA-1500 manufactured by Vacuum Riko. A cured specimen having a thickness of 4 mm was heated in a compression mode at a rate of 1 ° C. per minute, and the temperature characteristics of elongation were measured. The linear expansion coefficient α was obtained from the temperature characteristic of elongation, and the glass transition temperature was the inflection point of the temperature line of elongation. Since Tg takes an inflection point, it is difficult to determine exactly 150 ° C. because there is some deviation.
[0036]
4A to 4DThese are the graphs which show the relationship between the filler with respect to filling resin, the addition of a flexibilizer, and filling resin physical property. Effect of filler blending amount and flexibilizer addition amount that determines mechanical properties of epoxy-based filling
[0037]
4A.These show the relationship between a linear expansion coefficient and a Young's modulus at the time of changing the compounding quantity (Vol%) of a quartz filler to the said epoxy resin. It is volume% (Vol%) which added the epoxy compound and the filler. The relationship between the epoxy linear expansion coefficient and the Young's modulus is inversely related, and as shown in the figure, the filler content needs to be in the range of 20 to 55 vol%. In order to set the linear expansion coefficient to 27 × 10 −6 / ° C. which is the value of solder (in the case of Pb-5Sn), the filler content needs to be about 50 vol%. When the material is soft with an epoxy system, even if a filler is blended, the resin has a low Young's modulus for the blending ratio. Therefore, the Young's modulus is about 8 GPa at room temperature with this epoxy material.
[0038]
4B.These show the physical properties when a rubber flexing agent is added to a resin containing no filler in the same epoxy resin system. Epoxy silicones, amino silicones, hydroxy silicones and the like can be used as the silicone system that does not deteriorate at a high temperature as the flexibilizing agent. Here, epoxy silicone excellent in terms of solubility; X-22-166C manufactured by Shin-Etsu Chemical Co., Ltd. was used. When the base resin is determined, the linear expansion coefficient and Young's modulus are determined by the amount of filler, and the influence of the amount of the flexibilizer added is small. The flexibilizer is premised to be dispersed as fine particles, and when it is 15 mass% or more, it cannot be uniformly dispersed. On the contrary, the level of 10 ± 5% is desirable from the demerit of increasing the linear expansion coefficient.
[0039]
4C.These are the figures explaining the evaluation result which investigates the disconnection by the terminal part destruction of a board | substrate with respect to the compounding rate of a filler and rubber | gum. A Si chip was connected by a flip chip on a soda glass substrate (linear expansion coefficient: 9.3 × 10 −6 / ° C.), which was thinly wired and easily broken. A resin was filled in the gap and the periphery, and after curing, a temperature cycle test (−40 to 100 ° C.) was performed, and an evaluation method for examining disconnection due to breakage of the element due to resin physical properties and the terminal portion of the substrate was adopted. Although it is not a power module structure, it is an evaluation method suitable for examining the thermal stress effect of a resin on a substrate and a chip. The rubber was expressed in parts by weight with respect to 100 gf of epoxy resin. If the compounding ratio for dispersing rubber is 20 parts by weight (corresponding to 16,7%) or more, the dispersion becomes non-uniform, the linear expansion coefficient itself is large, the linear expansion coefficient after mixing becomes large, and heat fatigue resistance It will cause the decrease. As a determination method, the case where the lifetime of the structure without resin was shorter was marked with “X”, and the case where it was long was marked as “Excellent”: Δ and markedly marked as “Good” depending on the degree. From the results, it can be seen that the rubber compounding amount is preferably 10 ± 5 mass% (5 to 15 mass%) in consideration of uniform dispersibility. The effect of rubber does not seem to be so great with changes in Young's modulus, but it seems to have an impact mitigating action against sudden temperature changes during thermal shock.
[0040]
4DThese are graphs showing the relationship between the Young's modulus and the linear expansion coefficient in the filled
[0041]
FIG. 5 is a graph of linear expansion coefficient versus chip stress and solder strain showing the physical properties and reliability of filled resin for obtaining design guidelines for a resin structure power module. With the cross-sectional model structure shown in the graph of FIG. 5A, a three-dimensional elastoplastic analysis was performed by the finite element method of the equivalent stress of the semiconductor
[0042]
From FIG. 5A, in the case of the same Young's modulus, the linear expansion coefficient of the resin is (20 to 45) × 10 at a low Young's modulus of 15 GPa or less.-6The linear expansion coefficient of resin is equivalent to that of solder in a wide range of / ° C (28 x 10-6It can be seen that it is minimized at the / ° C level. However, when the Young's modulus exceeds 15 GPa, the equivalent stress applied to the chip surface tends to increase rapidly. That is, when the Young's modulus of the resin exceeds 15 GPa, the linear expansion coefficient of the resin is 45 × 10-6At / ° C. or higher, the equivalent stress applied to the chip surface increases. Therefore, as an optimal resin design, first, the linear expansion coefficient of the
[0043]
FIG. 6 is a graph of linear expansion coefficient versus chip stress and solder strain showing the physical properties and reliability of the filled resin.4A.The linear expansion coefficient of the resin is plotted on the horizontal axis, and the equivalent stress acting on the semiconductor chip surface element portion is plotted on the vertical axis. The broken line is the equivalent strain of the solder crack starting point when the whole is covered with silicone gel. In the range 601 (shaded area) where the linear expansion coefficient of the
[0044]
FIG. 7 is a graph of analysis results showing the relationship between the Young's modulus of the filled resin and the restraint by the resin. When the Young's modulus of the resin was changed, the
[0045]
In measuring the Young's modulus (flexural modulus), the cured product was cut to 5 × 10 × 100 mm to prepare a bending test piece defined in JIS-6911. This was measured by Shimadzu Autograph DSS-5000 by a both-end directed centralized load method with a bending speed of 1 mm / min and a fulcrum distance of 80 mm.
[0046]
It is as follows when the above examination is summarized and the physical properties of the filling resin for obtaining high reliability of the semiconductor power module are arranged.
[0047]
(1) Linear expansion coefficient: More than solder (20-45) × 10-6/ ° C.
[0048]
(2) Young's modulus: 1 to 12 GPa (preferably 3 to 10 GPa).
[0049]
(3) Glass transition temperature Tg: 150 ° C. or higher. Desirably 170 ° C or higher.
[0050]
(4) Excellent adhesion to semiconductor chips and substrates.
[0051]
(5) Thermal shock is reduced by dispersing high-temperature stable fine particle rubber such as silicone gel.
[0052]
(6) Impurity concentration: Na+, K+≦ 1ppm, Cl-≦ 5ppm
By managing these (1) to (6), it is possible to realize highly reliable mounting in the semiconductor power module.
[0053]
FIG. 8 is a sectional view of a semiconductor power module according to the second embodiment of the present invention. The same reference numerals as those in FIG. 1 represent the same items, and repeated explanations are avoided as much as possible. The
[0054]
In this embodiment, the
[0055]
Also in this embodiment, the linear expansion coefficient is 24 × 10.-6In the case of the epoxy filled
[0056]
FIG. 9 is a sectional view of a semiconductor power module according to the third embodiment of the present invention. The same reference numerals as those in FIG. 1 and FIG. About 0.1 t of Ni-plated
[0057]
Also in this embodiment, the linear expansion coefficient is 24 × 10.-6In the case of the epoxy filled
[0058]
Hereinafter, the examination results under the constraint conditions from the performance, productivity, cost and the like will be described focusing on the functional aspects of each element of the first to third embodiments.
[0059]
First, the
[0060]
The
[0061]
Next, the
[0062]
Next, the electric circuit is made of a Cu conductor or an Al conductor, which is a
[0063]
As a result of conducting a power cycle test with the above structure, it was found that at a junction temperature Tj of 50 to 150 ° C., no breakage was observed even at 10,000 cycles, and almost no crack growth of solder was observed.
[0064]
FIG. 10 is a cross-sectional view of various heat diffusion plates that can be used in the semiconductor power module according to the present invention. When using a large chip or under severe environmental conditions, the use of a Cu plate as a heat diffusion plate is limited in reliability (chip destruction, chip cracking, solder life, etc.). Therefore, there are combinations of the following materials and the like as materials having a linear expansion coefficient close to that of the semiconductor chip and excellent in heat dissipation. That is, particle-dispersed Cu—Mo [for example, manufactured by Allied Material Co., Ltd.], Cu—Cu2It is a combination of O [for example, L-COP catalog material of Hitachi Cable, NoC-1178, 02-4], Cu-Invar or composite fiber type Al-carbon, Cu-carbon, and the like. According to the data of L-COP, the linear expansion coefficient is (9-15) × 10-6In the range of / ° C, the thermal conductivity can be adjusted in the range of about 120 to 240 W / m · K. Moreover, according to the catalog of Allied Material Co., Ltd., the coefficient of linear expansion of Cu—Mo is (7 to 13) × 10.-6The thermal conductivity can be adjusted in the range of about 200 to 280 W / m · K in the range of / ° C. By integrating with a Cu plate processed during powder processing or with a Cu plate processed after powder processing to make a composite material with Cu, the thermal diffusion plate can be reduced in thermal expansion. By reducing the thermal diffusion plate to be soldered to the semiconductor chip, the reliability of the joint and the semiconductor chip interface peeling can be prevented, and a large chip and a structure that can withstand severe conditions can be provided. The linear expansion coefficient of the composite material can be controlled by increasing or decreasing the Cu ratio. A method of caulking and integrating the molded product with a Cu plate is also possible.
[0065]
FIG. 10A shows the above Cu-Mo, Cu-Cu.2It is sectional drawing of the various thermal-diffusion board using O, Cu-invar, Cu-carbon fiber, etc. After connecting the
[0066]
10B to 10E are cross-sectional views of a
[0067]
FIG. 11 is a cross-sectional view of various heat diffusion plates having different shapes used in the semiconductor power module according to the present invention. Various functions can be provided by changing the shape of the heat diffusion plate. (A) is a structure that combines anisotropy with high thermal conductivity and low thermal expansion, and is a Cu-Mo dispersant, Cu-Invar dispersant, or Cu-Cu.2This is a composite structure in which a plate 210 made of any one of O dispersants is sandwiched between
[0068]
FIG. 12 is a cross-sectional model showing a measure for improving the life of solder that can be used in the semiconductor power module according to the present invention. The purpose is to improve the thermal fatigue resistance of the solder and to connect the temperature hierarchy, and it is possible to prevent the strength from being lowered at a high temperature and to delay the crack progress. FIG. 12A shows a Pb-free Sn-3Ag-0.5
[0069]
With conventional Sn solder alone, it is difficult to establish a temperature hierarchy connection that can ensure reliability at high temperatures. This composite solder is used as a high-temperature solder for the temperature hierarchy. Therefore, the low-temperature solder here uses a general Sn-based, for example, Sn-3Ag-0.5Cu23, so that the temperature of the joint is high. Hierarchical connection is possible. As a result, the use area of the Cu heat sink can be expanded by improving the heat resistance, improving the temperature cycle resistance, and improving the thermal conductivity of the solder.
[0070]
In addition, although the example of Sn-3Ag-0.5Cu was shown as a representative composition of lead-free solder as a solder composition, it is the same also in Sn type, Sn-Sb type, Sn-Cu type, Sn-Ag type, etc. Results can be obtained.
[0071]
FIG. 13 is a sectional view of a semiconductor power module according to the fourth embodiment of the present invention, in which the heat dissipation of the semiconductor chip is improved. The same reference numerals as those in FIGS. 1, 8, and 9 denote the same components, and a duplicate description is avoided. This is a measure to improve the reliability and heat dissipation, which are weak points of the resin insulating substrate, and is a structure realized at low cost. Particle dispersion type Cu-Mo, Cu-Cu2In the case of making with O, Cu-Invar or the like, if there is a mold, there will be no significant increase in cost. Therefore, the
[0072]
FIG. 14 is a cross-sectional view of a semiconductor power module which is a fifth embodiment of the present invention and has improved heat dissipation from the surface of a semiconductor chip. If the structure of only the
[0073]
FIG. 15 is a cross-sectional view and a plan view of a semiconductor power module which is a sixth embodiment of the present invention and has improved heat dissipation from the surface of a semiconductor chip. The same reference numerals as those in the above-described embodiment represent the same items, and redundant description is avoided. The concave portions of the
[0074]
According to the above embodiment, the use of a filling resin having a linear expansion coefficient equal to or higher than that of solder, combined with an inexpensive heat dissipation substrate made of Al or Cu, a low-cost, reliable and long-life semiconductor power module. Can be provided. In addition, since the linear expansion coefficient of the filled resin is close to that of Al, an effect of preventing fatigue deterioration and disconnection of the ultrasonic wire bond portion of the Al wire can be expected.
[0075]
【The invention's effect】
According to the present invention, without using an expensive AlN insulating substrate or Al2O3 insulating substrate, etc.Heat dissipation boardCan be used to provide a semiconductor power module with improved reliability and heat dissipation.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor power module according to a first embodiment of the present invention.
FIG. 2 is a graph showing a model of temperature dependence of stress-strain curves of resin and solder.
FIG. 3 is a cross-sectional view of a main part for showing a mechanism of occurrence of cracking of a semiconductor chip in a resin-filled structure, and a graph showing a stress-strain curve model of the filled resin and solder.
[4A.]The graph which shows the relationship between a linear expansion coefficient and a Young's modulus at the time of changing the compounding quantity (Vol%) of a quartz filler to an epoxy resin.
[4B.]The graph which shows the physical property at the time of adding the rubber | gum flexible agent to the resin which does not contain the filler in the same epoxy resin system.
[4C.]The figure explaining the evaluation result which investigates the disconnection by the terminal part destruction of a board | substrate with respect to the compounding rate of a filler and rubber | gum.
[4D]The graph which shows the relationship between the Young's modulus in the filling
FIG. 5 is a graph of linear expansion coefficient versus chip stress and linear expansion coefficient versus solder strain.
FIG. 6 is a graph of linear expansion coefficient versus chip stress and solder strain showing physical properties and reliability of filled resin.
FIG. 7 is a graph of analysis results showing the relationship between the Young's modulus of the resin and the restraint by the resin.
FIG. 8 is a cross-sectional view of a semiconductor power module according to a second embodiment of the present invention.
FIG. 9 is a sectional view of a semiconductor power module according to a third embodiment of the present invention.
FIG. 10 is a cross-sectional view of various heat diffusion plates that can be used in the semiconductor power module according to the present invention.
FIG. 11 is a cross-sectional view of various heat diffusion plates having different shapes that can be used in the semiconductor power module according to the present invention.
FIG. 12 is a cross-sectional model showing a plan for improving the life of solder that can be used in the semiconductor power module according to the present invention.
FIG. 13 is a cross-sectional view of a semiconductor power module with improved heat dissipation of a semiconductor chip as a fourth embodiment of the present invention.
FIG. 14 is a cross-sectional view of a semiconductor power module having improved heat dissipation from the surface of a semiconductor chip as a fifth embodiment of the present invention.
FIG. 15 is a cross-sectional view and a plan view of a semiconductor power module having improved heat dissipation from the surface of a semiconductor chip as a sixth embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF
Claims (15)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003205321A JP4030930B2 (en) | 2003-08-01 | 2003-08-01 | Semiconductor power module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003205321A JP4030930B2 (en) | 2003-08-01 | 2003-08-01 | Semiconductor power module |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005056873A JP2005056873A (en) | 2005-03-03 |
JP4030930B2 true JP4030930B2 (en) | 2008-01-09 |
Family
ID=34362657
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003205321A Expired - Lifetime JP4030930B2 (en) | 2003-08-01 | 2003-08-01 | Semiconductor power module |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4030930B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102016215894A1 (en) | 2016-04-04 | 2017-10-05 | Mitsubishi Electric Corporation | Power semiconductor device |
US11276629B2 (en) | 2019-08-02 | 2022-03-15 | Kabushiki Kaisha Toshiba | Semiconductor device |
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---|---|---|---|---|
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JP5450192B2 (en) | 2010-03-24 | 2014-03-26 | 日立オートモティブシステムズ株式会社 | Power module and manufacturing method thereof |
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JP6816691B2 (en) | 2017-09-29 | 2021-01-20 | 三菱電機株式会社 | Semiconductor device |
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DE102019131857B4 (en) | 2019-11-25 | 2024-03-07 | Infineon Technologies Ag | A SEMICONDUCTOR COMPONENT HAVING A CAN HOUSING A SEMICONDUCTOR EMBEDDED BY AN ENCAPSULAR |
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-
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- 2003-08-01 JP JP2003205321A patent/JP4030930B2/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
JP2005056873A (en) | 2005-03-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
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RD02 | Notification of acceptance of power of attorney |
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A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101026 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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