JP4024975B2 - データ伝送回路 - Google Patents
データ伝送回路 Download PDFInfo
- Publication number
- JP4024975B2 JP4024975B2 JP2000002010A JP2000002010A JP4024975B2 JP 4024975 B2 JP4024975 B2 JP 4024975B2 JP 2000002010 A JP2000002010 A JP 2000002010A JP 2000002010 A JP2000002010 A JP 2000002010A JP 4024975 B2 JP4024975 B2 JP 4024975B2
- Authority
- JP
- Japan
- Prior art keywords
- data line
- channel mos
- mos transistor
- data
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はデータ伝送回路に係り、特に、データ線に接続された非選択データ伝達デバイスのリーク電流に起因する誤動作を未然に防止することが可能な構成のデータ伝送回路に関するものであって、高集積かつ低電圧動作可能な半導体記憶装置のデータ線におけるリーク電流に起因する誤動作防止に好適なものである。
【０００２】
【従来の技術】
半導体記憶装置は、記憶密度の高集積化及び動作速度の高速化の技術進歩が年々進展すると共に、携帯情報端末等の普及に従い、低電源電圧により動作を可能とする技術の開発も活発に行われている。
【０００３】
このような趨勢の下では、半導体集積回路の構成要素である半導体デバイスは、低電圧で高速に動作することが要求されるようになっている。この要求に対応する手段として、半導体デバイスの閾値電圧(Ｖth)の低電圧化が最も広く行われている。即ち、電源電圧を低下させるのと同時に、半導体デバイスの動作開始電圧である閾値電圧を低下させることにより、動作の高速化を図っている。
【０００４】
【発明が解決しようとする課題】
しかし、この閾値電圧の低下傾向は、半導体デバイスの非動作時に流れる電流、即ち、オフリーク電流を増大させる結果となっている。半導体デバイスの非動作時には、半導体デバイスのゲート電極に非動作たるべきレベルの電圧が印加されているが、半導体デバイスの閾値電圧を低下させることにより、デバイスを流れる電流がゼロであることが望ましい場合にも、ある程度の漏れ電流（オフリーク電流）が流れてしまう。このオフリーク電流は、半導体集積回路の誤動作や回路の非動作時（スタンバイ時）における消費電力の増大につながる原因となる可能性が高い。
【０００５】
図９は、従来の半導体記憶装置のブロック図である。この図を参照して、オフリーク電流による半導体集積回路の誤動作の例について説明する。
【０００６】
この半導体記憶装置はＲＡＭであり、ｎ＋１行ｍ＋１列のメモリセル（ＲＡＭセル）ＣＬが備えられている。横一行を行（Row）と称し、一行ごとにその行に信号を印加して選択するためのワード線ＷＬが配設されている。また、縦一列を列（Column）と称し、一列ごとにデータの読出／書込を行うためのデータ線ＤＬが配設されている。即ち、ワード線ＷＬに印加される信号により、いずれの行のＲＡＭセルの読出／書込を行うかが選択され、その行のＲＡＭセルから読み出されるデータ、その行のＲＡＭセルに書き込まれるデータは、信号としてデータ線ＤＬを介して伝達される。ＲＡＭセルから読み出されるデータ、ＲＡＭセルに書き込まれるデータの入出力は、各データ線ＤＬが接続された書込読出回路ＷＲＣにより制御される。
【０００７】
データの読出／書込の際には、非選択の信号がワード線に印加されたメモリセルは、完全に非動作となることが期待され、データ線からは完全に遮断されることにより、データ線にデータ信号が伝達されることはない。
【０００８】
しかし、近年、上述のような電源電圧の低電圧化、半導体デバイスの閾値電圧の低電圧化により、メモリセル内のデータ記憶部とデータ線とを接続する半導体デバイスに、非選択時であってもオフリーク電流が流れる事態が発生し得る。即ち、半導体デバイスの閾値電圧が低電圧化されているために、非選択信号の印加によっても、わずかながら電流が流れる現象が発生する。従って、非選択のメモリセルも、オフリーク電流によりデータ線にデータ信号を伝達することとなり、選択されたメモリセルからデータ線へのデータ信号の伝達を妨害する。
【０００９】
通常、非選択のメモリセルは、選択されるメモリセルに比較して非常に個数が多く、多数の非選択のメモリセルに同時にオフリーク電流が流れた場合、半導体記憶装置の誤動作の原因となる。
【００１０】
図９を参照して、この問題について説明する。
例えば、第０行のワード線ＷＬ０に選択信号が印加された場合に期待される動作は、第０列のデータ線ＤＬ０には第０行第０列のＲＡＭセルＣＬ００のデータが伝達されることである。ここで、第０行第０列のＲＡＭセルＣＬ００に記憶されているデータは“１”であるものとする。
【００１１】
ところが、第０列のデータ線ＤＬ０に接続された他の行の非選択のメモリセルに記憶されたデータの総て又はほとんどが“０”であった場合、図９に示されるように、データ線ＤＬ０から多数の非選択のＲＡＭセルにオフリーク電流が流れることになる。これらのオフリーク電流は、データ線ＤＬ０にデータ“０”を伝達しようとする電流であり、選択された第０行第０列のＲＡＭセルＣＬ００から本来伝達されるべきデータ“１”の伝達動作を妨害するものである。
【００１２】
そして、各非選択のＲＡＭセルのオフリーク電流が集合した結果、選択されたＲＡＭセルの動作による電流と同等程度又はそれ以上の大きさになると、データ線ＤＬ０にデータ“０”が伝達されるという誤動作が発生する。
【００１３】
図１０は、メモリセルの閾値電圧Ｖthと、セル電流及びオフリーク電流との関係を示したグラフである。ここでは、各閾値電圧Ｖthに対して、通常動作によるセル電流がほぼ一定となるメモリセルを用いて、グラフを作成している。また、半導体記憶装置は、１２８行のビット線（ワード線）を備えたものとしている。
【００１４】
この例においては、閾値電圧Ｖthが０．４Ｖ以上のときは、１行のセル電流の大きさと１２８行のビット線のオフリーク電流の大きさとは、少なくとも１０２倍以上の差があり、誤動作はほとんど発生し得ないといえる。
【００１５】
ところが、上述のように、閾値電圧Ｖthが０．３Ｖ，０．２Ｖと低電圧化されるに従い、１行のセル電流の大きさと１２８行のビット線のオフリーク電流の大きさとは接近し、閾値電圧Ｖthが０．２Ｖ程度の場合、メモリセルのプロセスばらつきによっては両電流は極めて近い値となっている。また、将来、さらに閾値電圧Ｖthの低電圧化が進むと、１行のセル電流の大きさと１２８行のビット線のオフリーク電流の大きさとは同程度となり、さらには、１２８行のビット線のオフリーク電流の大きさの方が大きくなることもあり得る。
【００１６】
そのような状態では、選択されたメモリセルのセル電流によるデータ伝達がオフリーク電流によって妨害され、非選択のメモリセルから誤ったデータが伝達され、その結果、半導体記憶装置が誤動作することとなる。
【００１７】
本発明は上記問題点に鑑みてなされたもので、その目的は、データ線に接続された非選択データ伝達デバイス等のインタフェース入出力ブロックのリーク電流に起因する誤動作を未然に防止することが可能な構成のデータ伝送回路を提供することである。
【００１８】
【課題を解決するための手段】
本発明に係るデータ伝送回路によれば、データを伝送するデータ線と、上記データ線に接続され、かつ、データ入出力を制御する信号が与えられ、上記データ線を介したデータ入出力が行われるインタフェース入出力ブロックと、上記データ線に接続され、上記データ入出力前に上記データ線におけるリーク電流の大きさを上記データ線の電位検出を通じて検出して記憶し、上記データ入出力の際に上記リーク電流を相殺する補償電流を発生して上記データ線に流す漏れ電流検出／補償電流発生回路とを備えたことを特徴とし、この構成により、データ線に接続されたインタフェース入出力ブロックのリーク電流に起因する誤動作を未然に防止することが可能となる。
【００１９】
本発明に係るデータ伝送回路のより具体的な構成の一例によれば、データを伝送するデータ線と、上記データ線に接続され、上記データ線を介したデータ入出力が行われるインタフェース入出力ブロックと、上記データ線に接続され、上記データ入出力前に上記データ線におけるリーク電流の大きさに応じて発生する上記データ線の電位を検出する漏れ電流検出回路と、検出された上記データ線の電位に応じた電荷を蓄積し、上記データ線の電位と同等の電位を発生するキャパシタと、上記キャパシタが発生する電位に基づき、上記データ入出力の際に上記リーク電流を相殺する補償電流を発生して上記データ線に流す補償電流発生回路とを備えたことを特徴とする。
【００２０】
本発明に係るデータ伝送回路の構成は、特に、インタフェース入出力ブロックとしてメモリセルを備えた半導体記憶装置に適用すると、データ線に接続されたメモリセルのオフリーク電流に起因する誤動作を未然に防止することが可能となる。
【００２１】
【発明の実施の形態】
本発明に係るデータ伝送回路は、データ線に接続された非選択データ伝達デバイスによるデータ線におけるリーク電流の大きさを予め検出する漏れ電流（リーク電流）検出回路と、検出したリーク電流の大きさに応じた補償電流を、データ線を介したデータ伝送動作の際に流すことによりリーク電流を相殺する補償電流発生回路とを備えたものである。上記構成により、データ線に接続された非選択データ伝達デバイスのリーク電流に起因する誤動作を未然に防止することが可能となる。
【００２２】
例えば、半導体記憶装置において、非選択のメモリセルのオフリーク電流がデータ線に流れている場合、予めそのオフリーク電流の大きさを検出し記憶しておく。そして、選択されたメモリセルからデータを読み出し、又は、選択されたメモリセルにデータを書き込む際に、検出し記憶したオフリーク電流を相殺する補償電流を発生させ、データ線に流すものである。これにより、データ線に接続された非選択のメモリセルのオフリーク電流に起因する半導体記憶装置の誤動作を未然に防止することができる。
【００２３】
以下、本発明に係るデータ伝送回路の実施の形態について、図面を参照しながら説明する。
【００２４】
図１は、本発明の第１の実施の形態に係るデータ伝送回路の構成を示すブロック図である。
【００２５】
本発明の第１の実施の形態に係るデータ伝送回路は、本発明に係るデータ伝送回路を半導体記憶装置に適用した場合における最も基本的な構成である。本発明に係るデータ伝送回路の最も特徴的な構成部分である漏れ電流検出回路及び補償電流発生回路は、漏れ電流検出／補償電流発生回路ＬＣＭＣＣとしてブロックで示されている。また、説明及び図面の簡略化のため、第０列の構成部分のみが示されている。
【００２６】
本発明の第１の実施の形態に係るデータ伝送回路は、第０行から第ｎ行までにそれぞれ配設されたワード線ＷＬ０，ＷＬ１，．．．，ＷＬｎと、第０行から第ｎ行までにそれぞれ配設され、各行のワード線にそれぞれ接続されたメモリセルであるＲＡＭセルＣＬ０，ＣＬ１，．．．，ＣＬｎと、第０列に配設され、第０列の総てのＲＡＭセルに接続されたデータ線ＤＬ０と、データ線ＤＬ０に接続され、データ線ＤＬ０におけるリーク電流の大きさを予め検出して記憶し、データ線ＤＬ０を介した後続のデータ入出力の際に、検出して記憶したリーク電流を相殺する補償電流を発生してデータ線ＤＬ０に流す漏れ電流検出／補償電流発生回路ＬＣＭＣＣとを備えている。
【００２７】
漏れ電流検出／補償電流発生回路ＬＣＭＣＣは、各ＲＡＭセルへのデータ記憶後、データ線ＤＬ０を介した後続のデータ入出力前に、データ線ＤＬ０におけるリーク電流の大きさを検出し記憶する。データ線ＤＬ０におけるリーク電流の大きさは、データ線ＤＬ０に接続された各ＲＡＭセルに記憶されているデータに依存する。
【００２８】
例えば、図１（ａ）の例においては、第０行のＲＡＭセルＣＬ０及び第ｎ行のＲＡＭセルＣＬｎにのみデータ“１”が記憶されており、他のＲＡＭセルにはデータ“０”が記憶されているものとし、図１（ｂ）の例においては、第０行のＲＡＭセルＣＬ０及び第ｎ行のＲＡＭセルＣＬｎの他、複数のＲＡＭセルにもデータ“０”が記憶されており、残余のＲＡＭセルにはデータ“０”が記憶されているものとする。この例では、図１（ａ）及び（ｂ）を比較すると分かるように、データ“０”が記憶されているＲＡＭセルの個数が多い方が、リーク電流の総量は大きくなる。
【００２９】
上述のようなリーク電流のデータ依存性により、リーク電流の検出及び記憶は、各ＲＡＭセルへのデータ記憶後、データ線ＤＬ０を介した後続のデータ入出力前に行う必要がある。
【００３０】
また、データ線ＤＬ０におけるリーク電流の大きさは、各ＲＡＭセルへのデータ記憶後は、データ線の電位に依存する。従って、データ線ＤＬ０におけるリーク電流の大きさは、データ線の電位の関数として検出し、データ線ＤＬ０を介した後続のデータ入出力の際には、データ線の電位の関数に基づく補正を行った上で、検出し記憶したオフリーク電流を相殺する補償電流を発生させ、データ線に流すようにするとよい。
【００３１】
図２は、本発明の第２の実施の形態に係るデータ伝送回路の構成を示すブロック図である。本発明の第２の実施の形態に係るデータ伝送回路は、本発明の第１の実施の形態に係るデータ伝送回路の構成をより具体的に示したものである。具体的には、図１における漏れ電流検出／補償電流発生回路ＬＣＭＣＣを漏れ電流検出回路ＬＣＭＣと補償電流発生回路ＬＣＣＣとに分離し、両者をトランスファゲートであるＮチャネルＭＯＳトランジスタＮにより接続した構成としている。また、検出したリーク電流による電荷の蓄積によりリーク電流の大きさをデータ線の電位の関数として記憶し、かつ、その電荷の蓄積により発生する電位により、補償電流発生回路ＬＣＣＣにリーク電流を相殺する補償電流を発生させるキャパシタＣが、ＮチャネルＭＯＳトランジスタＮと補償電流発生回路ＬＣＣＣとの接続ノードと接地ノードＧＮＤとの間に設けられている。尚、図１と同様に図２においても、説明及び図面の簡略化のため、第０列の構成部分のみが示されている。
【００３２】
漏れ電流検出回路ＬＣＭＣ及び補償電流発生回路ＬＣＣＣ、ＮチャネルＭＯＳトランジスタＮの制御には、データ線ＤＬ０のプリチャージを制御するプリチャージ信号ｐｒｅが用いられている。この例では、プリチャージ信号ｐｒｅにより制御されるプリチャージ回路は、ロー（Low）・アクティブである。即ち、プリチャージ回路は、入力される制御信号がＬ（Low）レベルのときにプリチャージ動作を行うものである。図２にはプリチャージ回路は明示されていないが、他の実施の形態において後述するように、漏れ電流検出回路ＬＣＭＣにプリチャージ回路としての機能を兼備させることも可能である。
【００３３】
プリチャージ信号がＨ（High）レベルになったときにプリチャージ動作が行われるように、プリチャージ回路には反転プリチャージ信号／ｐｒｅ（信号名の前に付された記号“／”は論理反転を意味するものとする。）が入力され、従って、漏れ電流検出回路ＬＣＭＣにも反転プリチャージ信号／ｐｒｅが入力される。一方、補償電流発生回路ＬＣＣＣ及びＮチャネルＭＯＳトランジスタＮにはプリチャージ信号ｐｒｅが入力される。
【００３４】
以上を整理すると、本発明の第２の実施の形態に係るデータ伝送回路は、第０行から第ｎ行までにそれぞれ配設されたワード線ＷＬ０，ＷＬ１，．．．，ＷＬｎと、第０行から第ｎ行までにそれぞれ配設され、各行のワード線にそれぞれ接続されたメモリセルであるＲＡＭセルＣＬ０，ＣＬ１，．．．，ＣＬｎと、第０列に配設され、第０列の総てのＲＡＭセルに接続されたデータ線ＤＬ０と、データ線ＤＬ０に接続され、データ線ＤＬ０におけるリーク電流の大きさを、反転プリチャージ信号の入力によりデータ線プリチャージ動作中に検出する漏れ電流検出回路ＬＣＭＣと、一端が漏れ電流検出回路ＬＣＭＣに接続され、検出されたリーク電流を、プリチャージ信号の入力によりデータ線プリチャージ動作中に伝達するトランスファゲートであるＮチャネルＭＯＳトランジスタＮと、ＮチャネルＭＯＳトランジスタＮの他端と補償電流発生回路ＬＣＣＣとの接続ノードと接地ノードＧＮＤとの間に配設され、検出したリーク電流による電荷の蓄積によりリーク電流の大きさを記憶し、かつ、その電荷の蓄積により、検出したリーク電流の大きさに応じた電位を高電位側電極に発生するキャパシタＣと、データ線ＤＬ０に接続され、プリチャージ信号の入力により、データ線ＤＬ０を介したデータ伝送動作中に、キャパシタＣの高電位側電極の電位に応じた補償電流を発生し、データ線ＤＬ０に流す補償電流発生回路ＬＣＣＣとを備えている。
【００３５】
次に、本発明の第２の実施の形態に係るデータ伝送回路の動作について説明する。プリチャージ信号ｐｒｅがＨレベルになると、即ち、反転プリチャージ信号／ｐｒｅがＬレベルになると、プリチャージ動作が開始されると同時に漏れ電流検出回路ＬＣＭＣのリーク電流検出動作も開始される。そして、プリチャージ動作が完了する時点で、リーク電流検出動作も完了する。
【００３６】
リーク電流検出動作中はプリチャージ信号ｐｒｅはＨレベルであるので、ＮチャネルＭＯＳトランジスタＮはオンになっている。従って、検出されたリーク電流によりキャパシタＣに電荷が蓄積され充電される。プリチャージ信号ｐｒｅはプリチャージ動作が完了した時点でＨレベルからＬレベルに切り替わるようになっているので、その時点でＮチャネルＭＯＳトランジスタＮはオフとなって、検出されたリーク電流によるキャパシタＣの充電が終了し、キャパシタＣに蓄積された電荷量が確定することにより、検出されたリーク電流が記憶される。データ線ＤＬ０から検出されたリーク電流によりキャパシタＣを充電してリーク電流の大きさを記憶しているので、データ線ＤＬ０の電位に応じたリーク電流の大きさの補正も必然的に行われることとなる。
【００３７】
プリチャージ信号ｐｒｅがＨレベルからＬレベルに切り替って、プリチャージ動作が完了し、検出されたリーク電流がキャパシタＣに記憶されると同時に、ＲＡＭセルからのデータ読出又はＲＡＭセルへのデータ書込、即ち、データ線ＤＬ０を介したデータ伝送動作が開始され、また同時に、補償電流発生回路ＬＣＣＣによる補償電流発生動作も開始される。そして、その補償電流の大きさは、キャパシタＣの高電位側電極電位により決定される。検出されたリーク電流及びデータ線ＤＬ０の電位に応じて発生された補償電流は、リーク電流と同一極性かつ逆方向の大きさの等しい電流であるので、リーク電流と相殺され、非選択のＲＡＭセルのオフリーク電流に起因するデータ伝送動作中の誤動作を未然に防止することができる。
【００３８】
図３は、本発明の第３の実施の形態に係るデータ伝送回路の構成を示すブロック図である。本発明の第３の実施の形態に係るデータ伝送回路は、本発明の第２の実施の形態に係るデータ伝送回路の構成をさらに具体的に示したものである。尚、図１、図２と同様に図３においても、説明及び図面の簡略化のため、第０列の構成部分のみが示されている。
【００３９】
本発明の第３の実施の形態に係るデータ伝送回路は、第０行から第ｎ行までにそれぞれ配設されたワード線ＷＬ０，ＷＬ１，．．．，ＷＬｎと、第０行から第ｎ行までにそれぞれ配設され、各行のワード線にそれぞれ接続されたメモリセルであるＲＡＭセルＣＬ０，ＣＬ１，．．．，ＣＬｎと、第０列に配設され、第０列の総てのＲＡＭセルに接続されたデータ線ＤＬ０と、ソースが電源電位ノードに接続され、ゲートに反転プリチャージ信号が入力される第１のＰチャネルＭＯＳトランジスタＰ１と、第１のＰチャネルＭＯＳトランジスタＰ１のドレインとデータ線ＤＬ０との間に接続された第２のＰチャネルＭＯＳトランジスタＰ２と、
ソースが電源電位ノードに接続され、ゲートにプリチャージ信号が入力される第３のＰチャネルＭＯＳトランジスタＰ３と、第３のＰチャネルＭＯＳトランジスタＰ３のドレインとデータ線ＤＬ０との間に接続された第４のＰチャネルＭＯＳトランジスタＰ４と、第２のＰチャネルＭＯＳトランジスタＰ２のゲート及びドレインと第４のＰチャネルＭＯＳトランジスタＰ４のゲートとの間に接続され、ゲートにプリチャージ信号が入力される第１のＮチャネルＭＯＳトランジスタＮ１と、ゲートが第４のＰチャネルＭＯＳトランジスタＰ４のゲートに接続され、ソース及びドレインが接地電位ノードに接続された第２のＮチャネルＭＯＳトランジスタＮ２からなるキャパシタトランジスタとを備えている。
【００４０】
第１，第２のＰチャネルＭＯＳトランジスタＰ１，Ｐ２及び第１，第２のＮチャネルＭＯＳトランジスタＮ１，Ｎ２が漏れ電流検出回路ＬＣＭＣに相当し、第３，第４のＰチャネルＭＯＳトランジスタＰ３，Ｐ４が補償電流発生回路ＬＣＣＣに相当するものであるといえる。あるいは、第１，第２のＰチャネルＭＯＳトランジスタＰ１，Ｐ２が漏れ電流検出回路ＬＣＭＣに相当し、第３，第４のＰチャネルＭＯＳトランジスタＰ３，Ｐ４が補償電流発生回路ＬＣＣＣに相当し、第１のＮチャネルＭＯＳトランジスタＮ１が漏れ電流検出回路ＬＣＭＣと補償電流発生回路ＬＣＣＣとを接続するトランスファゲートに相当し、第２のＮチャネルＭＯＳトランジスタＮ２が、検出されたリーク電流による電荷を蓄積するキャパシタに相当するものであるといってもよい。
【００４１】
次に、本発明の第３の実施の形態に係るデータ伝送回路の動作について説明する。データ線ＤＬ０のプリチャージ期間には、プリチャージ信号ｐｒｅはＨレベルとなり、反転プリチャージ信号／ｐｒｅはＬレベルとなる。従って、第１のＰチャネルＭＯＳトランジスタＰ１はオン、第３のＰチャネルＭＯＳトランジスタＰ３はオフ、第１のＮチャネルＭＯＳトランジスタＮ１はオンになる。また、プリチャージ動作開始時にはデータ線ＤＬ０の電位はＬレベルになっているので、第２のＰチャネルＭＯＳトランジスタＰ２はオンになっている。第１，第２のＰチャネルＭＯＳトランジスタＰ１，Ｐ２がオンになっているので、データ線ＤＬ０はプリチャージされ、徐々に電位が上昇する。電源電位をＶDD、ＰチャネルＭＯＳトランジスタの閾値電圧Ｖthpとすると、データ線ＤＬ０の電位は最高でもＶDD−２Ｖthpまでしか上昇しないが、データ線ＤＬ０にＲＡＭセルのオフリーク電流が流れている場合、データ線ＤＬ０の電位はＶDD−２Ｖthpより低くなる。
【００４２】
このデータ線ＤＬ０の電位は第１のＮチャネルＭＯＳトランジスタＮ１を介して第２のＮチャネルＭＯＳトランジスタＮ２のゲートに伝達され、第２のＮチャネルＭＯＳトランジスタＮ２からなるキャパシタトランジスタにはデータ線ＤＬ０の電位に応じた電荷が蓄積される。
【００４３】
データ線ＤＬ０のプリチャージが進み、データ線ＤＬ０の電位が十分に上昇すると、データ線ＤＬ０の電位は第２のＰチャネルＭＯＳトランジスタＰ２のゲートに入力されているので、第２のＰチャネルＭＯＳトランジスタＰ２はオフになり、プリチャージ動作は終了する。
【００４４】
その後、第０列のいずれかのＲＡＭセルからのデータの読出又はＲＡＭセルへのデータの書込、即ち、データ線ＤＬ０を介したデータの入出力動作期間が開始されると、プリチャージ信号ｐｒｅはＬレベルとなり、反転プリチャージ信号／ｐｒｅはＨレベルとなる。従って、第１のＰチャネルＭＯＳトランジスタＰ１はオフ、第３のＰチャネルＭＯＳトランジスタＰ３はオン、第１のＮチャネルＭＯＳトランジスタＮ１はオフになる。
【００４５】
そして、このとき、第４のＰチャネルＭＯＳトランジスタＰ４のゲートには、第２のＮチャネルＭＯＳトランジスタＮ２のゲート電位が入力されている。即ち、データ線ＤＬ０のリーク電流により、第２のＮチャネルＭＯＳトランジスタＮ２からなるキャパシタトランジスタに蓄積された電荷に基づき発生させられた電位が第４のＰチャネルＭＯＳトランジスタＰ４のゲートに入力されているので、第４のＰチャネルＭＯＳトランジスタＰ４は、データ線ＤＬ０のリーク電流に相当する大きさの補償電流を通過させるようにオンになり、その補償電流はデータ線ＤＬ０へ流れることとなる。その結果、データ線ＤＬ０におけるオフリーク電流は補償電流と相殺され、オフリーク電流に起因する半導体記憶装置の誤動作を未然に防止することができる。
【００４６】
厳密には、第４のＰチャネルＭＯＳトランジスタＰ４のドレイン電位であるデータ線ＤＬ０の電位が十分に低く、第４のＰチャネルＭＯＳトランジスタＰ４の動作が飽和領域で行われることが望ましい。本実施の形態においては、第２のＰチャネルＭＯＳトランジスタＰ２において電圧降下が発生しているため、データ線ＤＬ０の電位は十分に低下している。
【００４７】
図４は、本発明の第４の実施の形態に係るデータ伝送回路の構成を示すブロック図である。尚、図１乃至図３と同様に図４においても、説明及び図面の簡略化のため、第０列の構成部分のみが示されている。
【００４８】
本発明の第４の実施の形態に係るデータ伝送回路は、半導体記憶装置に備えられた各ＲＡＭセルが、例えばＳＲＡＭ等、差動方式のダブルエンドの構成を有するものである場合における構成例である。
【００４９】
従って、本発明の第４の実施の形態に係るデータ伝送回路を本発明の第３の実施の形態に係るデータ伝送回路と比較すると、第０列のデータ線ＤＬ０が第０列の各ＲＡＭセルの一端に接続されている点は同様であるが、さらに、第０列の各ＲＡＭセルの他端に接続された第０列の反転データ線ＤＬ０ｂが備えられ、かつ、第０列の反転データ線ＤＬ０ｂに対しても、漏れ電流検出回路ＬＣＭＣ及び補償電流発生回路ＬＣＣＣを構成するＭＯＳトランジスタ回路が付加されている点が異なっている。具体的には、データ線ＤＬ０側に備えられた第１，第２，第３，第４のＰチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４及び第１，第２のＮチャネルＭＯＳトランジスタＮ１，Ｎ２に相当する第５，第６，第７，第８のＰチャネルＭＯＳトランジスタＰ５，Ｐ６，Ｐ７，Ｐ８及び第３，第４のＮチャネルＭＯＳトランジスタＮ３，Ｎ４が反転データ線ＤＬ０ｂ側にも備えられている。反転データ線ＤＬ０ｂ側の各ＭＯＳトランジスタの接続関係並びにプリチャージ信号ｐｒｅ及び反転プリチャージ信号／ｐｒｅの入力箇所は、データ線ＤＬ０側と全く同様である。また、反転データ線ＤＬ０ｂ側の漏れ電流検出回路ＬＣＭＣ及び補償電流発生回路ＬＣＣＣの動作も、データ線ＤＬ０側と全く同様である。
【００５０】
図５は、本発明の第５の実施の形態に係るデータ伝送回路の構成を示すブロック図である。尚、図１乃至図４と同様に図５においても、説明及び図面の簡略化のため、第０列の構成部分のみが示されている。
【００５１】
本発明の第５の実施の形態に係るデータ伝送回路は、本発明の第４の実施の形態に係るデータ伝送回路と同様に、半導体記憶装置に備えられた各ＲＡＭセルが、例えばＳＲＡＭ等、差動方式のダブルエンドの構成を有するものである場合における他の構成例である。
【００５２】
本発明の第５の実施の形態に係るデータ伝送回路を、本発明の第４の実施の形態に係るデータ伝送回路と比較すると、以下の構成要素がさらに付加されている点で異なっている。即ち、本発明の第５の実施の形態に係るデータ伝送回路には、データ線ＤＬ０と反転データ線ＤＬ０ｂとの間に接続され、ゲートにイコライズ信号ｅｑが入力されることにより、データ線ＤＬ０の電位と反転データ線ＤＬ０ｂの電位とのイコライズを行う第９のＰチャネルＭＯＳトランジスタＰ９と、第１のＮチャネルＭＯＳトランジスタＮ１と対をなしてトランスファゲートを構成し、ゲートに反転プリチャージ信号／ｐｒｅが入力される第１０のＰチャネルＭＯＳトランジスタＰ１０と、第３のＮチャネルＭＯＳトランジスタＮ３と対をなしてトランスファゲートを構成し、ゲートに反転プリチャージ信号／ｐｒｅが入力される第１１のＰチャネルＭＯＳトランジスタＰ１１とがさらに備えられている。
【００５３】
データ線ＤＬ０側及び反転データ線ＤＬ０ｂ側の漏れ電流検出回路ＬＣＭＣ及び補償電流発生回路ＬＣＣＣの動作は、本発明の第４の実施の形態に係るデータ伝送回路と全く同様であるが、第１０，第１１のＰチャネルＭＯＳトランジスタＰ１０，Ｐ１１が付加されたことにより、データ線ＤＬ０及び反転データ線ＤＬ０ｂの電位が比較的高い場合であっても、電位の損失なく容易にその電位をキャパシタトランジスタＮ２，Ｎ４に伝達することが可能となる。
【００５４】
また、第９のＰチャネルＭＯＳトランジスタＰ９が付加されているので、本発明の第５の実施の形態に係るデータ伝送回路においては、データ線ＤＬ０の電位と反転データ線ＤＬ０ｂの電位とのイコライズが行われることとなる。従って、データ線ＤＬ０側及び反転データ線ＤＬ０ｂ側の漏れ電流検出回路ＬＣＭＣによるデータ線ＤＬ０及び反転データ線ＤＬ０ｂのリーク電流の検出は、プリチャージ動作中に限らず、イコライズ動作中に行うようにしてもよい。
【００５５】
但し、図５に示した本発明の第５の実施の形態に係るデータ伝送回路においては、データ線ＤＬ０側及び反転データ線ＤＬ０ｂ側の漏れ電流検出回路ＬＣＭＣはプリチャージ信号ｐｒｅ及び反転プリチャージ信号／ｐｒｅにより制御されるように構成されているので、データ線ＤＬ０及び反転データ線ＤＬ０ｂのリーク電流の検出はプリチャージ動作中に行われることとなる。
【００５６】
図６は、本発明の第６の実施の形態に係るデータ伝送回路の構成を示すブロック図である。
【００５７】
本発明の第６の実施の形態に係るデータ伝送回路は、本発明の第４の実施の形態に係るデータ伝送回路又は本発明の第５の実施の形態に係るデータ伝送回路の構成を、２５６行６４列のＲＡＭセルアレイを備えた半導体記憶装置に適用した構成例を示したものである。各列の具体的構成は、本発明の第４の実施の形態に係るデータ伝送回路又は本発明の第５の実施の形態に係るデータ伝送回路について上述した通りである。
【００５８】
図６においては、各データ線及び反転データ線には、漏れ電流検出／補償電流発生回路ＬＣＭＣＣの他、書込読出回路ＷＲＣも接続されている様子が示されているが、これは図１乃至図５においても同様である。
【００５９】
図７は、本発明の第７の実施の形態に係るデータ伝送回路の構成を示すブロック図である。
【００６０】
本発明の第７の実施の形態に係るデータ伝送回路は、階層化された複数バンクのＲＡＭセルアレイを備えた半導体記憶装置に、本発明の第１乃至第３の実施の形態に係るデータ伝送回路の構成を適用したものである。ここでは、ＲＡＭセルアレイは、第１のバンクＢ１から第１６のバンクＢ１６までの１６バンクが備えられている。
【００６１】
各バンクは、ＲＡＭセルアレイの各列ごとに配設されたグローバルビット線ＧＢＬ０，ＧＢＬ１，．．．，ＧＢＬｍにより縦断して接続されている。そして、各グローバルビット線ＧＢＬ０，ＧＢＬ１，．．．，ＧＢＬｍは、例えば第１のバンクＢ１に対しては、バンク選択用スイッチングデバイスであるＮチャネルＭＯＳトランジスタＮ０，Ｎ１，．．．，Ｎｍを介して、第１のバンクＢ１のローカルビット線ＢＬ０，ＢＬ１，．．．，ＢＬｍにそれぞれ接続されている。バンクの選択は、各バンクのバンク選択用スイッチングデバイスに入力されるバンク選択信号ＢＳＳによって行われる。また、各グローバルビット線のプリチャージ、各バンクの各ローカルビット線を介したデータ入出力は、各グローバルビット線に接続されたプリチャージ／書込読出回路ＰＷＲＣにより行われる。
【００６２】
以上のようにビット線（データ線）が階層化されているメモリブロックにおいては、例えばデータ読出を行う場合、第１のバンクＢ１から第１６のバンクＢ１６までに対してランダムにアクセスし、連続的にデータを読み出す動作が、用途によっては効率的であるメモリブロックもあり得る。
【００６３】
そのようなメモリブロックは、各バンクのデータの連続読出の際には、上層のデータ線であるグローバルビット線のみを短時間でプリチャージし、各バンクのデータを順次読み出すようにすると、読出動作を高速化することができる。この場合において、各バンクのＲＡＭセルにデータを書き込んだ直後に、ＲＡＭセルと直接接続されている下層のデータ線であるローカルビット線のプリチャージ／イコライズを行い、その後、上述のようなバンクごとの連続読出が行われるまでローカルビット線のプリチャージ／イコライズを行わない構成を採用したとすると、ある特定のバンクのローカルビット線にリーク電流がある場合には、ローカルビット線のプリチャージ／イコライズが行われてからそのバンクのデータ読出が行われるまでの比較的長い待ち時間の間に、プリチャージしたローカルビット線の電位が相当低下してしまうことがあり得る。即ち、１６バンク構成の場合、全バンクのデータ読出時間のうち１つのバンクのデータ読出時間は１／１６であるため、他のバンクのデータ読出時間は総て待ち時間となり、その間に、プリチャージしたローカルビット線の電位が相当低下してしまうことがあり得る。
【００６４】
そこで、本発明の第７の実施の形態に係るデータ伝送回路においては、各バンクの各ローカルビット線に、プリチャージ／漏れ電流検出／補償電流発生回路ＰＬＣＭＣＣをそれぞれ付加している。従って、ローカルビット線のプリチャージ／イコライズを行った後、バンクごとの連続読出が行われるまで、ローカルビット線のプリチャージ／イコライズが行われないとしても、リーク電流を検出し、データ読出の際に、そのリーク電流を相殺する補償電流を発生させローカルビット線に流すので、ローカルビット線のリーク電流に起因する半導体記憶装置の誤動作を未然に防止することができる。
【００６５】
尚、本発明の第７の実施の形態に係るデータ伝送回路においては、各バンクのＲＡＭセルアレイに本発明の第１乃至第３の実施の形態に係るデータ伝送回路の構成を適用した例を示したが、各バンクのＲＡＭセルアレイに本発明の第４乃至第６の実施の形態に係るデータ伝送回路の構成を適用してもよい。
【００６６】
図８は、本発明の第８の実施の形態に係るデータ伝送回路の構成を示すブロック図である。
【００６７】
本発明の第８の実施の形態に係るデータ伝送回路は、上記各実施の形態を総括的に包含する基本概念的構成例であり、図２に示した本発明の第２の実施の形態に係るデータ伝送回路の構成を、より一般化したものである。即ち、半導体記憶装置のデータ線（ビット線）のみならず、一又は複数のインタフェース入出力ブロックＩ／Ｆ・Ｉ／Ｏが接続されたデータバスＢＵＳに対しても、本発明に係るデータ伝送回路の構成が適用可能であることを示したものである。
【００６８】
漏れ電流検出回路ＬＣＭＣ、トランスファゲートであるＮチャネルＭＯＳトランジスタＮ、キャパシタＣ、補償電流発生回路ＬＣＣＣの構成及び接続関係並びに動作については、本発明の第２の実施の形態に係るデータ伝送回路と同様である。
【００６９】
データバスＢＵＳのデータ幅は任意であり、また、データバスＢＵＳに接続されているインタフェース入出力ブロックＩ／Ｆ・Ｉ／Ｏの個数も任意である。インタフェース入出力ブロックＩ／Ｆ・Ｉ／Ｏの回路構成は、ワイヤードＯＲ回路、トライステートバッファ、マルチプレクサ、その他任意の回路とすることができる。
【００７０】
【発明の効果】
本発明に係るデータ伝送回路によれば、データを伝送するデータ線と、上記データ線に接続され、かつ、データ入出力を制御する信号が与えられ、上記データ線を介したデータ入出力が行われるインタフェース入出力ブロックと、上記データ線に接続され、上記データ入出力前に上記データ線におけるリーク電流の大きさを上記データ線の電位検出を通じて検出して記憶し、上記データ入出力の際に上記リーク電流を相殺する補償電流を発生して上記データ線に流す漏れ電流検出／補償電流発生回路とを備えたので、データ線に接続されたインタフェース入出力ブロックのリーク電流に起因する誤動作を未然に防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図２】本発明の第２の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図３】本発明の第３の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図４】本発明の第４の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図５】本発明の第５の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図６】本発明の第６の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図７】本発明の第７の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図８】本発明の第８の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図９】従来の半導体記憶装置のブロック図。
【図１０】メモリセルの閾値電圧Ｖthと、セル電流及びオフリーク電流との関係を示したグラフ。
【符号の説明】
ＣＬ ＲＡＭセル（メモリセル）
ＷＬ ワード線
ＤＬ データ線
ＬＣＭＣＣ 漏れ電流検出／補償電流発生回路
ＬＣＭＣ 漏れ電流検出回路
ＬＣＣＣ 補償電流発生回路
ＰＬＣＭＣＣ プリチャージ／漏れ電流検出／補償電流発生回路
ＰＷＲＣ プリチャージ／書込読出回路
ＷＲＣ 書込読出回路
Ｐ ＰチャネルＭＯＳトランジスタ
Ｎ ＮチャネルＭＯＳトランジスタ
Ｃ キャパシタ
Ｂ バンク
ＢＵＳ データバス
Ｉ／Ｆ・Ｉ／Ｏ インタフェース入出力ブロック
【発明の属する技術分野】
本発明はデータ伝送回路に係り、特に、データ線に接続された非選択データ伝達デバイスのリーク電流に起因する誤動作を未然に防止することが可能な構成のデータ伝送回路に関するものであって、高集積かつ低電圧動作可能な半導体記憶装置のデータ線におけるリーク電流に起因する誤動作防止に好適なものである。
【０００２】
【従来の技術】
半導体記憶装置は、記憶密度の高集積化及び動作速度の高速化の技術進歩が年々進展すると共に、携帯情報端末等の普及に従い、低電源電圧により動作を可能とする技術の開発も活発に行われている。
【０００３】
このような趨勢の下では、半導体集積回路の構成要素である半導体デバイスは、低電圧で高速に動作することが要求されるようになっている。この要求に対応する手段として、半導体デバイスの閾値電圧(Ｖth)の低電圧化が最も広く行われている。即ち、電源電圧を低下させるのと同時に、半導体デバイスの動作開始電圧である閾値電圧を低下させることにより、動作の高速化を図っている。
【０００４】
【発明が解決しようとする課題】
しかし、この閾値電圧の低下傾向は、半導体デバイスの非動作時に流れる電流、即ち、オフリーク電流を増大させる結果となっている。半導体デバイスの非動作時には、半導体デバイスのゲート電極に非動作たるべきレベルの電圧が印加されているが、半導体デバイスの閾値電圧を低下させることにより、デバイスを流れる電流がゼロであることが望ましい場合にも、ある程度の漏れ電流（オフリーク電流）が流れてしまう。このオフリーク電流は、半導体集積回路の誤動作や回路の非動作時（スタンバイ時）における消費電力の増大につながる原因となる可能性が高い。
【０００５】
図９は、従来の半導体記憶装置のブロック図である。この図を参照して、オフリーク電流による半導体集積回路の誤動作の例について説明する。
【０００６】
この半導体記憶装置はＲＡＭであり、ｎ＋１行ｍ＋１列のメモリセル（ＲＡＭセル）ＣＬが備えられている。横一行を行（Row）と称し、一行ごとにその行に信号を印加して選択するためのワード線ＷＬが配設されている。また、縦一列を列（Column）と称し、一列ごとにデータの読出／書込を行うためのデータ線ＤＬが配設されている。即ち、ワード線ＷＬに印加される信号により、いずれの行のＲＡＭセルの読出／書込を行うかが選択され、その行のＲＡＭセルから読み出されるデータ、その行のＲＡＭセルに書き込まれるデータは、信号としてデータ線ＤＬを介して伝達される。ＲＡＭセルから読み出されるデータ、ＲＡＭセルに書き込まれるデータの入出力は、各データ線ＤＬが接続された書込読出回路ＷＲＣにより制御される。
【０００７】
データの読出／書込の際には、非選択の信号がワード線に印加されたメモリセルは、完全に非動作となることが期待され、データ線からは完全に遮断されることにより、データ線にデータ信号が伝達されることはない。
【０００８】
しかし、近年、上述のような電源電圧の低電圧化、半導体デバイスの閾値電圧の低電圧化により、メモリセル内のデータ記憶部とデータ線とを接続する半導体デバイスに、非選択時であってもオフリーク電流が流れる事態が発生し得る。即ち、半導体デバイスの閾値電圧が低電圧化されているために、非選択信号の印加によっても、わずかながら電流が流れる現象が発生する。従って、非選択のメモリセルも、オフリーク電流によりデータ線にデータ信号を伝達することとなり、選択されたメモリセルからデータ線へのデータ信号の伝達を妨害する。
【０００９】
通常、非選択のメモリセルは、選択されるメモリセルに比較して非常に個数が多く、多数の非選択のメモリセルに同時にオフリーク電流が流れた場合、半導体記憶装置の誤動作の原因となる。
【００１０】
図９を参照して、この問題について説明する。
例えば、第０行のワード線ＷＬ０に選択信号が印加された場合に期待される動作は、第０列のデータ線ＤＬ０には第０行第０列のＲＡＭセルＣＬ００のデータが伝達されることである。ここで、第０行第０列のＲＡＭセルＣＬ００に記憶されているデータは“１”であるものとする。
【００１１】
ところが、第０列のデータ線ＤＬ０に接続された他の行の非選択のメモリセルに記憶されたデータの総て又はほとんどが“０”であった場合、図９に示されるように、データ線ＤＬ０から多数の非選択のＲＡＭセルにオフリーク電流が流れることになる。これらのオフリーク電流は、データ線ＤＬ０にデータ“０”を伝達しようとする電流であり、選択された第０行第０列のＲＡＭセルＣＬ００から本来伝達されるべきデータ“１”の伝達動作を妨害するものである。
【００１２】
そして、各非選択のＲＡＭセルのオフリーク電流が集合した結果、選択されたＲＡＭセルの動作による電流と同等程度又はそれ以上の大きさになると、データ線ＤＬ０にデータ“０”が伝達されるという誤動作が発生する。
【００１３】
図１０は、メモリセルの閾値電圧Ｖthと、セル電流及びオフリーク電流との関係を示したグラフである。ここでは、各閾値電圧Ｖthに対して、通常動作によるセル電流がほぼ一定となるメモリセルを用いて、グラフを作成している。また、半導体記憶装置は、１２８行のビット線（ワード線）を備えたものとしている。
【００１４】
この例においては、閾値電圧Ｖthが０．４Ｖ以上のときは、１行のセル電流の大きさと１２８行のビット線のオフリーク電流の大きさとは、少なくとも１０２倍以上の差があり、誤動作はほとんど発生し得ないといえる。
【００１５】
ところが、上述のように、閾値電圧Ｖthが０．３Ｖ，０．２Ｖと低電圧化されるに従い、１行のセル電流の大きさと１２８行のビット線のオフリーク電流の大きさとは接近し、閾値電圧Ｖthが０．２Ｖ程度の場合、メモリセルのプロセスばらつきによっては両電流は極めて近い値となっている。また、将来、さらに閾値電圧Ｖthの低電圧化が進むと、１行のセル電流の大きさと１２８行のビット線のオフリーク電流の大きさとは同程度となり、さらには、１２８行のビット線のオフリーク電流の大きさの方が大きくなることもあり得る。
【００１６】
そのような状態では、選択されたメモリセルのセル電流によるデータ伝達がオフリーク電流によって妨害され、非選択のメモリセルから誤ったデータが伝達され、その結果、半導体記憶装置が誤動作することとなる。
【００１７】
本発明は上記問題点に鑑みてなされたもので、その目的は、データ線に接続された非選択データ伝達デバイス等のインタフェース入出力ブロックのリーク電流に起因する誤動作を未然に防止することが可能な構成のデータ伝送回路を提供することである。
【００１８】
【課題を解決するための手段】
本発明に係るデータ伝送回路によれば、データを伝送するデータ線と、上記データ線に接続され、かつ、データ入出力を制御する信号が与えられ、上記データ線を介したデータ入出力が行われるインタフェース入出力ブロックと、上記データ線に接続され、上記データ入出力前に上記データ線におけるリーク電流の大きさを上記データ線の電位検出を通じて検出して記憶し、上記データ入出力の際に上記リーク電流を相殺する補償電流を発生して上記データ線に流す漏れ電流検出／補償電流発生回路とを備えたことを特徴とし、この構成により、データ線に接続されたインタフェース入出力ブロックのリーク電流に起因する誤動作を未然に防止することが可能となる。
【００１９】
本発明に係るデータ伝送回路のより具体的な構成の一例によれば、データを伝送するデータ線と、上記データ線に接続され、上記データ線を介したデータ入出力が行われるインタフェース入出力ブロックと、上記データ線に接続され、上記データ入出力前に上記データ線におけるリーク電流の大きさに応じて発生する上記データ線の電位を検出する漏れ電流検出回路と、検出された上記データ線の電位に応じた電荷を蓄積し、上記データ線の電位と同等の電位を発生するキャパシタと、上記キャパシタが発生する電位に基づき、上記データ入出力の際に上記リーク電流を相殺する補償電流を発生して上記データ線に流す補償電流発生回路とを備えたことを特徴とする。
【００２０】
本発明に係るデータ伝送回路の構成は、特に、インタフェース入出力ブロックとしてメモリセルを備えた半導体記憶装置に適用すると、データ線に接続されたメモリセルのオフリーク電流に起因する誤動作を未然に防止することが可能となる。
【００２１】
【発明の実施の形態】
本発明に係るデータ伝送回路は、データ線に接続された非選択データ伝達デバイスによるデータ線におけるリーク電流の大きさを予め検出する漏れ電流（リーク電流）検出回路と、検出したリーク電流の大きさに応じた補償電流を、データ線を介したデータ伝送動作の際に流すことによりリーク電流を相殺する補償電流発生回路とを備えたものである。上記構成により、データ線に接続された非選択データ伝達デバイスのリーク電流に起因する誤動作を未然に防止することが可能となる。
【００２２】
例えば、半導体記憶装置において、非選択のメモリセルのオフリーク電流がデータ線に流れている場合、予めそのオフリーク電流の大きさを検出し記憶しておく。そして、選択されたメモリセルからデータを読み出し、又は、選択されたメモリセルにデータを書き込む際に、検出し記憶したオフリーク電流を相殺する補償電流を発生させ、データ線に流すものである。これにより、データ線に接続された非選択のメモリセルのオフリーク電流に起因する半導体記憶装置の誤動作を未然に防止することができる。
【００２３】
以下、本発明に係るデータ伝送回路の実施の形態について、図面を参照しながら説明する。
【００２４】
図１は、本発明の第１の実施の形態に係るデータ伝送回路の構成を示すブロック図である。
【００２５】
本発明の第１の実施の形態に係るデータ伝送回路は、本発明に係るデータ伝送回路を半導体記憶装置に適用した場合における最も基本的な構成である。本発明に係るデータ伝送回路の最も特徴的な構成部分である漏れ電流検出回路及び補償電流発生回路は、漏れ電流検出／補償電流発生回路ＬＣＭＣＣとしてブロックで示されている。また、説明及び図面の簡略化のため、第０列の構成部分のみが示されている。
【００２６】
本発明の第１の実施の形態に係るデータ伝送回路は、第０行から第ｎ行までにそれぞれ配設されたワード線ＷＬ０，ＷＬ１，．．．，ＷＬｎと、第０行から第ｎ行までにそれぞれ配設され、各行のワード線にそれぞれ接続されたメモリセルであるＲＡＭセルＣＬ０，ＣＬ１，．．．，ＣＬｎと、第０列に配設され、第０列の総てのＲＡＭセルに接続されたデータ線ＤＬ０と、データ線ＤＬ０に接続され、データ線ＤＬ０におけるリーク電流の大きさを予め検出して記憶し、データ線ＤＬ０を介した後続のデータ入出力の際に、検出して記憶したリーク電流を相殺する補償電流を発生してデータ線ＤＬ０に流す漏れ電流検出／補償電流発生回路ＬＣＭＣＣとを備えている。
【００２７】
漏れ電流検出／補償電流発生回路ＬＣＭＣＣは、各ＲＡＭセルへのデータ記憶後、データ線ＤＬ０を介した後続のデータ入出力前に、データ線ＤＬ０におけるリーク電流の大きさを検出し記憶する。データ線ＤＬ０におけるリーク電流の大きさは、データ線ＤＬ０に接続された各ＲＡＭセルに記憶されているデータに依存する。
【００２８】
例えば、図１（ａ）の例においては、第０行のＲＡＭセルＣＬ０及び第ｎ行のＲＡＭセルＣＬｎにのみデータ“１”が記憶されており、他のＲＡＭセルにはデータ“０”が記憶されているものとし、図１（ｂ）の例においては、第０行のＲＡＭセルＣＬ０及び第ｎ行のＲＡＭセルＣＬｎの他、複数のＲＡＭセルにもデータ“０”が記憶されており、残余のＲＡＭセルにはデータ“０”が記憶されているものとする。この例では、図１（ａ）及び（ｂ）を比較すると分かるように、データ“０”が記憶されているＲＡＭセルの個数が多い方が、リーク電流の総量は大きくなる。
【００２９】
上述のようなリーク電流のデータ依存性により、リーク電流の検出及び記憶は、各ＲＡＭセルへのデータ記憶後、データ線ＤＬ０を介した後続のデータ入出力前に行う必要がある。
【００３０】
また、データ線ＤＬ０におけるリーク電流の大きさは、各ＲＡＭセルへのデータ記憶後は、データ線の電位に依存する。従って、データ線ＤＬ０におけるリーク電流の大きさは、データ線の電位の関数として検出し、データ線ＤＬ０を介した後続のデータ入出力の際には、データ線の電位の関数に基づく補正を行った上で、検出し記憶したオフリーク電流を相殺する補償電流を発生させ、データ線に流すようにするとよい。
【００３１】
図２は、本発明の第２の実施の形態に係るデータ伝送回路の構成を示すブロック図である。本発明の第２の実施の形態に係るデータ伝送回路は、本発明の第１の実施の形態に係るデータ伝送回路の構成をより具体的に示したものである。具体的には、図１における漏れ電流検出／補償電流発生回路ＬＣＭＣＣを漏れ電流検出回路ＬＣＭＣと補償電流発生回路ＬＣＣＣとに分離し、両者をトランスファゲートであるＮチャネルＭＯＳトランジスタＮにより接続した構成としている。また、検出したリーク電流による電荷の蓄積によりリーク電流の大きさをデータ線の電位の関数として記憶し、かつ、その電荷の蓄積により発生する電位により、補償電流発生回路ＬＣＣＣにリーク電流を相殺する補償電流を発生させるキャパシタＣが、ＮチャネルＭＯＳトランジスタＮと補償電流発生回路ＬＣＣＣとの接続ノードと接地ノードＧＮＤとの間に設けられている。尚、図１と同様に図２においても、説明及び図面の簡略化のため、第０列の構成部分のみが示されている。
【００３２】
漏れ電流検出回路ＬＣＭＣ及び補償電流発生回路ＬＣＣＣ、ＮチャネルＭＯＳトランジスタＮの制御には、データ線ＤＬ０のプリチャージを制御するプリチャージ信号ｐｒｅが用いられている。この例では、プリチャージ信号ｐｒｅにより制御されるプリチャージ回路は、ロー（Low）・アクティブである。即ち、プリチャージ回路は、入力される制御信号がＬ（Low）レベルのときにプリチャージ動作を行うものである。図２にはプリチャージ回路は明示されていないが、他の実施の形態において後述するように、漏れ電流検出回路ＬＣＭＣにプリチャージ回路としての機能を兼備させることも可能である。
【００３３】
プリチャージ信号がＨ（High）レベルになったときにプリチャージ動作が行われるように、プリチャージ回路には反転プリチャージ信号／ｐｒｅ（信号名の前に付された記号“／”は論理反転を意味するものとする。）が入力され、従って、漏れ電流検出回路ＬＣＭＣにも反転プリチャージ信号／ｐｒｅが入力される。一方、補償電流発生回路ＬＣＣＣ及びＮチャネルＭＯＳトランジスタＮにはプリチャージ信号ｐｒｅが入力される。
【００３４】
以上を整理すると、本発明の第２の実施の形態に係るデータ伝送回路は、第０行から第ｎ行までにそれぞれ配設されたワード線ＷＬ０，ＷＬ１，．．．，ＷＬｎと、第０行から第ｎ行までにそれぞれ配設され、各行のワード線にそれぞれ接続されたメモリセルであるＲＡＭセルＣＬ０，ＣＬ１，．．．，ＣＬｎと、第０列に配設され、第０列の総てのＲＡＭセルに接続されたデータ線ＤＬ０と、データ線ＤＬ０に接続され、データ線ＤＬ０におけるリーク電流の大きさを、反転プリチャージ信号の入力によりデータ線プリチャージ動作中に検出する漏れ電流検出回路ＬＣＭＣと、一端が漏れ電流検出回路ＬＣＭＣに接続され、検出されたリーク電流を、プリチャージ信号の入力によりデータ線プリチャージ動作中に伝達するトランスファゲートであるＮチャネルＭＯＳトランジスタＮと、ＮチャネルＭＯＳトランジスタＮの他端と補償電流発生回路ＬＣＣＣとの接続ノードと接地ノードＧＮＤとの間に配設され、検出したリーク電流による電荷の蓄積によりリーク電流の大きさを記憶し、かつ、その電荷の蓄積により、検出したリーク電流の大きさに応じた電位を高電位側電極に発生するキャパシタＣと、データ線ＤＬ０に接続され、プリチャージ信号の入力により、データ線ＤＬ０を介したデータ伝送動作中に、キャパシタＣの高電位側電極の電位に応じた補償電流を発生し、データ線ＤＬ０に流す補償電流発生回路ＬＣＣＣとを備えている。
【００３５】
次に、本発明の第２の実施の形態に係るデータ伝送回路の動作について説明する。プリチャージ信号ｐｒｅがＨレベルになると、即ち、反転プリチャージ信号／ｐｒｅがＬレベルになると、プリチャージ動作が開始されると同時に漏れ電流検出回路ＬＣＭＣのリーク電流検出動作も開始される。そして、プリチャージ動作が完了する時点で、リーク電流検出動作も完了する。
【００３６】
リーク電流検出動作中はプリチャージ信号ｐｒｅはＨレベルであるので、ＮチャネルＭＯＳトランジスタＮはオンになっている。従って、検出されたリーク電流によりキャパシタＣに電荷が蓄積され充電される。プリチャージ信号ｐｒｅはプリチャージ動作が完了した時点でＨレベルからＬレベルに切り替わるようになっているので、その時点でＮチャネルＭＯＳトランジスタＮはオフとなって、検出されたリーク電流によるキャパシタＣの充電が終了し、キャパシタＣに蓄積された電荷量が確定することにより、検出されたリーク電流が記憶される。データ線ＤＬ０から検出されたリーク電流によりキャパシタＣを充電してリーク電流の大きさを記憶しているので、データ線ＤＬ０の電位に応じたリーク電流の大きさの補正も必然的に行われることとなる。
【００３７】
プリチャージ信号ｐｒｅがＨレベルからＬレベルに切り替って、プリチャージ動作が完了し、検出されたリーク電流がキャパシタＣに記憶されると同時に、ＲＡＭセルからのデータ読出又はＲＡＭセルへのデータ書込、即ち、データ線ＤＬ０を介したデータ伝送動作が開始され、また同時に、補償電流発生回路ＬＣＣＣによる補償電流発生動作も開始される。そして、その補償電流の大きさは、キャパシタＣの高電位側電極電位により決定される。検出されたリーク電流及びデータ線ＤＬ０の電位に応じて発生された補償電流は、リーク電流と同一極性かつ逆方向の大きさの等しい電流であるので、リーク電流と相殺され、非選択のＲＡＭセルのオフリーク電流に起因するデータ伝送動作中の誤動作を未然に防止することができる。
【００３８】
図３は、本発明の第３の実施の形態に係るデータ伝送回路の構成を示すブロック図である。本発明の第３の実施の形態に係るデータ伝送回路は、本発明の第２の実施の形態に係るデータ伝送回路の構成をさらに具体的に示したものである。尚、図１、図２と同様に図３においても、説明及び図面の簡略化のため、第０列の構成部分のみが示されている。
【００３９】
本発明の第３の実施の形態に係るデータ伝送回路は、第０行から第ｎ行までにそれぞれ配設されたワード線ＷＬ０，ＷＬ１，．．．，ＷＬｎと、第０行から第ｎ行までにそれぞれ配設され、各行のワード線にそれぞれ接続されたメモリセルであるＲＡＭセルＣＬ０，ＣＬ１，．．．，ＣＬｎと、第０列に配設され、第０列の総てのＲＡＭセルに接続されたデータ線ＤＬ０と、ソースが電源電位ノードに接続され、ゲートに反転プリチャージ信号が入力される第１のＰチャネルＭＯＳトランジスタＰ１と、第１のＰチャネルＭＯＳトランジスタＰ１のドレインとデータ線ＤＬ０との間に接続された第２のＰチャネルＭＯＳトランジスタＰ２と、
ソースが電源電位ノードに接続され、ゲートにプリチャージ信号が入力される第３のＰチャネルＭＯＳトランジスタＰ３と、第３のＰチャネルＭＯＳトランジスタＰ３のドレインとデータ線ＤＬ０との間に接続された第４のＰチャネルＭＯＳトランジスタＰ４と、第２のＰチャネルＭＯＳトランジスタＰ２のゲート及びドレインと第４のＰチャネルＭＯＳトランジスタＰ４のゲートとの間に接続され、ゲートにプリチャージ信号が入力される第１のＮチャネルＭＯＳトランジスタＮ１と、ゲートが第４のＰチャネルＭＯＳトランジスタＰ４のゲートに接続され、ソース及びドレインが接地電位ノードに接続された第２のＮチャネルＭＯＳトランジスタＮ２からなるキャパシタトランジスタとを備えている。
【００４０】
第１，第２のＰチャネルＭＯＳトランジスタＰ１，Ｐ２及び第１，第２のＮチャネルＭＯＳトランジスタＮ１，Ｎ２が漏れ電流検出回路ＬＣＭＣに相当し、第３，第４のＰチャネルＭＯＳトランジスタＰ３，Ｐ４が補償電流発生回路ＬＣＣＣに相当するものであるといえる。あるいは、第１，第２のＰチャネルＭＯＳトランジスタＰ１，Ｐ２が漏れ電流検出回路ＬＣＭＣに相当し、第３，第４のＰチャネルＭＯＳトランジスタＰ３，Ｐ４が補償電流発生回路ＬＣＣＣに相当し、第１のＮチャネルＭＯＳトランジスタＮ１が漏れ電流検出回路ＬＣＭＣと補償電流発生回路ＬＣＣＣとを接続するトランスファゲートに相当し、第２のＮチャネルＭＯＳトランジスタＮ２が、検出されたリーク電流による電荷を蓄積するキャパシタに相当するものであるといってもよい。
【００４１】
次に、本発明の第３の実施の形態に係るデータ伝送回路の動作について説明する。データ線ＤＬ０のプリチャージ期間には、プリチャージ信号ｐｒｅはＨレベルとなり、反転プリチャージ信号／ｐｒｅはＬレベルとなる。従って、第１のＰチャネルＭＯＳトランジスタＰ１はオン、第３のＰチャネルＭＯＳトランジスタＰ３はオフ、第１のＮチャネルＭＯＳトランジスタＮ１はオンになる。また、プリチャージ動作開始時にはデータ線ＤＬ０の電位はＬレベルになっているので、第２のＰチャネルＭＯＳトランジスタＰ２はオンになっている。第１，第２のＰチャネルＭＯＳトランジスタＰ１，Ｐ２がオンになっているので、データ線ＤＬ０はプリチャージされ、徐々に電位が上昇する。電源電位をＶDD、ＰチャネルＭＯＳトランジスタの閾値電圧Ｖthpとすると、データ線ＤＬ０の電位は最高でもＶDD−２Ｖthpまでしか上昇しないが、データ線ＤＬ０にＲＡＭセルのオフリーク電流が流れている場合、データ線ＤＬ０の電位はＶDD−２Ｖthpより低くなる。
【００４２】
このデータ線ＤＬ０の電位は第１のＮチャネルＭＯＳトランジスタＮ１を介して第２のＮチャネルＭＯＳトランジスタＮ２のゲートに伝達され、第２のＮチャネルＭＯＳトランジスタＮ２からなるキャパシタトランジスタにはデータ線ＤＬ０の電位に応じた電荷が蓄積される。
【００４３】
データ線ＤＬ０のプリチャージが進み、データ線ＤＬ０の電位が十分に上昇すると、データ線ＤＬ０の電位は第２のＰチャネルＭＯＳトランジスタＰ２のゲートに入力されているので、第２のＰチャネルＭＯＳトランジスタＰ２はオフになり、プリチャージ動作は終了する。
【００４４】
その後、第０列のいずれかのＲＡＭセルからのデータの読出又はＲＡＭセルへのデータの書込、即ち、データ線ＤＬ０を介したデータの入出力動作期間が開始されると、プリチャージ信号ｐｒｅはＬレベルとなり、反転プリチャージ信号／ｐｒｅはＨレベルとなる。従って、第１のＰチャネルＭＯＳトランジスタＰ１はオフ、第３のＰチャネルＭＯＳトランジスタＰ３はオン、第１のＮチャネルＭＯＳトランジスタＮ１はオフになる。
【００４５】
そして、このとき、第４のＰチャネルＭＯＳトランジスタＰ４のゲートには、第２のＮチャネルＭＯＳトランジスタＮ２のゲート電位が入力されている。即ち、データ線ＤＬ０のリーク電流により、第２のＮチャネルＭＯＳトランジスタＮ２からなるキャパシタトランジスタに蓄積された電荷に基づき発生させられた電位が第４のＰチャネルＭＯＳトランジスタＰ４のゲートに入力されているので、第４のＰチャネルＭＯＳトランジスタＰ４は、データ線ＤＬ０のリーク電流に相当する大きさの補償電流を通過させるようにオンになり、その補償電流はデータ線ＤＬ０へ流れることとなる。その結果、データ線ＤＬ０におけるオフリーク電流は補償電流と相殺され、オフリーク電流に起因する半導体記憶装置の誤動作を未然に防止することができる。
【００４６】
厳密には、第４のＰチャネルＭＯＳトランジスタＰ４のドレイン電位であるデータ線ＤＬ０の電位が十分に低く、第４のＰチャネルＭＯＳトランジスタＰ４の動作が飽和領域で行われることが望ましい。本実施の形態においては、第２のＰチャネルＭＯＳトランジスタＰ２において電圧降下が発生しているため、データ線ＤＬ０の電位は十分に低下している。
【００４７】
図４は、本発明の第４の実施の形態に係るデータ伝送回路の構成を示すブロック図である。尚、図１乃至図３と同様に図４においても、説明及び図面の簡略化のため、第０列の構成部分のみが示されている。
【００４８】
本発明の第４の実施の形態に係るデータ伝送回路は、半導体記憶装置に備えられた各ＲＡＭセルが、例えばＳＲＡＭ等、差動方式のダブルエンドの構成を有するものである場合における構成例である。
【００４９】
従って、本発明の第４の実施の形態に係るデータ伝送回路を本発明の第３の実施の形態に係るデータ伝送回路と比較すると、第０列のデータ線ＤＬ０が第０列の各ＲＡＭセルの一端に接続されている点は同様であるが、さらに、第０列の各ＲＡＭセルの他端に接続された第０列の反転データ線ＤＬ０ｂが備えられ、かつ、第０列の反転データ線ＤＬ０ｂに対しても、漏れ電流検出回路ＬＣＭＣ及び補償電流発生回路ＬＣＣＣを構成するＭＯＳトランジスタ回路が付加されている点が異なっている。具体的には、データ線ＤＬ０側に備えられた第１，第２，第３，第４のＰチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４及び第１，第２のＮチャネルＭＯＳトランジスタＮ１，Ｎ２に相当する第５，第６，第７，第８のＰチャネルＭＯＳトランジスタＰ５，Ｐ６，Ｐ７，Ｐ８及び第３，第４のＮチャネルＭＯＳトランジスタＮ３，Ｎ４が反転データ線ＤＬ０ｂ側にも備えられている。反転データ線ＤＬ０ｂ側の各ＭＯＳトランジスタの接続関係並びにプリチャージ信号ｐｒｅ及び反転プリチャージ信号／ｐｒｅの入力箇所は、データ線ＤＬ０側と全く同様である。また、反転データ線ＤＬ０ｂ側の漏れ電流検出回路ＬＣＭＣ及び補償電流発生回路ＬＣＣＣの動作も、データ線ＤＬ０側と全く同様である。
【００５０】
図５は、本発明の第５の実施の形態に係るデータ伝送回路の構成を示すブロック図である。尚、図１乃至図４と同様に図５においても、説明及び図面の簡略化のため、第０列の構成部分のみが示されている。
【００５１】
本発明の第５の実施の形態に係るデータ伝送回路は、本発明の第４の実施の形態に係るデータ伝送回路と同様に、半導体記憶装置に備えられた各ＲＡＭセルが、例えばＳＲＡＭ等、差動方式のダブルエンドの構成を有するものである場合における他の構成例である。
【００５２】
本発明の第５の実施の形態に係るデータ伝送回路を、本発明の第４の実施の形態に係るデータ伝送回路と比較すると、以下の構成要素がさらに付加されている点で異なっている。即ち、本発明の第５の実施の形態に係るデータ伝送回路には、データ線ＤＬ０と反転データ線ＤＬ０ｂとの間に接続され、ゲートにイコライズ信号ｅｑが入力されることにより、データ線ＤＬ０の電位と反転データ線ＤＬ０ｂの電位とのイコライズを行う第９のＰチャネルＭＯＳトランジスタＰ９と、第１のＮチャネルＭＯＳトランジスタＮ１と対をなしてトランスファゲートを構成し、ゲートに反転プリチャージ信号／ｐｒｅが入力される第１０のＰチャネルＭＯＳトランジスタＰ１０と、第３のＮチャネルＭＯＳトランジスタＮ３と対をなしてトランスファゲートを構成し、ゲートに反転プリチャージ信号／ｐｒｅが入力される第１１のＰチャネルＭＯＳトランジスタＰ１１とがさらに備えられている。
【００５３】
データ線ＤＬ０側及び反転データ線ＤＬ０ｂ側の漏れ電流検出回路ＬＣＭＣ及び補償電流発生回路ＬＣＣＣの動作は、本発明の第４の実施の形態に係るデータ伝送回路と全く同様であるが、第１０，第１１のＰチャネルＭＯＳトランジスタＰ１０，Ｐ１１が付加されたことにより、データ線ＤＬ０及び反転データ線ＤＬ０ｂの電位が比較的高い場合であっても、電位の損失なく容易にその電位をキャパシタトランジスタＮ２，Ｎ４に伝達することが可能となる。
【００５４】
また、第９のＰチャネルＭＯＳトランジスタＰ９が付加されているので、本発明の第５の実施の形態に係るデータ伝送回路においては、データ線ＤＬ０の電位と反転データ線ＤＬ０ｂの電位とのイコライズが行われることとなる。従って、データ線ＤＬ０側及び反転データ線ＤＬ０ｂ側の漏れ電流検出回路ＬＣＭＣによるデータ線ＤＬ０及び反転データ線ＤＬ０ｂのリーク電流の検出は、プリチャージ動作中に限らず、イコライズ動作中に行うようにしてもよい。
【００５５】
但し、図５に示した本発明の第５の実施の形態に係るデータ伝送回路においては、データ線ＤＬ０側及び反転データ線ＤＬ０ｂ側の漏れ電流検出回路ＬＣＭＣはプリチャージ信号ｐｒｅ及び反転プリチャージ信号／ｐｒｅにより制御されるように構成されているので、データ線ＤＬ０及び反転データ線ＤＬ０ｂのリーク電流の検出はプリチャージ動作中に行われることとなる。
【００５６】
図６は、本発明の第６の実施の形態に係るデータ伝送回路の構成を示すブロック図である。
【００５７】
本発明の第６の実施の形態に係るデータ伝送回路は、本発明の第４の実施の形態に係るデータ伝送回路又は本発明の第５の実施の形態に係るデータ伝送回路の構成を、２５６行６４列のＲＡＭセルアレイを備えた半導体記憶装置に適用した構成例を示したものである。各列の具体的構成は、本発明の第４の実施の形態に係るデータ伝送回路又は本発明の第５の実施の形態に係るデータ伝送回路について上述した通りである。
【００５８】
図６においては、各データ線及び反転データ線には、漏れ電流検出／補償電流発生回路ＬＣＭＣＣの他、書込読出回路ＷＲＣも接続されている様子が示されているが、これは図１乃至図５においても同様である。
【００５９】
図７は、本発明の第７の実施の形態に係るデータ伝送回路の構成を示すブロック図である。
【００６０】
本発明の第７の実施の形態に係るデータ伝送回路は、階層化された複数バンクのＲＡＭセルアレイを備えた半導体記憶装置に、本発明の第１乃至第３の実施の形態に係るデータ伝送回路の構成を適用したものである。ここでは、ＲＡＭセルアレイは、第１のバンクＢ１から第１６のバンクＢ１６までの１６バンクが備えられている。
【００６１】
各バンクは、ＲＡＭセルアレイの各列ごとに配設されたグローバルビット線ＧＢＬ０，ＧＢＬ１，．．．，ＧＢＬｍにより縦断して接続されている。そして、各グローバルビット線ＧＢＬ０，ＧＢＬ１，．．．，ＧＢＬｍは、例えば第１のバンクＢ１に対しては、バンク選択用スイッチングデバイスであるＮチャネルＭＯＳトランジスタＮ０，Ｎ１，．．．，Ｎｍを介して、第１のバンクＢ１のローカルビット線ＢＬ０，ＢＬ１，．．．，ＢＬｍにそれぞれ接続されている。バンクの選択は、各バンクのバンク選択用スイッチングデバイスに入力されるバンク選択信号ＢＳＳによって行われる。また、各グローバルビット線のプリチャージ、各バンクの各ローカルビット線を介したデータ入出力は、各グローバルビット線に接続されたプリチャージ／書込読出回路ＰＷＲＣにより行われる。
【００６２】
以上のようにビット線（データ線）が階層化されているメモリブロックにおいては、例えばデータ読出を行う場合、第１のバンクＢ１から第１６のバンクＢ１６までに対してランダムにアクセスし、連続的にデータを読み出す動作が、用途によっては効率的であるメモリブロックもあり得る。
【００６３】
そのようなメモリブロックは、各バンクのデータの連続読出の際には、上層のデータ線であるグローバルビット線のみを短時間でプリチャージし、各バンクのデータを順次読み出すようにすると、読出動作を高速化することができる。この場合において、各バンクのＲＡＭセルにデータを書き込んだ直後に、ＲＡＭセルと直接接続されている下層のデータ線であるローカルビット線のプリチャージ／イコライズを行い、その後、上述のようなバンクごとの連続読出が行われるまでローカルビット線のプリチャージ／イコライズを行わない構成を採用したとすると、ある特定のバンクのローカルビット線にリーク電流がある場合には、ローカルビット線のプリチャージ／イコライズが行われてからそのバンクのデータ読出が行われるまでの比較的長い待ち時間の間に、プリチャージしたローカルビット線の電位が相当低下してしまうことがあり得る。即ち、１６バンク構成の場合、全バンクのデータ読出時間のうち１つのバンクのデータ読出時間は１／１６であるため、他のバンクのデータ読出時間は総て待ち時間となり、その間に、プリチャージしたローカルビット線の電位が相当低下してしまうことがあり得る。
【００６４】
そこで、本発明の第７の実施の形態に係るデータ伝送回路においては、各バンクの各ローカルビット線に、プリチャージ／漏れ電流検出／補償電流発生回路ＰＬＣＭＣＣをそれぞれ付加している。従って、ローカルビット線のプリチャージ／イコライズを行った後、バンクごとの連続読出が行われるまで、ローカルビット線のプリチャージ／イコライズが行われないとしても、リーク電流を検出し、データ読出の際に、そのリーク電流を相殺する補償電流を発生させローカルビット線に流すので、ローカルビット線のリーク電流に起因する半導体記憶装置の誤動作を未然に防止することができる。
【００６５】
尚、本発明の第７の実施の形態に係るデータ伝送回路においては、各バンクのＲＡＭセルアレイに本発明の第１乃至第３の実施の形態に係るデータ伝送回路の構成を適用した例を示したが、各バンクのＲＡＭセルアレイに本発明の第４乃至第６の実施の形態に係るデータ伝送回路の構成を適用してもよい。
【００６６】
図８は、本発明の第８の実施の形態に係るデータ伝送回路の構成を示すブロック図である。
【００６７】
本発明の第８の実施の形態に係るデータ伝送回路は、上記各実施の形態を総括的に包含する基本概念的構成例であり、図２に示した本発明の第２の実施の形態に係るデータ伝送回路の構成を、より一般化したものである。即ち、半導体記憶装置のデータ線（ビット線）のみならず、一又は複数のインタフェース入出力ブロックＩ／Ｆ・Ｉ／Ｏが接続されたデータバスＢＵＳに対しても、本発明に係るデータ伝送回路の構成が適用可能であることを示したものである。
【００６８】
漏れ電流検出回路ＬＣＭＣ、トランスファゲートであるＮチャネルＭＯＳトランジスタＮ、キャパシタＣ、補償電流発生回路ＬＣＣＣの構成及び接続関係並びに動作については、本発明の第２の実施の形態に係るデータ伝送回路と同様である。
【００６９】
データバスＢＵＳのデータ幅は任意であり、また、データバスＢＵＳに接続されているインタフェース入出力ブロックＩ／Ｆ・Ｉ／Ｏの個数も任意である。インタフェース入出力ブロックＩ／Ｆ・Ｉ／Ｏの回路構成は、ワイヤードＯＲ回路、トライステートバッファ、マルチプレクサ、その他任意の回路とすることができる。
【００７０】
【発明の効果】
本発明に係るデータ伝送回路によれば、データを伝送するデータ線と、上記データ線に接続され、かつ、データ入出力を制御する信号が与えられ、上記データ線を介したデータ入出力が行われるインタフェース入出力ブロックと、上記データ線に接続され、上記データ入出力前に上記データ線におけるリーク電流の大きさを上記データ線の電位検出を通じて検出して記憶し、上記データ入出力の際に上記リーク電流を相殺する補償電流を発生して上記データ線に流す漏れ電流検出／補償電流発生回路とを備えたので、データ線に接続されたインタフェース入出力ブロックのリーク電流に起因する誤動作を未然に防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図２】本発明の第２の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図３】本発明の第３の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図４】本発明の第４の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図５】本発明の第５の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図６】本発明の第６の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図７】本発明の第７の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図８】本発明の第８の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図９】従来の半導体記憶装置のブロック図。
【図１０】メモリセルの閾値電圧Ｖthと、セル電流及びオフリーク電流との関係を示したグラフ。
【符号の説明】
ＣＬ ＲＡＭセル（メモリセル）
ＷＬ ワード線
ＤＬ データ線
ＬＣＭＣＣ 漏れ電流検出／補償電流発生回路
ＬＣＭＣ 漏れ電流検出回路
ＬＣＣＣ 補償電流発生回路
ＰＬＣＭＣＣ プリチャージ／漏れ電流検出／補償電流発生回路
ＰＷＲＣ プリチャージ／書込読出回路
ＷＲＣ 書込読出回路
Ｐ ＰチャネルＭＯＳトランジスタ
Ｎ ＮチャネルＭＯＳトランジスタ
Ｃ キャパシタ
Ｂ バンク
ＢＵＳ データバス
Ｉ／Ｆ・Ｉ／Ｏ インタフェース入出力ブロック
Claims (10)
- データを伝送する１列又は複数列のデータ線と、
前記データ線に接続され、かつ、データ入出力を制御する信号が与えられ、前記データ線を介したデータ入出力が行われるインタフェース入出力ブロックと、
前記データ線に接続され、前記データ入出力前に前記データ線におけるリーク電流の大きさを前記データ線の電位検出を通じて検出して記憶し、前記データ入出力の際に前記リーク電流を相殺する補償電流を発生して前記データ線に流す漏れ電流検出／補償電流発生回路と、
を備えたことを特徴とするデータ伝送回路。 - データを伝送する１列又は複数列のデータ線と、
前記データ線にそれぞれ接続され、前記データ線を介したデータの書込及び読出が行われる複数のメモリセルと、
前記複数のメモリセルにそれぞれ接続され、前記データの書込及び読出の対象となるメモリセルを選択する複数のワード線と、
前記データ線に接続され、前記データの書込及び読出前に前記データ線におけるリーク電流の大きさを前記データ線の電位検出を通じて検出して記憶し、前記データの書込及び読出の際に前記リーク電流を相殺する補償電流を発生して前記データ線に流す漏れ電流検出／補償電流発生回路と、
を備えたことを特徴とするデータ伝送回路。 - データを伝送する１列又は複数列のデータ線と、
前記１列又は複数列のデータ線と対をなして配設され、前記データの反転データを伝送する１列又は複数列の反転データ線と、
前記データ線及び前記反転データ線にそれぞれ接続され、前記データ線及び前記反転データ線を介したデータの書込及び読出が行われる複数のメモリセルと、
前記複数のメモリセルにそれぞれ接続され、前記データの書込及び読出の対象となるメモリセルを選択する複数のワード線と、
前記データ線に接続され、前記データの書込及び読出前に前記データ線におけるリーク電流の大きさを前記データ線の電位検出を通じて検出して記憶し、前記データの書込及び読出の際に前記データ線における前記リーク電流を相殺する補償電流を発生して前記データ線に流すデータ線側漏れ電流検出／補償電流発生回路と、
前記反転データ線に接続され、前記データの書込及び読出前に前記反転データ線におけるリーク電流の大きさを前記反転データ線の電位検出を通じて検出して記憶し、前記データの書込及び読出の際に前記反転データ線における前記リーク電流を相殺する補償電流を発生して前記反転データ線に流す反転データ線側漏れ電流検出／補償電流発生回路と、
を備えたことを特徴とするデータ伝送回路。 - 前記漏れ電流検出／補償電流発生回路は、
前記データ線に接続され、前記データ入出力前に前記データ線におけるリーク電流の大きさを前記データ線の電位検出を通じて検出する漏れ電流検出回路と、
検出された前記リーク電流の大きさを記憶するリーク電流記憶素子と、
記憶された前記リーク電流の大きさに基づき、前記データ入出力の際に前記リーク電流を相殺する補償電流を発生して前記データ線に流す補償電流発生回路と、
から構成されるものであることを特徴とする請求項１乃至３のいずれかに記載のデータ伝送回路。 - 前記漏れ電流検出回路は、前記データ線に接続され、前記データ入出力前に前記データ線におけるリーク電流の大きさに応じて発生する前記データ線の電位を検出する回路であり、
前記リーク電流記憶素子は、検出された前記データ線の電位に応じた電荷を蓄積し、前記データ線の電位と同等の電位を発生するキャパシタであり、
前記補償電流発生回路は、前記キャパシタが発生する電位に基づき、前記データ入出力の際に前記リーク電流を相殺する補償電流を発生して前記データ線に流す回路であることを特徴とする請求項４に記載のデータ伝送回路。 - 前記漏れ電流検出回路は、前記データ線に接続され、前記データ入出力前に前記データ線におけるリーク電流の大きさに応じて発生する前記データ線の電位を検出する回路であり、
前記リーク電流記憶素子は、検出された前記データ線の電位を伝達するトランスファゲート、及び、伝達された前記データ線の電位に応じた電荷を蓄積し、前記データ線の電位と同等の電位を発生するキャパシタであり、
前記補償電流発生回路は、前記キャパシタが発生する電位に基づき、前記データ入出力の際に前記リーク電流を相殺する補償電流を発生して前記データ線に流す回路であることを特徴とする請求項４に記載のデータ伝送回路。 - 前記漏れ電流検出／補償電流発生回路は、
ソースが電源電位ノードに接続され、ゲートに第１の制御信号が入力される第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのドレインと前記データ線との間に接続された第２のＰチャネルＭＯＳトランジスタと、
ソースが電源電位ノードに接続され、ゲートに前記第１の制御信号の反転信号である第２の制御信号が入力される第３のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインと前記データ線との間に接続された第４のＰチャネルＭＯＳトランジスタと、
前記第２のＰチャネルＭＯＳトランジスタのゲート及びドレインと前記第４のＰチャネルＭＯＳトランジスタのゲートとの間に接続され、ゲートに前記第２の制御信号が入力される第１のＮチャネルＭＯＳトランジスタと、
ゲートが前記第４のＰチャネルＭＯＳトランジスタのゲートに接続され、ソース及びドレインが接地電位ノードに接続された第２のＮチャネルＭＯＳトランジスタと、
から構成されるものであることを特徴とする請求項１又は２に記載のデータ伝送回路。 - 前記データ線側漏れ電流検出／補償電流発生回路及び前記反転データ線側漏れ電流検出／補償電流発生回路は、
ソースが電源電位ノードに接続され、ゲートに第１の制御信号が入力される第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのドレインと前記データ線との間に接続された第２のＰチャネルＭＯＳトランジスタと、
ソースが電源電位ノードに接続され、ゲートに前記第１の制御信号の反転信号である第２の制御信号が入力される第３のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインと前記データ線との間に接続された第４のＰチャネルＭＯＳトランジスタと、
前記第２のＰチャネルＭＯＳトランジスタのゲート及びドレインと前記第４のＰチャネルＭＯＳトランジスタのゲートとの間に接続され、ゲートに前記第２の制御信号が入力される第１のＮチャネルＭＯＳトランジスタと、
ゲートが前記第４のＰチャネルＭＯＳトランジスタのゲートに接続され、ソース及びドレインが接地電位ノードに接続された第２のＮチャネルＭＯＳトランジスタと、
ソースが電源電位ノードに接続され、ゲートに第１の制御信号が入力される第５のＰチャネルＭＯＳトランジスタと、
前記第５のＰチャネルＭＯＳトランジスタのドレインと前記反転データ線との間に接続された第６のＰチャネルＭＯＳトランジスタと、
ソースが電源電位ノードに接続され、ゲートに前記第２の制御信号が入力される第７のＰチャネルＭＯＳトランジスタと、
前記第７のＰチャネルＭＯＳトランジスタのドレインと前記反転データ線との間に接続された第８のＰチャネルＭＯＳトランジスタと、
前記第６のＰチャネルＭＯＳトランジスタのゲート及びドレインと前記第８のＰチャネルＭＯＳトランジスタのゲートとの間に接続され、ゲートに前記第２の制御信号が入力される第３のＮチャネルＭＯＳトランジスタと、
ゲートが前記第８のＰチャネルＭＯＳトランジスタのゲートに接続され、ソース及びドレインが接地電位ノードに接続された第４のＮチャネルＭＯＳトランジスタと、
から構成されるものであることを特徴とする請求項３に記載のデータ伝送回路。 - 前記データ線側漏れ電流検出／補償電流発生回路及び前記反転データ線側漏れ電流検出／補償電流発生回路は、
ソースが電源電位ノードに接続され、ゲートに第１の制御信号が入力される第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのドレインと前記データ線との間に接続された第２のＰチャネルＭＯＳトランジスタと、
ソースが電源電位ノードに接続され、ゲートに前記第１の制御信号の反転信号である第２の制御信号が入力される第３のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインと前記データ線との間に接続された第４のＰチャネルＭＯＳトランジスタと、
前記第２のＰチャネルＭＯＳトランジスタのゲート及びドレインと前記第４のＰチャネルＭＯＳトランジスタのゲートとの間に接続され、ゲートに前記第２の制御信号が入力される第１のＮチャネルＭＯＳトランジスタと、
ゲートが前記第４のＰチャネルＭＯＳトランジスタのゲートに接続され、ソース及びドレインが接地電位ノードに接続された第２のＮチャネルＭＯＳトランジスタと、
ソースが電源電位ノードに接続され、ゲートに第１の制御信号が入力される第５のＰチャネルＭＯＳトランジスタと、
前記第５のＰチャネルＭＯＳトランジスタのドレインと前記反転データ線との間に接続された第６のＰチャネルＭＯＳトランジスタと、
ソースが電源電位ノードに接続され、ゲートに前記第２の制御信号が入力される第７のＰチャネルＭＯＳトランジスタと、
前記第７のＰチャネルＭＯＳトランジスタのドレインと前記反転データ線との間に接続された第８のＰチャネルＭＯＳトランジスタと、
前記第６のＰチャネルＭＯＳトランジスタのゲート及びドレインと前記第８のＰチャネルＭＯＳトランジスタのゲートとの間に接続され、ゲートに前記第２の制御信号が入力される第３のＮチャネルＭＯＳトランジスタと、
ゲートが前記第８のＰチャネルＭＯＳトランジスタのゲートに接続され、ソース及びドレインが接地電位ノードに接続された第４のＮチャネルＭＯＳトランジスタと、
前記データ線と前記反転データ線との間に接続され、ゲートに第３の制御信号が入力される第９のＰチャネルＭＯＳトランジスタと、
前記第１のＮチャネルＭＯＳトランジスタに並列接続され、ゲートに前記第１の制御信号が入力される第１０のＰチャネルＭＯＳトランジスタと、
前記第３のＮチャネルＭＯＳトランジスタに並列接続され、ゲートに前記第１の制御信号が入力される第１１のＰチャネルＭＯＳトランジスタと、
から構成されるものであることを特徴とする請求項３に記載のデータ伝送回路。 - 前記各構成要素を複数バンク備え、さらに、
前記各バンクの同一列のデータ線ごとに対応して配設された１列又は複数列のグローバルデータ線と、
前記各データ線と、前記各データ線に対応する前記グローバルデータ線との間にそれぞれ接続され、同一バンクごとにバンク選択信号がそれぞれ入力されるバンク選択用スイッチングデバイスと、
を備えたことを特徴とする請求項１乃至９のいずれかに記載のデータ伝送回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000002010A JP4024975B2 (ja) | 2000-01-07 | 2000-01-07 | データ伝送回路 |
| TW089127636A TW486632B (en) | 2000-01-07 | 2000-12-22 | Data transmission circuit |
| US09/754,131 US6343039B2 (en) | 2000-01-07 | 2001-01-05 | Data transfer circuit |
| KR10-2001-0000739A KR100384804B1 (ko) | 2000-01-07 | 2001-01-06 | 데이터 전송 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000002010A JP4024975B2 (ja) | 2000-01-07 | 2000-01-07 | データ伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001195885A JP2001195885A (ja) | 2001-07-19 |
| JP4024975B2 true JP4024975B2 (ja) | 2007-12-19 |
Family
ID=18531169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000002010A Expired - Fee Related JP4024975B2 (ja) | 2000-01-07 | 2000-01-07 | データ伝送回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6343039B2 (ja) |
| JP (1) | JP4024975B2 (ja) |
| KR (1) | KR100384804B1 (ja) |
| TW (1) | TW486632B (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10102431C2 (de) * | 2001-01-19 | 2003-03-27 | Infineon Technologies Ag | Auswahleinrichtung für eine Halbleiterspeichereinrichtung |
| US6608786B2 (en) * | 2001-03-30 | 2003-08-19 | Intel Corporation | Apparatus and method for a memory storage cell leakage cancellation scheme |
| US6636083B1 (en) * | 2001-04-24 | 2003-10-21 | Pacesetter, Inc. | Leakage current cancellation technique for low power switched-capacitor circuits |
| US6930864B2 (en) * | 2002-03-22 | 2005-08-16 | International Business Machines Corporation | Methods and apparatus for defining the track width of a magnetic head having a flat sensor profile |
| FR2842316A1 (fr) * | 2002-07-09 | 2004-01-16 | St Microelectronics Sa | Regulateur de tension lineaire |
| US6999372B2 (en) | 2003-03-18 | 2006-02-14 | Sun Microsystems, Inc. | Multi-ported memory cell |
| US6765433B1 (en) * | 2003-03-20 | 2004-07-20 | Atmel Corporation | Low power implementation for input signals of integrated circuits |
| US6885610B2 (en) | 2003-04-11 | 2005-04-26 | Sun Microsystems, Inc. | Programmable delay for self-timed-margin |
| JP2005057256A (ja) * | 2003-08-04 | 2005-03-03 | Samsung Electronics Co Ltd | 漏洩電流を利用した半導体検査装置および漏洩電流補償システム |
| KR100541816B1 (ko) * | 2003-09-19 | 2006-01-10 | 삼성전자주식회사 | 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법 |
| JP4744807B2 (ja) * | 2004-01-06 | 2011-08-10 | パナソニック株式会社 | 半導体集積回路装置 |
| JP4272592B2 (ja) * | 2004-05-31 | 2009-06-03 | パナソニック株式会社 | 半導体集積回路 |
| KR100610014B1 (ko) * | 2004-09-06 | 2006-08-09 | 삼성전자주식회사 | 리키지 전류 보상 가능한 반도체 메모리 장치 |
| KR100587694B1 (ko) | 2005-02-16 | 2006-06-08 | 삼성전자주식회사 | 리키지 전류 보상 가능한 반도체 메모리 장치 |
| EP1806751A1 (en) * | 2005-12-30 | 2007-07-11 | STMicroelectronics Pvt. Ltd. | Programmable delay introducing circuit in self timed memory |
| JP4364260B2 (ja) * | 2007-05-28 | 2009-11-11 | 株式会社東芝 | 半導体記憶装置 |
| JP5306401B2 (ja) * | 2011-03-24 | 2013-10-02 | 株式会社東芝 | 抵抗変化メモリ |
| US9019747B2 (en) | 2011-12-01 | 2015-04-28 | Panasonic Intellectual Property Management Co., Ltd. | Nonvolatile semiconductor memory device and write method for the same |
| TWI456739B (zh) * | 2011-12-13 | 2014-10-11 | Nat Univ Tsing Hua | 三維記憶體晶片之控制結構 |
| JP6035038B2 (ja) * | 2012-04-02 | 2016-11-30 | ローム株式会社 | 半導体記憶装置、車載機器、車両 |
| JP6182914B2 (ja) * | 2013-03-13 | 2017-08-23 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| WO2018073708A1 (en) | 2016-10-20 | 2018-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Storage device, driving method thereof, semiconductor device, electronic component, and electronic device |
| KR102480012B1 (ko) * | 2018-06-12 | 2022-12-21 | 삼성전자 주식회사 | 오프 셀들의 전류를 보상하는 메모리 장치 및 그것의 동작 방법 |
| US11081157B2 (en) | 2018-12-11 | 2021-08-03 | Micron Technology, Inc. | Leakage compensation for memory arrays |
| WO2022043727A1 (en) | 2020-08-31 | 2022-03-03 | Micron Technology, Inc. | Methods and systems for improving read and write of memory cells |
| US12148464B2 (en) * | 2021-07-26 | 2024-11-19 | Xilinx, Inc. | Current leakage management controller for reading from memory cells |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959916A (en) * | 1998-02-06 | 1999-09-28 | International Business Machines Corporation | Write driver and bit line precharge apparatus and method |
-
2000
- 2000-01-07 JP JP2000002010A patent/JP4024975B2/ja not_active Expired - Fee Related
- 2000-12-22 TW TW089127636A patent/TW486632B/zh not_active IP Right Cessation
-
2001
- 2001-01-05 US US09/754,131 patent/US6343039B2/en not_active Expired - Lifetime
- 2001-01-06 KR KR10-2001-0000739A patent/KR100384804B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010070449A (ko) | 2001-07-25 |
| TW486632B (en) | 2002-05-11 |
| US20010007537A1 (en) | 2001-07-12 |
| US6343039B2 (en) | 2002-01-29 |
| JP2001195885A (ja) | 2001-07-19 |
| KR100384804B1 (ko) | 2003-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4024975B2 (ja) | データ伝送回路 | |
| KR100373223B1 (ko) | 반도체장치 | |
| KR0177776B1 (ko) | 고집적 반도체 메모리 장치의 데이타 센싱회로 | |
| US7113421B2 (en) | Semiconductor integrated circuit device | |
| JP3781270B2 (ja) | 半導体集積回路装置 | |
| US6188608B1 (en) | Nonvolatile semiconductor memory device | |
| US7280384B2 (en) | Semiconductor memory device | |
| US8432762B2 (en) | Bitline sense amplifier, memory core including the same and method of sensing charge from a memory cell | |
| KR100456990B1 (ko) | 반도체기억장치 및 이를 사용한 정보기기 | |
| KR100571650B1 (ko) | 저전압용 반도체 메모리 장치 | |
| JP3568605B2 (ja) | 半導体集積回路装置 | |
| JP4874637B2 (ja) | 不揮発性記憶装置およびその読出し方法 | |
| JP2006221796A (ja) | 半導体装置 | |
| JP2008065974A (ja) | 半導体記憶装置 | |
| JP2004140344A (ja) | 半導体集積回路 | |
| JPH0935476A (ja) | 可変プレート電圧発生回路を具備する半導体メモリ装置 | |
| JPH0817034B2 (ja) | 半導体記憶装置 | |
| JP3256868B2 (ja) | スタティック形半導体メモリ | |
| TW202119416A (zh) | 記憶體寫入裝置及方法 | |
| JP2001093993A (ja) | 半導体装置 | |
| JPH11195300A (ja) | 不揮発性半導体記憶装置 | |
| JP2000348484A (ja) | 少なくとも一つのメモリーセルにカップリングされたシングルビットラインを有する強誘電体メモリ素子 | |
| JP4367715B2 (ja) | 半導体装置 | |
| JPH11167795A (ja) | 強誘電体メモリセル及び装置 | |
| JP2011090748A (ja) | センスアンプ回路および半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060627 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060908 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061107 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070413 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070611 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070928 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071004 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111012 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111012 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121012 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131012 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |