JP3995390B2 - デジタル放送受信装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デジタル放送受信装置に関するもので、特に、直交周波数分割多重（ＯＦＤＭ：Orthogonal Freaquency Division Multiplexing）変調された放送信号を受信するデジタル放送受信装置に関する。
【０００２】
【従来の技術】
従来より使用されているデジタル放送受信装置の内部構成を、図１５に示す。図１５に示すデジタル放送受信装置は、アンテナ１０１で受信した放送信号より、視聴者の所望するチャンネルの放送信号が、チューナ１０２によって獲得される。このチューナ１０２で獲得された放送信号がＡ／Ｄ変換回路１０３でデジタル信号に変換される。そして、この受信した放送信号より有効シンボル区間内のシンボルを得るように、Ａ／Ｄ変換回路１０３より与えられるデジタル信号より、同期回路１０４で有効シンボル区間に同期した同期パルスが生成される。又、このデジタル信号が、同期回路１０４を介して、同期回路１０４で生成された同期パルスとともに高速フーリエ変換（ＦＦＴ：Fast Fouier Transform）回路１０５に与えられ、同期パルスによって設定された時間ウィンドウ（ＦＦＴウィンドウ）に基づいて、ＦＦＴが施される。
【０００３】
そして、このようにＦＦＴが施された放送信号が、ＯＦＤＭフレームデコーダ１０６において、方式制御用信号であるＴＭＣＣ（Transmission and Multiplexing Configuration Control）信号と、ＤＱＰＳＫ（Diffrectial Quadrature Phase Shift Keying）信号やＱＡＭ（Quadrature Amplitude Modulation）信号などの情報用信号に、分離される。そして、情報用信号が、情報用信号復調回路１０７で復調されるとともに、ＴＭＣＣ復号化回路１０８でＴＭＣＣ信号が復号化される。情報用信号復調回路１０７で復調された情報用信号は、セグメント並び替え回路１０９において、１フレームを構成する複数のシンボルのそれぞれに設けられた複数のセグメントを、１シンボル毎に並び替えが行われる。
【０００４】
このように、１シンボル毎にセグメントが並び替えられた情報用信号がパイロット信号検出回路１１０で、各セグメントに存在するパイロット信号の位置が検出される。そして、ＴＭＣＣ情報解析回路１１１において、ＴＭＣＣ信号内の情報より、パイロット信号検出回路１１０を通して与えられる情報用信号の変調方式やビタビ複合率などが解析される。この情報用信号は、周波数デインターリーバ１１２で周波数軸方向にデインターリーブが施されるとともに、時間デインターリーバ１１３で時間軸方向にデインターリーブが施される。
【０００５】
そして、このように周波数軸方向及び時間軸方向にデインターリーブが施された情報用信号に、その変調方式に応じたデマッピングが、デマッピング回路１１４で施された後、ビットデインターリーバ１１５で数ビット毎にデインターリーブが施される。そして、デパンクチャード回路１１６でダミーシンボルが与えられるデパンクチャードが施される。このデパンクチャード回路１１６より送出される情報用信号に、ＴＳ（Transport Stream）再生回路１１８において、１フレーム毎に無効ＴＳパケット（ヌルパケット）がヌルパケット生成回路１１７より与えられて、所定のデジタル放送方式における多重パターンと一致するように、ＴＳ信号が再生される。
【０００６】
この再生されたＴＳ信号がビタビ復号化回路１１９でビタビ復号化が施された後、バイトデインターリーバ１２０で数バイト毎にデインターリーブが施される。そして、バイトデインターリーバ１２０より出力されるＴＳ信号は、エネルギー逆拡散回路１２１でエネルギー拡散の除去が施された後、ＲＳ（Reed-Solomon）復号化回路１２２でＲＳ復号化が施される。このようにして、複数の番組のＴＳパケットが多重化されたＴＳ信号が得られる。
【０００７】
このように構成されるデジタル放送受信装置において、セグメント並び替え回路１０９及び周波数デインターリーバ１１２の構成が、図１６のようになる。即ち、セグメント並び替え回路１０９が、メモリ制御部２０１とメモリ２０２，２０３とで構成されるとともに、周波数デインターリーバ１１２が、メモリ制御部２０６とメモリ２０７，２０８とで構成されたセグメント内デインターリーバ２０４及びメモリ制御部２０９とメモリ２１０，２１１とで構成されたセグメント間デインターリーバ２０５で構成される。
【０００８】
この図１６のような構成において、セグメント並び替え回路１０９では、メモリ制御部２０１に入力される１シンボル分のセグメントが元のセグメント位置に配置されるように並び替えられてメモリ２０２に書き込まれる。そして、このように元のシンボル位置に並び替えられたセグメントがメモリ２０２より順番に読み出されるとともに、次のシンボルのセグメントが元のセグメント位置に配置されるように並び替えられてメモリ２０３に書き込まれる。このような動作を繰り返すことによって、メモリ制御部２０１より元のセグメント位置にセグメントが並び替えられたシンボルがパイロット信号検出部１１０に与えられる。
【０００９】
又、周波数デインターリーバ１１２では、まず、セグメント内デインターリーバ２０４において、メモリ制御部２０６に入力される１セグメント分のキャリアが元のキャリア位置に配置されるように並び替えられてメモリ２０７に書き込まれる。そして、このように元のキャリア位置に並び替えられたキャリアがメモリ２０７より順番に読み出されるとともに、次のセグメントのキャリアが元のキャリア位置に配置されるように並び替えられてメモリ２０８に書き込まれる。このような動作を繰り返すことによって、メモリ制御部２０６より元のキャリア位置にキャリアが並び替えられたセグメントがセグメント間デインターリーバ２０５に与えられる。
【００１０】
そして、次に、セグメント間デインターリーバ２０５において、メモリ制御部２０９に入力される１シンボル分のキャリアが元のキャリア位置に配置されるように並び替えられてメモリ２１０に書き込まれる。そして、このように元のキャリア位置に並び替えられたキャリアがメモリ２１０より順番に読み出されるとともに、次のシンボルのキャリアが元のキャリア位置に配置されるように並び替えられてメモリ２１１に書き込まれる。このような動作を繰り返すことによって、メモリ制御部２０９より元のキャリア位置にキャリアが並び替えられたシンボルが時間デインターリーバ１１３に与えられる。
【００１１】
【発明が解決しようとする課題】
このように、従来のデジタル放送受信装置は、セグメント並び替え回路、セグメント内デインターリーバ、及びセグメント間デインターリーバにおいて、それぞれ、メモリ制御部及び２つのメモリが設けられる必要がある。よって、メモリ量が大きくなるとともに、その回路規模及び装置の増大化につながる。
【００１２】
このような問題を鑑みて、本発明は、装置の小型化を図るために、セグメント並び替え、セグメント内デインターリーブ、及びセグメント間デインターリーブの少なくとも２つの処理が同一の回路内で施されるデジタル放送受信装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本願発明のある態様は、１シンボルの有効データ領域内に複数のキャリアで構成されるセグメントが複数構成される直交周波数分割多重変調された放送信号を受信するデジタル放送受信装置において、受信した放送信号を復調する復調回路と、復調回路で復調されたキャリアの並び替えを行うキャリア並び替え回路と有する。該キャリア並び替え回路は、１シンボルの有効データ領域を構成するキャリアが格納される少なくとも２つのメモリと、復調回路で復調されたキャリアに対してデランダマイズ及びデローテーション及びセグメント並び替え処理を行った後のアドレスを前記メモリへの書き込みアドレスとして算出する書き込みアドレス算出部と、前記メモリに記憶されたキャリアに対してセグメント間デインタリーブ処理を行った後のアドレスを前記メモリからの読み出しアドレスとして算出する読み出しアドレス算出部と、一の前記メモリに対し、前記書き込みアドレス算出部から与えられたアドレス情報に従ってあるシンボルの有効データ領域を構成するキャリアの書き込みを順次行う一方、他の前記メモリから、前記読み出しアドレス算出部から与えられたアドレス情報に従って前記あるシンボルよりも前のシンボルの有効データ領域を構成するキャリアを順次読み出し、前記一のメモリへの前記あるシンボルの有効データを構成する全てのキャリアの書き込み、及び前記他のメモリからの前記前のシンボルの有効データを構成する全てのキャリアの読み出しが終了したのち、前記一のメモリから、前記読み出しアドレス算出部から与えられたアドレス情報に従って前記あるシンボルの有効データ領域を構成するキャリアを順次読み出す一方、他の前記メモリに対し、前記書き込みアドレス算出部から与えられたアドレス情報に従って前記あるシンボルの後のシンボルの有効データ領域を構成するキャリアの書き込みを行うメモリ制御部を備えることを特徴とする。そして、このような処理を繰り返すことにより、送信側で無作為に配列されたキャリアを、送信側で無作為に配列される前の状態の配列に並び替えることができる。
【００１４】
本願発明の他の態様は、１シンボルの有効データ領域内に複数のキャリアで構成されるセグメントが複数構成される直交周波数分割多重変調された放送信号を受信するデジタル放送受信装置において、受信した放送信号を復調する復調回路と、復調回路で復調されたキャリアの並び替えを行うキャリア並び替え回路と、を有し、該キャリア並び替え回路は、１シンボルの有効データ領域を構成するキャリアが格納される少なくとも２つのメモリと、復調回路で復調されたキャリアに対してデランダマイズ及びデローテーションを行った後のアドレスを前記メモリへの書き込みアドレスとして算出する書き込みアドレス算出部と、前記メモリに記憶されたキャリアに対してセグメント間デインタリーブ処理を行った後のアドレスを前記メモリからの読み出しアドレスとして算出する読み出しアドレス算出部と、一の前記メモリに対し、前記書き込みアドレス算出部から与えられたアドレス情報に従ってあるシンボルの有効データ領域を構成するキャリアの書き込みを順次行う一方、他の前記メモリから、前記読み出しアドレス算出部から与えられたアドレス情報に従って前記あるシンボルよりも前のシンボルの有効データ領域を構成するキャリアを順次読み出し、前記一のメモリへの前記あるシンボルの有効データを構成す全てのキャリアの書き込み、及び前記他のメモリからの前記前のシンボルの有効データを構成する全てのキャリアの読み出しが終了したのち、前記一のメモリから、前記読み出しアドレス算出部から与えられたアドレス情報に従って前記あるシンボルの有効データ領域を構成するキャリアを順次読み出す一方、他の前記メモリに対し、前記書き込みアドレス算出部から与えられたアドレス情報に従って前記あるシンボルの後のシンボルの有効データ領域を構成するキャリアの書き込みを行うメモリ制御部を備えることを特徴とする。そして、このような処理を繰り返すことにより、送信側で無作為に配列されたキャリアを、送信側で無作為に配列される前の状態の配列に並び替えることができる。
【００１５】
デランダマイズとは、例えば送信側で無作為に配列されたキャリアを、前記送信側で無作為に配列される前の状態の配列に並び替えることである。デロテーションとは、例えば送信側でセグメント毎に定まった数のキャリア分循環して配列されたキャリアを、送信側で循環して配列される前の状態の配列に並び替えることである。
【００１７】
このような処理を繰り返すことにより、送信側で無作為に配列されたキャリアを、送信側で無作為に配列される前の状態の配列に並び替えることができる。
【００１８】
前記書き込みアドレス算出部は、送信側でランダムに配置されたキャリアを順番に配置させるようにメモリ内に書き込むための書き込むアドレス情報が格納されている記憶部を備えていても良い。
【００３０】
【発明の実施の形態】
＜ＯＦＤＭ方式＞
まず、ＯＦＤＭ方式による信号について、図面を参照して簡単に説明する。図１に示すように、ＯＦＤＭ方式の信号は、１フレーム毎に、２０４個のシンボルが形成される。そして、各シンボルには、各種データで構成された有効シンボル区間と、正確な搬送波再生やシンボルタイミングの検出のためのガードインターバルやヌルキャリアで構成された無効シンボル区間を有するとともに、図２のように、有効シンボル区間に１３個のセグメントが設けられる。
【００３１】
更に、このセグメントには、図３のように、ｎ個のキャリアが設けられ、このキャリアのうちｍ個がデータキャリアとなり、ｎ−ｍ個がパイロットキャリアとなる。このセグメント内に設けられたパイロットキャリアより得られるパイロット信号は、周波数領域での波形等化処理を行うために、位相や振幅がどのようにひずんでいるかという情報を得るための参照信号である。又、データキャリア数及びパイロットキャリア数は、下の表のようになる。尚、下の表では、３つのモードの例について挙げており、それぞれ、１セグメント内に構成されるデータキャリア数、パイロットキャリア数、及びキャリアの総数を表す。
【００３２】
【表１】
【００３３】
又、ＯＦＤＭ方式における信号の変調方式には、ＤＱＰＳＫ方式、ＱＰＳＫ方式、１６ＱＡＭ方式、６４ＱＡＭ方式などが有り、それぞれにおいて、搬送波の振幅や位相を変更する処理であるマッピングの方法が異なる。これらの変調方式のうち、ＤＱＰＳＫ方式は差動変調方式、ＱＰＳＫ方式、１６ＱＡＭ方式、及び６４ＱＡＭ方式は同期変調方式と呼ばれ、差動変調方式と同期変調方式では、パイロット信号の種類や配置位置が異なる。
【００３４】
又、このＯＦＤＭ方式による信号は、各シンボル毎にセグメントの順番が入れ換えられたり、セグメント内のキャリアが周波数軸方向に又は時間軸方向に交錯（インターリーブ）して、誤り系列をランダムにして、伝送路のバースト的な誤りを分散させる。又、更に、データ符号の状態で、バイト単位で設定を行うバイトインターリーブやビット単位で設定を行うビットインターリーブを施すことによって、より誤りに強い信号とすることができる。
【００３５】
このようにＯＦＤＭ方式による信号は、各シンボルに複数のセグメントが構成されるため、１シンボル内の各セグメントに独立した変調方式を割り当て、同一の変調方式で変調されたセグメントを１つの階層としてグループ化（階層化）することができる。このように階層化を行うことによって、例えば、絶対に必要なデータを有するセグメントは、伝送路に対して耐性のあるＱＰＳＫ変調方式が施される階層に割り当て、それ以外のセグメントは、１６ＱＡＭ変調方式や６４ＱＡＭ変調方式が施される階層に割り当てるようにすることができる。このようにすることで、伝送路に雑音が重畳したり、フェージングが起きても、ＱＰＳＫ変調方式が施された階層内のセグメントは誤りなく受信できる可能性が高く、重要な情報を伝送することができる。
【００３６】
以下に、このようなＯＦＤＭ方式の放送信号を受信するデジタル放送受信装置について説明する。
【００３７】
＜第１の実施形態＞
本発明の第１の実施形態について、図面を参照して説明する。図４は、本実施形態のデジタル放送受信装置の内部構成を示すブロック図である。又、図５は、図４のデジタル放送受信装置に設けられた周波数デインターリーバの内部構成を示すブロック図である。
【００３８】
１．全体の構成と動作
図４のデジタル放送受信装置は、アンテナ１と、アンテナ１で受信した放送信号より所望のチャンネルの放送信号を選択するチューナ２と、チューナ２で選択された放送信号をデジタル信号に変換するＡ／Ｄ変換回路３と、Ａ／Ｄ変換回路３より与えられる放送信号より同期パルスを得る同期回路４と、同期回路４より放送信号とともに同期パルスが与えられ同期パルスに基づいたＦＦＴウィンドウより放送信号にＦＦＴを施すＦＦＴ回路５と、ＦＦＴが施された放送信号より情報用信号とＴＭＣＣ信号を分割するＯＦＤＭフレームデコーダ６と、ＯＦＤＭフレームデコーダ６より与えられる情報用信号を復調する情報用信号復調回路７と、同じくＯＦＤＭフレームデコーダ６より与えられるＴＭＣＣ信号をＴＭＣＣ復号化するＴＭＣＣ復号化回路８とを有する。
【００３９】
これらのブロックが構成されたデジタル放送受信装置は、アンテナ１で受信した放送信号より、視聴者の所望するチャンネルの放送信号が、チューナ２によって獲得される。このチューナ２で獲得された放送信号がＡ／Ｄ変換回路３でデジタル信号に変換される。そして、この受信した放送信号より有効シンボルを得るように、Ａ／Ｄ変換回路３より与えられるデジタル信号より、同期回路４で有効シンボルに同期した同期パルスが生成される。又、このデジタル信号が、同期回路４を介して、同期回路４で生成された同期パルスとともに、ＦＦＴ回路１０５に与えられ、同期パルスによって設定されたＦＦＴウィンドウに基づいて、ＦＦＴが施される。
【００４０】
そして、このようにＦＦＴが施された放送信号が、ＯＦＤＭフレームデコーダ６において、方式制御用信号であるＴＭＣＣ信号と、前述した差動方式や同期方式などで変調された情報用信号に、分離される。そして、情報用信号が、情報用信号復調回路７で復調されるとともに、ＴＭＣＣ復号化回路８でＴＭＣＣ信号が復号化される。
【００４１】
情報用信号復調回路７では、差動方式で変調された情報用信号が与えられたとき、差動復調化が行われる。又、同期方式で変調された情報用信号が与えられたときは、そのパイロット信号が与えられる方式に応じてＳＰ（Scattered Pilot）復調又はＣＰ（Continual Pilot）復調が施される。このとき、そのパイロット信号に基づいて、情報用信号の波形等化を行う。又、ＴＭＣＣ復号化回路８で復号化されたＴＭＣＣデータは、情報用信号の変調方式やビタビ複合率などの情報を有している。
【００４２】
又、このデジタル放送受信装置は、情報用信号復調回路７で復調された情報用信号が与えられてセグメント毎にパイロット信号を検出するパイロット信号検出回路９と、パイロット信号検出回路９を介して情報用信号が与えられるとともにＴＭＣＣ復号化回路８で復号化されて得られるＴＭＣＣデータが与えられるＴＭＣＣ情報解析回路１０と、ＴＭＣＣ情報解析回路１０を通して情報用信号が与えられる周波数デインターリーバ１１と、周波数デインターリーバ１１で周波数軸方向に対するデインターリーブが施された信号が与えられる時間デインターリーバ１２とが設けられる。
【００４３】
これらのブロックが構成されたデジタル放送受信装置は、パイロット信号検出回路９において、各セグメントにおけるパイロット信号の位置を検出する。そして、ＴＭＣＣ情報解析回路１０に、この検出された各セグメント毎のパイロット信号の位置と情報用信号、及びＴＭＣＣデータが与えられる。このＴＭＣＣ情報解析回路１０では、ＴＭＣＣデータより情報用信号の変調方式及びビタビ複合率などの情報を解析するとともに、周波数デインターリーバ１１に情報用信号を送出する。
【００４４】
周波数デインターリーバ１１では、送出された情報用信号を、各シンボル毎に、そのシンボル内のセグメントを元の配置に戻すためにセグメントの並び替えを行う。そして、各セグメント毎に、セグメント内のデインターリーブが行われた後、各シンボル毎に、セグメント間のデインターリーブが行うことによって、周波数軸方向にデインターリーブが施され、周波数軸方向のキャリアの並び替えが施される。（尚、この動作の詳細については後述する。）
【００４５】
又、このとき、情報用信号よりパイロット信号となる信号が除去されて出力される。即ち、上記の表におけるモード１の情報用信号が与えられたとき、周波数デインターリーバ１１に１０８個の信号が入力されるが、この周波数デインターリーバ１１より出力される信号は、データを有する９６個となる。そして、周波数軸方向にデインターリーブが施された情報用信号が、時間デインターリーバ１２において、時間軸方向についてデインターリーブされ、時間軸方向のキャリアの並び替えが施される。
【００４６】
更に、このデジタル放送受信装置は、時間軸方向にデインターリーブが施された情報用信号にデマッピングを施すデマッピング回路１３と、デマッピングされて得た信号を数ビット毎にデインターリーブするビットデインターリーバ１４と、このビットデインターリーバ１４より与えられる信号にデパンクチャードを施すデパンクチャード回路１５と、このデパンクチャードが施された信号とヌルパケット生成回路１６からのヌルパケットが与えられてＴＳを再生するＴＳ再生回路１７と、この再生されたＴＳをビタビ復号化するビタビ復号化回路１８と、ビタビ復号化されたＴＳを数バイト毎にデインターリーブするバイトデインターリーバ１９と、このバイトデインターリーバ１９より与えられるＴＳに対してエネルギー拡散の除去を行うエネルギー逆拡散回路２０と、エネルギー逆拡散回路２０より与えられるＴＳをＲＳ復号化するＲＳ復号化回路２１とを有する。
【００４７】
これらのブロックが構成されたデジタル放送受信装置は、時間軸方向にデインターリーブが施された情報用信号が、デマッピング回路１３において、その情報用信号に施された変調方式に応じたデマッピングが行われる。即ち、デマッピング回路１３では、入力された情報用信号の位相と振幅よりその信号の変調方式におけるビット割り当てが行われる。そして、このようにデマッピングされた情報用信号が、ビットデインターリーバ１４で数ビット毎にデインターリーブされ、情報用信号におけるビット毎の並び替えが行われる。
【００４８】
このビット毎にデインターリーブが施された情報用信号は、デパンクチャード回路１５において、送信側で消去されたデータを元のデータ位置に補うことによってデパンクチャードが施される。そして、ＴＳ再生回路１７において、このデパンクチャードが施された情報用信号と、ヌルパケット生成回路１６より与えられるヌルパケットが合成されてＴＳが再生される。このように再生されたＴＳは、ビタビ復号化回路１８でビタビ復号化された後、バイトデインターリーバ１９で数バイト毎にデインターリーブされ、このＴＳにおけるバイト毎の並び替えが行われる。
【００４９】
このバイト毎にデインターリーブが施されたＴＳは、エネルギー逆拡散回路２０において、擬似ランダム信号が除去されて、エネルギー拡散が除去される。そして、ＲＳ復号化回路２１で、ＲＳ復号化されることによって、誤り訂正符号に基づいた誤り訂正が行われる。このように復号化された信号が外部に出力され、更に信号処理が施された後、再生又は記録される。
【００５０】
２．周波数デインターリーバ
（２−ａ）構成
このように構成されたデジタル放送受信装置において、周波数デインターリーバ１１の内部構成及びその動作について、以下に説明する。図５に示す周波数デインターリーバ１１は、ＴＭＣＣ情報解析回路１０（図４）より情報用信号が入力されるメモリ制御部２２と、１シンボルのキャリアが格納されるメモリ２３，２４と、メモリ制御部２２に書き込みアドレス情報を与える書き込みアドレス算出部２５と、メモリ制御部２２に読み出しアドレス情報を与える読み出しアドレス算出部２６とを有する。
【００５１】
又、書き込みアドレス算出部２５は、各セグメント内でランダムに配置されたキャリアを順番に配置させるようにメモリ内に書き込むための書き込みアドレス情報が格納されているデランダマイズデータＲＯＭ２７と、デランダマイズデータＲＯＭ２７内の書き込みアドレス情報を読み出すデランダマイズ回路２８と、セグメントのヘッダ位置にあるべきキャリアをヘッダ位置に配置するようにデランダマイズ回路２８で読み出された書き込みアドレス情報の順番を入れ換えるデローテーション回路２９と、デローテーション回路２９より与えられる書き込みアドレス情報の順番をセグメント毎に入れ換えるセグメント並び替えアドレス設定回路３０とを有する。更に、読み出しアドレス算出部２６は、シンボル毎に、セグメント間のデインターリーブを行うための読み出しアドレス情報の順番をメモリ制御部２３に与えるセグメント間デインターリーバ３１を有する。
【００５２】
（２−ｂ）全体動作の概要
このように構成される周波数デインターリーバ１１の動作について、以下に説明する。まず、周波数デインターリーバ１１全体の動作の概要を説明する。メモリ制御部２２に入力される情報用信号は、シンボル毎にデータ信号となる各キャリアに番号（以下、「キャリア番号」とする）が与えられているとともに、又、パイロット信号となる各キャリアはその位置がパイロット信号検出回路９（図４）で検出されている。そして、シンボル毎に入力されるデータ信号となる各キャリアは、書き込みアドレス算出部２５でそのキャリア番号に対して決定されたメモリ２３又はメモリ２４のアドレスに格納される。尚、今、メモリ２３に格納されたものとする。このように、データ信号となる各キャリアがメモリ２３に格納されている間、パイロット信号となる各キャリアは除去される。
【００５３】
このように１シンボルのキャリアが、書き込みアドレス算出部２５によって設定されたメモリ２３内のアドレスに順に格納されるように、メモリ制御部２２によって制御されて、メモリ２３内に格納されると、読み出しアドレス算出部２６によって設定されたアドレスの順にメモリ２３に格納されたキャリアの読み出しが行われる。このようにしてメモリ２３内に格納された１シンボル分のキャリアがメモリ制御部２２によってキャリア番号順に読み出されて、時間デインターリーバ１２（図４）に出力されるとともに、次のシンボル内のキャリアが入力され、書き込みアドレス算出部２５より与えられるアドレスに基づいてメモリ２４に格納される。
【００５４】
このようにして、各シンボル内のキャリアの並び替えが行われる周波数デインターリーバ１１における書き込みアドレス算出部２５と読み出しアドレス算出部２６の動作について、以下に図面を参照して説明する。
【００５５】
（２−ｃ）書き込みアドレス算出部
この書き込みアドレス算出部２５では、各セグメント内のキャリアのデランダマイズ及びデローテーション及びセグメント並び替え処理演算が施されて、書き込みアドレスが得られる。まず、このデランダマイズ、デローテーション及びセグメント並び替えについて、説明する。
【００５６】
ｃ−１．デランダマイズ
図６（ａ）のように、１セグメント内においてキャリア番号３２，２６，６９，５１，３５，…，３，１，４，２４の順に配列されているキャリアが入力されるものとする。（但し、説明の便宜上、このセグメント内のパイロット信号となるキャリアは考慮されていない。）このように、ランダムな状態で配置されたセグメント内の各キャリアを、キャリア番号順に配列させることがデランダマイズである。このようにデランダマイズを施すことによって、図６（ｂ）のように、キャリア番号０，１，２，３，４，…，９２，９３，９４，９５のように、キャリア番号順に、セグメント内の各キャリアが並び替えられる。
【００５７】
ｃ−２．デローテーション
図７（ａ）のように、１セグメント内においてキャリア番号２，３，４，５，６，…，９４，９５，０，１の順に配列されているキャリアが入力されるものとする。（但し、説明の便宜上、このセグメント内のパイロット信号となるキャリアは考慮されていない。）このように、セグメント内で循環されて配置された各キャリアを、キャリア番号順に配列させることがデローテーションである。このようにデローテーションを施すことによって、図７（ｂ）のように、キャリア番号０，１，２，３，４，…，９２，９３，９４，９５のように、キャリア番号順に、セグメント内の各キャリアが並び替えられる。尚、上述したデランダマイズとこのデローテーションが施されることによって、セグメント内のデインターリーブが施されることとなる。
【００５８】
ｃ−３．セグメント並び替え
図８（ａ）のように、１シンボル内において、１３個のセグメントが、その番号（以下、「セグメント番号」とする）１１，９，７，５，３，１，０，２，４，６，８，１０，１２の順に入力されるものとする。このように、ある規定に沿って配置されたシンボル内の各セグメントを、セグメント番号順に配列させることがセグメント並び替えである。このようにセグメント並び替えを施すことによって、図８（ｂ）のように、セグメント番号０，１，２，３，４，５，６，７，８，９，１０，１１，１２のように、セグメント番号順に、シンボル内の各セグメントが並び替えられる。
【００５９】
ｃ−４．書き込みアドレス算出部の動作
次に、書き込みアドレス算出部２５の動作について、メモリ制御部２２に入力される情報用信号が、１シンボルが３つのセグメント、１セグメントが５つのキャリアで構成されるものとして、説明する。又、このとき、セグメント番号を０〜２とし、セグメント０，１，２に設けられたキャリアのキャリア番号を、それぞれ、０-0〜０-4、１-0〜１-4、２-0〜２-4とする。
【００６０】
今、図１０（ａ）のように、１シンボルの情報用信号が、セグメント番号１，０，２の順に入力されているものとされ、キャリアが、キャリア番号１-2，１-0，１-4，１-1，１-3，０-3，０-0，０-2，０-1，０-4，２-3，２-0，２-2，２-4，２-1の順に入力されているものとする。
【００６１】
このように１シンボルの情報用信号が入力される際、デランダマイズ回路２８によって、デランダマイズデータＲＯＭ２７より、まず、セグメント０，１，２の順に書き込みアドレスが読み出される。この書き込みアドレスは、各セグメント内でローテーションされる前のランダマイズされたキャリアのキャリア番号に応じたものとなる。よって、書き込みアドレスが、図１０（ｂ）のように、そのアドレス番号が０-3，０-0，０-2，０-1，０-4，１-3，１-2，１-0，１-4，１-1，２-4，２-1，２-3，２-0，２-2の順に読み出される。尚、このアドレス番号は、キャリア番号に対応して番号付けされているものとする。
【００６２】
そして、読み出された書き込みアドレスが、デローテーション回路２９によって、各セグメント毎に、そのセグメント番号分、循環される。即ち、図１０（ｃ）のように、アドレス番号０-3，０-0，０-2，０-1，０-4，１-2，１-0，１-4，１-1，１-3，２-3，２-0，２-2，２-4，２-1の順に、その書き込みアドレスの送出される順序が変更される。そして、セグメント並び替えアドレス設定回路３０によって、このようにデローテーション回路２９において循環された書き込みアドレスが、セグメント単位で並び替えられる。即ち、図１０（ｄ）のように、アドレス番号１-2，１-0，１-4，１-1，１-3，０-3，０-0，０-2，０-1，０-4，２-3，２-0，２-2，２-4，２-1の順にメモリ制御部２２に与えられる。
【００６３】
このような順で書き込みアドレスがメモリ制御部２２に与えられると、メモリ制御部２２に入力される１シンボル分の各キャリアを、その入力される順に、与えられた書き込みアドレスのアドレス番号に相当するメモリ２３又はメモリ２４内のアドレス位置に格納する。即ち、キャリア番号１-2，１-0，１-4，…の順に入力されるキャリアが、それぞれ、そのアドレス番号が１-2，１-0，１-4，…となるメモリ２３又はメモリ２４内のアドレス位置に格納される。よって、図１０（ｅ）のように、キャリア番号０-0〜０-4，１-0〜１-4，２-0〜２-4の各キャリアが、アドレス番号０-0〜０-4，１-0〜１-4，２-0〜２-4となるメモリ２３又はメモリ２４内のアドレス位置に格納される。
【００６４】
（２−ｄ）読み出しアドレス算出部
この読み出しアドレス算出部２６では、各セグメント間のキャリアのデインターリーブを施すための読み出しアドレスが得られる。まず、このセグメント間デインターリーブについて、説明する。
【００６５】
ｄ−１．セグメント間デインターリーブ
図９（ａ）のように、メモリ２３又はメモリ２４内に、セグメント番号０，１，２，…，１３の順にセグメントが格納されるとともに、セグメント番号０，１，２，…，１３の各セグメント内においてキャリア番号０-0，０-1，０-2，…，０-95、１-0，１-1，１-2，…，１-95、２-0，２-1，２-2，…，２-95、…、１３-0，１３-1，１３-2，…，１３-95の順にキャリアが格納されているものとする。（但し、説明の便宜上、各セグメント内のパイロット信号となるキャリアは考慮されていない。）このように配置されたシンボル内の各キャリアを、図９（ｂ）のように、キャリア番号０-0，１-0，２-0，…，１３-0、０-1，１-1，２-1，…，１３-1、０-2，１-2，２-2，…，１３-2、…、０-95，１-95，２-95，…，１３-95の順に配列させることがセグメント間デインターリーブである。
【００６６】
ｄ−２．読み出しアドレス算出部の動作
次に、読み出しアドレス算出部２６の動作について、前述した図１０の例を用いて説明する。即ち、図１０（ｅ）のように、キャリア番号０-0〜０-4，１-0〜１-4，２-0〜２-4の各キャリアが、アドレス番号０-0〜０-4，１-0〜１-4，２-0〜２-4となるメモリ２３又はメモリ２４内のアドレス位置に格納されている。このとき、読み出しアドレス算出部２６であるセグメント間デインターリーバ３１よりメモリ制御部２２に、図１０（ｆ）のように、読み出しアドレスが、アドレス番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に与えられる。
【００６７】
よって、そのアドレス番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に、このアドレス番号に対応するメモリ２３又はメモリ２４内のアドレス位置に格納されているキャリアがメモリ制御部２２によって読み出されて出力される。よって、１シンボルのキャリアが、キャリア番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に、メモリ制御部２２より出力される。
【００６８】
（２−ｅ）周波数デインターリーバの他の構成
本実施形態において、書き込みアドレス算出部で、デランダマイズ及びデローテーション及びセグメント並び替え処理を行うための書き込みアドレスが算出されるとともに、読み出しアドレス算出部で、セグメント間デインターリーブ処理を行うための読み出しアドレスが算出するような構成にしたが、周波数デインターリーバにおいて、セグメント並び替え及びデランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うものであれば、周波数デインターリーバを他の構成としても構わない。
【００７１】
又、書き込みアドレス算出部で、セグメント並び替え処理を行うための書き込みアドレスが算出されるとともに、デランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うための読み出しアドレスが算出するような構成としても構わない。
【００７２】
このように、書き込みアドレス算出部で、セグメント並び替え及びデランダマイズ及びデローテーション及びセグメント間デインターリーブのうちのいずれかの処理を行うための書き込みアドレスが算出されるとともに、読み出しアドレス算出部で、残りの処理を行うための読み出しアドレスが算出されるような構成にすることで、周波数デインターリーバにおいて、セグメント間デインターリーブ処理を行うことができる。但し、デランダマイズ及びデローテーションが終了した後、セグメント間デインターリーブを行うようにする必要がある。
【００７３】
＜第２の実施形態＞
本発明の第２の実施形態について、図面を参照して説明する。図１１は、本実施形態のデジタル放送受信装置の内部構成を示すブロック図である。又、図１２は、図４のデジタル放送受信装置に設けられたセグメント並び替え回路の内部構成を示すブロック図である。又、図１３ は、図４のデジタル放送受信装置に設けられた周波数デインターリーバの内部構成を示すブロック図である。尚、図１１のデジタル放送受信装置において、図４のデジタル放送受信装置と同一の目的で使用する部分については、同一の符号を付してその詳細な説明は省略する。
【００７４】
１．全体の構成
図１１のデジタル放送受信装置は、アンテナ１と、チューナ２と、Ａ／Ｄ変換回路３と、同期回路４と、ＦＦＴ回路５と、ＯＦＤＭフレームデコーダ６と、情報用信号復調回路７と、ＴＭＣＣ復号化回路８と、パイロット信号検出回路９と、ＴＭＣＣ情報解析回路１０と、時間デインターリーバ１２と、デマッピング回路１３と、ビットデインターリーバ１４と、デパンクチャード回路１５と、ヌルパケット生成回路１６と、ＴＳ再生回路１７と、ビタビ復号化回路１８と、バイトデインターリーバ１９と、エネルギー逆拡散回路２０と、ＲＳ復号化回路２１と、情報用信号復調回路７で復調された情報用信号が与えられてセグメントの並び替えを行うセグメント並び替え回路３２と、ＴＭＣＣ情報解析回路１０より与えられる情報用信号を周波数軸方向にデインターリーブする周波数デインターリーバ３３とを有する。
【００７５】
このように、本実施形態のデジタル放送受信装置では、第１の実施形態（図４）のデジタル放送受信装置に設けられた周波数デインターリーバ１１の代わりに、セグメントの並び替えを行うセグメント並び替え回路３２と、周波数軸方向のデインターリーブを行う周波数デインターリーバ３３とを設けた構成となる。尚、その他のブロックの動作については、第１の実施形態のデジタル放送受信装置に設けられた各ブロックと同様の動作を行うため、その動作の説明については第１の実施形態を参照するものとして、省略する。
【００７６】
２．セグメント並び替え回路
（２−ａ）構成
図１２に示すように、セグメント並び替え回路３２は、情報用信号復調回路７（図１１）より情報用信号が入力されるメモリ制御部３４と、１シンボルのキャリアが格納されるメモリ３５，３６と、メモリ制御部３４に書き込みアドレス情報を与える書き込みアドレス算出部３７とを有する。又、書き込みアドレス算出部３７は、書き込みアドレス情報の順番をセグメント毎に入れ換えるセグメント並び替えアドレス設定回路３８で構成される。
【００７７】
（２−ｂ）動作
このような構成のセグメント並び替え回路３２は、図８（ａ）のように、１シンボルの情報用信号を構成する１３個のセグメントが、セグメント番号１１，９，７，５，３，１，０，２，４，６，８，１０，１２の順にメモリ３４に入力されると、書き込みアドレス算出部３７より与えられる書き込みアドレスの順にメモリ３５又はメモリ３６に格納される。
【００７８】
よって、図８（ｂ）のように、セグメント番号０，１，２，３，４，５，６，７，８，９，１０，１１，１２の順に、シンボル内の各セグメントが並び替えられてメモリ３５又はメモリ３６に格納される。そして、メモリ３５又はメモリ３６に一旦格納された１シンボル分の情報用信号は、セグメント番号０，１，２，３，４，５，６，７，８，９，１０，１１，１２の順に、メモリ制御部３４よりパイロットパルス検出回路９に出力される。このように、メモリ３５からの読み出し動作が行われているとき、次のシンボルの情報用信号がセグメント並び替えが行われて、メモリ３６に格納される。
【００７９】
即ち、図１４（ａ）のように、第１の実施形態と同様、１シンボルの情報用信号が、セグメント番号１，０，２の順に入力されているものとされ、キャリアが、キャリア番号１-2，１-0，１-4，１-1，１-3，０-3，０-0，０-2，０-1，０-4，２-3，２-0，２-2，２-4，２-1の順に入力されているものとする。更に、各セグメント内のキャリアは、各セグメントにおいて、セグメント番号分のキャリアがずれてローテーションされているものとする。尚、図１４において、パイロット信号となるキャリアは図示していない。
【００８０】
このように１シンボルの情報用信号が入力される際、書き込みアドレスが、図１４（ｂ）のように、アドレス番号１-0，１-1，１-2，１-3，１-4，０-0，０-1，０-2，０-3，０-4，２-0，２-1，２-2，２-3，２-4の順にメモリ制御部３４に与えられる。そして、メモリ制御部３４に入力される１シンボル分の各キャリアを、その入力される順に、与えられた書き込みアドレスのアドレス番号に相当するメモリ３５又はメモリ３６内のアドレス位置に格納する。
【００８１】
即ち、キャリア番号１-4，１-1，１-3，…の順に入力されるキャリアが、それぞれ、そのアドレス番号が１-2，１-0，１-4，…となるメモリ３５又はメモリ３６内のアドレス位置に格納される。よって、キャリア番号０-3，０-0，０-2，０-1，０-4，１-2，１-0，１-4，１-1，１-3，２-3，２-0，２-2，２-4，２-1の各キャリアが、アドレス番号０-0，０-1，０-2，０-3，０-4，１-0，１-1，１-2，１-3，１-4，２-0，２-1，２-2，２-3，２-4となるメモリ３５又はメモリ３６内のアドレス位置に格納される。
【００８２】
そして、このアドレス番号０-0，０-1，０-2，…の順に、そのアドレス位置に格納される１シンボル分のキャリアがメモリ３５又はメモリ３６より読み出されて出力される。即ち、図１４（ｃ）のように、キャリア番号０-3，０-0，０-2，０-1，０-4，１-2，１-0，１-4，１-1，１-3，２-3，２-0，２-2，２-4，２-1の順に、各キャリアがメモリ制御部３４より出力される。
【００８３】
（２−ｃ）セグメント並び替え回路の他の構成
本実施形態において、セグメント並び替え処理を行うための書き込みアドレスが算出される書き込みアドレス算出回路が設けられた構成にしたが、この書き込みアドレス算出回路の代わりにセグメント並び替え処理を行うための読み出しアドレスが算出される読み出しアドレス算出回路が設けられた構成としても構わない。
【００８４】
３．周波数デインターリーバ
（３−ａ）構成
図１３に示す周波数デインターリーバ３３は、ＴＭＣＣ情報解析回路１０（図１１）より情報用信号が入力されるメモリ制御部３９と、１シンボルのキャリアが格納されるメモリ４０，４１と、メモリ制御部３９に書き込みアドレス情報を与える書き込みアドレス算出部４２と、メモリ制御部３９に読み出しアドレス情報を与える読み出しアドレス算出部２６とを有する。
【００８５】
又、書き込みアドレス算出部４２は、それぞれ第１の実施形態と同様の動作を行う、デランダマイズデータＲＯＭ２７と、デランダマイズ回路２８と、デローテーション回路２９とを有する。更に、読み出しアドレス算出部２６は、第１の実施形態と同様、シンボル毎に、セグメント間のデインターリーブを行うための読み出しアドレス情報の順番をメモリ制御部３９に与えるセグメント間デインターリーバ３１を有する。このように、デランダマイズデータＲＯＭ２７、デランダマイズ回路２８、デローテーション回路２９、及びセグメント間デインターリーバ３１は、第１の実施形態と同様の構成であるので、その詳細な説明は、第１の実施形態を参照するものとして、省略する。
【００８６】
（３−ｂ）全体動作の概要
このように構成される周波数デインターリーバ３３の動作について、以下に説明する。まず、周波数デインターリーバ３３全体の動作の概要を説明する。メモリ制御部３９に入力される情報用信号は、シンボル毎にデータ信号となる各キャリア番号が与えられているとともに、又、パイロット信号となる各キャリアはその位置がパイロット信号検出回路９（図１１）で検出されている。そして、シンボル毎に入力されるデータ信号となる各キャリアは、書き込みアドレス算出部４２でそのキャリアの番号に対して決定されたメモリ４０又はメモリ４１のアドレスに格納される。尚、今、メモリ４０に格納されたものとする。このように、データ信号となる各キャリアがメモリ４０に格納されている間、パイロット信号となる各キャリアは除去される。
【００８７】
このように１シンボルのキャリアが、書き込みアドレス算出部４２によって設定されたメモリ４０内のアドレスに順に格納されるように、メモリ制御部３９によって制御されて、メモリ４０内に格納されると、読み出しアドレス算出部２６によって設定されたアドレス順にメモリ４０に格納されたキャリアの読み出しが行われる。このようにしてメモリ４０内に格納された１シンボル分のキャリアがメモリ制御部３９によってキャリア番号順に読み出されて、時間デインターリーバ１２（図１１）に出力されるとともに、次のシンボル内のキャリアが入力され、書き込みアドレス算出部４２より与えられるアドレスに基づいてメモリ４１に格納される。
【００８８】
このようにして、各シンボル内のキャリアの並び替えが行われる周波数デインターリーバ３３における書き込みアドレス算出部４２及び読み出しアドレス算出部２６の動作について、以下に図面を参照して説明する。
【００８９】
（３−ｃ）書き込みアドレス算出部
この書き込みアドレス算出部４２では、各セグメント内のキャリアのデランダマイズ及びデローテーション処理演算が施されて、書き込みアドレスが得られる。尚、このデランダマイズ及びデローテーションについては、上述したとおりである。
【００９０】
上述したようにセグメント並び替え回路３２で、図１４（ｃ）のように、１シンボルにおけるセグメントの並び替えが施された情報用信号内のキャリアが、パイロットパルス検出回路９及びＴＭＣＣ情報解析回路１０を介して、キャリア番号０-3，０-0，０-2，０-1，０-4，１-2，１-0，１-4，１-1，１-3，２-3，２-0，２-2，２-4，２-1の順に、入力されるときの動作を一例として、以下に、周波数デインターリーバ３３の動作について説明する。
【００９１】
このように１シンボルの情報用信号が入力される際、デランダマイズデータＲＯＭ２７、デランダマイズ回路２８及びデーローテーション回路２９によって、より、書き込みアドレスが、図１４（ｄ）のように、アドレス番号０-3，０-0，０-2，０-1，０-4，１-2，１-0，１-4，１-1，１-3，２-3，２-0，２-2，２-4，２-1の順に配列される。そして、このように配列された書き込みアドレスが、メモリ制御部３９に与えられる。
【００９２】
このような順で書き込みアドレスがメモリ制御部３９に与えられると、メモリ制御部３９に入力される１シンボル分の各キャリアを、その入力される順に、与えられた書き込みアドレスのアドレス番号に相当するメモリ４０又はメモリ４１内のアドレス位置に格納する。即ち、キャリア番号０-3，０-0，０-2，…の順に入力されるキャリアが、それぞれ、そのアドレス番号が０-3，０-0，０-2，…となるメモリ４０又はメモリ４１内のアドレス位置に格納される。よって、図１４（ｅ）のように、キャリア番号０-0〜０-4，１-0〜１-4，２-0〜２-4の各キャリアが、アドレス番号０-0〜０-4，１-0〜１-4，２-0〜２-4となるメモリ４０又はメモリ４１内のアドレス位置に格納される。
【００９３】
（３−ｄ）読み出しアドレス算出部
この読み出しアドレス算出部２６では、各セグメント間のキャリアのデインターリーブを施すための読み出しアドレスが得られる。上述したように、今、図１４（ｅ）のように、キャリア番号０-0〜０-4，１-0〜１-4，２-0〜２-4の各キャリアが、アドレス番号０-0〜０-4，１-0〜１-4，２-0〜２-4となるメモリ４０又はメモリ４１内のアドレス位置に格納されている。このとき、読み出しアドレス算出部２６であるセグメント間デインターリーブ回路３２よりメモリ制御部３９に、読み出しアドレスが、図１４（ｆ）のように、アドレス番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に与えられる。
【００９４】
よって、そのアドレス番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に、このアドレス番号に対応するメモリ４０又はメモリ４１内のアドレス位置に格納されているキャリアがメモリ制御部３９によって読み出されて出力される。よって、１シンボルのキャリアが、キャリア番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に、メモリ制御部３９より出力される。
【００９５】
（３−ｅ）周波数デインターリーバの他の構成
本実施形態において、書き込みアドレス算出部で、デランダマイズ及びデローテーション処理を行うための書き込みアドレスが算出されるとともに、読み出しアドレス算出部で、セグメント間デインターリーブ処理を行うための読み出しアドレスが算出するような構成にしたが、周波数デインターリーバにおいて、デランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うものであれば、周波数デインターリーバを他の構成としても構わない。
【００９６】
即ち、例えば、書き込みアドレス算出部において、デランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うための書き込みアドレスが算出されるようにして、メモリ内に格納された１シンボル分のキャリアを格納されたアドレスのアドレス番号順に出力するようにして、読み出しアドレス算出部を省略したようなものとしても構わない。
【００９７】
又、逆に、書き込みアドレス算出部を省略するとともに、読み出しアドレス算出部において、デランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うための読み出しアドレスが算出されるようにして、メモリ制御部に入力された１シンボル分のキャリアを入力された順にメモリに格納し、そして、読み出しアドレス算出部で算出されたアドレス番号順にメモリ内に格納されたキャリアを読み出すような構成としても構わない。
【００９８】
又、書き込みアドレス算出部で、デローテーション処理を行うための書き込みアドレスが算出されるとともに、読み出しアドレス算出部で、デランダマイズ及びセグメント間デインターリーブ処理を行うための読み出しアドレスが算出するような構成としても構わない。
【００９９】
このように、書き込みアドレス算出部で、デランダマイズ及びデローテーション及びセグメント間デインターリーブのうちのいずれかの処理を行うための書き込みアドレスが算出されるとともに、読み出しアドレス算出部で、残りの処理を行うための読み出しアドレスが算出されるような構成にすることで、周波数デインターリーバにおいて、デランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うことができる。但し、デランダマイズ及びデローテーションが終了した後、セグメント間デインターリーブを行うようにする必要がある。
【０１００】
本実施形態のように、パイロット信号検出回路の前段にセグメント並び替え回路を設けることによって、セグメントがセグメント番号の順に並び替えられた情報用信号をパイロット信号検出回路に送出することができる。よって、第１の実施形態と比べて、パイロット検出回路において、その入力されるセグメントのセグメント番号の認識が容易になる。よって、第１の実施形態と比べて、パイロット信号検出回路の負担を低減することができるため、その回路規模も縮小することができる。
【０１０１】
尚、第１及び第２の実施形態において、受信された放送信号における１シンボル内のセグメントが全て同一の変調方式で変調されたものとして説明したが、上述したように、受信する放送信号を１シンボル内に異なる変調方式で変調されたセグメントで構成された階層を有するものとしても構わない。このとき、デマッピング、ビットデインターリーブ、デパンクチャード、バイトデインターリーブ、及びエネルギー逆拡散処理を、各階層のセグメント毎に行う必要があるため、それぞれの信号処理を行う回路ブロックに入力する際、１シングル内のセグメントを階層毎に分離する必要がある。
【０１０２】
又、各階層の変調方式が、差動変調方式と同期変調方式とに分かれている場合、情報用信号復調回路において、差動変調方式で変調されたセグメントの信号が差動復調されるように、又、同期変調方式で変調されたセグメントの信号がＳＰ復調又はＣＰ復調されるように、個々の変調方式に応じて復調動作を変更する必要がある。
【０１０３】
又、セグメント並び替え、デランダマイズ、デローテーション、及びセグメント間デインターリーブなどのキャリアの並び替え処理を行うために、メモリ制御部によって、２つのメモリを交互に書き込み及び読み出しすることで行うようにしたが、メモリ制御部への伝送速度を適切な速度に設定することで、１つのメモリで、１シンボル毎にキャリアの並び替え処理を行えるようにしても構わない。即ち、キャリアの並び替えを行うために、まず、１シンボルのメモリの書き込み及び読み出しをメモリ制御で行うと、次のシンボルのメモリの書き込み及び読み出しをメモリ制御部で行って、次のシンボルのキャリアの並び替えを行う。
【０１０４】
【発明の効果】
本発明によると、キャリア群の並び替え処理、キャリア群内の並び替え処理、キャリア群間の並び替え処理の少なくとも２つの処理を、キャリア群並び替え回路において行うようにしたので、従来のように、３つの処理毎にメモリやメモリ制御部を設ける必要がなくなった。よって、これらの処理を行うための回路部分の回路規模及び装置全体の規模を縮小することができる。
【図面の簡単な説明】
【図１】ＯＦＤＭ方式における信号の１フレームの構成を示す図。
【図２】ＯＦＤＭ方式における信号の１シンボルの構成を示す図。
【図３】ＯＦＤＭ方式における信号の１セグメントの構成を示す図。
【図４】第１の実施形態のデジタル放送受信装置の内部構成を示すブロック図。
【図５】図４のデジタル放送受信装置に設けられた周波数デインターリーバの内部構成を示すブロック図。
【図６】デランダマイズ処理を説明するためのイメージ図。
【図７】デローテーション処理を説明するためのイメージ図。
【図８】セグメント並び替え処理を説明するためのイメージ図。
【図９】セグメント間デインターリーブ処理を説明するためのイメージ図。
【図１０】図５の周波数デインターリーバの動作を示す図。
【図１１】第２の実施形態のデジタル放送受信装置の内部構成を示すブロック図。
【図１２】図１１のデジタル放送受信装置に設けられたセグメント並び替え回路の内部構成を示すブロック図。
【図１３】図１１のデジタル放送受信装置に設けられた周波数デインターリーバの内部構成を示すブロック図。
【図１４】図１２のセグメント並び替え回路及び図１３の周波数デインターリーバの動作を示す図。
【図１５】従来のデジタル放送受信装置の内部構成を示すブロック図。
【図１６】図１５のデジタル放送受信装置に設けられたセグメント並び替え回路及び周波数デインターリーバの内部構成を示すブロック図。
【符号の説明】
１ アンテナ
２ チューナ
３ Ａ／Ｄ変換回路
４ 同期回路
５ ＦＦＴ回路
６ ＯＦＤＭフレームデコーダ
７ 情報用信号復調回路
８ ＴＭＣＣ復号化回路
９ パイロット信号検出回路
１０ ＴＭＣＣ情報解析回路
１１ 周波数デインターリーバ
１２ 時間デインターリーバ
１３ デマッピング回路
１４ ビットデインターリーバ
１５ デパンクチャード回路
１６ ヌルパケット生成回路
１７ ＴＳ再生回路
１８ ビタビ復号化回路
１９ バイトデインターリーバ
２０ エネルギー逆拡散回路
２１ ＲＳ復号化回路
【発明の属する技術分野】
本発明は、デジタル放送受信装置に関するもので、特に、直交周波数分割多重（ＯＦＤＭ：Orthogonal Freaquency Division Multiplexing）変調された放送信号を受信するデジタル放送受信装置に関する。
【０００２】
【従来の技術】
従来より使用されているデジタル放送受信装置の内部構成を、図１５に示す。図１５に示すデジタル放送受信装置は、アンテナ１０１で受信した放送信号より、視聴者の所望するチャンネルの放送信号が、チューナ１０２によって獲得される。このチューナ１０２で獲得された放送信号がＡ／Ｄ変換回路１０３でデジタル信号に変換される。そして、この受信した放送信号より有効シンボル区間内のシンボルを得るように、Ａ／Ｄ変換回路１０３より与えられるデジタル信号より、同期回路１０４で有効シンボル区間に同期した同期パルスが生成される。又、このデジタル信号が、同期回路１０４を介して、同期回路１０４で生成された同期パルスとともに高速フーリエ変換（ＦＦＴ：Fast Fouier Transform）回路１０５に与えられ、同期パルスによって設定された時間ウィンドウ（ＦＦＴウィンドウ）に基づいて、ＦＦＴが施される。
【０００３】
そして、このようにＦＦＴが施された放送信号が、ＯＦＤＭフレームデコーダ１０６において、方式制御用信号であるＴＭＣＣ（Transmission and Multiplexing Configuration Control）信号と、ＤＱＰＳＫ（Diffrectial Quadrature Phase Shift Keying）信号やＱＡＭ（Quadrature Amplitude Modulation）信号などの情報用信号に、分離される。そして、情報用信号が、情報用信号復調回路１０７で復調されるとともに、ＴＭＣＣ復号化回路１０８でＴＭＣＣ信号が復号化される。情報用信号復調回路１０７で復調された情報用信号は、セグメント並び替え回路１０９において、１フレームを構成する複数のシンボルのそれぞれに設けられた複数のセグメントを、１シンボル毎に並び替えが行われる。
【０００４】
このように、１シンボル毎にセグメントが並び替えられた情報用信号がパイロット信号検出回路１１０で、各セグメントに存在するパイロット信号の位置が検出される。そして、ＴＭＣＣ情報解析回路１１１において、ＴＭＣＣ信号内の情報より、パイロット信号検出回路１１０を通して与えられる情報用信号の変調方式やビタビ複合率などが解析される。この情報用信号は、周波数デインターリーバ１１２で周波数軸方向にデインターリーブが施されるとともに、時間デインターリーバ１１３で時間軸方向にデインターリーブが施される。
【０００５】
そして、このように周波数軸方向及び時間軸方向にデインターリーブが施された情報用信号に、その変調方式に応じたデマッピングが、デマッピング回路１１４で施された後、ビットデインターリーバ１１５で数ビット毎にデインターリーブが施される。そして、デパンクチャード回路１１６でダミーシンボルが与えられるデパンクチャードが施される。このデパンクチャード回路１１６より送出される情報用信号に、ＴＳ（Transport Stream）再生回路１１８において、１フレーム毎に無効ＴＳパケット（ヌルパケット）がヌルパケット生成回路１１７より与えられて、所定のデジタル放送方式における多重パターンと一致するように、ＴＳ信号が再生される。
【０００６】
この再生されたＴＳ信号がビタビ復号化回路１１９でビタビ復号化が施された後、バイトデインターリーバ１２０で数バイト毎にデインターリーブが施される。そして、バイトデインターリーバ１２０より出力されるＴＳ信号は、エネルギー逆拡散回路１２１でエネルギー拡散の除去が施された後、ＲＳ（Reed-Solomon）復号化回路１２２でＲＳ復号化が施される。このようにして、複数の番組のＴＳパケットが多重化されたＴＳ信号が得られる。
【０００７】
このように構成されるデジタル放送受信装置において、セグメント並び替え回路１０９及び周波数デインターリーバ１１２の構成が、図１６のようになる。即ち、セグメント並び替え回路１０９が、メモリ制御部２０１とメモリ２０２，２０３とで構成されるとともに、周波数デインターリーバ１１２が、メモリ制御部２０６とメモリ２０７，２０８とで構成されたセグメント内デインターリーバ２０４及びメモリ制御部２０９とメモリ２１０，２１１とで構成されたセグメント間デインターリーバ２０５で構成される。
【０００８】
この図１６のような構成において、セグメント並び替え回路１０９では、メモリ制御部２０１に入力される１シンボル分のセグメントが元のセグメント位置に配置されるように並び替えられてメモリ２０２に書き込まれる。そして、このように元のシンボル位置に並び替えられたセグメントがメモリ２０２より順番に読み出されるとともに、次のシンボルのセグメントが元のセグメント位置に配置されるように並び替えられてメモリ２０３に書き込まれる。このような動作を繰り返すことによって、メモリ制御部２０１より元のセグメント位置にセグメントが並び替えられたシンボルがパイロット信号検出部１１０に与えられる。
【０００９】
又、周波数デインターリーバ１１２では、まず、セグメント内デインターリーバ２０４において、メモリ制御部２０６に入力される１セグメント分のキャリアが元のキャリア位置に配置されるように並び替えられてメモリ２０７に書き込まれる。そして、このように元のキャリア位置に並び替えられたキャリアがメモリ２０７より順番に読み出されるとともに、次のセグメントのキャリアが元のキャリア位置に配置されるように並び替えられてメモリ２０８に書き込まれる。このような動作を繰り返すことによって、メモリ制御部２０６より元のキャリア位置にキャリアが並び替えられたセグメントがセグメント間デインターリーバ２０５に与えられる。
【００１０】
そして、次に、セグメント間デインターリーバ２０５において、メモリ制御部２０９に入力される１シンボル分のキャリアが元のキャリア位置に配置されるように並び替えられてメモリ２１０に書き込まれる。そして、このように元のキャリア位置に並び替えられたキャリアがメモリ２１０より順番に読み出されるとともに、次のシンボルのキャリアが元のキャリア位置に配置されるように並び替えられてメモリ２１１に書き込まれる。このような動作を繰り返すことによって、メモリ制御部２０９より元のキャリア位置にキャリアが並び替えられたシンボルが時間デインターリーバ１１３に与えられる。
【００１１】
【発明が解決しようとする課題】
このように、従来のデジタル放送受信装置は、セグメント並び替え回路、セグメント内デインターリーバ、及びセグメント間デインターリーバにおいて、それぞれ、メモリ制御部及び２つのメモリが設けられる必要がある。よって、メモリ量が大きくなるとともに、その回路規模及び装置の増大化につながる。
【００１２】
このような問題を鑑みて、本発明は、装置の小型化を図るために、セグメント並び替え、セグメント内デインターリーブ、及びセグメント間デインターリーブの少なくとも２つの処理が同一の回路内で施されるデジタル放送受信装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本願発明のある態様は、１シンボルの有効データ領域内に複数のキャリアで構成されるセグメントが複数構成される直交周波数分割多重変調された放送信号を受信するデジタル放送受信装置において、受信した放送信号を復調する復調回路と、復調回路で復調されたキャリアの並び替えを行うキャリア並び替え回路と有する。該キャリア並び替え回路は、１シンボルの有効データ領域を構成するキャリアが格納される少なくとも２つのメモリと、復調回路で復調されたキャリアに対してデランダマイズ及びデローテーション及びセグメント並び替え処理を行った後のアドレスを前記メモリへの書き込みアドレスとして算出する書き込みアドレス算出部と、前記メモリに記憶されたキャリアに対してセグメント間デインタリーブ処理を行った後のアドレスを前記メモリからの読み出しアドレスとして算出する読み出しアドレス算出部と、一の前記メモリに対し、前記書き込みアドレス算出部から与えられたアドレス情報に従ってあるシンボルの有効データ領域を構成するキャリアの書き込みを順次行う一方、他の前記メモリから、前記読み出しアドレス算出部から与えられたアドレス情報に従って前記あるシンボルよりも前のシンボルの有効データ領域を構成するキャリアを順次読み出し、前記一のメモリへの前記あるシンボルの有効データを構成する全てのキャリアの書き込み、及び前記他のメモリからの前記前のシンボルの有効データを構成する全てのキャリアの読み出しが終了したのち、前記一のメモリから、前記読み出しアドレス算出部から与えられたアドレス情報に従って前記あるシンボルの有効データ領域を構成するキャリアを順次読み出す一方、他の前記メモリに対し、前記書き込みアドレス算出部から与えられたアドレス情報に従って前記あるシンボルの後のシンボルの有効データ領域を構成するキャリアの書き込みを行うメモリ制御部を備えることを特徴とする。そして、このような処理を繰り返すことにより、送信側で無作為に配列されたキャリアを、送信側で無作為に配列される前の状態の配列に並び替えることができる。
【００１４】
本願発明の他の態様は、１シンボルの有効データ領域内に複数のキャリアで構成されるセグメントが複数構成される直交周波数分割多重変調された放送信号を受信するデジタル放送受信装置において、受信した放送信号を復調する復調回路と、復調回路で復調されたキャリアの並び替えを行うキャリア並び替え回路と、を有し、該キャリア並び替え回路は、１シンボルの有効データ領域を構成するキャリアが格納される少なくとも２つのメモリと、復調回路で復調されたキャリアに対してデランダマイズ及びデローテーションを行った後のアドレスを前記メモリへの書き込みアドレスとして算出する書き込みアドレス算出部と、前記メモリに記憶されたキャリアに対してセグメント間デインタリーブ処理を行った後のアドレスを前記メモリからの読み出しアドレスとして算出する読み出しアドレス算出部と、一の前記メモリに対し、前記書き込みアドレス算出部から与えられたアドレス情報に従ってあるシンボルの有効データ領域を構成するキャリアの書き込みを順次行う一方、他の前記メモリから、前記読み出しアドレス算出部から与えられたアドレス情報に従って前記あるシンボルよりも前のシンボルの有効データ領域を構成するキャリアを順次読み出し、前記一のメモリへの前記あるシンボルの有効データを構成す全てのキャリアの書き込み、及び前記他のメモリからの前記前のシンボルの有効データを構成する全てのキャリアの読み出しが終了したのち、前記一のメモリから、前記読み出しアドレス算出部から与えられたアドレス情報に従って前記あるシンボルの有効データ領域を構成するキャリアを順次読み出す一方、他の前記メモリに対し、前記書き込みアドレス算出部から与えられたアドレス情報に従って前記あるシンボルの後のシンボルの有効データ領域を構成するキャリアの書き込みを行うメモリ制御部を備えることを特徴とする。そして、このような処理を繰り返すことにより、送信側で無作為に配列されたキャリアを、送信側で無作為に配列される前の状態の配列に並び替えることができる。
【００１５】
デランダマイズとは、例えば送信側で無作為に配列されたキャリアを、前記送信側で無作為に配列される前の状態の配列に並び替えることである。デロテーションとは、例えば送信側でセグメント毎に定まった数のキャリア分循環して配列されたキャリアを、送信側で循環して配列される前の状態の配列に並び替えることである。
【００１７】
このような処理を繰り返すことにより、送信側で無作為に配列されたキャリアを、送信側で無作為に配列される前の状態の配列に並び替えることができる。
【００１８】
前記書き込みアドレス算出部は、送信側でランダムに配置されたキャリアを順番に配置させるようにメモリ内に書き込むための書き込むアドレス情報が格納されている記憶部を備えていても良い。
【００３０】
【発明の実施の形態】
＜ＯＦＤＭ方式＞
まず、ＯＦＤＭ方式による信号について、図面を参照して簡単に説明する。図１に示すように、ＯＦＤＭ方式の信号は、１フレーム毎に、２０４個のシンボルが形成される。そして、各シンボルには、各種データで構成された有効シンボル区間と、正確な搬送波再生やシンボルタイミングの検出のためのガードインターバルやヌルキャリアで構成された無効シンボル区間を有するとともに、図２のように、有効シンボル区間に１３個のセグメントが設けられる。
【００３１】
更に、このセグメントには、図３のように、ｎ個のキャリアが設けられ、このキャリアのうちｍ個がデータキャリアとなり、ｎ−ｍ個がパイロットキャリアとなる。このセグメント内に設けられたパイロットキャリアより得られるパイロット信号は、周波数領域での波形等化処理を行うために、位相や振幅がどのようにひずんでいるかという情報を得るための参照信号である。又、データキャリア数及びパイロットキャリア数は、下の表のようになる。尚、下の表では、３つのモードの例について挙げており、それぞれ、１セグメント内に構成されるデータキャリア数、パイロットキャリア数、及びキャリアの総数を表す。
【００３２】
【表１】
又、ＯＦＤＭ方式における信号の変調方式には、ＤＱＰＳＫ方式、ＱＰＳＫ方式、１６ＱＡＭ方式、６４ＱＡＭ方式などが有り、それぞれにおいて、搬送波の振幅や位相を変更する処理であるマッピングの方法が異なる。これらの変調方式のうち、ＤＱＰＳＫ方式は差動変調方式、ＱＰＳＫ方式、１６ＱＡＭ方式、及び６４ＱＡＭ方式は同期変調方式と呼ばれ、差動変調方式と同期変調方式では、パイロット信号の種類や配置位置が異なる。
【００３４】
又、このＯＦＤＭ方式による信号は、各シンボル毎にセグメントの順番が入れ換えられたり、セグメント内のキャリアが周波数軸方向に又は時間軸方向に交錯（インターリーブ）して、誤り系列をランダムにして、伝送路のバースト的な誤りを分散させる。又、更に、データ符号の状態で、バイト単位で設定を行うバイトインターリーブやビット単位で設定を行うビットインターリーブを施すことによって、より誤りに強い信号とすることができる。
【００３５】
このようにＯＦＤＭ方式による信号は、各シンボルに複数のセグメントが構成されるため、１シンボル内の各セグメントに独立した変調方式を割り当て、同一の変調方式で変調されたセグメントを１つの階層としてグループ化（階層化）することができる。このように階層化を行うことによって、例えば、絶対に必要なデータを有するセグメントは、伝送路に対して耐性のあるＱＰＳＫ変調方式が施される階層に割り当て、それ以外のセグメントは、１６ＱＡＭ変調方式や６４ＱＡＭ変調方式が施される階層に割り当てるようにすることができる。このようにすることで、伝送路に雑音が重畳したり、フェージングが起きても、ＱＰＳＫ変調方式が施された階層内のセグメントは誤りなく受信できる可能性が高く、重要な情報を伝送することができる。
【００３６】
以下に、このようなＯＦＤＭ方式の放送信号を受信するデジタル放送受信装置について説明する。
【００３７】
＜第１の実施形態＞
本発明の第１の実施形態について、図面を参照して説明する。図４は、本実施形態のデジタル放送受信装置の内部構成を示すブロック図である。又、図５は、図４のデジタル放送受信装置に設けられた周波数デインターリーバの内部構成を示すブロック図である。
【００３８】
１．全体の構成と動作
図４のデジタル放送受信装置は、アンテナ１と、アンテナ１で受信した放送信号より所望のチャンネルの放送信号を選択するチューナ２と、チューナ２で選択された放送信号をデジタル信号に変換するＡ／Ｄ変換回路３と、Ａ／Ｄ変換回路３より与えられる放送信号より同期パルスを得る同期回路４と、同期回路４より放送信号とともに同期パルスが与えられ同期パルスに基づいたＦＦＴウィンドウより放送信号にＦＦＴを施すＦＦＴ回路５と、ＦＦＴが施された放送信号より情報用信号とＴＭＣＣ信号を分割するＯＦＤＭフレームデコーダ６と、ＯＦＤＭフレームデコーダ６より与えられる情報用信号を復調する情報用信号復調回路７と、同じくＯＦＤＭフレームデコーダ６より与えられるＴＭＣＣ信号をＴＭＣＣ復号化するＴＭＣＣ復号化回路８とを有する。
【００３９】
これらのブロックが構成されたデジタル放送受信装置は、アンテナ１で受信した放送信号より、視聴者の所望するチャンネルの放送信号が、チューナ２によって獲得される。このチューナ２で獲得された放送信号がＡ／Ｄ変換回路３でデジタル信号に変換される。そして、この受信した放送信号より有効シンボルを得るように、Ａ／Ｄ変換回路３より与えられるデジタル信号より、同期回路４で有効シンボルに同期した同期パルスが生成される。又、このデジタル信号が、同期回路４を介して、同期回路４で生成された同期パルスとともに、ＦＦＴ回路１０５に与えられ、同期パルスによって設定されたＦＦＴウィンドウに基づいて、ＦＦＴが施される。
【００４０】
そして、このようにＦＦＴが施された放送信号が、ＯＦＤＭフレームデコーダ６において、方式制御用信号であるＴＭＣＣ信号と、前述した差動方式や同期方式などで変調された情報用信号に、分離される。そして、情報用信号が、情報用信号復調回路７で復調されるとともに、ＴＭＣＣ復号化回路８でＴＭＣＣ信号が復号化される。
【００４１】
情報用信号復調回路７では、差動方式で変調された情報用信号が与えられたとき、差動復調化が行われる。又、同期方式で変調された情報用信号が与えられたときは、そのパイロット信号が与えられる方式に応じてＳＰ（Scattered Pilot）復調又はＣＰ（Continual Pilot）復調が施される。このとき、そのパイロット信号に基づいて、情報用信号の波形等化を行う。又、ＴＭＣＣ復号化回路８で復号化されたＴＭＣＣデータは、情報用信号の変調方式やビタビ複合率などの情報を有している。
【００４２】
又、このデジタル放送受信装置は、情報用信号復調回路７で復調された情報用信号が与えられてセグメント毎にパイロット信号を検出するパイロット信号検出回路９と、パイロット信号検出回路９を介して情報用信号が与えられるとともにＴＭＣＣ復号化回路８で復号化されて得られるＴＭＣＣデータが与えられるＴＭＣＣ情報解析回路１０と、ＴＭＣＣ情報解析回路１０を通して情報用信号が与えられる周波数デインターリーバ１１と、周波数デインターリーバ１１で周波数軸方向に対するデインターリーブが施された信号が与えられる時間デインターリーバ１２とが設けられる。
【００４３】
これらのブロックが構成されたデジタル放送受信装置は、パイロット信号検出回路９において、各セグメントにおけるパイロット信号の位置を検出する。そして、ＴＭＣＣ情報解析回路１０に、この検出された各セグメント毎のパイロット信号の位置と情報用信号、及びＴＭＣＣデータが与えられる。このＴＭＣＣ情報解析回路１０では、ＴＭＣＣデータより情報用信号の変調方式及びビタビ複合率などの情報を解析するとともに、周波数デインターリーバ１１に情報用信号を送出する。
【００４４】
周波数デインターリーバ１１では、送出された情報用信号を、各シンボル毎に、そのシンボル内のセグメントを元の配置に戻すためにセグメントの並び替えを行う。そして、各セグメント毎に、セグメント内のデインターリーブが行われた後、各シンボル毎に、セグメント間のデインターリーブが行うことによって、周波数軸方向にデインターリーブが施され、周波数軸方向のキャリアの並び替えが施される。（尚、この動作の詳細については後述する。）
【００４５】
又、このとき、情報用信号よりパイロット信号となる信号が除去されて出力される。即ち、上記の表におけるモード１の情報用信号が与えられたとき、周波数デインターリーバ１１に１０８個の信号が入力されるが、この周波数デインターリーバ１１より出力される信号は、データを有する９６個となる。そして、周波数軸方向にデインターリーブが施された情報用信号が、時間デインターリーバ１２において、時間軸方向についてデインターリーブされ、時間軸方向のキャリアの並び替えが施される。
【００４６】
更に、このデジタル放送受信装置は、時間軸方向にデインターリーブが施された情報用信号にデマッピングを施すデマッピング回路１３と、デマッピングされて得た信号を数ビット毎にデインターリーブするビットデインターリーバ１４と、このビットデインターリーバ１４より与えられる信号にデパンクチャードを施すデパンクチャード回路１５と、このデパンクチャードが施された信号とヌルパケット生成回路１６からのヌルパケットが与えられてＴＳを再生するＴＳ再生回路１７と、この再生されたＴＳをビタビ復号化するビタビ復号化回路１８と、ビタビ復号化されたＴＳを数バイト毎にデインターリーブするバイトデインターリーバ１９と、このバイトデインターリーバ１９より与えられるＴＳに対してエネルギー拡散の除去を行うエネルギー逆拡散回路２０と、エネルギー逆拡散回路２０より与えられるＴＳをＲＳ復号化するＲＳ復号化回路２１とを有する。
【００４７】
これらのブロックが構成されたデジタル放送受信装置は、時間軸方向にデインターリーブが施された情報用信号が、デマッピング回路１３において、その情報用信号に施された変調方式に応じたデマッピングが行われる。即ち、デマッピング回路１３では、入力された情報用信号の位相と振幅よりその信号の変調方式におけるビット割り当てが行われる。そして、このようにデマッピングされた情報用信号が、ビットデインターリーバ１４で数ビット毎にデインターリーブされ、情報用信号におけるビット毎の並び替えが行われる。
【００４８】
このビット毎にデインターリーブが施された情報用信号は、デパンクチャード回路１５において、送信側で消去されたデータを元のデータ位置に補うことによってデパンクチャードが施される。そして、ＴＳ再生回路１７において、このデパンクチャードが施された情報用信号と、ヌルパケット生成回路１６より与えられるヌルパケットが合成されてＴＳが再生される。このように再生されたＴＳは、ビタビ復号化回路１８でビタビ復号化された後、バイトデインターリーバ１９で数バイト毎にデインターリーブされ、このＴＳにおけるバイト毎の並び替えが行われる。
【００４９】
このバイト毎にデインターリーブが施されたＴＳは、エネルギー逆拡散回路２０において、擬似ランダム信号が除去されて、エネルギー拡散が除去される。そして、ＲＳ復号化回路２１で、ＲＳ復号化されることによって、誤り訂正符号に基づいた誤り訂正が行われる。このように復号化された信号が外部に出力され、更に信号処理が施された後、再生又は記録される。
【００５０】
２．周波数デインターリーバ
（２−ａ）構成
このように構成されたデジタル放送受信装置において、周波数デインターリーバ１１の内部構成及びその動作について、以下に説明する。図５に示す周波数デインターリーバ１１は、ＴＭＣＣ情報解析回路１０（図４）より情報用信号が入力されるメモリ制御部２２と、１シンボルのキャリアが格納されるメモリ２３，２４と、メモリ制御部２２に書き込みアドレス情報を与える書き込みアドレス算出部２５と、メモリ制御部２２に読み出しアドレス情報を与える読み出しアドレス算出部２６とを有する。
【００５１】
又、書き込みアドレス算出部２５は、各セグメント内でランダムに配置されたキャリアを順番に配置させるようにメモリ内に書き込むための書き込みアドレス情報が格納されているデランダマイズデータＲＯＭ２７と、デランダマイズデータＲＯＭ２７内の書き込みアドレス情報を読み出すデランダマイズ回路２８と、セグメントのヘッダ位置にあるべきキャリアをヘッダ位置に配置するようにデランダマイズ回路２８で読み出された書き込みアドレス情報の順番を入れ換えるデローテーション回路２９と、デローテーション回路２９より与えられる書き込みアドレス情報の順番をセグメント毎に入れ換えるセグメント並び替えアドレス設定回路３０とを有する。更に、読み出しアドレス算出部２６は、シンボル毎に、セグメント間のデインターリーブを行うための読み出しアドレス情報の順番をメモリ制御部２３に与えるセグメント間デインターリーバ３１を有する。
【００５２】
（２−ｂ）全体動作の概要
このように構成される周波数デインターリーバ１１の動作について、以下に説明する。まず、周波数デインターリーバ１１全体の動作の概要を説明する。メモリ制御部２２に入力される情報用信号は、シンボル毎にデータ信号となる各キャリアに番号（以下、「キャリア番号」とする）が与えられているとともに、又、パイロット信号となる各キャリアはその位置がパイロット信号検出回路９（図４）で検出されている。そして、シンボル毎に入力されるデータ信号となる各キャリアは、書き込みアドレス算出部２５でそのキャリア番号に対して決定されたメモリ２３又はメモリ２４のアドレスに格納される。尚、今、メモリ２３に格納されたものとする。このように、データ信号となる各キャリアがメモリ２３に格納されている間、パイロット信号となる各キャリアは除去される。
【００５３】
このように１シンボルのキャリアが、書き込みアドレス算出部２５によって設定されたメモリ２３内のアドレスに順に格納されるように、メモリ制御部２２によって制御されて、メモリ２３内に格納されると、読み出しアドレス算出部２６によって設定されたアドレスの順にメモリ２３に格納されたキャリアの読み出しが行われる。このようにしてメモリ２３内に格納された１シンボル分のキャリアがメモリ制御部２２によってキャリア番号順に読み出されて、時間デインターリーバ１２（図４）に出力されるとともに、次のシンボル内のキャリアが入力され、書き込みアドレス算出部２５より与えられるアドレスに基づいてメモリ２４に格納される。
【００５４】
このようにして、各シンボル内のキャリアの並び替えが行われる周波数デインターリーバ１１における書き込みアドレス算出部２５と読み出しアドレス算出部２６の動作について、以下に図面を参照して説明する。
【００５５】
（２−ｃ）書き込みアドレス算出部
この書き込みアドレス算出部２５では、各セグメント内のキャリアのデランダマイズ及びデローテーション及びセグメント並び替え処理演算が施されて、書き込みアドレスが得られる。まず、このデランダマイズ、デローテーション及びセグメント並び替えについて、説明する。
【００５６】
ｃ−１．デランダマイズ
図６（ａ）のように、１セグメント内においてキャリア番号３２，２６，６９，５１，３５，…，３，１，４，２４の順に配列されているキャリアが入力されるものとする。（但し、説明の便宜上、このセグメント内のパイロット信号となるキャリアは考慮されていない。）このように、ランダムな状態で配置されたセグメント内の各キャリアを、キャリア番号順に配列させることがデランダマイズである。このようにデランダマイズを施すことによって、図６（ｂ）のように、キャリア番号０，１，２，３，４，…，９２，９３，９４，９５のように、キャリア番号順に、セグメント内の各キャリアが並び替えられる。
【００５７】
ｃ−２．デローテーション
図７（ａ）のように、１セグメント内においてキャリア番号２，３，４，５，６，…，９４，９５，０，１の順に配列されているキャリアが入力されるものとする。（但し、説明の便宜上、このセグメント内のパイロット信号となるキャリアは考慮されていない。）このように、セグメント内で循環されて配置された各キャリアを、キャリア番号順に配列させることがデローテーションである。このようにデローテーションを施すことによって、図７（ｂ）のように、キャリア番号０，１，２，３，４，…，９２，９３，９４，９５のように、キャリア番号順に、セグメント内の各キャリアが並び替えられる。尚、上述したデランダマイズとこのデローテーションが施されることによって、セグメント内のデインターリーブが施されることとなる。
【００５８】
ｃ−３．セグメント並び替え
図８（ａ）のように、１シンボル内において、１３個のセグメントが、その番号（以下、「セグメント番号」とする）１１，９，７，５，３，１，０，２，４，６，８，１０，１２の順に入力されるものとする。このように、ある規定に沿って配置されたシンボル内の各セグメントを、セグメント番号順に配列させることがセグメント並び替えである。このようにセグメント並び替えを施すことによって、図８（ｂ）のように、セグメント番号０，１，２，３，４，５，６，７，８，９，１０，１１，１２のように、セグメント番号順に、シンボル内の各セグメントが並び替えられる。
【００５９】
ｃ−４．書き込みアドレス算出部の動作
次に、書き込みアドレス算出部２５の動作について、メモリ制御部２２に入力される情報用信号が、１シンボルが３つのセグメント、１セグメントが５つのキャリアで構成されるものとして、説明する。又、このとき、セグメント番号を０〜２とし、セグメント０，１，２に設けられたキャリアのキャリア番号を、それぞれ、０-0〜０-4、１-0〜１-4、２-0〜２-4とする。
【００６０】
今、図１０（ａ）のように、１シンボルの情報用信号が、セグメント番号１，０，２の順に入力されているものとされ、キャリアが、キャリア番号１-2，１-0，１-4，１-1，１-3，０-3，０-0，０-2，０-1，０-4，２-3，２-0，２-2，２-4，２-1の順に入力されているものとする。
【００６１】
このように１シンボルの情報用信号が入力される際、デランダマイズ回路２８によって、デランダマイズデータＲＯＭ２７より、まず、セグメント０，１，２の順に書き込みアドレスが読み出される。この書き込みアドレスは、各セグメント内でローテーションされる前のランダマイズされたキャリアのキャリア番号に応じたものとなる。よって、書き込みアドレスが、図１０（ｂ）のように、そのアドレス番号が０-3，０-0，０-2，０-1，０-4，１-3，１-2，１-0，１-4，１-1，２-4，２-1，２-3，２-0，２-2の順に読み出される。尚、このアドレス番号は、キャリア番号に対応して番号付けされているものとする。
【００６２】
そして、読み出された書き込みアドレスが、デローテーション回路２９によって、各セグメント毎に、そのセグメント番号分、循環される。即ち、図１０（ｃ）のように、アドレス番号０-3，０-0，０-2，０-1，０-4，１-2，１-0，１-4，１-1，１-3，２-3，２-0，２-2，２-4，２-1の順に、その書き込みアドレスの送出される順序が変更される。そして、セグメント並び替えアドレス設定回路３０によって、このようにデローテーション回路２９において循環された書き込みアドレスが、セグメント単位で並び替えられる。即ち、図１０（ｄ）のように、アドレス番号１-2，１-0，１-4，１-1，１-3，０-3，０-0，０-2，０-1，０-4，２-3，２-0，２-2，２-4，２-1の順にメモリ制御部２２に与えられる。
【００６３】
このような順で書き込みアドレスがメモリ制御部２２に与えられると、メモリ制御部２２に入力される１シンボル分の各キャリアを、その入力される順に、与えられた書き込みアドレスのアドレス番号に相当するメモリ２３又はメモリ２４内のアドレス位置に格納する。即ち、キャリア番号１-2，１-0，１-4，…の順に入力されるキャリアが、それぞれ、そのアドレス番号が１-2，１-0，１-4，…となるメモリ２３又はメモリ２４内のアドレス位置に格納される。よって、図１０（ｅ）のように、キャリア番号０-0〜０-4，１-0〜１-4，２-0〜２-4の各キャリアが、アドレス番号０-0〜０-4，１-0〜１-4，２-0〜２-4となるメモリ２３又はメモリ２４内のアドレス位置に格納される。
【００６４】
（２−ｄ）読み出しアドレス算出部
この読み出しアドレス算出部２６では、各セグメント間のキャリアのデインターリーブを施すための読み出しアドレスが得られる。まず、このセグメント間デインターリーブについて、説明する。
【００６５】
ｄ−１．セグメント間デインターリーブ
図９（ａ）のように、メモリ２３又はメモリ２４内に、セグメント番号０，１，２，…，１３の順にセグメントが格納されるとともに、セグメント番号０，１，２，…，１３の各セグメント内においてキャリア番号０-0，０-1，０-2，…，０-95、１-0，１-1，１-2，…，１-95、２-0，２-1，２-2，…，２-95、…、１３-0，１３-1，１３-2，…，１３-95の順にキャリアが格納されているものとする。（但し、説明の便宜上、各セグメント内のパイロット信号となるキャリアは考慮されていない。）このように配置されたシンボル内の各キャリアを、図９（ｂ）のように、キャリア番号０-0，１-0，２-0，…，１３-0、０-1，１-1，２-1，…，１３-1、０-2，１-2，２-2，…，１３-2、…、０-95，１-95，２-95，…，１３-95の順に配列させることがセグメント間デインターリーブである。
【００６６】
ｄ−２．読み出しアドレス算出部の動作
次に、読み出しアドレス算出部２６の動作について、前述した図１０の例を用いて説明する。即ち、図１０（ｅ）のように、キャリア番号０-0〜０-4，１-0〜１-4，２-0〜２-4の各キャリアが、アドレス番号０-0〜０-4，１-0〜１-4，２-0〜２-4となるメモリ２３又はメモリ２４内のアドレス位置に格納されている。このとき、読み出しアドレス算出部２６であるセグメント間デインターリーバ３１よりメモリ制御部２２に、図１０（ｆ）のように、読み出しアドレスが、アドレス番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に与えられる。
【００６７】
よって、そのアドレス番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に、このアドレス番号に対応するメモリ２３又はメモリ２４内のアドレス位置に格納されているキャリアがメモリ制御部２２によって読み出されて出力される。よって、１シンボルのキャリアが、キャリア番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に、メモリ制御部２２より出力される。
【００６８】
（２−ｅ）周波数デインターリーバの他の構成
本実施形態において、書き込みアドレス算出部で、デランダマイズ及びデローテーション及びセグメント並び替え処理を行うための書き込みアドレスが算出されるとともに、読み出しアドレス算出部で、セグメント間デインターリーブ処理を行うための読み出しアドレスが算出するような構成にしたが、周波数デインターリーバにおいて、セグメント並び替え及びデランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うものであれば、周波数デインターリーバを他の構成としても構わない。
【００７１】
又、書き込みアドレス算出部で、セグメント並び替え処理を行うための書き込みアドレスが算出されるとともに、デランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うための読み出しアドレスが算出するような構成としても構わない。
【００７２】
このように、書き込みアドレス算出部で、セグメント並び替え及びデランダマイズ及びデローテーション及びセグメント間デインターリーブのうちのいずれかの処理を行うための書き込みアドレスが算出されるとともに、読み出しアドレス算出部で、残りの処理を行うための読み出しアドレスが算出されるような構成にすることで、周波数デインターリーバにおいて、セグメント間デインターリーブ処理を行うことができる。但し、デランダマイズ及びデローテーションが終了した後、セグメント間デインターリーブを行うようにする必要がある。
【００７３】
＜第２の実施形態＞
本発明の第２の実施形態について、図面を参照して説明する。図１１は、本実施形態のデジタル放送受信装置の内部構成を示すブロック図である。又、図１２は、図４のデジタル放送受信装置に設けられたセグメント並び替え回路の内部構成を示すブロック図である。又、図１３ は、図４のデジタル放送受信装置に設けられた周波数デインターリーバの内部構成を示すブロック図である。尚、図１１のデジタル放送受信装置において、図４のデジタル放送受信装置と同一の目的で使用する部分については、同一の符号を付してその詳細な説明は省略する。
【００７４】
１．全体の構成
図１１のデジタル放送受信装置は、アンテナ１と、チューナ２と、Ａ／Ｄ変換回路３と、同期回路４と、ＦＦＴ回路５と、ＯＦＤＭフレームデコーダ６と、情報用信号復調回路７と、ＴＭＣＣ復号化回路８と、パイロット信号検出回路９と、ＴＭＣＣ情報解析回路１０と、時間デインターリーバ１２と、デマッピング回路１３と、ビットデインターリーバ１４と、デパンクチャード回路１５と、ヌルパケット生成回路１６と、ＴＳ再生回路１７と、ビタビ復号化回路１８と、バイトデインターリーバ１９と、エネルギー逆拡散回路２０と、ＲＳ復号化回路２１と、情報用信号復調回路７で復調された情報用信号が与えられてセグメントの並び替えを行うセグメント並び替え回路３２と、ＴＭＣＣ情報解析回路１０より与えられる情報用信号を周波数軸方向にデインターリーブする周波数デインターリーバ３３とを有する。
【００７５】
このように、本実施形態のデジタル放送受信装置では、第１の実施形態（図４）のデジタル放送受信装置に設けられた周波数デインターリーバ１１の代わりに、セグメントの並び替えを行うセグメント並び替え回路３２と、周波数軸方向のデインターリーブを行う周波数デインターリーバ３３とを設けた構成となる。尚、その他のブロックの動作については、第１の実施形態のデジタル放送受信装置に設けられた各ブロックと同様の動作を行うため、その動作の説明については第１の実施形態を参照するものとして、省略する。
【００７６】
２．セグメント並び替え回路
（２−ａ）構成
図１２に示すように、セグメント並び替え回路３２は、情報用信号復調回路７（図１１）より情報用信号が入力されるメモリ制御部３４と、１シンボルのキャリアが格納されるメモリ３５，３６と、メモリ制御部３４に書き込みアドレス情報を与える書き込みアドレス算出部３７とを有する。又、書き込みアドレス算出部３７は、書き込みアドレス情報の順番をセグメント毎に入れ換えるセグメント並び替えアドレス設定回路３８で構成される。
【００７７】
（２−ｂ）動作
このような構成のセグメント並び替え回路３２は、図８（ａ）のように、１シンボルの情報用信号を構成する１３個のセグメントが、セグメント番号１１，９，７，５，３，１，０，２，４，６，８，１０，１２の順にメモリ３４に入力されると、書き込みアドレス算出部３７より与えられる書き込みアドレスの順にメモリ３５又はメモリ３６に格納される。
【００７８】
よって、図８（ｂ）のように、セグメント番号０，１，２，３，４，５，６，７，８，９，１０，１１，１２の順に、シンボル内の各セグメントが並び替えられてメモリ３５又はメモリ３６に格納される。そして、メモリ３５又はメモリ３６に一旦格納された１シンボル分の情報用信号は、セグメント番号０，１，２，３，４，５，６，７，８，９，１０，１１，１２の順に、メモリ制御部３４よりパイロットパルス検出回路９に出力される。このように、メモリ３５からの読み出し動作が行われているとき、次のシンボルの情報用信号がセグメント並び替えが行われて、メモリ３６に格納される。
【００７９】
即ち、図１４（ａ）のように、第１の実施形態と同様、１シンボルの情報用信号が、セグメント番号１，０，２の順に入力されているものとされ、キャリアが、キャリア番号１-2，１-0，１-4，１-1，１-3，０-3，０-0，０-2，０-1，０-4，２-3，２-0，２-2，２-4，２-1の順に入力されているものとする。更に、各セグメント内のキャリアは、各セグメントにおいて、セグメント番号分のキャリアがずれてローテーションされているものとする。尚、図１４において、パイロット信号となるキャリアは図示していない。
【００８０】
このように１シンボルの情報用信号が入力される際、書き込みアドレスが、図１４（ｂ）のように、アドレス番号１-0，１-1，１-2，１-3，１-4，０-0，０-1，０-2，０-3，０-4，２-0，２-1，２-2，２-3，２-4の順にメモリ制御部３４に与えられる。そして、メモリ制御部３４に入力される１シンボル分の各キャリアを、その入力される順に、与えられた書き込みアドレスのアドレス番号に相当するメモリ３５又はメモリ３６内のアドレス位置に格納する。
【００８１】
即ち、キャリア番号１-4，１-1，１-3，…の順に入力されるキャリアが、それぞれ、そのアドレス番号が１-2，１-0，１-4，…となるメモリ３５又はメモリ３６内のアドレス位置に格納される。よって、キャリア番号０-3，０-0，０-2，０-1，０-4，１-2，１-0，１-4，１-1，１-3，２-3，２-0，２-2，２-4，２-1の各キャリアが、アドレス番号０-0，０-1，０-2，０-3，０-4，１-0，１-1，１-2，１-3，１-4，２-0，２-1，２-2，２-3，２-4となるメモリ３５又はメモリ３６内のアドレス位置に格納される。
【００８２】
そして、このアドレス番号０-0，０-1，０-2，…の順に、そのアドレス位置に格納される１シンボル分のキャリアがメモリ３５又はメモリ３６より読み出されて出力される。即ち、図１４（ｃ）のように、キャリア番号０-3，０-0，０-2，０-1，０-4，１-2，１-0，１-4，１-1，１-3，２-3，２-0，２-2，２-4，２-1の順に、各キャリアがメモリ制御部３４より出力される。
【００８３】
（２−ｃ）セグメント並び替え回路の他の構成
本実施形態において、セグメント並び替え処理を行うための書き込みアドレスが算出される書き込みアドレス算出回路が設けられた構成にしたが、この書き込みアドレス算出回路の代わりにセグメント並び替え処理を行うための読み出しアドレスが算出される読み出しアドレス算出回路が設けられた構成としても構わない。
【００８４】
３．周波数デインターリーバ
（３−ａ）構成
図１３に示す周波数デインターリーバ３３は、ＴＭＣＣ情報解析回路１０（図１１）より情報用信号が入力されるメモリ制御部３９と、１シンボルのキャリアが格納されるメモリ４０，４１と、メモリ制御部３９に書き込みアドレス情報を与える書き込みアドレス算出部４２と、メモリ制御部３９に読み出しアドレス情報を与える読み出しアドレス算出部２６とを有する。
【００８５】
又、書き込みアドレス算出部４２は、それぞれ第１の実施形態と同様の動作を行う、デランダマイズデータＲＯＭ２７と、デランダマイズ回路２８と、デローテーション回路２９とを有する。更に、読み出しアドレス算出部２６は、第１の実施形態と同様、シンボル毎に、セグメント間のデインターリーブを行うための読み出しアドレス情報の順番をメモリ制御部３９に与えるセグメント間デインターリーバ３１を有する。このように、デランダマイズデータＲＯＭ２７、デランダマイズ回路２８、デローテーション回路２９、及びセグメント間デインターリーバ３１は、第１の実施形態と同様の構成であるので、その詳細な説明は、第１の実施形態を参照するものとして、省略する。
【００８６】
（３−ｂ）全体動作の概要
このように構成される周波数デインターリーバ３３の動作について、以下に説明する。まず、周波数デインターリーバ３３全体の動作の概要を説明する。メモリ制御部３９に入力される情報用信号は、シンボル毎にデータ信号となる各キャリア番号が与えられているとともに、又、パイロット信号となる各キャリアはその位置がパイロット信号検出回路９（図１１）で検出されている。そして、シンボル毎に入力されるデータ信号となる各キャリアは、書き込みアドレス算出部４２でそのキャリアの番号に対して決定されたメモリ４０又はメモリ４１のアドレスに格納される。尚、今、メモリ４０に格納されたものとする。このように、データ信号となる各キャリアがメモリ４０に格納されている間、パイロット信号となる各キャリアは除去される。
【００８７】
このように１シンボルのキャリアが、書き込みアドレス算出部４２によって設定されたメモリ４０内のアドレスに順に格納されるように、メモリ制御部３９によって制御されて、メモリ４０内に格納されると、読み出しアドレス算出部２６によって設定されたアドレス順にメモリ４０に格納されたキャリアの読み出しが行われる。このようにしてメモリ４０内に格納された１シンボル分のキャリアがメモリ制御部３９によってキャリア番号順に読み出されて、時間デインターリーバ１２（図１１）に出力されるとともに、次のシンボル内のキャリアが入力され、書き込みアドレス算出部４２より与えられるアドレスに基づいてメモリ４１に格納される。
【００８８】
このようにして、各シンボル内のキャリアの並び替えが行われる周波数デインターリーバ３３における書き込みアドレス算出部４２及び読み出しアドレス算出部２６の動作について、以下に図面を参照して説明する。
【００８９】
（３−ｃ）書き込みアドレス算出部
この書き込みアドレス算出部４２では、各セグメント内のキャリアのデランダマイズ及びデローテーション処理演算が施されて、書き込みアドレスが得られる。尚、このデランダマイズ及びデローテーションについては、上述したとおりである。
【００９０】
上述したようにセグメント並び替え回路３２で、図１４（ｃ）のように、１シンボルにおけるセグメントの並び替えが施された情報用信号内のキャリアが、パイロットパルス検出回路９及びＴＭＣＣ情報解析回路１０を介して、キャリア番号０-3，０-0，０-2，０-1，０-4，１-2，１-0，１-4，１-1，１-3，２-3，２-0，２-2，２-4，２-1の順に、入力されるときの動作を一例として、以下に、周波数デインターリーバ３３の動作について説明する。
【００９１】
このように１シンボルの情報用信号が入力される際、デランダマイズデータＲＯＭ２７、デランダマイズ回路２８及びデーローテーション回路２９によって、より、書き込みアドレスが、図１４（ｄ）のように、アドレス番号０-3，０-0，０-2，０-1，０-4，１-2，１-0，１-4，１-1，１-3，２-3，２-0，２-2，２-4，２-1の順に配列される。そして、このように配列された書き込みアドレスが、メモリ制御部３９に与えられる。
【００９２】
このような順で書き込みアドレスがメモリ制御部３９に与えられると、メモリ制御部３９に入力される１シンボル分の各キャリアを、その入力される順に、与えられた書き込みアドレスのアドレス番号に相当するメモリ４０又はメモリ４１内のアドレス位置に格納する。即ち、キャリア番号０-3，０-0，０-2，…の順に入力されるキャリアが、それぞれ、そのアドレス番号が０-3，０-0，０-2，…となるメモリ４０又はメモリ４１内のアドレス位置に格納される。よって、図１４（ｅ）のように、キャリア番号０-0〜０-4，１-0〜１-4，２-0〜２-4の各キャリアが、アドレス番号０-0〜０-4，１-0〜１-4，２-0〜２-4となるメモリ４０又はメモリ４１内のアドレス位置に格納される。
【００９３】
（３−ｄ）読み出しアドレス算出部
この読み出しアドレス算出部２６では、各セグメント間のキャリアのデインターリーブを施すための読み出しアドレスが得られる。上述したように、今、図１４（ｅ）のように、キャリア番号０-0〜０-4，１-0〜１-4，２-0〜２-4の各キャリアが、アドレス番号０-0〜０-4，１-0〜１-4，２-0〜２-4となるメモリ４０又はメモリ４１内のアドレス位置に格納されている。このとき、読み出しアドレス算出部２６であるセグメント間デインターリーブ回路３２よりメモリ制御部３９に、読み出しアドレスが、図１４（ｆ）のように、アドレス番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に与えられる。
【００９４】
よって、そのアドレス番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に、このアドレス番号に対応するメモリ４０又はメモリ４１内のアドレス位置に格納されているキャリアがメモリ制御部３９によって読み出されて出力される。よって、１シンボルのキャリアが、キャリア番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に、メモリ制御部３９より出力される。
【００９５】
（３−ｅ）周波数デインターリーバの他の構成
本実施形態において、書き込みアドレス算出部で、デランダマイズ及びデローテーション処理を行うための書き込みアドレスが算出されるとともに、読み出しアドレス算出部で、セグメント間デインターリーブ処理を行うための読み出しアドレスが算出するような構成にしたが、周波数デインターリーバにおいて、デランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うものであれば、周波数デインターリーバを他の構成としても構わない。
【００９６】
即ち、例えば、書き込みアドレス算出部において、デランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うための書き込みアドレスが算出されるようにして、メモリ内に格納された１シンボル分のキャリアを格納されたアドレスのアドレス番号順に出力するようにして、読み出しアドレス算出部を省略したようなものとしても構わない。
【００９７】
又、逆に、書き込みアドレス算出部を省略するとともに、読み出しアドレス算出部において、デランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うための読み出しアドレスが算出されるようにして、メモリ制御部に入力された１シンボル分のキャリアを入力された順にメモリに格納し、そして、読み出しアドレス算出部で算出されたアドレス番号順にメモリ内に格納されたキャリアを読み出すような構成としても構わない。
【００９８】
又、書き込みアドレス算出部で、デローテーション処理を行うための書き込みアドレスが算出されるとともに、読み出しアドレス算出部で、デランダマイズ及びセグメント間デインターリーブ処理を行うための読み出しアドレスが算出するような構成としても構わない。
【００９９】
このように、書き込みアドレス算出部で、デランダマイズ及びデローテーション及びセグメント間デインターリーブのうちのいずれかの処理を行うための書き込みアドレスが算出されるとともに、読み出しアドレス算出部で、残りの処理を行うための読み出しアドレスが算出されるような構成にすることで、周波数デインターリーバにおいて、デランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うことができる。但し、デランダマイズ及びデローテーションが終了した後、セグメント間デインターリーブを行うようにする必要がある。
【０１００】
本実施形態のように、パイロット信号検出回路の前段にセグメント並び替え回路を設けることによって、セグメントがセグメント番号の順に並び替えられた情報用信号をパイロット信号検出回路に送出することができる。よって、第１の実施形態と比べて、パイロット検出回路において、その入力されるセグメントのセグメント番号の認識が容易になる。よって、第１の実施形態と比べて、パイロット信号検出回路の負担を低減することができるため、その回路規模も縮小することができる。
【０１０１】
尚、第１及び第２の実施形態において、受信された放送信号における１シンボル内のセグメントが全て同一の変調方式で変調されたものとして説明したが、上述したように、受信する放送信号を１シンボル内に異なる変調方式で変調されたセグメントで構成された階層を有するものとしても構わない。このとき、デマッピング、ビットデインターリーブ、デパンクチャード、バイトデインターリーブ、及びエネルギー逆拡散処理を、各階層のセグメント毎に行う必要があるため、それぞれの信号処理を行う回路ブロックに入力する際、１シングル内のセグメントを階層毎に分離する必要がある。
【０１０２】
又、各階層の変調方式が、差動変調方式と同期変調方式とに分かれている場合、情報用信号復調回路において、差動変調方式で変調されたセグメントの信号が差動復調されるように、又、同期変調方式で変調されたセグメントの信号がＳＰ復調又はＣＰ復調されるように、個々の変調方式に応じて復調動作を変更する必要がある。
【０１０３】
又、セグメント並び替え、デランダマイズ、デローテーション、及びセグメント間デインターリーブなどのキャリアの並び替え処理を行うために、メモリ制御部によって、２つのメモリを交互に書き込み及び読み出しすることで行うようにしたが、メモリ制御部への伝送速度を適切な速度に設定することで、１つのメモリで、１シンボル毎にキャリアの並び替え処理を行えるようにしても構わない。即ち、キャリアの並び替えを行うために、まず、１シンボルのメモリの書き込み及び読み出しをメモリ制御で行うと、次のシンボルのメモリの書き込み及び読み出しをメモリ制御部で行って、次のシンボルのキャリアの並び替えを行う。
【０１０４】
【発明の効果】
本発明によると、キャリア群の並び替え処理、キャリア群内の並び替え処理、キャリア群間の並び替え処理の少なくとも２つの処理を、キャリア群並び替え回路において行うようにしたので、従来のように、３つの処理毎にメモリやメモリ制御部を設ける必要がなくなった。よって、これらの処理を行うための回路部分の回路規模及び装置全体の規模を縮小することができる。
【図面の簡単な説明】
【図１】ＯＦＤＭ方式における信号の１フレームの構成を示す図。
【図２】ＯＦＤＭ方式における信号の１シンボルの構成を示す図。
【図３】ＯＦＤＭ方式における信号の１セグメントの構成を示す図。
【図４】第１の実施形態のデジタル放送受信装置の内部構成を示すブロック図。
【図５】図４のデジタル放送受信装置に設けられた周波数デインターリーバの内部構成を示すブロック図。
【図６】デランダマイズ処理を説明するためのイメージ図。
【図７】デローテーション処理を説明するためのイメージ図。
【図８】セグメント並び替え処理を説明するためのイメージ図。
【図９】セグメント間デインターリーブ処理を説明するためのイメージ図。
【図１０】図５の周波数デインターリーバの動作を示す図。
【図１１】第２の実施形態のデジタル放送受信装置の内部構成を示すブロック図。
【図１２】図１１のデジタル放送受信装置に設けられたセグメント並び替え回路の内部構成を示すブロック図。
【図１３】図１１のデジタル放送受信装置に設けられた周波数デインターリーバの内部構成を示すブロック図。
【図１４】図１２のセグメント並び替え回路及び図１３の周波数デインターリーバの動作を示す図。
【図１５】従来のデジタル放送受信装置の内部構成を示すブロック図。
【図１６】図１５のデジタル放送受信装置に設けられたセグメント並び替え回路及び周波数デインターリーバの内部構成を示すブロック図。
【符号の説明】
１ アンテナ
２ チューナ
３ Ａ／Ｄ変換回路
４ 同期回路
５ ＦＦＴ回路
６ ＯＦＤＭフレームデコーダ
７ 情報用信号復調回路
８ ＴＭＣＣ復号化回路
９ パイロット信号検出回路
１０ ＴＭＣＣ情報解析回路
１１ 周波数デインターリーバ
１２ 時間デインターリーバ
１３ デマッピング回路
１４ ビットデインターリーバ
１５ デパンクチャード回路
１６ ヌルパケット生成回路
１７ ＴＳ再生回路
１８ ビタビ復号化回路
１９ バイトデインターリーバ
２０ エネルギー逆拡散回路
２１ ＲＳ復号化回路
Claims (2)
- １シンボルの有効データ領域内に複数のキャリアで構成されるセグメントが複数構成される直交周波数分割多重変調された放送信号を受信するデジタル放送受信装置において、
受信した放送信号を復調する復調回路と、
復調回路で復調されたキャリアの並び替えを行うキャリア並び替え回路と、を有し、
該キャリア並び替え回路は、
１シンボルの有効データ領域を構成するキャリアが格納される少なくとも２つのメモリと、
復調回路で復調されたキャリアに対してデランダマイズ及びデローテーション及びセグメント並び替え処理を行った後のアドレスを前記メモリへの書き込みアドレスとして算出する書き込みアドレス算出部と、
前記メモリに記憶されたキャリアに対してセグメント間デインタリーブ処理を行った後のアドレスを前記メモリからの読み出しアドレスとして算出する読み出しアドレス算出部と、
一の前記メモリに対し、前記書き込みアドレス算出部から与えられたアドレス情報に従ってあるシンボルの有効データ領域を構成するキャリアの書き込みを順次行う一方、他の前記メモリから、前記読み出しアドレス算出部から与えられたアドレス情報に従って前記あるシンボルよりも前のシンボルの有効データ領域を構成するキャリアを順次読み出し、
前記一のメモリへの前記あるシンボルの有効データを構成する全てのキャリアの書き込み、及び前記他のメモリからの前記前のシンボルの有効データを構成する全てのキャリアの読み出しが終了したのち、
前記一のメモリから、前記読み出しアドレス算出部から与えられたアドレス情報に従って前記あるシンボルの有効データ領域を構成するキャリアを順次読み出す一方、他の前記メモリに対し、前記書き込みアドレス算出部から与えられたアドレス情報に従って前記あるシンボルの後のシンボルの有効データ領域を構成するキャリアの書き込みを行うメモリ制御部を備えることを特徴とする、デジタル放送受信装置。 - １シンボルの有効データ領域内に複数のキャリアで構成されるセグメントが複数構成される直交周波数分割多重変調された放送信号を受信するデジタル放送受信装置において、
受信した放送信号を復調する復調回路と、
復調回路で復調されたキャリアの並び替えを行うキャリア並び替え回路と、を有し、
該キャリア並び替え回路は、
１シンボルの有効データ領域を構成するキャリアが格納される少なくとも２つのメモリと、
復調回路で復調されたキャリアに対してデランダマイズ及びデローテーションを行った後のアドレスを前記メモリへの書き込みアドレスとして算出する書き込みアドレス算出部と、
前記メモリに記憶されたキャリアに対してセグメント間デインタリーブ処理を行った後のアドレスを前記メモリからの読み出しアドレスとして算出する読み出しアドレス算出部と、
一の前記メモリに対し、前記書き込みアドレス算出部から与えられたアドレス情報に従ってあるシンボルの有効データ領域を構成するキャリアの書き込みを順次行う一方、他の前記メモリから、前記読み出しアドレス算出部から与えられたアドレス情報に従って前記あるシンボルよりも前のシンボルの有効データ領域を構成するキャリアを順次読み出し、
前記一のメモリへの前記あるシンボルの有効データを構成す全てのキャリアの書き込み、及び前記他のメモリからの前記前のシンボルの有効データを構成する全てのキャリアの読み出しが終了したのち、
前記一のメモリから、前記読み出しアドレス算出部から与えられたアドレス情報に従っ て前記あるシンボルの有効データ領域を構成するキャリアを順次読み出す一方、他の前記メモリに対し、前記書き込みアドレス算出部から与えられたアドレス情報に従って前記あるシンボルの後のシンボルの有効データ領域を構成するキャリアの書き込みを行うメモリ制御部を備えることを特徴とする、デジタル放送受信装置。
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