JP3986780B2 - 相補型プッシュプル増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体による１対の高周波入力信号の半波を増幅する能動素子と前記高周波入力信号の残りの半波を増幅する反能動素子とを用いた相補素子にて構成される相補型プッシュプル増幅器に関するものである。
【０００２】
【従来の技術】
一般に半導体増幅素子を用いて構成する増幅器では、広い周波数帯域、高い効率で、かつ高い線形性を実現するために、プッシュプル構成が用いられている。そのような相補型プッシュプル増幅器では、動作点を電力効率のよいＢ級動作点におくのが一般的である。Ｂ級相補型プッシュプル増幅器とは、２つの能動素子に例えば平衡不平衡変換器を用いて電位が等しく位相が１８０°異なる信号を入力し、それぞれ正電位（もしくは負電位）の部分のみを増幅した後、例えば平衡不平衡変換器を用いて再度合成することによって、ひずみを小さくし電力を効率よく増幅する増幅器のことである。
【０００３】
しかしながら、前述のように平衡不平衡変換機を用いた場合には、回路規模が大きくなるという問題点が生じる。そのため、２つの能動素子の一方に反能動素子を用いることによって、回路の小型化を実現し、高効率かつ高線形性を実現する相補型プッシュプル構成を用いることもある。ここで、能動素子および反能動素子とはＮ型ＦＥＴとＰ型ＦＥＴのような双対性を有する半導体増幅素子のことをいう。
【０００４】
図１１は、例えば特開平１１−２０５０４９号公報に記述された従来の相補型プッシュプル増幅器を示す等価回路図である。図において、１は入力端子、２および３は直流阻止コンデンサ、４および５は入力バイアス印加用抵抗、６および７は電源端子、８は能動素子としてのＮ型ＦＥＴ、９は反能動素子としてのＰ型ＦＥＴ、１０および１１は出力バイアス印加用インダクタ、１２および１３は電源端子、１４および１５は接地端子、１６は直流阻止コンデンサ、１７は出力端子である。
【０００５】
次に動作について説明する。
図１１に示す相補型プッシュプル増幅器においては、入力端子１で受けられた信号はＮ型ＦＥＴ８およびＰ型ＦＥＴ９に入力される。Ｎ型ＦＥＴ８では入力バイアス印加用抵抗４および出力バイアス印加用インダクタ１０を介して供給されたバイアスにより決定された動作点から入力される信号の０°から１８０°までの位相分の信号を増幅して出力する。また、Ｐ型ＦＥＴ９では入力バイアス印加用抵抗５および出力バイアス印加用インダクタ１１を介して供給されたバイアスにより決定された動作点から入力される信号の１８０°から３６０°までの位相分の信号を増幅して出力する。Ｎ型ＦＥＴ８およびＰ型ＦＥＴ９から出力された信号は出力端子１７によって合成される。
【０００６】
このように、Ｎ型ＦＥＴ８とＰ型ＦＥＴ９から構成される1対の相補素子を用いて相補型プッシュプル増幅器を構成することにより、これら２つのトランジスタに、例えば平衡不平衡変換器を用いて電位が等しく位相が１８０°異なる信号を入力する必要がないため、回路の小型化を実現することができる。さらに１対の相補素子をともにＢ級動作させることによって高効率化を実現できる。さらにＮ型ＦＥＴ８およびＰ型ＦＥＴ９は双対性を有するため出力端子１７によって合成された出力信号は入力信号の全波を増幅することになり、低ひずみ化を実現できる。
【０００７】
【発明が解決しようとする課題】
従来の相補型プッシュプル増幅器は以上のように構成されているので、そのような従来例の相補型プッシュプル増幅器を用いた場合、素子規模の大きい出力バイアス印加用インダクタ１０，１１を用いる必要があり、さらに低ひずみ化を実現するためには、例えばＮ型ＦＥＴ８のような能動素子と、例えばＰ型ＦＥＴ９のような反能動素子とによって増幅された波形は電位が等しく位相が１８０°異なる必要があるが、通常能動素子と反能動素子の特性は異なるため、それを実現することは困難であり、さらに反能動素子の特性は能動素子の特性に比べて一般的に劣るため、それぞれの素子の特性をあわせる際に能動素子の特性を十分にひきだすことができないなどの課題があった。
【０００８】
この発明は上記のような課題を解決するためになされたもので、回路の小型化を実現し、能動素子と反能動素子の特性をそろえて連続的な正弦波を実現することを可能にし、高利得、高効率で、かつ低ひずみな特性を有する相補型プッシュプル増幅器を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る相補型プッシュプル増幅器は、ソースが接地されたＮ型ＦＥＴを能動素子、ソースが電源に接続されたＰ型ＦＥＴを反能動素子とし、Ｎ型ＦＥＴのソースと接地端子との間にＮ型ＦＥＴの利得および位相の調整を行って、Ｎ型ＦＥＴとＰ型ＦＥＴの特性をそろえる特性調整素子を装荷し、Ｐ型ＦＥＴのソースを電源に接続して、両者のゲートの接続点をそれぞれコンデンサを介して入力端子に接続し、ドレインの接続点を出力端子とし、Ｎ型ＦＥＴとＰ型ＦＥＴのゲートに異なるバイアス電圧を与えると共に、Ｎ型ＦＥＴとＰ型ＦＥＴのバイアス点をＡ級またはＡＢ級としたものである。
【００１２】
この発明に係る相補型プッシュプル増幅器は、特性調整用インダクタを特性調整素子として用いたものである。
【００１３】
この発明に係る相補型プッシュプル増幅器は、特性調整用抵抗を特性調整素子として用いたものである。
【００１４】
この発明に係る相補型プッシュプル増幅器は、Ｎ型ＦＥＴとＰ型ＦＥＴの特性をそろえるために、Ｎ型ＦＥＴの位相、もしくは利得と位相の調整を行う特性調整素子を、Ｎ型ＦＥＴのゲートと入力端子との間に装荷したものである。
【００１５】
この発明に係る相補型プッシュプル増幅器は、特性調整用抵抗を特性調整素子として用いたものである。
【００１６】
この発明に係る相補型プッシュプル増幅器は、特性調整用遅延素子を特性調整素子として用いたものである。
【００２２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による相補型プッシュプル増幅器を示す等価回路図である。図において、１はこの相補型プッシュプル増幅器に入力される信号を受け取る入力端子であり、２および３は入力端子１で受けた信号の直流成分を除去する直流阻止コンデンサである。４および５はこの直流阻止コンデンサ２または３に接続され、当該相補型プッシュプル増幅器の動作点を決定するための入力バイアスを印加する入力バイアス印加用抵抗であり、６および７はこの入力バイアス印加用抵抗４または５に入力バイアス用の電源を供給するための電源端子である。
【００２３】
１８および１９はこの実施の形態１による相補型プッシュプル増幅器を構成する１対の相補素子であり、１８は反能動素子としてのＰ型ＦＥＴ、１９はそのドレインがＰ型ＦＥＴ１８のドレインに接続された能動素子としてのＮ型ＦＥＴである。２０はこのＰ型ＦＥＴ１８のソースに接続され、当該相補型プッシュプル増幅器の動作点を決定するための出力バイアスを供給する電源端子であり、２１はＮ型ＦＥＴ１９のソースを接地するための接地端子である。１６はこのＰ型ＦＥＴ１８とＮ型ＦＥＴ１９のドレインに接続された直流成分除去用の直流阻止コンデンサであり、１７はこの直流阻止コンデンサ１６にて直流成分が除去された、Ｐ型ＦＥＴ１８およびＮ型ＦＥＴ１９からの信号を合成して外部に出力する出力端子である。
【００２４】
なお、上記入力端子１、直流阻止コンデンサ２，３および１６、入力バイアス印加用抵抗４，５、電源端子６，７、出力端子１７は図１１に同一符号を付して示した従来のそれらと同等の部分である。
【００２５】
次に動作について説明する。
図１に示すこの実施の形態１における相補型プッシュプル増幅器では、入力端子１で受けた信号が、直流阻止コンデンサ２または３を介してＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のゲートに入力される。反能動素子としてのＰ型ＦＥＴ１８では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子としてのＮ型ＦＥＴ１９では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、およびＰ型ＦＥＴ１８を介して電源端子２０から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００２６】
このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９にて増幅された信号は、各Ｐ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレインからそれぞれ出力されて、直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。なお、Ｎ型ＦＥＴ１９のソースは接地端子２１によって接地されており、電源端子２０からはＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレイン・ソース間電位が供給されている。また、このＰ型ＦＥＴ１８とＮ型ＦＥＴ１９のドレインへの出力バイアスの供給は、単一の電源端子２０にて共通に行われている。
【００２７】
以上のように、この実施の形態１によれば、Ｐ型ＦＥＴ１８とＮ型ＦＥＴ１９のゲート電圧として異なる電圧を与えることができるため、各ＦＥＴの動作（バイアス）点の調整が実現できるという効果が得られる。
【００２８】
また、Ｐ型ＦＥＴ１８とＮ型ＦＥＴ１９のドレインにバイアスを供給する電源端子２０は共通化および単一電源化できるため低価格化が可能となり、さらに、Ｎ型ＦＥＴ１９のドレインは直接電源に接続されることなく、Ｐ型ＦＥＴ１８を介してバイアスが供給されるため、多段接続化が可能となって、高利得化が可能になるなどの効果も得られる。
【００２９】
なお、入力バイアス構成は図１に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００３０】
実施の形態２．
実施の形態２による相補型プッシュプル増幅器は、実施の形態１で説明した相補型プッシュプル増幅器と同じ構成なので、同一部分には同じ符号を用い、その詳細説明を省略し、図１を用いて異なる設定、及び動作について説明する。
実施の形態２による相補型プッシュプル増幅器は、実施の形態１で説明したものと比べ、能動素子としてのＮ型ＦＥＴと反能動素子としてのＰ型ＦＥＴのバイアス点を、Ａ級またはＡＢ級に設定した点が異なる。
【００３１】
次に動作について説明する。
実施の形態１と同様、図１に示すこの実施の形態２による相補型プッシュプル増幅器は、入力端子１で受けた信号が、直流阻止コンデンサ２または３を介してＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のゲートに入力される。
反能動素子としてのＰ型ＦＥＴ１８では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子としてのＮ型ＦＥＴ１９では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、およびＰ型ＦＥＴ１８を介して電源端子２０から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。また、これらＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９の動作点はＡ級またはＡＢ級にて動作するバイアス点に設定される。
【００３２】
このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９にて増幅された信号は、各Ｐ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレインからそれぞれ出力されて、直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。また、Ｐ型ＦＥＴ１８とＮ型ＦＥＴ１９の出力側は共にハイインピーダンス状態となる。なお、Ｎ型ＦＥＴ１９のソースは接地端子２１によって接地されており、電源端子２０からはＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレイン・ソース間電位が供給されている。また、このＰ型ＦＥＴ１８とＮ型ＦＥＴ１９のドレインへの出力バイアスの供給は、単一の電源端子２０にて共通に行われている。
【００３３】
以上のように、この実施の形態２によれば、相補型プッシュプル増幅動作時において、Ｐ型ＦＥＴ１８とＮ型ＦＥＴ１９の出力側は、共にハイインピーダンスとなるため、出力バイアス印加用インダクタが不要となり、回路の小型化を実現できるという効果が得られる。
【００３４】
なお、この実施の形態２は、実施の形態１と同様に、入力バイアス構成は図１に示した構成に限られるものではなく、また入出力整合を用いるようにしてもよい。
【００３５】
実施の形態３．
図２はこの発明の実施の形態２による相補型プッシュプル増幅器を示す等価回路図である。図において、１は入力端子、２，３および１６は直流阻止コンデンサ、４，５は入力バイアス印加用抵抗、６，７は電源端子、１７は出力端子、１８はこの実施の形態１による相補型プッシュプル増幅器の反能動素子としてのＰ型ＦＥＴ、１９は同じく能動素子としてのＮ型ＦＥＴ、２０は電源端子、２１は接地端子であり、これらは図１に同一符号を付して示した実施の形態１のそれらと同等の部分であるため、詳細な説明は省略する。
【００３６】
また、２２はＮ型ＦＥＴ１９のソースと接地端子２１との間に装荷され、Ｎ型ＦＥＴ１９の利得および位相を調整して、この能動素子としてのＮ型ＦＥＴ１９と反能動素子としてのＰ型ＦＥＴ１８の特性をそろえる特性調整素子としての特性調整用インダクタである。
【００３７】
次に動作について説明する。
図２に示すこの実施の形態２における相補型プッシュプル増幅器では、入力端子１で受けた信号が、直流阻止コンデンサ２または３を介してＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のゲートに入力される。反能動素子としてのＰ型ＦＥＴ１８では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子としてのＮ型ＦＥＴ１９では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、およびＰ型ＦＥＴ１８を介して電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００３８】
このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９にて増幅された信号は、各Ｐ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレインからそれぞれ出力され、直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。ここで、Ｎ型ＦＥＴ１９のソースは特性調整用インダクタ２２を介して接地端子２１に接続され、接地端子２１により接地されている。このように、Ｎ型ＦＥＴ１９と接地端子２１の間に特性調整用インダクタ２２を装荷することにより、Ｎ型ＦＥＴ１９の利得を低減させることができ、さらに位相を遅延させることが可能になる。従って、この特性調整用インダクタ２２のインダクタ値を調整することで、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろえることができる。なお、電源端子２０からはＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレイン・ソース間電位が供給されている。
【００３９】
以上のように、この実施の形態３によれば、実施の形態１および実施の形態２の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、Ｎ型ＦＥＴ１９と接地端子２１の間に特性調整用インダクタ２２を装荷しているので、この特性調整用インダクタ２２の調整を行うことにより、Ｎ型ＦＥＴ１９の利得を低減させ、位相を遅延させて、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろえることができ、良好な低ひずみ特性を有する相補型プッシュプル増幅器を実現することが可能になるなどの効果が得られる。
【００４０】
なお、この場合も実施の形態１と同様に、入力バイアス構成は図２に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００４１】
実施の形態４．
図３はこの発明の実施の形態４による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図１と同一符号を付してその説明を省略する。図において、２３はＮ型ＦＥＴ１９のソースと接地端子２１との間に装荷され、Ｎ型ＦＥＴ１９の利得および位相を調整して、この能動素子としてのＮ型ＦＥＴ１９と反能動素子としてのＰ型ＦＥＴ１８の特性をそろえる特性調整素子としての特性調整用抵抗である。
【００４２】
次に動作について説明する。
図３に示すこの実施の形態４における相補型プッシュプル増幅器では、入力端子１で受けた信号が、直流阻止コンデンサ２または３を介してＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のゲートに入力される。反能動素子としてのＰ型ＦＥＴ１８では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子としてのＮ型ＦＥＴ１９では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、およびＰ型ＦＥＴ１８を介して電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００４３】
このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９にて増幅された信号は、各Ｐ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレインからそれぞれ出力されて、直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。ここで、Ｎ型ＦＥＴ１９のソースは特性調整用抵抗２３を介して接地端子２１に接続され、接地端子２１により接地されている。このように、Ｎ型ＦＥＴ１９と接地端子２１の間に特性調整用抵抗２３を装荷することにより、Ｎ型ＦＥＴ１９の利得を低減させることができ、さらに位相を遅延させることが可能になる。従って、この特性調整用抵抗２３の抵抗値を調整することで、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろえることができる。なお、電源端子２０からはＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレイン・ソース間電位が供給されている。
【００４４】
以上のように、この実施の形態３によれば、実施の形態１および実施の形態２の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、Ｎ型ＦＥＴ１９と接地端子２１の間に特性調整用抵抗２３を装荷しているので、この特性調整用抵抗２３の調整を行うことにより、Ｎ型ＦＥＴ１９の利得を低減させ、位相を遅延させて、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろえることができ、低ひずみ特性を有する相補型プッシュプル増幅器を実現することが可能になるなどの効果が得られる。
【００４５】
なお、この場合も上記各実施の形態の場合と同様に、入力バイアス構成は図３に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００４６】
実施の形態５．
図４はこの発明の実施の形態５による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図１と同一符号を付してその説明を省略する。図において、２４はＮ型ＦＥＴ１９のゲートと入力端子１（入力バイアス印加用抵抗５の接続点）との間に装荷され、Ｎ型ＦＥＴ１９の利得および位相を調整して、この能動素子としてのＮ型ＦＥＴ１９と反能動素子としてのＰ型ＦＥＴ１８の特性をそろえる特性調整素子としての特性調整用抵抗である。
【００４７】
次に動作について説明する。
図４に示すこの実施の形態５における相補型プッシュプル増幅器では、入力端子１で受けた信号が、一方では直流阻止コンデンサ２を介してＰ型ＦＥＴ１８のゲートに、他方では直流阻止コンデンサ３および特性調整用抵抗２４を介してＮ型ＦＥＴ１９のゲートに入力される。反能動素子としてのＰ型ＦＥＴ１８では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子としてのＮ型ＦＥＴ１９では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、およびＰ型ＦＥＴ１８を介して電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００４８】
このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９にて増幅された信号は、Ｐ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレインからそれぞれ出力されて、直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。このように、Ｎ型ＦＥＴ１９のゲートと入力端子１との間に特性調整用抵抗２４を装荷することにより、Ｎ型ＦＥＴ１９の利得を低減させることができ、さらに位相を遅延させることが可能になる。従って、この特性調整用抵抗２４の抵抗値を調整することにより、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろえることができる。ここで、Ｎ型ＦＥＴ１９のソースは接地端子２１によって接地されており、電源端子２０からはＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレイン・ソース間電位が供給されている。
【００４９】
以上のように、この実施の形態５によれば、実施の形態１および実施の形態２の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、Ｎ型ＦＥＴ１９のゲートと入力端子１との間に特性調整用抵抗２４を装荷しているので、この特性調整用抵抗２４の抵抗値を調整することにより、Ｎ型ＦＥＴ１９の利得を低減させ、位相を遅延させて、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろえることができ、連続的な正弦波を出力し、低ひずみ特性を有する相補型プッシュプル増幅器を実現することが可能になるなどの効果が得られる。
【００５０】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図４に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００５１】
実施の形態６．
図５はこの発明の実施の形態６による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図１と同一符号を付してその説明を省略する。図において、２５はＮ型ＦＥＴ１９のゲートと入力端子１（入力バイアス印加用抵抗５の接続点）との間に装荷され、Ｎ型ＦＥＴ１９の位相を調整して、この能動素子としてのＮ型ＦＥＴ１９と反能動素子としてのＰ型ＦＥＴ１８の特性をそろえる特性調整素子としての特性調整用遅延素子である。
【００５２】
次に動作について説明する。
図５に示すこの実施の形態６における相補型プッシュプル増幅器では、入力端子１で受けた信号が、一方では直流阻止コンデンサ２を介してＰ型ＦＥＴ１８のゲートに、他方では直流阻止コンデンサ３および特性調整用遅延素子２５を介してＮ型ＦＥＴ１９のゲートに入力される。反能動素子としてのＰ型ＦＥＴ１８では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子としてのＮ型ＦＥＴ１９では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、およびＰ型ＦＥＴ１８を介して電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００５３】
このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９において増幅された信号は、それぞれのドレインから出力されて、直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。このように、Ｎ型ＦＥＴ１９のゲートと入力端子１との間に特性調整用遅延素子２５を装荷することにより、Ｎ型ＦＥＴ１９の位相を遅延させることが可能になる。従って、この特性調整用遅延素子２５の遅延時間（遅延線路の線路長）を調整することにより、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろえることができる。ここで、Ｎ型ＦＥＴ１９のソースは接地端子２１によって接地されており、電源端子２０からはＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレイン・ソース間電位が供給されている。
【００５４】
以上のように、この実施の形態６によれば、実施の形態１および実施の形態２の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、Ｎ型ＦＥＴ１９のゲートと入力端子１との間に特性調整用遅延素子２５を装荷しているので、この特性調整用遅延素子２５を調整することにより、Ｎ型ＦＥＴ１９の位相を遅延させて、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろえることができ、低ひずみ特性を有する相補型プッシュプル増幅器を実現することが可能になるなどの効果が得られる。
【００５５】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図５に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００５６】
実施の形態７．
図６はこの発明の実施の形態７による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図１と同一符号を付してその説明を省略する。図において、２６はこの相補型プッシュプル増幅器にて用いられる１対の相補素子中の能動素子であり、２７は同じく反能動素子である。２８は第１のＰ型ＦＥＴであり、２９はそのドレインが第１のＰ型ＦＥＴ２８のゲートに接続された第１のＮ型ＦＥＴである。また、３０は第２のＮ型ＦＥＴであり、３１はそのドレインが第２のＮ型ＦＥＴ３０のゲートに接続された第２のＰ型ＦＥＴである。
【００５７】
これら第１のＰ型ＦＥＴ２８と第１のＮ型ＦＥＴ２９によるダーリントン回路によって能動素子２６が、第２のＮ型ＦＥＴ３０と第２のＰ型ＦＥＴ３１によるダーリントン回路によって反能動素子２７がそれぞれ構成されており、第１のＰ型ＦＥＴ２８と第２のＮ型ＦＥＴ３０とが互いのソースで接続されている。また、入力端子１は第１のＮ型ＦＥＴ２９のゲートと第２のＰ型ＦＥＴ３１のゲートに直流阻止コンデンサ２または３を介して接続されており、出力端子１７は第１のＰ型ＦＥＴ２８と第２のＮ型ＦＥＴ３０のソースに直流阻止コンデンサ１６を介して接続されている。
【００５８】
次に動作について説明する。
図６に示すこの実施の形態７における相補型プッシュプル増幅器では、入力端子１で受けた信号が直流阻止コンデンサ２または３を介して第１のＮ型ＦＥＴ２９と第２のＰ型ＦＥＴ３１のゲートに入力される。ここで、反能動素子２７内の第２のＰ型ＦＥＴ３１と第２のＮ型ＦＥＴ３０はダーリントン回路を形成しており、それら第２のＰ型ＦＥＴ３１と第２のＮ型ＦＥＴ３０の各電流増幅率の積に近似的に等しい大きな電流増幅率をもつＰ型ＦＥＴとして動作する。また同様に、能動素子２６内の第１のＮ型ＦＥＴ２９と第１のＰ型ＦＥＴ２８はダーリントン回路を形成しており、それら第１のＮ型ＦＥＴ２９と第１のＰ型ＦＥＴ２８の各電流増幅率の積に近似的に等しい大きな電流増幅率をもつＮ型ＦＥＴとして動作する。
【００５９】
この反能動素子２７を構成する第２のＰ型ＦＥＴ３１および第２のＮ型ＦＥＴ３０では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子２６を構成する第１のＮ型ＦＥＴ２９および第１のＰ型ＦＥＴ２８では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、および第２のＮ型ＦＥＴ３０を介して電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００６０】
ダーリントン回路により構成された等価的なＰ型ＦＥＴによる反能動素子２７で増幅された信号は第２のＮ型ＦＥＴ３０のソースから、等価的なＮ型ＦＥＴによる能動素子２６で増幅された信号は第１のＰ型ＦＥＴ２８のソースからそれぞれ出力される。これら能動素子２６と反能動素子２７の出力は直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。ここで、第１のＰ型ＦＥＴ２８と第１のＮ型ＦＥＴ２９のソースは接地端子２１によって接地されており、電源端子２０からは第１のＮ型ＦＥＴ２９と第２のＮ型ＦＥＴ３０、および第１のＰ型ＦＥＴ２８と第２のＰ型ＦＥＴ３１のドレイン・ソース間電位が供給されている。
【００６１】
以上のように、この実施の形態６によれば、実施の形態１の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、第１のＰ型ＦＥＴ２８と第１のＮ型ＦＥＴ２９をダーリントン接続して等価的にＮ型ＦＥＴを構成し、第２のＮ型ＦＥＴ３０と第２のＰ型ＦＥＴ３１をダーリントン接続して等価的にＰ型ＦＥＴを構成しているので、この等価的に構成されたＮ型ＦＥＴおよびＰ型ＦＥＴの電流増幅率が、それらを構成している第１のＰ型ＦＥＴ２８と第１のＮ型ＦＥＴ２９の電流増幅度の積、あるいは第２のＮ型ＦＥＴ３０と第２のＰ型ＦＥＴ３１の電流増幅度の積に近似的に等しくなるため、相補型プッシュプル増幅器の能動素子２６となるＮ型ＦＥＴ、および反能動素子２７となるＰ型ＦＥＴの特性は調整することなく自動的に等しくなるため、低ひずみ特性、および高出力特性に優れた増幅器を実現することが可能になるなどの効果が得られる。
【００６２】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図６に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００６３】
実施の形態８．
図７はこの発明の実施の形態８による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図１と同一符号を付してその説明を省略する。図において、３２はこの相補型プッシュプル増幅器にて用いられる１対の相補素子中の能動素子であり、３３は同じく反能動素子である。３４は第１のＰ型ＦＥＴであり、３５はそのドレインが第１のＰ型ＦＥＴ３４のゲートに接続された第１のＮ型ＦＥＴである。３６は第２のＮ型ＦＥＴであり、３７はそのドレインが第２のＮ型ＦＥＴ３６のゲートに接続された第２のＰ型ＦＥＴである。
【００６４】
また、３８はそのゲートが第１のＰ型ＦＥＴ３４のドレインに、ドレインが第１のＰ型ＦＥＴ３４のソースに、ソースが第１のＮ型ＦＥＴ３５のソースにそれぞれ接続された第３のＮ型ＦＥＴである。３９はそのゲートが第２のＮ型ＦＥＴ３６のソースに、ドレインが第２のＮ型ＦＥＴ３６のドレインと第２のＰ型ＦＥＴ３７のソースにそれぞれ接続された第４のＮ型ＦＥＴである。なお、これら第１のＰ型ＦＥＴ３４、第１のＮ型ＦＥＴ３５、および第３のＮ型ＦＥＴ３８と、第２のＮ型ＦＥＴ３６、第２のＰ型ＦＥＴ３７、および第４のＮ型ＦＥＴ３９はそれぞれダーリントン回路を形成している。
【００６５】
これら第１のＰ型ＦＥＴ３４、第１のＮ型ＦＥＴ３５、および第３のＮ型ＦＥＴ３８によるダーリントン回路によって能動素子３２が構成され、第２のＮ型ＦＥＴ３６、第２のＰ型ＦＥＴ３７、および第４のＮ型ＦＥＴ３９によるダーリントン回路によって反能動素子３３が構成されている。なお、この第３のＮ型ＦＥＴ３８のドレインおよび第１のＰ型ＦＥＴ３４のソースと第４のＮ型ＦＥＴ３９のソースとが互いに接続されている。また、入力端子１は第１のＮ型ＦＥＴ３５のゲートと第２のＰ型ＦＥＴ３７のゲートに直流阻止コンデンサ２または３を介して接続されており、出力端子１７は第１のＰ型ＦＥＴ３４のソース、第３のＮ型ＦＥＴ３８のドレインおよび第４のＮ型ＦＥＴ３９のソースに直流阻止コンデンサ１６を介して接続されている。
【００６６】
次に動作について説明する。
図７に示すこの実施の形態８における相補型プッシュプル増幅器では、入力端子１で受けた信号が直流阻止コンデンサ２または３を介して第１のＮ型ＦＥＴ３５と第２のＰ型ＦＥＴ３７のゲートに入力される。ここで、反能動素子３３内の第２のＰ型ＦＥＴ３７、第２のＮ型ＦＥＴ３６、および第４のＮ型ＦＥＴ３９はダーリントン回路を形成しており、それら第２のＰ型ＦＥＴ３７、第２のＮ型ＦＥＴ３６、第４のＮ型ＦＥＴ３９の各電流増幅率の積に近似的に等しい大きな電流増幅率をもつＰ型ＦＥＴとして動作する。また同様に、能動素子３２内の第１のＮ型ＦＥＴ３５、第１のＰ型ＦＥＴ３４、および第３のＮ型ＦＥＴ３８はダーリントン回路を形成しており、それら第１のＮ型ＦＥＴ３５、第１のＰ型ＦＥＴ３４、第３のＮ型ＦＥＴ３８の各電流増幅率の積に近似的に等しい大きな電流増幅率をもつＮ型ＦＥＴとして動作する。
【００６７】
この反能動素子３３を構成する第２のＰ型ＦＥＴ３７、第２のＮ型ＦＥＴ３６および第４のＮ型ＦＥＴ３９では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子３２を構成する第１のＮ型ＦＥＴ３５、第１のＰ型ＦＥＴ３４および第３のＮ型ＦＥＴ３８では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、および第４のＮ型ＦＥＴ３９を介して電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００６８】
ダーリントン回路により構成された等価的なＰ型ＦＥＴによる反能動素子３３で増幅された信号は第４のＮ型ＦＥＴ３９のソースから、等価的なＮ型ＦＥＴによる能動素子３２で増幅された信号は、第１のＰ型ＦＥＴ３４のソースおよび第３のＮ型ＦＥＴ３８のドレインからそれぞれ出力される。これら能動素子３２と反能動素子３３の出力は直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。ここで、第１のＮ型ＦＥＴ３５と第３のＮ型ＦＥＴ３８のソースは接地端子２１によって接地されており、電源端子２０からは第１、第２、第３および第４のＮ型ＦＥＴ３５，３６，３８，３９、および第１、第２のＰ型ＦＥＴ３４，３７のドレイン・ソース間電位が供給されている。
【００６９】
以上のように、この実施の形態８によれば、実施の形態１および実施の形態２の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、第１のＰ型ＦＥＴ３４、第１のＮ型ＦＥＴ３５、第３のＮ型ＦＥＴ３８をダーリントン接続して等価的にＮ型ＦＥＴを構成し、第２のＮ型ＦＥＴ３６と第２のＰ型ＦＥＴ３７、第４のＮ型ＦＥＴ３９をダーリントン接続して等価的にＰ型ＦＥＴを構成しているので、この等価的に構成されたＮ型ＦＥＴおよびＰ型ＦＥＴの電流増幅率が、それらを構成している各ＦＥＴの電流増幅度の積に近似的に等しくなるため、相補型プッシュプル増幅器の能動素子３２となるＮ型ＦＥＴ、および反能動素子３３となるＰ型ＦＥＴの特性は調整することなく自動的に等しくなるため、低ひずみ特性を実現することが可能になり、また、最終段のトランジスタにＮ型ＦＥＴ（第３のＮ型ＦＥＴ３８、第４のＮ型ＦＥＴ３９）を用いることで、高出力特性に優れた相補型プッシュプル増幅器を実現することができるなどの効果が得られる。
【００７０】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図７に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００７１】
実施の形態９．
図８はこの発明の実施の形態９による相補型プッシュプル増幅器を示す等価回路図である。図において、１ａ，１ｂは入力端子、２ａ，２ｂ，３ａ，３ｂは直流阻止コンデンサ、４ａ，４ｂ，５ａ，５ｂは入力バイアス印加用抵抗、６ａ，６ｂ，７ａ，７ｂは電源端子、１６ａ、１６ｂは直流阻止コンデンサ、１７は出力端子、１８ａ，１８ｂは反能動素子としてのＰ型ＦＥＴ、１９ａ，１９ｂは能動素子としてのＮ型ＦＥＴ、２０は電源端子、２１は接地端子であり、これらは図１に対応する符号を付して示した実施の形態１のそれらと同等の部分である。
【００７２】
この実施の形態９による相補型プッシュプル増幅器は、図１に示した実施の形態１の相補型プッシュプル増幅器を２回路、並列に組み合わせたものである。すなわち、入力端子１ａ、直流阻止コンデンサ２ａ，３ａ、入力バイアス印加用抵抗４ａ，５ａ、電源端子６ａ，７ａ、直流阻止コンデンサ１６ａ、Ｐ型ＦＥＴ１８ａ、Ｎ型ＦＥＴ１９ａによって一方のプッシュプル回路を構成し、入力端子１ｂ、直流阻止コンデンサ２ｂ，３ｂ、入力バイアス印加用抵抗４ｂ，５ｂ、電源端子６ｂ，７ｂ、直流阻止コンデンサ１６ｂ、Ｐ型ＦＥＴ１８ｂ、Ｎ型ＦＥＴ１９ｂによって他方のプッシュプル回路を構成している。また、入力端子１ａ，１ｂにはそれぞれ１８０゜位相の異なる信号が入力されるよう構成されている。なお、出力端子１７、電源端子２０、および接地端子２１は双方の相補型プッシュプル増幅器で共用されている。
【００７３】
次に動作について説明する。
各プッシュプル回路は実施の形態１の場合と同様の動作を行う。入力端子１ａ，１ｂで受けた位相が１８０゜異なる信号はそれぞれ、直流阻止コンデンサ２ａ，３ａまたは２ｂ，３ｂを介してＰ型ＦＥＴ１８ａ、１８ｂのゲート、およびＮ型ＦＥＴ１９ａ、１９ｂのゲートに入力される。Ｐ型ＦＥＴ１８ａ，１８ｂでは、入力バイアス印加用抵抗４ａ，４ｂを介して電源端子６ａ，６ｂから供給された入力バイアス、および電源端子２０から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、Ｎ型ＦＥＴ１９ａ，１９ｂでは、入力バイアス印加用抵抗５ａ，５ｂを介して電源端子７ａ，７ｂから供給された入力バイアス、およびＰ型ＦＥＴ１８ａ，１８ｂを介して電源端子２０から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００７４】
このように、２組のプッシュプル回路にて形成された増幅器は差動増幅回路を構成しているため、各プッシュプル回路のＮ型ＦＥＴ１９ａと１９ｂのソースを接続したＡ点は仮想接地点となる。また、Ｐ型ＦＥＴ１８ａとＮ型ＦＥＴ１９ａから出力された信号は、それらのドレインを接続したＢ点にて合成される。同様に、Ｐ型ＦＥＴ１８ｂとＮ型ＦＥＴ１９ｂから出力された信号は、それらのドレインを接続したＣ点にて合成される。さらにこれらＢ点およびＣ点で合成された信号は直流阻止コンデンサ１６ａ，１６ｂを介して出力端子１７に送られて合成されて外部に出力される。なお、Ｎ型ＦＥＴ１９のソースは接地端子２１によって接地されており、電源端子２０からはＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレイン・ソース間電位が供給されている。また、このＰ型ＦＥＴ１８ａ，１８ｂと、Ｎ型ＦＥＴ１９ａ，１９ｂのドレインへの出力バイアスの供給は、単一の電源端子２０にて共通に行われている。
【００７５】
以上のように、この実施の形態９によれば、実施の形態１および実施の形態２の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、Ｐ型ＦＥＴ１８ａとＮ型ＦＥＴ１９ａによるプッシュプル回路と、Ｐ型ＦＥＴ１８ｂとＮ型ＦＥＴ１９ｂによるプッシュプル回路は差動増幅回路を構成しており、Ａ点が仮想接地点となっているため、Ｎ型ＦＥＴ１８ａとＰ型ＦＥＴ１９ａから出力された信号とＮ型ＦＥＴ１８ｂとＰ型ＦＥＴ１９ｂから出力された信号とはともに、完全に電源電圧の半分の電圧を中心とした波形となって、低ひずみ特性を実現することが可能になるなどの効果が得られる
【００７６】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図８に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００７７】
実施の形態１０．
図９はこの発明の実施の形態１０による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図１と同一符号を付してその説明を省略する。図において、４０はＰ型ＦＥＴ１８の代わりに反能動素子を構成しているＰＮＰバイポーラトランジスタであり、４１は同じくＮ型ＦＥＴ１９の代わりに能動素子を構成しているＮＰＮバイポーラトランジスタである。なお、このＰＮＰバイポーラトランジスタ４０のエミッタは電源端子２０に、ＮＰＮバイポーラトランジスタ４１のエミッタは接地端子２１にそれぞれ接続されておいる。また、ＰＮＰバイポーラトランジスタ４０のベースとＮＰＮバイポーラトランジスタ４１のベースは互いに接続されて入力端子１となり、ＰＮＰバイポーラトランジスタ４０のコレクタとＮＰＮバイポーラトランジスタ４１のコレクタは互いに接続されて出力端子１７となっている。
【００７８】
このように、この実施の形態１０の相補型プッシュプル増幅器は、１対の相補素子の反能動素子として用いられているＰ型ＦＥＴ１８をＰＮＰバイポーラトランジスタ４０によって代替し、能動素子として用いられているＮ型ＦＥＴ１９をＮＰＮバイポーラトランジスタ４１によってそれぞれ代替して、Ｐ型ＦＥＴ１８またはＮ型ＦＥＴ１９のゲートをＰＮＰバイポーラトランジスタ４０またはＮＰＮバイポーラトランジスタ４１のベースに、ソースをエミッタに、ドレインをコレクタにそれぞれ対応させている点で、上記実施の形態１における相補型プッシュプル増幅器とは異なっている。
【００７９】
次に動作について説明する。
図９に示すこの実施の形態１０における相補型プッシュプル増幅器では、入力端子１で受けた信号が、直流阻止コンデンサ２または３を介してＰＮＰバイポーラトランジスタ４０およびＮＰＮバイポーラトランジスタ４１のベースに入力される。反能動素子としてのＰＮＰバイポーラトランジスタ４０では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子としてのＮＰＮバイポーラトランジスタ４１では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、およびＰＮＰバイポーラトランジスタ４０を介して電源端子２０から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００８０】
このＰＮＰバイポーラトランジスタ４０およびＮＰＮバイポーラトランジスタ４１によって増幅された信号は、それぞれのコレクタから出力されて、直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。ＰＮＰバイポーラトランジスタ４０とＮＰＮバイポーラトランジスタ４１の出力側はハイインピーダンスとなる。なお、ＮＰＮバイポーラトランジスタ４１のエミッタは接地端子２１によって接地されており、電源端子２０からはＰＮＰバイポーラトランジスタ４０およびＮＰＮバイポーラトランジスタ４１のコレクタ・エミッタ間電位が供給されている。また、このＰＮＰバイポーラトランジスタ４０とＮＰＮバイポーラトランジスタ４１のコレクタへの出力バイアスの供給は、単一の電源端子２０にて共通に行われている。
【００８１】
以上のように、この実施の形態１０によれば、相補型プッシュプル増幅動作時において、ＰＮＰバイポーラトランジスタ４０とＮＰＮバイポーラトランジスタ４１の出力側はハイインピーダンスとなり、出力バイアス印加用インダクタが不要となるため、回路の小型化を実現できるという効果が得られる。
【００８２】
また、ＰＮＰバイポーラトランジスタ４０とＮＰＮバイポーラトランジスタ４１に異なるバイアス電圧を与えることができるため、各バイポーラトランジスタのバイアス点の調整が実現できるという効果が得られる。
【００８３】
また、ＰＮＰバイポーラトランジスタ４０とＮＰＮバイポーラトランジスタ４１のコレクタにバイアスを供給する電源端子２０は共通化および単一電源化できるため低価格化が可能となり、さらに、ＮＰＮバイポーラトランジスタ４１のコレクタは直接電源に接続されることなく、ＰＮＰバイポーラトランジスタ４０を介してバイアスが供給されるため、多段接続化が可能となって、高利得化が可能になるなどの効果も得られる。
【００８４】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図９に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００８５】
以上、この実施の形態１０として、実施の形態１および実施の形態２の相補型プッシュプル増幅器に適用した場合について説明したが、その他にも、上記実施の形態３から実施の形態９の相補型プッシュプル増幅器に適用することも可能であり、それら各実施の形態と同様の効果を奏する。
【００８６】
実施の形態１１．
図１０はこの発明の実施の形態１１による相補型プッシュプル増幅器を示す説明図であり、相当部分には図１と同一符号を付してその説明を省略する。図において、４２は能動素子と反能動素子から形成される１対の相補素子が搭載されている１枚の半導体基板である。この実施の形態１０においては、１対の相補素子を用いた相補型プッシュプル増幅器の能動素子と反能動素子とを形成する、直流阻止コンデンサ２，３、入力バイアス印加用抵抗４，５、直流阻止コンデンサ１６、およびＰ型ＦＥＴ１８、Ｎ型ＦＥＴ１９は同一の半導体基板４２上に構成されている。
【００８７】
なお、その動作は、この発明の実施の形態１による相補型プッシュプル増幅器の場合と同様であるため、ここではその説明は割愛する。
【００８８】
このように、この実施の形態１１における相補型プッシュプル増幅器においては、上記実施の形態１の相補型プッシュプル増幅器の効果に加えて、同一の半導体基板４２上に１対の相補素子を形成することによって、低価格化および回路全体の小型化が実現できるという効果が得られる。
【００８９】
以上、この実施の形態１１として、実施の形態１の相補型プッシュプル増幅器に適用した場合について説明したが、その他にも、上記実施の形態２から実施の形態１０の相補型プッシュプル増幅器に適用することも可能であり、それら各実施の形態と同様の効果を奏する。
【００９０】
【発明の効果】
この発明によれば、１対の相補素子の能動素子をソースが接地されたＮ型ＦＥＴで、反能動素子をソースが電源端子に接続されたＰ型ＦＥＴで構成し、Ｎ型ＦＥＴのソースを接地し、Ｐ型ＦＥＴのソースを電源に接続するとともに、両者のゲートの接続点をそれぞれコンデンサを介して入力端子に接続し、両者のドレインの接続点を出力端子とし、両者のゲートバイアス電圧として異なる電圧を与えるように構成したので、各ＦＥＴのバイアス点の調整が実現でき、また、Ｐ型ＦＥＴとＮ型ＦＥＴのドレインにバイアスを供給する電源端子は共通化および単一電源化できるため、低価格化が可能となり、さらに、Ｎ型ＦＥＴのドレインは直接電源に接続されることなく、Ｐ型ＦＥＴを介してバイアスが供給されるため、多段接続化が可能となって高利得化が可能な相補型プッシュプル増幅器が得られるという効果がある。また、Ｎ型ＦＥＴとＰ型ＦＥＴのバイアス点をＡ級またはＡＢ級としたので、各ＦＥＴの出力側はハイインピーダンスとなり、出力バイアス印加用インダクタが不要となるため、回路の小型化を実現できるという効果がある。更に、Ｎ型ＦＥＴのソースと接地端子との間に、特性調整用インダクタや、特性調整用抵抗などによる特性調整素子を装荷するように構成したので、Ｎ型ＦＥＴの利得を低減させることができ、さらにその位相を遅延させることが可能となるため、この特性調整素子を調整することでＮ型ＦＥＴとＰ型ＦＥＴの特性をそろえることができ、その結果、ひずみ特性を改善することができるという効果がある。
【００９３】
この発明によれば、Ｎ型ＦＥＴのゲートと入力端子との間に、特性調整素子を装荷するように構成したので、Ｎ型ＦＥＴの位相の遅延、もしくは利得の低減と位相の遅延を行うことができるため、この特性調整素子を調整することでＮ型ＦＥＴとＰ型ＦＥＴの特性をそろえることが可能となり、ひずみ特性を改善することができるという効果がある。
【００９４】
この発明によれば、特性調整素子として特性調整用抵抗を用いるように構成したので、この特性調整用抵抗の抵抗値を調整することで、Ｎ型ＦＥＴの利得の低減および位相の遅延が可能となって、Ｎ型ＦＥＴとＰ型ＦＥＴの特性をそろえることができるという効果がある。
【００９５】
この発明によれば、特性調整素子として特性調整用遅延素子を用いるように構成したので、この特性調整用遅延素子の遅延時間を調整することで、Ｎ型ＦＥＴの位相の遅延が可能となり、Ｎ型ＦＥＴとＰ型ＦＥＴの特性をそろえることができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１および実施の形態２による相補型プッシュプル増幅器を示す等価回路図である。
【図２】 この発明の実施の形態３による相補型プッシュプル増幅器を示す等価回路図である。
【図３】 この発明の実施の形態４による相補型プッシュプル増幅器を示す等価回路図である。
【図４】 この発明の実施の形態５による相補型プッシュプル増幅器を示す等価回路図である。
【図５】 この発明の実施の形態６による相補型プッシュプル増幅器を示す等価回路図である。
【図６】 この発明の実施の形態７による相補型プッシュプル増幅器を示す等価回路図である。
【図７】 この発明の実施の形態８による相補型プッシュプル増幅器を示す等価回路図である。
【図８】 この発明の実施の形態９による相補型プッシュプル増幅器を示す等価回路図である。
【図９】 この発明の実施の形態１０による相補型プッシュプル増幅器を示す等価回路図である。
【図１０】 この発明の実施の形態１１による相補型プッシュプル増幅器を示す説明図である。
【図１１】 従来の相補型プッシュプル増幅器を示す等価回路図である。
【符号の説明】
１ 入力端子、２，３， 直流阻止コンデンサ、２ａ，２ｂ，３ａ，３ｂ 直流阻止コンデンサ、４，５ 入力バイアス印加用抵抗、４ａ，４ｂ，５ａ，５ｂ入力バイアス印加用抵抗、６，７ 電源端子、６ａ，６ｂ，７ａ，７ｂ 電源端子、１６ 直流阻止コンデンサ、１６ａ，１６ｂ 直流阻止コンデンサ、１７出力端子、１８ Ｐ型ＦＥＴ、１８ａ，１８ｂ Ｐ型ＦＥＴ、１９ Ｎ型ＦＥＴ、１９ａ，１９ｂ Ｎ型ＦＥＴ、２０ 電源端子、２１ 接地端子、２２ 特性調整用インダクタ（特性調整素子）、２３，２４ 特性調整用抵抗（特性調整素子）、２５ 特性調整用遅延素子（特性調整素子）、２６ 能動素子、２７ 反能動素子、２８ 第１のＰ型ＦＥＴ、２９ 第１のＮ型ＦＥＴ、３０ 第２のＮ型ＦＥＴ、３１ 第２のＰ型ＦＥＴ、３２ 能動素子、３３ 反能動素子、３４ 第１のＰ型ＦＥＴ、３５ 第１のＮ型ＦＥＴ、３６ 第２のＮ型ＦＥＴ、３７ 第２のＰ型ＦＥＴ、３８ 第３のＮ型ＦＥＴ、３９ 第４のＮ型ＦＥＴ、４０ ＰＮＰバイポーラトランジスタ、４１ ＮＰＮバイポーラトランジスタ、４２ 半導体基板。
【発明の属する技術分野】
この発明は、半導体による１対の高周波入力信号の半波を増幅する能動素子と前記高周波入力信号の残りの半波を増幅する反能動素子とを用いた相補素子にて構成される相補型プッシュプル増幅器に関するものである。
【０００２】
【従来の技術】
一般に半導体増幅素子を用いて構成する増幅器では、広い周波数帯域、高い効率で、かつ高い線形性を実現するために、プッシュプル構成が用いられている。そのような相補型プッシュプル増幅器では、動作点を電力効率のよいＢ級動作点におくのが一般的である。Ｂ級相補型プッシュプル増幅器とは、２つの能動素子に例えば平衡不平衡変換器を用いて電位が等しく位相が１８０°異なる信号を入力し、それぞれ正電位（もしくは負電位）の部分のみを増幅した後、例えば平衡不平衡変換器を用いて再度合成することによって、ひずみを小さくし電力を効率よく増幅する増幅器のことである。
【０００３】
しかしながら、前述のように平衡不平衡変換機を用いた場合には、回路規模が大きくなるという問題点が生じる。そのため、２つの能動素子の一方に反能動素子を用いることによって、回路の小型化を実現し、高効率かつ高線形性を実現する相補型プッシュプル構成を用いることもある。ここで、能動素子および反能動素子とはＮ型ＦＥＴとＰ型ＦＥＴのような双対性を有する半導体増幅素子のことをいう。
【０００４】
図１１は、例えば特開平１１−２０５０４９号公報に記述された従来の相補型プッシュプル増幅器を示す等価回路図である。図において、１は入力端子、２および３は直流阻止コンデンサ、４および５は入力バイアス印加用抵抗、６および７は電源端子、８は能動素子としてのＮ型ＦＥＴ、９は反能動素子としてのＰ型ＦＥＴ、１０および１１は出力バイアス印加用インダクタ、１２および１３は電源端子、１４および１５は接地端子、１６は直流阻止コンデンサ、１７は出力端子である。
【０００５】
次に動作について説明する。
図１１に示す相補型プッシュプル増幅器においては、入力端子１で受けられた信号はＮ型ＦＥＴ８およびＰ型ＦＥＴ９に入力される。Ｎ型ＦＥＴ８では入力バイアス印加用抵抗４および出力バイアス印加用インダクタ１０を介して供給されたバイアスにより決定された動作点から入力される信号の０°から１８０°までの位相分の信号を増幅して出力する。また、Ｐ型ＦＥＴ９では入力バイアス印加用抵抗５および出力バイアス印加用インダクタ１１を介して供給されたバイアスにより決定された動作点から入力される信号の１８０°から３６０°までの位相分の信号を増幅して出力する。Ｎ型ＦＥＴ８およびＰ型ＦＥＴ９から出力された信号は出力端子１７によって合成される。
【０００６】
このように、Ｎ型ＦＥＴ８とＰ型ＦＥＴ９から構成される1対の相補素子を用いて相補型プッシュプル増幅器を構成することにより、これら２つのトランジスタに、例えば平衡不平衡変換器を用いて電位が等しく位相が１８０°異なる信号を入力する必要がないため、回路の小型化を実現することができる。さらに１対の相補素子をともにＢ級動作させることによって高効率化を実現できる。さらにＮ型ＦＥＴ８およびＰ型ＦＥＴ９は双対性を有するため出力端子１７によって合成された出力信号は入力信号の全波を増幅することになり、低ひずみ化を実現できる。
【０００７】
【発明が解決しようとする課題】
従来の相補型プッシュプル増幅器は以上のように構成されているので、そのような従来例の相補型プッシュプル増幅器を用いた場合、素子規模の大きい出力バイアス印加用インダクタ１０，１１を用いる必要があり、さらに低ひずみ化を実現するためには、例えばＮ型ＦＥＴ８のような能動素子と、例えばＰ型ＦＥＴ９のような反能動素子とによって増幅された波形は電位が等しく位相が１８０°異なる必要があるが、通常能動素子と反能動素子の特性は異なるため、それを実現することは困難であり、さらに反能動素子の特性は能動素子の特性に比べて一般的に劣るため、それぞれの素子の特性をあわせる際に能動素子の特性を十分にひきだすことができないなどの課題があった。
【０００８】
この発明は上記のような課題を解決するためになされたもので、回路の小型化を実現し、能動素子と反能動素子の特性をそろえて連続的な正弦波を実現することを可能にし、高利得、高効率で、かつ低ひずみな特性を有する相補型プッシュプル増幅器を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る相補型プッシュプル増幅器は、ソースが接地されたＮ型ＦＥＴを能動素子、ソースが電源に接続されたＰ型ＦＥＴを反能動素子とし、Ｎ型ＦＥＴのソースと接地端子との間にＮ型ＦＥＴの利得および位相の調整を行って、Ｎ型ＦＥＴとＰ型ＦＥＴの特性をそろえる特性調整素子を装荷し、Ｐ型ＦＥＴのソースを電源に接続して、両者のゲートの接続点をそれぞれコンデンサを介して入力端子に接続し、ドレインの接続点を出力端子とし、Ｎ型ＦＥＴとＰ型ＦＥＴのゲートに異なるバイアス電圧を与えると共に、Ｎ型ＦＥＴとＰ型ＦＥＴのバイアス点をＡ級またはＡＢ級としたものである。
【００１２】
この発明に係る相補型プッシュプル増幅器は、特性調整用インダクタを特性調整素子として用いたものである。
【００１３】
この発明に係る相補型プッシュプル増幅器は、特性調整用抵抗を特性調整素子として用いたものである。
【００１４】
この発明に係る相補型プッシュプル増幅器は、Ｎ型ＦＥＴとＰ型ＦＥＴの特性をそろえるために、Ｎ型ＦＥＴの位相、もしくは利得と位相の調整を行う特性調整素子を、Ｎ型ＦＥＴのゲートと入力端子との間に装荷したものである。
【００１５】
この発明に係る相補型プッシュプル増幅器は、特性調整用抵抗を特性調整素子として用いたものである。
【００１６】
この発明に係る相補型プッシュプル増幅器は、特性調整用遅延素子を特性調整素子として用いたものである。
【００２２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による相補型プッシュプル増幅器を示す等価回路図である。図において、１はこの相補型プッシュプル増幅器に入力される信号を受け取る入力端子であり、２および３は入力端子１で受けた信号の直流成分を除去する直流阻止コンデンサである。４および５はこの直流阻止コンデンサ２または３に接続され、当該相補型プッシュプル増幅器の動作点を決定するための入力バイアスを印加する入力バイアス印加用抵抗であり、６および７はこの入力バイアス印加用抵抗４または５に入力バイアス用の電源を供給するための電源端子である。
【００２３】
１８および１９はこの実施の形態１による相補型プッシュプル増幅器を構成する１対の相補素子であり、１８は反能動素子としてのＰ型ＦＥＴ、１９はそのドレインがＰ型ＦＥＴ１８のドレインに接続された能動素子としてのＮ型ＦＥＴである。２０はこのＰ型ＦＥＴ１８のソースに接続され、当該相補型プッシュプル増幅器の動作点を決定するための出力バイアスを供給する電源端子であり、２１はＮ型ＦＥＴ１９のソースを接地するための接地端子である。１６はこのＰ型ＦＥＴ１８とＮ型ＦＥＴ１９のドレインに接続された直流成分除去用の直流阻止コンデンサであり、１７はこの直流阻止コンデンサ１６にて直流成分が除去された、Ｐ型ＦＥＴ１８およびＮ型ＦＥＴ１９からの信号を合成して外部に出力する出力端子である。
【００２４】
なお、上記入力端子１、直流阻止コンデンサ２，３および１６、入力バイアス印加用抵抗４，５、電源端子６，７、出力端子１７は図１１に同一符号を付して示した従来のそれらと同等の部分である。
【００２５】
次に動作について説明する。
図１に示すこの実施の形態１における相補型プッシュプル増幅器では、入力端子１で受けた信号が、直流阻止コンデンサ２または３を介してＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のゲートに入力される。反能動素子としてのＰ型ＦＥＴ１８では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子としてのＮ型ＦＥＴ１９では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、およびＰ型ＦＥＴ１８を介して電源端子２０から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００２６】
このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９にて増幅された信号は、各Ｐ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレインからそれぞれ出力されて、直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。なお、Ｎ型ＦＥＴ１９のソースは接地端子２１によって接地されており、電源端子２０からはＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレイン・ソース間電位が供給されている。また、このＰ型ＦＥＴ１８とＮ型ＦＥＴ１９のドレインへの出力バイアスの供給は、単一の電源端子２０にて共通に行われている。
【００２７】
以上のように、この実施の形態１によれば、Ｐ型ＦＥＴ１８とＮ型ＦＥＴ１９のゲート電圧として異なる電圧を与えることができるため、各ＦＥＴの動作（バイアス）点の調整が実現できるという効果が得られる。
【００２８】
また、Ｐ型ＦＥＴ１８とＮ型ＦＥＴ１９のドレインにバイアスを供給する電源端子２０は共通化および単一電源化できるため低価格化が可能となり、さらに、Ｎ型ＦＥＴ１９のドレインは直接電源に接続されることなく、Ｐ型ＦＥＴ１８を介してバイアスが供給されるため、多段接続化が可能となって、高利得化が可能になるなどの効果も得られる。
【００２９】
なお、入力バイアス構成は図１に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００３０】
実施の形態２．
実施の形態２による相補型プッシュプル増幅器は、実施の形態１で説明した相補型プッシュプル増幅器と同じ構成なので、同一部分には同じ符号を用い、その詳細説明を省略し、図１を用いて異なる設定、及び動作について説明する。
実施の形態２による相補型プッシュプル増幅器は、実施の形態１で説明したものと比べ、能動素子としてのＮ型ＦＥＴと反能動素子としてのＰ型ＦＥＴのバイアス点を、Ａ級またはＡＢ級に設定した点が異なる。
【００３１】
次に動作について説明する。
実施の形態１と同様、図１に示すこの実施の形態２による相補型プッシュプル増幅器は、入力端子１で受けた信号が、直流阻止コンデンサ２または３を介してＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のゲートに入力される。
反能動素子としてのＰ型ＦＥＴ１８では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子としてのＮ型ＦＥＴ１９では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、およびＰ型ＦＥＴ１８を介して電源端子２０から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。また、これらＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９の動作点はＡ級またはＡＢ級にて動作するバイアス点に設定される。
【００３２】
このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９にて増幅された信号は、各Ｐ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレインからそれぞれ出力されて、直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。また、Ｐ型ＦＥＴ１８とＮ型ＦＥＴ１９の出力側は共にハイインピーダンス状態となる。なお、Ｎ型ＦＥＴ１９のソースは接地端子２１によって接地されており、電源端子２０からはＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレイン・ソース間電位が供給されている。また、このＰ型ＦＥＴ１８とＮ型ＦＥＴ１９のドレインへの出力バイアスの供給は、単一の電源端子２０にて共通に行われている。
【００３３】
以上のように、この実施の形態２によれば、相補型プッシュプル増幅動作時において、Ｐ型ＦＥＴ１８とＮ型ＦＥＴ１９の出力側は、共にハイインピーダンスとなるため、出力バイアス印加用インダクタが不要となり、回路の小型化を実現できるという効果が得られる。
【００３４】
なお、この実施の形態２は、実施の形態１と同様に、入力バイアス構成は図１に示した構成に限られるものではなく、また入出力整合を用いるようにしてもよい。
【００３５】
実施の形態３．
図２はこの発明の実施の形態２による相補型プッシュプル増幅器を示す等価回路図である。図において、１は入力端子、２，３および１６は直流阻止コンデンサ、４，５は入力バイアス印加用抵抗、６，７は電源端子、１７は出力端子、１８はこの実施の形態１による相補型プッシュプル増幅器の反能動素子としてのＰ型ＦＥＴ、１９は同じく能動素子としてのＮ型ＦＥＴ、２０は電源端子、２１は接地端子であり、これらは図１に同一符号を付して示した実施の形態１のそれらと同等の部分であるため、詳細な説明は省略する。
【００３６】
また、２２はＮ型ＦＥＴ１９のソースと接地端子２１との間に装荷され、Ｎ型ＦＥＴ１９の利得および位相を調整して、この能動素子としてのＮ型ＦＥＴ１９と反能動素子としてのＰ型ＦＥＴ１８の特性をそろえる特性調整素子としての特性調整用インダクタである。
【００３７】
次に動作について説明する。
図２に示すこの実施の形態２における相補型プッシュプル増幅器では、入力端子１で受けた信号が、直流阻止コンデンサ２または３を介してＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のゲートに入力される。反能動素子としてのＰ型ＦＥＴ１８では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子としてのＮ型ＦＥＴ１９では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、およびＰ型ＦＥＴ１８を介して電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００３８】
このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９にて増幅された信号は、各Ｐ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレインからそれぞれ出力され、直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。ここで、Ｎ型ＦＥＴ１９のソースは特性調整用インダクタ２２を介して接地端子２１に接続され、接地端子２１により接地されている。このように、Ｎ型ＦＥＴ１９と接地端子２１の間に特性調整用インダクタ２２を装荷することにより、Ｎ型ＦＥＴ１９の利得を低減させることができ、さらに位相を遅延させることが可能になる。従って、この特性調整用インダクタ２２のインダクタ値を調整することで、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろえることができる。なお、電源端子２０からはＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレイン・ソース間電位が供給されている。
【００３９】
以上のように、この実施の形態３によれば、実施の形態１および実施の形態２の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、Ｎ型ＦＥＴ１９と接地端子２１の間に特性調整用インダクタ２２を装荷しているので、この特性調整用インダクタ２２の調整を行うことにより、Ｎ型ＦＥＴ１９の利得を低減させ、位相を遅延させて、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろえることができ、良好な低ひずみ特性を有する相補型プッシュプル増幅器を実現することが可能になるなどの効果が得られる。
【００４０】
なお、この場合も実施の形態１と同様に、入力バイアス構成は図２に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００４１】
実施の形態４．
図３はこの発明の実施の形態４による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図１と同一符号を付してその説明を省略する。図において、２３はＮ型ＦＥＴ１９のソースと接地端子２１との間に装荷され、Ｎ型ＦＥＴ１９の利得および位相を調整して、この能動素子としてのＮ型ＦＥＴ１９と反能動素子としてのＰ型ＦＥＴ１８の特性をそろえる特性調整素子としての特性調整用抵抗である。
【００４２】
次に動作について説明する。
図３に示すこの実施の形態４における相補型プッシュプル増幅器では、入力端子１で受けた信号が、直流阻止コンデンサ２または３を介してＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のゲートに入力される。反能動素子としてのＰ型ＦＥＴ１８では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子としてのＮ型ＦＥＴ１９では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、およびＰ型ＦＥＴ１８を介して電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００４３】
このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９にて増幅された信号は、各Ｐ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレインからそれぞれ出力されて、直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。ここで、Ｎ型ＦＥＴ１９のソースは特性調整用抵抗２３を介して接地端子２１に接続され、接地端子２１により接地されている。このように、Ｎ型ＦＥＴ１９と接地端子２１の間に特性調整用抵抗２３を装荷することにより、Ｎ型ＦＥＴ１９の利得を低減させることができ、さらに位相を遅延させることが可能になる。従って、この特性調整用抵抗２３の抵抗値を調整することで、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろえることができる。なお、電源端子２０からはＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレイン・ソース間電位が供給されている。
【００４４】
以上のように、この実施の形態３によれば、実施の形態１および実施の形態２の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、Ｎ型ＦＥＴ１９と接地端子２１の間に特性調整用抵抗２３を装荷しているので、この特性調整用抵抗２３の調整を行うことにより、Ｎ型ＦＥＴ１９の利得を低減させ、位相を遅延させて、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろえることができ、低ひずみ特性を有する相補型プッシュプル増幅器を実現することが可能になるなどの効果が得られる。
【００４５】
なお、この場合も上記各実施の形態の場合と同様に、入力バイアス構成は図３に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００４６】
実施の形態５．
図４はこの発明の実施の形態５による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図１と同一符号を付してその説明を省略する。図において、２４はＮ型ＦＥＴ１９のゲートと入力端子１（入力バイアス印加用抵抗５の接続点）との間に装荷され、Ｎ型ＦＥＴ１９の利得および位相を調整して、この能動素子としてのＮ型ＦＥＴ１９と反能動素子としてのＰ型ＦＥＴ１８の特性をそろえる特性調整素子としての特性調整用抵抗である。
【００４７】
次に動作について説明する。
図４に示すこの実施の形態５における相補型プッシュプル増幅器では、入力端子１で受けた信号が、一方では直流阻止コンデンサ２を介してＰ型ＦＥＴ１８のゲートに、他方では直流阻止コンデンサ３および特性調整用抵抗２４を介してＮ型ＦＥＴ１９のゲートに入力される。反能動素子としてのＰ型ＦＥＴ１８では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子としてのＮ型ＦＥＴ１９では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、およびＰ型ＦＥＴ１８を介して電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００４８】
このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９にて増幅された信号は、Ｐ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレインからそれぞれ出力されて、直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。このように、Ｎ型ＦＥＴ１９のゲートと入力端子１との間に特性調整用抵抗２４を装荷することにより、Ｎ型ＦＥＴ１９の利得を低減させることができ、さらに位相を遅延させることが可能になる。従って、この特性調整用抵抗２４の抵抗値を調整することにより、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろえることができる。ここで、Ｎ型ＦＥＴ１９のソースは接地端子２１によって接地されており、電源端子２０からはＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレイン・ソース間電位が供給されている。
【００４９】
以上のように、この実施の形態５によれば、実施の形態１および実施の形態２の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、Ｎ型ＦＥＴ１９のゲートと入力端子１との間に特性調整用抵抗２４を装荷しているので、この特性調整用抵抗２４の抵抗値を調整することにより、Ｎ型ＦＥＴ１９の利得を低減させ、位相を遅延させて、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろえることができ、連続的な正弦波を出力し、低ひずみ特性を有する相補型プッシュプル増幅器を実現することが可能になるなどの効果が得られる。
【００５０】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図４に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００５１】
実施の形態６．
図５はこの発明の実施の形態６による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図１と同一符号を付してその説明を省略する。図において、２５はＮ型ＦＥＴ１９のゲートと入力端子１（入力バイアス印加用抵抗５の接続点）との間に装荷され、Ｎ型ＦＥＴ１９の位相を調整して、この能動素子としてのＮ型ＦＥＴ１９と反能動素子としてのＰ型ＦＥＴ１８の特性をそろえる特性調整素子としての特性調整用遅延素子である。
【００５２】
次に動作について説明する。
図５に示すこの実施の形態６における相補型プッシュプル増幅器では、入力端子１で受けた信号が、一方では直流阻止コンデンサ２を介してＰ型ＦＥＴ１８のゲートに、他方では直流阻止コンデンサ３および特性調整用遅延素子２５を介してＮ型ＦＥＴ１９のゲートに入力される。反能動素子としてのＰ型ＦＥＴ１８では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子としてのＮ型ＦＥＴ１９では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、およびＰ型ＦＥＴ１８を介して電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００５３】
このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９において増幅された信号は、それぞれのドレインから出力されて、直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。このように、Ｎ型ＦＥＴ１９のゲートと入力端子１との間に特性調整用遅延素子２５を装荷することにより、Ｎ型ＦＥＴ１９の位相を遅延させることが可能になる。従って、この特性調整用遅延素子２５の遅延時間（遅延線路の線路長）を調整することにより、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろえることができる。ここで、Ｎ型ＦＥＴ１９のソースは接地端子２１によって接地されており、電源端子２０からはＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレイン・ソース間電位が供給されている。
【００５４】
以上のように、この実施の形態６によれば、実施の形態１および実施の形態２の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、Ｎ型ＦＥＴ１９のゲートと入力端子１との間に特性調整用遅延素子２５を装荷しているので、この特性調整用遅延素子２５を調整することにより、Ｎ型ＦＥＴ１９の位相を遅延させて、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろえることができ、低ひずみ特性を有する相補型プッシュプル増幅器を実現することが可能になるなどの効果が得られる。
【００５５】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図５に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００５６】
実施の形態７．
図６はこの発明の実施の形態７による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図１と同一符号を付してその説明を省略する。図において、２６はこの相補型プッシュプル増幅器にて用いられる１対の相補素子中の能動素子であり、２７は同じく反能動素子である。２８は第１のＰ型ＦＥＴであり、２９はそのドレインが第１のＰ型ＦＥＴ２８のゲートに接続された第１のＮ型ＦＥＴである。また、３０は第２のＮ型ＦＥＴであり、３１はそのドレインが第２のＮ型ＦＥＴ３０のゲートに接続された第２のＰ型ＦＥＴである。
【００５７】
これら第１のＰ型ＦＥＴ２８と第１のＮ型ＦＥＴ２９によるダーリントン回路によって能動素子２６が、第２のＮ型ＦＥＴ３０と第２のＰ型ＦＥＴ３１によるダーリントン回路によって反能動素子２７がそれぞれ構成されており、第１のＰ型ＦＥＴ２８と第２のＮ型ＦＥＴ３０とが互いのソースで接続されている。また、入力端子１は第１のＮ型ＦＥＴ２９のゲートと第２のＰ型ＦＥＴ３１のゲートに直流阻止コンデンサ２または３を介して接続されており、出力端子１７は第１のＰ型ＦＥＴ２８と第２のＮ型ＦＥＴ３０のソースに直流阻止コンデンサ１６を介して接続されている。
【００５８】
次に動作について説明する。
図６に示すこの実施の形態７における相補型プッシュプル増幅器では、入力端子１で受けた信号が直流阻止コンデンサ２または３を介して第１のＮ型ＦＥＴ２９と第２のＰ型ＦＥＴ３１のゲートに入力される。ここで、反能動素子２７内の第２のＰ型ＦＥＴ３１と第２のＮ型ＦＥＴ３０はダーリントン回路を形成しており、それら第２のＰ型ＦＥＴ３１と第２のＮ型ＦＥＴ３０の各電流増幅率の積に近似的に等しい大きな電流増幅率をもつＰ型ＦＥＴとして動作する。また同様に、能動素子２６内の第１のＮ型ＦＥＴ２９と第１のＰ型ＦＥＴ２８はダーリントン回路を形成しており、それら第１のＮ型ＦＥＴ２９と第１のＰ型ＦＥＴ２８の各電流増幅率の積に近似的に等しい大きな電流増幅率をもつＮ型ＦＥＴとして動作する。
【００５９】
この反能動素子２７を構成する第２のＰ型ＦＥＴ３１および第２のＮ型ＦＥＴ３０では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子２６を構成する第１のＮ型ＦＥＴ２９および第１のＰ型ＦＥＴ２８では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、および第２のＮ型ＦＥＴ３０を介して電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００６０】
ダーリントン回路により構成された等価的なＰ型ＦＥＴによる反能動素子２７で増幅された信号は第２のＮ型ＦＥＴ３０のソースから、等価的なＮ型ＦＥＴによる能動素子２６で増幅された信号は第１のＰ型ＦＥＴ２８のソースからそれぞれ出力される。これら能動素子２６と反能動素子２７の出力は直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。ここで、第１のＰ型ＦＥＴ２８と第１のＮ型ＦＥＴ２９のソースは接地端子２１によって接地されており、電源端子２０からは第１のＮ型ＦＥＴ２９と第２のＮ型ＦＥＴ３０、および第１のＰ型ＦＥＴ２８と第２のＰ型ＦＥＴ３１のドレイン・ソース間電位が供給されている。
【００６１】
以上のように、この実施の形態６によれば、実施の形態１の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、第１のＰ型ＦＥＴ２８と第１のＮ型ＦＥＴ２９をダーリントン接続して等価的にＮ型ＦＥＴを構成し、第２のＮ型ＦＥＴ３０と第２のＰ型ＦＥＴ３１をダーリントン接続して等価的にＰ型ＦＥＴを構成しているので、この等価的に構成されたＮ型ＦＥＴおよびＰ型ＦＥＴの電流増幅率が、それらを構成している第１のＰ型ＦＥＴ２８と第１のＮ型ＦＥＴ２９の電流増幅度の積、あるいは第２のＮ型ＦＥＴ３０と第２のＰ型ＦＥＴ３１の電流増幅度の積に近似的に等しくなるため、相補型プッシュプル増幅器の能動素子２６となるＮ型ＦＥＴ、および反能動素子２７となるＰ型ＦＥＴの特性は調整することなく自動的に等しくなるため、低ひずみ特性、および高出力特性に優れた増幅器を実現することが可能になるなどの効果が得られる。
【００６２】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図６に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００６３】
実施の形態８．
図７はこの発明の実施の形態８による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図１と同一符号を付してその説明を省略する。図において、３２はこの相補型プッシュプル増幅器にて用いられる１対の相補素子中の能動素子であり、３３は同じく反能動素子である。３４は第１のＰ型ＦＥＴであり、３５はそのドレインが第１のＰ型ＦＥＴ３４のゲートに接続された第１のＮ型ＦＥＴである。３６は第２のＮ型ＦＥＴであり、３７はそのドレインが第２のＮ型ＦＥＴ３６のゲートに接続された第２のＰ型ＦＥＴである。
【００６４】
また、３８はそのゲートが第１のＰ型ＦＥＴ３４のドレインに、ドレインが第１のＰ型ＦＥＴ３４のソースに、ソースが第１のＮ型ＦＥＴ３５のソースにそれぞれ接続された第３のＮ型ＦＥＴである。３９はそのゲートが第２のＮ型ＦＥＴ３６のソースに、ドレインが第２のＮ型ＦＥＴ３６のドレインと第２のＰ型ＦＥＴ３７のソースにそれぞれ接続された第４のＮ型ＦＥＴである。なお、これら第１のＰ型ＦＥＴ３４、第１のＮ型ＦＥＴ３５、および第３のＮ型ＦＥＴ３８と、第２のＮ型ＦＥＴ３６、第２のＰ型ＦＥＴ３７、および第４のＮ型ＦＥＴ３９はそれぞれダーリントン回路を形成している。
【００６５】
これら第１のＰ型ＦＥＴ３４、第１のＮ型ＦＥＴ３５、および第３のＮ型ＦＥＴ３８によるダーリントン回路によって能動素子３２が構成され、第２のＮ型ＦＥＴ３６、第２のＰ型ＦＥＴ３７、および第４のＮ型ＦＥＴ３９によるダーリントン回路によって反能動素子３３が構成されている。なお、この第３のＮ型ＦＥＴ３８のドレインおよび第１のＰ型ＦＥＴ３４のソースと第４のＮ型ＦＥＴ３９のソースとが互いに接続されている。また、入力端子１は第１のＮ型ＦＥＴ３５のゲートと第２のＰ型ＦＥＴ３７のゲートに直流阻止コンデンサ２または３を介して接続されており、出力端子１７は第１のＰ型ＦＥＴ３４のソース、第３のＮ型ＦＥＴ３８のドレインおよび第４のＮ型ＦＥＴ３９のソースに直流阻止コンデンサ１６を介して接続されている。
【００６６】
次に動作について説明する。
図７に示すこの実施の形態８における相補型プッシュプル増幅器では、入力端子１で受けた信号が直流阻止コンデンサ２または３を介して第１のＮ型ＦＥＴ３５と第２のＰ型ＦＥＴ３７のゲートに入力される。ここで、反能動素子３３内の第２のＰ型ＦＥＴ３７、第２のＮ型ＦＥＴ３６、および第４のＮ型ＦＥＴ３９はダーリントン回路を形成しており、それら第２のＰ型ＦＥＴ３７、第２のＮ型ＦＥＴ３６、第４のＮ型ＦＥＴ３９の各電流増幅率の積に近似的に等しい大きな電流増幅率をもつＰ型ＦＥＴとして動作する。また同様に、能動素子３２内の第１のＮ型ＦＥＴ３５、第１のＰ型ＦＥＴ３４、および第３のＮ型ＦＥＴ３８はダーリントン回路を形成しており、それら第１のＮ型ＦＥＴ３５、第１のＰ型ＦＥＴ３４、第３のＮ型ＦＥＴ３８の各電流増幅率の積に近似的に等しい大きな電流増幅率をもつＮ型ＦＥＴとして動作する。
【００６７】
この反能動素子３３を構成する第２のＰ型ＦＥＴ３７、第２のＮ型ＦＥＴ３６および第４のＮ型ＦＥＴ３９では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子３２を構成する第１のＮ型ＦＥＴ３５、第１のＰ型ＦＥＴ３４および第３のＮ型ＦＥＴ３８では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、および第４のＮ型ＦＥＴ３９を介して電源端子２０から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００６８】
ダーリントン回路により構成された等価的なＰ型ＦＥＴによる反能動素子３３で増幅された信号は第４のＮ型ＦＥＴ３９のソースから、等価的なＮ型ＦＥＴによる能動素子３２で増幅された信号は、第１のＰ型ＦＥＴ３４のソースおよび第３のＮ型ＦＥＴ３８のドレインからそれぞれ出力される。これら能動素子３２と反能動素子３３の出力は直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。ここで、第１のＮ型ＦＥＴ３５と第３のＮ型ＦＥＴ３８のソースは接地端子２１によって接地されており、電源端子２０からは第１、第２、第３および第４のＮ型ＦＥＴ３５，３６，３８，３９、および第１、第２のＰ型ＦＥＴ３４，３７のドレイン・ソース間電位が供給されている。
【００６９】
以上のように、この実施の形態８によれば、実施の形態１および実施の形態２の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、第１のＰ型ＦＥＴ３４、第１のＮ型ＦＥＴ３５、第３のＮ型ＦＥＴ３８をダーリントン接続して等価的にＮ型ＦＥＴを構成し、第２のＮ型ＦＥＴ３６と第２のＰ型ＦＥＴ３７、第４のＮ型ＦＥＴ３９をダーリントン接続して等価的にＰ型ＦＥＴを構成しているので、この等価的に構成されたＮ型ＦＥＴおよびＰ型ＦＥＴの電流増幅率が、それらを構成している各ＦＥＴの電流増幅度の積に近似的に等しくなるため、相補型プッシュプル増幅器の能動素子３２となるＮ型ＦＥＴ、および反能動素子３３となるＰ型ＦＥＴの特性は調整することなく自動的に等しくなるため、低ひずみ特性を実現することが可能になり、また、最終段のトランジスタにＮ型ＦＥＴ（第３のＮ型ＦＥＴ３８、第４のＮ型ＦＥＴ３９）を用いることで、高出力特性に優れた相補型プッシュプル増幅器を実現することができるなどの効果が得られる。
【００７０】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図７に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００７１】
実施の形態９．
図８はこの発明の実施の形態９による相補型プッシュプル増幅器を示す等価回路図である。図において、１ａ，１ｂは入力端子、２ａ，２ｂ，３ａ，３ｂは直流阻止コンデンサ、４ａ，４ｂ，５ａ，５ｂは入力バイアス印加用抵抗、６ａ，６ｂ，７ａ，７ｂは電源端子、１６ａ、１６ｂは直流阻止コンデンサ、１７は出力端子、１８ａ，１８ｂは反能動素子としてのＰ型ＦＥＴ、１９ａ，１９ｂは能動素子としてのＮ型ＦＥＴ、２０は電源端子、２１は接地端子であり、これらは図１に対応する符号を付して示した実施の形態１のそれらと同等の部分である。
【００７２】
この実施の形態９による相補型プッシュプル増幅器は、図１に示した実施の形態１の相補型プッシュプル増幅器を２回路、並列に組み合わせたものである。すなわち、入力端子１ａ、直流阻止コンデンサ２ａ，３ａ、入力バイアス印加用抵抗４ａ，５ａ、電源端子６ａ，７ａ、直流阻止コンデンサ１６ａ、Ｐ型ＦＥＴ１８ａ、Ｎ型ＦＥＴ１９ａによって一方のプッシュプル回路を構成し、入力端子１ｂ、直流阻止コンデンサ２ｂ，３ｂ、入力バイアス印加用抵抗４ｂ，５ｂ、電源端子６ｂ，７ｂ、直流阻止コンデンサ１６ｂ、Ｐ型ＦＥＴ１８ｂ、Ｎ型ＦＥＴ１９ｂによって他方のプッシュプル回路を構成している。また、入力端子１ａ，１ｂにはそれぞれ１８０゜位相の異なる信号が入力されるよう構成されている。なお、出力端子１７、電源端子２０、および接地端子２１は双方の相補型プッシュプル増幅器で共用されている。
【００７３】
次に動作について説明する。
各プッシュプル回路は実施の形態１の場合と同様の動作を行う。入力端子１ａ，１ｂで受けた位相が１８０゜異なる信号はそれぞれ、直流阻止コンデンサ２ａ，３ａまたは２ｂ，３ｂを介してＰ型ＦＥＴ１８ａ、１８ｂのゲート、およびＮ型ＦＥＴ１９ａ、１９ｂのゲートに入力される。Ｐ型ＦＥＴ１８ａ，１８ｂでは、入力バイアス印加用抵抗４ａ，４ｂを介して電源端子６ａ，６ｂから供給された入力バイアス、および電源端子２０から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、Ｎ型ＦＥＴ１９ａ，１９ｂでは、入力バイアス印加用抵抗５ａ，５ｂを介して電源端子７ａ，７ｂから供給された入力バイアス、およびＰ型ＦＥＴ１８ａ，１８ｂを介して電源端子２０から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００７４】
このように、２組のプッシュプル回路にて形成された増幅器は差動増幅回路を構成しているため、各プッシュプル回路のＮ型ＦＥＴ１９ａと１９ｂのソースを接続したＡ点は仮想接地点となる。また、Ｐ型ＦＥＴ１８ａとＮ型ＦＥＴ１９ａから出力された信号は、それらのドレインを接続したＢ点にて合成される。同様に、Ｐ型ＦＥＴ１８ｂとＮ型ＦＥＴ１９ｂから出力された信号は、それらのドレインを接続したＣ点にて合成される。さらにこれらＢ点およびＣ点で合成された信号は直流阻止コンデンサ１６ａ，１６ｂを介して出力端子１７に送られて合成されて外部に出力される。なお、Ｎ型ＦＥＴ１９のソースは接地端子２１によって接地されており、電源端子２０からはＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレイン・ソース間電位が供給されている。また、このＰ型ＦＥＴ１８ａ，１８ｂと、Ｎ型ＦＥＴ１９ａ，１９ｂのドレインへの出力バイアスの供給は、単一の電源端子２０にて共通に行われている。
【００７５】
以上のように、この実施の形態９によれば、実施の形態１および実施の形態２の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、Ｐ型ＦＥＴ１８ａとＮ型ＦＥＴ１９ａによるプッシュプル回路と、Ｐ型ＦＥＴ１８ｂとＮ型ＦＥＴ１９ｂによるプッシュプル回路は差動増幅回路を構成しており、Ａ点が仮想接地点となっているため、Ｎ型ＦＥＴ１８ａとＰ型ＦＥＴ１９ａから出力された信号とＮ型ＦＥＴ１８ｂとＰ型ＦＥＴ１９ｂから出力された信号とはともに、完全に電源電圧の半分の電圧を中心とした波形となって、低ひずみ特性を実現することが可能になるなどの効果が得られる
【００７６】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図８に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００７７】
実施の形態１０．
図９はこの発明の実施の形態１０による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図１と同一符号を付してその説明を省略する。図において、４０はＰ型ＦＥＴ１８の代わりに反能動素子を構成しているＰＮＰバイポーラトランジスタであり、４１は同じくＮ型ＦＥＴ１９の代わりに能動素子を構成しているＮＰＮバイポーラトランジスタである。なお、このＰＮＰバイポーラトランジスタ４０のエミッタは電源端子２０に、ＮＰＮバイポーラトランジスタ４１のエミッタは接地端子２１にそれぞれ接続されておいる。また、ＰＮＰバイポーラトランジスタ４０のベースとＮＰＮバイポーラトランジスタ４１のベースは互いに接続されて入力端子１となり、ＰＮＰバイポーラトランジスタ４０のコレクタとＮＰＮバイポーラトランジスタ４１のコレクタは互いに接続されて出力端子１７となっている。
【００７８】
このように、この実施の形態１０の相補型プッシュプル増幅器は、１対の相補素子の反能動素子として用いられているＰ型ＦＥＴ１８をＰＮＰバイポーラトランジスタ４０によって代替し、能動素子として用いられているＮ型ＦＥＴ１９をＮＰＮバイポーラトランジスタ４１によってそれぞれ代替して、Ｐ型ＦＥＴ１８またはＮ型ＦＥＴ１９のゲートをＰＮＰバイポーラトランジスタ４０またはＮＰＮバイポーラトランジスタ４１のベースに、ソースをエミッタに、ドレインをコレクタにそれぞれ対応させている点で、上記実施の形態１における相補型プッシュプル増幅器とは異なっている。
【００７９】
次に動作について説明する。
図９に示すこの実施の形態１０における相補型プッシュプル増幅器では、入力端子１で受けた信号が、直流阻止コンデンサ２または３を介してＰＮＰバイポーラトランジスタ４０およびＮＰＮバイポーラトランジスタ４１のベースに入力される。反能動素子としてのＰＮＰバイポーラトランジスタ４０では、入力バイアス印加用抵抗４を介して電源端子６から供給された入力バイアス、および電源端子２０から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の１８０°から３６０°までの位相分の信号を増幅する。一方、能動素子としてのＮＰＮバイポーラトランジスタ４１では、入力バイアス印加用抵抗５を介して電源端子７から供給された入力バイアス、およびＰＮＰバイポーラトランジスタ４０を介して電源端子２０から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の０°から１８０°までの位相分の信号を増幅する。
【００８０】
このＰＮＰバイポーラトランジスタ４０およびＮＰＮバイポーラトランジスタ４１によって増幅された信号は、それぞれのコレクタから出力されて、直流阻止コンデンサ１６を介して出力端子１７に送られ、両者が合成されて外部に出力される。ＰＮＰバイポーラトランジスタ４０とＮＰＮバイポーラトランジスタ４１の出力側はハイインピーダンスとなる。なお、ＮＰＮバイポーラトランジスタ４１のエミッタは接地端子２１によって接地されており、電源端子２０からはＰＮＰバイポーラトランジスタ４０およびＮＰＮバイポーラトランジスタ４１のコレクタ・エミッタ間電位が供給されている。また、このＰＮＰバイポーラトランジスタ４０とＮＰＮバイポーラトランジスタ４１のコレクタへの出力バイアスの供給は、単一の電源端子２０にて共通に行われている。
【００８１】
以上のように、この実施の形態１０によれば、相補型プッシュプル増幅動作時において、ＰＮＰバイポーラトランジスタ４０とＮＰＮバイポーラトランジスタ４１の出力側はハイインピーダンスとなり、出力バイアス印加用インダクタが不要となるため、回路の小型化を実現できるという効果が得られる。
【００８２】
また、ＰＮＰバイポーラトランジスタ４０とＮＰＮバイポーラトランジスタ４１に異なるバイアス電圧を与えることができるため、各バイポーラトランジスタのバイアス点の調整が実現できるという効果が得られる。
【００８３】
また、ＰＮＰバイポーラトランジスタ４０とＮＰＮバイポーラトランジスタ４１のコレクタにバイアスを供給する電源端子２０は共通化および単一電源化できるため低価格化が可能となり、さらに、ＮＰＮバイポーラトランジスタ４１のコレクタは直接電源に接続されることなく、ＰＮＰバイポーラトランジスタ４０を介してバイアスが供給されるため、多段接続化が可能となって、高利得化が可能になるなどの効果も得られる。
【００８４】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図９に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【００８５】
以上、この実施の形態１０として、実施の形態１および実施の形態２の相補型プッシュプル増幅器に適用した場合について説明したが、その他にも、上記実施の形態３から実施の形態９の相補型プッシュプル増幅器に適用することも可能であり、それら各実施の形態と同様の効果を奏する。
【００８６】
実施の形態１１．
図１０はこの発明の実施の形態１１による相補型プッシュプル増幅器を示す説明図であり、相当部分には図１と同一符号を付してその説明を省略する。図において、４２は能動素子と反能動素子から形成される１対の相補素子が搭載されている１枚の半導体基板である。この実施の形態１０においては、１対の相補素子を用いた相補型プッシュプル増幅器の能動素子と反能動素子とを形成する、直流阻止コンデンサ２，３、入力バイアス印加用抵抗４，５、直流阻止コンデンサ１６、およびＰ型ＦＥＴ１８、Ｎ型ＦＥＴ１９は同一の半導体基板４２上に構成されている。
【００８７】
なお、その動作は、この発明の実施の形態１による相補型プッシュプル増幅器の場合と同様であるため、ここではその説明は割愛する。
【００８８】
このように、この実施の形態１１における相補型プッシュプル増幅器においては、上記実施の形態１の相補型プッシュプル増幅器の効果に加えて、同一の半導体基板４２上に１対の相補素子を形成することによって、低価格化および回路全体の小型化が実現できるという効果が得られる。
【００８９】
以上、この実施の形態１１として、実施の形態１の相補型プッシュプル増幅器に適用した場合について説明したが、その他にも、上記実施の形態２から実施の形態１０の相補型プッシュプル増幅器に適用することも可能であり、それら各実施の形態と同様の効果を奏する。
【００９０】
【発明の効果】
この発明によれば、１対の相補素子の能動素子をソースが接地されたＮ型ＦＥＴで、反能動素子をソースが電源端子に接続されたＰ型ＦＥＴで構成し、Ｎ型ＦＥＴのソースを接地し、Ｐ型ＦＥＴのソースを電源に接続するとともに、両者のゲートの接続点をそれぞれコンデンサを介して入力端子に接続し、両者のドレインの接続点を出力端子とし、両者のゲートバイアス電圧として異なる電圧を与えるように構成したので、各ＦＥＴのバイアス点の調整が実現でき、また、Ｐ型ＦＥＴとＮ型ＦＥＴのドレインにバイアスを供給する電源端子は共通化および単一電源化できるため、低価格化が可能となり、さらに、Ｎ型ＦＥＴのドレインは直接電源に接続されることなく、Ｐ型ＦＥＴを介してバイアスが供給されるため、多段接続化が可能となって高利得化が可能な相補型プッシュプル増幅器が得られるという効果がある。また、Ｎ型ＦＥＴとＰ型ＦＥＴのバイアス点をＡ級またはＡＢ級としたので、各ＦＥＴの出力側はハイインピーダンスとなり、出力バイアス印加用インダクタが不要となるため、回路の小型化を実現できるという効果がある。更に、Ｎ型ＦＥＴのソースと接地端子との間に、特性調整用インダクタや、特性調整用抵抗などによる特性調整素子を装荷するように構成したので、Ｎ型ＦＥＴの利得を低減させることができ、さらにその位相を遅延させることが可能となるため、この特性調整素子を調整することでＮ型ＦＥＴとＰ型ＦＥＴの特性をそろえることができ、その結果、ひずみ特性を改善することができるという効果がある。
【００９３】
この発明によれば、Ｎ型ＦＥＴのゲートと入力端子との間に、特性調整素子を装荷するように構成したので、Ｎ型ＦＥＴの位相の遅延、もしくは利得の低減と位相の遅延を行うことができるため、この特性調整素子を調整することでＮ型ＦＥＴとＰ型ＦＥＴの特性をそろえることが可能となり、ひずみ特性を改善することができるという効果がある。
【００９４】
この発明によれば、特性調整素子として特性調整用抵抗を用いるように構成したので、この特性調整用抵抗の抵抗値を調整することで、Ｎ型ＦＥＴの利得の低減および位相の遅延が可能となって、Ｎ型ＦＥＴとＰ型ＦＥＴの特性をそろえることができるという効果がある。
【００９５】
この発明によれば、特性調整素子として特性調整用遅延素子を用いるように構成したので、この特性調整用遅延素子の遅延時間を調整することで、Ｎ型ＦＥＴの位相の遅延が可能となり、Ｎ型ＦＥＴとＰ型ＦＥＴの特性をそろえることができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１および実施の形態２による相補型プッシュプル増幅器を示す等価回路図である。
【図２】 この発明の実施の形態３による相補型プッシュプル増幅器を示す等価回路図である。
【図３】 この発明の実施の形態４による相補型プッシュプル増幅器を示す等価回路図である。
【図４】 この発明の実施の形態５による相補型プッシュプル増幅器を示す等価回路図である。
【図５】 この発明の実施の形態６による相補型プッシュプル増幅器を示す等価回路図である。
【図６】 この発明の実施の形態７による相補型プッシュプル増幅器を示す等価回路図である。
【図７】 この発明の実施の形態８による相補型プッシュプル増幅器を示す等価回路図である。
【図８】 この発明の実施の形態９による相補型プッシュプル増幅器を示す等価回路図である。
【図９】 この発明の実施の形態１０による相補型プッシュプル増幅器を示す等価回路図である。
【図１０】 この発明の実施の形態１１による相補型プッシュプル増幅器を示す説明図である。
【図１１】 従来の相補型プッシュプル増幅器を示す等価回路図である。
【符号の説明】
１ 入力端子、２，３， 直流阻止コンデンサ、２ａ，２ｂ，３ａ，３ｂ 直流阻止コンデンサ、４，５ 入力バイアス印加用抵抗、４ａ，４ｂ，５ａ，５ｂ入力バイアス印加用抵抗、６，７ 電源端子、６ａ，６ｂ，７ａ，７ｂ 電源端子、１６ 直流阻止コンデンサ、１６ａ，１６ｂ 直流阻止コンデンサ、１７出力端子、１８ Ｐ型ＦＥＴ、１８ａ，１８ｂ Ｐ型ＦＥＴ、１９ Ｎ型ＦＥＴ、１９ａ，１９ｂ Ｎ型ＦＥＴ、２０ 電源端子、２１ 接地端子、２２ 特性調整用インダクタ（特性調整素子）、２３，２４ 特性調整用抵抗（特性調整素子）、２５ 特性調整用遅延素子（特性調整素子）、２６ 能動素子、２７ 反能動素子、２８ 第１のＰ型ＦＥＴ、２９ 第１のＮ型ＦＥＴ、３０ 第２のＮ型ＦＥＴ、３１ 第２のＰ型ＦＥＴ、３２ 能動素子、３３ 反能動素子、３４ 第１のＰ型ＦＥＴ、３５ 第１のＮ型ＦＥＴ、３６ 第２のＮ型ＦＥＴ、３７ 第２のＰ型ＦＥＴ、３８ 第３のＮ型ＦＥＴ、３９ 第４のＮ型ＦＥＴ、４０ ＰＮＰバイポーラトランジスタ、４１ ＮＰＮバイポーラトランジスタ、４２ 半導体基板。
Claims (6)
- 高周波入力信号の半波を増幅する能動素子と前記高周波入力信号の残りの半波を増幅する反能動素子から形成される１対の相補素子を用いた相補型プッシュプル増幅器において、
前記能動素子をＮ型ＦＥＴによって、前記反能動素子をＰ型ＦＥＴによってそれぞれ構成し、
前記Ｎ型ＦＥＴのソースと接地端子との間に前記Ｎ型ＦＥＴの利得および位相の調整を行って、前記Ｎ型ＦＥＴとＰ型ＦＥＴの特性をそろえる特性調整素子を装荷するとともに、前記Ｐ型ＦＥＴのソースを電源に接続し、
前記Ｎ型ＦＥＴのゲートと前記Ｐ型ＦＥＴのゲートをそれぞれコンデンサを介して入力端子に接続し、
前記Ｎ型ＦＥＴのドレインと前記Ｐ型ＦＥＴのドレインを接続してその接続点を出力端子とし、前記Ｎ型ＦＥＴと前記Ｐ型ＦＥＴのゲートに異なるバイアス電圧を与え、かつ、前記Ｎ型ＦＥＴと前記Ｐ型ＦＥＴのバイアス点をＡ級またはＡＢ級としたことを特徴とする相補型プッシュプル増幅器。 - 特性調整素子として、特性調整用インダクタを用いたことを特徴とする請求項１記載の相補型プッシュプル増幅器。
- 特性調整素子として、特性調整用抵抗を用いたことを特徴とする請求項１記載の相補型プッシュプル増幅器。
- 高周波入力信号の半波を増幅する能動素子と前記高周波入力信号の残りの半波を増幅する反能動素子から形成される１対の相補素子を用いた相補型プッシュプル増幅器において、
前記能動素子をＮ型ＦＥＴによって、前記反能動素子をＰ型ＦＥＴによってそれぞれ構成し、
前記Ｎ型ＦＥＴのソースを接地するとともに、前記Ｐ型ＦＥＴのソースを電源に接続し、
前記Ｎ型ＦＥＴのゲートと前記Ｐ型ＦＥＴのゲートをそれぞれコンデンサを介して入力端子に接続するとともに、前記Ｎ型ＦＥＴのゲートと入力端子との間に、前記Ｎ型ＦＥＴの位相、もしくは利得および位相の調整を行って、前記Ｎ型ＦＥＴとＰ型ＦＥＴの特性をそろえる特性調整素子を装荷し、
前記Ｎ型ＦＥＴのドレインと前記Ｐ型ＦＥＴのドレインを接続してその接続点を出力端子とし、前記Ｎ型ＦＥＴと前記Ｐ型ＦＥＴのゲートに異なるバイアス電圧を与え、かつ、前記Ｎ型ＦＥＴと前記Ｐ型ＦＥＴのバイアス点をＡ級またはＡＢ級としたことを特徴とする相補型プッシュプル増幅器。 - 特性調整素子として、特性調整用抵抗を用いたことを特徴とする請求項４記載の相補型プッシュプル増幅器。
- 特性調整素子として、特性調整用遅延素子を用いたことを特徴とする請求項４記載の相補型プッシュプル増幅器。
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