JP3968222B2

JP3968222B2 - Method for forming semiconductor thin film

Info

Publication number: JP3968222B2
Application number: JP2001124664A
Authority: JP
Inventors: 全植林; 眞鎬田; 鍾昇李; 哲煥崔
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-04-23
Filing date: 2001-04-23
Publication date: 2007-08-29
Anticipated expiration: 2021-04-23
Also published as: JP2002329681A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体薄膜の形成方法に関し、特にジクロロシランの異常成長を制御可能な二つの層を有する半導体薄膜の形成方法に関する。
【０００２】
【従来の技術】
ジクロロシラン（Ｄｉｃｈｌｏｒｏ‐Ｓｉｌａｎｅ：ＳｉＨ₂Ｃｌ₂）によるＷＳｉｘ層は抵抗性が低いために半導体製造工程に積極的に使用されている。特に、前記ＷＳｉｘ層はトランジスターのゲート/ビットラインの接触領域の形成に使用される。しかし、米国特許第５、７８６、０２７号（ｉｓｓｕｅｄｔｏＲｏｌｆｓｏｎ）及び米国特許第５、４２５、３９２号（ｉｓｓｕｅｄｔｏＴｈａｋｕｒｅｔａｌ．）に開示されたことによると、ウェーハが結晶化された部位でポリシリコンが異常成長し、これによって、製造収率が低下される結果を招来する。
【０００３】
従来において、ポリシリコンシード層は、例えばトランジスターのアクティブ部位の上部といった下部基板上に積層される。トランジスターのゲート層及び／またはビットラインは、ＤＣＳガスを使用したＤＣＳシード層の形成を通じてポリシリコン層上に形成される。続いて、シリコンが豊富なＤＣＳ層は、ＷＳｉ_x露出によって核を形成してタングステン及びポリシリコン層をバルク積層して成る。そして、ＤＣＳポストフラッシュを実施して、ＷＳｉｘ層の核及びバルク積層の結果として存在するＣｌ及びＦなどのような不純物を除去する。続けて、モノ−シラン（ｍｏｎｏ−ｓｉｌａｎｅ：ＳｉＨ₄）ポストフラッシュを実施して、タングステン及びポリシリコン層間において層を剥離させる高い応力を除去する。一般的に、シランフラッシュを長い間に実施する場合、応力は減少される。
【０００４】
前記ポリシリコンを形成する間には、層の面抵抗を減少させるためにＤＣＳガスの溶解温度である６２０℃で基板を加熱する。しかし、基板の加熱はシリコンを結晶化させ、異常成長を招来する。この異常成長は、後続工程途中に表面クラックのような応力破壊を招来する。
上記以外にも、前記モノ−シランフラッシュで前記ＷＳｉx及びポリシリコン層間の応力を減少させるときには、前記ポリシリコン層にシリコンが注入されるため、異常成長が起り、工程及びデバイス収率に悪い影響を及ぼす。
【０００５】
【発明が解決しようとする課題】
上述した従来の問題点を解決するための本発明の目的は、シリコンの異常成長を除去又は緩和させることと同時にＤＣＳを使用した半導体薄膜の形成方法を提供するものである。
【０００６】
【課題を解決するための手段】
前記目的を達成するための方法は、ＤＣＳ層バルク上に核を有する長壁層を形成してモノ−シランフラッシュを続けて実施する間にシリコンが注入されることを防止し、これにより、高い温度で工程を実施することができ、抵抗率を減少させるものである。
【０００７】
本発明の具体的な方法は、二つの層を有する半導体薄膜を形成するものである。５３０℃以下の第１温度で拡散工程を実施して下部基板上にシリコン層を形成する。そして、温度をシリコン層を形成する前記第１温度から６２０℃以上の第２温度まで上昇させる。前記シリコン層をシラン（ＳｉＨ₄）である第１フラッシュ物質によりフラッシングして転移層を形成する。前記シリコン層をジクロロシラン（ＳｉＨ₂Ｃｌ₂）およびフッ化タングステン（ＷＦ₆）である第２フラッシュ物質によりフラッシングして前記シリコン層の上部にタングステンシリサイド（ＷＳｉｘ）からなる第２物質層を形成する。この時、前記転移層は前記第２物質層と前記シリコンとの間の接着力を付与する。前記第２フラッシュ物質を使用して前記転移層の上に第２物質層バルクを積層する。前記第２物質層バルクをジクロロシラン（ＳｉＨ₂Ｃｌ₂）によりフラッシングして不純物を除去する。その後、前記第２フラッシュ物質を使用して前記第２物質層バルクをフラッシングして、前記第２物質層バルクの核を形成して、前記第２物質層バルク上部の結晶大きさを減少させる。そして、前記第２物質層バルクを前記第１フラッシュ物質によりフラッシングして前記シリコン層と第２物質層間の応力を緩和させる。
【０００８】
前記第１フラッシュ物質により前記第２物質層バルクをフラッシングする段階は、前記シリコン層の異常成長を実質的に避けることができるようにフラッシング時間を１０秒以下に制限することが望ましい。他の方法としては、前記シリコン層の異常成長を実質的に避けることができるように流量を制限した前記第１フラッシュ物質により第２物質層バルクをフラッシングすることである。
【０００９】
尚、前記第１温度は、シリコンの結晶化を実質的に避けることができる温度であり、前記第２温度は、二つの層を有する半導体薄膜結果物の抵抗力を減少させることができる温度である。
【００１０】
前記シリコン層は洗浄を実施した後に大気圧で前記シリコン層を積層することが望ましい。
【００１１】
前記第２フラッシュ物質を使用して前記シリコン層をフラッシングした次に、前記第２物質層の核を形成して前記第２物質層の結晶大きさを減少させることが望ましい。
【００１２】
前記第２フラッシュ物質を使用して前記第２物質層バルクをフラッシングした次に、前記第２物質層バルクの核を形成して前記第２物質層バルク上部の結晶大きさを減少させることが望ましい。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい実施形態をより詳細に説明する。
本発明の実施例に従うと、シリコンの異常成長が緩和及び／又は除去される場合、デバイス収率は向上される。一番目の方法として、シリコンを積層する温度をシリコンの結晶化を実質的に避けることができる水準に合わせる。二番目の方法としては、タングステンシリサイド層とシリコン層との間の応力を減少するために使用されるモノ−シランフラッシュの露出（例えば、時間及び／又は流量）を制限してシリコン層の異常成長を回避する。三番目の方法としては、ＤＣＳ層バルク上に核を有する長壁層を形成してモノ−シランフラッシュを続けて実施するの間にシリコンが注入されることを防止する。これにより、高い温度で工程を実施することができ、抵抗率を減少させる。
【００１４】
表１はＤＣＳポリサイドでタングステンシリサイド層を形成するための望ましい技術段階を示すチャートである。表１は工程の流れ、チャンバの圧力（単位：Ｔｏｒｒ）及び多様な工程ガスの流量（単位：ｓｃｃｍ（standard cubic centimeters per minute））を詳細に示す。
【００１５】
【表１】

【００１６】
項目は図１に示される流れで構成される。図１の参照符号は表１の項目と対応している。
まず、基板上にシリコン層を形成し、大気圧及び実温の工程チャンバで洗浄を実行する。ポンプダウンを実施することで、工程チャンバの気圧を例えば、１０^-6ｍＴｏｒｒに設定する（Ｓ１０２段階）。工程チャンバを加熱することで、温度はＤＣＳ層を溶解させる十分な温度である６２０℃まで上昇する（Ｓ１０４段階）。
【００１７】
続いて、３００ｓｃｃｍの流量でモノ−シランを提供するプレ−フラッシュを実施する（Ｓ１０６段階）。この時、流量は流量調節機（ＭＦＣ：ｍａｓｓｆｌｏｗｃｏｎｔｒｏｌｌｅｒ）を使用して一定に維持する。そして、圧力は７ｍＴｏｒｒより低く維持され、望ましくは４０秒程度実施する。工程時間は生産性の向上のために短縮することができる。しかし、工程時間の短縮はモノ−シラン流量の増加に対応して補償されなければならない。
【００１８】
そして、ＤＣＳプレフラッシュを実施する（Ｓ１０８段階）。この時、圧力は１〜４ｍＴｏｒｒであり（例えば、１．２ｍＴｏｒｒ）、ＤＣＳの流量は１〜２００ｓｃｃｍであり（例えば、１００ｓｃｃｍ）、Ａｒの流量は０〜１０００ｓｃｃｍであり（例えば、５００ｓｃｃｍ）であり、ＷＦ₆の流量は１〜３０ｓｃｃｍ（例えば、２ｓｃｃｍ）である。ＤＣＳプレフラッシュは後続するバルク積層でＤＣＳ層バルクが積層されることができるようにＤＣＳシードを形成するための工程である。ＤＣＳシードはシリコン層とＷＦ₆層バルクとの間の力を供給する。
【００１９】
核を形成し（Ｓ１１０段階）、シリコン層と上部に形成されるＤＣＳ層バルクとの間には転移層として１００Åの厚さを有するシリコンの豊富な層が形成される。
核の形成は、シリコン層との境界面でタングステンシリサイド層の結晶の大きさを減少させ、シリコン層の低い表面抵抗を提供し、核層の上部に形成されるタングステンシリサイド層バルクを形成するための基盤を提供する。核の形成はＤＣＳを１０６ｓｃｃｍ程度の流量で、ＷＦ₆を５．５ｓｃｃｍ程度の流量で提供し、１２秒間実施する。
【００２０】
核層の形成において、ジクロロシランタングステンシリサイド（ＤＣＳ−ＷＳｉ_X）のバルクの積層が実施される（Ｓ１１２段階）。この工程を実施することで、ゲート又はビットラインが所望の厚さで核層の上部に成長する。ＤＣＳ層バルクの結晶の大きさはＤＣＳ及びＷＦ₆各々の流量の適切な調節で制御する。バルクの積層はＤＣＳを１８０ｓｃｃｍの流量で、ＷＦ₆を１３ｓｃｃｍの流量で提供し、１分程度実施する。
【００２１】
続けて、ＤＣＳフラッシュを実施して以前の核及びバルクの積層による結果物として残留するＣｌ及びＦなどのような不純物を除去する（Ｓ１１４段階）。表１に示されるように、段階はＤＣＳの流量を１７５ｓｃｃｍに提供し、１０秒程度実施する。これによって、ＷＦ₆は除去され、ＤＣＳのみ残る。ＤＣＳガスは不純物と反応して不純物を除去し、その結果ＤＣＳ層の抵抗率を向上させる。
【００２２】
ＤＣＳフラッシュを実施した後、モノシラン（ＳｉＨ₄）ポストフラッシュを実施してタングステンとシリコン層との間で発生する応力を除去する（Ｓ１１６段階）。この時、モノシランポストフラッシュはＳｉＨ₄を３００ｓｃｃｍの流量で提供し、３秒間実施する。一般的に、モノシランポストフラッシュの工程時間が延長される場合には層間応力が改善される。しかし、この工程はシリコン層にシリコンが注入される結果を招き、その結果異常成長の原因となる。そのため、異常成長によって後続工程での欠陥（例えば、亀裂又は曲がり）を生じることになる。そのため、本実施例ではこの工程をシリコン層の異常成長を実質的に避けることができる時間に制限し、例えば１０秒以下で制限する。他の方法としては、モノシランポストフラッシュの流量を減少させてシリコン層にシリコンが注入されることを実質的に防止する。
【００２３】
モノシランポストフラッシュを実施した後、ポンプダウンを通じて工程チャンバ内のガスを除去し、圧力を大気圧よりも低くする（Ｓ１１８段階）。そして、この工程が実施されたウェーハは後続工程のために移送される。
【００２４】
図２は本実施例に従う望ましい実施形態を示す流れ図である。上述したように、モノシランポストフラッシュを実施することで（Ｓ１１６段階）、シリコン層にシリコンが注入されて後続工程層の亀裂又は曲がりなどのような欠陥の原因に作用する異常成長が発生する。しかし、本実施例では、最初に形成するシリコン層の積層温度を制御することで、シリコン層へのシリコン注入による結果物でより大きな抵抗力を作ることができることを認知している。図２で言及したように、Ｓ２０２段階ではシリコン層を形成するための拡散工程での温度を５５０℃以下で制限することができる。５５０℃以下で形成されたシリコン層の構造は非結晶質であるが、反面に５５０℃以上の温度で形成されたシリコン層の構造は結晶質である。結晶質構造に比べて非結晶質構造は、モノシランポストフラッシュが実施されることでシリコンが注入されるのに起因して生じるシリコン層の異常成長に対し、より大きな抵抗力を有するようになる。そのため、本実施例では図２のＳ２０４段階を実施することで、シリコン層の結晶化を制限したり、又は回避するための制御温度（例えば、５３０℃）でシリコン層を形成する。続けて、Ｓ２０６段階によって酸化層を除去し、図１の工程に従ってタングステン−ＤＣＳ工程のためにシリコン層を準備する。
【００２５】
図３は本発明の他の実施例を示す流れ図である。本実施例では、第２核層をＤＣＳ層バルクの上部に形成してバルク層の上部の結晶構造を縮小させる。ＤＣＳポストフラッシュを実施した後（Ｓ１１４段階）、かつモノシランポストフラッシュを実施する以前に（Ｓ１１６段階）、Ｓ２０８段階を実施して第２核層を形成する。この工程は前述した第１核層を形成するための工程と類似である。このように、バルク層の結晶の大きさはバルク層の上部で減少される。そのため、Ｓ１１６段階でモノシランポストフラッシュを実施する場合、相対的に小さい結晶を有する核層の上部はシリコン層にシリコンが注入されることを阻止し、その結果、シリコン層の異常成長を緩和及び／又は阻止することができる。
【００２６】
【発明の効果】
以上で説明した方法により、高い温度でシリコン層を形成することができる。例えば、シリコンが結晶化される温度である５５０℃以上の温度でシリコン層を形成することができ、核層の上部の結晶が小さいため、モノシランポストフラッシュを実施して、シリコンが注入されることを防止することができる。
【００２７】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更可能である。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体薄膜の形成方法の流れを示す図であって、ＤＣＳＷＳｉｘ層を形成する流れを示す図である。
【図２】本発明の一実施例による半導体薄膜の形成方法の流れを示す図であって、シリコン層を形成する手順を示す図である。
【図３】本発明の一実施例による半導体薄膜の形成方法の流れを示す図であって、核層上に長壁層を形成する手順を示す図である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for forming a semiconductor thin film, and more particularly to a method for forming a semiconductor thin film having two layers capable of controlling abnormal growth of dichlorosilane.
[0002]
[Prior art]
Dichlorosilane: WSix layer by _{_{(Dichloro-Silane SiH 2 Cl 2}} ) are actively used in the semiconductor manufacturing process due to the low resistance. In particular, the WSix layer is used to form a gate / bit line contact region of a transistor. However, according to U.S. Pat. No. 5,786,027 (issued to Rolfson) and U.S. Pat. No. 5,425,392 (issued to Thakur et al.), The wafer was crystallized at the site. Polysilicon grows abnormally, which results in reduced manufacturing yield.
[0003]
Conventionally, polysilicon seed layer is the product layer on the lower substrate, for example a transistor upper active site. Gate layer and / or bit lines of the transistors are formed in the polysilicon layer through the formation of DCS seed layer using DCS gas. Subsequently, the silicon-rich DCS layer is formed by bulk stacked to form a core of tungsten and polysilicon layer by WSi _x exposure. Then, to implement the DCS post flush to remove impurities such as Cl and F present as a result of nuclear and bulk stacking of WSix layer. Subsequently, mono - silane (mono-silane: SiH ₄₎ was performed post flush to remove tungsten and high have stress that is peeled Oite layer polysilicon layers. In general, if the silane flash is performed for a long time, the stress is reduced.
[0004]
Said during the formation of the polysilicon, you pressurized heat the substrate at 620 ° C. with a dissolution temperature of the DCS gas in order to reduce the surface resistance of the layer. However, heating of the substrate to crystallize the sheet Rico down to lead to abnormal growth. This abnormal growth is lead to stress rupture, such as surface cracks during a subsequent process.
In addition to the above, the mono - when silane flash reduce stress of the WSix and polysilicon layers, since the silicon is injected into the polysilicon layer, occur abnormal growth, bad process and device yield affect.
[0005]
[Problems to be solved by the invention]
An object of the present invention to solve the conventional problems described above, there is provided a method of forming a semiconductor thin film using the same time DCS and be removed or alleviate the abnormal growth of divorced.
[0006]
[Means for Solving the Problems]
A method for achieving the above object is to form a long wall layer with nuclei on the DCS layer bulk and prevent silicon from being injected during the subsequent mono-silane flash, thereby increasing the temperature. The process can be carried out in order to reduce the resistivity .
[0007]
A specific method of the present invention is to form a semiconductor thin film having two layers. A diffusion process is performed at a first temperature of 530 ° C. or lower to form a silicon layer on the lower substrate. Then, the temperature is raised from the first temperature for forming the silicon layer to a second temperature of 620 ° C. or higher. The transition layer is formed by flushing the silicon layer with a first flash material of silane (SiH ₄ ). The silicon layer is flushed with a second flash material that is dichlorosilane (SiH ₂ Cl ₂ ) and tungsten fluoride (WF ₆ ) to form a second material layer made of tungsten silicide (WSix) on the silicon layer. . At this time, the transition layer provides an adhesive force between the second material layer and the silicon. A second material layer bulk is deposited on the transition layer using the second flash material. The bulk of the second material layer is flushed with dichlorosilane (SiH ₂ Cl ₂ ) to remove impurities. Thereafter, the second material layer bulk is flushed using the second flash material to form nuclei of the second material layer bulk, thereby reducing a crystal size of the upper portion of the second material layer bulk. The bulk of the second material layer is flushed with the first flash material to relieve stress between the silicon layer and the second material layer.
[0008]
The step of flushing said second material layer bulk by the first flash material, it is desirable to limit the abnormal growth of pre-alkoxy silicon layer flushing time so that it can avoid substantially below 10 seconds. As another method is to flush the second material layer bulk by the first flash material with a limited flow rate so that it can avoid prior abnormal growth of carboxymethyl silicon layer substantially.
[0009]
Incidentally, the first temperature is Ri temperature der can avoid the crystallization of silicon substantially, before Symbol second temperature may be to reduce the resistance of the semiconductor thin film resultant structure having two layers Temperature.
[0010]
The silicon layer is preferably laminated at atmospheric pressure after cleaning.
[0011]
Preferably, after the silicon layer is flushed using the second flash material, nuclei of the second material layer are formed to reduce the crystal size of the second material layer.
[0012]
Preferably, the second material layer bulk is flushed using the second flash material, and then a nucleus of the second material layer bulk is formed to reduce a crystal size of the upper portion of the second material layer bulk. .
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.
According to an embodiment of the present invention, if the abnormal growth of divorced is relaxed and / or removal, the device yield is improved. As the first method, match the level that can avoid temperature of laminating a divorced crystallization of divorced substantially. As second method, mono- are used for stress reducing between the tungsten silicide layer and divorced layer - exposure silane flash (e.g., time and / or flow rate) of divorced layer by limiting the Avoid abnormal growth. As a third method, a long wall layer having nuclei is formed on the DCS layer bulk to prevent silicon from being implanted during the subsequent mono-silane flash. Thereby, a process can be implemented at high temperature and a resistivity is reduced.
[0014]
Table 1 is a chart showing desirable technical steps for forming a tungsten silicide layer with DCS polycide. Table 1 details the process flow, chamber pressure (unit: Torr) and various process gas flow rates (unit: sccm (standard cubic centimeters per minute)).
[0015]
[Table 1]

[0016]
The items are configured according to the flow shown in FIG. The reference numerals in FIG. 1 correspond to the items in Table 1.
First, a divorced layer is formed on a substrate and performing a wash at atmospheric pressure and actual temperature of the process chamber. By performing the pump-down, the process chamber pressure is set to 10 ⁻⁶ mTorr, for example (step S102). By heating the process chamber, the temperature rises to 620 ° C., which is a sufficient temperature for dissolving the DCS layer (step S104).
[0017]
Subsequently, mono 300sccm flow rate - Pre provides silane - implementing the flash (S10 6 steps). At this time, the flow rate is maintained constant using a flow controller (MFC). The pressure is kept lower than 7 mTorr, and preferably for about 40 seconds. Process time can be reduced to improve productivity. However, the reduction in process time must be compensated for with an increase in mono-silane flow rate .
[0018]
Then, DCS preflash is performed (step S108). At this time, the pressure is 1 to 4 mTorr (for example, 1.2 mTorr), the flow rate of DCS is 1 to 200 sccm (for example, 100 sccm), the flow rate of Ar is 0 to 1000 sccm (for example, 500 sccm), The flow rate of WF ₆ is 1 to 30 sccm (for example, 2 sccm). The DCS preflash is a process for forming a DCS seed so that a DCS layer bulk can be stacked in a subsequent bulk stack. DCS seed provides a force between the divorced layer and WF ₆ layers bulk.
[0019]
Nuclei formed (S110 step), rich layer of silicon having a thickness of 100Å as a transition layer is formed between the DCS layer bulk formed divorced layer and the top.
Formation of nuclei, at the interface between the silicon layer to reduce the crystal size of the tungsten silicide layer to provide a low surface resistivity of divorced layer, a tungsten silicide layer bulk is formed on top of the core layer Provide a basis for Nucleation is performed for 12 seconds by supplying DCS at a flow rate of about 106 sccm and WF ₆ at a flow rate of about 5.5 sccm.
[0020]
In the formation of the core layer, bulk stacking of dichlorosilane tungsten silicide (DCS-WSi _x ) is performed (step S112). By carrying out this step, a gate or bit line is grown on top of the core layer with the desired thickness. The crystal size of the DCS layer bulk is controlled by appropriate adjustment of the flow rates of DCS and WF ₆ respectively. Bulk stacking is performed for about 1 minute by providing DCS at a flow rate of 180 sccm and WF ₆ at a flow rate of 13 sccm.
[0021]
Subsequently, a DCS flash is performed to remove impurities such as Cl and F remaining as a result of the previous nucleus and bulk stacking (S114). As shown in Table 1, the step is performed for about 10 seconds with a DCS flow rate of 175 sccm. This removes WF _{6 and} leaves only DCS. The DCS gas reacts with the impurities to remove the impurities, thereby improving the resistivity of the DCS layer.
[0022]
After performing the DCS flash, monosilane (SiH ₄₎ was carried out post-flush to remove stress generated between the tungsten and divorced layer (S116 step). At this time, the monosilane post-flush is performed for 3 seconds by providing SiH ₄ at a flow rate of 300 sccm. In general, the interlayer stress is improved when the process time of monosilane post-flash is extended. However, this process leads to results that the silicon is injected into divorced layer, causing resulting abnormal growth. Therefore, defects (for example, cracks or bends) in subsequent processes are caused by abnormal growth. Therefore, in this embodiment to limit this process the abnormal growth of divorced layer at a time can be substantially avoided, limiting, for example, 10 seconds or less. Other methods, substantially preventing the silicon is injected into divorced layer reduces the flow rate of the monosilane post flush.
[0023]
After performing the monosilane post-flush, the gas in the process chamber is removed through pump-down, and the pressure is made lower than the atmospheric pressure (step S118). Then, the wafer subjected to this process is transferred for the subsequent process.
[0024]
FIG. 2 is a flow diagram illustrating a preferred embodiment according to this example. As described above, by carrying out mono-silane post flush (S116 step), abnormal growth occurs which acts on the causes of defects, such as silicon is injected subsequent process layer cracks or bends divorced layer. However, in this embodiment, by controlling the laminating temperature of the first formed to Resid silicon layer, we are aware that it is possible to make a greater resistance force in the resultant structure by the silicon injection into divorced layer. As noted in Figure 2, it is possible to limit the temperature in the diffusion step for forming a divorced layer at 550 ° C. or less in the step S202. Structure of divorced layer formed at 550 ° C. The following are non-crystalline, but the structure of divorced layer formed at 550 ° C. or higher temperatures in the other hand is crystalline. Amorphous structure compared to crystalline structure, against the abnormal growth of the silicon layer resulting from for divorced Rukoto be practiced monosilane post flush is injected, it will have a greater resistance force . Therefore, by the present embodiment to implement step S204 of FIG. 2, or to limit the crystallization of divorced layer, or avoid that for controlling the temperature (e.g., 530 ° C.) to form a divorced layer. Subsequently, removing the oxide layer by step S206, to prepare a divorced layer for tungsten -DCS process according to step of FIG.
[0025]
FIG. 3 is a flowchart showing another embodiment of the present invention. In this embodiment, the second nucleus layer is formed on the bulk of the DCS layer to reduce the crystal structure on the bulk layer. After performing the DCS postflash (step S114) and before performing the monosilane postflash (step S116), the step S208 is performed to form the second nucleus layer. This process is similar to the process for forming the first nucleus layer described above. Thus, the bulk layer crystal size is reduced at the top of the bulk layer. Therefore, when carrying out the monosilane post flushed with S116 step, the top of the core layer having a relatively small crystal prevents the silicon is injected into divorced layer, as a result, alleviating the abnormal growth of divorced layer And / or can be blocked.
[0026]
【The invention's effect】
By the method described above, it is possible to form the divorced layer at high temperatures. For example, divorced can form a divorced layer at 550 ° C. or higher temperature is a temperature to be crystallized, the crystal of the upper core layer is small, to implement the monosilane post flash, silicon is implanted Can be prevented.
[0027]
As described above, the embodiments of the present invention have been described in detail. However, the present invention is not limited to the embodiments, and as long as it has ordinary knowledge in the technical field to which the present invention belongs, without departing from the spirit and spirit of the present invention, The present invention can be modified or changed.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a flow of a method for forming a semiconductor thin film according to an embodiment of the present invention, and illustrates a flow of forming a DCS WSix layer.
[Figure 2] A diagram showing a flow of a method for forming a semiconductor thin film according to an embodiment of the present invention, showing the steps of forming a divorced layer.
FIG. 3 is a diagram showing a flow of a method for forming a semiconductor thin film according to an embodiment of the present invention, and is a diagram showing a procedure for forming a long wall layer on a core layer.

Claims

Performing a diffusion process at a first temperature of 530 ° C. or lower to form a silicon layer on the lower substrate;
Raising from the first temperature to a second temperature of 620 ° C. or higher;
Flushing the silicon layer with a first flash material that is silane (SiH ₄ ) to form a transition layer;
A second material layer made of tungsten silicide (WSix) is formed on the silicon layer by flushing the silicon layer using a second flash material of dichlorosilane (SiH ₂ Cl ₂ ) and tungsten fluoride (WF ₆ ). Forming an adhesive force between the second material layer and the silicon layer on the transition layer;
Forming a second material layer bulk over the transition layer using the second flash material;
Flushing the second material layer bulk using dichlorosilane (SiH ₂ Cl ₂ ) to remove impurities;
Flushing the second material layer bulk using the second flash material to form nuclei of the second material layer bulk to reduce crystal size above the second material layer bulk;
Flushing the second material layer bulk using the first flash material to relieve stress between the silicon layer and the second material layer;
A method for forming a semiconductor thin film, comprising:

The method of claim 1, wherein the flushing the second material layer bulk using the first flash material limits a flushing time to 10 seconds or less.

The method of claim 1, wherein the step of flushing the second material layer bulk using the first flash material sets a supply flow rate of the first flash material to 300 sccm.

The method of forming a semiconductor thin film according to claim 1, further comprising: cleaning the silicon layer after forming the silicon layer.

The method of forming a semiconductor thin film according to claim 1, wherein the step of forming the silicon layer is performed at atmospheric pressure.