JP3958221B2 - 半導体装置およびその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＯＧやＴＡＢ、ＣＯＦ等のベアチップ実装に使用される半導体素子の電極上に電解めっきバンプを形成した半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化、高機能化及び半導体素子プロセスの微細化に伴い、ベアチップ接合に用いるバンプ電極を備えた半導体装置も微細化、狭端子ピッチ化が要望されている。狭ピッチのベアチップ実装やＣＯＧやＴＡＢ、ＣＯＦ接合などのバンプ電極形成には電解めっき法が主に用いられる。
【０００３】
バンプ高さのばらつきはベアチップ実装の実装歩留りに直接影響を及ぼす。電解めっき法によるバンプの高さばらつきはめっき電流密度の不均一性に起因するため、従来よりめっき電流密度の均一性を向上する提案がなされている。
【０００４】
めっき電流密度の均一性を向上する方法としては、被めっき物である半導体ウエーハ側にめっき電流密度の不均一を緩和する構造を設けるもの（例えば、特許文献１、特許文献２参照）や、電解めっきバンプの製造方法として電解めっき装置にめっき電流密度の集中の不均一を緩和する構造を設けるもの（例えば、特許文献３、特許文献４参照）などが提案されている。
【０００５】
以下、従来の電解めっきバンプを備えた半導体装置及びその製造方法について図面を参照しながら説明する。
【０００６】
図７（ａ）は電解めっきバンプを備えた従来の半導体装置を示す斜視図、図７（ｂ）は図７（ａ）のＢ−Ｂ'間の断面図である。
【０００７】
図７において、１は半導体素子、２は半導体素子１に形成された内部回路、３は内部回路２と電気的に接続し半導体装置１の表面に配列された半導体素子電極、４は半導体素子１の表面に形成されたパッシベーション膜、５はパッシベーション膜４に形成され半導体素子電極３上を開口する第１の開口部、６は第１の開口部５を経由して半導体素子電極３の表面に形成されたバリア層、７はバリア層６の表面に形成されためっきシード層、８はめっきシード層７上に形成された電解めっきバンプである。
【０００８】
次に上記の電解めっきバンプを備えた従来の半導体装置の製造方法について図８〜図１１を参照して説明する。
【０００９】
図８〜図１１において、１は半導体素子、２は内部回路、３は半導体素子電極、４はパッシベーション膜、５は第１の開口部、６はバリア層、７はめっきシード層、８は電解めっきバンプであり、これらは図７と同一のものである。
【００１０】
９は半導体素子１を格子状に配列した半導体ウエーハ、１０は半導体ウエーハ９上に配列された半導体素子１のチップ領域、１１は半導体ウエーハ９上のスクライブ領域である。
【００１１】
１２はめっきシード層７上に形成されためっきレジスト、１３はめっきレジスト１２の第２の開口部、１４は電解めっき電極、１５は電解めっき装置、１６は電解めっき液、１７は陽極、１８は定電流電源、１９はめっき電流、２０はめっきレジスト１２を開口して形成したダミーめっき領域である。
【００１２】
まず図８（ａ）、（ｂ）、（ｃ）に示すように半導体素子１が格子状に配列されチップ領域１０とスクライブ領域１１を有する半導体ウエーハ９を準備する。ここで図８（ａ）は半導体ウエーハ９の全体の平面図、図８（ｂ）は半導体ウエーハ９の部分拡大斜視図、図８（ｃ）は図８（ｂ）のチップ領域１０の一部の断面図を示す。
【００１３】
次に図９（ａ）に示すように半導体素子１のパッシベーション膜６上にバリア層６、めっきシード層７をスパッタリング法で形成した後、めっきレジスト１２を塗布しフォトリソ法により開口部１３を形成する。このとき、図９（ｂ）に示すように半導体ウエーハ９の周辺部分を開口して電解めっき電極１４を同時に形成する。この電解めっき電極１４は、半導体ウエーハ９の周辺部分でめっきレジスト１２が開口された部分に形成されているバリア層６およびめっきシード層７からなる。
【００１４】
次に図１０（ａ）に示すようにめっきレジスト１２を形成した半導体ウエーハ９をめっき装置１５の電解めっき液１６に浸漬し、めっきシード層７を陰極とし陽極１７に定電流電源１８から一定の電流を必要な時間だけ印加して電解めっきを行うと、めっきレジスト１２の第２の開口部１３に露出したシード層７にめっき金属が析出する。この電解めっき工程により図１０（ｂ）に示すようにめっきレジスト１２の第２の開口部１３に電解めっきバンプ８が形成される。
【００１５】
次にめっきレジスト１２を除去し、その後電解めっきバンプ８をマスクとしてめっきシード層７とバリア層６をエッチング除去し、スクライブ領域１１に沿って半導体素子１を個片化することにより図７に示す電解めっきバンプ８を備えた半導体装置を形成する。
【００１６】
一般に電解めっき法によりバンプを形成する場合、図１０（ａ）に示すように全バンプのめっきに必要なめっき電流を一括して定電流電源１８で供給するため、各電解めっきバンプ８のウエーハ上の位置によりめっき電流密度の不均一が生じ、電解めっきバンプ８の高さばらつきの原因となる。めっき電流密度の不均一性を低減する方法としては一般的には図９（ｂ）に示すようにめっき電極１４を複数個形成する方法や、ウエーハの周辺部を全てめっき電極として使用し、めっき電流密度の均一化を図る方法などがある。また、図１０（ａ）の陽極１７とウエーハ９との間に絶縁性の遮蔽板を挿入しめっき電流密度の均一化を図る方法なども従来より行われている。
【００１７】
更に、図１１（ａ）または（ｂ）に示すようにウエーハ９上でめっき電流密度が集中する箇所にダミーめっき領域２０を設けてめっき電流密度の均一化を図る方法なども提案されている。
【００１８】
以上のような方法により従来の電解めっきバンプを備える半導体装置を製造していた。
【００１９】
【特許文献１】
特開平０９−１３９３８７号公報
【特許文献２】
特開平０４−２５８１２８号公報
【特許文献３】
特許第２７４６１８号公報
【特許文献４】
特開平０３−２５４１２９号公報
【００２０】
【発明が解決しようとする課題】
しかしながら上記従来の半導体装置及びその製造方法は、いずれも半導体ウエーハ全体に対し一定のめっき電流で電解めっきを行うため、電解めっきバンプのウエーハ上の位置によりめっき電流密度の不均一が生じ、電解めっきバンプの高さばらつきが生じる。なお、上述のようにめっき電流密度の均一化を図る方法も提案されているが、いずれも半導体ウエーハ上の比較的広い面積に対してめっき電流密度の均一性を改善する方法であり、電解めっきバンプの高さばらつきを効果的に低減することができず、高さばらつきが生じるという欠点を有していた。
【００２１】
本発明は上記従来の課題を解決するもので、電解めっきバンプの高さばらつきを効果的に低減することができる半導体装置およびその製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明の請求項１記載の半導体装置は、半導体ウエーハと、半導体ウエーハの主面上に形成された複数の半導体素子と、半導体素子上に配列された複数の電極と、半導体素子の表面を被覆保護するパッシベーション膜と、パッシベーション膜に形成され電極の上を開口する開口部と、電極の上に形成された電解めっきバンプとを備えた半導体装置であって、電解めっきバンプ形成時のめっき電流を一定に制御するために半導体ウエーハ内に形成された複数の定電流回路と、定電流回路に接続した電流入力電極と、定電流回路に接続した電流流出電極とを設けたことを特徴とする。
【００２３】
この請求項１の構成によれば、電解めっきバンプ形成時のめっき電流を一定に制御するために複数の定電流回路を設けているため、電解めっきバンプを形成する際には、半導体ウエーハ上で電解めっきバンプの形成される複数の電極のそれぞれがどれか１つの定電流回路と対応し、各定電流回路をそれと対応する１つまたは複数の電極に接続して電解めっきを行うことで、各定電流回路に接続された１つまたは複数の電極ごとにめっき電流を一定に制御することができるため、半導体ウエーハ面内でのめっき電流密度のばらつきを抑え、電解めっきバンプの高さばらつきを効果的に低減することができる。
【００２４】
また、請求項２記載の半導体装置は、請求項１記載の半導体装置において、定電流回路、定電流回路に接続した電流入力電極および定電流回路に接続した電流流出電極は、個々の半導体素子ごとに設けられていることを特徴とする。
【００２５】
この請求項２の構成によれば、請求項１と同様の効果が得られ、この場合、定電流回路が半導体素子と同数設けられ、電解めっきバンプを形成する際には、各半導体素子ごとに電解めっきバンプの形成される電極が対応する１つの定電流回路と接続され、半導体素子ごとにめっき電流を一定に制御することができる。
【００２６】
また、請求項３記載の半導体装置は、請求項１記載の半導体装置において、定電流回路、定電流回路に接続した電流入力電極および定電流回路に接続した電流流出電極は、個々の半導体素子に設けられた電解めっきバンプの個数より少ない複数の電解めっきバンプごとに設けられていることを特徴とする。
【００２７】
この請求項３の構成によれば、請求項１と同様の効果が得られ、この場合、定電流回路が半導体素子の個数より多く設けられ、電解めっきバンプを形成する際には、個々の半導体素子の電解めっきバンプの個数より少ない数の電解めっきバンプの形成される電極が、対応する１つの定電流回路と接続され、請求項２の場合より少ない数の電極ごとにめっき電流を一定に制御することができる。
【００２８】
また、請求項４記載の半導体装置は、請求項１記載の半導体装置において、定電流回路、定電流回路に接続した電流入力電極および定電流回路に接続した電流流出電極は、個々の電解めっきバンプごとに設けられていることを特徴とする。
【００２９】
この請求項４の構成によれば、請求項１と同様の効果が得られ、この場合、定電流回路が電解めっきバンプと同数設けられ、電解めっきバンプを形成する際には、電解めっきバンプの形成される電極が対応する１つの定電流回路と接続され、電解めっきバンプの形成される電極ごとにめっき電流を一定に制御することができる。
【００３０】
また、請求項５記載の半導体装置は、請求項１、２、３または４記載の半導体装置において、定電流回路、定電流回路に接続した電流入力電極および定電流回路に接続した電流流出電極は、個々の半導体素子どうしの間に形成されているスクライブ領域内に設けられていることを特徴とする。
【００３１】
この請求項５の構成によれば、請求項１、２、３または４と同様の効果が得られ、この場合、定電流回路、定電流回路に接続した電流入力電極および定電流回路に接続した電流流出電極を、個々の半導体素子の面積を増大させること無く配置できるため、個々の半導体素子を小型化することができる。
【００３２】
また、請求項６記載の半導体装置は、請求項１、２、３、４または５記載の半導体装置において、定電流回路は、電解めっきバンプ形成時には半導体素子の電極と電気的に接続され、電解めっきバンプ形成後に電気的に遮断されたことを特徴とする。
【００３３】
この請求項６の構成によれば、請求項１、２、３、４または５と同様の効果が得られ、この場合、電解めっきバンプ形成後の半導体素子の電気的な動作に定電流回路が与える影響を無くすことができる。
【００３４】
また、請求項７記載の半導体装置は、請求項１、２、３、４、５または６記載の半導体装置において、半導体素子の電極と電解めっきバンプとの間に金属膜が設けられたことを特徴とする。
【００３５】
この請求項７の構成によれば、請求項１、２、３、４、５または６と同様の効果が得られ、この場合、金属膜を定電流回路を電解めっきバンプ形成時には半導体素子の電極と電気的に接続し、電解めっきバンプ形成後に電気的に遮断する電気配線として用いることで、半導体素子電極と電流入力電極との電気的な接続と遮断のためのスイッチ回路を半導体素子に内蔵することを不要にでき、半導体素子の面積が増大することが無い。更に金属膜の材質を適切に選択することで、半導体素子電極の金属の電解めっきバンプへの拡散を防止し、製品の信頼性を向上することが可能である。
【００３６】
本発明の請求項８記載の半導体装置の製造方法は、複数の定電流回路が内部に形成され、表面にパッシベーション膜が形成され、パッシベーション膜が開口された部分に、半導体素子電極、定電流回路に接続した電流入力電極および定電流回路に接続した電流流出電極が形成された半導体ウエーハを準備する工程と、半導体素子電極上に開口部を持つめっきレジストを形成する工程と、電解めっき法を用いて開口部の半導体素子電極、電流入力電極、定電流回路、および電流流出電極を介してめっき電流を流すことにより、開口部の半導体素子電極上に電解めっきバンプを形成する電解めっき工程と、めっきレジストを除去する工程とを含んでいる。
【００３７】
この請求項８の製造方法によれば、半導体ウエーハに複数の定電流回路が形成され、半導体ウエーハ上で電解めっきバンプの形成される複数の半導体素子電極のそれぞれがどれか１つの定電流回路と対応し、各定電流回路をそれと対応する１つまたは複数の半導体素子電極に接続して電解めっきを行うことで、各定電流回路に接続された１つまたは複数の半導体素子電極ごとにめっき電流を一定に制御することができるため、半導体ウエーハ面内でのめっき電流密度のばらつきを抑え、形成される電解めっきバンプの高さばらつきを効果的に低減することができる。
【００３８】
本発明の請求項９記載の半導体装置の製造方法は、複数の定電流回路が内部に形成され、表面にパッシベーション膜が形成され、パッシベーション膜が開口された部分に、半導体素子電極、定電流回路に接続した電流入力電極および定電流回路に接続した電流流出電極が形成された半導体ウエーハを準備する工程と、半導体ウエーハの表面に金属膜を形成する工程と、金属膜上に所定のパターンのエッチングレジストを形成する工程と、エッチングレジストをマスクにして金属膜をエッチングすることにより、電流入力電極と電流流出電極とが定電流回路を介した経路によってのみ電気的に接続されるように少なくとも電流入力電極と電流流出電極との間の金属膜の一部を除去する第１のエッチング工程と、エッチングレジストを除去した後、半導体素子電極上の金属膜上に開口部を持つめっきレジストを形成する工程と、電解めっき法を用いて開口部の金属膜、電流入力電極、定電流回路、および電流流出電極を介してめっき電流を流すことにより、開口部の金属膜上に電解めっきバンプを形成する電解めっき工程と、めっきレジストを除去した後、電解めっきバンプをマスクとして金属膜をエッチングする第２のエッチング工程とを含んでいる。
【００３９】
この請求項９記載の製造方法によれば、請求項８記載の製造方法と同様の効果が得られる。
【００４０】
また、請求項１０記載の半導体装置の製造方法は、請求項９記載の半導体装置の製造方法において、第１のエッチング工程では半導体素子電極と電流入力電極との間が金属膜で電気的に接続されるように金属膜を残し、第２のエッチング工程により半導体素子電極と電流入力電極との間が電気的に遮断されるように金属膜を除去することを特徴とする。
【００４１】
この請求項１０記載の製造方法によれば、請求項９と同様の効果が得られ、この場合、半導体素子電極と電流入力電極との電気的な接続と遮断のためのスイッチ回路を半導体素子に内蔵することないため、半導体素子の面積が増大することが無い。また特別な製造工法を用いることなく、通常のエッチング工程により半導体素子電極と電流入力電極との電気的な接続と遮断が可能であるため、製造装置の価格が増大することが無く低コストの製品を実現することができる。
【００４２】
また、請求項１１記載の半導体装置の製造方法は、請求項９記載の半導体装置の製造方法において、第２のエッチング工程で、電解めっきバンプでマスクされていない電流入力電極および電流流出電極を溶解することなく金属膜のみを選択的にエッチングすることを特徴とする。
【００４３】
この請求項１１記載の製造方法によれば、請求項９と同様の効果が得られ、この場合、第２のエッチング工程では電流入力電極および電流流出電極が溶解されないため、金属膜のエッチングの工程管理が容易になり、製品の歩留を向上することが可能になる。
【００４４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００４５】
図１（ａ）は本発明の実施の形態の半導体装置を示す斜視図、図１（ｂ）は図１（ａ）のＡ−Ａ'間の断面図である。
【００４６】
図１において、２１は半導体素子（半導体チップ）、２２は半導体素子２１に形成された内部回路、２３は内部回路２２と電気的に接続し半導体装置２１の表面に配列された半導体素子電極、２４は半導体素子２１の表面に形成されたパッシベーション膜、２６は第１の開口部を経由して半導体素子電極３の表面に形成されたバリア層、２７はバリア層２６の表面に形成されためっきシード層、２８はめっきシード層２７上に形成された電解めっきバンプである。３１は定電流回路、３２は定電流回路３１の電流入力電極、３３は定電流回路３１の電流流出電極、３４はパッシベーション膜２４に形成され半導体素子電極２３、定電流回路３１の電流入力電極３２、電流流出電極３３上を開口する第１の開口部である。
【００４７】
なお、定電流回路３１は、ここではエンハンスメント型のＭＯＳ型ＦＥＴのドレイン電流の定電流特性を利用した回路である。この他バイポーラ型トランジスタによるカレントミラー特性を利用する回路等、めっき時の電圧に依存せずかつ電流のばらつきが少なく一定の電流に制御できる回路であれば良い。
【００４８】
次に本発明の半導体装置の製造方法について図２〜図６を参照して説明する。
【００４９】
図２〜図６において、２１は半導体素子、２２は内部回路、２３は半導体素子電極、２４はパッシベーション膜、２６はバリア層、２７はめっきシード層、２８は電解めっきバンプ、３１は定電流回路、３２は電流入力電極、３３は電流流出電極、３４は第１の開口部であり、これらは上述した図１の半導体装置のものと同一である。
【００５０】
３９は半導体素子２１を格子状に配列した半導体ウエーハ、４０は半導体ウエーハ３９上に配列された半導体素子２１のチップ領域、４１は半導体ウエーハ３９上のスクライブ領域である。
【００５１】
４２はめっきシード層２７上に形成されたエッチングレジスト、４３はめっきシード層２７上に形成されためっきレジスト、４４はめっきレジスト４３の第２の開口部、４５は半導体素子電極２３と定電流回路３１の電流入力電極３２とを接続する第１の配線、４６は定電流回路３１の電流流出電極３３同士を接続する第２の配線、４７は電解めっき電極、４８は電解めっき装置、４９は電解めっき液、５０は陽極、５１はめっき電源、５２はめっき電流である。
【００５２】
まず図２（ａ）、（ｂ）、（ｃ）に示すように内部回路２２と定電流回路３１及び半導体素子電極２３と定電流回路３１の電流入力電極３２と電流流出電極３３及びパッシベーション膜２４を備える半導体素子２１が格子状に配列され、各半導体素子２１のチップ領域４０とスクライブ領域４１を有する半導体ウエーハ３９を準備する。ここで図２（ａ）は半導体ウエーハ３９の全体の平面図、図２（ｂ）は半導体ウエーハ３９の部分拡大斜視図、図２（ｃ）は図２（ｂ）のチップ領域４０の一部の断面図を示す。
【００５３】
次に図３（ａ）に示すように半導体素子２１の半導体素子電極２３、電流入力電極３２、電流流出電極３３、パッシベーション膜２４上に、バリア層２６、めっきシード層２７をスパッタリング法で形成する。
【００５４】
ここでは半導体素子電極２３、電流入力電極３２、電流流出電極３３の材料には一般的な半導体ウエーハの配線材料としてＡｌ、Ａｌ−ＳｉもしくはＡｌ−Ｓｉ−Ｃｕを用いる。また、パッシベーション膜２４としてはＳｉＮを用いる。
【００５５】
バリア層２６としては半導体素子電極２３、電流入力電極３２、電流流出電極３３及びパッシベーション膜２４との密着性及びエッチング液の選択性の観点からＴｉ−Ｗを用いる。
【００５６】
また、シード層２７の材質は電解めっき時の導電性の確保と電解めっき液４９（ここでは電解Ａｕめっき液を使用する）のめっき下地金属としての観点からＡｕを用いる。
【００５７】
次に図３（ｂ）に示すようにエッチングレジスト４２をフォトリソ法で形成し、図３（ｃ）に示すようにエッチングレジスト４２をマスクとして第１のエッチング工程を行いシード層２７とバリア層２６をパターニングする。
【００５８】
Ａｕからなるシード層２７のエッチング液としてはＴｉ−Ｗからなるバリア層２６を溶解しない溶液としてここではヨウ素とヨウ化カリウム及び酢酸からなる混合溶液を用いる。また、バリア層２６のエッチング液としてはパッシベーション膜２４及び半導体素子電極２３、電流入力電極３２、電流流出電極３３を溶解しない溶液としてここでは過酸化水素水を用いる。
【００５９】
次に図３（ｄ）に示すようにエッチングレジスト４２を剥離する。このときの半導体ウエーハ３９の部分拡大斜視図を図４（ａ）に示す。
【００６０】
ここで第１のエッチング工程により図３（ｄ）、図４（ａ）に示すように半導体素子電極２３と定電流回路３１の電流入力電極３２とを接続する第１の配線４５及び、定電流回路３１の電流流出電極３３同士を接続する第２の配線４６が形成される。第１の配線４５及び第２の配線４６はバリア層２６およびめっきシード層２７からなる。
【００６１】
また、第１のエッチング工程では、図４（ｂ）に示されるように、定電流回路３１の電流流出電極３３同士を接続する第２の配線４６を電解めっき電極４７に接続する配線部分と、電解めっき電極４７も同時に形成される。
【００６２】
次に図４（ｂ）、（ｃ）に示すようにめっきレジスト４３をフォトリソ法により形成し、第２の開口部４４を形成する。このとき、図４（ｂ）に示す電解めっき電極４７上も同時に開口する。この電解めっき電極４７は、半導体ウエーハ３９の周辺部分でめっきレジスト４３が開口された部分に形成されているバリア層２６およびめっきシード層２７からなる。
【００６３】
次に図５（ａ）に示すようにめっきレジスト４３を形成した半導体ウエーハ３９をめっき装置４８の電解めっき液４９に浸漬し、めっきシード層２７を陰極として電解めっきを行うと図５（ｂ）に示すようにめっきレジスト４３の第２の開口部４４に電解めっきバンプ２８が形成される。
【００６４】
電解めっき液４９としてここでは一般的な亜硫酸金めっき溶液を用いる。
【００６５】
このとき、個々の電解めっきバンプ２８のめっき電流５２はめっきレジスト４３の第２の開口部４４から第１の配線４５と電流入力端子３２を経由して定電流回路３１に流入するため、半導体ウエーハ３９内の電解めっきバンプ２８の配置や密度、電解めっき液４９の流量などのめっき条件に影響されることなく、めっき電流密度は個々の電解めっきバンプ毎に一定に制御される。
【００６６】
なお、ここでは電解めっきバンプ２８のめっき電流を定電流回路３１を用いて個別に制御したが、電解めっきバンプ２８の高さばらつきが許容できる範囲で複数の電解めっきバンプ２８のめっき電流をまとめて一つの定電流回路３１で制御しても良い。
【００６７】
次に図６（ａ）に示すようにめっきレジスト４３を除去し、その後図６（ｂ）に示すように電解めっきバンプ２８をマスクとしてめっきシード層２７とバリア層２６を第２のエッチング工程により除去する。
【００６８】
ここで、第１のエッチング工程と同様にシード層２７のエッチング液としてはヨウ素とヨウ化カリウム及び酢酸からなる混合溶液を用い、また、バリア層２６のエッチング液としては過酸化水素水を用いる。
【００６９】
次に半導体ウエーハ３９のスクライブ領域４１に沿って半導体素子２１を個片化することにより図６（ｃ）示すように電解めっきバンプ２８を備えた半導体装置を形成する。
【００７０】
以上のように本実施の形態によれば、各電解めっきバンプ２８ごとに定電流回路３１を設け、各々の電解めっきバンプ２８ごとにめっき電流を一定に制御することができるため、半導体ウエーハ面内でのめっき電流密度のばらつきを抑え、形成される電解めっきバンプ２８の高さばらつきを効果的に低減することができる。
【００７１】
また、先述したように、電解めっきバンプ２８の高さばらつきが許容できる範囲で複数の電解めっきバンプ２８のめっき電流をまとめて一つの定電流回路３１で制御しても良い。例えば、半導体素子２１ごとの複数の電解めっきバンプ２８のめっき電流をまとめて一つの定電流回路３１で制御しても良いし、あるいは、個々の半導体素子２１に設けられる電解めっきバンプ２８の個数より少ない複数の電解めっきバンプ２８のめっき電流をまとめて一つの定電流回路３１で制御しても良い。
【００７２】
なお、本実施の形態では、定電流回路３１、電流入力端子３２、電流流出端子３３を個々の半導体素子のチップ領域に形成したが、スクライブ領域に形成しても良いし、半導体ウエーハ３９上であればチップ領域及びスクライブ領域以外の領域に形成しても良い。
【００７３】
また、本実施の形態では、定電流回路３１と電解めっきバンプ２８とをバリア層２６およびめっきシード層２７からなる第１の配線４５で接続し、定電流回路３１と電解めっき電極４７とをバリア層２６およびめっきシード層２７からなる第２の配線４６で接続しているが、それぞれバリア層２６およびめっきシード層２７で接続する代わりに半導体素子内の配線で接続しても良い。この場合、めっき後に不要となる第１の配線４５および第２の配線４６を第２のエッチング工程で切断（除去）しているが、半導体素子内の電子的なスイッチによって切り離しても良い。
【００７４】
【発明の効果】
以上のように本発明によれば、半導体ウエーハに複数の定電流回路が設けられ、電解めっきバンプ形成時には、半導体ウエーハ上で電解めっきバンプの形成される複数の半導体素子電極のそれぞれがどれか１つの定電流回路と対応し、各定電流回路をそれと対応する１つまたは複数の半導体素子電極に接続して電解めっきを行うことで、各定電流回路に接続された１つまたは複数の半導体素子電極ごとにめっき電流を一定に制御することができるため、半導体ウエーハ面内でのめっき電流密度のばらつきを抑え、形成される電解めっきバンプの高さばらつきを効果的に低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置を示す図
【図２】本発明の実施の形態の半導体装置の製造方法を示す図
【図３】本発明の実施の形態の半導体装置の製造方法を示す図
【図４】本発明の実施の形態の半導体装置の製造方法を示す図
【図５】本発明の実施の形態の半導体装置の製造方法を示す図
【図６】本発明の実施の形態の半導体装置の製造方法を示す図
【図７】従来の半導体装置を示す図
【図８】従来の半導体装置の製造方法を示す図
【図９】従来の半導体装置の製造方法を示す図
【図１０】従来の半導体装置の製造方法を示す図
【図１１】従来の半導体装置の製造方法を示す図
【符号の説明】
１ 半導体素子
２ 内部回路
３ 半導体素子電極
４ パッシベーション膜
５ 第１の開口部
６ バリア層
７ めっきシード層
８ 電解めっきバンプ
９ 半導体ウエーハ
１０ チップ領域
１１ スクライブ領域
１２ めっきレジスト
１３ 第２の開口部
１４ 電解めっき電極
１５ 電解めっき装置
１６ 電解めっき液
１７ 陽極
１８ 定電流電源
１９ めっき電流
２０ ダミーめっき領域
２１ 半導体素子
２２ 内部回路
２３ 半導体素子電極
２４ パッシベーション膜
２６ バリア層
２７ めっきシード層
２８ 電解めっきバンプ
３１ 定電流回路
３２ 電流入力電極
３３ 電流流出電極
３４ 第１の開口部
３９ 半導体ウエーハ
４０ チップ領域
４１ スクライブ領域
４２ エッチングレジスト
４３ めっきレジスト
４４ 第２の開口部
４５ 第１の配線
４６ 第２の配線
４７ めっき電極
４８ 電解めっき装置
４９ 電解めっき液
５０ 陽極
５１ めっき電源
５２ めっき電流

Claims (11)

1. 半導体ウエーハと、前記半導体ウエーハの主面上に形成された複数の半導体素子と、前記半導体素子上に配列された複数の電極と、前記半導体素子の表面を被覆保護するパッシベーション膜と、前記パッシベーション膜に形成され前記電極の上を開口する開口部と、前記電極の上に形成された電解めっきバンプとを備えた半導体装置であって、
   前記電解めっきバンプ形成時のめっき電流を一定に制御するために前記半導体ウエーハ内に形成された複数の定電流回路と、前記定電流回路に接続した電流入力電極と、前記定電流回路に接続した電流流出電極とを設けたことを特徴とする半導体装置。
2. 定電流回路、前記定電流回路に接続した電流入力電極および前記定電流回路に接続した電流流出電極は、個々の半導体素子ごとに設けられていることを特徴とする請求項１記載の半導体装置。
3. 定電流回路、前記定電流回路に接続した電流入力電極および前記定電流回路に接続した電流流出電極は、個々の半導体素子に設けられた電解めっきバンプの個数より少ない複数の電解めっきバンプごとに設けられていることを特徴とする請求項１記載の半導体装置。
4. 定電流回路、前記定電流回路に接続した電流入力電極および前記定電流回路に接続した電流流出電極は、個々の電解めっきバンプごとに設けられていることを特徴とする請求項１記載の半導体装置。
5. 定電流回路、前記定電流回路に接続した電流入力電極および前記定電流回路に接続した電流流出電極は、個々の半導体素子どうしの間に形成されているスクライブ領域内に設けられていることを特徴とする請求項１から４のいずれか一項に記載の半導体装置。
6. 定電流回路は、電解めっきバンプ形成時には半導体素子の電極と電気的に接続され、前記電解めっきバンプ形成後に電気的に遮断されたことを特徴とする請求項１から５のいずれか一項に記載の半導体装置。
7. 半導体素子の電極と電解めっきバンプとの間に金属膜が設けられたことを特徴とする請求項１から６のいずれか一項に記載の半導体装置。
8. 複数の定電流回路が内部に形成され、表面にパッシベーション膜が形成され、前記パッシベーション膜が開口された部分に、半導体素子電極、前記定電流回路に接続した電流入力電極および前記定電流回路に接続した電流流出電極が形成された半導体ウエーハを準備する工程と、
   前記半導体素子電極上に開口部を持つめっきレジストを形成する工程と、
   電解めっき法を用いて前記開口部の前記半導体素子電極、前記電流入力電極、前記定電流回路、および前記電流流出電極を介してめっき電流を流すことにより、前記開口部の前記半導体素子電極上に電解めっきバンプを形成する電解めっき工程と、
   前記めっきレジストを除去する工程とを含む半導体装置の製造方法。
9. 複数の定電流回路が内部に形成され、表面にパッシベーション膜が形成され、前記パッシベーション膜が開口された部分に、半導体素子電極、前記定電流回路に接続した電流入力電極および前記定電流回路に接続した電流流出電極が形成された半導体ウエーハを準備する工程と、
   前記半導体ウエーハの表面に金属膜を形成する工程と、
   前記金属膜上に所定のパターンのエッチングレジストを形成する工程と、
   前記エッチングレジストをマスクにして前記金属膜をエッチングすることにより、前記電流入力電極と前記電流流出電極とが前記定電流回路を介した経路によってのみ電気的に接続されるように少なくとも前記電流入力電極と前記電流流出電極との間の前記金属膜の一部を除去する第１のエッチング工程と、
   前記エッチングレジストを除去した後、前記半導体素子電極上の前記金属膜上に開口部を持つめっきレジストを形成する工程と、
   電解めっき法を用いて前記開口部の前記金属膜、前記電流入力電極、前記定電流回路、および前記電流流出電極を介してめっき電流を流すことにより、前記開口部の前記金属膜上に電解めっきバンプを形成する電解めっき工程と、
   前記めっきレジストを除去した後、前記電解めっきバンプをマスクとして前記金属膜をエッチングする第２のエッチング工程とを含む半導体装置の製造方法。
10. 第１のエッチング工程では半導体素子電極と電流入力電極との間が金属膜で電気的に接続されるように前記金属膜を残し、第２のエッチング工程により前記半導体素子電極と電流入力電極との間が電気的に遮断されるように前記金属膜を除去することを特徴とする請求項９記載の半導体装置の製造方法。
11. 第２のエッチング工程で、電解めっきバンプでマスクされていない電流入力電極および電流流出電極を溶解することなく金属膜のみを選択的にエッチングすることを特徴とする請求項９記載の半導体装置の製造方法。

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