JP3952271B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、配線及び冗長用のヒューズを有する配線構造を備えてなる半導体装置及びその製造方法、並びにヒューズの切断方法に関し、特に配線が少なくとも銅（Ｃｕ）を含有する材料からなる配線構造を備えた半導体装置に適用して好適である。
【０００２】
【従来の技術】
近年では、半導体素子の高集積化とチップサイズの縮小化に伴い、配線の微細化及び多層配線化が加速的に進められている。こうした多層配線を有するロジックデバイスにおいては、配線遅延がデバイス信号遅延の支配的要因の１つになりつつある。デバイスの信号遅延は配線抵抗値と配線容量の積に比例しており、従って配線遅延の改善のためには、配線抵抗値や配線容量の軽減が重要である。
【０００３】
そこで、配線抵抗を低減するため、Ｃｕ配線を形成することが検討されている。特に、配線遅延に大きく影響を及ぼすグローバル配線部分において、低誘電率膜とＣｕ配線を組み合わせることによりデバイス性能向上に大きく寄与する。
【０００４】
ところで、通常の半導体デバイスにおいては、配線等の冗長性を持たせるために、冗長用のヒューズが設けられる。ヒューズは通常、配線に用いる金属と兼ねて形成することが便宜に資するが、Ｃｕを材料として配線を形成する場合、耐湿性の観点からヒューズにもＣｕを材料に用いることは困難である。そこでこの場合、ヒューズの材料には、耐湿性に優れた金属、例えばタングステン（Ｗ）が用いられている。
【０００５】
【発明が解決しようとする課題】
しかしながら、冗長用ヒューズの材料に耐湿性を考慮してＷを用いた場合、ヒューズ切断の有無を確認するためのバイアス電圧の印加により当該ヒューズの切断個所から腐食（コロージョン）が進行し易く、最終的には切断したヒューズに短絡が生じるという問題がある。
【０００６】
この問題は、電源投入時以外にはバイアス電圧の印加されない、いわゆるノンバイアス回路の形態に比して、特に電源投入後には常にバイアス電圧が印加されるバイアス回路の形態に顕著である。ノンバイアス回路にはその性質上、当然に余分な構成要素が多く、チップ面積の増大を招来する不都合があり、従ってバイアス回路の形態が好ましいことから、冗長用ヒューズの切断によるコロージョン発生の問題を無視することはできない。
【０００７】
そこで本発明は、前記問題に鑑みてなされたものであり、配線（特にＣｕを含有する配線）と共に配線構造を構成するヒューズについて、当該ヒューズのコロージョン耐性を高め、切断によるコロージョンの発生を抑制して、将来の更なる大規模集積化に十分対応することを可能とする半導体装置及びその製造方法、並びにヒューズの切断方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００９】
本発明は、少なくともＣｕを含有する材料からなる配線に適用して好適であり、当該配線及び、Ｗを材料とするヒューズを含む配線構造を備えてなる半導体装置及びその製造方法を対象とし、前記ヒューズが、当該ヒューズの切断部位と高電圧印加側との間の所定部位のみが蛇行状構造とされている。
また、前記ヒューズが、当該ヒューズの切断部位と高電圧印加側との間の所定部位のみが分岐構造とされている。
また、前記ヒューズが、当該ヒューズの切断部位と高電圧印加側との間の所定部位のみが幅広構造、厚膜構造、又は、幅広構造及び厚膜構造とされている。
【００１２】
【発明の実施の形態】
−本発明の作用原理的説明−
先ず初めに、本発明の作用原理について説明する。
図１及び図２は、冗長用ヒューズの切断により腐食（コロージョン）が発生するメカニズムを説明するための模式図であり、図１が初期状態、図２が末期状態を表し、更に各々の図について（ａ）が冗長用ヒューズ近傍の様子を示す平面図、（ｂ）が（ａ）に対応したエネルギーバンド図である。
【００１３】
図１（ａ）に示すように、切断初期の冗長用ヒューズにバイアス電圧を印加すると、図１（ｂ）のようなエネルギーバンドが形成される。このように、ＣｕとＷのフェルミレベルは階段状となる。なお切断部位は、雰囲気ガスや周辺の層間絶縁膜を介して接続されていると見なせることから、図１（ｂ）では当該切断部位を絶縁体として表している。
【００１４】
接地（ＧＮＤ）側のＣｕとＷは、常に電子供給があるために酸化しない。一方、高電圧印加（Ｖｃｃ）側のＣｕとＷは、ＧＮＤ側からの電子供給がないために酸化反応が生じ易い状態となる。ここで、「高電圧印加側」とは、冗長用ヒューズの両端のうち電圧の高い側のことを言う。特に、Ｖｃｃ側のＷはＣｕに電子を取られるため、酸化反応は先ず電子供給のないＷの切断端から生じる（Ｗ→Ｗn+＋ｎe-）。
【００１５】
そして、Ｗの酸化が進行してＣｕまで達すると、ＷからＣｕへの電子供給がなくなり、Ｃｕの酸化反応が生じる（Ｃｕ→Ｃｕn+＋ｎe-）。ここで生じたＣｕn+は電界によってＧＮＤ方向へ力が働きグローバックする。グローバックしたＣｕn+はＧＮＤ側のＷや雰囲気ガスから電子供給がなされて還元され、ヒューズの切断部位に析出する。最終的には、多量に析出したＣｕにより、図２（ａ）のようにヒューズに短絡が生じることになる。このとき、図２（ｂ）のようにエネルギーバンドにおける絶縁体に相当する障壁は消失する。
【００１６】
本発明では、上記のメカニズムによる短絡の発生を遅延させ、装置の保証寿命を確保する観点から、ヒューズの所定部位、具体的には当該ヒューズの切断部位と高電圧印加側との間に形状的な腐食遅延構造を設けるか、または当該ヒューズを耐腐食性材料で構成する。前者の腐食遅延構造としては、後述するように、蛇行状構造や幅広・厚膜構造、分岐構造等が考えられる。後者の耐腐食性材料としては、Ａｌを含有する金属や不純物を添加した多結晶シリコン等が好適である。このようにヒューズを構成することにより、切断部位から高電圧印加側の端まで間のヒューズ長を大きくしたり、その間のヒューズ体積を増加させることが可能となり、Ｃｕを含有する配線材料を用いた場合では、Ｃｕn+のグローバック開始時間を大幅に遅延させることができ、保証寿命の確保が実現する。
【００１７】
−具体的な実施形態−
以下、上述した本発明の作用原理を踏まえ、本発明を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。
【００１８】
（ＭＯＳトランジスタ構造の形成）
先ず、半導体基板上にＭＯＳトランジスタ構造を形成する。
具体的には、図３（ａ）に示すように、シリコン半導体基板１上でＬＯＣＯＳ法やＳＴＩ法等により素子分離を行う。ここではＳＴＩ法等により、半導体基板１に形成された溝内を絶縁物で充填してなる素子分離構造１０を形成し、素子活性領域を画定する。
【００１９】
次に、半導体基板１上にＳｉＯ2またはＳｉＯＮからなる薄いゲート絶縁膜２を形成した後、この上に多結晶シリコン膜を形成し、多結晶シリコン膜及びゲート絶縁膜２をパターニングして、半導体基板１上にゲート絶縁膜２を介したゲート電極３を形成する。そして、ゲート電極３をマスクとしてゲート電極３の両側における半導体基板１の表層に不純物をイオン注入してソース／ドレイン４を形成し、ＭＯＳトランジスタ構造とする。
【００２０】
（配線構造の形成）
続いて、配線構造を形成する。
なお便宜上、以下の図３（ｂ）〜図１０（ｂ）では、上記した半導体基板１及びＭＯＳトランジスタ構造の図示を省略する。
【００２１】
先ず、図３（ｂ）に示すように、半導体基板１を覆うように層間絶縁膜１１を堆積形成した後、層間絶縁膜１１に下層配線と通じるビアホール１２を開孔形成する。次に、ビアホール１２の内壁を覆うようにＴｉＮ等の下地膜１３を形成し、ビアホール１２を埋め込む膜厚にＷ膜を堆積形成して、このＷ膜を化学機械研磨（ＣＭＰ）してビアホール１２のみにＷが充填されてなるＷプラグ１４を形成する。
【００２２】
続いて、図３（ｃ）に示すように、層間絶縁膜１１及びＷプラグ１４上にＳｉＮ膜１５を膜厚３０ｎｍ程度に形成する。次に、ＳｉＮ膜１５上にＦＳＧ（fluoro-silicate glass）からなる層間絶縁膜１６を膜厚５００ｎｍ程度に堆積形成した後、フォトリソグラフィーの露光に対する反射防止膜１７を形成する。
【００２３】
続いて、図３（ｄ）に示すように、フォトレジスト１８を塗布し、フォトリソグラフィーによりフォトレジスト１８を加工して、各Ｗプラグ１４上で開口する配線溝パターン１８ａを形成する。次に、フォトレジスト１８をマスクとし、ＳｉＮ膜１５をエッチングストッパーとして、反射防止膜１７及び層間絶縁膜１６をドライエッチングする。
【００２４】
続いて、図４（ａ）に示すように、フォトレジスト１８を灰化処理等により除去した後、更にＳｉＮ膜１５をドライエッチングして層間絶縁膜１１及び各Ｗプラグ１４の表面を露出させ、配線溝パターンに倣った第１の配線溝１９を形成する。
【００２５】
続いて、図４（ｂ）に示すように、ＴａＮからなるバリアメタル膜２０を膜厚２５ｎｍ程度に、更にシード金属膜としてＣｕ膜２１を膜厚２００ｎｍ程度にクラスター化されたスパッタ装置により真空中で連続的に堆積形成する。ここで、ＲＦ処理とバリアメタル膜２０及びＣｕ膜２１の形成は真空中で連続的に行なうことが望ましい。
【００２６】
続いて、図４（ｃ）に示すように、バリアメタル２０を電極として、メッキ法により第１の配線溝１９内を埋め込む膜厚、ここでは１μｍ程度にＣｕ膜２２を形成する。
【００２７】
続いて、図５（ａ）に示すように、ダマシン法によるＣｕ膜２２の分離のため、ＣＭＰ法によりＣｕ膜２２（２１）及びバリアメタル膜２０を研磨して第１の配線溝１９内のみにＣｕ膜２２を残し、第１の配線２３を形成する。
【００２８】
続いて、図５（ｂ）に示すように、第１の配線２３の表面の拡散バリア（パッシベーション）となるＳｉＮ膜２４を膜厚７０ｎｍ程度に堆積形成した後、ＳｉＮ膜２４上にＦＳＧからなる層間絶縁膜２５を膜厚７００ｎｍ程度に形成する。
【００２９】
そして、層間絶縁膜２５にタングステン（Ｗ）からなる冗長用ヒューズ１１１を形成する。
具体的には、層間絶縁膜２５にヒューズ溝１１２を深さ７００ｎｍ程度、幅０．５０μｍ程度にパターン形成する。ここでヒューズ溝１１２は、その上面形状として、所定部位が蛇行形状となるように形成される。
【００３０】
続いて、このヒューズ溝１１２を埋め込むように層間絶縁膜２５上にＷ膜を堆積した後、ＣＭＰ法によりＷ膜を研磨して平坦化する。これにより、ヒューズ溝１０２のみをＷ膜で充填してなり、その上面形状の所定部位が蛇行形状とされた冗長用ヒューズ１１１が形成される。なお、この冗長用ヒューズの材料としては、Ｗに限定されるものではなく、Ｃｕ以外で耐湿性に優れた金属（導電材料）であれば良い。
【００３１】
続いて、冗長用ヒューズ１１１の形成された層間絶縁膜２５上にＦＳＧからなる層間絶縁膜２７を膜厚７００ｎｍ程度に形成し、更に反射防止膜２８を形成する。
【００３２】
続いて、図５（ｃ）に示すように、フォトレジスト２９を塗布し、フォトリソグラフィーによりフォトレジスト２９を加工して、各第１の配線２３上で開口する開孔パターン２９ａを形成する。
【００３３】
続いて、図６（ａ）に示すように、フォトレジスト２９をマスクとし、ＳｉＮ膜２４をエッチングストッパーとして、反射防止膜２８、層間絶縁膜２７、ＳｉＮ膜２６及び層間絶縁膜２５をドライエッチングして、開孔パターン２９ａの形状に倣ったビアホール３０を形成する。次に、フォトレジスト２９を灰化処理等により除去する。
【００３４】
続いて、図６（ｂ）に示すように、形成されたビアホール３０の下方部位に、第１の配線２３の表面酸化を防止する処置としてレジスト等からなる保護材料３１を埋め込む。
【００３５】
続いて、図７（ａ）に示すように、フォトレジスト３２を塗布し、フォトリソグラフィーによりフォトレジスト３２を加工して、各ビアホール３０上で開口する配線層パターン３２ａを形成する。次に、フォトレジスト３２をマスクとし、反射防止膜２８及び層間絶縁膜２７をドライエッチングして、配線層パターン３２ａの形状に倣った第２の配線溝３３を形成する。このとき第２の配線溝３３を、隣接する当該第２の配線溝３３の一端部位から冗長用ヒューズ１１１の表面の一部が露出するように形成する。
【００３６】
続いて、図７（ｂ）に示すように、フォトレジスト３２及び保護材料３１を灰化処理等により除去した後、ビアホール３０の底部に残るＳｉＮ膜２４及び第２の配線溝３３の底部に残るＳｉＮ膜２６を全面ドライエッチングにより除去する。このとき、第２の配線溝３３とビアホール３０とが一体となる。
【００３７】
続いて、図８（ａ）に示すように、ＴａＮからなるバリアメタル膜３４を膜厚２５ｎｍ程度に、更にシード金属膜としてＣｕ膜（不図示）を膜厚２００ｎｍ程度にスパッタ装置により真空中で連続的に堆積形成する。次に、バリアメタル３４を電極として、メッキ法により第２の配線溝３３及びビアホール３０内を埋め込む膜厚、ここでは１μｍ程度にＣｕ膜３５を形成する。
【００３８】
続いて、図８（ｂ）に示すように、ダマシン法によるＣｕ膜２２の分離のため、ＣＭＰ法によりＣｕ膜３５及びバリアメタル膜３４を研磨して第２の配線溝３５及びビアホール３０内のみにＣｕ膜３５を残した後、ウェット処理により洗浄して第２の配線３６ａ，３６ｂ，３６ｃを形成し、第１の配線２３及び第２の配線３６ａ，３６ｂ，３６ｃからなる配線を完成させる。このとき、隣接する下層配線、図示の例では第２の配線３６ａ，３６ｂがバリアメタル膜３４を介して冗長用ヒューズ１１１と接続され、前記配線及び冗長用ヒューズ１１１を含む配線構造が完成する。
【００３９】
しかる後、図９に示すように、カバー膜としてＳｉＮ膜４１、ＳｉＯ2膜４２及びＳｉＮ膜４３をそれぞれ膜厚１００ｎｍ程度、４００ｎｍ及び３００ｎｍ程度に形成し、前記配線構造を有する半導体装置を完成させる。
【００４０】
（冗長用ヒューズの具体的構成）
本実施形態では、図１０（ａ）に示すように、Ｗからなる冗長用ヒューズ１１１には、その一端側、ここでは高電圧（Ｖｃｃ）が印加される第２の配線３６ａ側の近傍に形状的な腐食遅延構造、ここでは蛇行状構造６１が設けられている。この場合、冗長用ヒューズ１１１の他端側、ここでは接地電位（ＧＮＤ）となる第２の配線３６ｂ側と蛇行状構造６１との間に、切断部位６２が設けられている。
【００４１】
このように、冗長用ヒューズ１１１に蛇行状構造６１を設けることにより、切断部位６２から高電圧印加側の端まで間のヒューズ長を実質的に大きくし、当該部位のヒューズ体積を増加することができ、Ｃｕn+のグローバック開始時間を大幅に遅延させることが可能となり、装置の保証寿命の確保が実現する。
【００４２】
更に、図１０（ｂ）に示すように、冗長用ヒューズ１１１を蛇行状構造６１の部位で多層、図示の例ではヒューズ層を２層に形成し、２層間にわたって更に上下方向に蛇行するように、当該冗長用ヒューズ１１１を構成してもよい。このように冗長用ヒューズ１１１を多層化することにより、多層配線構造を利用して、上下のヒューズ層を相互に接続し。ヒューズ材料を上下方向（縦方向）に湾曲させることができる。この多層化により、切断部位６２から高電圧印加側の端（第２の配線３６ａ）まで間のヒューズ長及びヒューズ体積を更に大きくすることが可能となり、小さい面積で所望のヒューズ長が得られ、装置の保証寿命の確保に資する。
【００４３】
（冗長用ヒューズの切断による不良発生試験）
ここで、図１０（ａ）に示す冗長用ヒューズ１１１について、比較例１〜３との比較に基づき、ノンバイアス回路構成及びバイアス回路構成の両者について耐湿性加速試験を行った結果を説明する。
【００４４】
この耐湿性加速試験では、本実施形態の冗長用ヒューズをサンプル１（図１１（ａ））、比較例１〜３の冗長用ヒューズをサンプル２〜４（図１１（ａ）〜（ｄ））とし、各々について温度８５℃、湿度８５％、印加電圧２Ｖの条件でレーザ光照射による切断時からの蓄積時間を約２０００時間として、各サンプルにおける不良発生率を算出した。
【００４５】
各比較例としては、サンプル４（図１１（ｄ））が従来用いられている直線形状の冗長用ヒューズであり、サンプル３（図１１（ｃ））が両端部位にそれぞれ１回の小さな蛇行状構造を設けたもの、サンプル２（図１１（ｂ））が両端部位にそれぞれ１回の小さな蛇行状構造を設け、更に中央部位に１回の蛇行状構造を設けたものである。
【００４６】
各冗長用ヒューズの切断部位については、本実施形態の冗長用ヒューズであるサンプル１が切断部位６２と同様に蛇行状構造６１と高電圧印加側の端との間の１箇所とし、サンプル２〜４が中心部位近傍の２箇所とする。なお、従来の冗長用ヒューズでは一般的に、切断部位を２箇所設けることにより、切断の確実性が担保され、装置寿命を延ばすことができる。
【００４７】
バイアス回路構成の試験結果を表１に示す。
【００４８】
【表１】
【００４９】
図１２は、サンプル１とサンプル４について実際に耐湿性加速試験を行った様子を示す顕微鏡写真である。（ａ）がサンプル１の累積時間経過後の状態、（ｂ）がサンプル４の切断直後の状態、（ｃ）がサンプル４の累積時間経過後の状態をそれぞれ示す。
【００５０】
なお、ノンバイアス回路構成の場合には、サンプル１〜４の全てについて不良発生は見られなかった。
これに対して、バイアス回路構成の場合には、表１に示すように、サンプル４の不良発生率を１として相対的に評価したところ、サンプル３が０．９７、サンプル２が０．７９、サンプル１が０．１９となり、サンプル１が傑出して優れた結果を示した。このように、本実施形態のサンプル１の冗長用ヒューズを用いることにより、特にバイアス回路構成を採った場合に冗長用ヒューズの不良発生率を抑える効果が顕著であることが判った。
【００５１】
以上説明したように、本実施形態の半導体装置、特にその構成要素である冗長用ヒューズ１１１によれば、当該ヒューズ１１１のコロージョン耐性を高め、切断によるコロージョンの発生を抑制して、半導体装置における将来の更なる大規模集積化に十分対応することが可能となる。
【００５２】
−第１の実施形態の変形例−
次いで、第１の実施形態の諸変形例について説明する。これら変形例では、本実施形態と同様に、Ｃｕ多層配線及び冗長用ヒューズを有する配線構造を備えた半導体装置を例示するが、冗長用ヒューズの形状がそれぞれ異なる点で相違する。なお、各変形例において冗長用ヒューズの材料には第１の実施形態と同様にタングステン（Ｗ）を用い、また、第１の実施形態で説明した構成部材等については同符号を記して説明を省略する。
【００５３】
（変形例１）
図１３は、第１の実施形態の変形例１における冗長用ヒューズの構成を示す模式図であり、（ａ）が平面図、（ｂ）が断面図である。
この変形例１の冗長用ヒューズ７１は、図１３（ａ）に示すように、高電圧（Ｖｃｃ）が印加される第２の配線３６ａ側の近傍に形状的な腐食遅延構造、ここでは幅広構造７２が設けられている。この場合、冗長用ヒューズ７１の他端側、ここでは接地電位（ＧＮＤ）となる第２の配線３６ｂ側と幅広構造７２との間に、切断部位７３が設けられている。
【００５４】
このように、冗長用ヒューズ７１に幅広構造７２を設けることにより、切断部位７３から高電圧印加側の端まで間のヒューズ体積を実質的に大きくすることができ、Ｃｕn+のグローバック開始時間を大幅に遅延させることが可能となり、装置の保証寿命の確保が実現する。また、切断しない冗長用ヒューズ７１の電気抵抗を低減する効果もある。
【００５５】
更に、図１３（ｂ）に示すように、冗長用ヒューズ７１の幅広構造７２の部位を上下方向に厚い厚膜構造としてもよい。これにより、切断部位７３から高電圧印加側の端（第２の配線３６ａ）まで間のヒューズ体積を更に大きくすることができ、装置の保証寿命の確保に資する。
【００５６】
変形例１の半導体装置、特にその構成要素である冗長用ヒューズ７１によれば、当該ヒューズ７１のコロージョン耐性を高め、切断によるコロージョンの発生を抑制して、半導体装置における将来の更なる大規模集積化に十分対応することが可能となる。
【００５７】
（変形例２）
図１４は、第１の実施形態の変形例２における冗長用ヒューズの構成を示す模式図であり、（ａ）が平面図、（ｂ）が断面図である。
この変形例２の冗長用ヒューズ８１は、図１４（ａ）に示すように、高電圧（Ｖｃｃ）が印加される第２の配線３６ａ側の近傍に形状的な腐食遅延構造、ここでは分岐構造８２が設けられている。この場合、冗長用ヒューズ８１の他端側、ここでは接地電位（ＧＮＤ）となる第２の配線３６ｂ側と分岐構造８２との間に、切断部位８３が設けられている。
【００５８】
このように、冗長用ヒューズ８１に分岐構造８２を設けることにより、切断部位８３から高電圧印加側の端まで間のヒューズ長を実質的に大きくし、当該部位のヒューズ体積を増加することができ、Ｃｕn+のグローバック開始時間を大幅に遅延させることが可能となり、装置の保証寿命の確保が実現する。また、切断しない冗長用ヒューズ８１の電気抵抗を低減する効果もある。
【００５９】
更に、図１４（ｂ）に示すように、冗長用ヒューズ８１を分岐構造８２の部位で多層、図示の例では２層に形成し、２層間にわたって更に上下方向に分岐するように、当該冗長用ヒューズ８１を構成してもよい。これにより、切断部位８３から高電圧印加側の端（第２の配線３６ａ）まで間のヒューズ長及びヒューズ体積を更に大きくすることができ、装置の保証寿命の確保に資する。
【００６０】
変形例２の半導体装置、特にその構成要素である冗長用ヒューズ８１によれば、当該ヒューズ８１のコロージョン耐性を高め、切断によるコロージョンの発生を抑制して、半導体装置における将来の更なる大規模集積化に十分対応することが可能となる。
【００６１】
（変形例３）
図１５は、第１の実施形態の変形例３における冗長用ヒューズの構成を示す模式図であり、（ａ）が当該変形例３における冗長用ヒューズの平面図、（ｂ）が当該変形例３の比較例として示す平面図である。
この変形例３の冗長用ヒューズ１２１は、図１５（ａ）に示すように、形状的には従来と同様に直線形状であるが、隣接する各冗長用ヒューズ１２１の各々が、高電圧（Ｖｃｃ）の印加される第２の配線３６ａの一端側から離れた他端側、ここでは接地電位（ＧＮＤ）となる第２の配線３６ｂの近傍に切断部位１２２が設けられて構成されている。
【００６２】
これに対して、図１５（ｂ）に示す比較例のように、小面積化のために隣接する各冗長用ヒューズ１３１の切断部位１３２を交互に設ける構成が案出されている。変形例３では、全ての冗長用ヒューズ１２１を高電圧（Ｖｃｃ）の印加される第２の配線３６ａの一端側から離れた他端側で切断するように構成することにより、前記比較例と比べてもＣｕn+のグローバック開始時間を大幅に遅延させることが可能となり、装置の保証寿命の確保が実現する。
【００６３】
変形例３の半導体装置、特にその構成要素である冗長用ヒューズ１２１によれば、当該ヒューズ１２１のコロージョン耐性を高め、切断によるコロージョンの発生を抑制して、半導体装置における将来の更なる大規模集積化に十分対応することが可能となる。
【００６４】
［第２の実施形態］
次いで、第２の実施形態について説明する。ここでは、本実施形態と同様に、Ｃｕ多層配線及び冗長用ヒューズを有する配線構造を備えた半導体装置を例示するが、冗長用ヒューズの材質が異なる点で相違する。なお、第１の実施形態で説明した構成部材等については同符号を記して説明を省略する。
【００６５】
図１６は、第２の実施形態における冗長用ヒューズの構成を示す概略平面図である。
本実施形態における冗長用ヒューズ９１は、耐腐食材料、例えばＡｌを含有する金属又は不純物が添加された多結晶シリコンから構成されている。この場合、切断部位に特に制限はないが、冗長用ヒューズ９１の他端側、ここでは接地電位（ＧＮＤ）となる第２の配線３６ｂ側の近傍に切断部位９２を設けることがより好ましい。
【００６６】
この場合、冗長用ヒューズ９１は、図１７に示すように、第２の配線３６ａ，３６ｂ上で、ＳｉＮ膜５１及びＳｉＯ2膜５２に形成されたＷプラグ１０１を介し、Ｗプラグ１０１上で膜厚１００ｎｍ程度のＴｉＮ膜１０２、膜厚１０００ｎｍ程度のＡｌ合金膜１０３、及びＴｉＮ／Ｔｉの２層膜１０４からなり、これらがＳｉＯ2膜５３に形成されて構成されている。そして、冗長用ヒューズ９１を覆うように、ＳｉＮ膜５４及びＳｉＯ2膜５５からなるカバー膜が形成されている。
【００６７】
このように、冗長用ヒューズ９１を耐腐食材料から構成することにより、切Ｃｕn+のグローバック開始時間を大幅に遅延させることが可能となり、装置の保証寿命の確保が実現する。
【００６８】
なお、本発明は上述した諸実施形態及び諸変形例に限定されるものではない。例えば、上述した腐食遅延構造は、高電圧印加側にあれば、更に低電圧印加側に形成しても、上述の効果を奏することができる。
【００６９】
また、第１の実施形態と第２の実施形態とを融合させた実施形態、即ち、冗長用ヒューズをＡｌや多結晶シリコン等の耐腐食性材料で形成し、更にこの冗長用ヒューズに蛇行状構造や幅広・厚膜構造、分岐構造等の腐食遅延構造を設けることも可能である。このような構成を採ることにより、更なるコロージョン発生を抑止・遅延し、保証寿命の確保が実現する。
【００７０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７１】
（付記１）配線及びヒューズを含む配線構造を備えてなる半導体装置であって、
前記ヒューズは、形状的な腐食遅延構造を有することを特徴とする半導体装置。
【００７２】
（付記２）前記腐食遅延構造は、前記ヒューズの所定部位に形成された蛇行状構造であることを特徴とする付記１に記載の半導体装置。
【００７３】
（付記３）前記蛇行状構造は多層に形成されていることを特徴とする付記２に記載の半導体装置。
【００７４】
（付記４）前記腐食遅延構造は、前記ヒューズの所定部位に形成された分岐構造であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００７５】
（付記５）前記分岐構造は、多層に形成されていることを特徴とする付記４に記載の半導体装置。
【００７６】
（付記６）前記腐食遅延構造は、前記ヒューズの所定部位に形成された幅広構造及び／又は厚膜構造であることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
【００７７】
（付記７）前記配線が少なくとも銅を含有する材料からなるものであることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【００７８】
（付記８）前記腐食遅延構造は、前記ヒューズの切断部位と高電圧印加側との間に設けられていることを特徴とする付記１〜７のいずれか１項に記載の半導体装置。
【００７９】
（付記９）少なくとも銅を含有する配線と、ヒューズとを有する配線構造を備えてなる半導体装置であって、
前記ヒューズは、耐腐食材料から形成されていることを特徴とする半導体装置。
【００８０】
（付記１０）前記耐腐食材料がアルミニウムを含有する金属又は多結晶シリコンであることを特徴とする付記９に記載の半導体装置。
【００８１】
（付記１１）配線を所定形状に形成する工程と、
切断部位と高電圧印加側との間の所定部位が蛇行状構造となるヒューズを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００８２】
（付記１２）前記蛇行状構造を多層に形成することを特徴とする付記１１に記載の半導体装置の製造方法。
【００８３】
（付記１３）配線を所定形状に形成する工程と、
切断部位と高電圧印加側との間の所定部位が幅広構造及び／又は厚膜構造となるヒューズを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００８４】
（付記１４）前記幅広構造及び／又は厚膜構造を分岐構造として形成することを特徴とする付記１３に記載の半導体装置の製造方法。
【００８５】
（付記１５）前記配線を少なくとも銅を含有する材料から形成することを特徴とする付記１１〜１４のいずれか１項に記載の半導体装置の製造方法。
【００８６】
（付記１６）少なくとも銅を含有する配線を所定形状に形成する工程と、
耐腐食材料からなるヒューズを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００８７】
（付記１７）前記耐腐食材料は、アルミニウムを含有する金属又は多結晶シリコンであることを特徴とする付記１６に記載の半導体装置の製造方法。
【００８８】
（付記１８）配線及びヒューズを含む配線構造が構成されており、
前記ヒューズは、その一端が高電圧印加部位とされ、当該高電圧印加部位の近傍に蛇行状構造が形成されており、
前記ヒューズを、その他端と前記蛇行状構造との間で切断することを特徴とするヒューズの切断方法。
【００８９】
（付記１９）前記蛇行状構造が多層に形成されていることを特徴とする付記１８に記載のヒューズの切断方法。
【００９０】
（付記２０）配線及びヒューズを含む配線構造が構成されており、
前記ヒューズは、その一端が高電圧印加部位とされ、当該高電圧印加部位の近傍に幅広構造及び／又は厚膜構造が形成されており、
前記ヒューズを、その他端と前記蛇行状構造との間で切断することを特徴とするヒューズの切断方法。
【００９１】
（付記２１）前記幅広構造及び／又は厚膜構造が分岐構造として形成されていることを特徴とする付記２０に記載のヒューズの切断方法。
【００９２】
（付記２２）前記配線が少なくとも銅を含有する材料からなるものであることを特徴とする付記１８〜２１のいずれか１項に記載のヒューズの切断方法。
【００９３】
（付記２３）少なくとも銅を含有する配線と、ヒューズとを有する配線構造が構成されており、
前記ヒューズは、耐腐食材料から形成され、その一端が高電圧印加部位とされており、
前記ヒューズを、その他端の近傍で切断することを特徴とするヒューズの切断方法。
【００９４】
（付記２４）前記耐腐食材料は、アルミニウムを含有する金属又は多結晶シリコンであることを特徴とする付記２３に記載のヒューズの切断方法。
【００９５】
【発明の効果】
本発明によれば、配線（特にＣｕを含有する配線）と共に配線構造を構成するヒューズについて、当該ヒューズのコロージョン耐性を高め、切断によるコロージョンの発生を抑制することができるため、半導体装置におけるヒューズ個々の信頼性向上により、ヒューズ搭載本数の増加が可能となり、将来の更なる大規模集積化に十分対応することができる。
【図面の簡単な説明】
【図１】冗長用ヒューズの切断（初期状態）によりコロージョンが発生するメカニズムを説明するための模式図である。
【図２】冗長用ヒューズの切断（末期状態）によりコロージョンが発生するメカニズムを説明するための模式図である。
【図３】第１の実施形態に係る半導体装置の製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す概略断面図である。
【図１０】第１の実施形態に係る半導体装置の冗長用ヒューズの構成を示す模式図である。
【図１１】耐湿性加速試験の各サンプルを示す概略平面図である。
【図１２】サンプル１とサンプル４について実際に耐湿性加速試験を行った様子を示す顕微鏡写真である。
【図１３】第１の実施形態の変形例１における冗長用ヒューズの構成を示す模式図である。
【図１４】第１の実施形態の変形例２における冗長用ヒューズの構成を示す模式図である。
【図１５】第１の実施形態の変形例３における冗長用ヒューズの構成を示す模式図である。
【図１６】第２の実施形態における冗長用ヒューズの構成を示す概略平面図である。
【図１７】第２の実施形態における冗長用ヒューズを備えた半導体装置の主要構成を示す概略断面図である。
【符号の説明】
１ シリコン半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ ソース／ドレイン
１０ 素子分離構造
１１，１６，２５，２７ 層間絶縁膜
１４ Ｗプラグ
１５，２４，２６，４１，４３，５１，５４ ＳｉＮ膜
１９ 第１の配線溝
２０，３４ バリアメタル膜
２１ シードＣｕ膜
２２，３５ Ｃｕ膜
２３ 第１の配線
３０ ビアホール
３１ 保護材料
３３ 第２の配線溝
３６ａ，３６ｂ，３６ｃ 第２の配線
４２，５２，５３，５５ ＳｉＯ2膜
７１，８１，９１，１０１，１１１，１２１，１３１ 冗長用ヒューズ
６１ 蛇行状構造
６２，７３，８３，９２，１１２，１２２，１３２ 切断部位
７２ 幅広構造
８２ 分岐構造
１０１ Ｗプラグ
１０２ ＴｉＮ膜
１０３ Ａｌ合金膜
１０４ ＴｉＮ／Ｔｉの２層膜
１１２ ヒューズ溝
【発明の属する技術分野】
本発明は、配線及び冗長用のヒューズを有する配線構造を備えてなる半導体装置及びその製造方法、並びにヒューズの切断方法に関し、特に配線が少なくとも銅（Ｃｕ）を含有する材料からなる配線構造を備えた半導体装置に適用して好適である。
【０００２】
【従来の技術】
近年では、半導体素子の高集積化とチップサイズの縮小化に伴い、配線の微細化及び多層配線化が加速的に進められている。こうした多層配線を有するロジックデバイスにおいては、配線遅延がデバイス信号遅延の支配的要因の１つになりつつある。デバイスの信号遅延は配線抵抗値と配線容量の積に比例しており、従って配線遅延の改善のためには、配線抵抗値や配線容量の軽減が重要である。
【０００３】
そこで、配線抵抗を低減するため、Ｃｕ配線を形成することが検討されている。特に、配線遅延に大きく影響を及ぼすグローバル配線部分において、低誘電率膜とＣｕ配線を組み合わせることによりデバイス性能向上に大きく寄与する。
【０００４】
ところで、通常の半導体デバイスにおいては、配線等の冗長性を持たせるために、冗長用のヒューズが設けられる。ヒューズは通常、配線に用いる金属と兼ねて形成することが便宜に資するが、Ｃｕを材料として配線を形成する場合、耐湿性の観点からヒューズにもＣｕを材料に用いることは困難である。そこでこの場合、ヒューズの材料には、耐湿性に優れた金属、例えばタングステン（Ｗ）が用いられている。
【０００５】
【発明が解決しようとする課題】
しかしながら、冗長用ヒューズの材料に耐湿性を考慮してＷを用いた場合、ヒューズ切断の有無を確認するためのバイアス電圧の印加により当該ヒューズの切断個所から腐食（コロージョン）が進行し易く、最終的には切断したヒューズに短絡が生じるという問題がある。
【０００６】
この問題は、電源投入時以外にはバイアス電圧の印加されない、いわゆるノンバイアス回路の形態に比して、特に電源投入後には常にバイアス電圧が印加されるバイアス回路の形態に顕著である。ノンバイアス回路にはその性質上、当然に余分な構成要素が多く、チップ面積の増大を招来する不都合があり、従ってバイアス回路の形態が好ましいことから、冗長用ヒューズの切断によるコロージョン発生の問題を無視することはできない。
【０００７】
そこで本発明は、前記問題に鑑みてなされたものであり、配線（特にＣｕを含有する配線）と共に配線構造を構成するヒューズについて、当該ヒューズのコロージョン耐性を高め、切断によるコロージョンの発生を抑制して、将来の更なる大規模集積化に十分対応することを可能とする半導体装置及びその製造方法、並びにヒューズの切断方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００９】
本発明は、少なくともＣｕを含有する材料からなる配線に適用して好適であり、当該配線及び、Ｗを材料とするヒューズを含む配線構造を備えてなる半導体装置及びその製造方法を対象とし、前記ヒューズが、当該ヒューズの切断部位と高電圧印加側との間の所定部位のみが蛇行状構造とされている。
また、前記ヒューズが、当該ヒューズの切断部位と高電圧印加側との間の所定部位のみが分岐構造とされている。
また、前記ヒューズが、当該ヒューズの切断部位と高電圧印加側との間の所定部位のみが幅広構造、厚膜構造、又は、幅広構造及び厚膜構造とされている。
【００１２】
【発明の実施の形態】
−本発明の作用原理的説明−
先ず初めに、本発明の作用原理について説明する。
図１及び図２は、冗長用ヒューズの切断により腐食（コロージョン）が発生するメカニズムを説明するための模式図であり、図１が初期状態、図２が末期状態を表し、更に各々の図について（ａ）が冗長用ヒューズ近傍の様子を示す平面図、（ｂ）が（ａ）に対応したエネルギーバンド図である。
【００１３】
図１（ａ）に示すように、切断初期の冗長用ヒューズにバイアス電圧を印加すると、図１（ｂ）のようなエネルギーバンドが形成される。このように、ＣｕとＷのフェルミレベルは階段状となる。なお切断部位は、雰囲気ガスや周辺の層間絶縁膜を介して接続されていると見なせることから、図１（ｂ）では当該切断部位を絶縁体として表している。
【００１４】
接地（ＧＮＤ）側のＣｕとＷは、常に電子供給があるために酸化しない。一方、高電圧印加（Ｖｃｃ）側のＣｕとＷは、ＧＮＤ側からの電子供給がないために酸化反応が生じ易い状態となる。ここで、「高電圧印加側」とは、冗長用ヒューズの両端のうち電圧の高い側のことを言う。特に、Ｖｃｃ側のＷはＣｕに電子を取られるため、酸化反応は先ず電子供給のないＷの切断端から生じる（Ｗ→Ｗn+＋ｎe-）。
【００１５】
そして、Ｗの酸化が進行してＣｕまで達すると、ＷからＣｕへの電子供給がなくなり、Ｃｕの酸化反応が生じる（Ｃｕ→Ｃｕn+＋ｎe-）。ここで生じたＣｕn+は電界によってＧＮＤ方向へ力が働きグローバックする。グローバックしたＣｕn+はＧＮＤ側のＷや雰囲気ガスから電子供給がなされて還元され、ヒューズの切断部位に析出する。最終的には、多量に析出したＣｕにより、図２（ａ）のようにヒューズに短絡が生じることになる。このとき、図２（ｂ）のようにエネルギーバンドにおける絶縁体に相当する障壁は消失する。
【００１６】
本発明では、上記のメカニズムによる短絡の発生を遅延させ、装置の保証寿命を確保する観点から、ヒューズの所定部位、具体的には当該ヒューズの切断部位と高電圧印加側との間に形状的な腐食遅延構造を設けるか、または当該ヒューズを耐腐食性材料で構成する。前者の腐食遅延構造としては、後述するように、蛇行状構造や幅広・厚膜構造、分岐構造等が考えられる。後者の耐腐食性材料としては、Ａｌを含有する金属や不純物を添加した多結晶シリコン等が好適である。このようにヒューズを構成することにより、切断部位から高電圧印加側の端まで間のヒューズ長を大きくしたり、その間のヒューズ体積を増加させることが可能となり、Ｃｕを含有する配線材料を用いた場合では、Ｃｕn+のグローバック開始時間を大幅に遅延させることができ、保証寿命の確保が実現する。
【００１７】
−具体的な実施形態−
以下、上述した本発明の作用原理を踏まえ、本発明を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。
【００１８】
（ＭＯＳトランジスタ構造の形成）
先ず、半導体基板上にＭＯＳトランジスタ構造を形成する。
具体的には、図３（ａ）に示すように、シリコン半導体基板１上でＬＯＣＯＳ法やＳＴＩ法等により素子分離を行う。ここではＳＴＩ法等により、半導体基板１に形成された溝内を絶縁物で充填してなる素子分離構造１０を形成し、素子活性領域を画定する。
【００１９】
次に、半導体基板１上にＳｉＯ2またはＳｉＯＮからなる薄いゲート絶縁膜２を形成した後、この上に多結晶シリコン膜を形成し、多結晶シリコン膜及びゲート絶縁膜２をパターニングして、半導体基板１上にゲート絶縁膜２を介したゲート電極３を形成する。そして、ゲート電極３をマスクとしてゲート電極３の両側における半導体基板１の表層に不純物をイオン注入してソース／ドレイン４を形成し、ＭＯＳトランジスタ構造とする。
【００２０】
（配線構造の形成）
続いて、配線構造を形成する。
なお便宜上、以下の図３（ｂ）〜図１０（ｂ）では、上記した半導体基板１及びＭＯＳトランジスタ構造の図示を省略する。
【００２１】
先ず、図３（ｂ）に示すように、半導体基板１を覆うように層間絶縁膜１１を堆積形成した後、層間絶縁膜１１に下層配線と通じるビアホール１２を開孔形成する。次に、ビアホール１２の内壁を覆うようにＴｉＮ等の下地膜１３を形成し、ビアホール１２を埋め込む膜厚にＷ膜を堆積形成して、このＷ膜を化学機械研磨（ＣＭＰ）してビアホール１２のみにＷが充填されてなるＷプラグ１４を形成する。
【００２２】
続いて、図３（ｃ）に示すように、層間絶縁膜１１及びＷプラグ１４上にＳｉＮ膜１５を膜厚３０ｎｍ程度に形成する。次に、ＳｉＮ膜１５上にＦＳＧ（fluoro-silicate glass）からなる層間絶縁膜１６を膜厚５００ｎｍ程度に堆積形成した後、フォトリソグラフィーの露光に対する反射防止膜１７を形成する。
【００２３】
続いて、図３（ｄ）に示すように、フォトレジスト１８を塗布し、フォトリソグラフィーによりフォトレジスト１８を加工して、各Ｗプラグ１４上で開口する配線溝パターン１８ａを形成する。次に、フォトレジスト１８をマスクとし、ＳｉＮ膜１５をエッチングストッパーとして、反射防止膜１７及び層間絶縁膜１６をドライエッチングする。
【００２４】
続いて、図４（ａ）に示すように、フォトレジスト１８を灰化処理等により除去した後、更にＳｉＮ膜１５をドライエッチングして層間絶縁膜１１及び各Ｗプラグ１４の表面を露出させ、配線溝パターンに倣った第１の配線溝１９を形成する。
【００２５】
続いて、図４（ｂ）に示すように、ＴａＮからなるバリアメタル膜２０を膜厚２５ｎｍ程度に、更にシード金属膜としてＣｕ膜２１を膜厚２００ｎｍ程度にクラスター化されたスパッタ装置により真空中で連続的に堆積形成する。ここで、ＲＦ処理とバリアメタル膜２０及びＣｕ膜２１の形成は真空中で連続的に行なうことが望ましい。
【００２６】
続いて、図４（ｃ）に示すように、バリアメタル２０を電極として、メッキ法により第１の配線溝１９内を埋め込む膜厚、ここでは１μｍ程度にＣｕ膜２２を形成する。
【００２７】
続いて、図５（ａ）に示すように、ダマシン法によるＣｕ膜２２の分離のため、ＣＭＰ法によりＣｕ膜２２（２１）及びバリアメタル膜２０を研磨して第１の配線溝１９内のみにＣｕ膜２２を残し、第１の配線２３を形成する。
【００２８】
続いて、図５（ｂ）に示すように、第１の配線２３の表面の拡散バリア（パッシベーション）となるＳｉＮ膜２４を膜厚７０ｎｍ程度に堆積形成した後、ＳｉＮ膜２４上にＦＳＧからなる層間絶縁膜２５を膜厚７００ｎｍ程度に形成する。
【００２９】
そして、層間絶縁膜２５にタングステン（Ｗ）からなる冗長用ヒューズ１１１を形成する。
具体的には、層間絶縁膜２５にヒューズ溝１１２を深さ７００ｎｍ程度、幅０．５０μｍ程度にパターン形成する。ここでヒューズ溝１１２は、その上面形状として、所定部位が蛇行形状となるように形成される。
【００３０】
続いて、このヒューズ溝１１２を埋め込むように層間絶縁膜２５上にＷ膜を堆積した後、ＣＭＰ法によりＷ膜を研磨して平坦化する。これにより、ヒューズ溝１０２のみをＷ膜で充填してなり、その上面形状の所定部位が蛇行形状とされた冗長用ヒューズ１１１が形成される。なお、この冗長用ヒューズの材料としては、Ｗに限定されるものではなく、Ｃｕ以外で耐湿性に優れた金属（導電材料）であれば良い。
【００３１】
続いて、冗長用ヒューズ１１１の形成された層間絶縁膜２５上にＦＳＧからなる層間絶縁膜２７を膜厚７００ｎｍ程度に形成し、更に反射防止膜２８を形成する。
【００３２】
続いて、図５（ｃ）に示すように、フォトレジスト２９を塗布し、フォトリソグラフィーによりフォトレジスト２９を加工して、各第１の配線２３上で開口する開孔パターン２９ａを形成する。
【００３３】
続いて、図６（ａ）に示すように、フォトレジスト２９をマスクとし、ＳｉＮ膜２４をエッチングストッパーとして、反射防止膜２８、層間絶縁膜２７、ＳｉＮ膜２６及び層間絶縁膜２５をドライエッチングして、開孔パターン２９ａの形状に倣ったビアホール３０を形成する。次に、フォトレジスト２９を灰化処理等により除去する。
【００３４】
続いて、図６（ｂ）に示すように、形成されたビアホール３０の下方部位に、第１の配線２３の表面酸化を防止する処置としてレジスト等からなる保護材料３１を埋め込む。
【００３５】
続いて、図７（ａ）に示すように、フォトレジスト３２を塗布し、フォトリソグラフィーによりフォトレジスト３２を加工して、各ビアホール３０上で開口する配線層パターン３２ａを形成する。次に、フォトレジスト３２をマスクとし、反射防止膜２８及び層間絶縁膜２７をドライエッチングして、配線層パターン３２ａの形状に倣った第２の配線溝３３を形成する。このとき第２の配線溝３３を、隣接する当該第２の配線溝３３の一端部位から冗長用ヒューズ１１１の表面の一部が露出するように形成する。
【００３６】
続いて、図７（ｂ）に示すように、フォトレジスト３２及び保護材料３１を灰化処理等により除去した後、ビアホール３０の底部に残るＳｉＮ膜２４及び第２の配線溝３３の底部に残るＳｉＮ膜２６を全面ドライエッチングにより除去する。このとき、第２の配線溝３３とビアホール３０とが一体となる。
【００３７】
続いて、図８（ａ）に示すように、ＴａＮからなるバリアメタル膜３４を膜厚２５ｎｍ程度に、更にシード金属膜としてＣｕ膜（不図示）を膜厚２００ｎｍ程度にスパッタ装置により真空中で連続的に堆積形成する。次に、バリアメタル３４を電極として、メッキ法により第２の配線溝３３及びビアホール３０内を埋め込む膜厚、ここでは１μｍ程度にＣｕ膜３５を形成する。
【００３８】
続いて、図８（ｂ）に示すように、ダマシン法によるＣｕ膜２２の分離のため、ＣＭＰ法によりＣｕ膜３５及びバリアメタル膜３４を研磨して第２の配線溝３５及びビアホール３０内のみにＣｕ膜３５を残した後、ウェット処理により洗浄して第２の配線３６ａ，３６ｂ，３６ｃを形成し、第１の配線２３及び第２の配線３６ａ，３６ｂ，３６ｃからなる配線を完成させる。このとき、隣接する下層配線、図示の例では第２の配線３６ａ，３６ｂがバリアメタル膜３４を介して冗長用ヒューズ１１１と接続され、前記配線及び冗長用ヒューズ１１１を含む配線構造が完成する。
【００３９】
しかる後、図９に示すように、カバー膜としてＳｉＮ膜４１、ＳｉＯ2膜４２及びＳｉＮ膜４３をそれぞれ膜厚１００ｎｍ程度、４００ｎｍ及び３００ｎｍ程度に形成し、前記配線構造を有する半導体装置を完成させる。
【００４０】
（冗長用ヒューズの具体的構成）
本実施形態では、図１０（ａ）に示すように、Ｗからなる冗長用ヒューズ１１１には、その一端側、ここでは高電圧（Ｖｃｃ）が印加される第２の配線３６ａ側の近傍に形状的な腐食遅延構造、ここでは蛇行状構造６１が設けられている。この場合、冗長用ヒューズ１１１の他端側、ここでは接地電位（ＧＮＤ）となる第２の配線３６ｂ側と蛇行状構造６１との間に、切断部位６２が設けられている。
【００４１】
このように、冗長用ヒューズ１１１に蛇行状構造６１を設けることにより、切断部位６２から高電圧印加側の端まで間のヒューズ長を実質的に大きくし、当該部位のヒューズ体積を増加することができ、Ｃｕn+のグローバック開始時間を大幅に遅延させることが可能となり、装置の保証寿命の確保が実現する。
【００４２】
更に、図１０（ｂ）に示すように、冗長用ヒューズ１１１を蛇行状構造６１の部位で多層、図示の例ではヒューズ層を２層に形成し、２層間にわたって更に上下方向に蛇行するように、当該冗長用ヒューズ１１１を構成してもよい。このように冗長用ヒューズ１１１を多層化することにより、多層配線構造を利用して、上下のヒューズ層を相互に接続し。ヒューズ材料を上下方向（縦方向）に湾曲させることができる。この多層化により、切断部位６２から高電圧印加側の端（第２の配線３６ａ）まで間のヒューズ長及びヒューズ体積を更に大きくすることが可能となり、小さい面積で所望のヒューズ長が得られ、装置の保証寿命の確保に資する。
【００４３】
（冗長用ヒューズの切断による不良発生試験）
ここで、図１０（ａ）に示す冗長用ヒューズ１１１について、比較例１〜３との比較に基づき、ノンバイアス回路構成及びバイアス回路構成の両者について耐湿性加速試験を行った結果を説明する。
【００４４】
この耐湿性加速試験では、本実施形態の冗長用ヒューズをサンプル１（図１１（ａ））、比較例１〜３の冗長用ヒューズをサンプル２〜４（図１１（ａ）〜（ｄ））とし、各々について温度８５℃、湿度８５％、印加電圧２Ｖの条件でレーザ光照射による切断時からの蓄積時間を約２０００時間として、各サンプルにおける不良発生率を算出した。
【００４５】
各比較例としては、サンプル４（図１１（ｄ））が従来用いられている直線形状の冗長用ヒューズであり、サンプル３（図１１（ｃ））が両端部位にそれぞれ１回の小さな蛇行状構造を設けたもの、サンプル２（図１１（ｂ））が両端部位にそれぞれ１回の小さな蛇行状構造を設け、更に中央部位に１回の蛇行状構造を設けたものである。
【００４６】
各冗長用ヒューズの切断部位については、本実施形態の冗長用ヒューズであるサンプル１が切断部位６２と同様に蛇行状構造６１と高電圧印加側の端との間の１箇所とし、サンプル２〜４が中心部位近傍の２箇所とする。なお、従来の冗長用ヒューズでは一般的に、切断部位を２箇所設けることにより、切断の確実性が担保され、装置寿命を延ばすことができる。
【００４７】
バイアス回路構成の試験結果を表１に示す。
【００４８】
【表１】
図１２は、サンプル１とサンプル４について実際に耐湿性加速試験を行った様子を示す顕微鏡写真である。（ａ）がサンプル１の累積時間経過後の状態、（ｂ）がサンプル４の切断直後の状態、（ｃ）がサンプル４の累積時間経過後の状態をそれぞれ示す。
【００５０】
なお、ノンバイアス回路構成の場合には、サンプル１〜４の全てについて不良発生は見られなかった。
これに対して、バイアス回路構成の場合には、表１に示すように、サンプル４の不良発生率を１として相対的に評価したところ、サンプル３が０．９７、サンプル２が０．７９、サンプル１が０．１９となり、サンプル１が傑出して優れた結果を示した。このように、本実施形態のサンプル１の冗長用ヒューズを用いることにより、特にバイアス回路構成を採った場合に冗長用ヒューズの不良発生率を抑える効果が顕著であることが判った。
【００５１】
以上説明したように、本実施形態の半導体装置、特にその構成要素である冗長用ヒューズ１１１によれば、当該ヒューズ１１１のコロージョン耐性を高め、切断によるコロージョンの発生を抑制して、半導体装置における将来の更なる大規模集積化に十分対応することが可能となる。
【００５２】
−第１の実施形態の変形例−
次いで、第１の実施形態の諸変形例について説明する。これら変形例では、本実施形態と同様に、Ｃｕ多層配線及び冗長用ヒューズを有する配線構造を備えた半導体装置を例示するが、冗長用ヒューズの形状がそれぞれ異なる点で相違する。なお、各変形例において冗長用ヒューズの材料には第１の実施形態と同様にタングステン（Ｗ）を用い、また、第１の実施形態で説明した構成部材等については同符号を記して説明を省略する。
【００５３】
（変形例１）
図１３は、第１の実施形態の変形例１における冗長用ヒューズの構成を示す模式図であり、（ａ）が平面図、（ｂ）が断面図である。
この変形例１の冗長用ヒューズ７１は、図１３（ａ）に示すように、高電圧（Ｖｃｃ）が印加される第２の配線３６ａ側の近傍に形状的な腐食遅延構造、ここでは幅広構造７２が設けられている。この場合、冗長用ヒューズ７１の他端側、ここでは接地電位（ＧＮＤ）となる第２の配線３６ｂ側と幅広構造７２との間に、切断部位７３が設けられている。
【００５４】
このように、冗長用ヒューズ７１に幅広構造７２を設けることにより、切断部位７３から高電圧印加側の端まで間のヒューズ体積を実質的に大きくすることができ、Ｃｕn+のグローバック開始時間を大幅に遅延させることが可能となり、装置の保証寿命の確保が実現する。また、切断しない冗長用ヒューズ７１の電気抵抗を低減する効果もある。
【００５５】
更に、図１３（ｂ）に示すように、冗長用ヒューズ７１の幅広構造７２の部位を上下方向に厚い厚膜構造としてもよい。これにより、切断部位７３から高電圧印加側の端（第２の配線３６ａ）まで間のヒューズ体積を更に大きくすることができ、装置の保証寿命の確保に資する。
【００５６】
変形例１の半導体装置、特にその構成要素である冗長用ヒューズ７１によれば、当該ヒューズ７１のコロージョン耐性を高め、切断によるコロージョンの発生を抑制して、半導体装置における将来の更なる大規模集積化に十分対応することが可能となる。
【００５７】
（変形例２）
図１４は、第１の実施形態の変形例２における冗長用ヒューズの構成を示す模式図であり、（ａ）が平面図、（ｂ）が断面図である。
この変形例２の冗長用ヒューズ８１は、図１４（ａ）に示すように、高電圧（Ｖｃｃ）が印加される第２の配線３６ａ側の近傍に形状的な腐食遅延構造、ここでは分岐構造８２が設けられている。この場合、冗長用ヒューズ８１の他端側、ここでは接地電位（ＧＮＤ）となる第２の配線３６ｂ側と分岐構造８２との間に、切断部位８３が設けられている。
【００５８】
このように、冗長用ヒューズ８１に分岐構造８２を設けることにより、切断部位８３から高電圧印加側の端まで間のヒューズ長を実質的に大きくし、当該部位のヒューズ体積を増加することができ、Ｃｕn+のグローバック開始時間を大幅に遅延させることが可能となり、装置の保証寿命の確保が実現する。また、切断しない冗長用ヒューズ８１の電気抵抗を低減する効果もある。
【００５９】
更に、図１４（ｂ）に示すように、冗長用ヒューズ８１を分岐構造８２の部位で多層、図示の例では２層に形成し、２層間にわたって更に上下方向に分岐するように、当該冗長用ヒューズ８１を構成してもよい。これにより、切断部位８３から高電圧印加側の端（第２の配線３６ａ）まで間のヒューズ長及びヒューズ体積を更に大きくすることができ、装置の保証寿命の確保に資する。
【００６０】
変形例２の半導体装置、特にその構成要素である冗長用ヒューズ８１によれば、当該ヒューズ８１のコロージョン耐性を高め、切断によるコロージョンの発生を抑制して、半導体装置における将来の更なる大規模集積化に十分対応することが可能となる。
【００６１】
（変形例３）
図１５は、第１の実施形態の変形例３における冗長用ヒューズの構成を示す模式図であり、（ａ）が当該変形例３における冗長用ヒューズの平面図、（ｂ）が当該変形例３の比較例として示す平面図である。
この変形例３の冗長用ヒューズ１２１は、図１５（ａ）に示すように、形状的には従来と同様に直線形状であるが、隣接する各冗長用ヒューズ１２１の各々が、高電圧（Ｖｃｃ）の印加される第２の配線３６ａの一端側から離れた他端側、ここでは接地電位（ＧＮＤ）となる第２の配線３６ｂの近傍に切断部位１２２が設けられて構成されている。
【００６２】
これに対して、図１５（ｂ）に示す比較例のように、小面積化のために隣接する各冗長用ヒューズ１３１の切断部位１３２を交互に設ける構成が案出されている。変形例３では、全ての冗長用ヒューズ１２１を高電圧（Ｖｃｃ）の印加される第２の配線３６ａの一端側から離れた他端側で切断するように構成することにより、前記比較例と比べてもＣｕn+のグローバック開始時間を大幅に遅延させることが可能となり、装置の保証寿命の確保が実現する。
【００６３】
変形例３の半導体装置、特にその構成要素である冗長用ヒューズ１２１によれば、当該ヒューズ１２１のコロージョン耐性を高め、切断によるコロージョンの発生を抑制して、半導体装置における将来の更なる大規模集積化に十分対応することが可能となる。
【００６４】
［第２の実施形態］
次いで、第２の実施形態について説明する。ここでは、本実施形態と同様に、Ｃｕ多層配線及び冗長用ヒューズを有する配線構造を備えた半導体装置を例示するが、冗長用ヒューズの材質が異なる点で相違する。なお、第１の実施形態で説明した構成部材等については同符号を記して説明を省略する。
【００６５】
図１６は、第２の実施形態における冗長用ヒューズの構成を示す概略平面図である。
本実施形態における冗長用ヒューズ９１は、耐腐食材料、例えばＡｌを含有する金属又は不純物が添加された多結晶シリコンから構成されている。この場合、切断部位に特に制限はないが、冗長用ヒューズ９１の他端側、ここでは接地電位（ＧＮＤ）となる第２の配線３６ｂ側の近傍に切断部位９２を設けることがより好ましい。
【００６６】
この場合、冗長用ヒューズ９１は、図１７に示すように、第２の配線３６ａ，３６ｂ上で、ＳｉＮ膜５１及びＳｉＯ2膜５２に形成されたＷプラグ１０１を介し、Ｗプラグ１０１上で膜厚１００ｎｍ程度のＴｉＮ膜１０２、膜厚１０００ｎｍ程度のＡｌ合金膜１０３、及びＴｉＮ／Ｔｉの２層膜１０４からなり、これらがＳｉＯ2膜５３に形成されて構成されている。そして、冗長用ヒューズ９１を覆うように、ＳｉＮ膜５４及びＳｉＯ2膜５５からなるカバー膜が形成されている。
【００６７】
このように、冗長用ヒューズ９１を耐腐食材料から構成することにより、切Ｃｕn+のグローバック開始時間を大幅に遅延させることが可能となり、装置の保証寿命の確保が実現する。
【００６８】
なお、本発明は上述した諸実施形態及び諸変形例に限定されるものではない。例えば、上述した腐食遅延構造は、高電圧印加側にあれば、更に低電圧印加側に形成しても、上述の効果を奏することができる。
【００６９】
また、第１の実施形態と第２の実施形態とを融合させた実施形態、即ち、冗長用ヒューズをＡｌや多結晶シリコン等の耐腐食性材料で形成し、更にこの冗長用ヒューズに蛇行状構造や幅広・厚膜構造、分岐構造等の腐食遅延構造を設けることも可能である。このような構成を採ることにより、更なるコロージョン発生を抑止・遅延し、保証寿命の確保が実現する。
【００７０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７１】
（付記１）配線及びヒューズを含む配線構造を備えてなる半導体装置であって、
前記ヒューズは、形状的な腐食遅延構造を有することを特徴とする半導体装置。
【００７２】
（付記２）前記腐食遅延構造は、前記ヒューズの所定部位に形成された蛇行状構造であることを特徴とする付記１に記載の半導体装置。
【００７３】
（付記３）前記蛇行状構造は多層に形成されていることを特徴とする付記２に記載の半導体装置。
【００７４】
（付記４）前記腐食遅延構造は、前記ヒューズの所定部位に形成された分岐構造であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００７５】
（付記５）前記分岐構造は、多層に形成されていることを特徴とする付記４に記載の半導体装置。
【００７６】
（付記６）前記腐食遅延構造は、前記ヒューズの所定部位に形成された幅広構造及び／又は厚膜構造であることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
【００７７】
（付記７）前記配線が少なくとも銅を含有する材料からなるものであることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【００７８】
（付記８）前記腐食遅延構造は、前記ヒューズの切断部位と高電圧印加側との間に設けられていることを特徴とする付記１〜７のいずれか１項に記載の半導体装置。
【００７９】
（付記９）少なくとも銅を含有する配線と、ヒューズとを有する配線構造を備えてなる半導体装置であって、
前記ヒューズは、耐腐食材料から形成されていることを特徴とする半導体装置。
【００８０】
（付記１０）前記耐腐食材料がアルミニウムを含有する金属又は多結晶シリコンであることを特徴とする付記９に記載の半導体装置。
【００８１】
（付記１１）配線を所定形状に形成する工程と、
切断部位と高電圧印加側との間の所定部位が蛇行状構造となるヒューズを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００８２】
（付記１２）前記蛇行状構造を多層に形成することを特徴とする付記１１に記載の半導体装置の製造方法。
【００８３】
（付記１３）配線を所定形状に形成する工程と、
切断部位と高電圧印加側との間の所定部位が幅広構造及び／又は厚膜構造となるヒューズを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００８４】
（付記１４）前記幅広構造及び／又は厚膜構造を分岐構造として形成することを特徴とする付記１３に記載の半導体装置の製造方法。
【００８５】
（付記１５）前記配線を少なくとも銅を含有する材料から形成することを特徴とする付記１１〜１４のいずれか１項に記載の半導体装置の製造方法。
【００８６】
（付記１６）少なくとも銅を含有する配線を所定形状に形成する工程と、
耐腐食材料からなるヒューズを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００８７】
（付記１７）前記耐腐食材料は、アルミニウムを含有する金属又は多結晶シリコンであることを特徴とする付記１６に記載の半導体装置の製造方法。
【００８８】
（付記１８）配線及びヒューズを含む配線構造が構成されており、
前記ヒューズは、その一端が高電圧印加部位とされ、当該高電圧印加部位の近傍に蛇行状構造が形成されており、
前記ヒューズを、その他端と前記蛇行状構造との間で切断することを特徴とするヒューズの切断方法。
【００８９】
（付記１９）前記蛇行状構造が多層に形成されていることを特徴とする付記１８に記載のヒューズの切断方法。
【００９０】
（付記２０）配線及びヒューズを含む配線構造が構成されており、
前記ヒューズは、その一端が高電圧印加部位とされ、当該高電圧印加部位の近傍に幅広構造及び／又は厚膜構造が形成されており、
前記ヒューズを、その他端と前記蛇行状構造との間で切断することを特徴とするヒューズの切断方法。
【００９１】
（付記２１）前記幅広構造及び／又は厚膜構造が分岐構造として形成されていることを特徴とする付記２０に記載のヒューズの切断方法。
【００９２】
（付記２２）前記配線が少なくとも銅を含有する材料からなるものであることを特徴とする付記１８〜２１のいずれか１項に記載のヒューズの切断方法。
【００９３】
（付記２３）少なくとも銅を含有する配線と、ヒューズとを有する配線構造が構成されており、
前記ヒューズは、耐腐食材料から形成され、その一端が高電圧印加部位とされており、
前記ヒューズを、その他端の近傍で切断することを特徴とするヒューズの切断方法。
【００９４】
（付記２４）前記耐腐食材料は、アルミニウムを含有する金属又は多結晶シリコンであることを特徴とする付記２３に記載のヒューズの切断方法。
【００９５】
【発明の効果】
本発明によれば、配線（特にＣｕを含有する配線）と共に配線構造を構成するヒューズについて、当該ヒューズのコロージョン耐性を高め、切断によるコロージョンの発生を抑制することができるため、半導体装置におけるヒューズ個々の信頼性向上により、ヒューズ搭載本数の増加が可能となり、将来の更なる大規模集積化に十分対応することができる。
【図面の簡単な説明】
【図１】冗長用ヒューズの切断（初期状態）によりコロージョンが発生するメカニズムを説明するための模式図である。
【図２】冗長用ヒューズの切断（末期状態）によりコロージョンが発生するメカニズムを説明するための模式図である。
【図３】第１の実施形態に係る半導体装置の製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す概略断面図である。
【図１０】第１の実施形態に係る半導体装置の冗長用ヒューズの構成を示す模式図である。
【図１１】耐湿性加速試験の各サンプルを示す概略平面図である。
【図１２】サンプル１とサンプル４について実際に耐湿性加速試験を行った様子を示す顕微鏡写真である。
【図１３】第１の実施形態の変形例１における冗長用ヒューズの構成を示す模式図である。
【図１４】第１の実施形態の変形例２における冗長用ヒューズの構成を示す模式図である。
【図１５】第１の実施形態の変形例３における冗長用ヒューズの構成を示す模式図である。
【図１６】第２の実施形態における冗長用ヒューズの構成を示す概略平面図である。
【図１７】第２の実施形態における冗長用ヒューズを備えた半導体装置の主要構成を示す概略断面図である。
【符号の説明】
１ シリコン半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ ソース／ドレイン
１０ 素子分離構造
１１，１６，２５，２７ 層間絶縁膜
１４ Ｗプラグ
１５，２４，２６，４１，４３，５１，５４ ＳｉＮ膜
１９ 第１の配線溝
２０，３４ バリアメタル膜
２１ シードＣｕ膜
２２，３５ Ｃｕ膜
２３ 第１の配線
３０ ビアホール
３１ 保護材料
３３ 第２の配線溝
３６ａ，３６ｂ，３６ｃ 第２の配線
４２，５２，５３，５５ ＳｉＯ2膜
７１，８１，９１，１０１，１１１，１２１，１３１ 冗長用ヒューズ
６１ 蛇行状構造
６２，７３，８３，９２，１１２，１２２，１３２ 切断部位
７２ 幅広構造
８２ 分岐構造
１０１ Ｗプラグ
１０２ ＴｉＮ膜
１０３ Ａｌ合金膜
１０４ ＴｉＮ／Ｔｉの２層膜
１１２ ヒューズ溝
Claims (10)
- 少なくともＣｕを含有する材料からなる配線及びＷを材料とするヒューズを含む配線構造を備えてなる半導体装置であって、
前記ヒューズは、当該ヒューズの切断部位と高電圧印加側との間の所定部位のみが蛇行状構造とされていることを特徴とする半導体装置。 - 前記蛇行状構造は多層に形成されていることを特徴とする請求項１に記載の半導体装置。
- 少なくともＣｕを含有する材料からなる配線及びＷを材料とするヒューズを含む配線構造を備えてなる半導体装置であって、
前記ヒューズは、当該ヒューズの切断部位と高電圧印加側との間の所定部位のみが分岐構造とされていることを特徴とする半導体装置。 - 前記分岐構造は、多層に形成されていることを特徴とする請求項３に記載の半導体装置。
- 少なくともＣｕを含有する材料からなる配線及びＷを材料とするヒューズを含む配線構造を備えてなる半導体装置であって、
前記ヒューズは、当該ヒューズの切断部位と高電圧印加側との間の所定部位のみが幅広構造、厚膜構造、又は、幅広構造及び厚膜構造とされていることを特徴とする半導体装置。 - 前記Ｗを材料とするヒューズに代えて、Ａｌを含有する金属又は多結晶シリコンからなるヒューズとすることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
- 少なくともＣｕを含有する材料からなる配線を所定形状に形成する工程と、
切断部位と高電圧印加側との間の所定部位のみが蛇行状構造となる、Ｗを材料とするヒューズを形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記蛇行状構造を多層に形成することを特徴とする請求項７に記載の半導体装置の製造方法。
- 少なくともＣｕを含有する材料からなる配線を所定形状に形成する工程と、
切断部位と高電圧印加側との間の所定部位のみが幅広構造、厚膜構造、又は、幅広構造及び厚膜構造となる、Ｗを材料とするヒューズを形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記Ｗを材料とするヒューズに代えて、Ａｌを含有する金属又は多結晶シリコンからなるヒューズとすることを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
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