JP3945652B2 - 不揮発性記憶装置 - Google Patents

Description

この発明は、不揮発性記憶装置（以下、単にフラッシュメモリという）とその消去方法に利用して有効な技術に関するものである。

フラッシュメモリは、書き込み動作において不揮発性記憶素子（以下、単にメモリセルという）のドレイン電位を４Ｖ程度にし、コントロールゲートが接続されたワード線を１１Ｖ程度にすることにより、ドレイン近傍で発生したホットエレクトロンをフローティングゲートに注入してしきい値電圧を高い状態（論理“０”）にする。消去動作では、ソース電位を４Ｖ程度にし、上記ワード線を−１１Ｖ程度にしてトンネル電流を発生させてフローティングゲートに蓄積された電荷を引き抜いてしきい値電圧を低い状態（論理“１”）にする。

図１４に示すように、消去前の初期状態では、上記のように“１”に対応したメモリセル群と、“０”に対応したメモリセル群があり、消去に先立って読み出しを行って“１”のメモリセルを選びだして書き込み動作（pre-write)及び読み出し動作（pre-verify) を行って全てのメモリセルを“０”状態にした後に一括消去(erase) 及び読み出し動作(erase verify) を行う。このとき、トンネル酸化膜厚や不純物プロファイルなどのプロセスバラツキや内部電位の寄生抵抗による影響などにより、一括消去によるしきい値電圧のバラツキにより過消去状態（デプリート不良）のものが生じてしまう。このような負のしきい値電圧のメモリセルが１つでも存在すると、そのメモリセルが接続されたワード線が非選択状態でも、メモリセルに電流が流れてしまい、読み出し不能になる。そこで、上記過消去のメモリセルを検出して書き戻しを行って上記デプリート不良を防止するものが各種提案されている。このようなデプリート不良対策に関しては、特開平４−６６９８号公報、特開平４−２２２９９４号公報、特開平５−８９６８８号公報等がある。
特開平４−６６９８号公報 特開平４−２２２９９４号公報 特開平５−８９６８８号公報

上記の消去方法では、いずれもデプリート不良が発生したものに対して書き戻しにより対策するものである。しかし、メモリセルにおいて一度デプリート不良が発生すると、書き込み／消去特性や情報保持特性が悪化して、実質的な書き換え可能な回数が低下してしまうという悪影響が生じるという問題がある。また、フラッシュメモリにおいても電源電圧が約３Ｖ程度の低電圧化が検討されており、このような低電圧化に伴い消去動作によるしきい値電圧を低くせざるを得ないために、上記デプリート不良が発生する可能性がいっそう高くなってフラッシュメモリの低電圧動作化の大きな障害になるものである。

この発明の目的は、単時間で高精度の消去動作を実現した不揮発性記憶装置とその消去方法を提供することにある。この発明の他の目的は、低電圧での安定した動作を実現した一括消去型不揮発性記憶装置とその消去方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、書き込み動作によってフローティングゲートに蓄積された電荷をソース側に放出させて消去を行うようにしたメモリセルを備えた一括消去型不揮発性記憶装置において、かかる不揮発性記憶素子の一括消去動作において消去単位のメモリセルを読み出してフローティングゲートに電荷が蓄積されていない不揮発性素子に対してプレライトを行う第１の動作と、上記消去単位の不揮発性素子に対して一括して比較的大きなエネルギーにより比較的大きな消去基準電圧のもとに高速に消去動作を行う第２の動作と、上記消去された全不揮発性素子を読み出して比較的低いしきい値電圧にされたものに対して書き込み動作を行う第３の動作と、上記消去単位の不揮発性記憶素子に対して一括して比較的小さなエネルギーにより比較的小さな消去基準電圧のもとに低速に消去動作を行う第４の動作を順次に行う自動消去回路を設ける。

本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、書き込み動作によってフローティングゲートに蓄積された電荷をソース側に放出させて消去を行う不揮発性素子を備えた一括消去型不揮発性記憶装置の消去方法として、消去単位のメモリセルを読み出してフローティングゲートに電荷が蓄積されていない不揮発性素子に対してプレライトを行う第１の動作と、上記消去単位の不揮発性素子に対して一括して比較的大きなエネルギーにより比較的大きな消去基準電圧のもとに高速に消去動作を行う第２の動作と、上記消去された全不揮発性素子を読み出して比較的低いしきい値電圧にされたものに対して書き込み動作を行う第３の動作と、上記消去単位の不揮発性記憶素子に対して一括して比較的小さなエネルギーにより比較的小さな消去基準電圧のもとに低速に消去動作を行う第４の動作とを順次に行う。

過消去を防止しつつ、消去状態のしきい値電圧の設定を低い電圧まで高精度に行うことができる。

図１には、この発明に係るフラッシュメモリの消去方法の一実施例を説明するための概略フローチャート図が示されている。図２には、それに対応したメモリセルのしきい値電圧の分布図が示されている。以下、図１と図２を参照して、この発明に係る消去方法を説明する。

図１において、消去モードが開始されると、ステップ（１）とステップ（２）によりプレライトとプレベリファイが行われる。つまり、図２（Ａ）に示すように、消去前（初期）の状態では、書き込み動作によって高いしきい値電圧Ｖthを持つようにされた論理“０”のメモリセル群と、消去状態（論理“１”）のメモリセル群が存在するので、かかる消去単位に含まれるメモリセルの読み出しを行い、しきい値電圧が低くされているもの、言い換えるならば消去状態（論理“１”）にあるメモリセル群を図１のステップ（２）のプレベリファイにより検出すると、かかるメモリセルに対してステップ（１）により書き込み動作を行うようにする。

この実施例では、ステップ（１）において無条件にプレライトしてプレベリファイを行うように表されているが、実際には先頭アドレスのメモリセルはステップ（１）をスルーしてステップ（２）のプレベリファイを行って消去単位の最終アドレスでないなら、ステップ（１）に戻り、上記プレベリファイの結果により消去状態ならプレライトが実施され、書き込み状態ならスルーして次アドレスのメモリセルに対してプレベリファイが行われる。そして、消去単位の全てのメモリセルについて上記（２）プレ−ベリフェイに対応した（１）プレ−ライトが実施されたなら次のステップ（３）に移行する。上記のようなプレベリファイの完了により、図２（Ｂ）のように、消去単位の全てのメモリセル群が“０”に対応した分布のしきい値電圧を持つようにされる。

図１のステップ（３）では、上記消去単位に対応してた全てのメモリセルに対して一括消去が行われる。この消去動作では、比較的大きなエネルギーにより短時間での消去が実施される。つまり、ソース電位を約４Ｖ程度の比較的高い電圧にし、コントロールゲートが接続されたワード線を−１１Ｖのような高い電圧にして、比較的短いパルス幅に対応した消去時間でフローティングゲートからソースに向けてトンネル電流を発生させて電荷の引抜きを行う。

図１のステップ（４）では、１回目の消去ベリファイが行われる。このときには、比較的高い電圧に対応した設定電圧ＥＶ１を用い、１つのでもそれより高いしきい値電圧があるときにはステップ（３）に戻り、上記単位時間での消去動作が行われる。このような動作の繰り返しにより図２（Ｃ）に示すように、消去単位における全てのメモリセル群のしきい値電圧は比較的高い設定電圧ＥＶ１より低い分布の中に入るようにされる。

図１のステップ（４）とステップ（５）では、上記プレライトとプレベリファイと同様に、比較的低くされた設定電位ＷＶ１より低くされたメモリセルを選び出して書き込み動作を行うようにする。つまり、このステップ（４）とステップ（５）においては、次に行う２回目の消去動作により、過消去状態にされる虞れのあるメモリセルを検出して、書き戻しを行うことによりしきい値電圧を高くするものである。このステップ（５）での書き込みは、通常の書き込み動作とは異なり、上記設定電圧ＷＶ１以下のメモリセルを、上記消去電圧ＥＶ１を超えない程度に浅い書き込み動作を行うようにするものである。この結果、図２（Ｄ）のように、消去単位のメモリセル群のしきい値電圧の分布は、上記消去電圧ＥＶ１より低く、上記設定電圧ＷＶ１より高い比較的狭い範囲に設定することができる。

図１のステップ（７）では、上記消去単位に対応してた全てのメモリセルに対して一括消去が行われる。この消去動作では、比較的小さなエネルギーにより比較的長い時間をかけて消去が実施される。つまり、ソース電位を約３Ｖ程度の比較的低い電圧にし、コントロールゲートが接続されたワード線を−１１Ｖのような高い電圧にして、単位の消去時間でフローティングゲートからソースに向けてトンネル電流を発生させて電荷の引抜きを行う。

図１のステップ（８）では、２回目の消去ベリファイが行われる。このときには、比較的低い電圧に対応した設定電圧ＥＶ２を用い、１つのでもそれより高いしきい値電圧があるときにはステップ（７）に戻り、上記単位時間での消去動作が行われる。このような動作の繰り返しにより図２（Ｅ）に示すように、消去単位における全てのメモリセル群のしきい値電圧は比較的高い設定電圧ＥＶ２より低い分布の中に入るようにされる。

図４には、メモリセルの概略断面図が示されている。書き込み動作のときには、ワード線に接続されたコントロールゲートＧに１１Ｖのような高い電圧を供給し、ビット線に接続されるドレインＤに４Ｖのような電圧を印加し、ソース線に接続されたソースＳに０Ｖのような電圧を印加する。これにより、メモリセルがオン状態となり、ドレイン近傍で発生したホットエレクトロンが薄いゲート絶縁膜を通過してフローティンクゲートＦＧに注入される。

消去動作のときには、ワード線に接続されたコントロールゲートＧに−１１Ｖのような負電圧を供給し、ビット線に接続されるドレインＤをオープン状態にし、ソース線に接続されたソースＳに４Ｖのような電圧を印加する。これにより、フローティングゲートＦＧとソースとの間の薄いトンネル絶縁膜を通してトンネル電流が流れて、フローティングゲートＦＧに蓄積された電荷がソース側に引き抜かれる。

このような消去動作において、ソースの電圧を４Ｖのように高くすると大きなトンネル電流が発生して高速に消去が可能となる。これに対して、ソースの電圧を３Ｖのように低くすると、トンネル電流が大幅に低下して書き込み動作が遅くなる。上記同じ電荷を引き抜くに費やされる時間でみると、上記のようにソース電圧が４Ｖのように高くされた場合に比べて、３Ｖのように低くすると約１桁も時間が長くなってしまう。

図５には、ソース電圧としきい値電圧Ｖthの関係を示す特性図が示されている。上記のようにソース電圧を高くすると短時間に消去が行われる反面、消去されたメモリセル群のしきい値電圧Ｖthのバラツキが大きくなる。言い換えるならば、消去されたメモリセル群におけるしきい値電圧の分布が広くなってしまう。これに対して、ソース電圧を３Ｖのように低くすると消去時間が極端に長くなる反面、しきい値電圧Ｖthのバラツキが小さくなる。つまり、消去されたメモリセル群におけるしきい値電圧の分布を狭い範囲に収めることができる。

この実施例では、ベリファイ（読み出し動作）やライト動作が消去動作に要する時間に比べて無視できる程度に短いこと、及び上記のように消去動作におけるソース電圧とＶthとのバラツキの関係を利用し、１回目ではソース電圧を約４Ｖのように比較的高い電圧とし、かかるソース電圧のもとでのＶthのバラツキを考慮して、比較的高い設定電圧ＥＶ１により消去動作を行うようにし、短時間でしかも過消去がなされない範囲でメモリセル群のしきい値電圧Ｖthを前提として低くシフトさせる。この後に、上記高速な消去動作によってしきい値電圧Ｖthが小さくなりすぎたものを、設定電圧ＷＶ１により検出して書き戻しを行う。

そして、２回目の消去動作のときには、ソース電圧を３Ｖのように低くし、比較的小さな設定電圧ＥＶ２以下となるような消去動作を比較的長い時間を費やして行う。このような２回目の消去動作によって、過消去状態のメモリセルの発生を防ぎつつ、低いしきい値電圧Ｖthを持つような消去動作を行うことができる。

つまり、２回目の消去動作においては、１回目の消去動作により消去されるメモリセル群のしきい値電圧が全体として低くシフトされているから、上記のようにソース電圧を低くしても、消去量そのものが小さいから、それまでのステップ（１）ないし（６）の動作を実施しても全体の消去時間を短くできる。

例えば、消去単位をワード線単位で行うものと、１本のワード線に約２Ｋ（２０４８ビット）個のメモリセルが存在するとき、約１０ｍｓにより消去が可能である。その時間割合は、図１のステップ（７）と（８）による２回目の消去動作において約８ｍｓが費やされ、ステップ（３）と（４）での１回目の消去動作にそれより１桁程度短い１〜２ｍｓ程度費やされ、残りのステップ（１）と（２）及び（５）と（６）では１ｍｓ以下の短い時間となるものである。ちなみに、ステップ（７）と（ステップ８）を用いて上記のようなプレ−ライト後のメモリセル群を１回の消去動作のみによっても図２（Ｅ）のような消去状態を作り出すことができるが、それに要する時間が約１００ｍｓ以上にもなって到底実用的ではなくなってしまう。

図３には、この発明に係る消去動作の概略を説明するための一実施例の概略タイミング図が示されている。同図の時間軸は、全体の動作シーケンスを表すために消去や書き戻しの部分が圧縮して示されている。そして、同図においては、図１の概略フローチャート図に対応した消去シーケンスの全体を概念的に示すものであり、実際の消去シーケンスに忠実に一対応されたものではない。

プレライト時には、書き込みベリファイ起動信号により、メモリセルが順次に選ばれて、消去状態にあるメモリセルに対しては、消去対象のワード線電位が高くされてプレライトが行われる。

１回目の消去（１）では、消去信号が発生されて、消去対象ワード線の電位は、−１０Ｖのような負電圧にされ、ソース線の電位は＋４Ｖのような比較的高い電圧とされる。このとき、消去非対象ワード線の電位は、２Ｖ程度の消去阻止電位に設定される。つまり、消去を行わないワード線に接続されたメモリセルでは、ソースとコントロールゲートとの間の電位差が２Ｖ程度にしかならないからトンネル電流が発生しない。

１回目の消去ベリファイ（１）では、消去ベリファイ（１）起動信号によりメモリセルの読み出しが行われる。このとき、消去ベリファイ（１）電位ＥＶ１は上記消去（１）により、しきい値電圧Ｖthのバラツキによりデプリート不良が生じないような電圧が選ばれる。

次いで、デプリート不良の生じる可能性のあるメモリセルに対して書き戻しを行う。書き込みベリファイでは、ワード線をＷＶ１にして、それによりオン状態にされるメモリセルに対して書き戻しを実施する。

この後に、２回目の消去（２）を実施する。このときには、ソース線の電位が３Ｖ程度の低い電圧により実施される。消去ベリファイでは、ワード線の電位を下限電圧Ｖccmin に対応した電圧ＥＶ２以下となるようにされる。例えば、電源電圧Ｖccを３．３Ｖのように低電圧化したとき、許容変動が±１０％であるなら、上記消去ベリファイ電圧ＥＶ２は２．９Ｖ以下に設定される。

図６には、この発明に係るフラッシュメモリの一実施例の概略ブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。

１はアドレスバッファであり、アドレスラッチ機能も持つようにされる。２はアドレス変化検出回路であり、アドレス信号の変化を検出したときに１ショットパルスを発生させる。このパルスは、特に制限されないが、読み出し動作の高速化のためにビット線の電位をイコライズするために用いられる。

３はＸデコーダであり、メモリマット５のワード線の選択動作を行う。フラッシュメモリでは、動作モードに応じてワード線の電位は、前記のように多様な電位にされる。つまり、書き込み動作のときには、＋１１Ｖのような高電圧とされ、消去動作のときには−１１Ｖのような負電圧にされる。そして、書き込み又は消去ベリファイのときには、ＷＶ１やＥＶ１，ＥＶ２等の電位にされ、読み出し動作のときには電源電圧Ｖccに対応された電圧とされる。このため、Ｘデコーダ３の入力側には、後述するような電圧切り換え機能を持つワードドライバ１２が設けられる。

４はＹデコーダであり、メモリマット５のビット線の選択信号を形成する。このビット線の選択信号によりＹゲート回路６のスイッチ制御が行われる。Ｙゲート回路６は、上記選択信号に応じてメモリマット５のビット線とセンスアンプ９又はライトラッチ８とを接続させる。

メモリマット５は、ワード線とビット線の交点にメモリセルがマトリックス配置されて構成される。つまり、ワード線はコントロールゲートに接続され、ドレインがビット線に接続され、ソースはソース線に接続される。上記コントロールゲートの下層にフローティングゲートが設けらており、このフローティングゲートに電子を注入して書き込みを行い、かかる電子をソース側に引き抜いて消去動作を行う。特に制限されないが、ソースＭＯＳＦＥＴ７は、上記ソース線に与えられるバイアス電圧を切り換える。つまり、読み出し動作と書き込み動作のときには回路の接地電位を与え、消去動作のときには前記のようなに４Ｖと３Ｖに切り換えを行うものである。

上記ライトラッチ８には、外部端子Ｉ／Ｏｉから入力された書き込み信号がデータ入力バッファ１１を通して入力される。センスアンプ９の出力信号は、一方において、データ出力バッファ１０を通して外部端子Ｉ／Ｏｉに出力される。また、センスアンプ９の出力信号はベリファイ動作のために自動制御回路１５にも伝えられる。

コントロールバッファ１３は、チップイネーブル信号／ＣＥとアウトプットイネーブル信号／ＯＥにより、動作モードの判定を行う。例えば、信号／ＣＥのみをロウレベルにすると、外部端子Ｉ／Ｏｉから入力されたデータをコマンドとしてコマンドデコーダ１４に取り込む。コマンドデコーダ１４は、入力されたコマンドを解読して書き込み／消去動作の判定を行う。読み出しモードのとには、信号／ＣＥと信号／ＯＥをロウレベルにし、それを上記コントロールバッファ１３により判定する。

コマンドデコーダ１４は、入力されたコマンドを解読して自動制御回路１５に書き込み制御信号又は消去制御信号を入力する。自動制御回路１５では、書き込み制御信号又は消去制御信号により、前記図１の実施例のような消去方法に対応した消去動作又は書き込み動作に必要なシーケンス制御動作を行う。自動制御回路１５は、アドレスカウンタを備えており、前記のような消去動作においてプレ−ベリファイや、書き込みベリファイ、あるいは消去ベリファイのためのアドレス信号を発生し、上記アドレスバッファを通してＸデコーダ３やＹデコーダ４に入力されるアドレス信号を形成する。ドライバ１２は、ワード線に与えられる複数種類の電圧を切り換えてＸデコーダに供給する。実際には、ドライバ１２は上記のような複数種類の電圧の中から、Ｘデコーダの出力と動作モード信号により１つを選んでワード線を駆動する。

ステイタスレジスタ１６は、動作モード及び動作シーケンス等の内部状態を記憶し、必要に応じてデータ出力バッファから読み出しが行われるようにされる。つまり、マイクロコンピュータ等のホストシステムは、データポーリング等によりフラッシュメモリの内部状態を把握して、その制御を行うようにする。つまり、前記のように約１０ｍｓもの長い時間を必要とする消去動作のときには、マイクロコンピュータ等はフラッシュメモリに対して消去コマンドとアドレスを発行すると、直ちにかかるフラッシュメモリをバスから切り離して、バスに他の周辺装置を接続して、上記の消去時間の間に他のデータ処理に入るようにする。そして、上記のポーリングによって消去終了を検出すると、書き込み等の動作に入ることができる。

電圧検出回路１８は、電源電圧Ｖccと高電圧Ｖppの検出を行う。特に、書き込み高電圧Ｖppは書き込み又は消去動作のときにのみ１２Ｖのような高電圧が供給される必要があるので、その検出に用いられる。電圧発生回路１７は、上記のようなベリファイ用の電圧ＷＶ１、ＥＶ１，ＥＶ２の他に、消去阻止用電圧や、消去用の負電圧を発生させる。この実施例のように内部に設けられた自動制御回路により、一連の消去動作を実行できるものであるため、使い勝手の良いフラッシュメモリを得ることができる。

図７には、上記自動制御回路の一実施例の概略ブロック図が示されている。自動制御回路は、ソースＭＯＳＦＥＴを制御するものと、Ｘデコーダを制御するものに分けられる。ソースＭＯＳＦＥＴを制御する回路は、ソースバイアス回路であり、コマンドデコーダからの信号により、パルス長設定回路により消去時間が設定され、電源電圧制御回路によりソースバイアス電圧の設定が行われる。なお、前記実施例のように消去動作を２回に分けて行い、ソース電圧を切り換えて行うようにするときには消去パルス長は固定にされる。

上記のようなソース電圧の切り換えとともに、１回目と２回目とで消去時間を異ならせてもよい。例えば、１回目の消去のときにはソース電圧を４Ｖのような大きな電圧とするとともに消去時間を長くして電圧と時間により決められる消去エネルギーを大きくし、２回目の消去のときにはソース電圧を３Ｖのように小さくするとともに消去時間を短くして、上記消去エネルギーを小さくしてＶthのバラツキの小さく抑えるようにする。あるいは、上記ソース電圧を４Ｖのように同じくしておいて、パルス長設定回路により、１回目の消去時間に対して２回目の消去時間を大幅に短くして、ソース電圧を低くしたと等価な動作を行うようにするものであってもよい。

Ｘデコーダを制御するものには、セクタ（ワード線単位）消去バイアス回路と、消去ベリファイバイアス回路、書き込みバイアス回路及び書き込みベリファイバイアス回路から構成される。つまり、セクタ消去バイアス回路では、ワード線の電位を消去対象のワード線と消去非対象ワード線（消去阻止）の２種類のバイアス電圧の設定を行う。消去ベリファイバイアス回路では、１回目と２回目の消去に対応したＥＶ１とＥＶ２の設定を行う。書き込みバイアス回路では、書き込み動作に対応したバイアス電圧の設定を行う。そして、書き込みベリファイバイアス回路では、通常の書き込み動作用のバイアス電圧と、上記書き戻しに対応したバイアス電圧ＷＶ１の設定を行う。これらの各回路は、アドレスジェネレータにより形成されたタイミングパルスに対応して動作させられる。

図８には、メモリマットとその周辺回路の一実施例のブロック図が示されている。メモリマットは、横方向に延長されたワード線Ｗ０〜Ｗ３等と、縦方向に延長されたビットの交点に、実線で示されたコントロールゲートと、点線で示されたフローティングゲートからなるメモリセルがマトリックス配置されて構成される。上記ワード線はＸデコーダにより駆動され、ビット線はＹゲートドライバによりスイッチ制御されるＭＯＳＦＥＴからなるＹゲートを通して書き込み負荷回路に接続される。また、上記ＹゲートとＹプリゲートドライバによりスイッチ制御されるスイッチＭＯＳＦＥＴを介してセンスアンプに接続される。

特に制限されないが、消去単位はワード線単位（セクタ）とされる。ワード線には、２０４８個のメモリセルが接続されるので、約２Ｋビットの単位での消去動作が行われる。この構成に代えて、複数のワード線からなるブロック単位での消去あるいはメモリマットを一括して消去する構成としてもよい。このような消去単位に合わせて、消去時に選択されるワード線の数が多くされる。そして、消去ベリファイにおいては、ワード線のアドレスの切り換えが行われて消去単位に対応した複数のワード線が順次に切り換えられるようにされる。

図９には、メモリマットの一部選択回路の一実施例の具体的回路図が示されている。同図には、ワード線の選択回路とビット線の選択回路の一部が示されている。同図のワードドライバは、切り換えスイッチ回路からなり、負電圧発生回路により形成された負電圧、電源切り換え回路を通して選択的に供給されるＶpp又はＶcc、バイアス電圧端子から供給されるバイアス電圧をワード線に伝える。

このようなワードドライバのスイッチ制御のために、２段階に分けられたＸデコーダが設けられ、一方のＸデコーダは、消去制御回路により形成された選択非選択切り換の切り換えが行われる。つまり、書き込みや読み出し動作では、選択されものがハイレベルで非選択ものがロウレベルであるのに対して、消去動作のときには選択されたものが負電圧のようなロウレベルとなり、非選択のものが消去阻止に対応したハイレベルになるから、Ｘデコーダもそれに応じて逆レベルにしてワードドライバに伝える。

ソースバイアス回路は、消去信号により第１回目の消去動作のときにはソース線に４Ｖのような比較的高い電圧を供給し、第２回目の消去動作のときにはソース線に３Ｖのような比較的低い電圧を供給する。そして、消去動作以外のとき、言い換えるならば、書き込み、読み出し（ベリファイも含む）のときには、回路の接地電位を供給するものである。

Ｙデコーダの出力部には、レベル変換回路が設けられる。このレベル変換回路には、書き込み信号により制御される電圧切り換え回路により選択的に書き込み高電圧Ｖppが供給される。つまり、書き込み動作のときには、前記のようにビット線に４Ｖのように電源電圧Ｖcc（３．３Ｖ）に対して高い電圧を供給するために、Ｙデコーダで形成されたＶccに対応したハイレベルを、Ｖppに対応した高い電圧としてＹゲートを構成するスイッチＭＯＳＦＥＴのゲートに供給してスイッチ制御を行う。これにより、スイッチＭＯＳＦＥＴでのしきい値電圧によるレベル損失なく、次に説明する書き込み負荷回路で形成された４Ｖのような高電圧をビット線に供給することができる。

同図において、Ｐチャンネル型ＭＯＳＦＥＴはそのゲートに矢印が付加されることにより、Ｎチャンネル型ＭＯＳＦＥＴと区別される。そして、ＭＯＳＦＥＴの高電圧が供給されるドレインにＬ字状の線が付加されたＭＯＳＦＥＴは、高耐圧化されていることを表している。これらのことは、以下の回路図においても同様である。

図１０には、メモリマットの他の一部選択回路の一実施例の具体的回路図が示されている。同図には、ビット線の選択回路を中心にして示されている。それ故、ビット線選択回路の一部は、前記図９のものと重複して示されている。すなわち、ビット線の選択回路であるＹゲート回路は、２段階に分けらされる。２つに分割された一方のＹデコーダは、前記のようなレベル変換回路を通してビット線に一端が接続れたスイッチＭＯＳＦＥＴのゲートに供給される。これら複数からなるスイッチＭＯＳＦＥＴに対応して、他方のＹデコーダによりスイッチ制御されるスイッチＭＯＳＦＥＴが設けられる。これら第２段目のスイッチＭＯＳＦＥＴは、読み出し専用に用いられるので、それに対応したＹデコーダの選択信号がそのまま供給される。これらのスイッチＭＯＳＦＥＴは、選択されたビット線の信号をセンスアンプＳＡの入力端子に接続される。センスアンプＳＡの出力信号は、出力バッファとベリファイ動作において用いられる読み出し判定回路に供給される。

書き込み制御回路は、ライトラッチ回路を備えており、複数ビット線の単位での書き込み（ページライト）が可能にされる。つまり、ライトラッチ回路に対して複数ビット線分のデータを記憶させておいて、その書き込み信号によりスイッチＭＯＳＦＥＴを制御して書き込み高電圧Ｖppをビット線に伝えるようにされる。１つのビット線単位での書き込み動作のときには、上記複数のビット線に対応した書き込み負荷回路のうちの１つのみが活性化される。

図１１には、電圧切り換え回路の一実施例の回路図が示されている。すなわち、電源電圧Ｖccと書き込み高電圧Ｖppを入力として、書き込み信号、消去信号に応じて、Ｖpp、Ｖcc、書き込みベリファイ電圧ＷＶ１、消去ベリファイ電圧ＥＶ１，ＥＶ２のいずれかをＸトライバ電位として出力させる。書き込みベリファイ電圧ＷＶ１は、メモリセルのしきい値電圧がＶcc以上にされたことを検出するために、ＷＶ１を伝えるスイッチＭＯＳＦＥＴの制御信号は、高電圧Ｖppにより対応された高電圧にレベルシフトされる。このように、３．３Ｖのような電源電圧Ｖccに対して高い電圧を出力させるスイッチＭＯＳＦＥＴのゲートに伝えられるスイッチ制御信号は、レベル変換回路を介して出力される。レベル変換回路は、ゲートとドレインとが交差接続されたＰチャンネル型ＭＯＳＦＥＴと、かかるＰチャンネル型ＭＯＳＦＥＴのドレインと回路の接地電位との間に設けられ、ゲートに互いに逆相の入力信号が供給されるＮチャンネル型ＭＯＳＦＥＴから構成される。

図１２には、負電圧発生回路の一実施例の回路図が示されている。負電圧発生回路は、消去信号により制御されるゲート回路を通してクロックパルスをレベル変換回路に供給してＶppレベルに変換し、それにより駆動されるチャージポンプ回路により負電圧を発生させる。このような負電圧は、消去電位を基準にしたツェナーダイオードにより設定された定電圧とされる。つまり、消去電圧に対してそれがゲート供給されたＭＯＳＦＥＴのしきい値電圧とツェナー電圧との加算電圧が消去電圧としてＸドライバに伝えられる。上記消去電圧がゲートに供給されたＭＯＳＦＥＴのドレインには、Ｐチャンネル型ＭＯＳＦＥＴを介して高電圧Ｖppに接続される。このＰチャンネル型ＭＯＳＦＥＴは、消去信号を受けるレベル変換回路の出力信号によりスイッチ制御されて、消去動作以外のときにはオフ状態にされる。

また、上記負電圧を動作電圧とするレベル変換回路が設けられ、消去動作の時には負電圧出力と回路の接地電位との間に設けられたＮチャンネル型ＭＯＳＦＥＴをオフ状態にし、消去動作が終了するとオン状態になって負電圧を回路の接地電位にリセットさせる。

図１３には、マイクロプロセッサＣＰＵとフラッシュメモリに着目した各信号の接続関係図が示されている。フラッシュメモリのチップイネーブル端子／ＣＥ、アウトプットイネーブル端子／ＯＥ及びライトイネーブル端子／ＷＥには、かかるフラッシュメモリに割り当てられたアドレス空間を指定するアドレス信号がアドレスデコーダに供給されると、ここで解読されてその信号と動作モードを指定する信号／ＲＤと／ＷＲとを受けるゲート回路によりそれぞれ形成される。この実施例では、ライトイネーブル端子／ＷＥによりライトモードが設定されるが、前記のようにコマンドによりライトモードを指定するときには、この端子／ＷＥを省略することができる。

データバッファは双方向バッファであり、書き込み動作のときにはマイクロコンピュータからフラッシュメモリに書き込みデータを転送する。前記のようにコマンドによって動作モードを指示するときには、フラッシュメモリをアクセスするときにも上記の方向にデータ転送を行う。読み出し動作のときには、フラッシュメモリから読み出されたデータをマイクロコンピュータに転送させる。

データレジスタは、上記フラッシュメモリに対するアクセスのときにときに、データを取り込んでリレーを制御して高電圧端子Ｖppに５Ｖ又は１２Ｖの電圧を切りえて供給する。

この実施例のマイクロコンピュータシステムでは、フラッシュメモリが前記のような自動消去機能を持つものであるため、マイクロコンピュータ（ＭＰＵ）にあっては、かかるフラッシュメモリの消去アドレス指定して消去モードを指定する信号／ＲＤ、／ＷＥ及び／ＤＥＮとコマンドを発生させる。この後は、フラッシュメモリが前記のように内部で自動的な消去モードに入る。フラッシュメモリが消去モードに入ると、前記のようにアドレス端子、データ端子及び全コントロール端子がフリーになり、マイクロコンピュータＭＰＵから、フラッシュメモリが電気的に分離される。したがって、マイクロコンピュータＭＰＵは、フラッシュメモリに対しては消去モードを指示するだけで、その後はシステムバスを用いて図示しない他のメモリ装置ＲＯＭやＲＡＭ、あるいは入出力ポートとの間で情報の授受を伴うデータ処理を実行することができる。

これにより、システムのスループットを犠牲にすることなく、フラッシュメモリを、フルファンクション（バイト毎の書き換え可能）のメモリと同様にシステムに実装したままの状態での消去が可能になる。マイクロプロセッサＣＰＵは、上記のような消去モードの指示をした後は、適当な時間間隔で上記フラッシュメモリに対してデータポーリングモードを指定して、ステイタスレジスタを読み出して、消去が完了したならフラッシュメモリに書き込むべきデータが存在するなら書き込みを指示するものである。

上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）書き込み動作によってフローティングゲートに蓄積された電荷をソース側に放出させて消去を行うようにしたメモリセルを備えた一括消去型不揮発性記憶装置において、かかる不揮発性記憶素子の一括消去動作において消去単位のメモリセルを読み出してフローティングゲートに電荷が蓄積されていない不揮発性素子に対してプレライトを行う第１の動作と、上記消去単位の不揮発性素子に対して一括して比較的大きなエネルギーにより比較的大きな消去基準電圧のもとに高速に消去動作を行う第２の動作と、上記消去された全不揮発性素子を読み出して比較的低いしきい値電圧にされたものに対して書き込み動作を行う第３の動作と、上記消去単位の不揮発性記憶素子に対して一括して比較的小さなエネルギーにより比較的小さな消去基準電圧のもとに低速に消去動作を行う第４の動作を順次に行う自動消去回路を設けることにより、上記第３の動作での過消去の虞れがあるメモリセルを検出して予め書き戻しを行うようにすることと、第４の動作での低エネルギーでのバラツキの少ない一括消去動作との組み合わせより過消去を防止しつつ、消去状態のしきい値電圧を低い電圧まで高精度に設定することができるという効果が得られる。

（２）上記（１）により、フラッシュメモリの動作電圧を約３Ｖ程度の低電圧化することができる。

（３）上記第２の動作における消去動作での不揮発性記憶素子のソース電位は比較的高い電圧に設定されるものであり、上記第４の動作における消去動作での不揮発性記憶素子のソース電位は比較的低い電圧に設定にすることにより、短時間でしかも高精度での消去状態のしきい値電圧の設定が可能なる。

（４）上記フローティングゲートに電荷を注入する書き込み動作は、ドレイン近傍に発生したホットエレクトロンを利用することにより、書き込み時間が短くできるから動作の高速化ができる。

（５）書き込み動作によってフローティングゲートに蓄積された電荷をソース側に放出させて消去を行う不揮発性素子を備えた一括消去型不揮発性記憶装置において、消去単位のメモリセルを読み出してフローティングゲートに電荷が蓄積されていない不揮発性素子に対してプレ−ライトを行う第１の動作と、上記消去単位の不揮発性素子に対して一括して比較的大きなエネルギーにより比較的大きな消去基準電圧以下となるよう消去動作を行う第２の動作と、上記消去された全ての不揮発性素子を読み出して比較的低いしきい値電圧にされたものに対して浅い書き込み動作を行う第３の動作と、上記消去単位の不揮発性記憶素子に対して一括して比較的小さなエネルギーにより比較的小さな消去基準電圧以下となるよう消去動作を行う第４の動作とを順次に行うことにより、上記第３の動作での過消去の虞れがあるメモリセルを検出して予め書き戻し行うようにすることと、第４の動作での低エネルギーでのバラツキの少ない一括消去動作との組み合わせより過消去を防止しつつ、消去状態のしきい値電圧を低い電圧まで高精度に設定することができる。

（６）上記消去方法において、上記第２の動作における消去動作での不揮発性記憶素子のソース電位は比較的高い電圧に設定し、上記第４の動作における消去動作での不揮発性記憶素子のソース電位は比較的低い電圧に設定することにより、短時間でしかも高精度での消去状態のしきい値電圧の設定が可能なる。

以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記の消去方法は、フラッシュメモリに内蔵された自動制御回路により実施されるもの他、フラッシュメモリの外部に設けられた制御回路又はマイクロコンピュータから直接に上記のような消去動作に必要な制御信号やアドレスを入力して行うようにするものであってもよい。

フラッシュメモリの書き込み動作は、前記のようにホットエレクトロンを用いるもの他、トンネル電流によりフローティングゲートに電子を注入して行うようにするものであってもよい。上記のような消去シーケンスを実効するための具体的回路は、種々の実施形態を採ることができるものである。この発明はフラッシュメモリとその消去方法に広く利用できる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、書き込み動作によってフローティングゲートに蓄積された電荷をソース側に放出させて消去を行うようにしたメモリセルを備えた一括消去型不揮発性記憶装置において、かかる不揮発性記憶素子の一括消去動作において消去単位のメモリセルを読み出してフローティングゲートに電荷が蓄積されていない不揮発性素子に対してプレライトを行う第１の動作と、上記消去単位の不揮発性素子に対して一括して比較的大きなエネルギーにより比較的大きな消去基準電圧のもとに高速に消去動作を行う第２の動作と、上記消去された全不揮発性素子を読み出して比較的低いしきい値電圧にされたものに対して書き込み動作を行う第３の動作と、上記消去単位の不揮発性記憶素子に対して一括して比較的小さなエネルギーにより比較的小さな消去基準電圧のもとに低速に消去動作を行う第４の動作を順次に行う自動消去回路を設けることにより、上記第３の動作での過消去の虞れがあるメモリセルを検出して予め書き戻しを行うようにすることと、第４の動作での低エネルギーでのバラツキの少ない一括消去動作との組み合わせより過消去を防止しつつ、消去状態のしきい値電圧を低い電圧まで高精度に設定することができる。

上記（１）により、フラッシュメモリの動作電圧を約３Ｖ程度の低電圧化することができる。

上記第２の動作における消去動作での不揮発性記憶素子のソース電位は比較的高い電圧に設定されるものであり、上記第４の動作における消去動作での不揮発性記憶素子のソース電位は比較的低い電圧に設定にすることにより、短時間でしかも高精度での消去状態のしきい値電圧の設定が可能なる。

上記フローティングゲートに電荷を注入する書き込み動作は、ドレイン近傍に発生したホットエレクトロンを利用することにより、書き込み時間が短くできるから動作の高速化ができる。

書き込み動作によってフローティングゲートに蓄積された電荷をソース側に放出させて消去を行う不揮発性素子を備えた一括消去型不揮発性記憶装置において、消去単位のメモリセルを読み出してフローティングゲートに電荷が蓄積されていない不揮発性素子に対してプレ−ライトを行う第１の動作と、上記消去単位の不揮発性素子に対して一括して比較的大きなエネルギーにより比較的大きな消去基準電圧以下となるよう消去動作を行う第２の動作と、上記消去された全ての不揮発性素子を読み出して比較的低いしきい値電圧にされたものに対して浅い書き込み動作を行う第３の動作と、上記消去単位の不揮発性記憶素子に対して一括して比較的小さなエネルギーにより比較的小さな消去基準電圧以下となるよう消去動作を行う第４の動作とを順次に行うことにより、上記第３の動作での過消去の虞れがあるメモリセルを検出して予め書き戻し行うようにすることと、第４の動作での低エネルギーでのバラツキの少ない一括消去動作との組み合わせより過消去を防止しつつ、消去状態のしきい値電圧を低い電圧まで高精度に設定することができる。

上記消去方法において、上記第２の動作における消去動作での不揮発性記憶素子のソース電位は比較的高い電圧に設定し、上記第４の動作における消去動作での不揮発性記憶素子のソース電位は比較的低い電圧に設定することにより、短時間でしかも高精度での消去状態のしきい値電圧の設定が可能なる。

この発明に係るフラッシュメモリの消去方法の一実施例を説明するための概略フローチャート図である。 この発明に係るフラッシュメモリの消去方法に対応したメモリセルのしきい値電圧の分布図である。 この発明に係る消去動作の概略を説明するための一実施例を示す概略タイミング図である。 この発明が適用されるメモリセルの一実施例を示す概略断面図である。 この発明が適用されるメモリセルのソース電圧としきい値電圧Ｖthの関係を示す消去特性図である。 この発明に係るフラッシュメモリの一実施例を示す概略ブロック図である。 図６の自動制御回路の一実施例を示す概略ブロック図である。 この発明に係るフラッシュメモリにおけるメモリマットとその周辺回路の一実施例を示すブロック図である。 この発明に係るフラッシュメモリにおけるメモリマットの一部選択回路の一実施例を示す具体的回路図である。 この発明に係るフラッシュメモリにおけるメモリマットの他の一部選択回路の一実施例を示す具体的回路図である。 この発明に係るフラッシュメモリにおける電圧切り換え回路の一実施例を示す回路図である。 この発明に係るフラッシュメモリにおける負電圧発生回路の一実施例を示す回路図である。 マイクロプロセッサＣＰＵと上記フラッシュメモリに着目した各信号の接続関係図である。 従来の消去方法によるしきい値電圧分布図である。

符号の説明

１…アドレスバッファ、２…アドレス信号変化検出回路、３…Ｘデコーダ、４…Ｙデコーダ、５…メモリマット、６…Ｙゲート回路、７…ソースＭＯＳＦＥＴ、８…ライトラッチ、９…センスアンプ、１０…データ出力バッファ、１１…データ入力バッファ、１２…ドライバ、１３…コントロールバッファ、１４…コマンドデコーダ、１５…自動制御回路、１６…ステイタスレジスタ、１７…電圧発生回路、１８…電圧検出回路。

Claims (17)

1. 情報をしきい値電圧により記憶する複数のメモリセルと、
   供給されたコマンドをデコードするコマンドデコーダと、
   上記コマンドデコーダがデコードした結果にしたがって、所定の動作を行わせる制御回路とを有し、
   上記複数のメモリセルのそれぞれはフローティングゲートを備え、
   メモリセルに記憶されている情報が第１状態であることを示す第１のしきい値電圧分布と、メモリセルに記憶されている情報が第２状態であることを示す第２のしきい値電圧分布とを有し、上記第１のしきい値電圧分布と上記第２のしきい値電圧分布は共に０Ｖ以上の電圧範囲とされ、
   上記コマンドデコーダがしきい値電圧変化動作を指示するコマンドをデコードした結果にしたがって、上記制御回路は、上記メモリセルのしきい値電圧が正電圧の範囲内において変化するようにフローティングゲートから電子を放出させ複数のメモリセルのしきい値電圧を第１のしきい値電圧分布と第２のしきい値電圧分布の間の第３のしきい値電圧分布内に変化させる第１の放出動作と、上記第１の放出動作の後に、しきい値電圧が上記第３のしきい値電圧分布内の所定の正電圧よりも低いと判定されたメモリセルのしきい値電圧を上記所定の正電圧よりも高くするようにフローティングゲートに電子を注入する注入動作と、上記注入動作の後、しきい値電圧が０Ｖ以上になるように複数のメモリセルのフローティングゲートから電子を放出させる第２の放出動作を行わせることを特徴とする不揮発性記憶装置。
2. 請求項１において、
   供給される電源電圧から上記所定の正電圧を形成する電圧発生回路と、
   メモリセルのコントロールゲートが結合される複数のワード線を有し、
   上記所定の正電圧は上記複数のワード線に選択的に印加されることを特徴とする不揮発性記憶装置。
3. 請求項１において、
   上記複数のメモリセルのそれぞれはコントロールゲートを有し、上記コントロールゲートのしたに上記フローティングゲートが形成され、かつ上記フローティングゲートの一対の半導体領域が形成されており、
   上記第１の放出動作で、メモリセルの上記コントロールゲートに印加される内部電圧と上記一対の半導体領域の片方に印加される内部電圧との差は上記第２の放出動作でメモリセルの上記コントロールゲートに印加される内部電圧と上記一対の半導体領域の片方に印加される内部電圧との差よりも大きいことを特徴とする不揮発性記憶装置。
4. 請求項１において、
   上記注入動作はホットエレクトロンを用いて行われることを特徴とする不揮発性記憶装置。
5. 請求項３において、
   上記第１の放出動作で上記半導体領域の片方に印加される電圧は、上記第２の放出動作で上記半導体領域の片方に印加される電圧より低いことを特徴とする不揮発性記憶装置。
6. 請求項１において、
   上記コマンドデコーダのデコード結果にしたがって上記第１の放出動作の前に、上記複数のメモリセルのしきい値電圧を上記第１のしきい値電圧分布の方向に遷移させるためフローティングゲートに電荷を注入するプレライト動作を行うことを特徴とする不揮発性記憶装置。
7. 複数のブロックと、上記複数のブロックのそれぞれは少なくとも一つのワード線と、複数のデータ線と、しきい値電圧により情報を記憶する複数のメモリセルとを含み、
   上記複数のブロックの少なくとも一つのブロックを選択する選択ユニットと、
   供給されたコマンドをデコードするコマンドデコーダと、
   上記コマンドデコーダのデコード結果にしたがって所定動作を制御する制御回路とを有し、
   上記複数のメモリセルのそれぞれはフローティングゲートを有し、
   メモリセルに記憶されている情報が第１状態であることを示す第１のしきい値電圧分布と、メモリセルに記憶されている情報が第２状態であることを示す第２のしきい値電圧分布とを有し、上記第１のしきい値電圧分布と上記第２のしきい値電圧分布は共に正電圧範囲とされ、
   上記コマンドデコーダがしきい値電圧変化動作を指示するコマンドをデコードした結果にしたがって、上記制御回路は第１の放出動作と、注入動作及び第２の放出動作とを制御し、
   上記第１の放出動作は、選択されたブロック内のメモリセルのしきい値電圧が正電圧範囲内において遷移するようにフローティングゲートから電荷を放出するための消去電圧をメモリセルへ印加し、上記第１のしきい値電圧分布に含まれるしきい値電圧を持つメモリセルのしきい値電圧を上記第２のしきい値電圧分布の方向へ遷移させ、上記選択されたブロック内の上記メモリセルのしきい値電圧を第１のしきい値電圧分布と第２のしきい値電圧分布の間の第３のしきい値電圧分布内に設定し、
   上記注入動作は、上記第１の放出動作の後、上記第３のしきい値電圧分布内の所定の正電圧よりも低いと判定されたメモリセルのしきい値電圧を上記所定の正電圧よりも高くするようにフローティングゲートに電子を注入し、
   上記第２の放出動作は、上記注入動作の後、選択されたブロック内のメモリセルのしきい値電圧を０Ｖより高く設定するように上記選択されたブロック内のメモリセルのフローティングゲートから電荷を放出しメモリセルのしきい値電圧を上記第２のしきい値電圧分布内に含まれるように遷移させることを特徴とする不揮発性記憶装置。
8. 請求項７において、
   上記複数のメモリセルのそれぞれはコントロールゲート及び一対の半導体領域を有し、
   上記第１及び第２の放出動作で、上記フローティングゲート内の電荷は上記一対の半導体領域の片方に放出されることを特徴とする不揮発性記憶装置。
9. 請求項８において、
   上記第１の放出動作で、上記メモリセルのコントロールゲートへ供給されるべき内部電圧と上記一対の半導体領域の片方へ供給されるべき内部電圧との差は、上記第２の放出動作で、上記メモリセルのコントロールゲートへ供給されるべき内部電圧と上記一対の半導体領域の片方へ供給されるべき内部電圧との差と異なることを特徴とする不揮発性記憶装置。
10. 請求項８において、
    上記第１の放出動作で、上記コントロールゲート及び上記一つの半導体領域の片方に内部電圧が供給される時間は、上記第２の放出動作で、上記コントロールゲート及び上記一対の半導体領域の片方に内部電圧が供給される時間と異なることを特徴とする不揮発性記憶装置。
11. 請求項７において、
    上記コマンドデコーダのデコード結果にしたがって上記第１の放出動作の前に、上記複数のメモリセルのしきい値電圧を上記第１のしきい値電圧分布方向へ遷移させるためフローティングゲートに電荷を注入するプレライト動作を行うことを特徴とする不揮発性記憶装置。
12. 複数のワード線と、複数のメモリセルと、制御回路とを有し、
    前記複数のメモリセルのそれぞれは、メモリセルのしきい値電圧が第１電圧と第２電圧との間に設定されることで記憶する情報の第１状態を記憶し、メモリセルのしきい値電圧が第３電圧と第４電圧との間に設定されることで記憶する情報の第２状態を記憶し、
    前記第１電圧と前記第４電圧との電位差は前記第２電圧と前記第３電圧との電位差よりも大きく、かつ前記第１電圧と前記第４電圧との間に前記第２電圧と前記第３電圧が設定され、更に前記第２電圧は前記第３電圧よりも前記第１電圧に近くかつ前記第３電圧は前記第２電圧よりも前記第４電圧に近くされ、前記第１電圧乃至前記第４電圧の全ては正電圧であり、
    前記複数のワード線のそれぞれは、前記複数のメモリセルのうち対応する一群のメモリセルに接続され、
    前記制御回路は外部からの動作コマンドに応じて、１のワード線を選択し、選択されたワード線に所定の電圧を印加することで、メモリセルへ情報を記憶し、メモリセルへ記憶された情報を消去し、又はメモリセルへ記憶されている情報を読み出すそれぞれの動作の制御を行い、
    前記メモリセルへ記憶された情報の消去の制御において、前記制御回路は選択されたワード線に少なくとも２回の消去電圧を印加し選択されたワード線に接続される一群のメモリセルのうち第１状態を記憶するメモリセルのしきい値電圧を第３電圧と第４電圧との間に遷移させる制御を行い、
    第１回目の消去電圧の印加により、前記選択されたワード線に接続される一群のメモリセル全てのしきい値電圧は正電圧の範囲内において前記第４電圧の方向に移動させられ、
    第２回目の消去電圧の印加により、前記選択されたワード線に接続される一群のメモリセル全てのしきい値電圧は前記第３電圧と前記第４電圧との間に移動させられ、
    前記第１回目の消去電圧の印加後、前記第２回目の消去電圧の印加前、前記選択されたワード線に接続される一群のメモリセル全てのしきい値電圧が前記第３電圧と前記第４電圧との間に移動していない状態において、前記第１電圧と前記第４電圧との間にある第５電圧を基準として、前記一群のメモリセルのしきい値電圧のうち第５電圧と第４電圧との間に移動しているメモリセルのしきい値電圧を第５電圧と第１電圧との間に移動させる判定制御を含むことを特徴とする不揮発性記憶装置。
13. 請求項１２において、
    前記判定制御において、前記制御回路は、前記第１回目の消去動作の後、前記選択されたワード線に前記第５電圧を印加して読み出し動作を行い、読み出し結果に応じて前記一群のメモリセルのうちしきい値電圧が第５電圧と第４電圧との間に移動しているか否かを判定することを特徴とする不揮発性記憶装置。
14. 請求項１２において、
    前記制御回路は、前記第１回目の消去電圧の印加を複数回行った後、前記判定制御を行う制御を行うことを特徴とする不揮発性記憶装置。
15. 請求項１４において、
    前記判定制御を行った後、前記第２回目の消去電圧の印加を複数回行う制御を行うことを特徴とする不揮発性記憶装置。
16. 第１電圧より高いしきい値電圧を有することで情報の第１状態を記憶し、第１電圧よりも低い第２電圧と第２電圧より低い第３電圧との間にしきい値電圧を有することで情報の第２状態を記憶するメモリセルを有し、前記第１電圧と前記第２電圧と前記第３電圧の全てが０Ｖより高い電圧範囲とされる不揮発性記憶装置において、
    前記第１状態を記憶しているメモリセルのしきい値電圧を前記第２電圧と前記第３電圧との間に移動させ前記第２状態を記憶させる動作に於いて、
    メモリセルのしきい値電圧が０Ｖ以下とならない範囲でメモリセルのしきい値電圧を低くするための電圧をメモリセルに印加する第１動作と、メモリセルのしきい値電圧が０Ｖより高い第４電圧よりも低い電圧となっている場合メモリセルのしきい値電圧を第４電圧より高い電圧とするための電圧をメモリセルへ印加する第２動作と、更にメモリセルのしきい値電圧が０Ｖ以下とならない範囲でメモリセルのしきい値電圧を低くするための電圧をメモリセルに印加しメモリセルのしきい値電圧を前記第２電圧と前記第３電圧との間に移動させる第３動作とを行う制御を行うことを特徴とする不揮発性記憶装置。
17. 請求項１６において、
    前記メモリセルを複数有し、
    前記第１状態を記憶している複数のメモリセルのしきい値電圧を前記第２電圧と前記第３電圧との間に移動させ前記第２状態を記憶させる動作に於いて、前記第２動作は前記第１状態を記憶している複数のメモリセルのうち少なくとも１つのメモリセルのしきい値電圧が前記第２電圧よりも高い電圧を有する状態で、前記第２動作を行うことを特徴とする不揮発性記憶装置。

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