[go: up one dir, main page]

JP3939554B2 - 半導体用リードフレーム - Google Patents

半導体用リードフレーム Download PDF

Info

Publication number
JP3939554B2
JP3939554B2 JP2002006410A JP2002006410A JP3939554B2 JP 3939554 B2 JP3939554 B2 JP 3939554B2 JP 2002006410 A JP2002006410 A JP 2002006410A JP 2002006410 A JP2002006410 A JP 2002006410A JP 3939554 B2 JP3939554 B2 JP 3939554B2
Authority
JP
Japan
Prior art keywords
tie bar
lead frame
package
semiconductor
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002006410A
Other languages
English (en)
Other versions
JP2003209215A (ja
Inventor
義樹 安田
英也 高倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2002006410A priority Critical patent/JP3939554B2/ja
Priority to TW092100510A priority patent/TWI228803B/zh
Priority to US10/340,644 priority patent/US6853057B2/en
Priority to CNB031015794A priority patent/CN1208831C/zh
Publication of JP2003209215A publication Critical patent/JP2003209215A/ja
Application granted granted Critical
Publication of JP3939554B2 publication Critical patent/JP3939554B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F55/00—Radiation-sensitive semiconductor devices covered by groups H10F10/00, H10F19/00 or H10F30/00 being structurally associated with electric light sources and electrically or optically coupled thereto
    • H10F55/20—Radiation-sensitive semiconductor devices covered by groups H10F10/00, H10F19/00 or H10F30/00 being structurally associated with electric light sources and electrically or optically coupled thereto wherein the electric light source controls the radiation-sensitive semiconductor devices, e.g. optocouplers
    • H10F55/25—Radiation-sensitive semiconductor devices covered by groups H10F10/00, H10F19/00 or H10F30/00 being structurally associated with electric light sources and electrically or optically coupled thereto wherein the electric light source controls the radiation-sensitive semiconductor devices, e.g. optocouplers wherein the radiation-sensitive devices and the electric light source are all semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Led Device Packages (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、樹脂封止型の半導体装置を製造する場合に用いられる半導体用リードフレームに係り、より詳細には、トランスファーモールドにより形成される半導体装置及び光結合素子の半導体用リードフレームに関するものである。
【０００２】
【従来の技術】
一般に、樹脂封止型半導体装置の製造工程においては、リードフレームにチップを搭載する工程と、搭載されたチップとリード部とを電気的に接続するワイヤボンド工程と、ワイヤボンド後にチップを樹脂封止するトランスファーモールド工程と、このトランスファーモールド工程時に樹脂の流出を防止する役目も果たしているタイバー部をカットするタイバーカット工程とを備えている。
【０００３】
そして、このタイバーカット工程では、タイバーカット金型でリードフレームを押圧、固定し、パンチにて厚バリ（樹脂パッケージとタイバー部との間の隙間に溜まった樹脂溜まり）及びタイバー部を打ち抜くようになっている（例えば、特開平７−２２１２４５号公報参照）。
【０００４】
この場合、モールドパッケージ（以下、樹脂パッケージという）へのクラック等の影響やパンチの磨耗等を考慮すると、タイバー部の形成位置は、樹脂パッケージから０．１５ｍｍ〜０．２ｍｍ以上離れている必要があった。これは、モールド金型のズレやマージンを考慮したものであり、このクリアランス部分をパンチが打ち抜くことになる。
【０００５】
また、トランスファーモールド工程では、モールド金型にてリードフレームを挟み込み、樹脂を充填している。その際、樹脂パッケージ部とタイバー部との距離が離れているほど、モールド金型の型締め圧の面圧が低下するため、タイバー部から樹脂が流出しないように、モールド金型に高い圧力をかける必要がある。一般的には、およそ数百トンの能力が必要である。
【０００６】
また、２重トランスファーモールドタイプの光結合素子の場合、１次モールド後に１次タイバー部をカットし、次に、２次モールド後に２次タイバー部をカットするため、２回分のタイバーカット設備が必要となる。当然、タイバー部も１次タイバー部と２次タイバー部の２列が必要になり、クリアランスもそれぞれについて必要となる。
【０００７】
図９は、従来の２重トランスファーモールドタイプの光結合素子のモールド工程終了時の構造を示す平面図、図１０は完成した対向型光結合素子の構造（代表的な構造）を示す縦断面図である。
【０００８】
すなわち、発光素子１７または受光素子１８が搭載されたフレームヘッダ１１ａ，１１ｂ（ただし、図９には示されていない）と、このフレームヘッダの周辺に所定の間隔で配列されている複数のインナーリード１２ａ，１２ｂと、これらインナーリード１２ａ，１２ｂに対応するアウターリード１３ａ，１３ｂと、各インナーリード１２ａ，１２ｂと各アウターリード１３ａ，１３ｂとの間を接続しているタイバー部１４ａ，１４ｂとを有する発光素子側リードフレーム１００ａと受光素子側リードフレーム１００ｂとが、発光素子１７と受光素子１８を上下に対向させるようにして重ねて配置されている。また、フレームヘッダ１１ａ，１１ｂと、その周辺に配列されているインナーリード１２ａ，１２ｂとが樹脂モールドされることにより、樹脂パッケージ１５が形成されている。
【０００９】
なお、図９中の符号３１は、両リードフレーム１００ａ，１００ｂを重ね合わせるときの位置合わせの基準となる基準穴であり、金型内にセットされるときの基準穴でもある。
【００１０】
そして、従来の構造では、パンチにてタイバー部１４ａ，１４ｂを打ち抜く際のクラック等の影響やパンチの磨耗等を考慮して、樹脂パッケージ１５と各タイバー部１４ａ，１４ｂとの間に十分なクリアランスＰ１１（０．１５ｍｍ〜０．２ｍｍ以上）が確保されている。
【００１１】
また、発光素子側リードフレーム１００ａと受光素子側リードフレーム１００ｂとを上下に重ね合わせることで発光素子１７と受光素子１８とを対向させているため、図９に示すように、発光素子側リードフレーム１００ａのアウターリード１３ａと受光素子側リードフレーム１００ｂのアウターリード１３ｂとが重なり合わないように、水平方向にずらせて配置されている。しかも、実装密度を向上させるため、互いのアウターリード１３ａ，１３ｂが互い違いに入り組んだ状態になっている。
【００１２】
また、各アウターリード１３ａ，１３ｂの先端と、これに対向する各タイバー部１４ａ，１４ｂとの間にも干渉を防止するためのクリアランスＰ１２を確保する必要がある。
【００１３】
【発明が解決しようとする課題】
このように、従来のトランスファーモールド工程では、モールド後パンチにて厚バリとタイバー部とを打ち抜く際、樹脂パッケージへのクラック等の影響を排除する必要から、樹脂パッケージ１５とタイバー部１４ａ，１４ｂとの間に十分なクリアランスＰ１１が必要であり、また、各アウターリード１３ａ，１３ｂの先端とこれに対向する各タイバー部１４ａ，１４ｂとの間にも干渉を防止するためのクリアランスＰ１２が必要であるため、リードフレームの実装密度が向上しないといった問題があった。つまり、１フレーム当たりの光結合素子の取れる数が少ないといった問題があった。この場合、単純にタイバー部の形成位置を樹脂パッケージ側に近接させると、モールド金型のズレやパンチの磨耗による誤差などにより、タイバー部を切断することができなくなったり、タイバー部に大きなバリが発生する等の問題を生じることになる。
【００１４】
また、トランスファーモールドの場合、樹脂漏れ等を防止するために、高圧のプレスにてモールド金型に圧力をかけてリードフレームを挟み込み、樹脂を充填しているが、この高圧プレスが高価であり、設備費が高騰して、製品コストがアップしてしまうといった問題もあった。
【００１５】
本発明はかかる問題点を解決すべく創案されたもので、その目的は、タイバー部の形状を工夫することにより、タイバー部を樹脂パッケージに近接させることを可能とし、かつ、低圧プレスを使用しても樹脂漏れを起こさない半導体用リードフレームを提供することにある。
【００１６】
【課題を解決するための手段】
本発明の半導体用リードフレームは、半導体チップ搭載部と、この半導体チップ搭載部の周辺に所定の間隔で配列されている複数のインナーリードと、これらインナーリードに対応するアウターリードと、各インナーリードと各アウターリードとの間を接続しているタイバー部とを有する半導体用リードフレームにおいて、前記リードフレームを樹脂モールドしたとき、任意のモールドパッケージの外側において該パッケージに最も近い位置にあるタイバー部の幅の中に、この任意のモールドパッケージに隣接する別のモールドパッケージから延出されるアウターリードの先端部を設け、該先端部が、前記タイバー部の前記任意のモールドパッケージと反対側の側縁部より、前記任意のモールドパッケージに近い位置に配置されていることを特徴とする。
【００１７】
このような特徴を有する本発明によれば、タイバー部に切欠き部を形成しているので、タイバー部を樹脂パッケージに近接させても、タイバーカットが可能となる。また、タイバー部を樹脂パッケージに近接させることで、リードフレームの実装密度を向上させることができる。さらに、タイバー部を樹脂パッケージに近接させることで、モールド金型の型締め圧を下げることができる。そのため、プレス能力の低い安価なプレスを利用することができるので、製造のコストダウンを図ることができる。
【００１８】
また、前記タイバー部の前記モールドパッケージと反対側の側縁部に、隣接するモールドパッケージから延出される各リードの先端部が嵌まり込む切欠き部を形成している。これにより、この部分のクリアランス（図９に示すクリアランスＰ１２）が不要となるので、リードフレームの実装密度をさらに向上させることができる。
【００１９】
この場合、前記切欠き部を平面視半円弧形状に形成してもよい。このように、切欠き部にアールを持たせることにより、リードフレームの抜き金型であるパンチの磨耗を軽減することができる。
【００２０】
さらに、タイバーカット時にパンチにより打ち抜かれる前記タイバー部の打ち抜き部分に、パンチの打ち抜き方向に沿ってＶ溝部を形成してもよい。このようにＶ溝部を形成することで、タイバーカット時のバリ残りやパンチ磨耗をさらに軽減することができる。
【００２１】
また、前記Ｖ溝部の代わりに、タイバーカット時にパンチが当接する前記タイバー部の当接部分を、コイニングの実施によりリード部分より薄く形成しておいてもよい。これによっても、タイバーカット時のバリ残りやパンチ磨耗を軽減することができる。
【００２２】
また、任意のモールドパッケージに対応するタイバー部と、このモールドパッケージに隣接する別のモールドパッケージに対応するアウターリードの先端部とを一体に接続しておいてもよい。これにより、対向型のように２枚のフレームを重ね合わせる場合に比べ、実装密度をさらに向上することができる。
【００２３】
なお、上記タイバー部の構造は、１次モールド用と２次モールド用の２重タイバー構造のいずれのタイバー部にも適用可能である。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２５】
［実施の形態１］
図１及び図２は、本発明の半導体用リードフレームの実施の形態１を示す平面図であって、図１は発光側リードフレームと受光側リードフレームとを重ね合わせた状態を示しており、図２（ａ）は受光側リードフレーム、同図（ｂ）は発光側リードフレームを示している。
【００２６】
２重トランスファーモールド方式で対向型光結合装置を製造する方法は、図１０に示す従来技術の製造方法と全く同じである。また、その構造も図９に示す構造と同じであるため、以下の説明では、図９及び図１０で用いた符号と同じ符号を用いて説明を行うこととする。
【００２７】
ここで、２重トランスファーモールド方式の対向型光結合装置の製造方法について簡単に説明する。
【００２８】
まず、発光素子側リードフレーム１００ａのフレームヘッダ１１ａと受光素子側リードフレーム１００ｂのフレームヘッダ１１ｂとに、それぞれ発光素子１７と受光素子１８（図９参照）とをＡｇペースト等で接続して搭載した後、ワイヤ１０ａ，１０ｂ（図１０参照）にてリード部に接続する。次に、発光素子１７にはプリコート等を施した後、両リードフレーム１００ａ，１００ｂを上下に対向させて配置し、透光性樹脂にて１次トランスファーモールドを実施する。この後、まず１次タイバー部４ａ１，４ｂ１をカットする。ただし、図１では、１次タイバー部４ａ１，４ｂ１を破線で示し、かつ、カットされていない状態で図示している。
【００２９】
タイバーカット工程では、図示しないタイバーカット金型にて両リードフレーム１００ａ，１００ｂを押圧、固定し、図示しないパンチを打ち下ろして樹脂による厚バリとタイバー部４ａ１，４ｂ１とを打ち抜く。その後、同様に２次トランスファーモールドを実施して樹脂パッケージ１５を形成し、２次タイバー部４ａ２，４ｂ２をカットしてフォーミングを行う、といった方法が一般的である。
【００３０】
本実施の形態１では、２次タイバー部４ａ２，４ｂ２をメインに説明するが、もちろん１次タイバー部４ａ１，４ｂ１についても適用される。
【００３１】
図１では、樹脂パッケージ１５に近接させて２次タイバー部４ａ２，４ｂ２が形成されている。本実施の形態１では、図示しないモールド金型のズレとマージンとを考慮し、０．０７ｍｍ〜０．１ｍｍ程度まで２次タイバー部４ａ２，４ｂ２を接近させている。これにより、図９に示すクリアランスＰ１１が、従来の０．１５ｍｍ〜０．２ｍｍから０．０７ｍｍ〜０．１ｍｍと約半分程度に小さくなるため、発光側リードフレーム１００ａ及び受光側リードフレーム１００ｂの実装密度を向上させることができる。
【００３２】
そして、このように２次タイバー部４ａ２，４ｂ２を樹脂パッケージ１５に近接させたことによるタイバーカット時のトラブルを防止するため、２次タイバー部４ａ２，４ｂ２の一方の側縁部、すなわち、樹脂パッケージ１５側に対向する側縁部であって、タイバーカット時にパンチにより打ち抜かれる部分（すなわち、インナーリード１２ａ，１２ｂの両サイド）に、それぞれ第１切欠き部１を形成している。
【００３３】
また、発光素子側リードフレーム１００ａのアウターリード１３ａと、受光素子側リードフレーム１００ｂのアウターリード１３ｂとは、重なり合わないように水平方向にずらせて配置されており、かつ、互い違いに入り組んだ状態となっている。
【００３４】
そこで、本実施の形態１では、第２タイバー部４ａ２の他方の側縁部、すなわち、樹脂パッケージ１５と反対側の側縁部に、隣接する樹脂パッケージ１５から延出される受光側リードフレーム１００ｂの各アウターリード１３ｂの先端部が嵌まり込む第２切欠き部２をそれぞれ形成している。同様に、第２タイバー部４ｂ２の他方の側縁部、すなわち、樹脂パッケージ１５と反対側の側縁部に、隣接する樹脂パッケージ１５から延出される発光側リードフレーム１００ａの各アウターリード１３ａの先端部が嵌まり込む第２切欠き部２をそれぞれ形成している。
【００３５】
これにより、図９に示したクリアランスＰ１２が不要となり、発光側リードフレーム１００ａ及び受光側リードフレーム１００ｂの実装密度をさらに向上させることができる。つまり、１フレーム当たりの光結合素子の取れる数が増えるので、製造のコストダウンを図ることができる。
【００３６】
図３ないし図５は、第１切欠き部１の種々の形状を示しており、図３は切欠き形状を平面視四角形状とした例、図４は平面視半円弧形状とした例、図５は平面視三角形状（Ｖ字形状）とした例を示している。ここで、第１切欠き部１の形状を、図４に示す平面視半円弧形状としてアールを持たせることにより、リードフレームの抜き金型であるパンチの磨耗を軽減することができる。
【００３７】
上記実施の形態１では、対向型光結合素子の製造方法について説明したが、次の参考例１では、平面搭載型光結合素子について説明する。
【００３８】
［参考例１］
図６は、平面搭載型光結合素子の２次トランスファーモールド後の状態を示している。
【００３９】
この平面搭載型光結合素子も、上記実施の形態１に示した対向型光結合素子と同様、樹脂パッケージ１５に近接させて２次タイバー部４ａ２，４ｂ２が形成されている。また、このように２次タイバー部４ａ２，４ｂ２を樹脂パッケージ１５に近接させたことによるタイバーカット時のトラブルを防止するため、２次タイバー部４ａ２，４ｂ２の一方の側縁部、すなわち、樹脂パッケージ１５側に対向する側縁部であって、タイバーカット時にパンチにより打ち抜かれる部分（すなわち、インナーリード１２ａ，１２ｂの両サイド）に、それぞれ第１切欠き部１を形成している。
【００４０】
このような構造の平面搭載型光結合素子の製造方法は、基本的に対向型光結合素子の製造方法と同じであるが、対向型光結合素子との大きな違いは、同じ（１個の）リードフレーム１００ｃに受光素子と発光素子とを搭載して信号伝達を行っている点である。
【００４１】
平面搭載型光結合素子では、対向型のフレームに必要なヘッダ部の折り曲げや、２枚のリードフレームを上下に対向させる必要が無い反面、対向でないため、受光感度が悪く、伝達効率のバラツキが大きくなるデメリットがある。また、平面的なレイアウトであるため、フレームヘッダ１１ａ，１１ｂの大きさが制限されてしまう。
【００４２】
そこで、本実施の形態２では、図６に示すように、第２タイバー部４ａ２の他方の側縁部、すなわち、樹脂パッケージ１５と反対側の側縁部と、隣接する樹脂パッケージ１５から延出される各アウターリード１３ｂの先端部とをそれぞれ一体に接続（図中、符号３により示す）し、同様に、第２タイバー部４ｂ２の他方の側縁部、すなわち、樹脂パッケージ１５と反対側の側縁部と、隣接する樹脂パッケージ１５から延出される各アウターリード１３ａの先端部とをそれぞれ一体に接続（図中、符号４により示す）している。
【００４３】
このように、第２タイバー部４ａ２，４ｂ２と、隣接する樹脂パッケージ１５からの各アウターリード１３ａ，１３ｂとを共用することで、リードフレーム１００ｃの実装密度を向上させることができる。つまり、１フレーム当たりの光結合素子の取れる数が増えるので、製造のコストダウンを図ることができる。
【００４４】
［参考例２］
図７及び図８は、上記実施の形態１及び参考例１で説明した第１切欠き部１の部分に、さらなる形状の工夫を行った参考例を示している。
【００４５】
すなわち、図７では、タイバーカット時にパンチにより打ち抜かれるタイバー部（実施の形態１ではタイバー部１４ａ，１４ｂ、参考例１では１次タイバー部４ａ１，４ｂ１及び２次タイバー部４ａ２，４ｂ２）の打ち抜き部分（すなわち、第１切欠き部１に対応する部分のタイバー部の平面）に、パンチの打ち抜き方向に沿ってＶ溝部５を形成したものである。
【００４６】
このようにＶ溝部を形成することで、タイバーカット時のバリ残りやパンチ磨耗をさらに軽減することができる。
【００４７】
また、図８では、タイバーカット時にパンチにより打ち抜かれるタイバー部（実施の形態１ではタイバー部１４ａ，１４ｂ、参考例１では１次タイバー部４ａ１，４ｂ１及び２次タイバー部４ａ２，４ｂ２）の打ち抜き部分（すなわち、第１切欠き部１に対応する部分のタイバー部の平面）を、コイニングの実施によりリード部分より薄く形成（図中、符号６により示す）したものである。ただし、（ａ）は、第１切欠き部１に対応する部分のみにコイニングを実施した例、（ｂ）は、隣接するアウターリード１３ａまたは１３ｂ間については、その間全てにコイニングを実施した例を示している。
【００４８】
このようにコイニングを実施することで、タイバーカット時のバリ残りやパンチ磨耗を軽減することができる。
【００４９】
【発明の効果】
本発明の半導体用リードフレームによれば、 前記リードフレームを樹脂モールドしたとき、任意のモールドパッケージの外側において該パッケージに最も近い位置にあるタイバー部の幅の中に、この任意のモールドパッケージに隣接する別のモールドパッケージから延出されるアウターリードの先端部を設け、該先端部が、前記タイバー部の前記任意のモールドパッケージと反対側の側縁部より、前記任意のモールドパッケージに近い位置に配置された構成となっている。このように、タイバー部を樹脂パッケージに近接させることで、リードフレームの実装密度を向上させることができる。また、タイバー部を樹脂パッケージに近接させることで、モールド金型の型締め圧を下げることができる。そのため、プレス能力の低い安価なプレスを利用することができるので、製造のコストダウンを図ることができる。
【００５０】
また、タイバー部の樹脂パッケージと反対側の側縁部に、隣接する樹脂パッケージから延出される各リードの先端部が嵌まり込む切欠き部を形成している。これにより、この部分のクリアランスが不要となるので、リードフレームの実装密度をさらに向上させることができる。この場合、切欠き部を平面視半円弧形状に形成しておけば、切欠き部にアールを持たせることができるので、リードフレームの抜き金型であるパンチの磨耗を軽減することができる。
【図面の簡単な説明】
【図１】 本発明の半導体用リードフレームの実施の形態１を示す平面図であり、発光側リードフレームと受光側リードフレームとを重ね合わせた状態を示している。
【図２】 （ａ）は受光側リードフレームの平面図、（ｂ）は発光側リードフレームの平面図である。
【図３】 第１切欠き部の切欠き形状の一例を示す一部拡大した平面図である。
【図４】 第１切欠き部の切欠き形状の他の例を示す一部拡大した平面図である。
【図５】 第１切欠き部の切欠き形状のさらに他の例を示す一部拡大した平面図である。
【図６】 本発明の半導体用リードフレームの参考例１を示す平面図であり、平面搭載型光結合素子の２次トランスファーモールド後の状態を示している。
【図７】 （ａ）は実施の形態１及び参考例１で説明した第１切欠き部の部分に、さらなる形状の工夫を行った参考例を示す一部拡大した斜視図、（ｂ）はＡ−Ａ線に沿う拡大断面図である。
【図８】 （ａ），（ｂ）は、実施の形態１及び参考例１で説明した第１切欠き部の部分に、さらなる形状の工夫を行った他の参考例をそれぞれ示す部分断面図である。
【図９】 従来の２重トランスファーモールドタイプの光結合素子のモールド工程終了時の構造を示す平面図である。
【図１０】 完成した対向型光結合素子の構造（代表的な構造）を示す縦断面図である。
【符号の説明】
１ 第１切欠き部
２ 第２切欠き部
４ａ１，４ｂ１ １次タイバー部
４ａ２，４ｂ２ ２次タイバー部
５ Ｖ溝部
１１ａ，１１ｂ フレームヘッダ
１２ａ，１２ｂ インナーリード
１３ａ，１３ｂ アウターリード
１４ａ，１４ｂ タイバー部
１５ モールドパッケージ（樹脂パッケージ）
１７ 発光素子
１８ 受光素子

Claims (4)

  1. 半導体チップ搭載部と、この半導体チップ搭載部の周辺に所定の間隔で配列されている複数のインナーリードと、これらインナーリードに対応するアウターリードと、各インナーリードと各アウターリードとの間を接続しているタイバー部とを有する半導体用リードフレームにおいて、
    前記リードフレームを樹脂モールドしたとき、任意のモールドパッケージの外側において該パッケージに最も近い位置にあるタイバー部の幅の中に、この任意のモールドパッケージに隣接する別のモールドパッケージから延出されるアウターリードの先端部を設け、該先端部が、前記タイバー部の前記任意のモールドパッケージと反対側の側縁部より、前記任意のモールドパッケージに近い位置に配置されていることを特徴とする半導体用リードフレーム。
  2. 前記タイバー部の前記任意のモールドパッケージと反対側の側縁部に、隣接する前記別のモールドパッケージから延出される各リードの先端部が嵌まり込む切欠き部が形成されていることを特徴とする請求項１に記載の半導体用リードフレーム。
  3. 前記切欠き部が半円弧形状に形成されていることを特徴とする請求項２に記載の半導体用リードフレーム。
  4. 前記タイバー部が、１次モールド用と２次モールド用の２重タイバー構造となっていることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体用リードフレーム。
JP2002006410A 2002-01-15 2002-01-15 半導体用リードフレーム Expired - Fee Related JP3939554B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2002006410A JP3939554B2 (ja) 2002-01-15 2002-01-15 半導体用リードフレーム
TW092100510A TWI228803B (en) 2002-01-15 2003-01-10 Lead frame for semiconductor device
US10/340,644 US6853057B2 (en) 2002-01-15 2003-01-13 Lead frame for a plastic encapsulated semiconductor device
CNB031015794A CN1208831C (zh) 2002-01-15 2003-01-15 半导体用引线架

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002006410A JP3939554B2 (ja) 2002-01-15 2002-01-15 半導体用リードフレーム

Publications (2)

Publication Number Publication Date
JP2003209215A JP2003209215A (ja) 2003-07-25
JP3939554B2 true JP3939554B2 (ja) 2007-07-04

Family

ID=19191223

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002006410A Expired - Fee Related JP3939554B2 (ja) 2002-01-15 2002-01-15 半導体用リードフレーム

Country Status (4)

Country Link
US (1) US6853057B2 (ja)
JP (1) JP3939554B2 (ja)
CN (1) CN1208831C (ja)
TW (1) TWI228803B (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3872001B2 (ja) * 2002-11-18 2007-01-24 シャープ株式会社 リードフレーム、それを用いた半導体装置の製造方法、それを用いた半導体装置、及び電子機器
JP4369204B2 (ja) * 2003-10-30 2009-11-18 シャープ株式会社 光結合装置用リードフレームの製造方法、この方法により接続されたリードフレーム、およびこのリードフレームを使用した光結合装置の製造方法
US20070029649A1 (en) * 2005-08-08 2007-02-08 Honeywell International Inc. Plastic lead frame with snap-together circuitry
US20070085179A1 (en) * 2005-08-08 2007-04-19 Honeywell International Inc. Automotive plastic lead frame sensor
US7968377B2 (en) * 2005-09-22 2011-06-28 Stats Chippac Ltd. Integrated circuit protruding pad package system
US7943431B2 (en) * 2005-12-02 2011-05-17 Unisem (Mauritius) Holdings Limited Leadless semiconductor package and method of manufacture
TWI320228B (en) 2006-05-04 2010-02-01 A structure of a lead-frame matrix of photoelectron devices
US7977782B2 (en) * 2007-11-07 2011-07-12 Stats Chippac Ltd. Integrated circuit package system with dual connectivity
CN101458366B (zh) * 2007-12-13 2010-12-01 旭丽电子(广州)有限公司 光耦合器导线架料带
JP5217800B2 (ja) 2008-09-03 2013-06-19 日亜化学工業株式会社 発光装置、樹脂パッケージ、樹脂成形体並びにこれらの製造方法
CN102403298B (zh) * 2010-09-07 2016-06-08 飞思卡尔半导体公司 用于半导体器件的引线框
EP2549531A1 (en) 2011-07-21 2013-01-23 Nxp B.V. Lead frame for semiconductor device
JP2013093418A (ja) * 2011-10-25 2013-05-16 Japan Aviation Electronics Industry Ltd 半導体装置用パッケージの集合体、半導体装置の集合体、半導体装置の製造方法
JP2013197302A (ja) * 2012-03-19 2013-09-30 Toshiba Corp 半導体装置およびその製造方法
US20150268261A1 (en) * 2014-03-18 2015-09-24 Trw Automotive U.S. Llc Circuit mounting apparatus and method using a segmented lead-frame
CN104332451B (zh) * 2014-11-24 2017-02-22 深圳市富美达五金有限公司 一种光耦封装支架

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4026008A (en) * 1972-10-02 1977-05-31 Signetics Corporation Semiconductor lead structure and assembly and method for fabricating same
JPS63115355A (ja) * 1986-11-04 1988-05-19 Matsushita Electric Ind Co Ltd 樹脂封止製品用リ−ドフレ−ム
JPH0595079A (ja) * 1991-10-02 1993-04-16 Ibiden Co Ltd リードフレーム、半導体集積回路搭載用基板及び半導体装置並びにそれらの製造方法
JPH06275764A (ja) * 1993-03-19 1994-09-30 Fujitsu Miyagi Electron:Kk リードフレーム及びそのリードフレームを用いた半導体装置の製造方法
JPH07221245A (ja) 1994-02-01 1995-08-18 Sony Corp 半導体装置用リードフレーム
JP2600616B2 (ja) * 1994-09-08 1997-04-16 日本電気株式会社 光結合装置
JP2928120B2 (ja) * 1995-01-18 1999-08-03 日本電気株式会社 樹脂封止型半導体装置用リードフレームおよび樹脂封止型半導体装置の製造方法
JPH08204101A (ja) 1995-01-25 1996-08-09 Nec Kyushu Ltd 半導体装置用リードフレーム
US6215174B1 (en) * 1997-01-20 2001-04-10 Matsushita Electronics Corporation Lead frame, mold for producing a resin-sealed semiconductor device, resin-sealed semiconductor device using such a lead frame
TW434756B (en) * 1998-06-01 2001-05-16 Hitachi Ltd Semiconductor device and its manufacturing method
JP2000058733A (ja) * 1998-08-03 2000-02-25 Sony Corp 樹脂封止型半導体装置およびそのリードフレーム
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
DE60002367T2 (de) * 1999-01-13 2004-02-19 Sharp K.K. Fotokoppler
US6355502B1 (en) * 2000-04-25 2002-03-12 National Science Council Semiconductor package and method for making the same
KR100369393B1 (ko) * 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
JP2003133484A (ja) * 2001-10-30 2003-05-09 Tokai Rika Co Ltd 半導体装置及びその製造方法
EP1318544A1 (en) * 2001-12-06 2003-06-11 STMicroelectronics S.r.l. Method for manufacturing semiconductor device packages

Also Published As

Publication number Publication date
JP2003209215A (ja) 2003-07-25
TW200307353A (en) 2003-12-01
US20030132512A1 (en) 2003-07-17
CN1208831C (zh) 2005-06-29
US6853057B2 (en) 2005-02-08
TWI228803B (en) 2005-03-01
CN1433074A (zh) 2003-07-30

Similar Documents

Publication Publication Date Title
JP3939554B2 (ja) 半導体用リードフレーム
US6924548B2 (en) Semiconductor device and its manufacturing method with leads that have an inverted trapezoid-like section
JP3178618B2 (ja) 接地接続ワイヤ用隆起部を有する樹脂カプセル封入された半導体デバイス用金属製放熱用ベースプレート
US20090289342A1 (en) Semiconductor Device and Semiconductor Device Manufacturing Method
US5633205A (en) Lead frame and process of producing such a frame
JP3994095B2 (ja) 面実装型電子部品
KR20030072228A (ko) 리드 프레임의 제조 방법
JP2010021374A (ja) 半導体パッケージ
JP4334364B2 (ja) 半導体装置及び半導体装置の製造方法
KR20050048527A (ko) 리드 프레임의 제조 방법 및 이를 이용한 반도체 장치의제조 방법과, 리드 프레임 및 이를 이용한 반도체 장치
JP2006073570A (ja) 半導体装置及びその製造方法
JP4537774B2 (ja) リードフレームの製造方法
US6307253B1 (en) Lead frame and semiconductor device made by using it
JP3085278B2 (ja) 半導体装置の製造方法および半導体製造装置
JP3666594B2 (ja) パッケージ型電子部品におけるリード端子の切断方法
US5293064A (en) Lead frame and method of manufacturing a semiconductor device
JP4050200B2 (ja) 半導体装置の製造方法および半導体装置
CN221282101U (zh) 封装结构
JPS63161685A (ja) 発光素子用リ−ドフレ−ムの製造方法
JP5066833B2 (ja) 半導体パッケージの製造方法
JP2874435B2 (ja) 樹脂封止型半導体装置の製造方法およびリードフレーム
CN219899933U (zh) 一种引线框架冲压加工模具
JP3872001B2 (ja) リードフレーム、それを用いた半導体装置の製造方法、それを用いた半導体装置、及び電子機器
JP2555989B2 (ja) 樹脂封止型半導体装置およびリードフレーム
JPH0793399B2 (ja) リードフレーム用溝成形加工法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040728

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060418

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060613

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060718

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060904

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061017

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070206

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070327

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070328

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100406

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110406

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120406

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120406

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130406

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130406

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees