JP3927294B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、リセット信号などの外部入力信号をクロックによりラッチして内部入力信号を生成し、当該内部入力信号に基づいて所定の処理を行い、更に、その処理結果を出力信号として外部へ出力する半導体装置に係り、詳しくは、上記外部入力信号が入力される外部入力端子と、当該外部入力信号を半導体装置内で利用される内部クロックによりラッチする信号同期化回路と、これらの間における外部入力信号の信号経路に配設され、当該外部入力信号のノイズを除去するためのノイズキャンセル回路を有する半導体装置の改良に関するものである。
【０００２】
【従来の技術】
図９は従来の半導体装置のリセット信号入力部およびその関連部分の構成を示すブロック図である。図において、１，１は図示外の水晶発振子などが接続される外部クロック入力端子であり、２は当該外部クロック入力端子１，１に接続された上記水晶発振子などを駆動する発振用ドライバ回路であり、３は上記外部クロック入力端子１，１に接続され、当該外部クロック入力端子１，１から入力される外部クロックに基づき当該外部クロックの２倍の周波数を有する２つの内部クロック信号を当該外部クロックに同期させて出力する内部クロック発生回路であり、４はリセット信号が入力される外部入力端子であり、５は上記内部クロックに基づいて当該リセット信号をラッチして内部リセット信号を出力する信号同期化回路であり、６は上記外部入力端子４と上記信号同期化回路５との間のリセット信号の信号経路に配設され、所定幅以上のリセット信号のみを通過させるノイズキャンセル回路である。
【０００３】
図１０は上記ノイズキャンセル回路６の構成例を示すブロック図である。図において、６ａ，…，６ａはそれぞれ半導体装置内のスイッチング素子などを用いた遅延用バッファであり、６ｂは当該遅延用バッファ６ａ，…，６ａを通過した遅延後リセット信号と上記外部入力端子４から直接入力されるリセット信号との負論理和をとり、両方のリセット信号がローレベルとなる間のみローレベルのノイズキャンセル済リセット信号を出力する二入力論理積回路である。このようなノイズキャンセル回路６では、現在上記外部入力端子４に入力されているリセット信号と、少し前に当該外部入力端子４に入力されたリセット信号とが同時にローレベルとならない限り、リセット信号が信号同期化回路５に入力されることはない。つまり、当該２つのタイミングにおいて共にローレベルとなる幅以上のリセット信号のみが信号同期化回路５に入力され、その時間幅よりも狭いノイズなどは上記信号同期化回路５に入力されない。
【０００４】
図１１は上記信号同期化回路５の構成例を示すブロック図である。図において、５ａは上記内部クロック発生回路３から出力される一方の内部クロック（以下、これを第一内部クロックと呼ぶ）に基づいて上記ノイズキャンセル回路６から出力されるリセット信号をラッチするデータラッチ回路であり、５ｂは上記第一内部クロックおよび他方の内部クロック（以下、これを第二内部クロックと呼ぶ）が入力され、これらにより上記データラッチ回路５ａにてラッチされたリセット信号を２内部クロック周期分だけ遅らせる遅延回路であり、５ｃは一方に上記ノイズキャンセル回路６から出力されるリセット信号が直接入力されるとともに、他方に上記遅延回路５ｂから出力されるリセット信号が入力されて、いずれか一方がローレベルとなる期間においてローレベルの内部リセット信号を出力する二入力論理和回路である。従って、内部リセット信号は少なくとも２内部クロック周期分の長さ以上のローレベル幅とすることができる。
【０００５】
次に全体の動作について説明する。
図１２はリセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示すタイミングチャートである。図において、Ｘｉｎは上記外部クロック入力端子に入力される外部クロックであり、ＣＬＫ１は上記内部クロック発生回路３から出力される第一内部クロックであり、ＣＬＫ２は上記当該内部クロック発生回路３から出力される第二内部クロックであり、／ＲＥＳＥＴは外部入力端子４に入力されるリセット信号であり、（ａ）はノイズキャンセル回路６から出力されるノイズキャンセル済リセット信号であり、（ｂ）は上記データラッチ回路５ａから出力されるラッチ後リセット信号であり、（ｄ）は上記遅延回路５ｂから出力される遅延後リセット信号であり、ＩＮＴＲＥＳＥＴは二入力論理和回路５ｃから出力される内部リセット信号である。
【０００６】
図に示すように、リセット信号／ＲＥＳＥＴが外部入力端子４に入力されると、上記ノイズキャンセル回路６による遅延時間ｄ１の後、内部リセット信号ＩＮＴＲＥＳＥＴがローレベルに変化する。また、当該外部入力端子４に対するリセット信号／ＲＥＳＥＴの入力が終了すると、次の第一内部クロックＣＬＫ１にてデータラッチ回路５ａの出力（ｂ）がハイレベルに戻り、そこから２内部クロック周期遅れて内部リセット信号ＩＮＴＲＥＳＥＴもハイレベルに戻る。
【０００７】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されているので、半導体装置の動作テストを行うために、リセット信号を上記外部クロックの所定のサイクルに同期させて入力したとしても、電源電圧や温度などの環境条件が変動した場合はそれに応じてノイズキャンセル回路から出力される上記ノイズキャンセル後リセット信号のタイミングが図１２のｗ１のように大きく変化してしまう。
【０００８】
その結果、上記ノイズキャンセル回路から出力されるリセット信号のタイミングと、上記外部クロックの所定のサイクルに対応する内部クロックサイクルとの同期関係がくずれ、上記信号同期化回路から出力される内部リセット信号は少なくとも１内部クロック周期だけずれてしまう。従って、上記半導体装置の動作テストを行おうとしても、上記リセット信号入力解除後の半導体装置の動作開始タイミングが少なくとも１内部クロック周期分ずれ、当該動作テストにおいて予定していたクロックサイクルには適当な出力結果が出力されなくなってしまうという問題が生じる。
【０００９】
特に、半導体装置内部でクロック周波数を逓倍して動作周波数を向上させているような半導体装置においては、そもそも外部から同等の動作周波数の信号を安定して供給することが困難であるという事情に鑑み開発されるものであって、１クロックの周期が従来のものに比べ非常に短くなる特徴があり、その他方で上述したように、上記リセット信号がリセット端子へ入力されてから内部リセット信号が出力されるまでの時間は従来と同様に長く、しかも、その期間が電源電圧や温度に応じて大きく変化してしまうため、当該同期ずれの問題は半導体装置の開発上とても重要な問題となる。
【００１０】
なお、他の端子においても内部回路保護のために信号経路にノイズキャンセル回路が配設されるのが一般的である。そして、このような端子においては、上記リセット端子と比べれば設定されるノイズキャンセル期間が非常に短いので、また、他の入力端子に設定される遅延時間は殆ど同一であるので一般的には問題化することはないが、例えば上記リセット信号と同等に遅延時間が設定されている場合には同様の問題が生じる可能性がある。
【００１１】
また、半導体装置内部でクロック周波数を逓倍して動作周波数を向上させているような半導体装置などにおいては、上記内部クロック発生回路を、それ独自の周期で内部クロックを自己発振しつつ、その位相を位相同期回路により外部クロックに同期させるように構成するのが一般的であり、このような構成などでは半導体装置への外部クロック入力を停止することで内部クロックの発生を止めることはできない。従って、外部クロック入力を停止することで、上記クロックとリセット信号との半導体装置内部での同期を図ることはできない。
【００１２】
従って、従来の半導体装置に対して所定のテストを行うためには、電源電圧や温度の環境条件に応じて例えば図１３に示すような別の異なるテストパターンを準備し、それらを使い分けてテストしなければならず、その結果、半導体装置設計期間の長期化や、量産時の生産効率の低下およびテスト設備の増強などが必要になるという課題があった。
なお、図１３の各波形は図１２と同様なので説明を省略する。
【００１３】
この発明は上記のような課題を解決するためになされたもので、電源電圧や温度などの環境条件によらずクロックと信号との同期をとることが可能な半導体装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係る半導体装置は、他の外部入力信号が入力される他の外部入力端子と、内部クロック発生回路と信号同期化回路との間の内部クロックの経路に配設され、上記他の外部入力信号に応じて当該内部クロックの上記信号同期化回路への入力を停止させる内部クロック入力停止回路とを設けたものである。
【００１５】
この発明に係る半導体装置は、当該内部クロック入力停止回路が、動作モード制御信号および汎用ポート入力信号に基づいて内部クロックの信号同期化回路への入力／停止を制御するものである。
【００１６】
この発明に係る半導体装置は、内部クロック発生回路が、外部クロックを逓倍した内部クロックを生成するとともに、上記内部クロック発生回路と信号同期化回路との間の内部クロックの経路に配設され、内部クロックを分周する内部クロック分周回路を設けたものである。
【００１７】
この発明に係る半導体装置は、内部クロック分周回路が外部クロックを内部クロックでラッチして出力するものである。
【００１８】
この発明に係る半導体装置は、外部信号入力端子と信号同期化回路とを直接接続する第二の外部信号経路を設けるとともに、他の外部入力信号が入力される他の外部入力端子と、信号同期化回路に入力する信号を上記ノイズキャンセル回路からの入力信号と上記第二の外部信号経路からの入力信号との間で択一的に切り替える入力信号切替え回路とを有するものである。
【００１９】
この発明に係る半導体装置は、入力信号切替え回路が、各経路に設けられた２つのスイッチング素子を有し、モード信号に応じて当該スイッチング素子を択一的に切り替えるものである。
【００２０】
この発明に係る半導体装置は、外部入力信号がリセット信号であるものである。
【００２１】
この発明に係る半導体装置は、内部クロック発生回路が、自己発振しつつ外部クロックと同期をとる位相同期回路を有するものである。
【００２２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体装置のリセット信号入力部およびその関連部分の構成を示すブロック図である。図において、１，１は図示外の水晶発振子などが接続される外部クロック入力端子であり、２は当該外部クロック入力端子１，１に接続された上記水晶発振子などを駆動する発振用ドライバ回路であり、３は外部クロック入力端子１，１から入力される外部クロックの２倍の周期にて自己発振するとともに、当該外部クロックと同期をとって位相の異なる２種類の内部クロックを出力する内部クロック発生回路であり、４はリセット信号が入力される外部入力端子であり、５は上記２種類の内部クロックに基づいて当該リセット信号をラッチして内部リセット信号を出力する信号同期化回路であり、６は上記外部入力端子４と上記信号同期化回路５との間のリセット信号の信号経路に配設され、所定幅以上のリセット信号のみを通過させるノイズキャンセル回路であり、７はテストモードと通常モードとを切り替える動作モード制御信号が入力される動作モード入力端子（他の外部入力端子）であり、８は半導体装置の汎用レジスタに接続される汎用ポート端子（他の外部入力端子）であり、９は上記内部クロックのうちの一方のクロック（以下、第一内部クロックとよぶ）とともに、上記動作モード制御信号および当該汎用ポート端子８に入力された入力信号が入力され、当該入力信号および動作モード制御信号に応じて上記第一内部クロックのサイクルを間引いて上記信号同期化回路５に出力する内部クロック入力停止回路である。
【００２３】
なお、同図において、９ａは上記動作モード制御信号および汎用ポート入力信号が入力され、これらが共にハイレベルとなったらハイレベル信号を出力する論理積回路であり、９ｂは当該論理積回路９ａの結果がハイレベルとなったら上記第一内部クロックに基づく第三内部クロックの出力を停止する内部クロック出力制御回路であり、これらにより上記内部クロック入力停止回路９は構成されている。また、３ａは外部クロックに同期した同期信号を出力する位相同期回路であり、３ｂは当該同期信号に基づいて位相の異なる２つの内部クロックを出力するクロック生成回路であり、３ｃは上記位相同期回路３ａからクロック生成回路３へのアナログ的電圧を供給するのに必要な素子（抵抗容量）を接続するための端子であり、これらにより上記内部クロック発生回路３は構成されている。
【００２４】
図２は上記ノイズキャンセル回路６の構成を示すブロック図である。図において、６ａ，…，６ａはそれぞれ半導体装置内のスイッチング素子などを用いた遅延用バッファであり、６ｂは当該遅延用バッファ６ａ，…，６ａを通過した遅延後リセット信号と上記外部入力端子４から直接入力されるリセット信号との負論理和をとり、両方のリセット信号がローレベルとなる間のみローレベルのノイズキャンセル済リセット信号を出力する二入力論理積回路である。このようなノイズキャンセル回路６では、現在上記外部入力端子４に入力されているリセット信号と、少し前に当該外部入力端子４に入力されたリセット信号とが同時にローレベルとならない限り、リセット信号が信号同期化回路５に出力することはない。つまり、当該２つのタイミングにおいて共にローレベルとなる幅以上のリセット信号のみを信号同期化回路５に入力することができ、その時間幅よりも狭いノイズなどが上記信号同期化回路５に入力されないようにすることができる。
【００２５】
図３は上記信号同期化回路５の構成を示すブロック図である。図において、５ａは上記第三内部クロックに基づいて上記ノイズキャンセル回路６から出力されるリセット信号をラッチするデータラッチ回路であり、５ｂは上記第一内部クロックおよび第二内部クロックが入力され、これらにより上記データラッチ回路５ａにてラッチされたリセット信号を２内部クロック周期分だけ遅らせる遅延回路であり、５ｃは一方に上記ノイズキャンセル回路６から出力されるリセット信号が直接入力されるとともに、他方に上記遅延回路５ｂから出力されるリセット信号が入力されて、いずれか一方がローレベルとなる期間においてローレベルの内部リセット信号を出力する二入力論理和回路である。従って、内部リセット信号は少なくとも２内部クロック周期分の長さ以上のローレベル幅とすることができる。
【００２６】
次に動作について説明する。
図４はリセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示すタイミングチャートである。図において、Ｘｉｎは上記外部クロック入力端子１，１に入力される外部クロックであり、ＣＬＫ１は上記内部クロック発生回路３から出力される第一内部クロックであり、ＣＬＫ２は上記当該内部クロック発生回路３から出力される第二内部クロックであり、／ＲＥＳＥＴは外部入力端子４に入力されるリセット信号であり、（ａ）はノイズキャンセル回路６から出力されるノイズキャンセル済リセット信号であり、（ｂ）は上記データラッチ回路５ａから出力されるラッチ後リセット信号であり、（ｅ）は上記遅延回路５ｂから出力される遅延後リセット信号であり、ＩＮＴＲＥＳＥＴは二入力論理和回路５ｃから出力される内部リセット信号である。
【００２７】
図に示すように、動作モード制御信号がテストモード設定を意味するハイレベルに設定されるとともに、上記汎用ポート入力信号がローレベルに制御された状態でリセット信号／ＲＥＳＥＴが外部入力端子４に入力されると、上記ノイズキャンセル回路６による遅延時間ｄ１の後、内部クロック入力停止回路９を介して入力される第一内部クロックＣＬＫ１、すなわち第三内部クロックＣＬＫ３により内部リセット信号ＩＮＴＲＥＳＥＴがローレベルに変化する。また、当該外部入力端子４に対するリセット信号／ＲＥＳＥＴの入力が終了すると、次の第一内部クロックＣＬＫ１にてデータラッチ回路５ａの出力（ｂ）がハイレベルに戻り、そこから２内部クロック周期遅れて内部リセット信号ＩＮＴＲＥＳＥＴもハイレベルに戻る。
【００２８】
そして、このように上記外部リセット信号／ＲＥＳＥＴが上記データラッチ回路５ａによりラッチされた後で、上記汎用ポート端子８のレベルがハイレベルに制御されると、上記データラッチ回路５ａによる外部リセット信号／ＲＥＳＥＴのラッチ動作が停止し、その出力（ｂ）がローレベルにホールドされる。また更に、当該汎用ポート端子８のレベルをローレベルに戻すと、その直後の第一内部クロックＣＬＫ１に基づいて第三内部クロックＣＬＫ３が出力され、当該データラッチ回路５ａによるラッチ動作が再開される。従って、同図に示すように、この再開の際に外部リセット信号／ＲＥＳＥＴがハイレベルに戻っている場合には、内部リセット信号ＩＮＴＲＥＳＥＴの立ち上がりタイミングは、当該汎用ポート入力信号の立ち上がりタイミングから２内部クロック周期分遅れたタイミングに制御される。
【００２９】
以上のように、この実施の形態１によれば、動作モード入力端子７および汎用ポート端子８とともに、これらの端子７，８への入力信号に応じて信号同期化回路５へ入力する第三内部クロックを制御する内部クロック入力停止回路９を設けたので、上記２つの入力信号により信号同期化回路５への内部クロック入力を制御することができる。従って、内部クロック発生回路３が自己発振しつつ外部クロックと同期をとっているにも拘らず、電源電圧や温度などの環境条件が如何に変動したとしても、それによる伝搬遅延量の変動が問題となることはない汎用ポート端子８にて内部リセット信号の立ち上がりタイミングを安定化させることができる。つまり、これら２つの入力信号を制御することにより、内部クロックサイクルと内部リセット信号の発生タイミングを所定の外部クロックサイクルに同期化させることができる。
【００３０】
また、動作モード制御信号および汎用ポート入力信号に基づいて内部クロックの信号同期化回路５への入力／停止を制御するように構成しているので、当該制御専用の端子を設けることなく上記停止制御を実行することができ、しかも、使用中に誤動作することはない。
【００３１】
実施の形態２．
図５はこの発明の実施の形態２による半導体装置のリセット信号入力部およびその関連部分の構成を示すブロック図である。図において、１０は内部クロック発生回路３からの第一内部クロックおよび外部クロック入力端子１からの外部クロックが入力され、外部クロックを内部クロックでラッチすることで得られる第四内部クロックを出力する内部クロック分周回路である。従って、当該第四内部クロックは、上記第一内部クロックの周期を当該外部クロックと同周期（つまり２倍の周期）に分周したクロックとなる。これ以外の構成は実施の形態１と同様なので同一符号を付して説明を省略する。
【００３２】
次に動作について説明する。
図６はリセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示すタイミングチャートである。図において、ＣＬＫ４は上記内部クロック分周回路１０から信号同期化回路５に入力される第四内部クロックである。これ以外の信号は実施の形態１と同様なので同一の信号名を付して説明を省略する。
【００３３】
図に示すように、信号同期化回路のデータラッチ回路５ａには上記内部クロック発生回路３の２倍の周期を有する第四内部クロックＣＬＫ４が入力されるため、ノイズキャンセル回路６から出力されるリセット信号は当該内部クロック発生回路３から出力される内部クロックの２倍の周期の間で変化しても同一タイミングで内部リセット信号が出力される。
【００３４】
以上のように、この実施の形態２によれば、内部クロック発生回路３からの第一内部クロックおよび外部クロックが入力され、外部クロックを内部クロックでラッチすることで得られる第四内部クロックを出力する内部クロック分周回路１０を設けたので、信号同期化回路のデータラッチ回路５ａには上記内部クロック発生回路３の２倍の周期を有する第四内部クロックが入力される。従って、内部クロック発生回路３が自己発振しつつ外部クロックと同期をとっているにも拘らず、当該信号同期化回路５に入力される外部リセット信号が電源電圧や温度などの環境条件の変動により上記内部クロックの２倍の周期の間で変動したとしても、内部リセット信号の立ち上がりタイミングを安定化させることができる。つまり、内部クロックサイクルと内部リセット信号の発生タイミングを所定の外部クロックサイクルに同期化させることができるという効果が得られる。
【００３５】
また、内部クロック分周回路１０は外部クロックを内部クロックでラッチして出力する構成となっているので、新たな信号入力を必要とせず、当該内部クロック分周回路１０の出力クロックと内部クロックとの同期を図りつつ、外部クロックと同周期のクロックを信号同期化回路５に入力することを容易に実現することができるという効果が得られる。
【００３６】
実施の形態３．
図７はこの発明の実施の形態３による半導体装置のリセット信号入力部およびその関連部分の構成を示すブロック図である。図において、１１はリセット信号が入力される外部入力端子４と信号同期化回路５とを直接接続する第二の外部信号経路であり、１２は各経路それぞれに設けられた２つのスイッチング素子１２ａ，１２ｂを有し、動作モード信号に応じて当該スイッチング素子１２ａ，１２ｂを択一的に切り替える入力信号切替え回路である。なお、当該各スイッチング素子１２ａ，１２ｂは、例えばＮチャンネル素子とＰチャンネル素子とを組み合わせてなるＣＭＯＳ素子で構成することができる。これ以外の構成は実施の形態１と同様なので同一符号を付して説明を省略する。
【００３７】
次に動作について説明する。
図８は上記動作モード信号としてテストモードに対応した信号が入力され、一方のスイッチング素子１２ｂが信号導通状態となっている場合における、リセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示すタイミングチャートである。各信号は実施の形態１と同様なので同一符号を付して説明を省略する。
【００３８】
図に示すように、信号同期化回路のデータラッチ回路５ａには上記外部リセット信号／ＲＥＳＥＴがノイズキャンセル回路６をバイパスして直接入力されるので、電源電圧や温度などの環境条件が変動してもその入力タイミングは殆ど変化しない。
【００３９】
以上のように、この実施の形態３によれば、リセット信号が入力される外部入力端子４と信号同期化回路５とを直接接続する第二の外部信号経路１１と、各経路それぞれに設けられた２つのスイッチング素子１２ａ，１２ｂを有し、動作モード信号に応じて当該スイッチング素子１２ａ，１２ｂを択一的に切り替える入力信号切替え回路１２とを設けたので、モード制御信号を制御することにより外部リセット信号を信号同期化回路５に直接入力することができる。従って、内部クロック発生回路３が自己発振しつつ外部クロックと同期をとっているにも拘らず、電源電圧や温度などの環境条件が如何に変動したとしても上記ノイズキャンセル回路６による遅延量変動の影響を受けることはなく、内部リセット信号の立ち上がりタイミングを安定化させることができる。つまり、これら２つの入力信号を制御することにより、内部クロックサイクルと内部リセット信号の発生タイミングを所定の外部クロックサイクルに同期化させることができる。
【００４０】
また、入力信号切替え回路１２は、各経路に設けられた２つのスイッチング素子１２ａ，１２ｂを有し、モード信号に応じて当該スイッチング素子１２ａ，１２ｂを択一的に切り替えるように構成されているので、モードを切り替えるのみで、容易に同期をとることができ、しかも、当該制御用専用の端子を設けることなく使用中の動作に悪影響を及ぼすこともない。
【００４１】
【発明の効果】
以上のように、この発明によれば、他の外部入力信号が入力される他の外部入力端子と、上記内部クロック発生回路と上記信号同期化回路との間の内部クロックの経路に配設され、上記他の外部入力信号に応じて当該内部クロックの上記信号同期化回路への入力を停止させる内部クロック入力停止回路とを設けたので、当該他の外部入力信号により、信号同期化回路への内部クロック入力を制御することができる効果がある。従って、当該他の外部入力信号の制御により電源電圧や温度などの環境条件が如何に変動したとしてもクロックと信号との同期をとることが可能となる。特に、内部クロック入力停止回路が、動作モード制御信号および汎用ポート入力信号に基づいて内部クロックの信号同期化回路への入力／停止を制御するように構成した場合には、当該汎用ポート入力信号の入力タイミングを外部入力信号と同期させることで容易に制御を行うことができ、しかも、当該制御用専用の端子を設けることなく使用中の動作に悪影響を及ぼすこともない。
【００４２】
この発明によれば、内部クロック発生回路が、外部クロックを逓倍した内部クロックを生成するとともに、上記内部クロック発生回路と上記信号同期化回路との間の内部クロックの経路に配設され、内部クロックを分周する内部クロック分周回路を設けたので、新たな信号入力および新たな制御負担を周辺回路に及ぼすことなく従来のものと同等の使い勝手にてテストを行うことができ、しかも、必要な遅延変動量許容時間を確保して、電源電圧や温度などの環境条件が如何に変動したとしてもクロックと信号との同期をとることが可能となる効果がある。特に、内部クロック分周回路が外部クロックを内部クロックでラッチして出力する構成とすれば、当該内部クロック分周回路の出力クロックと内部クロックとの同期を図りつつ、外部クロックと同周期のクロックを信号同期化回路に入力することを容易に実現することができる。
【００４３】
この発明によれば、外部信号入力端子と信号同期化回路とを直接接続する第二の外部信号経路を設けるとともに、他の外部入力信号が入力される他の外部入力端子と、信号同期化回路に入力する信号を上記ノイズキャンセル回路からの入力信号と上記第二の外部信号経路からの入力信号との間で択一的に切り替える入力信号切替え回路とを有するので、上記第二の外部信号経路を介して外部入力信号を信号同期化回路に入力することができる効果がある。従って、当該電源電圧や温度などの環境条件が如何に変動したとしても上記ノイズキャンセル回路による遅延量変動の影響を受けることはなく、クロックと信号との同期をとることが可能となる。特に、入力信号切替え回路を、各経路に設けられた２つのスイッチング素子を有し、モード信号に応じて当該スイッチング素子を択一的に切り替えるものとした場合、モードを切り替えるのみで、容易に同期をとることができ、しかも、当該制御用専用の端子を設けることなく使用中の動作に悪影響を及ぼすこともない。
【００４４】
そして、これらの発明は特に、外部入力信号をリセット信号とした場合において、上記リセット信号とクロックとの同期がとれなくなるような時に有効である。なぜなら、当該リセット信号の入力端子には効果的にノイズを除去して半導体装置の動作安定性を確保するために他の信号入力端子よりも遅延量が格段に長く設定される傾向があり、そのため当該遅延量の変動量も大きくなるという問題があるが、このリセット信号に対してこの発明を適用することにより、リセット信号とクロックとの同期を取ることができ、半導体装置のテストを行うことが可能となるからである。
【００４５】
また、これらの発明は特に、内部クロック発生回路が、自己発振しつつ外部クロックと同期をとる位相同期回路を有する場合において、外部入力信号とクロックとの同期がとれなくなるような時に有効である。なぜなら、このような構成では外部の制御により内部クロックを停止させることができないので、半導体装置にて同期化対策を取ることができず、周辺機器などにより同期化を確保する必要が生じて余分な設備投資などが必要となってくるが、この発明を適用することにより当該余分な設備投資などが不要となるからである。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置のリセット信号入力部およびその関連部分の構成を示すブロック図である。
【図２】 この発明の実施の形態１によるノイズキャンセル回路の構成を示すブロック図である。
【図３】 この発明の実施の形態１による信号同期化回路の構成を示すブロック図である。
【図４】 この発明の実施の形態１によるリセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示すタイミングチャートである。
【図５】 この発明の実施の形態２による半導体装置のリセット信号入力部およびその関連部分の構成を示すブロック図である。
【図６】 この発明の実施の形態２によるリセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示すタイミングチャートである。
【図７】 この発明の実施の形態３による半導体装置のリセット信号入力部およびその関連部分の構成を示すブロック図である。
【図８】 この発明の実施の形態３によるリセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示すタイミングチャートである。
【図９】 従来の半導体装置のリセット信号入力部およびその関連部分の構成を示すブロック図である。
【図１０】 従来の半導体装置のノイズキャンセル回路の構成例を示すブロック図である。
【図１１】 従来の半導体装置の信号同期化回路の構成例を示すブロック図である。
【図１２】 従来の半導体装置のリセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示すタイミングチャートである。
【図１３】 従来の半導体装置のリセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示す他のタイミングチャートである。
【符号の説明】
１ 外部クロック入力端子、３ 内部クロック発生回路、３ａ 位相同期回路、４ 外部入力端子、５ 信号同期化回路、６ ノイズキャンセル回路、７ 動作モード入力端子（他の外部入力端子）、８ 汎用ポート端子（他の外部入力端子）、９ 内部クロック入力停止回路、１０ 内部クロック分周回路、１１ 第二の外部信号経路、１２ 入力信号切替え回路、１２ａ，１２ｂ スイッチング素子。
【発明の属する技術分野】
この発明は、リセット信号などの外部入力信号をクロックによりラッチして内部入力信号を生成し、当該内部入力信号に基づいて所定の処理を行い、更に、その処理結果を出力信号として外部へ出力する半導体装置に係り、詳しくは、上記外部入力信号が入力される外部入力端子と、当該外部入力信号を半導体装置内で利用される内部クロックによりラッチする信号同期化回路と、これらの間における外部入力信号の信号経路に配設され、当該外部入力信号のノイズを除去するためのノイズキャンセル回路を有する半導体装置の改良に関するものである。
【０００２】
【従来の技術】
図９は従来の半導体装置のリセット信号入力部およびその関連部分の構成を示すブロック図である。図において、１，１は図示外の水晶発振子などが接続される外部クロック入力端子であり、２は当該外部クロック入力端子１，１に接続された上記水晶発振子などを駆動する発振用ドライバ回路であり、３は上記外部クロック入力端子１，１に接続され、当該外部クロック入力端子１，１から入力される外部クロックに基づき当該外部クロックの２倍の周波数を有する２つの内部クロック信号を当該外部クロックに同期させて出力する内部クロック発生回路であり、４はリセット信号が入力される外部入力端子であり、５は上記内部クロックに基づいて当該リセット信号をラッチして内部リセット信号を出力する信号同期化回路であり、６は上記外部入力端子４と上記信号同期化回路５との間のリセット信号の信号経路に配設され、所定幅以上のリセット信号のみを通過させるノイズキャンセル回路である。
【０００３】
図１０は上記ノイズキャンセル回路６の構成例を示すブロック図である。図において、６ａ，…，６ａはそれぞれ半導体装置内のスイッチング素子などを用いた遅延用バッファであり、６ｂは当該遅延用バッファ６ａ，…，６ａを通過した遅延後リセット信号と上記外部入力端子４から直接入力されるリセット信号との負論理和をとり、両方のリセット信号がローレベルとなる間のみローレベルのノイズキャンセル済リセット信号を出力する二入力論理積回路である。このようなノイズキャンセル回路６では、現在上記外部入力端子４に入力されているリセット信号と、少し前に当該外部入力端子４に入力されたリセット信号とが同時にローレベルとならない限り、リセット信号が信号同期化回路５に入力されることはない。つまり、当該２つのタイミングにおいて共にローレベルとなる幅以上のリセット信号のみが信号同期化回路５に入力され、その時間幅よりも狭いノイズなどは上記信号同期化回路５に入力されない。
【０００４】
図１１は上記信号同期化回路５の構成例を示すブロック図である。図において、５ａは上記内部クロック発生回路３から出力される一方の内部クロック（以下、これを第一内部クロックと呼ぶ）に基づいて上記ノイズキャンセル回路６から出力されるリセット信号をラッチするデータラッチ回路であり、５ｂは上記第一内部クロックおよび他方の内部クロック（以下、これを第二内部クロックと呼ぶ）が入力され、これらにより上記データラッチ回路５ａにてラッチされたリセット信号を２内部クロック周期分だけ遅らせる遅延回路であり、５ｃは一方に上記ノイズキャンセル回路６から出力されるリセット信号が直接入力されるとともに、他方に上記遅延回路５ｂから出力されるリセット信号が入力されて、いずれか一方がローレベルとなる期間においてローレベルの内部リセット信号を出力する二入力論理和回路である。従って、内部リセット信号は少なくとも２内部クロック周期分の長さ以上のローレベル幅とすることができる。
【０００５】
次に全体の動作について説明する。
図１２はリセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示すタイミングチャートである。図において、Ｘｉｎは上記外部クロック入力端子に入力される外部クロックであり、ＣＬＫ１は上記内部クロック発生回路３から出力される第一内部クロックであり、ＣＬＫ２は上記当該内部クロック発生回路３から出力される第二内部クロックであり、／ＲＥＳＥＴは外部入力端子４に入力されるリセット信号であり、（ａ）はノイズキャンセル回路６から出力されるノイズキャンセル済リセット信号であり、（ｂ）は上記データラッチ回路５ａから出力されるラッチ後リセット信号であり、（ｄ）は上記遅延回路５ｂから出力される遅延後リセット信号であり、ＩＮＴＲＥＳＥＴは二入力論理和回路５ｃから出力される内部リセット信号である。
【０００６】
図に示すように、リセット信号／ＲＥＳＥＴが外部入力端子４に入力されると、上記ノイズキャンセル回路６による遅延時間ｄ１の後、内部リセット信号ＩＮＴＲＥＳＥＴがローレベルに変化する。また、当該外部入力端子４に対するリセット信号／ＲＥＳＥＴの入力が終了すると、次の第一内部クロックＣＬＫ１にてデータラッチ回路５ａの出力（ｂ）がハイレベルに戻り、そこから２内部クロック周期遅れて内部リセット信号ＩＮＴＲＥＳＥＴもハイレベルに戻る。
【０００７】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されているので、半導体装置の動作テストを行うために、リセット信号を上記外部クロックの所定のサイクルに同期させて入力したとしても、電源電圧や温度などの環境条件が変動した場合はそれに応じてノイズキャンセル回路から出力される上記ノイズキャンセル後リセット信号のタイミングが図１２のｗ１のように大きく変化してしまう。
【０００８】
その結果、上記ノイズキャンセル回路から出力されるリセット信号のタイミングと、上記外部クロックの所定のサイクルに対応する内部クロックサイクルとの同期関係がくずれ、上記信号同期化回路から出力される内部リセット信号は少なくとも１内部クロック周期だけずれてしまう。従って、上記半導体装置の動作テストを行おうとしても、上記リセット信号入力解除後の半導体装置の動作開始タイミングが少なくとも１内部クロック周期分ずれ、当該動作テストにおいて予定していたクロックサイクルには適当な出力結果が出力されなくなってしまうという問題が生じる。
【０００９】
特に、半導体装置内部でクロック周波数を逓倍して動作周波数を向上させているような半導体装置においては、そもそも外部から同等の動作周波数の信号を安定して供給することが困難であるという事情に鑑み開発されるものであって、１クロックの周期が従来のものに比べ非常に短くなる特徴があり、その他方で上述したように、上記リセット信号がリセット端子へ入力されてから内部リセット信号が出力されるまでの時間は従来と同様に長く、しかも、その期間が電源電圧や温度に応じて大きく変化してしまうため、当該同期ずれの問題は半導体装置の開発上とても重要な問題となる。
【００１０】
なお、他の端子においても内部回路保護のために信号経路にノイズキャンセル回路が配設されるのが一般的である。そして、このような端子においては、上記リセット端子と比べれば設定されるノイズキャンセル期間が非常に短いので、また、他の入力端子に設定される遅延時間は殆ど同一であるので一般的には問題化することはないが、例えば上記リセット信号と同等に遅延時間が設定されている場合には同様の問題が生じる可能性がある。
【００１１】
また、半導体装置内部でクロック周波数を逓倍して動作周波数を向上させているような半導体装置などにおいては、上記内部クロック発生回路を、それ独自の周期で内部クロックを自己発振しつつ、その位相を位相同期回路により外部クロックに同期させるように構成するのが一般的であり、このような構成などでは半導体装置への外部クロック入力を停止することで内部クロックの発生を止めることはできない。従って、外部クロック入力を停止することで、上記クロックとリセット信号との半導体装置内部での同期を図ることはできない。
【００１２】
従って、従来の半導体装置に対して所定のテストを行うためには、電源電圧や温度の環境条件に応じて例えば図１３に示すような別の異なるテストパターンを準備し、それらを使い分けてテストしなければならず、その結果、半導体装置設計期間の長期化や、量産時の生産効率の低下およびテスト設備の増強などが必要になるという課題があった。
なお、図１３の各波形は図１２と同様なので説明を省略する。
【００１３】
この発明は上記のような課題を解決するためになされたもので、電源電圧や温度などの環境条件によらずクロックと信号との同期をとることが可能な半導体装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係る半導体装置は、他の外部入力信号が入力される他の外部入力端子と、内部クロック発生回路と信号同期化回路との間の内部クロックの経路に配設され、上記他の外部入力信号に応じて当該内部クロックの上記信号同期化回路への入力を停止させる内部クロック入力停止回路とを設けたものである。
【００１５】
この発明に係る半導体装置は、当該内部クロック入力停止回路が、動作モード制御信号および汎用ポート入力信号に基づいて内部クロックの信号同期化回路への入力／停止を制御するものである。
【００１６】
この発明に係る半導体装置は、内部クロック発生回路が、外部クロックを逓倍した内部クロックを生成するとともに、上記内部クロック発生回路と信号同期化回路との間の内部クロックの経路に配設され、内部クロックを分周する内部クロック分周回路を設けたものである。
【００１７】
この発明に係る半導体装置は、内部クロック分周回路が外部クロックを内部クロックでラッチして出力するものである。
【００１８】
この発明に係る半導体装置は、外部信号入力端子と信号同期化回路とを直接接続する第二の外部信号経路を設けるとともに、他の外部入力信号が入力される他の外部入力端子と、信号同期化回路に入力する信号を上記ノイズキャンセル回路からの入力信号と上記第二の外部信号経路からの入力信号との間で択一的に切り替える入力信号切替え回路とを有するものである。
【００１９】
この発明に係る半導体装置は、入力信号切替え回路が、各経路に設けられた２つのスイッチング素子を有し、モード信号に応じて当該スイッチング素子を択一的に切り替えるものである。
【００２０】
この発明に係る半導体装置は、外部入力信号がリセット信号であるものである。
【００２１】
この発明に係る半導体装置は、内部クロック発生回路が、自己発振しつつ外部クロックと同期をとる位相同期回路を有するものである。
【００２２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体装置のリセット信号入力部およびその関連部分の構成を示すブロック図である。図において、１，１は図示外の水晶発振子などが接続される外部クロック入力端子であり、２は当該外部クロック入力端子１，１に接続された上記水晶発振子などを駆動する発振用ドライバ回路であり、３は外部クロック入力端子１，１から入力される外部クロックの２倍の周期にて自己発振するとともに、当該外部クロックと同期をとって位相の異なる２種類の内部クロックを出力する内部クロック発生回路であり、４はリセット信号が入力される外部入力端子であり、５は上記２種類の内部クロックに基づいて当該リセット信号をラッチして内部リセット信号を出力する信号同期化回路であり、６は上記外部入力端子４と上記信号同期化回路５との間のリセット信号の信号経路に配設され、所定幅以上のリセット信号のみを通過させるノイズキャンセル回路であり、７はテストモードと通常モードとを切り替える動作モード制御信号が入力される動作モード入力端子（他の外部入力端子）であり、８は半導体装置の汎用レジスタに接続される汎用ポート端子（他の外部入力端子）であり、９は上記内部クロックのうちの一方のクロック（以下、第一内部クロックとよぶ）とともに、上記動作モード制御信号および当該汎用ポート端子８に入力された入力信号が入力され、当該入力信号および動作モード制御信号に応じて上記第一内部クロックのサイクルを間引いて上記信号同期化回路５に出力する内部クロック入力停止回路である。
【００２３】
なお、同図において、９ａは上記動作モード制御信号および汎用ポート入力信号が入力され、これらが共にハイレベルとなったらハイレベル信号を出力する論理積回路であり、９ｂは当該論理積回路９ａの結果がハイレベルとなったら上記第一内部クロックに基づく第三内部クロックの出力を停止する内部クロック出力制御回路であり、これらにより上記内部クロック入力停止回路９は構成されている。また、３ａは外部クロックに同期した同期信号を出力する位相同期回路であり、３ｂは当該同期信号に基づいて位相の異なる２つの内部クロックを出力するクロック生成回路であり、３ｃは上記位相同期回路３ａからクロック生成回路３へのアナログ的電圧を供給するのに必要な素子（抵抗容量）を接続するための端子であり、これらにより上記内部クロック発生回路３は構成されている。
【００２４】
図２は上記ノイズキャンセル回路６の構成を示すブロック図である。図において、６ａ，…，６ａはそれぞれ半導体装置内のスイッチング素子などを用いた遅延用バッファであり、６ｂは当該遅延用バッファ６ａ，…，６ａを通過した遅延後リセット信号と上記外部入力端子４から直接入力されるリセット信号との負論理和をとり、両方のリセット信号がローレベルとなる間のみローレベルのノイズキャンセル済リセット信号を出力する二入力論理積回路である。このようなノイズキャンセル回路６では、現在上記外部入力端子４に入力されているリセット信号と、少し前に当該外部入力端子４に入力されたリセット信号とが同時にローレベルとならない限り、リセット信号が信号同期化回路５に出力することはない。つまり、当該２つのタイミングにおいて共にローレベルとなる幅以上のリセット信号のみを信号同期化回路５に入力することができ、その時間幅よりも狭いノイズなどが上記信号同期化回路５に入力されないようにすることができる。
【００２５】
図３は上記信号同期化回路５の構成を示すブロック図である。図において、５ａは上記第三内部クロックに基づいて上記ノイズキャンセル回路６から出力されるリセット信号をラッチするデータラッチ回路であり、５ｂは上記第一内部クロックおよび第二内部クロックが入力され、これらにより上記データラッチ回路５ａにてラッチされたリセット信号を２内部クロック周期分だけ遅らせる遅延回路であり、５ｃは一方に上記ノイズキャンセル回路６から出力されるリセット信号が直接入力されるとともに、他方に上記遅延回路５ｂから出力されるリセット信号が入力されて、いずれか一方がローレベルとなる期間においてローレベルの内部リセット信号を出力する二入力論理和回路である。従って、内部リセット信号は少なくとも２内部クロック周期分の長さ以上のローレベル幅とすることができる。
【００２６】
次に動作について説明する。
図４はリセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示すタイミングチャートである。図において、Ｘｉｎは上記外部クロック入力端子１，１に入力される外部クロックであり、ＣＬＫ１は上記内部クロック発生回路３から出力される第一内部クロックであり、ＣＬＫ２は上記当該内部クロック発生回路３から出力される第二内部クロックであり、／ＲＥＳＥＴは外部入力端子４に入力されるリセット信号であり、（ａ）はノイズキャンセル回路６から出力されるノイズキャンセル済リセット信号であり、（ｂ）は上記データラッチ回路５ａから出力されるラッチ後リセット信号であり、（ｅ）は上記遅延回路５ｂから出力される遅延後リセット信号であり、ＩＮＴＲＥＳＥＴは二入力論理和回路５ｃから出力される内部リセット信号である。
【００２７】
図に示すように、動作モード制御信号がテストモード設定を意味するハイレベルに設定されるとともに、上記汎用ポート入力信号がローレベルに制御された状態でリセット信号／ＲＥＳＥＴが外部入力端子４に入力されると、上記ノイズキャンセル回路６による遅延時間ｄ１の後、内部クロック入力停止回路９を介して入力される第一内部クロックＣＬＫ１、すなわち第三内部クロックＣＬＫ３により内部リセット信号ＩＮＴＲＥＳＥＴがローレベルに変化する。また、当該外部入力端子４に対するリセット信号／ＲＥＳＥＴの入力が終了すると、次の第一内部クロックＣＬＫ１にてデータラッチ回路５ａの出力（ｂ）がハイレベルに戻り、そこから２内部クロック周期遅れて内部リセット信号ＩＮＴＲＥＳＥＴもハイレベルに戻る。
【００２８】
そして、このように上記外部リセット信号／ＲＥＳＥＴが上記データラッチ回路５ａによりラッチされた後で、上記汎用ポート端子８のレベルがハイレベルに制御されると、上記データラッチ回路５ａによる外部リセット信号／ＲＥＳＥＴのラッチ動作が停止し、その出力（ｂ）がローレベルにホールドされる。また更に、当該汎用ポート端子８のレベルをローレベルに戻すと、その直後の第一内部クロックＣＬＫ１に基づいて第三内部クロックＣＬＫ３が出力され、当該データラッチ回路５ａによるラッチ動作が再開される。従って、同図に示すように、この再開の際に外部リセット信号／ＲＥＳＥＴがハイレベルに戻っている場合には、内部リセット信号ＩＮＴＲＥＳＥＴの立ち上がりタイミングは、当該汎用ポート入力信号の立ち上がりタイミングから２内部クロック周期分遅れたタイミングに制御される。
【００２９】
以上のように、この実施の形態１によれば、動作モード入力端子７および汎用ポート端子８とともに、これらの端子７，８への入力信号に応じて信号同期化回路５へ入力する第三内部クロックを制御する内部クロック入力停止回路９を設けたので、上記２つの入力信号により信号同期化回路５への内部クロック入力を制御することができる。従って、内部クロック発生回路３が自己発振しつつ外部クロックと同期をとっているにも拘らず、電源電圧や温度などの環境条件が如何に変動したとしても、それによる伝搬遅延量の変動が問題となることはない汎用ポート端子８にて内部リセット信号の立ち上がりタイミングを安定化させることができる。つまり、これら２つの入力信号を制御することにより、内部クロックサイクルと内部リセット信号の発生タイミングを所定の外部クロックサイクルに同期化させることができる。
【００３０】
また、動作モード制御信号および汎用ポート入力信号に基づいて内部クロックの信号同期化回路５への入力／停止を制御するように構成しているので、当該制御専用の端子を設けることなく上記停止制御を実行することができ、しかも、使用中に誤動作することはない。
【００３１】
実施の形態２．
図５はこの発明の実施の形態２による半導体装置のリセット信号入力部およびその関連部分の構成を示すブロック図である。図において、１０は内部クロック発生回路３からの第一内部クロックおよび外部クロック入力端子１からの外部クロックが入力され、外部クロックを内部クロックでラッチすることで得られる第四内部クロックを出力する内部クロック分周回路である。従って、当該第四内部クロックは、上記第一内部クロックの周期を当該外部クロックと同周期（つまり２倍の周期）に分周したクロックとなる。これ以外の構成は実施の形態１と同様なので同一符号を付して説明を省略する。
【００３２】
次に動作について説明する。
図６はリセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示すタイミングチャートである。図において、ＣＬＫ４は上記内部クロック分周回路１０から信号同期化回路５に入力される第四内部クロックである。これ以外の信号は実施の形態１と同様なので同一の信号名を付して説明を省略する。
【００３３】
図に示すように、信号同期化回路のデータラッチ回路５ａには上記内部クロック発生回路３の２倍の周期を有する第四内部クロックＣＬＫ４が入力されるため、ノイズキャンセル回路６から出力されるリセット信号は当該内部クロック発生回路３から出力される内部クロックの２倍の周期の間で変化しても同一タイミングで内部リセット信号が出力される。
【００３４】
以上のように、この実施の形態２によれば、内部クロック発生回路３からの第一内部クロックおよび外部クロックが入力され、外部クロックを内部クロックでラッチすることで得られる第四内部クロックを出力する内部クロック分周回路１０を設けたので、信号同期化回路のデータラッチ回路５ａには上記内部クロック発生回路３の２倍の周期を有する第四内部クロックが入力される。従って、内部クロック発生回路３が自己発振しつつ外部クロックと同期をとっているにも拘らず、当該信号同期化回路５に入力される外部リセット信号が電源電圧や温度などの環境条件の変動により上記内部クロックの２倍の周期の間で変動したとしても、内部リセット信号の立ち上がりタイミングを安定化させることができる。つまり、内部クロックサイクルと内部リセット信号の発生タイミングを所定の外部クロックサイクルに同期化させることができるという効果が得られる。
【００３５】
また、内部クロック分周回路１０は外部クロックを内部クロックでラッチして出力する構成となっているので、新たな信号入力を必要とせず、当該内部クロック分周回路１０の出力クロックと内部クロックとの同期を図りつつ、外部クロックと同周期のクロックを信号同期化回路５に入力することを容易に実現することができるという効果が得られる。
【００３６】
実施の形態３．
図７はこの発明の実施の形態３による半導体装置のリセット信号入力部およびその関連部分の構成を示すブロック図である。図において、１１はリセット信号が入力される外部入力端子４と信号同期化回路５とを直接接続する第二の外部信号経路であり、１２は各経路それぞれに設けられた２つのスイッチング素子１２ａ，１２ｂを有し、動作モード信号に応じて当該スイッチング素子１２ａ，１２ｂを択一的に切り替える入力信号切替え回路である。なお、当該各スイッチング素子１２ａ，１２ｂは、例えばＮチャンネル素子とＰチャンネル素子とを組み合わせてなるＣＭＯＳ素子で構成することができる。これ以外の構成は実施の形態１と同様なので同一符号を付して説明を省略する。
【００３７】
次に動作について説明する。
図８は上記動作モード信号としてテストモードに対応した信号が入力され、一方のスイッチング素子１２ｂが信号導通状態となっている場合における、リセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示すタイミングチャートである。各信号は実施の形態１と同様なので同一符号を付して説明を省略する。
【００３８】
図に示すように、信号同期化回路のデータラッチ回路５ａには上記外部リセット信号／ＲＥＳＥＴがノイズキャンセル回路６をバイパスして直接入力されるので、電源電圧や温度などの環境条件が変動してもその入力タイミングは殆ど変化しない。
【００３９】
以上のように、この実施の形態３によれば、リセット信号が入力される外部入力端子４と信号同期化回路５とを直接接続する第二の外部信号経路１１と、各経路それぞれに設けられた２つのスイッチング素子１２ａ，１２ｂを有し、動作モード信号に応じて当該スイッチング素子１２ａ，１２ｂを択一的に切り替える入力信号切替え回路１２とを設けたので、モード制御信号を制御することにより外部リセット信号を信号同期化回路５に直接入力することができる。従って、内部クロック発生回路３が自己発振しつつ外部クロックと同期をとっているにも拘らず、電源電圧や温度などの環境条件が如何に変動したとしても上記ノイズキャンセル回路６による遅延量変動の影響を受けることはなく、内部リセット信号の立ち上がりタイミングを安定化させることができる。つまり、これら２つの入力信号を制御することにより、内部クロックサイクルと内部リセット信号の発生タイミングを所定の外部クロックサイクルに同期化させることができる。
【００４０】
また、入力信号切替え回路１２は、各経路に設けられた２つのスイッチング素子１２ａ，１２ｂを有し、モード信号に応じて当該スイッチング素子１２ａ，１２ｂを択一的に切り替えるように構成されているので、モードを切り替えるのみで、容易に同期をとることができ、しかも、当該制御用専用の端子を設けることなく使用中の動作に悪影響を及ぼすこともない。
【００４１】
【発明の効果】
以上のように、この発明によれば、他の外部入力信号が入力される他の外部入力端子と、上記内部クロック発生回路と上記信号同期化回路との間の内部クロックの経路に配設され、上記他の外部入力信号に応じて当該内部クロックの上記信号同期化回路への入力を停止させる内部クロック入力停止回路とを設けたので、当該他の外部入力信号により、信号同期化回路への内部クロック入力を制御することができる効果がある。従って、当該他の外部入力信号の制御により電源電圧や温度などの環境条件が如何に変動したとしてもクロックと信号との同期をとることが可能となる。特に、内部クロック入力停止回路が、動作モード制御信号および汎用ポート入力信号に基づいて内部クロックの信号同期化回路への入力／停止を制御するように構成した場合には、当該汎用ポート入力信号の入力タイミングを外部入力信号と同期させることで容易に制御を行うことができ、しかも、当該制御用専用の端子を設けることなく使用中の動作に悪影響を及ぼすこともない。
【００４２】
この発明によれば、内部クロック発生回路が、外部クロックを逓倍した内部クロックを生成するとともに、上記内部クロック発生回路と上記信号同期化回路との間の内部クロックの経路に配設され、内部クロックを分周する内部クロック分周回路を設けたので、新たな信号入力および新たな制御負担を周辺回路に及ぼすことなく従来のものと同等の使い勝手にてテストを行うことができ、しかも、必要な遅延変動量許容時間を確保して、電源電圧や温度などの環境条件が如何に変動したとしてもクロックと信号との同期をとることが可能となる効果がある。特に、内部クロック分周回路が外部クロックを内部クロックでラッチして出力する構成とすれば、当該内部クロック分周回路の出力クロックと内部クロックとの同期を図りつつ、外部クロックと同周期のクロックを信号同期化回路に入力することを容易に実現することができる。
【００４３】
この発明によれば、外部信号入力端子と信号同期化回路とを直接接続する第二の外部信号経路を設けるとともに、他の外部入力信号が入力される他の外部入力端子と、信号同期化回路に入力する信号を上記ノイズキャンセル回路からの入力信号と上記第二の外部信号経路からの入力信号との間で択一的に切り替える入力信号切替え回路とを有するので、上記第二の外部信号経路を介して外部入力信号を信号同期化回路に入力することができる効果がある。従って、当該電源電圧や温度などの環境条件が如何に変動したとしても上記ノイズキャンセル回路による遅延量変動の影響を受けることはなく、クロックと信号との同期をとることが可能となる。特に、入力信号切替え回路を、各経路に設けられた２つのスイッチング素子を有し、モード信号に応じて当該スイッチング素子を択一的に切り替えるものとした場合、モードを切り替えるのみで、容易に同期をとることができ、しかも、当該制御用専用の端子を設けることなく使用中の動作に悪影響を及ぼすこともない。
【００４４】
そして、これらの発明は特に、外部入力信号をリセット信号とした場合において、上記リセット信号とクロックとの同期がとれなくなるような時に有効である。なぜなら、当該リセット信号の入力端子には効果的にノイズを除去して半導体装置の動作安定性を確保するために他の信号入力端子よりも遅延量が格段に長く設定される傾向があり、そのため当該遅延量の変動量も大きくなるという問題があるが、このリセット信号に対してこの発明を適用することにより、リセット信号とクロックとの同期を取ることができ、半導体装置のテストを行うことが可能となるからである。
【００４５】
また、これらの発明は特に、内部クロック発生回路が、自己発振しつつ外部クロックと同期をとる位相同期回路を有する場合において、外部入力信号とクロックとの同期がとれなくなるような時に有効である。なぜなら、このような構成では外部の制御により内部クロックを停止させることができないので、半導体装置にて同期化対策を取ることができず、周辺機器などにより同期化を確保する必要が生じて余分な設備投資などが必要となってくるが、この発明を適用することにより当該余分な設備投資などが不要となるからである。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置のリセット信号入力部およびその関連部分の構成を示すブロック図である。
【図２】 この発明の実施の形態１によるノイズキャンセル回路の構成を示すブロック図である。
【図３】 この発明の実施の形態１による信号同期化回路の構成を示すブロック図である。
【図４】 この発明の実施の形態１によるリセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示すタイミングチャートである。
【図５】 この発明の実施の形態２による半導体装置のリセット信号入力部およびその関連部分の構成を示すブロック図である。
【図６】 この発明の実施の形態２によるリセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示すタイミングチャートである。
【図７】 この発明の実施の形態３による半導体装置のリセット信号入力部およびその関連部分の構成を示すブロック図である。
【図８】 この発明の実施の形態３によるリセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示すタイミングチャートである。
【図９】 従来の半導体装置のリセット信号入力部およびその関連部分の構成を示すブロック図である。
【図１０】 従来の半導体装置のノイズキャンセル回路の構成例を示すブロック図である。
【図１１】 従来の半導体装置の信号同期化回路の構成例を示すブロック図である。
【図１２】 従来の半導体装置のリセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示すタイミングチャートである。
【図１３】 従来の半導体装置のリセット信号の入力タイミングから当該内部リセット信号が生成されるまでのタイミング関係を示す他のタイミングチャートである。
【符号の説明】
１ 外部クロック入力端子、３ 内部クロック発生回路、３ａ 位相同期回路、４ 外部入力端子、５ 信号同期化回路、６ ノイズキャンセル回路、７ 動作モード入力端子（他の外部入力端子）、８ 汎用ポート端子（他の外部入力端子）、９ 内部クロック入力停止回路、１０ 内部クロック分周回路、１１ 第二の外部信号経路、１２ 入力信号切替え回路、１２ａ，１２ｂ スイッチング素子。
Claims (8)
- 外部入力信号が入力される外部入力端子と、外部クロックが入力される外部クロック入力端子と、上記外部クロックに同期した内部クロックを出力する内部クロック発生回路と、上記内部クロックに基づいて上記外部入力信号をラッチして内部入力信号を出力する信号同期化回路と、上記外部入力端子と上記信号同期化回路との間の外部入力信号の信号経路に配設され、所定幅以上の外部入力信号のみを通過させるノイズキャンセル回路とを有する半導体装置において、
他の外部入力信号が入力される他の外部入力端子と、上記内部クロック発生回路と上記信号同期化回路との間の内部クロックの経路に配設され、上記他の外部入力信号に応じて当該内部クロックの上記信号同期化回路への入力を停止させる内部クロック入力停止回路とを設けたことを特徴とする半導体装置。 - 内部クロック入力停止回路が、動作モード制御信号および汎用ポート入力信号に基づいて内部クロックの信号同期化回路への入力／停止を制御することを特徴とする請求項１記載の半導体装置。
- 外部入力信号が入力される外部入力端子と、外部クロックが入力される外部クロック入力端子と、上記外部クロックに同期した内部クロックを出力する内部クロック発生回路と、上記内部クロックに基づいて上記外部入力信号をラッチして内部入力信号を出力する信号同期化回路と、上記外部入力端子と上記信号同期化回路との間の外部入力信号の信号経路に配設され、所定幅以上の外部入力信号のみを通過させるノイズキャンセル回路とを有する半導体装置において、
内部クロック発生回路は外部クロックを逓倍した内部クロックを生成するとともに、上記内部クロック発生回路と上記信号同期化回路との間の内部クロックの経路に配設され、内部クロックを分周する内部クロック分周回路を設けたことを特徴とする半導体装置。 - 内部クロック分周回路は、外部クロックを内部クロックでラッチして出力することを特徴とする請求項３記載の半導体装置。
- 外部入力信号が入力される外部入力端子と、外部クロックが入力される外部クロック入力端子と、上記外部クロックに同期した内部クロックを出力する内部クロック発生回路と、上記内部クロックに基づいて上記外部入力信号をラッチして内部入力信号を出力する信号同期化回路と、上記外部入力端子と上記信号同期化回路との間の外部入力信号の信号経路に配設され、所定幅以上の外部入力信号のみを通過させるノイズキャンセル回路とを有する半導体装置において、
外部信号入力端子と信号同期化回路とを直接接続する第二の外部信号経路を設けるとともに、他の外部入力信号が入力される他の外部入力端子と、信号同期化回路に入力する信号を上記ノイズキャンセル回路からの入力信号と上記第二の外部信号経路からの入力信号との間で択一的に切り替える入力信号切替え回路とを設けたことを特徴とする半導体装置。 - 入力信号切替え回路は、各経路に設けられた２つのスイッチング素子を有し、モード信号に応じて当該スイッチング素子を択一的に切り替えるものであることを特徴とする請求項５記載の半導体装置。
- 外部入力信号はリセット信号であることを特徴とする請求項１から請求項６のうちのいずれか１項記載の半導体装置。
- 内部クロック発生回路が自己発振しつつ外部クロックと同期をとる位相同期回路を有することを特徴とする請求項１から請求項６のうちのいずれか１項記載の半導体装置。
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