JP3923260B2

JP3923260B2 - Semiconductor device manufacturing method and oscillator

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Publication number: JP3923260B2
Application number: JP2001010138A
Authority: JP
Inventors: 基次矢倉; ジョン・ケビン・トワイナム
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-01-18
Filing date: 2001-01-18
Publication date: 2007-05-30
Anticipated expiration: 2021-01-18
Also published as: JP2002217424A

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置の製造方法に関する。より詳しくは、同一の基板上に異種の化合物半導体素子を形成する半導体装置の製造方法に関する。
【０００２】
また、この発明は、そのような半導体装置の製造方法によって作製された半導体装置を備えた発振器に関する。
【０００３】
【従来の技術】
従来、ミリ波帯・マイクロ波帯用の発振素子として、負性抵抗を示すＩＭＰＡＴＴ（ＩｍａｃｔＩｏｎｉｚａｔｉｏｎＡｖａｌａｎｃｈｅＴｒａｎｓｉｔＴｉｍｅ）ダイオードが知られている（例えば特開平１−１１２８２７号公報）。同公報によれば、ＩＭＰＡＴＴダイオードは次のようにして製造される。図１８（ａ）に示すように、まず半絶縁性ＧａＡｓ基板８０１上に、ｎ⁺ＧａＡｓ層８０２（濃度１×１０¹⁹ｃｍ^-3、厚さ１．５μｍ）、ｎＧａＡｓ層８０３（濃度２×１０¹⁷ｃｍ^-3、厚さ０．２５μｍ）、ｐＧａＡｓ層８０４（濃度２×１０¹⁷ｃｍ^-3、厚さ０．２５μｍ）、ｐ⁺ＧａＡｓ層８０５（濃度１×１０¹⁹ｃｍ^-3、厚さ０．２μｍ）、を順次エピタキシャル成長する。次に、フォトレジストを塗布し直径５μｍの円形パターンを形成して、ＴｉＷ８０６（厚さ１００ｎｍ）／Ａｕ８０７（厚さ４００ｎｍ）からなる電極を形成する。次に、その電極をエッチングマスクとして湿式エッチングを行って、ｐ⁺ＧａＡｓ層８０５、ｐＧａＡｓ層８０４、ｎＧａＡｓ層８０３、ｎ⁺ＧａＡｓ層８０２をエッチングして除去し、ｎ⁺ＧａＡｓ層８０２内でエッチングを停止する。次に、図１８（ｂ）に示すように、フォトレジストを塗布し、上述の円形パターンを含む領域に１辺７５μｍの四角形パターンを形成して、リフトオフ法によりＴｉ８０８（１００ｎｍ）／Ａｕ８０９（厚さ４００ｎｍ）からなる電極を形成する。これにより、ＧａＡｓ基板８０１上にＩＭＰＡＴＴダイオード８１が形成される。このとき、電極８０８，８０９は電極８０６，８０７に対してセルフアラインになる。次に、図１８（ｃ）に示すように、異方性プラズマエッチングを行って、ＩＭＰＡＴＴダイオード８１の周りの領域８３に存するｎ⁺ＧａＡｓ層８０２及び基板８０１の一部約１００ｎｍを除去する。これにより、ＩＭＰＡＴＴダイオード８１が半絶縁基板８０１上のメサとして隔離される。その後、リフトオフ法によりＴｉ８１０（厚さ１００ｎｍ）／Ａｕ８１１（厚さ４００ｎｍ）からなるマイクロストリップ・パッチ８２を基板８０１上に形成する。
【０００４】
集積化の要望に応えるためには、基板８０１上にＩＭＰＡＴＴダイオード８１に加えて他の種類の能動素子を形成するのが望ましい。そこで上記公報には、
▲１▼ マイクロストリップ・パッチ８２を形成する直前に、ＩＭＰＡＴＴダイオード８１及びマイクロストリップ・パッチ８２に対する区域から離して、半絶縁基板８０１内に能動素子領域をイオン注入により形成すること、
▲２▼ この代わりに、ｎ⁺ＧａＡｓ層８０２をエッチングする工程で、別の写真製版マスクを用いて、他の能動素子を製造するために、ｎ⁺ＧａＡｓ層８０２の領域を保存すること
が提案されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、基板８０１上にＩＭＰＡＴＴダイオード８１に加えて他の種類の能動素子を形成するための上述の提案▲１▼，▲２▼には、以下の問題がある。
【０００６】
まず、マイクロストリップ・パッチ８１０，８１１を形成する直前にイオン注入を行った場合（上記▲１▼）、イオン注入された領域を活性化させるために、イオン注入後に高温（例えば６００℃程度）の熱処理（アニール）を行う必要が生じる。このため、熱処理により先に作製されたＩＭＰＡＴＴダイオード部分のコンタクト抵抗が劣化したり、エピタキシャル構造が劣化（ヘテロ接合の劣化、濃度プロファイルの劣化）したりするという問題が生じる。
【０００７】
また、ｎ⁺ＧａＡｓ層８０２の領域を他の能動素子の領域として保存した場合（上記▲２▼）、このｎ⁺ＧａＡｓ層８０２は電極８０８，８０９のコンタクト抵抗を低減するためにｎ⁺に高濃度ドープされていることから、例えばＭＥＳＦＥＴのゲート電極や、ショットキーダイオードのショットキー電極に必要なショットキー特性が得られないという問題が生じる。
【０００８】
そこで、この発明の目的は、同一の基板上に少なくとも負性抵抗ダイオードとショットキーダイオードとを首尾良く形成できる半導体装置の製造方法を提供することにある。
【０００９】
また、この発明の目的は、そのような半導体装置の製造方法によって作製された半導体装置を備えることにより、高性能を実現できる発振器を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、この発明の半導体装置の製造方法は、同一の基板上に少なくとも負性抵抗ダイオードとショットキーダイオードとを形成する半導体装置の製造方法であって、基板上に、上記ショットキーダイオードの材料となるオーミック電極側高濃度半導体層およびショットキー電極側低濃度半導体層、並びに上記負性抵抗ダイオードの材料となるアノード電極側高濃度半導体層、負性抵抗特性層およびカソード電極側高濃度半導体層をこの順に積層する工程と、上記負性抵抗ダイオードを形成すべき領域の一部を覆う第１マスクを用いてエッチングを行って、上記第１マスクの周りの領域に存する上記カソード電極側高濃度半導体層および負性抵抗特性層を除去する工程と、上記負性抵抗ダイオードを形成すべき領域の全域を覆う第２マスクを用いてエッチングを行って、上記第２マスクの周りの領域に存するアノード電極側高濃度半導体層を除去する工程と、上記負性抵抗ダイオードを形成すべき領域の全域および上記ショットキーダイオードを形成すべき領域の一部を覆う第３マスクを用いてエッチングを行って、上記第３マスクの周りの領域に存するショットキー電極側低濃度半導体層を除去する工程と、上記負性抵抗ダイオードを形成すべき領域内のアノード電極側高濃度半導体層の表面およびカソード電極側高濃度半導体層の表面、並びに上記ショットキーダイオードを形成すべき領域内のオーミック電極側高濃度半導体層の表面にそれぞれオーミック電極を形成するとともに、上記ショットキーダイオードを形成すべき領域内のショットキー電極側低濃度半導体層の表面にショットキー電極を形成する工程を有することを特徴とする。
【００１１】
この発明の半導体装置の製造方法によれば、同一の基板上に少なくとも負性抵抗ダイオードとショットキーダイオードとを首尾良く形成できる。すなわち、この発明では、負性抵抗ダイオードとショットキーダイオードとを略並行して形成するので、いずれかのダイオード形成後にイオン注入工程やイオン活性化のための高温熱処理を行う必要がない。したがって、熱処理により先に作製されたダイオード部分のコンタクト抵抗が劣化したり、エピタキシャル構造が劣化（ヘテロ接合の劣化、濃度プロファイルの劣化）したりする不具合が生じない。また、この発明では、負性抵抗ダイオードのコンタクト層を利用することなく、専用のショットキー電極側低濃度半導体層を設けているので、所望のショットキー特性が得られる。また、このように負性抵抗ダイオードとショットキーダイオードを同一基板上に形成した場合、損失低減・小型化という利点がある。
【００１２】
一実施形態の半導体装置の製造方法は、上記負性抵抗ダイオードを形成すべき領域の全域および上記ショットキーダイオードを形成すべき領域の全域を覆う第４マスクを用いてエッチングを行って、上記負性抵抗ダイオードとショットキーダイオードとの間に素子間分離溝を形成する工程を有することを特徴とする。
【００１３】
この一実施形態の半導体装置の製造方法によれば、上記負性抵抗ダイオードとショットキーダイオードとを実質的に電気的に分離できる。
【００１４】
また、一実施形態の半導体装置の製造方法は、上記オーミック電極またはショットキー電極を形成するとともに、そのオーミック電極またはショットキー電極につながる伝送線路を形成することを特徴とする。
【００１５】
この一実施形態の半導体装置の製造方法によれば、上記オーミック電極またはショットキー電極とともに伝送線路が形成されるので、製造工程が簡素化される。また、作製された半導体装置を様々な回路に用いることが可能になる。
【００１６】
また、一実施形態の半導体装置の製造方法は、上記ショットキー電極側低濃度半導体層と上記アノード電極側高濃度半導体層との間にエッチングストッパ層を形成して、上記第２マスクを用いたエッチングをこのエッチングストッパ層で停止させることを特徴とする。
【００１７】
この一実施形態の半導体装置の製造方法によれば、ショットキー電極側低濃度半導体層の厚みをエピタキシャル成長時の厚みに実質的に維持することができる。したがって、ショットキー電極側低濃度半導体層の厚みをウエハ面内で略均一に制御することができ、ウエハ間でのばらつきも小さくすることができる。このことによって、ショットキーダイオードの特性の再現性が得られる。
【００１８】
なお、上記第２マスクを用いて別途エッチングを行って、上記第２マスクの周りの領域に存する上記エッチングストッパ層を除去し、上記ショットキー電極側低濃度半導体層でそのエッチングを停止させるのが望ましい。
【００１９】
また、この発明の半導体装置の製造方法は、同一の基板上に少なくとも負性抵抗ダイオードとショットキーダイオードとを形成する半導体装置の製造方法であって、基板上に、上記負性抵抗ダイオードの材料となるアノード電極側高濃度半導体層、負性抵抗特性層およびカソード電極側高濃度半導体層、並びに上記ショットキーダイオードの材料となるショットキー電極側低濃度半導体層をこの順に積層する工程と、上記ショットキーダイオードを形成すべき領域の一部を覆う第１マスクを用いてエッチングを行って、上記第１マスクの周りの領域に存するショットキー電極側低濃度半導体層を除去する工程と、上記ショットキーダイオードを形成すべき領域の全域および上記負性抵抗ダイオードを形成すべき領域の一部を覆う第２マスクを用いてエッチングを行って、上記第２マスクの周りの領域に存する上記カソード電極側高濃度半導体層および負性抵抗特性層を除去する工程と、上記負性抵抗ダイオードを形成すべき領域内のアノード電極側高濃度半導体層の表面およびカソード電極側高濃度半導体層の表面、並びに上記ショットキーダイオードを形成すべき領域内のカソード電極側高濃度半導体層の表面にそれぞれオーミック電極を形成するとともに、上記ショットキーダイオードを形成すべき領域内のショットキー電極側低濃度半導体層の表面にショットキー電極を形成する工程を有することを特徴とする。
【００２０】
この発明の半導体装置の製造方法によれば、同一の基板上に少なくとも負性抵抗ダイオードとショットキーダイオードとを首尾良く形成できる。すなわち、この発明では、負性抵抗ダイオードとショットキーダイオードとを略並行して形成するので、いずれかのダイオード形成後にイオン注入工程やイオン活性化のための高温熱処理を行う必要がない。したがって、熱処理により先に作製されたダイオード部分のコンタクト抵抗が劣化したり、エピタキシャル構造が劣化（ヘテロ接合の劣化、濃度プロファイルの劣化）したりする不具合が生じない。また、この発明では、負性抵抗ダイオードのコンタクト層を利用することなく、専用のショットキー電極側低濃度半導体層を設けているので、所望のショットキー特性が得られる。また、このように負性抵抗ダイオードとショットキーダイオードを同一基板上に形成した場合、損失低減・小型化という利点がある。
【００２１】
一実施形態の半導体装置の製造方法は、上記負性抵抗ダイオードを形成すべき領域の全域および上記ショットキーダイオードを形成すべき領域の全域を覆う第３マスクを用いてエッチングを行って、上記負性抵抗ダイオードとショットキーダイオードとの間に素子間分離溝を形成する工程を有することを特徴とする。
【００２２】
この一実施形態の半導体装置の製造方法によれば、上記負性抵抗ダイオードとショットキーダイオードとを実質的に電気的に分離できる。
【００２３】
また、一実施形態の半導体装置の製造方法は、上記オーミック電極またはショットキー電極を形成するとともに、そのオーミック電極またはショットキー電極につながる伝送線路を形成することを特徴とする。
【００２４】
この一実施形態の半導体装置の製造方法によれば、上記オーミック電極またはショットキー電極とともに伝送線路が形成されるので、製造工程が簡素化される。また、作製された半導体装置を様々な回路に用いることが可能になる。
【００２５】
また、一実施形態の半導体装置の製造方法は、上記カソード電極側高濃度半導体層と上記ショットキー電極側低濃度半導体層との間にエッチングストッパ層を形成して、上記第１マスクを用いたエッチングをこのエッチングストッパ層で停止させることを特徴とする。
【００２６】
この一実施形態の半導体装置の製造方法によれば、上記負性抵抗ダイオードの材料となる各層（特にカソード電極側高濃度半導体層）の厚みをエピタキシャル成長時の厚みに実質的に維持することができる。したがって上記負性抵抗ダイオードの材料となる各層（特にカソード電極側高濃度半導体層）の厚みをウエハ面内で略均一に制御することができ、ウエハ間でのばらつきも小さくすることができる。このことによって、負性抵抗ダイオードの特性の再現性が得られる。
【００２７】
なお、上記第１マスクを用いて別途エッチングを行って、上記第１マスクの周りの領域に存する上記エッチングストッパ層を除去し、上記カソード電極側高濃度半導体層でそのエッチングを停止させるのが望ましい。
【００２８】
また、この発明の発振器は、請求項３または７に記載の半導体装置の製造方法によって作製された半導体装置を備え、それぞれ上記負性抵抗ダイオードが発振素子、上記ショットキーダイオードが可変容量素子、上記伝送線路がオープンスタブ又はショートスタブを構成することを特徴とする。
【００２９】
ミリ波帯（３０ＧＨｚ〜９０ＧＨｚ）では、負性抵抗ダイオードからなる発振素子とショットキーダイオードからなる可変容量素子（バラクタ）とを別チップとして発振器を構成すると、線路での損失や実装時の損失（ワイヤボンドの損失等）が大きくなり、Ｑ値が低くなり位相雑音が悪くなる等の性能の低下につながる。
【００３０】
これに対して、この発明の発振器では、上記負性抵抗ダイオードからなる発振素子と上記ショットキーダイオードからなる可変容量素子（バラクタ）とが同一基板上（同一チップ内）に形成されているので、線路での損失や実装時の損失（ワイヤボンドの損失等）を小さくでき、位相雑音を低減できる。したがって、高性能を実現できる。
【００３１】
【発明の実施の形態】
以下、この発明を図面に基づいて詳細に説明する。
【００３２】
（第１実施形態）
図１は、第１実施形態の半導体装置の製造方法によって作製されるべきガンダイオード・ショットキーダイオード集積回路の概略断面構造を示している。図１において、ガンダイオード領域Ａに負性抵抗ダイオードとしてのガンダイオード１１、ショットキーダイオード領域Ｂにショットキーダイオード１２、素子間分離領域Ｃに伝送線路１３がそれぞれ設けられている。領域Ａのガンダイオード１１は、アノード電極側高濃度半導体層１０５と、エッチングストッパ層１０６と、負性抵抗層１０７，１０８，１０９と、カソード電極側高濃度半導体層１１０と、アノード電極側高濃度半導体層１０５の表面に設けられたアノードオーミック電極１１１と、カソード電極側高濃度半導体層１１０の表面に設けられたカソードオーミック電極１１２とを含んでいる。一方、領域Ｂのショットキーダイオード１２は、オーミック電極側高濃度半導体層１０２と、ショットキー電極側低濃度半導体層１０３と、オーミック電極側高濃度半導体層１０２の表面に設けられたオーミック電極１１３と、ショットキー電極側低濃度半導体層１０３の表面に設けられ、この低濃度半導体層１０３との間でショットキー接合を形成する電極（導電性膜）１１５とを含んでいる。素子間分離領域Ｃの伝送線路１３は導電性膜１１５とＡｕ膜１１６との積層からなっている。ガンダイオード１１およびショットキーダイオード１２の周囲には素子間分離溝１３０が形成されている。
【００３３】
図２から図７は上記ガンダイオード・ショットキーダイオード集積回路の製造工程を示している。
【００３４】
ｉ）まず図２に示すように、半絶縁性ＧａＡｓ基板１０１上に、ＭＢＥ（分子線エピタキシャル成長）あるいはＭＯＣＶＤ法（有機金属気相成長）等によりショットキーダイオード１２の材料となるオーミック電極側高濃度半導体層としてのｎ⁺ＧａＡｓ層１０２（Ｓｉドーピング濃度５×１０¹⁸ｃｍ^-3、厚さ５００ｎｍ）、ショットキー電極側低濃度半導体層としてのｎＧａＡｓ層１０３（Ｓｉドーピング濃度３×１０¹⁶ｃｍ^-3、厚さ４００ｎｍ）、エッチングストッパ層としてのｎＩｎＧａＰ層１０４（Ｓｉドーピング濃度５×１０¹⁸ｃｍ^-3、厚さ２０ｎｍ）、ガンダイオード１１の材料となるアノード電極側高濃度半導体層としてのｎ⁺ＧａＡｓ層１０５（Ｓｉドーピング濃度５×１０¹⁸ｃｍ^-3、厚さ５００ｎｍ）、エッチングストッパ層としてのｎＩｎＧａＰ層１０６（Ｓｉドーピング濃度３×１０¹⁸ｃｍ^-3、厚さ２０ｎｍ）、活性層としてのｎＧａＡｓ層１０７（Ｓｉドーピング濃度２×１０¹⁶ｃｍ^-3、厚さ２０００ｎｍ）、ワイドバンドギャップを有するカソード層（ｎＡｌ_0.35Ｇａ_0.65Ａｓ層１０８、Ｓｉドーピング濃度５×１０¹⁷ｃｍ^-3、厚さ５０ｎｍ）、ｎＡｌ_xＧａ_1-xＡｓ層１０９（Ｘ＝０．３５→０、Ｓｉドーピング濃度５×１０¹⁷ｃｍ^-3、厚さ２０ｎｍ）、カソード電極側高濃度半導体層としてのｎ⁺ＧａＡｓ層１１０（Ｓｉドーピング濃度５×１０¹⁸ｃｍ^-3、厚さ５００ｎｍ）を順次エピタキシャル成長させる。
【００３５】
ii）次に、ガンダイオード領域Ａの一部（カソード領域）を図示しない第１マスクとしてのフォトレジストパターン等で覆い、硫酸、過酸化水素水を含むエッチング液やりん酸、過酸化水素水を含むエッチング液を用いて、その第１マスクの周りの領域に存するｎ⁺ＧａＡｓ層１１０、ｎＡｌ_xＧａ_1-xＡｓ層１０９、ｎＡｌ_0.35Ｇａ_0.65Ａｓ層１０８、ｎＧａＡｓ層１０７をエッチングして除去し、エッチングストッパ層としてのｎＩｎＧａＰ層１０６でそのエッチングを停止させる。これにより、図３中に示すように、四層１１０，１０９，１０８，１０７がパターン加工された状態で残される。このとき、前記エッチング液ではｎＩｎＧａＰ層１０６は殆どエッチングされない。なお、ここではウエットエッチングを行っているが、代わりに塩素系ガスを用いたドライエッチングを行っても良い。ドライエッチングの場合、Ｉｎを含む層をエッチングすることが困難なため、上述のウエットエッチングの場合と同様に、ｎＩｎＧａＰ層１０６でエッチングの進行が止まる。
【００３６】
iii）続いて、上記第１マスクを設けた状態で塩酸を用いてエッチングを行って、その第１マスクの周りの領域に存するｎＩｎＧａＰ層１０６をエッチングして除去し、ｎ⁺ＧａＡｓ層１０５でそのエッチングを停止させる。このとき、塩酸ではｎ⁺ＧａＡｓ層１０５は殆どエッチングされない。このようにして合計膜厚２０００ｎｍ以上のエッチングをウエハ面内で均一に精度良く行うことができる。
【００３７】
iv）次に、ガンダイオード領域Ａの全域を図示しない第２マスクとしてのフォトレジストパターン等で覆い、過酸化水素水を含むエッチング液やりん酸、過酸化水素水を含むエッチング液を用いて、その第２マスクの周りの領域に存するｎ⁺ＧａＡｓ層１０５をエッチングして除去し、エッチングストッパ層としてのｎＩｎＧａＰ層１０４でそのエッチングを停止させる。これにより、図３中に示すように、アノード電極側高濃度半導体層としてのｎ⁺ＧａＡｓ層１０５がパターン加工された状態で残される。このとき、前記エッチング液ではｎＩｎＧａＰ層１０４は殆どエッチングされない。
【００３８】
ｖ）続いて、上記第２マスクを設けた状態で塩酸を用いてエッチングを行って、その第２マスクの周りの領域に存するｎＩｎＧａＰ層１０４をエッチングして除去し、ｎＧａＡｓ層１０３でそのエッチングを停止させる。このとき、塩酸ではｎＧａＡｓ層１０３は殆どエッチングされない。したがって、ショットキー電極側低濃度半導体層としてのｎＧａＡｓ層１０３の厚みをウエハ面内で略均一に制御することができ、ウエハ間でのばらつきも小さくすることができる。
【００３９】
vi）次に、ガンダイオード領域Ａの全域およびショットキーダイオード領域Ｂの一部（ショットキー電極領域）を図示しない第３マスクとしてのフォトレジストパターン等で覆い、過酸化水素水を含むエッチング液やりん酸、過酸化水素水を含むエッチング液を用いて、その第３マスクの周りの領域に存するｎＧａＡｓ層１０３をエッチングして除去し、ｎ⁺ＧａＡｓ層１０２でそのエッチングを停止させる。これにより、図４中に示すように、ｎＧａＡｓ層１０３がパターン加工された状態で残される。なお、この実施形態では、ｎＧａＡｓ層１０３とｎ⁺ＧａＡｓ層１０２との間に、ｎＩｎＧａＰ層のようなエッチングストッパ層を設けていない。この理由は、ｎＧａＡｓ層１０３の膜厚が厚くないこと、および、ｎ⁺ＧａＡｓ層１０２を少しオーバーエッチングしたとしてもショットキーダイオード１２のために十分問題のないオーミック電極を形成できることからである。よって、所望のショットキーダイオード特性を得るためにｎＧａＡｓ層１０３の膜厚を厚くする場合は、ｎＩｎＧａＰ層のようなエッチングストッパ層を設けることが望ましい。
【００４０】
vii）次に、ガンダイオード領域Ａの全域とショットキーダイオード領域Ｂの全域を図示しない第４マスクとしてのフォトレジストパターン等で覆い、過酸化水素水を含むエッチング液やりん酸、過酸化水素水を含むエッチング液を用いて、ガンダイオード領域Ａとショットキーダイオード領域Ｂの周りの領域Ｃに存するｎ⁺ＧａＡｓ層１０２をエッチングして、その領域Ｃに素子間分離溝１３０を形成する。これにより、図４中に示すように、ガンダイオード領域Ａとショットキーダイオード領域Ｂとがそれぞれメサ状に形成され、実質的に電気的に分離される。なお、このときメサ分離の代わりにイオン注入による分離を行っても良い。そのようにした場合、段差がメサ分離に比して低くなり、その後のレジスト塗布パターニングが容易となる。
【００４１】
viii）次に、図５に示すように、ガンダイオード領域Ａ内のｎ⁺ＧａＡｓ層１０５の表面、ｎ⁺ＧａＡｓ層１１０の表面、ショットキーダイオード領域Ｂ内のｎ⁺ＧａＡｓ層１０２の表面に、それぞれオーミック電極１１１、１１２、１１３を形成する。具体的には、ＡｕＧｅ（厚さ１００ｎｍ）／Ｎｉ（厚さ１５ｎｍ）／Ａｕ（厚さ１００ｎｍ）を蒸着法等により形成して、３９０℃の熱処理による合金化処理を行う。
【００４２】
ix）その後、基板上１０１の全域に、素子の信頼性を向上させるために、保護膜としてのシリコン窒化膜（図示せず）を２００ｎｍ堆積する。このシリコン窒化膜の屈折率は１．９以上であるのが好ましい。
【００４３】
ｘ）次に、図６に示すように、ガンダイオード１１とショットキーダイオード１２の段差部のうち伝送線路１３（配線）が通るべき場所にレジスト１１４を設け、続いてレジスト１１４が軟化する温度で熱処理を行いリフローさせる。これは各段差部で伝送線路１３が断線するのを防ぐためである。
【００４４】
xi）次に、ガンダイオード領域Ａ内のアノードオーミック電極１１１上、カソードオーミック電極１１２上、ショットキーダイオード領域Ｂ内のオーミック電極１１３上、およびｎＧａＡｓ層１０３上にそれぞれコンタクトホール（図示せず）を形成する。続いて、基板上１０１の全域に、蒸着法等によりＴｉ（厚さ１００ｎｍ）／Ａｕ（厚さ１００ｎｍ）からなる導電性膜１１５（図１参照）を堆積する。この導電性膜１１５は、この後の伝送線路１３（配線）をメッキにより形成するための給電メタルの役割だけでなく、ショットキー電極としても用いる。このように給電メタルとショットキー電極とを同時に形成することにより、製造工程を簡素化できる。この場合、ショットキー電極材料としてＴｉ、Ｗ、Ｍｏなどの高融点金属、高融点窒化物、高融点珪化物やＡｌなどを用いることもできるが、安定なショットキー障壁を形成できる材料を選ぶことが良い。なお、給電メタルとショットキー電極とを別工程によって形成しても良い。
【００４５】
xii）次に、膜厚１５μｍからなるレジストを塗布し、伝送線路１１６を形成するためのパターニングを行った後に厚さ９μｍのＡｕメッキを行う。その後、そのレジスト除去し、不要な導伝性膜１１５をエッチングして除去し、さらにリフローされたレジスト１１４を除去する。これにより、図１中に示すような伝送線路１３を形成する。なお、この実施形態では、伝送線路１３としてコプレーナ線路を用いているが、マイクロストリップ線路を用いても良い。また、伝送線路１３の形成にＡｕメッキを用いているが、コスト低減のためにＣｕメッキを用いることもできる。
【００４６】
このようにして、この製造方法によれば、同一の基板１０１上にガンダイオード１１とショットキーダイオード１２とを首尾良く形成できる。すなわち、この製造方法では、ガンダイオード１１とショットキーダイオード１２とを略並行して形成するので、いずれかのダイオード形成後にイオン注入工程やイオン活性化のための高温熱処理を行う必要がない。したがって、熱処理により先に作製されたダイオード部分のコンタクト抵抗が劣化したり、エピタキシャル構造が劣化（ヘテロ接合の劣化、濃度プロファイルの劣化）したりする不具合が生じない。また、この製造方法では、ガンダイオード１１のコンタクト層を利用することなく、専用のショットキー電極側低濃度半導体層１０３を設けているので、所望のショットキー特性が得られる。また、このようにガンダイオード１１とショットキーダイオード１２を同一基板１０１上に形成した場合、損失低減・小型化という利点がある。
【００４７】
この実施形態では、ショットキーダイオード１２を構成するショットキー電極側低濃度半導体層１０３としてｎ型のもの（ｎＧａＡｓ層）を用いているが、ｐ型のものでも良い。ｎ型の場合とは異なるショットキー電極材料が使用できるため、プロセス構築時の選択の幅が広がる。ショットキー電極側低濃度半導体層１０３のドーピング濃度は、ショットキーダイオード１２の用途に応じて設定するのが好ましい。例えばショットキーダイオード１２を６０ＧＨｚ帯で用いるミキサ用とした場合には、ダイオードのインピーダンスに対して内部抵抗が低くなるようにすることが必要であり、具体的にはドーピング濃度を２×１０¹⁷ｃｍ^-3以下とするのが好ましい。膜厚も１００ｎｍから２００ｎｍと薄くするのが良い。また、ショットキーダイオード１２をバラクタとして用いる場合には、電圧による容量の変化、つまり空乏層の変化が必要であるから、具体的にはドーピング濃度を５×１０¹⁶ｃｍ^-3以下とし、膜厚も４００ｎｍ以上とするのが好ましい。また、ドーピング濃度のプロファイルに傾斜をもたせることにより、更に抵抗を低く抑えたり、容量の変化の仕方を変えることができる。
【００４８】
また、この実施形態では、コプレーナ線路を用いているが、ＮＲＤ（ノン・ラジエイティブ・ダイエレクトリック）ガイドを用いても良い。その場合、特にミリ波帯においてコプレーナ線路やマイクロストリップ線路に比して、低損失の伝送線路となり性能低下を防ぐことができる。
【００４９】
また、この実施形態では、伝送線路１３が断線しないように、ガンダイオード１１とショットキーダイオード１２の段差部にレジスト１１４のリフローを行っているが、代わりに図７に示すような平坦化膜１１７を用いても良い。具体的には、ポリイミド、ベンゾシクロブテン、スピンオングラス等の平坦化膜１１７を塗布形成し、コンタクトホールマスク（図示せず）を形成し、平坦化膜１１７をドライエッチングにより加工して、各電極に対応する位置にコンタクトホール１１７ａ，１１７ｂ，１１７ｃ，１１７ｄを形成する。この後、上述の場合と同様に伝送線路１３を形成する。このようにした場合、コンタクトホールマスクを平坦化膜１１７上に形成するので１μｍ以下のフォトリソグラフィが容易となり微細なコンタクトホールを形成することができる。したがって、各デバイスサイズも微細化できる。
【００５０】
また、この実施形態では、ガンダイオード１１とショットキーダイオード１２の材料としてＧａＡｓ／ＡｌＧａＡｓ系を用いているが、その他の負性抵抗を発生する半導体を用いても良い。例えばＩｎＰ／ＩｎＧａＡｓ系を用いるとＧａＡｓ／ＡｌＧａＡｓ系に比してガンダイオードの高周波での効率等の特性が良くなる。
【００５１】
（第２実施形態）
一般的に言って、エピタキシャル成長は下層の状態に大きく作用する。第１実施形態では、ショットキーダイオード１２の材料の上にガンダイオード１１の材料を積層したため、ガンダイオード１１の構造下に結晶格子を歪ませる原因となる、ＩｎＧａＰ層やｐ型ＧａＡｓが多く存在することになる。しかも、ガンダイオード１１の活性層は低濃度でかつ膜厚が厚いため、エピタキシャル成長が難しい。具体的には、活性層の格子が歪み、欠陥が増えるとキャリア濃度が低下し、安定した活性層の特性を得ることが困難となる。活性層の特性の変化は、ガンダイオード１１の発振周波数、効率、雑音特性などに大きな影響を与えてしまう。
【００５２】
そこで、この第２実施形態では、図８に示すように、ガンダイオード２１の材料の上にショットキーダイオード２２の材料を積層して、ガンダイオード２１の活性層の特性を安定させるようにした例について説明する。
【００５３】
図８は、第２実施形態の半導体装置の製造方法によって作製されるべきガンダイオード・ショットキーダイオード集積回路の概略断面構造を示している。図８において、ガンダイオード領域Ａに負性抵抗ダイオードとしてのガンダイオード２１、ショットキーダイオード領域Ｂにショットキーダイオード２２、素子間分離領域Ｃに伝送線路２３がそれぞれ設けられている。領域Ａのガンダイオード２１は、アノード電極側高濃度半導体層２０５と、エッチングストッパ層２０６と、負性抵抗層２０７，２０８，２０９と、カソード電極側高濃度半導体層２１０と、アノード電極側高濃度半導体層２０５の表面に設けられたアノードオーミック電極２１１と、カソード電極側高濃度半導体層２１０の表面に設けられたカソードオーミック電極２１２とを含んでいる。一方、領域Ｂのショットキーダイオード２２は、カソード電極側高濃度半導体層（オーミック電極側高濃度半導体層）２１０と、エッチングストッパ層２０４と、ショットキー電極側低濃度半導体層２２０と、カソード電極側高濃度半導体層２１０の表面に設けられたオーミック電極２１３と、ショットキー電極側低濃度半導体層２２０の表面に設けられ、この低濃度半導体層２２０との間でショットキー接合を形成する電極（導電性膜）２１５とを含んでいる。素子間分離領域Ｃの伝送線路２３は導電性膜２１５とＡｕ膜２１６との積層からなっている。ガンダイオード２１およびショットキーダイオード２２の周囲には素子間分離溝２３０が形成されている。
【００５４】
図９から図１３は上記ガンダイオード・ショットキーダイオード集積回路の製造工程を示している。
【００５５】
ｉ）まず図９に示すように、半絶縁性ＧａＡｓ基板２０１上に、ＭＢＥ（分子線エピタキシャル成長）あるいはＭＯＣＶＤ法（有機金属気相成長）等により、ガンダイオード２１の材料となるアノード電極側高濃度半導体層としてのｎ⁺ＧａＡｓ層２０５（Ｓｉドーピング濃度５×１０¹⁸ｃｍ^-3、厚さ５００ｎｍ）、エッチングストッパ層としてのｎＩｎＧａＰ層２０６（Ｓｉドーピング濃度３×１０¹⁸ｃｍ^-3、厚さ２０ｎｍ）、活性層としてのｎＧａＡｓ層２０７（Ｓｉドーピング濃度２×１０¹⁶ｃｍ^-3、厚さ２０００ｎｍ）、ワイドバンドギャップを有するカソード層（ｎＡｌ_0.35Ｇａ_0.65Ａｓ層２０８、Ｓｉドーピング濃度５×１０¹⁷ｃｍ^-3、厚さ５０ｎｍ）、ｎＡｌ_xＧａ_1-xＡｓ層２０９（Ｘ＝０．３５→０、Ｓｉドーピング濃度５×１０¹⁷ｃｍ^-3、厚さ２０ｎｍ）、カソード電極側高濃度半導体層としてのｎ⁺ＧａＡｓ層２１０（Ｓｉドーピング濃度５×１０¹⁸ｃｍ^-3、厚さ５００ｎｍ）、エッチングストッパ層としてのｎＩｎＧａＰ層２０４（Ｓｉドーピング濃度５×１０¹⁸ｃｍ^-3、厚さ２０ｎｍ）、ショットキーダイオード２２の材料となるショットキー電極側低濃度半導体層としてのｎＧａＡｓ層２２０（Ｓｉドーピング濃度１×１０¹⁷ｃｍ^-3、厚さ１５０ｎｍ）を順次エピタキシャル成長させる。
【００５６】
ii）次に、ショットキーダイオード領域Ｂの一部（ショットキー電極領域）を図示しない第１マスクとしてのフォトレジストパターン等で覆い、過酸化水素水を含むエッチング液やりん酸、過酸化水素水を含むエッチング液を用いて、その第１マスクの周りの領域に存するｎＧａＡｓ層２２０をエッチングして除去し、エッチングストッパ層としてのｎＩｎＧａＰ層２０４でそのエッチングを停止させる。これにより、図１０中に示すように、ｎＧａＡｓ層２２０がパターン加工された状態で残される。
【００５７】
iii）続いて、上記第１マスクを設けた状態で塩酸を用いてエッチングを行って、その第１マスクの周りの領域に存するｎＩｎＧａＰ層２０４をエッチングして除去し、ｎ⁺ＧａＡｓ層２１０でそのエッチングを停止させる。このとき、塩酸ではｎ⁺ＧａＡｓ層２１０は殆どエッチングされない。したがって、カソード電極側高濃度半導体層としてのｎ⁺ＧａＡｓ層２１０の厚みをウエハ面内で略均一に制御することができ、ウエハ間でのばらつきも小さくすることができる。このとき、エッチングストッパ層としてｎＩｎＧａＰ層２０４を用いているが、代わりにＡｌＧａＡｓ層を用いても良い。ＡｌＧａＡｓ層の選択エッチング液としてはフッ酸を用いるのが良い。
【００５８】
iv）次に、ショットキーダイオード領域Ｂの全域およびガンダイオード領域Ａの一部（カソード領域）を図示しない第２マスクとしてのフォトレジストパターン等で覆い、硫酸、過酸化水素水を含むエッチング液やりん酸、過酸化水素水を含むエッチング液を用いて、その第２マスクの周りの領域に存するｎ⁺ＧａＡｓ層２１０、ｎＡｌ_xＧａ_1-xＡｓ層２０９、ｎＡｌ_0.35Ｇａ_0.65Ａｓ層２０８、ｎＧａＡｓ層２０７をエッチングして除去し、エッチングストッパ層としてのｎＩｎＧａＰ層２０６でそのエッチングを停止させる。これにより、図１０中に示すように、四層２１０，２０９，２０８，２０７がパターン加工された状態で残される。このとき、前記エッチング液ではｎＩｎＧａＰ層２０６は殆どエッチングされない。なお、ここではウエットエッチングを行っているが、代わりに塩素系ガスを用いたドライエッチングを行っても良い。ドライエッチングの場合、Ｉｎを含む層をエッチングすることが困難なため、上述のウエットエッチングの場合と同様に、ｎＩｎＧａＰ層２０６でエッチングの進行が止まる。
【００５９】
ｖ）続いて、上記第２マスクを設けた状態で塩酸を用いてエッチングを行って、その第２マスクの周りの領域に存するｎＩｎＧａＰ層２０６をエッチングして除去し、ｎ⁺ＧａＡｓ層２０５でそのエッチングを停止させる。このとき、塩酸ではｎ⁺ＧａＡｓ層２０５は殆どエッチングされない。このようにして合計膜厚２０００ｎｍ以上のエッチングをウエハ面内で均一に精度良く行うことができる。
【００６０】
vi）次に、ガンダイオード領域Ａの全域とショットキーダイオード領域Ｂの全域を図示しない第３マスクとしてのフォトレジストパターン等で覆い、過酸化水素水を含むエッチング液やりん酸、過酸化水素水を含むエッチング液を用いて、ガンダイオード領域Ａとショットキーダイオード領域Ｂの周りの領域Ｃに存するｎ⁺ＧａＡｓ層２０５をエッチングして、その領域Ｃに素子間分離溝２３０を形成する。これにより、図１１中に示すように、ガンダイオード領域Ａとショットキーダイオード領域Ｂとがそれぞれメサ状に形成され、実質的に電気的に分離される。なお、このときメサ分離の代わりにイオン注入による分離を行っても良い。そのようにした場合、段差がメサ分離に比して低くなり、その後のレジスト塗布パターニングが容易となる。
【００６１】
vii）次に、図１２に示すように、ガンダイオード領域Ａ内のｎ⁺ＧａＡｓ層２０５の表面、ｎ⁺ＧａＡｓ層２１０の表面、ショットキーダイオード領域Ｂ内のｎ⁺ＧａＡｓ層２１０の表面に、それぞれオーミック電極２１１、２１２、２１３を形成する。具体的には、ＡｕＧｅ（厚さ１００ｎｍ）／Ｎｉ（厚さ１５ｎｍ）／Ａｕ（厚さ１００ｎｍ）を蒸着法等により形成して、３９０℃の熱処理による合金化処理を行う。
【００６２】
viii）その後、基板上２０１の全域に、素子の信頼性を向上させるために、保護膜としてのシリコン窒化膜（図示せず）を２００ｎｍ堆積する。このシリコン窒化膜の屈折率は１．９以上であるのが好ましい。
【００６３】
ix）次に、図１３に示すように、ガンダイオード２１とショットキーダイオード２２の段差部のうち伝送線路２３（配線）が通るべき場所にレジスト２１４を設け、続いてレジスト２１４が軟化する温度で熱処理を行いリフローさせる。これは各段差部で伝送線路２３が断線するのを防ぐためである。
【００６４】
ｘ）次に、ガンダイオード領域Ａ内のアノードオーミック電極２１１上、カソードオーミック電極２１２上、ショットキーダイオード領域Ｂ内のオーミック電極２１３上、およびｎＧａＡｓ層２２０上にそれぞれコンタクトホール（図示せず）を形成する。続いて、基板上２０１の全域に、蒸着法等によりＴｉ（厚さ１００ｎｍ）／Ａｕ（厚さ１００ｎｍ）からなる導電性膜２１５（図８参照）を堆積する。この導電性膜２１５は、この後の伝送線路２３（配線）をメッキにより形成するための給電メタルの役割だけでなく、ショットキー電極としても用いる。このように給電メタルとショットキー電極とを同時に形成することにより、製造工程を簡素化できる。この場合、ショットキー電極材料としてＴｉ、Ｗ、Ｍｏなどの高融点金属、高融点窒化物、高融点珪化物やＡｌなどを用いることもできるが、安定なショットキー障壁を形成できる材料を選ぶことが良い。なお、給電メタルとショットキー電極とを別工程によって形成しても良い。
【００６５】
xi）次に、膜厚１５μｍからなるレジストを塗布し、伝送線路２１６を形成するためのパターニングを行った後に厚さ９μｍのＡｕメッキを行う。その後、そのレジスト除去し、不要な導伝性膜２１５をエッチングして除去し、さらにリフローされたレジスト２１４を除去する。これにより、図８中に示すような伝送線路２３を形成する。なお、この実施形態では、伝送線路２３としてコプレーナ線路を用いているが、マイクロストリップ線路を用いても良い。また、伝送線路２３の形成にＡｕメッキを用いているが、コスト低減のためにＣｕメッキを用いることもできる。
【００６６】
このようにして、この製造方法によれば、同一の基板２０１上にガンダイオード２１とショットキーダイオード２２とを首尾良く形成できる。すなわち、この製造方法では、ガンダイオード２１とショットキーダイオード２２とを略並行して形成するので、いずれかのダイオード形成後にイオン注入工程やイオン活性化のための高温熱処理を行う必要がない。したがって、熱処理により先に作製されたダイオード部分のコンタクト抵抗が劣化したり、エピタキシャル構造が劣化（ヘテロ接合の劣化、濃度プロファイルの劣化）したりする不具合が生じない。また、この製造方法では、ガンダイオード２１のコンタクト層を利用することなく、専用のショットキー電極側低濃度半導体層２２０を設けているので、所望のショットキー特性が得られる。また、このようにガンダイオード２１とショットキーダイオード２２を同一基板２０１上に形成した場合、損失低減・小型化という利点がある。
【００６７】
この実施形態では、ショットキーダイオード２２を構成するショットキー電極側低濃度半導体層２２０としてｎ型のもの（ｎＧａＡｓ層）を用いているが、ｐ型のものでも良い。ｎ型の場合とは異なるショットキー電極材料が使用できるため、プロセス構築時の選択の幅が広がる。ショットキー電極側低濃度半導体層２２０のドーピング濃度は、ショットキーダイオード２２の用途に応じて設定するのが好ましい。例えばショットキーダイオード２２を６０ＧＨｚ帯で用いるミキサ用とした場合には、ダイオードのインピーダンスに対して内部抵抗が低くなるようにすることが必要であり、具体的にはドーピング濃度を２×１０¹⁷ｃｍ^-3以下とするのが好ましい。膜厚も１００ｎｍから２００ｎｍと薄くするのが良い。また、ショットキーダイオード２２をバラクタとして用いる場合には、電圧による容量の変化、つまり空乏層の変化が必要であるから、具体的にはドーピング濃度を５×１０¹⁶ｃｍ^-3以下とし、膜厚も４００ｎｍ以上とするのが好ましい。また、ドーピング濃度のプロファイルに傾斜をもたせることにより、更に抵抗を低く抑えたり、容量の変化の仕方を変えることができる。
【００６８】
また、この実施形態では、コプレーナ線路を用いているが、ＮＲＤ（ノン・ラジエイティブ・ダイエレクトリック）ガイドを用いても良い。その場合、特にミリ波帯においてコプレーナ線路やマイクロストリップ線路に比して、低損失の伝送線路となり性能低下を防ぐことができる。
【００６９】
また、この実施形態では、ガンダイオード２１とショットキーダイオード２２の材料としてＧａＡｓ／ＡｌＧａＡｓ系を用いているが、その他の負性抵抗を発生する半導体を用いても良い。例えばＩｎＰ／ＩｎＧａＡｓ系を用いるとＧａＡｓ／ＡｌＧａＡｓ系に比してガンダイオードの高周波での効率等の特性が良くなる。
【００７０】
また、この実施形態ではガンダイオード２１とショットキーダイオード２２との間の素子間分離（アイソレーション）を行っているが、これに限られるものではない。図１４に示すように、ガンダイオード２１のカソードとショットキーダイオードのアノードを連結した領域（ｎ⁺ＧａＡｓ層）２１０にすることもできる。この場合、ガンダイオード２１とショットキーダイオード２２との間の伝送線路を省略することができ、伝送線路の損失を解消できる。この変形は、この実施形態に限らず、第１実施形態でも同様に行うことができる。
【００７１】
（第３実施形態）
図１７は、図１または図８に示したガンダイオード・ショットキーダイオード集積回路によって構成された第３実施形態の電圧制御発振器（以下「ＶＣＯ」という。）の等価回路を示している。このＶＣＯは、発振素子６０１と、可変容量素子（バラクタ）６０２と、λ／４長オープンスタブ６０４と、インピーダンスＺｏが５０Ωであるような出力線路６０３とを備えている。例えば図１中のガンダイオード１１が発振素子６０１、ショットキーダイオード１２がバラクタ６０２、伝送線路１３がλ／４長オープンスタブ６０４および出力線路６０３をそれぞれ構成する。または、図８中のガンダイオード２１が発振素子６０１、ショットキーダイオード２２がバラクタ６０２、伝送線路２３がλ／４長オープンスタブ６０４および出力線路６０３をそれぞれ構成する。なお、簡単のため、以下の説明では、図１に示したガンダイオード・ショットキーダイオード集積回路がＶＣＯを構成するものとする。
【００７２】
このＶＣＯでは、ガンダイオード１１からなる発振素子６０１とショットキーダイオード１２からなるバラクタ６０２とが同一基板１０１上（同一チップ内）に形成されているので、線路での損失や実装時の損失（ワイヤボンドの損失等）を小さくでき、位相雑音を低減できる。したがって、高性能を実現できる。
【００７３】
このときバラクタ６０２の容量は、バイアス印加によって可変されるが、設計段階でショットキーダイオード１２の接合面積によっても可変して設定される。例えば、図１中のｎＧａＡｓ層１０３と導電性膜１１５とが作るショットキー接合の容量は、接合面積が５０μｍ²である場合はゼロバイアス状態で約３０ｆＦであるが、接合面積を大きくするとそれに比例して大きくなる。また、バラクタ６０２の容量は、ｎＧａＡｓ層１０３の不純物濃度と膜厚を変更することによっても可変して設定される。これにより、必要な周波数帯で用いる容量値を選択できる。
【００７４】
また、ＶＣＯのＱ値を上げる必要がある場合、ハイブリッド型ＶＣＯ（従来）では、別体として作製された誘電体共振器を同一基板上に搭載しているため、誘電体共振器の実装精度が悪いと、電磁界の結合が悪くなり、十分な効果が得られないといった問題がある。特に、ミリ波帯では波長が短いため、高い精度が要求される。これに対して、この実施形態では、ＶＣＯがモノリシック化されているので、ウエハプロセス段階で各ＶＣＯに同時に誘電体共振器を精度良く形成することができ、チップ間の特性バラツキを抑えることができる。具体的には、ウエハプロセス段階で図１中に示す伝送線路１３形成工程後に、スパッタリング法や蒸着法により誘電体を堆積するか、ゾル・ゲル状になった誘電体をスピンコートすることにより、基板１０１上の全域に誘電体膜を形成する。次に、フォトリソグラフィを行ってレジスト等からなるエッチングマスクを形成し、上記誘電体膜のうち不要な部分をエッチングして除去する。これにより、各ＶＣＯ上に誘電体共振器を形成する。フォトリソグラフィによるエッチングマスクの作製精度は１μｍ以下にできるため、誘電体共振器と伝送線路１３との距離も精度良く制御できる。
【００７５】
また、この実施形態のＶＣＯによれば、損失低減・小型化以外に、パッケージに実装された状態で発振周波数が安定するという利点が得られる。詳しくは図１５を用いて説明する。図１５（ａ）は、或るパッケージにこの実施形態のＶＣＯチップ９１１を実装した例を示している。このパッケージは、メタルグランド９１０上に積層された、ＶＣＯチップ９１１を収容するための凹部を有するアルミナ部材９１２と、側壁をなすアルミナ部材９１３と、蓋９１５とからなっている。ＶＣＯチップ９１１はアルミナ部材９１２の凹部に収容され、ＶＣＯチップの伝送線路とアルミナ部材９１２の上面に形成された伝送線路（図示せず）とがＡｕワイヤ９１４によって接続されている。これに対して図１５（ｂ）は、同タイプのパッケージに、ガンダイオード９１６とショットキーダイオード９１７とを別チップとして実装した従来例を示している。この従来例では、ガンダイオード９１６はアルミナ部材９１２の凹部に収容されるが、ショットキーダイオード９１７はアルミナ部材９１２の上面に搭載されている。これらの図を比較すれば分かるように、図１５（ａ）の実装形態では、アルミナ部材９１２の上面にチップ状の素子を搭載する必要がないので、その分だけパッケージの高さｈを低くすることができる。したがって、図１５（ａ）の実装形態によれば、パッケージ内の浮遊容量を低減でき、発振周波数を安定化できる。なお、パッケージ内の浮遊容量が大きいと、パッケージ内で不要な発振が発生したり、ＶＣＯの発振が止まったりするという不具合が生ずる。特に、ミリ波帯のＶＣＯにおいては発振周波数が高いため、必要な発振周波数より低い発振が発生する傾向がある。よって、図１５（ａ）の実装形態のようにパッケージの高さｈを低く抑えることは非常に重要である。
【００７６】
図１６（ａ）は、図１７に示したＶＣＯからなる発振器９０１を用いてミリ波送信機を構成した例を示している。また、図１６（ｂ）は、同じ発振器９０１を用いてミリ波受信機を構成した例を示している。
【００７７】
図１６（ａ）に示すミリ波送信機は、発振器９０１に加えて、図１中の同一基板１０１上に形成された別のショットキーダイオード１２からなるミキサ９０２と、同一基板１０１上に形成された別の伝送線路１３からなるフィルタ９０３と、パワーアンプ９０４と、アンテナ９０５を備えている。図１６（ｂ）に示すミリ波受信機は、発振器９０１に加えて、図１中の同一基板１０１上に形成された別のショットキーダイオード１２からなるミキサ９０２と、同一基板１０１上に形成された別の伝送線路１３からなるフィルタ９０３と、ローノイズアンプ９０６と、アンテナ９０５を備えている。
【００７８】
図１６（ａ）中のパワーアンプ９０４以外の要素、図１６（ｂ）中のローノイズアンプ９０６以外の要素は、それぞれ第１実施形態（または第２実施形態）で説明した製造方法によって同一の基板１０１上に同時に形成され得る。パワーアンプ９０４、ローノイズアンプ９０６は、トランジスタの形態で別途作製され、パッケージに実装される。ただし、発振器９０１からのローカル信号が十分大きければ、パワーアンプ９０４、ローノイズアンプ９０６を省略することができる。このことは、ミリ波帯の送信機と受信機をモノリシック化できるということを意味している。
【００７９】
既述のように、ミキサ９０２の性能、つまり高周波特性は、ショットキーダイオード１２形成の際、エッチングをコントロールしてショットキー電極側低濃度半導体層１０３の厚みを薄くすることによって改善できる。
【００８０】
【発明の効果】
以上より明らかなように、この発明の半導体装置の製造方法によれば、同一の基板上に少なくとも負性抵抗ダイオードとショットキーダイオードとを首尾良く形成できる。
【００８１】
また、この発明の発振器は、そのような半導体装置の製造方法によって作製された半導体装置を備えることにより、高性能を実現できる。
【図面の簡単な説明】
【図１】この発明の第１実施形態の半導体装置の製造方法によって作製されるべきガンダイオード・ショットキーダイオード集積回路の概略断面構造を示す図である。
１）のを説明する断面図
【図２】上記集積回路の製造プロセスの一部を説明する工程断面図である。
【図３】上記集積回路の製造プロセスの一部を説明する工程断面図である。
【図４】上記集積回路の製造プロセスの一部を説明する工程断面図である。
【図５】上記集積回路の製造プロセスの一部を説明する工程断面図である。
【図６】上記集積回路の製造プロセスの一部を説明する工程断面図である。
【図７】図１のガンダイオード・ショットキーダイオード集積回路の変形例を示す図である。
【図８】この発明の第２実施形態の半導体装置の製造方法によって作製されるべきガンダイオード・ショットキーダイオード集積回路の概略断面構造を示す図である。
【図９】上記集積回路の製造プロセスの一部を説明する工程断面図である。
【図１０】上記集積回路の製造プロセスの一部を説明する工程断面図である。
【図１１】上記集積回路の製造プロセスの一部を説明する工程断面図である。
【図１２】上記集積回路の製造プロセスの一部を説明する工程断面図である。
【図１３】上記集積回路の製造プロセスの一部を説明する工程断面図である。
【図１４】図８のガンダイオード・ショットキーダイオード集積回路の変形例を示す図である。
【図１５】図１５（ａ）は第３実施形態の電圧制御発振器（ＶＣＯ）をパッケージに実装した状態の断面を示す図、図１５（ｂ）は同タイプのパッケージにガンダイオードとショットキーダイオードとを別チップとして実装した従来例の断面を示す図である。
【図１６】図１６（ａ）は第３実施形態のＶＣＯを備えたミリ波送信機の構成例を示す図、図１６（ｂ）は第３実施形態のＶＣＯを備えたミリ波受信機の構成例を示す図である。
【図１７】図１または図８のガンダイオード・ショットキーダイオード集積回路によって構成された第３実施形態の電圧制御発振器（ＶＣＯ）の等価回路を示す図である。
【図１８】公知のＩＭＰＡＴＴダイオードの製造方法を説明する工程断面図である。
【符号の説明】
１１，２１ガンダイオード
１２，２２ショットキーダイオード
１３，２３伝送線路
１０１半絶縁性ＧａＡｓ基板
１０２オーミック電極側高濃度半導体層
１０３，２２０ショットキー電極側低濃度半導体層
１０５，２０５アノード電極側高濃度半導体層
１１０，２１０カソード電極側高濃度半導体層
１１１，２１１アノードオーミック電極
１１２，２１２カソードオーミック電極
１１３，２１３オーミック電極
１１５，２１５導電性膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device. More specifically, the present invention relates to a method for manufacturing a semiconductor device in which different types of compound semiconductor elements are formed on the same substrate.
[0002]
The present invention also relates to an oscillator including a semiconductor device manufactured by such a method for manufacturing a semiconductor device.
[0003]
[Prior art]
2. Description of the Related Art Conventionally, an IMPATT (Impartion Avalanche Transit Time) diode that exhibits negative resistance has been known as an oscillating element for millimeter-wave band / microwave band (for example, Japanese Patent Laid-Open No. 1-112825). According to the publication, the IMPATT diode is manufactured as follows. As shown in FIG. 18 (a), first, n-type GaAs substrate 801 is formed with n. ⁺ GaAs layer 802 (concentration 1 × 10 ¹⁹ cm ^-3 , Thickness 1.5 μm), nGaAs layer 803 (concentration 2 × 10) ¹⁷ cm ^-3 , Thickness 0.25 μm), pGaAs layer 804 (concentration 2 × 10) ¹⁷ cm ^-3 , Thickness 0.25 μm), p ⁺ GaAs layer 805 (concentration 1 × 10 ¹⁹ cm ^-3 , 0.2 μm in thickness) are sequentially epitaxially grown. Next, a photoresist is applied to form a circular pattern having a diameter of 5 μm, and an electrode made of TiW806 (thickness 100 nm) / Au807 (thickness 400 nm) is formed. Next, wet etching is performed using the electrode as an etching mask, and p ⁺ GaAs layer 805, pGaAs layer 804, nGaAs layer 803, n ⁺ The GaAs layer 802 is etched away and n ⁺ Etching is stopped in the GaAs layer 802. Next, as shown in FIG. 18B, a photoresist is applied to form a square pattern with a side of 75 μm in the region including the circular pattern, and Ti808 (100 nm) / Au809 (thickness) is formed by a lift-off method. 400 nm) is formed. Thereby, an IMPATT diode 81 is formed on the GaAs substrate 801. At this time, the electrodes 808 and 809 are self-aligned with the electrodes 806 and 807. Next, as shown in FIG. 18 (c), anisotropic plasma etching is performed to make n n in the region 83 around the IMPATT diode 81. ⁺ The GaAs layer 802 and the substrate 801 are partially removed about 100 nm. Thereby, the IMPATT diode 81 is isolated as a mesa on the semi-insulating substrate 801. Thereafter, a microstrip patch 82 made of Ti810 (thickness 100 nm) / Au811 (thickness 400 nm) is formed on the substrate 801 by a lift-off method.
[0004]
In order to meet the demand for integration, it is desirable to form other types of active elements on the substrate 801 in addition to the IMPATT diode 81. Therefore, in the above publication,
(1) Immediately before forming the microstrip patch 82, forming an active element region in the semi-insulating substrate 801 by ion implantation, away from the area for the IMPATT diode 81 and the microstrip patch 82;
(2) Instead of this, n ⁺ In the process of etching the GaAs layer 802, in order to manufacture another active device using another photolithography mask, n ⁺ Preserving the region of the GaAs layer 802
Has been proposed.
[0005]
[Problems to be solved by the invention]
However, the above proposals (1) and (2) for forming other types of active elements in addition to the IMPATT diode 81 on the substrate 801 have the following problems.
[0006]
First, when ion implantation is performed immediately before the formation of the microstrip patches 810 and 811 ((1) above), in order to activate the ion-implanted region, a high temperature (for example, about 600 ° C.) is used after the ion implantation. It is necessary to perform heat treatment (annealing). For this reason, there arises a problem that the contact resistance of the IMPATT diode part previously produced by the heat treatment is deteriorated, or the epitaxial structure is deteriorated (heterojunction deterioration, concentration profile deterioration).
[0007]
N ⁺ When the region of the GaAs layer 802 is stored as a region of another active element ((2) above), this n ⁺ The GaAs layer 802 is formed to reduce the contact resistance of the electrodes 808 and 809. ⁺ Therefore, there is a problem that Schottky characteristics necessary for, for example, the gate electrode of MESFET and the Schottky electrode of Schottky diode cannot be obtained.
[0008]
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device manufacturing method capable of successfully forming at least a negative resistance diode and a Schottky diode on the same substrate.
[0009]
Another object of the present invention is to provide an oscillator capable of realizing high performance by including a semiconductor device manufactured by such a method for manufacturing a semiconductor device.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device in which at least a negative resistance diode and a Schottky diode are formed on the same substrate. Ohmic electrode side high-concentration semiconductor layer and Schottky electrode side low-concentration semiconductor layer as materials for Schottky diode, and anode electrode-side high-concentration semiconductor layer, negative resistance characteristic layer and cathode electrode as materials for negative resistance diode A step of laminating the side high-concentration semiconductor layer in this order, and etching using a first mask that covers a part of the region where the negative resistance diode is to be formed, so that the above-described region existing around the first mask exists. The step of removing the high-concentration semiconductor layer on the cathode electrode side and the negative resistance characteristic layer, and the entire region where the negative resistance diode is to be formed Etching using a second mask to cover, removing the high-concentration semiconductor layer on the anode electrode side existing in the region around the second mask, the entire region where the negative resistance diode is to be formed, and the shot Etching using a third mask that covers a part of the region where the key diode is to be formed, and removing the low-concentration semiconductor layer on the Schottky electrode side existing in the region around the third mask; The surface of the anode electrode side high concentration semiconductor layer and the surface of the cathode electrode side high concentration semiconductor layer in the region where the resistance diode is to be formed, and the surface of the ohmic electrode side high concentration semiconductor layer in the region where the Schottky diode is to be formed In addition, an ohmic electrode is formed on each side of the Schottky electrode side in the region where the Schottky diode is to be formed. It characterized by having a step of forming a Schottky electrode on the surface in degrees semiconductor layer.
[0011]
According to the semiconductor device manufacturing method of the present invention, at least a negative resistance diode and a Schottky diode can be successfully formed on the same substrate. That is, in the present invention, the negative resistance diode and the Schottky diode are formed substantially in parallel, so that it is not necessary to perform an ion implantation process or a high-temperature heat treatment for ion activation after any diode is formed. Therefore, there is no problem that the contact resistance of the diode part produced earlier by the heat treatment is deteriorated or the epitaxial structure is deteriorated (heterojunction deterioration, concentration profile deterioration). In the present invention, since the dedicated Schottky electrode side low-concentration semiconductor layer is provided without using the contact layer of the negative resistance diode, desired Schottky characteristics can be obtained. Further, when the negative resistance diode and the Schottky diode are formed on the same substrate in this way, there are advantages of loss reduction and size reduction.
[0012]
In one embodiment of the method of manufacturing a semiconductor device, etching is performed using a fourth mask that covers the entire region where the negative resistance diode is to be formed and the entire region where the Schottky diode is to be formed. And a step of forming an isolation trench between the resistive diode and the Schottky diode.
[0013]
According to the manufacturing method of the semiconductor device of this embodiment, the negative resistance diode and the Schottky diode can be substantially electrically separated.
[0014]
In one embodiment, a method for manufacturing a semiconductor device is characterized in that the ohmic electrode or the Schottky electrode is formed and a transmission line connected to the ohmic electrode or the Schottky electrode is formed.
[0015]
According to the method for manufacturing a semiconductor device of this embodiment, since the transmission line is formed together with the ohmic electrode or the Schottky electrode, the manufacturing process is simplified. Further, the manufactured semiconductor device can be used for various circuits.
[0016]
In one embodiment of the method for manufacturing a semiconductor device, an etching stopper layer is formed between the Schottky electrode side low concentration semiconductor layer and the anode electrode side high concentration semiconductor layer, and the second mask is used. Etching is stopped by this etching stopper layer.
[0017]
According to the method of manufacturing a semiconductor device of this embodiment, the thickness of the Schottky electrode side low concentration semiconductor layer can be substantially maintained at the thickness during epitaxial growth. Therefore, the thickness of the low concentration semiconductor layer on the Schottky electrode side can be controlled substantially uniformly within the wafer surface, and variations between wafers can be reduced. As a result, the reproducibility of the characteristics of the Schottky diode can be obtained.
[0018]
The etching is separately performed using the second mask to remove the etching stopper layer in the region around the second mask, and the etching is stopped at the low concentration semiconductor layer on the Schottky electrode side. desirable.
[0019]
The semiconductor device manufacturing method of the present invention is a method of manufacturing a semiconductor device in which at least a negative resistance diode and a Schottky diode are formed on the same substrate, and the negative resistance diode material is formed on the substrate. A step of laminating an anode electrode side high concentration semiconductor layer, a negative resistance characteristic layer and a cathode electrode side high concentration semiconductor layer, and a Schottky electrode side low concentration semiconductor layer as a material of the Schottky diode in this order; and Etching using a first mask that covers a part of a region where a Schottky diode is to be formed, and removing the Schottky electrode side low concentration semiconductor layer in the region around the first mask; A second mask covering the entire region where the key diode is to be formed and a part of the region where the negative resistance diode is to be formed; Etching to remove the cathode electrode side high-concentration semiconductor layer and negative resistance characteristic layer in the region around the second mask, and the anode electrode in the region where the negative resistance diode is to be formed Ohmic electrodes are respectively formed on the surface of the high concentration semiconductor layer on the side, the surface of the high concentration semiconductor layer on the cathode electrode side, and the surface of the high concentration semiconductor layer on the cathode electrode side in the region where the Schottky diode is to be formed. The method includes a step of forming a Schottky electrode on the surface of the low concentration semiconductor layer on the Schottky electrode side in a region where the key diode is to be formed.
[0020]
According to the semiconductor device manufacturing method of the present invention, at least a negative resistance diode and a Schottky diode can be successfully formed on the same substrate. That is, in the present invention, the negative resistance diode and the Schottky diode are formed substantially in parallel, so that it is not necessary to perform an ion implantation process or a high-temperature heat treatment for ion activation after any diode is formed. Therefore, there is no problem that the contact resistance of the diode part produced earlier by the heat treatment is deteriorated or the epitaxial structure is deteriorated (heterojunction deterioration, concentration profile deterioration). In the present invention, since the dedicated Schottky electrode side low-concentration semiconductor layer is provided without using the contact layer of the negative resistance diode, desired Schottky characteristics can be obtained. Further, when the negative resistance diode and the Schottky diode are formed on the same substrate in this way, there are advantages of loss reduction and size reduction.
[0021]
In one embodiment of the method of manufacturing a semiconductor device, the negative resistance diode is etched using a third mask that covers the entire region where the negative resistance diode is to be formed and the entire region where the Schottky diode is to be formed. And a step of forming an isolation trench between the resistive diode and the Schottky diode.
[0022]
According to the manufacturing method of the semiconductor device of this embodiment, the negative resistance diode and the Schottky diode can be substantially electrically separated.
[0023]
In one embodiment, a method for manufacturing a semiconductor device is characterized in that the ohmic electrode or the Schottky electrode is formed and a transmission line connected to the ohmic electrode or the Schottky electrode is formed.
[0024]
According to the method for manufacturing a semiconductor device of this embodiment, since the transmission line is formed together with the ohmic electrode or the Schottky electrode, the manufacturing process is simplified. Further, the manufactured semiconductor device can be used for various circuits.
[0025]
In one embodiment of the method for manufacturing a semiconductor device, an etching stopper layer is formed between the cathode electrode side high concentration semiconductor layer and the Schottky electrode side low concentration semiconductor layer, and the first mask is used. Etching is stopped by this etching stopper layer.
[0026]
According to the method for manufacturing a semiconductor device of this embodiment, the thickness of each layer (particularly the cathode electrode side high concentration semiconductor layer) serving as the material of the negative resistance diode can be substantially maintained at the thickness during epitaxial growth. . Therefore, the thickness of each layer (particularly the cathode electrode side high-concentration semiconductor layer) serving as the material of the negative resistance diode can be controlled substantially uniformly within the wafer surface, and variations between wafers can be reduced. As a result, the reproducibility of the characteristics of the negative resistance diode can be obtained.
[0027]
In addition, it is preferable that etching is separately performed using the first mask to remove the etching stopper layer existing in a region around the first mask, and the etching is stopped at the high concentration semiconductor layer on the cathode electrode side. .
[0028]
An oscillator according to the present invention includes a semiconductor device manufactured by the method for manufacturing a semiconductor device according to claim 3, wherein the negative resistance diode is an oscillation element, the Schottky diode is a variable capacitance element, and The transmission line constitutes an open stub or a short stub.
[0029]
In the millimeter wave band (30 GHz to 90 GHz), if an oscillator is configured with an oscillation element made of a negative resistance diode and a variable capacitance element (varactor) made of a Schottky diode as separate chips, loss in the line or loss during mounting ( (Such as loss of wire bond) increases, leading to a decrease in performance such as a low Q value and poor phase noise.
[0030]
On the other hand, in the oscillator of the present invention, the oscillation element composed of the negative resistance diode and the variable capacitance element (varactor) composed of the Schottky diode are formed on the same substrate (in the same chip). Loss in the line and loss during mounting (such as wire bond loss) can be reduced, and phase noise can be reduced. Therefore, high performance can be realized.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the drawings.
[0032]
(First embodiment)
FIG. 1 shows a schematic cross-sectional structure of a Gunn diode / Schottky diode integrated circuit to be manufactured by the semiconductor device manufacturing method of the first embodiment. In FIG. 1, a Gunn diode 11 as a negative resistance diode is provided in the Gunn diode region A, a Schottky diode 12 is provided in the Schottky diode region B, and a transmission line 13 is provided in the element isolation region C. The Gunn diode 11 in the region A includes an anode electrode side high concentration semiconductor layer 105, an etching stopper layer 106, negative resistance layers 107, 108, 109, a cathode electrode side high concentration semiconductor layer 110, and an anode electrode side high concentration. An anode ohmic electrode 111 provided on the surface of the semiconductor layer 105 and a cathode ohmic electrode 112 provided on the surface of the cathode electrode side high-concentration semiconductor layer 110 are included. On the other hand, the Schottky diode 12 in the region B includes an ohmic electrode side high concentration semiconductor layer 102, a Schottky electrode side low concentration semiconductor layer 103, and an ohmic electrode 113 provided on the surface of the ohmic electrode side high concentration semiconductor layer 102. And an electrode (conductive film) 115 which is provided on the surface of the Schottky electrode side low concentration semiconductor layer 103 and forms a Schottky junction with the low concentration semiconductor layer 103. The transmission line 13 in the element isolation region C is composed of a laminate of a conductive film 115 and an Au film 116. An element separation groove 130 is formed around the Gunn diode 11 and the Schottky diode 12.
[0033]
2 to 7 show the manufacturing process of the Gunn diode / Schottky diode integrated circuit.
[0034]
i) First, as shown in FIG. 2, on the semi-insulating GaAs substrate 101, a high concentration on the ohmic electrode side which becomes a material of the Schottky diode 12 by MBE (molecular beam epitaxial growth) or MOCVD (metal organic chemical vapor deposition). N as a semiconductor layer ⁺ GaAs layer 102 (Si doping concentration 5 × 10 ¹⁸ cm ^-3 , Thickness 500 nm), nGaAs layer 103 (Si doping concentration 3 × 10 5 as a low concentration semiconductor layer on the Schottky electrode side) ¹⁶ cm ^-3 , Thickness 400 nm), nInGaP layer 104 as an etching stopper layer (Si doping concentration 5 × 10 ¹⁸ cm ^-3 , Thickness 20 nm), n as an anode electrode side high-concentration semiconductor layer used as the material of the Gunn diode 11 ⁺ GaAs layer 105 (Si doping concentration 5 × 10 ¹⁸ cm ^-3 , Thickness 500 nm), nInGaP layer 106 as an etching stopper layer (Si doping concentration 3 × 10 ¹⁸ cm ^-3 , Thickness 20 nm), nGaAs layer 107 as an active layer (Si doping concentration 2 × 10 ¹⁶ cm ^-3 , Thickness 2000 nm), cathode layer having a wide band gap (nAl _0.35 Ga _0.65 As layer 108, Si doping concentration 5 × 10 ¹⁷ cm ^-3 , Thickness 50nm), nAl _x Ga _1-x As layer 109 (X = 0.35 → 0, Si doping concentration 5 × 10 ¹⁷ cm ^-3 , Thickness 20 nm), n as a high concentration semiconductor layer on the cathode electrode side ⁺ GaAs layer 110 (Si doping concentration 5 × 10 ¹⁸ cm ^-3 , A thickness of 500 nm) is epitaxially grown sequentially.
[0035]
ii) Next, a part of the Gunn diode region A (cathode region) is covered with a photoresist pattern or the like as a first mask (not shown), and an etching solution containing sulfuric acid and hydrogen peroxide solution, phosphoric acid and hydrogen peroxide solution are used. N is present in a region around the first mask using an etching solution containing ⁺ GaAs layer 110, nAl _x Ga _1-x As layer 109, nAl _0.35 Ga _0.65 The As layer 108 and the nGaAs layer 107 are removed by etching, and the etching is stopped at the nInGaP layer 106 as an etching stopper layer. As a result, as shown in FIG. 3, the four layers 110, 109, 108, and 107 are left in a pattern-processed state. At this time, the nInGaP layer 106 is hardly etched by the etching solution. Although wet etching is performed here, dry etching using a chlorine-based gas may be performed instead. In the case of dry etching, since it is difficult to etch a layer containing In, the progress of etching is stopped in the nInGaP layer 106 as in the case of the wet etching described above.
[0036]
iii) Subsequently, etching is performed using hydrochloric acid with the first mask provided, and the nInGaP layer 106 existing in the region around the first mask is removed by etching. ⁺ The etching is stopped at the GaAs layer 105. At this time, with hydrochloric acid, n ⁺ The GaAs layer 105 is hardly etched. In this way, etching with a total film thickness of 2000 nm or more can be performed uniformly and accurately within the wafer surface.
[0037]
iv) Next, the entire area of the Gunn diode region A is covered with a photoresist pattern or the like as a second mask (not shown), and an etching solution containing hydrogen peroxide solution or an etching solution containing phosphoric acid or hydrogen peroxide solution is used. N existing in the area around the second mask ⁺ The GaAs layer 105 is removed by etching, and the etching is stopped at the nInGaP layer 104 as an etching stopper layer. Thereby, as shown in FIG. 3, n as the anode electrode side high concentration semiconductor layer is formed. ⁺ The GaAs layer 105 is left in a patterned state. At this time, the nInGaP layer 104 is hardly etched with the etching solution.
[0038]
v) Subsequently, etching is performed using hydrochloric acid with the second mask provided, and the nInGaP layer 104 existing in the region around the second mask is removed by etching, and the etching is performed with the nGaAs layer 103. Stop. At this time, the nGaAs layer 103 is hardly etched with hydrochloric acid. Therefore, the thickness of the nGaAs layer 103 as the low-concentration semiconductor layer on the Schottky electrode side can be controlled substantially uniformly within the wafer surface, and variations between wafers can be reduced.
[0039]
vi) Next, the entire region of the Gunn diode region A and a part of the Schottky diode region B (Schottky electrode region) are covered with a photoresist pattern or the like as a third mask (not shown), and an etching solution containing hydrogen peroxide solution is applied. Using an etching solution containing phosphoric acid and hydrogen peroxide solution, the nGaAs layer 103 existing in the region around the third mask is removed by etching, and n ⁺ The etching is stopped at the GaAs layer 102. Thereby, as shown in FIG. 4, the nGaAs layer 103 is left in a patterned state. In this embodiment, the nGaAs layer 103 and n ⁺ An etching stopper layer such as an nInGaP layer is not provided between the GaAs layer 102. This is because the nGaAs layer 103 is not thick and n ⁺ This is because even if the GaAs layer 102 is slightly over-etched, an ohmic electrode having no problem can be formed for the Schottky diode 12. Therefore, when the thickness of the nGaAs layer 103 is increased in order to obtain desired Schottky diode characteristics, it is desirable to provide an etching stopper layer such as an nInGaP layer.
[0040]
vii) Next, the entire region of the Gunn diode region A and the entire region of the Schottky diode region B are covered with a photoresist pattern or the like as a fourth mask (not shown), and an etching solution containing hydrogen peroxide solution, phosphoric acid, hydrogen peroxide solution N in the region C around the Gunn diode region A and the Schottky diode region B using an etching solution containing ⁺ The GaAs layer 102 is etched to form an element isolation groove 130 in the region C. As a result, as shown in FIG. 4, the Gunn diode region A and the Schottky diode region B are each formed in a mesa shape and are substantially electrically separated. At this time, separation by ion implantation may be performed instead of mesa separation. In such a case, the level difference becomes lower than that of mesa separation, and subsequent resist coating patterning becomes easy.
[0041]
viii) Next, as shown in FIG. ⁺ The surface of the GaAs layer 105, n ⁺ The surface of the GaAs layer 110, n in the Schottky diode region B ⁺ Ohmic electrodes 111, 112, and 113 are formed on the surface of the GaAs layer 102, respectively. Specifically, AuGe (thickness 100 nm) / Ni (thickness 15 nm) / Au (thickness 100 nm) is formed by vapor deposition or the like, and alloying treatment is performed by heat treatment at 390 ° C.
[0042]
ix) Thereafter, a silicon nitride film (not shown) as a protective film is deposited to a thickness of 200 nm over the entire area of the substrate 101 in order to improve the reliability of the device. The refractive index of this silicon nitride film is preferably 1.9 or more.
[0043]
x) Next, as shown in FIG. 6, a resist 114 is provided at a position where the transmission line 13 (wiring) should pass through the stepped portion of the Gunn diode 11 and the Schottky diode 12, and then the resist 114 is softened. Reflow by heat treatment. This is to prevent the transmission line 13 from being disconnected at each step.
[0044]
xi) Next, contact holes (not shown) are formed on the anode ohmic electrode 111 in the Gunn diode region A, on the cathode ohmic electrode 112, on the ohmic electrode 113 in the Schottky diode region B, and on the nGaAs layer 103, respectively. Form. Subsequently, a conductive film 115 (see FIG. 1) made of Ti (thickness 100 nm) / Au (thickness 100 nm) is deposited on the entire surface of the substrate 101 by vapor deposition or the like. The conductive film 115 is used not only as a power supply metal for forming the subsequent transmission line 13 (wiring) by plating but also as a Schottky electrode. By simultaneously forming the power supply metal and the Schottky electrode in this way, the manufacturing process can be simplified. In this case, refractory metals such as Ti, W, and Mo, refractory nitrides, refractory silicides, and Al can be used as Schottky electrode materials, but a material that can form a stable Schottky barrier should be selected. Is good. Note that the power supply metal and the Schottky electrode may be formed by separate processes.
[0045]
xii) Next, a resist having a film thickness of 15 μm is applied, patterning for forming the transmission line 116 is performed, and then Au plating with a thickness of 9 μm is performed. Thereafter, the resist is removed, the unnecessary conductive film 115 is removed by etching, and the reflowed resist 114 is further removed. Thereby, the transmission line 13 as shown in FIG. 1 is formed. In this embodiment, a coplanar line is used as the transmission line 13, but a microstrip line may be used. Further, although Au plating is used to form the transmission line 13, Cu plating can also be used for cost reduction.
[0046]
Thus, according to this manufacturing method, the Gunn diode 11 and the Schottky diode 12 can be successfully formed on the same substrate 101. That is, in this manufacturing method, since the Gunn diode 11 and the Schottky diode 12 are formed substantially in parallel, it is not necessary to perform an ion implantation step or a high-temperature heat treatment for ion activation after any diode is formed. Therefore, there is no problem that the contact resistance of the diode part produced earlier by the heat treatment is deteriorated or the epitaxial structure is deteriorated (heterojunction deterioration, concentration profile deterioration). Further, in this manufacturing method, since the dedicated Schottky electrode side low concentration semiconductor layer 103 is provided without using the contact layer of the Gunn diode 11, desired Schottky characteristics can be obtained. Further, when the Gunn diode 11 and the Schottky diode 12 are formed on the same substrate 101 in this manner, there are advantages of loss reduction and size reduction.
[0047]
In this embodiment, an n-type layer (nGaAs layer) is used as the Schottky electrode side low-concentration semiconductor layer 103 constituting the Schottky diode 12, but a p-type layer may be used. Since a Schottky electrode material different from the n-type can be used, the range of selection at the time of process construction is widened. The doping concentration of the Schottky electrode side low concentration semiconductor layer 103 is preferably set according to the application of the Schottky diode 12. For example, when the Schottky diode 12 is used for a mixer using a 60 GHz band, it is necessary to make the internal resistance lower than the impedance of the diode, specifically, the doping concentration is 2 × 10. ¹⁷ cm ^-3 The following is preferable. The film thickness is preferably as thin as 100 nm to 200 nm. Further, when the Schottky diode 12 is used as a varactor, it is necessary to change the capacitance due to the voltage, that is, change the depletion layer. ¹⁶ cm ^-3 The film thickness is preferably 400 nm or more. Further, by providing a gradient in the doping concentration profile, the resistance can be further reduced and the method of changing the capacitance can be changed.
[0048]
In this embodiment, a coplanar line is used, but an NRD (non-radiative dielectric) guide may be used. In that case, in the millimeter wave band, it becomes a low-loss transmission line as compared with a coplanar line or a microstrip line, and performance degradation can be prevented.
[0049]
In this embodiment, the resist 114 is reflowed at the stepped portion of the Gunn diode 11 and the Schottky diode 12 so that the transmission line 13 is not disconnected. Instead, the planarizing film 117 as shown in FIG. May be used. Specifically, a planarizing film 117 such as polyimide, benzocyclobutene, or spin-on glass is applied and formed, a contact hole mask (not shown) is formed, the planarizing film 117 is processed by dry etching, and each electrode is processed. Contact holes 117a, 117b, 117c, and 117d are formed at positions corresponding to. Thereafter, the transmission line 13 is formed in the same manner as described above. In this case, since the contact hole mask is formed on the planarizing film 117, photolithography of 1 μm or less is facilitated, and a fine contact hole can be formed. Therefore, each device size can be miniaturized.
[0050]
In this embodiment, the GaAs / AlGaAs system is used as the material of the Gunn diode 11 and the Schottky diode 12, but other semiconductors that generate negative resistance may be used. For example, when an InP / InGaAs system is used, characteristics such as efficiency at a high frequency of the Gunn diode are improved as compared with a GaAs / AlGaAs system.
[0051]
(Second Embodiment)
Generally speaking, epitaxial growth greatly affects the state of the lower layer. In the first embodiment, since the material of the Gunn diode 11 is laminated on the material of the Schottky diode 12, there are many InGaP layers and p-type GaAs that cause the crystal lattice to be distorted under the structure of the Gunn diode 11. It will be. In addition, since the active layer of the Gunn diode 11 has a low concentration and a large film thickness, epitaxial growth is difficult. Specifically, when the lattice of the active layer is distorted and defects increase, the carrier concentration decreases, making it difficult to obtain stable active layer characteristics. The change in the characteristics of the active layer greatly affects the oscillation frequency, efficiency, noise characteristics, etc. of the Gunn diode 11.
[0052]
Therefore, in the second embodiment, as shown in FIG. 8, the material of the Schottky diode 22 is laminated on the material of the Gunn diode 21 to stabilize the characteristics of the active layer of the Gunn diode 21. Will be described.
[0053]
FIG. 8 shows a schematic cross-sectional structure of a Gunn diode / Schottky diode integrated circuit to be manufactured by the semiconductor device manufacturing method of the second embodiment. In FIG. 8, a Gunn diode 21 as a negative resistance diode is provided in the Gunn diode region A, a Schottky diode 22 is provided in the Schottky diode region B, and a transmission line 23 is provided in the element isolation region C. The Gunn diode 21 in the region A includes an anode electrode side high concentration semiconductor layer 205, an etching stopper layer 206, negative resistance layers 207, 208, and 209, a cathode electrode side high concentration semiconductor layer 210, and an anode electrode side high concentration. An anode ohmic electrode 211 provided on the surface of the semiconductor layer 205 and a cathode ohmic electrode 212 provided on the surface of the cathode electrode side high concentration semiconductor layer 210 are included. On the other hand, the Schottky diode 22 in the region B includes a cathode electrode side high concentration semiconductor layer (ohmic electrode side high concentration semiconductor layer) 210, an etching stopper layer 204, a Schottky electrode side low concentration semiconductor layer 220, and a cathode electrode side. An ohmic electrode 213 provided on the surface of the high-concentration semiconductor layer 210 and an electrode (conductive) that forms a Schottky junction with the low-concentration semiconductor layer 220 provided on the surface of the low-concentration semiconductor layer 220 on the Schottky electrode side. 215). The transmission line 23 in the element isolation region C is composed of a laminate of a conductive film 215 and an Au film 216. An element isolation groove 230 is formed around the Gunn diode 21 and the Schottky diode 22.
[0054]
9 to 13 show a manufacturing process of the Gunn diode / Schottky diode integrated circuit.
[0055]
i) First, as shown in FIG. 9, on the semi-insulating GaAs substrate 201, the anode electrode side high concentration used as the material of the Gunn diode 21 by MBE (molecular beam epitaxial growth) or MOCVD (metal organic chemical vapor deposition) is used. N as a semiconductor layer ⁺ GaAs layer 205 (Si doping concentration 5 × 10 ¹⁸ cm ^-3 , Thickness 500 nm), nInGaP layer 206 as an etching stopper layer (Si doping concentration 3 × 10 ¹⁸ cm ^-3 , Thickness 20 nm), nGaAs layer 207 as an active layer (Si doping concentration 2 × 10 ¹⁶ cm ^-3 , Thickness 2000 nm), cathode layer having a wide band gap (nAl _0.35 Ga _0.65 As layer 208, Si doping concentration 5 × 10 ¹⁷ cm ^-3 , Thickness 50nm), nAl _x Ga _1-x As layer 209 (X = 0.35 → 0, Si doping concentration 5 × 10 ¹⁷ cm ^-3 , Thickness 20 nm), n as a high concentration semiconductor layer on the cathode electrode side ⁺ GaAs layer 210 (Si doping concentration 5 × 10 ¹⁸ cm ^-3 , Thickness 500 nm), nInGaP layer 204 (Si doping concentration 5 × 10 5) as an etching stopper layer ¹⁸ cm ^-3 , Thickness 20 nm), an nGaAs layer 220 (Si doping concentration of 1 × 10 10) as a low-concentration semiconductor layer on the Schottky electrode side which is a material of the Schottky diode 22 ¹⁷ cm ^-3 , Thickness of 150 nm) is epitaxially grown sequentially.
[0056]
ii) Next, a part of the Schottky diode region B (Schottky electrode region) is covered with a photoresist pattern or the like as a first mask (not shown), an etching solution containing hydrogen peroxide solution, phosphoric acid, hydrogen peroxide solution The nGaAs layer 220 existing in the region around the first mask is removed by etching using an etching solution containing, and the etching is stopped at the nInGaP layer 204 as an etching stopper layer. Thereby, as shown in FIG. 10, the nGaAs layer 220 is left in a patterned state.
[0057]
iii) Subsequently, etching is performed using hydrochloric acid with the first mask provided, and the nInGaP layer 204 existing in the region around the first mask is removed by etching. ⁺ The etching is stopped at the GaAs layer 210. At this time, with hydrochloric acid, n ⁺ The GaAs layer 210 is hardly etched. Therefore, n as a high concentration semiconductor layer on the cathode electrode side ⁺ The thickness of the GaAs layer 210 can be controlled substantially uniformly within the wafer surface, and variations between wafers can be reduced. At this time, the nInGaP layer 204 is used as an etching stopper layer, but an AlGaAs layer may be used instead. As the selective etching solution for the AlGaAs layer, hydrofluoric acid is preferably used.
[0058]
iv) Next, the entire Schottky diode region B and part of the Gunn diode region A (cathode region) are covered with a photoresist pattern or the like as a second mask (not shown), and an etching solution containing sulfuric acid and hydrogen peroxide solution is applied. Using an etching solution containing phosphoric acid and hydrogen peroxide, n exists in the region around the second mask. ⁺ GaAs layer 210, nAl _x Ga _1-x As layer 209, nAl _0.35 Ga _0.65 The As layer 208 and the nGaAs layer 207 are removed by etching, and the etching is stopped at the nInGaP layer 206 as an etching stopper layer. As a result, as shown in FIG. 10, the four layers 210, 209, 208, and 207 are left in a state where the patterns are processed. At this time, the nInGaP layer 206 is hardly etched by the etching solution. Although wet etching is performed here, dry etching using a chlorine-based gas may be performed instead. In the case of dry etching, since it is difficult to etch a layer containing In, the progress of etching stops in the nInGaP layer 206 as in the case of the wet etching described above.
[0059]
v) Subsequently, etching is performed using hydrochloric acid in a state where the second mask is provided, and the nInGaP layer 206 existing in a region around the second mask is removed by etching. ⁺ The etching is stopped at the GaAs layer 205. At this time, with hydrochloric acid, n ⁺ The GaAs layer 205 is hardly etched. In this way, etching with a total film thickness of 2000 nm or more can be performed uniformly and accurately within the wafer surface.
[0060]
vi) Next, the entire region of the Gunn diode region A and the entire region of the Schottky diode region B are covered with a photoresist pattern as a third mask (not shown), and an etching solution containing hydrogen peroxide solution, phosphoric acid, hydrogen peroxide solution N in the region C around the Gunn diode region A and the Schottky diode region B using an etching solution containing ⁺ The GaAs layer 205 is etched to form an element isolation groove 230 in the region C. As a result, as shown in FIG. 11, the Gunn diode region A and the Schottky diode region B are each formed in a mesa shape and are substantially electrically separated. At this time, separation by ion implantation may be performed instead of mesa separation. In such a case, the level difference becomes lower than that of mesa separation, and subsequent resist coating patterning becomes easy.
[0061]
vii) Next, as shown in FIG. 12, n in the Gunn diode region A ⁺ The surface of the GaAs layer 205, n ⁺ The surface of the GaAs layer 210, n in the Schottky diode region B ⁺ Ohmic electrodes 211, 212, and 213 are formed on the surface of the GaAs layer 210, respectively. Specifically, AuGe (thickness 100 nm) / Ni (thickness 15 nm) / Au (thickness 100 nm) is formed by vapor deposition or the like, and alloying treatment is performed by heat treatment at 390 ° C.
[0062]
viii) Thereafter, a silicon nitride film (not shown) as a protective film is deposited to a thickness of 200 nm over the entire area of the substrate 201 in order to improve the reliability of the device. The refractive index of this silicon nitride film is preferably 1.9 or more.
[0063]
ix) Next, as shown in FIG. 13, a resist 214 is provided in a step portion between the Gunn diode 21 and the Schottky diode 22 where the transmission line 23 (wiring) should pass, and then the resist 214 is softened. Reflow by heat treatment. This is to prevent the transmission line 23 from being disconnected at each step.
[0064]
x) Next, contact holes (not shown) are formed on the anode ohmic electrode 211, the cathode ohmic electrode 212, the ohmic electrode 213 in the Schottky diode region B, and the nGaAs layer 220 in the Gunn diode region A, respectively. Form. Subsequently, a conductive film 215 (see FIG. 8) made of Ti (thickness 100 nm) / Au (thickness 100 nm) is deposited on the entire surface of the substrate 201 by vapor deposition or the like. The conductive film 215 is used not only as a power supply metal for forming the subsequent transmission line 23 (wiring) by plating but also as a Schottky electrode. By simultaneously forming the power supply metal and the Schottky electrode in this way, the manufacturing process can be simplified. In this case, refractory metals such as Ti, W, and Mo, refractory nitrides, refractory silicides, and Al can be used as Schottky electrode materials, but a material that can form a stable Schottky barrier should be selected. Is good. Note that the power supply metal and the Schottky electrode may be formed by separate processes.
[0065]
xi) Next, a resist having a film thickness of 15 μm is applied, patterning for forming the transmission line 216 is performed, and then Au plating with a thickness of 9 μm is performed. Thereafter, the resist is removed, the unnecessary conductive film 215 is removed by etching, and the reflowed resist 214 is further removed. Thereby, the transmission line 23 as shown in FIG. 8 is formed. In this embodiment, a coplanar line is used as the transmission line 23, but a microstrip line may be used. Further, although Au plating is used to form the transmission line 23, Cu plating can also be used for cost reduction.
[0066]
Thus, according to this manufacturing method, the Gunn diode 21 and the Schottky diode 22 can be successfully formed on the same substrate 201. That is, in this manufacturing method, since the Gunn diode 21 and the Schottky diode 22 are formed substantially in parallel, it is not necessary to perform an ion implantation process or a high-temperature heat treatment for ion activation after any diode is formed. Therefore, there is no problem that the contact resistance of the diode part produced earlier by the heat treatment is deteriorated or the epitaxial structure is deteriorated (heterojunction deterioration, concentration profile deterioration). In this manufacturing method, since the dedicated Schottky electrode side low concentration semiconductor layer 220 is provided without using the contact layer of the Gunn diode 21, desired Schottky characteristics can be obtained. Further, when the Gunn diode 21 and the Schottky diode 22 are formed on the same substrate 201 as described above, there are advantages of loss reduction and size reduction.
[0067]
In this embodiment, an n-type layer (nGaAs layer) is used as the Schottky electrode side low-concentration semiconductor layer 220 constituting the Schottky diode 22, but a p-type layer may be used. Since a Schottky electrode material different from the n-type can be used, the range of selection at the time of process construction is widened. The doping concentration of the low-concentration semiconductor layer 220 on the Schottky electrode side is preferably set according to the application of the Schottky diode 22. For example, when the Schottky diode 22 is used for a mixer that uses a 60 GHz band, it is necessary to make the internal resistance lower than the impedance of the diode. Specifically, the doping concentration is 2 × 10. ¹⁷ cm ^-3 The following is preferable. The film thickness is preferably as thin as 100 nm to 200 nm. Further, when the Schottky diode 22 is used as a varactor, it is necessary to change the capacitance due to the voltage, that is, to change the depletion layer. ¹⁶ cm ^-3 The film thickness is preferably 400 nm or more. Further, by providing a gradient in the doping concentration profile, the resistance can be further reduced and the method of changing the capacitance can be changed.
[0068]
In this embodiment, a coplanar line is used, but an NRD (non-radiative dielectric) guide may be used. In that case, in the millimeter wave band, it becomes a low-loss transmission line as compared with a coplanar line or a microstrip line, and performance degradation can be prevented.
[0069]
In this embodiment, the GaAs / AlGaAs system is used as the material for the Gunn diode 21 and the Schottky diode 22, but other semiconductors that generate negative resistance may be used. For example, when an InP / InGaAs system is used, characteristics such as efficiency at a high frequency of the Gunn diode are improved as compared with a GaAs / AlGaAs system.
[0070]
In this embodiment, element isolation (isolation) is performed between the Gunn diode 21 and the Schottky diode 22, but the present invention is not limited to this. As shown in FIG. 14, a region where the cathode of the Gunn diode 21 and the anode of the Schottky diode are connected (n ⁺ (GaAs layer) 210. In this case, the transmission line between the Gunn diode 21 and the Schottky diode 22 can be omitted, and the transmission line loss can be eliminated. This modification is not limited to this embodiment, and can be similarly performed in the first embodiment.
[0071]
(Third embodiment)
FIG. 17 shows an equivalent circuit of the voltage controlled oscillator (hereinafter referred to as “VCO”) of the third embodiment configured by the Gunn diode / Schottky diode integrated circuit shown in FIG. 1 or FIG. This VCO includes an oscillation element 601, a variable capacitance element (varactor) 602, a λ / 4 long open stub 604, and an output line 603 having an impedance Zo of 50Ω. For example, the Gunn diode 11 in FIG. 1 constitutes the oscillation element 601, the Schottky diode 12 constitutes the varactor 602, and the transmission line 13 constitutes the λ / 4 long open stub 604 and the output line 603, respectively. Alternatively, the Gunn diode 21 in FIG. 8 constitutes the oscillation element 601, the Schottky diode 22 constitutes the varactor 602, and the transmission line 23 constitutes the λ / 4 long open stub 604 and the output line 603, respectively. For simplicity, in the following description, it is assumed that the Gunn-Schottky diode integrated circuit shown in FIG. 1 constitutes a VCO.
[0072]
In this VCO, the oscillation element 601 composed of the Gunn diode 11 and the varactor 602 composed of the Schottky diode 12 are formed on the same substrate 101 (in the same chip). Bond loss etc.) can be reduced, and phase noise can be reduced. Therefore, high performance can be realized.
[0073]
At this time, the capacitance of the varactor 602 is varied by bias application, but is also variably set by the junction area of the Schottky diode 12 at the design stage. For example, the capacitance of the Schottky junction formed by the nGaAs layer 103 and the conductive film 115 in FIG. 1 has a junction area of 50 μm. ² Is about 30 fF in the zero bias state, but increases as the junction area increases. Further, the capacity of the varactor 602 is variably set by changing the impurity concentration and film thickness of the nGaAs layer 103. Thereby, the capacitance value used in a necessary frequency band can be selected.
[0074]
In addition, when it is necessary to increase the Q value of the VCO, the hybrid type VCO (conventional) has a dielectric resonator manufactured separately and mounted on the same substrate. If it is bad, there is a problem that the coupling of the electromagnetic field deteriorates and a sufficient effect cannot be obtained. In particular, since the wavelength is short in the millimeter wave band, high accuracy is required. On the other hand, in this embodiment, since the VCO is monolithic, dielectric resonators can be accurately formed at the same time in each VCO at the wafer process stage, and variation in characteristics between chips can be suppressed. . Specifically, after the transmission line 13 forming step shown in FIG. 1 at the wafer process stage, a dielectric is deposited by sputtering or vapor deposition, or a sol-gel dielectric is spin-coated, A dielectric film is formed over the entire area of the substrate 101. Next, an etching mask made of resist or the like is formed by performing photolithography, and unnecessary portions of the dielectric film are etched away. Thereby, a dielectric resonator is formed on each VCO. Since the manufacturing accuracy of the etching mask by photolithography can be 1 μm or less, the distance between the dielectric resonator and the transmission line 13 can be controlled with high accuracy.
[0075]
Further, according to the VCO of this embodiment, in addition to the loss reduction and downsizing, there is an advantage that the oscillation frequency is stabilized when mounted on the package. Details will be described with reference to FIG. FIG. 15A shows an example in which the VCO chip 911 of this embodiment is mounted on a certain package. This package includes an alumina member 912 having a recess for receiving the VCO chip 911, an alumina member 913 forming a side wall, and a lid 915, which are stacked on a metal ground 910. The VCO chip 911 is accommodated in the recess of the alumina member 912, and the transmission line of the VCO chip and a transmission line (not shown) formed on the upper surface of the alumina member 912 are connected by an Au wire 914. On the other hand, FIG. 15B shows a conventional example in which a Gunn diode 916 and a Schottky diode 917 are mounted as separate chips in the same type package. In this conventional example, the Gunn diode 916 is housed in the recess of the alumina member 912, but the Schottky diode 917 is mounted on the upper surface of the alumina member 912. As can be seen by comparing these figures, in the mounting form of FIG. 15A, there is no need to mount a chip-like element on the upper surface of the alumina member 912, so the height h of the package is lowered accordingly. be able to. Therefore, according to the mounting form of FIG. 15A, the stray capacitance in the package can be reduced, and the oscillation frequency can be stabilized. When the stray capacitance in the package is large, there is a problem that unnecessary oscillation occurs in the package or the oscillation of the VCO stops. In particular, in a VCO in the millimeter wave band, since the oscillation frequency is high, oscillation tends to occur lower than the necessary oscillation frequency. Therefore, it is very important to keep the height h of the package low as in the mounting form of FIG.
[0076]
FIG. 16A shows an example in which a millimeter wave transmitter is configured using the oscillator 901 made of the VCO shown in FIG. FIG. 16B shows an example in which a millimeter wave receiver is configured using the same oscillator 901.
[0077]
The millimeter wave transmitter shown in FIG. 16A is formed on the same substrate 101 as the mixer 902 composed of another Schottky diode 12 formed on the same substrate 101 in FIG. In addition, a filter 903 including another transmission line 13, a power amplifier 904, and an antenna 905 are provided. The millimeter wave receiver shown in FIG. 16B is formed on the same substrate 101 as the mixer 902 composed of another Schottky diode 12 formed on the same substrate 101 in FIG. In addition, a filter 903 including another transmission line 13, a low noise amplifier 906, and an antenna 905 are provided.
[0078]
Elements other than the power amplifier 904 in FIG. 16A and elements other than the low noise amplifier 906 in FIG. 16B are the same substrate by the manufacturing method described in the first embodiment (or the second embodiment), respectively. 101 can be formed simultaneously. The power amplifier 904 and the low noise amplifier 906 are separately manufactured in the form of transistors and mounted on a package. However, if the local signal from the oscillator 901 is sufficiently large, the power amplifier 904 and the low noise amplifier 906 can be omitted. This means that the millimeter wave band transmitter and receiver can be monolithic.
[0079]
As described above, the performance of the mixer 902, that is, the high-frequency characteristics can be improved by controlling the etching to reduce the thickness of the low-concentration semiconductor layer 103 on the Schottky electrode side when forming the Schottky diode 12.
[0080]
【The invention's effect】
As apparent from the above, according to the method for manufacturing a semiconductor device of the present invention, at least a negative resistance diode and a Schottky diode can be successfully formed on the same substrate.
[0081]
In addition, the oscillator according to the present invention can achieve high performance by including a semiconductor device manufactured by such a method of manufacturing a semiconductor device.
[Brief description of the drawings]
FIG. 1 is a diagram showing a schematic cross-sectional structure of a Gunn diode / Schottky diode integrated circuit to be manufactured by a semiconductor device manufacturing method according to a first embodiment of the present invention;
Sectional drawing explaining 1)
FIG. 2 is a process cross-sectional view illustrating part of the manufacturing process of the integrated circuit.
FIG. 3 is a process cross-sectional view illustrating part of the manufacturing process of the integrated circuit.
FIG. 4 is a process cross-sectional view illustrating part of the manufacturing process of the integrated circuit.
FIG. 5 is a process cross-sectional view illustrating a part of the manufacturing process of the integrated circuit.
FIG. 6 is a process cross-sectional view illustrating part of the manufacturing process of the integrated circuit.
FIG. 7 is a diagram showing a modification of the Gunn diode / Schottky diode integrated circuit of FIG. 1;
FIG. 8 is a diagram showing a schematic cross-sectional structure of a Gunn diode / Schottky diode integrated circuit to be manufactured by the semiconductor device manufacturing method according to the second embodiment of the present invention;
FIG. 9 is a process cross-sectional view illustrating a part of the manufacturing process of the integrated circuit.
FIG. 10 is a process sectional view explaining a part of the manufacturing process of the integrated circuit.
FIG. 11 is a process cross-sectional view illustrating part of the manufacturing process of the integrated circuit.
FIG. 12 is a process sectional view illustrating a part of the manufacturing process of the integrated circuit.
FIG. 13 is a process cross-sectional view illustrating a part of the manufacturing process of the integrated circuit.
14 is a diagram showing a modified example of the Gunn diode / Schottky diode integrated circuit of FIG. 8;
FIG. 15A is a diagram showing a cross section of the voltage controlled oscillator (VCO) of the third embodiment mounted in a package, and FIG. 15B is a Gunn diode and a Schottky diode in the same type package. It is a figure which shows the cross section of the prior art example which mounted these as another chip | tip.
FIG. 16A is a diagram showing a configuration example of a millimeter wave transmitter including a VCO of the third embodiment, and FIG. 16B is a diagram of a millimeter wave receiver including the VCO of the third embodiment. It is a figure which shows the example of a structure.
FIG. 17 is a diagram showing an equivalent circuit of the voltage controlled oscillator (VCO) of the third embodiment configured by the Gunn diode / Schottky diode integrated circuit of FIG. 1 or FIG. 8;
FIG. 18 is a process cross-sectional view illustrating a known method for manufacturing an IMPATT diode.
[Explanation of symbols]
11,21 Gunn diode
12,22 Schottky diode
13,23 Transmission line
101 Semi-insulating GaAs substrate
102 High concentration semiconductor layer on ohmic electrode side
103,220 Schottky electrode side low concentration semiconductor layer
105, 205 High concentration semiconductor layer on the anode electrode side
110, 210 High concentration semiconductor layer on the cathode electrode side
111, 211 anode ohmic electrode
112,212 Cathode ohmic electrode
113,213 Ohmic electrode
115,215 conductive film

Claims

A method of manufacturing a semiconductor device, wherein at least a negative resistance diode and a Schottky diode are formed on the same substrate,
On the substrate, an ohmic electrode side high concentration semiconductor layer and a Schottky electrode side low concentration semiconductor layer which are the materials of the Schottky diode, and an anode electrode side high concentration semiconductor layer which is the material of the negative resistance diode, a negative resistance A step of laminating the characteristic layer and the cathode electrode side high concentration semiconductor layer in this order;
Etching is performed using a first mask that covers a part of the region where the negative resistance diode is to be formed, and the high concentration semiconductor layer on the cathode electrode side and the negative resistance characteristic layer existing in the region around the first mask Removing the
Etching using a second mask covering the entire region where the negative resistance diode is to be formed, and removing the anode electrode side high concentration semiconductor layer existing in the region around the second mask;
Etching is performed using a third mask that covers the entire region where the negative resistance diode is to be formed and a part of the region where the Schottky diode is to be formed, so that the Schottky existing in the region around the third mask is formed. Removing the electrode-side low-concentration semiconductor layer;
The surface of the anode electrode side high concentration semiconductor layer and the surface of the cathode electrode side high concentration semiconductor layer in the region where the negative resistance diode is to be formed, and the ohmic electrode side high concentration semiconductor in the region where the Schottky diode is to be formed Forming a ohmic electrode on each surface of the layer, and forming a Schottky electrode on the surface of the low concentration semiconductor layer on the Schottky electrode side in the region where the Schottky diode is to be formed Manufacturing method.

In the manufacturing method of the semiconductor device according to claim 1,
Etching is performed using a fourth mask that covers the entire region where the negative resistance diode is to be formed and the entire region where the Schottky diode is to be formed, so that the gap between the negative resistance diode and the Schottky diode is obtained. A method for manufacturing a semiconductor device, comprising a step of forming an isolation trench between elements.

3. The method of manufacturing a semiconductor device according to claim 1, wherein the ohmic electrode or the Schottky electrode is formed and a transmission line connected to the ohmic electrode or the Schottky electrode is formed. Method.

In the manufacturing method of the semiconductor device according to claim 1, 2, or 3,
An etching stopper layer is formed between the Schottky electrode side low concentration semiconductor layer and the anode electrode side high concentration semiconductor layer, and etching using the second mask is stopped at the etching stopper layer. A method for manufacturing a semiconductor device.

A method of manufacturing a semiconductor device, wherein at least a negative resistance diode and a Schottky diode are formed on the same substrate,
On the substrate, a high concentration semiconductor layer on the anode electrode side serving as a material for the negative resistance diode, a high concentration semiconductor layer on the negative resistance characteristic layer and a cathode electrode side, and a low concentration on the Schottky electrode side serving as a material for the Schottky diode A step of laminating semiconductor layers in this order;
Etching using a first mask covering a part of the region where the Schottky diode is to be formed, and removing the low concentration semiconductor layer on the Schottky electrode side existing in the region around the first mask;
Etching is performed using a second mask that covers the entire region where the Schottky diode is to be formed and a part of the region where the negative resistance diode is to be formed, so that the cathode exists in the region around the second mask. Removing the electrode side high concentration semiconductor layer and the negative resistance characteristic layer;
The surface of the anode electrode side high concentration semiconductor layer and the surface of the cathode electrode side high concentration semiconductor layer in the region where the negative resistance diode is to be formed, and the cathode electrode side high concentration semiconductor in the region where the Schottky diode is to be formed Forming a ohmic electrode on each surface of the layer, and forming a Schottky electrode on the surface of the low concentration semiconductor layer on the Schottky electrode side in the region where the Schottky diode is to be formed Manufacturing method.

In the manufacturing method of the semiconductor device according to claim 5,
Etching is performed using a third mask that covers the entire region where the negative resistance diode is to be formed and the entire region where the Schottky diode is to be formed, so that the gap between the negative resistance diode and the Schottky diode is obtained. A method for manufacturing a semiconductor device, comprising a step of forming an isolation trench between elements.

7. The method of manufacturing a semiconductor device according to claim 5, wherein the ohmic electrode or the Schottky electrode is formed and a transmission line connected to the ohmic electrode or the Schottky electrode is formed. Method.

In the manufacturing method of the semiconductor device of Claim 5, 6 or 7,
An etching stopper layer is formed between the cathode electrode side high concentration semiconductor layer and the Schottky electrode side low concentration semiconductor layer, and etching using the first mask is stopped at the etching stopper layer. A method for manufacturing a semiconductor device.

A semiconductor device manufactured by the method for manufacturing a semiconductor device according to claim 3 or 7, wherein the negative resistance diode is an oscillation element, the Schottky diode is a variable capacitance element, and the transmission line is an open stub or a short stub. An oscillator characterized by comprising: