JP3921437B2

JP3921437B2 - 半導体装置の製造方法

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Publication number: JP3921437B2
Application number: JP2002303452A
Authority: JP
Inventors: 和人池田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-10-17
Filing date: 2002-10-17
Publication date: 2007-05-30
Anticipated expiration: 2022-10-17
Also published as: JP2004140181A; US20040092123A1; US7011734B2

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にシリコン表面にシリサイド層を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置において、半導体に不純物を添加することにより、導電度を調整できる。但し、金属と同程度の低抵抗率は得られない。ＭＯＳトランジスタのゲート電極や、ソース／ドレイン電極の抵抗は低いほど望ましい。電極領域の抵抗を低減させるため、シリコン層の上にシリサイド層を形成することが行われる。シリコン層の上に、ＮｉやＣｏ等のシリサイド化可能な金属を堆積し、加熱すると、シリサイド反応が生じる。絶縁層の上ではシリサイド反応は生じないため、下地のシリコン表面の上にのみシリサイド層を形成することができる。この工程をサリサイド工程と呼ぶ。
【０００３】
シリサイド反応を２段階に分割し、先ず１次アニールにより中間的シリサイドを生成する反応を生じさせ、未反応の金属を除去した後２次シリサイド反応を生じさせ、低抵抗率のシリサイドを形成することが行われている。
【０００４】
シリサイド化可能な金属層を形成した後、その表面を酸素透過能の小さいＴｉＮ等のキャップ層で覆い、シリサイド化可能金属層の酸化を防ぐ技術が報告されている。１次アニールは例えば４００〜５５０℃で行われ、２次アニールは７５０〜９００℃で行われる（ＩＥＤＭ９５〜４４９）。
【０００５】
シリコン基板を過熱した状態で、シリサイド化可能な金属層をスパッタすることも報告されている。例えば、シリコン基板を４５０℃に保ち、Ｃｏ膜をスパッタし、続いて真空中で４５０℃を保ちその場アニールを行う。さらに窒素雰囲気中で１次アニールを行い、未反応Ｃｏ膜を除去する。その後窒素雰囲気中で２次アニールを行なう（ＩＥＤＭ９５−４４５）。
【０００６】
特開平１１−１１１６４２号公報は、自然酸化膜等の多孔性絶縁層をバリア層としてシリコン基板上に形成し、その上に例えば４５０℃の高温でＣｏをスパッタすることを提案している。Ｃｏ膜スパッタ後、その場アニールを行うことにより、堆積したＣｏ膜の全量をシリコン基板と反応させる。その後未反応Ｃｏ層、バリア層を除去し、窒素雰囲気中６００℃の１次アニール、窒素雰囲気中８００℃の２次アニールを行なう。
【０００７】
又、バリア層を用いず、シリコン基板を４００℃に加熱し、０．０５〜３ｎｍ／ｓｃｅの低速でスパッタリングを行い、スパッタしたＣｏを全量基板と反応させ、その後６００℃の１次アニール、８００℃の２次アニールを行うことも提案している。なお、両実施例において、スパッタリングはスパッタ室を一旦１０^-9ｔｏｒｒの真空度に排気した後行われている。
【０００８】
特開平１１−２３３４５６号公報は、３００℃〜５００℃にシリコン基板を加熱し、コバルトを含む材料をスパッタリングし、窒素雰囲気中４５０℃〜６５０℃で１次アニールを行ない、未反応部分を除去した後、窒素雰囲気中７００℃〜９００℃で２次アニールを行うことを提案している。真空度の開示はない。
【０００９】
このように、種々のシリサイド工程が提案されているが、電気特性に優れ、制御性に優れたシリサイド化工程の詳細は未だ十分解明されているとは言えない。
【００１０】
【非特許文献１】
ＩＥＤＭ９５〜４４９
【非特許文献２】
ＩＥＤＭ９５〜４４５
【特許文献１】
特開平１１−１１１６４２号公報
【特許文献１】
特開平１１−２３３４５６号公報
【００１１】
【発明が解決しようとする課題】
本発明の目的は、電気特性に優れ、制御性の良いシリサイド化工程を含む半導体装置の製造方法を提供することである。
【００１２】
本発明の他の目的は、製造設備を過度に複雑化することなく、電気的特性、形状安定性に優れたシリサイド化工程を含む半導体装置の製造方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明の１観点によれば、スパッタ室内の圧力を（ａ）９×１０^-8ｔｏｒｒ以下に真空排気し、シリコン基板を３３０℃〜３９５℃に加熱する工程と、（ｂ）加熱された前記シリコン基板上にＣｏをスパッタする工程と、（ｃ）アニールにより前記シリコン基板と前記Ｃｏを反応させ、前記シリコン基板上にＣｏシリサイドを形成する工程と、を含む半導体装置の製造方法が提供される。
【００１４】
【発明の実施の形態】
半導体装置の微細化が進み、ＭＯＳトランジスタの寸法が微細化すると、従来用いていた技術では対応できなくなる現象が生じる。Ｃｏシリサイドは、Ｎｉシリサイドのように寸法縮小に伴い、面積当りの抵抗率が減少する現象を伴わない点で、優れたシリサイド材料であるが、リーク電流が増大しやすい性質を有する。リーク電流の原因はスパイクの形成等によるものと説明されている。本発明者は、電気的特性に優れ、制御性の良いシリサイド化工程を見出すため、種々の実験を行なった。
【００１５】
図１（Ａ）〜（Ｅ）は、Ｓｉ基板上に条件を変えて堆積したＣｏスパッタ層の形状を示す走査型電子顕微鏡（ＳＥＭ）表面観察像を示す写真である。
図１（Ａ）〜（Ｃ）は、厚さ３０ｎｍのＣｏ層を高温スパッタした場合を示す。図１（Ａ）においては、スパッタリング前のスパッタ室内真空度を２×１０^-7ｔｏｒｒとし、基板温度４５０℃でスパッタリングした。スパッタされたＣｏ膜の表面は凹凸が激しいものであることが分る。
【００１６】
図１（Ｂ）は、スパッタ前のスパッタ室内真空度を５×１０^-8ｔｏｒｒとし、Ｓｉ基板温度４７５℃で３０ｎｍ厚のＣｏ膜をスパッタした時の観察像である。図１（Ａ）と較べると、表面の凹凸は大幅に減少している。しかしながら、部分的に未だ凹凸が存在する。
【００１７】
真空度を向上すると表面の凹凸が減少するこの現象は、真空度が悪いと、基板表面に異物（不純物）が付着し、堆積したＣｏ層と何らかの相互作用を示すものと考えられる。
【００１８】
図１（Ｃ）は、スパッタ前の真空度を５×１０^-8ｔｏｒｒとし、Ｓｉ基板温度を少し下げて、４５０℃とし、３０ｎｍ厚のＣｏ膜をスパッタした時に観察像である。全体的にほぼ一様な表面を有するＣｏ膜が形成されていることが分る。基板温度を下げると、膜表面の凹凸を減少できるようである。
【００１９】
これらの結果を総合すると、真空度が低い場合、Ｃｏ膜をスパッタしても平坦な表面を得ることは難しく、凹凸の多い表面を有するＣｏ膜を形成する。真空度を１０^-7ｔｏｒｒから１０^-8ｔｏｒｒに向上すると、堆積したＣｏ膜表面のモホロジは大幅に改善される。表面モホロジは、堆積温度にも依存する。
【００２０】
図１（Ｄ）は、図１（Ｃ）と同一の条件、すなわちスパッタ前の真空度を５×１０^-8ｔｏｒｒ、Ｓｉ基板温度を４５０℃とし、膜厚を減少して６ｎｍ厚のＣｏ膜を堆積した場合の表面の観察像である。一般的には、厚さを薄くすると表面の平坦性を保ち難くなる。６ｎｍの厚さとしてもほぼ一様な表面が得られている。
【００２１】
図１（Ｅ）は、真空度を少し悪くして６×１０^-8ｔｏｒｒとし、その他の条件を図１（Ｄ）と同一として形成した６ｎｍ厚のＣｏ膜の表面観察像を示す。真空度が５×１０^-8ｔｏｒｒから６×１０^-8ｔｏｒｒに劣化しているが、ほぼ均一な表面が得られている。
【００２２】
図１に示した実験結果からは、加熱したＳｉ基板上にＣｏ膜をスパッタリングする際、スパッタ前の処理室内の真空度、及びスパッタリング時のＳｉ基板の温度がスパッタしたＣｏ膜の特性に大きな影響を与えることが分る。
【００２３】
図２（Ａ）〜（Ｃ）は、スパッタ時のＳｉ基板温度を変えた場合の堆積膜の形態を示す透過型電子顕微鏡（ＴＥＭ）観察像を示す。本実験においては、Ｓｉ基板上に先ず厚さ５ｎｍのＣｏ膜をＳｉ基板温度を変えてスパッタリングで堆積し、その後厚さ約３０ｎｍのＴｉＮ層を温度１５０℃でスパッタリングで堆積した。なお、１５０℃のスパッタリング温度は、スパッタリング工程の安定性のために採用されている加熱温度である。
【００２４】
図２（Ａ）、（Ｂ）は、スパッタ前の真空度を２×１０^-8ｔｏｒｒ、Ｓｉ基板温度を３５５℃及び２８０℃とし、５ｎｍ厚のＣｏ膜をスパッタリングで堆積し、その上にＴｉＮ膜を１５０℃で堆積したサンプルの写真である。
【００２５】
図２（Ａ）においては、Ｃｏ層は観察されない。３５５℃の基板温度でスパッタしたＣｏは、Ｓｉ基板と反応もしくは混合し、ＣｏＳｉ_xあるいはＣｏ＋Ｓｉ混合物と考えられる層となっている。スパッタしたＣｏの全量がＳｉ中に入り込み（または表面層のＳｉと混合され）、ＣｏとＳｉの混じった層となっている。その上にＴｉＮ層が形成されている。
【００２６】
図２（Ｂ）は、２８０℃のＳｉ基板温度でＣｏを堆積した場合を示す。Ｓｉ基板表面上には、図２（Ａ）同様ＣｏとＳｉの混じった（ＣｏＳｉ_xあるいはＣｏ＋Ｓｉ混合物）層が形成され、その上にＣｏ層が形成されている。温度が低いと，スパッタしたＣｏとＳｉ基板との相互作用（反応）が低下するようである。
【００２７】
なお、一旦低温でスパッタリングし、その後温度を例えば３５５℃に上昇しても、最初から高温（例えば３５５℃）に維持したＳｉ基板上にスパッタした場合と同様の堆積層は得られないこともある。これらの結果から、上述のＣｏとＳｉの混じった層は、基板加熱とスパッタエネルギとの相乗効果によって生成されると考えられる。この層を混和層と呼ぶ。
【００２８】
図２（Ｃ）は、念の為に基板温度を３０℃とし、その上にＣｏ層、ＴｉＮ層をスパッタした場合の状態を示すＴＥＭ写真である。なお、この例においてはスパッタ前の真空度は３×１０^-8ｔｏｒｒであった。３０℃の基版温度でＣｏをスパッタした時は、ＣｏとＳｉの混和層は観察されず、Ｓｉ基板上にＣｏ層が形成され、その上にＴｉＮ層が形成された。
【００２９】
このように、Ｓｉ基板を加熱し、その表面上にＣｏ膜をスパッタすると、基板温度に応じてスパッタされたＣｏとＳｉ基板とが反応もしくは混合し、ＣｏとＳｉの混和層を形成し得る。Ｃｏ層中のＣｏ原子は、Ｓｉ原子と出会うためにはＣｏ層中を移動しなければならない。混和層中のＣｏは、直ちにまたは極めてわずかな移動でＳｉ原子と出会うことができるであろう。この初期状態の差により、その後の熱処理の効果が異なることが以下の実験によっても示されている。
【００３０】
図３（Ａ）、（Ｂ）は、Ｃｏ層スパッタリング時のＳｉ基板温度と、２次アニール温度とを変えた場合のコンタクトの特性を示すグラフである。
Ｂイオンをイオン注入し、活性化アニールを行なった後、厚さ約６ｎｍのＣｏをスパッタリングした。スパッタリング前の真空度は６×１０^-8ｔｏｒｒであった。比較例として従来技術に従い意図的な加熱をせず、スパッタリングを行ったサンプルも作成した。すなわち、Ｃｏスパッタリングを基板温度１５０℃で行い、１次アニールを５００℃、３０秒間窒素雰囲気中で行い、２次アニールを８４０℃で行なった。
【００３１】
高温スパッタリングを採用したサンプルにおいては、Ｃｏ層を基板温度４５０℃でスパッタし、ＴｉＮ層で覆い、５００℃、３０秒間の１次アニールを窒素雰囲気中で行った後、２次アニールを７００℃で窒素雰囲気中で行った。スパッタリング時の温度が高いサンプルに対しては２次アニールの温度を下げても十分な低抵抗化が行える。
【００３２】
図３（Ａ）は、得られたサンプルの抵抗特性を示す。横軸が抵抗値を任意目盛で示し、縦軸が累積確率を示す。従来技術による確率曲線ｃ１と較べ、高温スパッタし、２次アニールの温度を下げたサンプルによる特性ｐ１は、抵抗値が大幅に減少していることが分かる。その理由を解明するため、基板内深さ方向のＢ濃度を測定した。
【００３３】
図３（Ｂ）は、サンプル中のＢの濃度分布を示すグラフである。横軸はコバルトシリサイド表面からの深さを任意目盛で示し、縦軸はホウ素濃度ｃｍ^-3で示す。コバルトシリサイドとシリコンとの界面位置を矢印で示す。従来例によるサンプルｃ１においては、シリサイド層との界面近傍のホウ素濃度が落ち込んでいることが観察される。加熱スパッタリングを採用し、２次アニールの温度を下げたサンプルｐ１においては、界面近傍のホウ素濃度は、一様ではないが、サンプルｐ１と較べるとかなり高く維持されている。
【００３４】
サンプルｃ１においては、シリサイドと接するシリコン領域のホウ素濃度が低下しているため、コンタクト抵抗が高くなったものと考えられる。サンプルｐ１においては、シリサイドとの界面におけるシリコン中のホウ素濃度が高く維持されているため、得られるコンタクト抵抗が小さいものと考えられる。
【００３５】
図３（Ａ），（Ｂ）の実験によれば、２次アニール温度を高くすると、シリサイド層に半導体中の不純物が吸い寄せられ、実効的不純物濃度が低下し、コンタクト抵抗が高くなってしまうことが分かる。２次アニール温度を下げることにより、シリサイド領域に吸収される不純物量を制限し、コンタクト抵抗を高く維持することが可能となる。
【００３６】
上述の実験では２次アニールは、７００℃で行ったが、２次アニール温度を４５０℃〜７５０℃とすることが良好な結果を得ることが可能であろう。２次アニール温度を５００℃〜７００℃とすることがより好ましいであろう。
【００３７】
１次アニールは、一般的に金属とシリコンとの間で１次シリサイド反応を生じさせるためのもので、２次アニールより低温でおこなわれる。高温スパッタを行うと、シリサイド反応が既に生じる、またはシリサイド反応を生じやすい状態を発生させるとも考えられる。１次アニールは高温スパッタと合わせて中間状態のシリサイドを生じさせればよく、低温スパッタリングと較べ、１次アニールの負荷が減少すると考えられる。１次アニール温度を下げることが可能となる。同一温度であれば、アニール時間を短縮できる。
【００３８】
例えば１次アニールとして、４５０℃〜５５０℃の温度を採用できる。但し２次アニール温度よりも低い温度とする。
スパッタリング時の基板温度を昇温し、２次アニール温度を降温することにより、コンタクト抵抗を低減することが可能となる。しかし、スパッタリング時の基板温度を昇温すると、形成される混和層が、リーク原因を生成することが考えられる。又、スパッタした金属とシリコン基板との反応が制御性良く行われるか否かも問題となる。
【００３９】
先ず、Ｓｉ基板にＢイオンを注入し、ｐ型ウエルを形成する。このｐ型ウエル内にＰイオンを注入し、ｎ型領域を形成する。活性化アニールを行った後、表面を清浄化し、スパッタリングチャンバに基板を搬入し、スパッタ前の真空度を２×１０^-8ｔｏｒｒとし、種々の基板温度で高温スパッタリングを行い、厚さ５ｎｍのＣｏ膜を堆積する。なお、基板温度によって、純粋なＣｏ膜は形成されず、ＣｏとＳｉの混和層が形成される。５ｎｍのＣｏ膜の膜厚は、絶縁層上のＣｏ膜の膜厚である。
【００４０】
Ｃｏのスパッタリングに続いて、厚さ約３０ｎｍのＴｉＮキャップ層を形成する。１次アニールは５２０℃、３０秒間、窒素雰囲気中で行い、２次アニールは７００℃、３０秒間窒素雰囲気中で行なった。
【００４１】
スパッタ時の基板温度を、４４５℃（＃７）、４０５℃（＃８）、３８０℃（＃９）、３５５℃（＃１０）、３３０℃（＃１１）、２８０℃（＃１２）とした。これらのサンプルにおいて、接合リーク電流を測定した。
【００４２】
図４（Ａ）は、リーク電流と累積度数分布を示すグラフである。横軸が接合のリーク電流を任意目盛で示し、縦軸が累積度数分布を正規分布に基づいて示す。各サンプルにおいて、立ち上りはほぼ同様の傾向を示しているが、最も低温でＣｏをスパッタリングした＃１２のサンプルにおいては、３０％程度の低い累積度数からリーク電流が増大して２桁程度高い値まで分布している。
【００４３】
他のサンプルは、ほぼ９５％程度までは良好な特性を示しているが、サンプル＃７、＃８、＃１１はその後リーク電流が約１桁低下している。サンプル＃９、＃１０は、約９９％まで良好な低リーク電流を保つ。
【００４４】
これらの結果から判断すると、スパッタリングを３５５℃、３８０℃の基版温度で行ったサンプルにおいては、リーク電流が極めて低いレベルに保たれている。スパッタリング時の基板温度が３３０℃〜４４５℃のサンプルにおいては、リーク電流はほぼ良好な状態を保っている。もっとも低温の２８０℃でスパッタリングしたサンプルは、リーク電流が著しく多くなる。
【００４５】
これらの結果から考察すると、約３３０℃以上の基板温度でスパッタリングを行うと、リーク電流を良好に維持することが可能と考えられる。より好ましくは、スパッタリング時の基板温度は、３４５℃〜３９０℃とすればリーク電流を極めて低いレベルに維持できるであろう。
【００４６】
念の為、スパッタリング時の基板温度を３０℃に降温した場合も測定した。スパッタリング前の真空度は３×１０^-8ｔｏｒｒであり、基板温度３０℃でスパッタしたＣｏ層厚が５ｎｍ（＃１３）、４．５ｎｍ（＃１３−１）であった。Ｃｏのスパッタリングの後、厚さ３０ｎｍのＴｉＮ層をスパッタした。１次アニールは窒素雰囲気中５２０℃で３０秒間行い、２次アニールは窒素雰囲気中で７００℃、３０秒間行った。
【００４７】
図４（Ｂ）は、サンプル＃１３、＃１３−１のリーク電流特性を示す。横軸は接合リーク電流を任意目盛で示し、縦軸は累積度数分布を示す。両サンプルとも、立ち上りから曲線は寝ており、リーク電流が広い範囲に亘って大幅に発生している。従って、リーク電流低減の観点からは、スパッタリング時に基板を加熱することはほぼ必須と考えられる。
【００４８】
なお、図４（Ａ）に示すデータは、厚さ５ｎｍのＣｏ層をスパッタした場合の結果である。他の層厚についての効果も確認した。図４（Ａ）の測定結果において、良好な特性が得られた基板温度３５５℃において、Ｃｏ層厚を変化させた時のリーク電流特性を調べた。なお、スパッタリング前の真空度は２×１０^-8ｔｏｒｒであり、１次アニールは窒素雰囲気中５２０℃、２次アニールは窒素雰囲気中７００℃で行なった。スパッタするＣｏ層の厚さは絶縁層上の層厚換算で５ｎｍ（＃１０）、４ｎｍ（＃１０−１）、６ｎｍ（＃１０−２）、７ｎｍ（＃１０−３）であった。
【００４９】
図５は、リーク電流の測定結果を示す。横軸は接合リーク電流を任意目盛で示し、縦軸は累積度数分布を正規分布に基づいて示す。各サンプルにおける特性は極めて類似した特性を示し、ほぼ同一の線上に固まって分布している。ほぼ９９％まで、リーク電流は極めて低い値に抑えられている。
【００５０】
このように、膜厚４〜７ｎｍのＣｏ層を用いた場合に、極めて低いリーク電流が実現されている。この結果は、さらにＣｏ層厚を減少させる場合にも同様に期待できるであろう。
【００５１】
以上の実験においては、リーク電流の大きさに着目して行った。シリサイドは、反応中に体積を増大させ、場合によっては隣接する絶縁層上にシリサイド層を延在させる性質（這い上がり）を有する。リーク電流の測定において良好な結果を得たスパッタ温度４４５℃、４０５℃、３８０℃、３５５℃において、基板上に形成されるシリサイド層がどのような形状を示すかを調べた。
【００５２】
図６（Ａ）〜（Ｄ）は、それぞれ４４５℃、４０５℃、３８０℃、３５５℃でスパッタリングを行った場合のシリサイド層の形態を示す写真である。図中縦方向中央部に破線で示す領域がシリコン領域であり、その両側は素子分離絶縁層領域である。
【００５３】
図６（Ａ）で示すように、スパッタリング温度が４４５℃の場合、形成されるシリサイドはシリコン領域上方のみに限らず、絶縁体領域にかなりの幅が延び出して形成されている。すなわち、絶縁体領域上にシリサイドが這い上がり、配線層以上の範囲に渡って分布している。このようにシリサイド層の形状が制御できないと、思わぬ場所において配線間の短絡等を生じてしまう可能性がある。絶縁体領域上のシリサイドの這い上がりはなるべく少ないことが望まれる。
【００５４】
図６（Ｂ）に示した４０５℃のスパッタリング温度においては、図６（Ａ）と較べれば這い上がりはかなり低減しているが、絶縁体領域上へのシリサイドの若干の這い上がりは未だ明確に認められる。但しその量は少ない。
【００５５】
図６（Ｃ）の３８０℃におけるスパッタリング及び図６（Ｄ）に示す３５５℃のスパッタリングにおいては、形成されるシリサイドはほぼ下地のシリコン領域と同一領域のみに限定され、絶縁体領域表面上はシリサイドが形成されず清浄に保たれている。
【００５６】
これらの結果から判断すると、絶縁体上にシリサイドの這い上がりを生じさせず、シリコン表面のみにシリサイド層を形成するためには、スパッタリング時の基板温度として、４００℃未満、より確実には３９５℃以下を用いることが好ましいであろう。３９０℃以下のスパッタリング温度とすれば、ほぼ確実に絶縁層上のシリサイドの這い上がりは防止できるであろう。
【００５７】
リーク電流の特性と、絶縁層上へのシリサイドの這い上がりの両者を考慮すると、スパッタリング時のＳｉ基板の温度は、３３０℃〜３９５℃が好ましく、さらに３４５℃〜３９０℃とすることがより好ましいと判断できる。
【００５８】
真空度は高い（圧力は低い）ほど、基板表面に飛来する不純物などが減少するが、１０^-9ｔｏｒｒ台の真空を得るには特別の装置を必要とし、真空排気の時間もかかる。２ｘ１０^-8ｔｏｒｒ〜６ｘ１０^-8ｔｏｒｒで実用上満足できる結果が得られた。１．５ｘ１０^-8ｔｏｒｒ〜９ｘ１０^-8ｔｏｒｒの真空度で好ましい結果が得られるであろう。１．５ｘ１０^-8ｔｏｒｒ〜６ｘ１０^-8ｔｏｒｒの真空度を採用することがより好ましい。
【００５９】
図７（Ａ）〜（Ｅ）は、上述の実験結果に基づき、半導体装置を製造する主要工程を示す断面図である。
図７（Ａ）に示すように、シリコン基板１００の表面上にシャロートレンチを形成し、酸化シリコン等の絶縁物を埋め込み、表面を平坦化して、シャロートレンチアイソレーション（ＳＴＩ）１０１を形成する。ＳＴＩで画定された活性領域に不純物をイオン注入し、例えばＢイオンを注入し。ｐ型ウエル１０２を形成する。
【００６０】
活性領域表面上に、所定厚、例えば約３ｎｍのゲート絶縁膜１０３を熱酸化等により形成する。ゲート絶縁膜１０３の上に、多結晶シリコン層を形成する。多結晶シリコン層１０４をホトリソグラフィ−を用いてパターニングして、絶縁ゲート電極１０４を形成する。その後、たとえばｎ型不純物、ＰまたはＡｓをイオン注入し、ソース／ドレインのエクステンション領域１０５を形成する。その後、基板表面上に酸化シリコン層等を化学気相堆積（ＣＶＤ）等により堆積し、リアクティブイオンエッチング（ＲＩＥ）等により異方性エッチングを行なってゲート電極側壁上にのみ絶縁性サイドウォールスペーサ１０６を形成する。再びイオン注入を行ない、高濃度のソース／ドレイン領域１０７を形成する。このようにしてＭＯＳトランジスタ構造を形成した後、サリサイドプロセスにより、露出しているシリコン表面上にシリサイド層の形成を行う。
【００６１】
図７（Ｂ）に示すように、シリコン基板１００を３３０℃〜３９５℃、より好ましくは３４５℃〜３９０℃、例えば３５５℃に昇温し、Ｃｏをスパッタリングで堆積する。堆積したＣｏ層１１１は、シリコン層上では一部Ｓｉと混合し、ＣＯ−Ｓｉ混和層１１２を形成する。Ｃｏ層１１１の上に、基板温度１５０℃でＴｉＮ層１１４を例えば３０ｎｍ堆積する。
【００６２】
スパッタリング時の基板温度、堆積速度によっては、図７（Ｃ）に示すように、シリコン表面上ではＣｏの全量がＳｉと混和し、Ｃｏ層は消滅する。Ｃｏ層１１１は、絶縁層表面上にのみ堆積する。なお、スパッタリング後にその場でアニールを行って反応を進行させ、図７（Ｃ）の状態することも可能である。
【００６３】
この状態で４５０℃〜５５０℃で１次アニールを行う。雰囲気は例えば窒素雰囲気とする。１次アニールにより、ＣｏとＳｉは１次シリサイド化反応を生じ、１次シリサイド化層１１３が形成される。
【００６４】
その後、未反応Ｃｏ層１１１をＴｉＮ層１１４と共に硫酸＋過酸化水素で除去する。露出していたシリコン表面には、シリサイド層１１３が形成されている。図７（Ｅ）に示すように、窒素雰囲気中で基板を４５０℃〜７５０℃、より好ましくは５００℃〜７００℃に加熱することにより、２次アニール処理を行なう。２次アニール処理により、高抵抗のシリサイド層１１３は、低抵抗のシリサイド層１１３ｘに変化する。このようにして、低抵抗のシリサイド層を備えたソース／ドレイン領域及びゲート電極が得られる。
【００６５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば図７（Ａ）〜（Ｅ）の工程において導電型を反転すればｐチャネルＭＯＳトランジスタが形成される。ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを形成すれば、ＣＭＯＳ回路が形成できる。その他、種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、電気的特性に優れ、形状を制御したシリサイド層を有する半導体装置を得ることができる。特殊な製造装置を必要とせず、高性能の半導体装置を製造できる。
【図面の簡単な説明】
【図１】Ｓｉ基板上にスパッタリングしたＣｏ膜の形態を示すＳＥＭ写真である。
【図２】基板温度を変えてＣｏ層をスパッタリングし、その上にＴｉＮ層をスパッタリングしたサンプルの断面ＴＥＭ写真である。
【図３】２次アニール温度を変えて作成したサンプルにおけるコンタクト抵抗の特性を示すグラフ及びコンタクト部の不純物濃度分布を示すグラフである。
【図４】ｐウエル内のｎ型領域上にＣｏシリサイド層を形成したサンプルにおけるリーク電流特性を示すグラフである。
【図５】膜厚を変えてリーク電流特性を調べた結果を示すグラフである。
【図６】シリサイド層を形成した基板表面の形状を示すＳＥＭ写真である。
【図７】本発明の実施例によりＭＯＳトランジスタを作成する工程を示す断面図である。
【符号の説明】
１００シリコン基板
１０１シャロートレンチアイソレーション（ＳＴＩ）
１０２ｐウエル
１０３ゲート絶縁膜
１０４（多結晶シリコン層の）ゲート電極
１０５エクステンション領域
１０６絶縁性サイドウォールスペーサ
１０７ソース／ドレイン領域
１１１Ｃｏ層
１１２Ｃｏ−Ｓｉ混和層
１１３１次シリサイド層
１１３ｘ２次シリサイド層
１１４ＴｉＮ層

Claims

スパッタ室内の圧力を（ａ）９×１０^-8ｔｏｒｒ以下に真空排気し、シリコン基板を３３０℃〜３９５℃に加熱する工程と、
（ｂ）加熱された前記シリコン基板上にＣｏをスパッタする工程と、
（ｃ）アニールにより前記シリコン基板と前記Ｃｏを反応させ、前記シリコン基板上にＣｏシリサイドを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記工程（ｃ）は、
前記Ｃｏがスパッタされた前記シリコン基板を１次アニールする工程と、
前記１次アニールの後に、未反応の前記Ｃｏを除去する工程と、
前記未反応の前記Ｃｏを除去した後に、前記シリコン基板を２次アニールする工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
前記２次アニールでは、前記シリコン基板を４５０℃〜７５０℃に加熱することを特徴とする請求項２に記載の半導体装置の製造方法。
前記１次アニールでは、前記シリコン基板を４５０℃〜５５０℃に加熱することを特徴とする請求項２又は３に記載の半導体装置の製造方法。
前記工程（ｂ）が、絶縁膜上に約７ｎｍ以下の厚さのＣｏ膜を堆積する条件で行われることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
前記工程（ｂ）において、前記シリコン基板上にＣｏとＳｉの混和層が形成さ
れることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
前記工程（ｂ）の後に、前記シリコン基板を空気中に曝すことなく、該シリコン基板上にキャップ層を形成する工程を含むことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
前記キャップ層がＴｉＮ層で形成されていることを特徴とする請求項７に記載の半導体装置の製造方法。
さらに、前記工程（ａ）の前に、
（ｘ）シリコン基板にＭＯＳトランジスタの多結晶ゲート電極、絶縁性サイドウォールスペーサ、ソース／ドレイン領域を形成する工程を含み、前記工程（ａ）〜（ｃ）が、ゲート電極およびソース／ドレイン領域上にサリサイド工程によりＣｏシリサイド層を形成することを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。